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WO2007007871A1 - プラズマディスプレイパネルの駆動方法およびプラズマディスプレイ装置 - Google Patents

プラズマディスプレイパネルの駆動方法およびプラズマディスプレイ装置 Download PDF

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WO2007007871A1
WO2007007871A1 PCT/JP2006/314032 JP2006314032W WO2007007871A1 WO 2007007871 A1 WO2007007871 A1 WO 2007007871A1 JP 2006314032 W JP2006314032 W JP 2006314032W WO 2007007871 A1 WO2007007871 A1 WO 2007007871A1
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WO
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discharge
sustain
voltage
period
electrodes
Prior art date
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PCT/JP2006/314032
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English (en)
French (fr)
Inventor
Hidehiko Shoji
Takahiko Origuchi
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Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Publication date
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Priority to CN2006800010562A priority patent/CN101044540B/zh
Priority to US11/662,494 priority patent/US7808452B2/en
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Definitions

  • the present invention relates to a plasma display panel driving method and a plasma display device.
  • the present invention relates to a method for driving a plasma display panel and a plasma display device.
  • a typical AC surface discharge type panel as a plasma display panel (hereinafter abbreviated as “panel”) has a large number of discharge cells formed between a front plate and a back plate arranged opposite to each other. Yes.
  • a plurality of pairs of display electrodes each consisting of a pair of scan electrodes and sustain electrodes are formed on the front glass substrate in parallel with each other, and a dielectric layer and a protective layer are formed so as to cover the display electrodes.
  • the back plate has a plurality of parallel data electrodes formed on the back glass substrate, a dielectric layer covering the data electrodes, and a plurality of barrier ribs formed on the back surface in parallel to the data electrodes.
  • a phosphor layer is formed on the side walls of the barrier ribs.
  • the front plate and the back plate are arranged opposite to each other so that the display electrode and the data electrode are three-dimensionally crossed and sealed, and a discharge gas is sealed in the internal discharge space.
  • a discharge cell is formed at a portion where the display electrode and the data electrode face each other.
  • ultraviolet light is generated by gas discharge in each discharge cell, and RGB color phosphors are excited and emitted with this ultraviolet light to perform color display.
  • a subfield method is used as a method of driving a panel.
  • one field period is divided into a plurality of subfields, and gradation display is performed by controlling light emission and non-light emission of each discharge cell in each subfield.
  • Each subfield has an initialization period, an address period, and a sustain period.
  • a scan pulse is sequentially applied to the scan electrodes, and an address pulse corresponding to an image signal to be displayed is applied to the data electrodes to select between the scan electrodes and the data electrodes.
  • Address discharge is generated, and selective wall charge formation is performed.
  • a predetermined number of sustain pulses corresponding to the display luminance to be emitted is applied between the scan electrode and the sustain electrode to selectively discharge the discharge cells that have formed wall charges by address discharge. Light up.
  • the display luminance ratio for each subfield is hereinafter referred to as “luminance weight”.
  • a method of performing initializing discharge using a slowly changing voltage waveform, or maintaining Japanese Laid-Open Patent Publication No. 2000-242224 discloses a method for selectively performing an initializing discharge on a discharged discharge cell.
  • non-lighted cells Discharge cells
  • the present invention has been made in view of these problems, and provides a panel driving method with good image display quality in which unlit cells are less likely to be generated even when a low gradation is displayed.
  • the panel driving method of the present invention is a panel driving method in which discharge cells are formed at intersections of scan electrodes, sustain electrodes, and data electrodes, and one field period is selectively written in the discharge cells. It is composed of a plurality of subfields each having an address period for generating a discharge and a sustain period for generating a sustain discharge in a discharge cell that has generated an address discharge. The voltage applied to the sustain electrode in the period is higher than the voltage applied to the sustain electrode in the address period of the other subfield.
  • the panel driving method of the present invention is a panel driving method in which discharge cells are formed at intersections of scan electrodes, sustain electrodes, and data electrodes, and one field period is selectively selected by the discharge cells.
  • discharge cells are formed at intersections of scan electrodes, sustain electrodes, and data electrodes, and one field period is selectively selected by the discharge cells.
  • They are composed of a plurality of subfields having an address period for generating an address discharge and a sustain period for generating a sustain discharge in the discharge cell in which the address discharge is generated.
  • Field writing period The address pulse voltage applied to the data electrode may be higher than the address pulse voltage applied to the data electrode in the address period of the other subfield.
  • the panel driving method of the present invention is a panel driving method in which discharge cells are formed at intersections of scan electrodes, sustain electrodes, and data electrodes, and one field period is selectively selected by the discharge cells.
  • discharge cells are formed at intersections of scan electrodes, sustain electrodes, and data electrodes, and one field period is selectively selected by the discharge cells.
  • They are composed of a plurality of subfields having an address period for generating an address discharge and a sustain period for generating a sustain discharge in the discharge cell in which the address discharge is generated.
  • the scan pulse voltage applied to the scan electrode during the field write period may be higher than the scan pulse voltage applied to the scan electrode during the other sub-field write periods.
  • FIG. 1 is a perspective view showing a main part of a panel used in an embodiment of the present invention.
  • FIG. 2 is an electrode array diagram of the panel.
  • FIG. 3 is a circuit block diagram of a plasma display device using the panel driving method.
  • FIG. 4 is a diagram showing drive voltage waveforms applied to the electrodes of the panel.
  • FIG. 5 is a circuit diagram of scan electrode driving circuit 13 in the embodiment of the present invention.
  • FIG. 6 is a circuit diagram of sustain electrode driving circuit 14 in the embodiment of the present invention.
  • FIG. 7 is a circuit diagram of data electrode driving circuit 12 in the embodiment of the present invention. Explanation of symbols
  • FIG. 1 is a perspective view showing a main part of a panel used in an embodiment of the present invention.
  • Panel 1 is constructed so that a glass front substrate 2 and a rear substrate 3 face each other, and a discharge space is formed between them! Speak.
  • a plurality of scanning electrodes 4 and sustaining electrodes 5 constituting display electrodes are formed in parallel with each other.
  • a dielectric layer 6 is formed so as to cover the scan electrode 4 and the sustain electrode 5, and a protective layer 7 is formed on the dielectric layer 6.
  • a plurality of data electrodes 9 covered with an insulator layer 8 are provided on the back substrate 3, and a partition wall 10 is provided on the insulator layer 8 in parallel with the data electrodes 9.
  • a phosphor layer 11 is provided on the surface of the insulating layer 8 and on the side surfaces of the partition walls 10. Further, the front substrate 2 and the rear substrate 3 are arranged to face each other in the direction in which the scan electrode 4 and the sustain electrode 5 intersect with the data electrode 9, and in the discharge space formed between them, for example, neon And a mixed gas of xenon. Note that the structure of the panel is not limited to that described above, and may be provided with, for example, a cross-shaped partition wall.
  • FIG. 2 is an electrode array diagram of the panel according to one embodiment of the present invention.
  • M x n are formed in the space.
  • FIG. 3 is a circuit block diagram of a plasma display device using the panel driving method according to the embodiment of the present invention.
  • This plasma display device has a panel 1, Data electrode drive circuit 12, scan electrode drive circuit 13, sustain electrode drive circuit 14, timing generation circuit 15, image signal processing circuit 18, and power supply circuit (not shown).
  • the image signal processing circuit 18 converts the image signal sig into image data corresponding to the number of pixels of the panel 1, divides the image data of each pixel into a plurality of bits corresponding to a plurality of subfields, and supplies the data to the data electrode driving circuit 12. Output.
  • the data electrode drive circuit 12 converts the image data for each subfield into signals corresponding to the data electrodes Dl to Dm, and drives the data electrodes Dl to Dm.
  • the timing generation circuit 15 generates a timing signal based on the horizontal synchronization signal H and the vertical synchronization signal V and supplies it to each drive circuit block.
  • Scan electrode drive circuit 13 supplies drive waveforms to scan electrodes SC1 to SCn based on timing signals, and sustain electrode drive circuit 14 drives sustain electrodes SU1 to SUn based on timing signals. Supply waveform.
  • one field is divided into 10 subfields (1st SF, 2nd SF,..., 1st OSF), and each subfino redo (1, 2, 3, It is assumed that the luminance weights are 6, 11, 18, 30, 44, 60, 80).
  • the luminance weight of each subfield is set so as not to be larger than the luminance weight of the subfield arranged after that subfield.
  • the lowest display luminance is the first SF.
  • FIG. 4 is a diagram showing drive voltage waveforms applied to the respective electrodes of the panel according to the embodiment of the present invention.
  • the data electrodes Dl to Dm and the sustain electrodes SUl to SUn are held at OV, and below the discharge start voltage with respect to the scan electrodes SCl to SCn. Apply a ramp voltage that gradually rises from the voltage Vil to the voltage Vi2 that exceeds the discharge start voltage. Then, the first weak initializing discharge occurs in all the discharge cells, negative wall voltage is stored on the scan electrodes SCl to SCn, and positive on the sustain electrodes SUl to SUn and the data electrodes D1 to Dm. Wall voltage is stored.
  • the wall voltage on the electrode refers to a voltage generated by wall charges accumulated on the dielectric layer, the phosphor layer, etc. covering the electrode.
  • sustain electrodes SUl to SUn are kept at positive voltage Vel, and ramp voltages that gradually decrease from voltage Vi3 to voltage Vi4 are applied to running electrodes SCl to SCn. To do. Then, the second weak initializing discharge occurs in all the discharge cells, the wall voltage on the scan electrodes SCl to SCn and the wall voltage on the sustain electrodes SU1 to SUn are weakened, and the wall on the data electrodes D1 to Dm is weakened. The voltage is also adjusted to a value suitable for the write operation.
  • the voltage Vil, voltage Vi2, voltage Vi3, voltage Vi4, and voltage Vel are set to 180V, 320V, 180V, -120V, and 150V, respectively. It is desirable to set optimally based on the characteristics.
  • An address discharge occurs between data electrode Dk and scan electrode SC 1 and between sustain electrode SU 1 and scan electrode SC 1, and a positive wall voltage is accumulated on scan electrode SC 1 of this discharge cell.
  • a negative wall voltage is accumulated on the sustain electrode SU1, and a negative wall voltage is also accumulated on the data electrode Dk.
  • an address operation is performed in which an address discharge is generated in the discharge cell that should emit light in the first row and a wall voltage is accumulated on each electrode.
  • the address discharge does not occur.
  • the above address operation is sequentially performed until the discharge cell in the n-th row, and the address period ends.
  • the voltage Ve3, the voltage Vc, the voltage Vd, and the voltage Va are set to 16 OV, 20V, 70V, and 120V, respectively. These voltage values are also based on the discharge characteristics of the discharge cell. It is desirable to set it optimally.
  • the value of the voltage Ve3 is set to be about 10V higher than the voltage Vel, and in particular, the voltage Ve2 described later, that is, the subfield having the lowest display luminance.
  • the voltage is set higher than the voltage applied to the sustain electrodes SUl to SUn in the address period of the subfield other than the gate.
  • the voltage value of the voltage Ve3 is set to be about 5V higher than the voltage Ve2.
  • sustain electrodes SU1 to SUn are returned to OV, and the first sustain pulse voltage Vs in the sustain period is applied to scan electrodes SCl to SCn.
  • the voltage between the scan electrode SCi and the sustain electrode SUi is equal to the sustain pulse voltage Vs to the wall voltage on the scan electrode SCi and the sustain electrode SUi.
  • sustain discharge occurs between scan electrode SCi and sustain electrode SUi, and light is emitted.
  • a negative wall voltage is accumulated on scan electrode SCi
  • a positive wall voltage is accumulated on sustain electrode SUi
  • a positive wall voltage is accumulated on data electrode Dk.
  • the sustain discharge continues in the discharge cells that have caused the write discharge in the address period. Done. Thus, the maintenance operation in the maintenance period is completed.
  • the voltage Vs is a force set to 180 V. It is desirable that this voltage value is also set optimally based on the discharge characteristics of the discharge cell.
  • sustain electrodes SUl to SUn are held at voltage Vel
  • data electrodes Dl to Dm are held at ground potential
  • scan electrodes SCl to SCn are set to voltage Vi3 'force voltage Vi4. Apply a ramp voltage that slowly falls. Then, a weak initializing discharge is generated in the discharge cell that has been subjected to the sustain discharge in the sustain period of the previous subfield, and the scan electrode S
  • the wall voltage on Ci and sustain electrode SUi is weakened, and the wall voltage on data electrode Dk is also adjusted to a value suitable for the write operation.
  • the initialization operation of the second SF has been described as a selective initialization operation, but it may be an all-cell initialization operation.
  • voltage Ve2 is applied to sustain electrodes SU1 to SUn, and scan electrodes SCl to SCn are held at voltage Vc.
  • the voltage value of the voltage Ve2 applied here is set lower than the voltage Ve3.
  • the voltage Ve2 is set to be approximately 5V lower than the voltage Ve3.
  • the subsequent sustain period is the same operation as the sustain period of the first SF except for the number of sustain pulses, and a description thereof will be omitted.
  • the initialization period is the same as the initialization period of the first SF or the second SF, and the voltage Ve2 is applied to the sustain electrodes SU1 to SUn during the writing period as in the second SF. Then, the write operation is performed, and during the sustain period, the sustain operation is performed in the same manner as the sustain period of the first SF except for the number of sustain pulses.
  • FIG. 5 is a circuit diagram of scan electrode driving circuit 13 in the embodiment of the present invention.
  • Scan electrode drive circuit 13 includes sustain pulse generation circuit 100 that generates a sustain pulse, initialization waveform generation circuit 300 that generates an initialization waveform, and scan pulse generation circuit 400 that generates a scan pulse.
  • Sustain pulse generation circuit 100 collects and reuses power when driving scan electrode 4 Power recovery circuit 110, switching element SW1 for clamping scan electrode 4 to voltage Vs, and switching element SW2 for clamping scan electrode 4 to O (V). Generate Vs.
  • the initialization waveform generation circuit 300 includes Miller integration circuits 310 and 320, and generates the initialization waveform described above.
  • Miller integrating circuit 310 includes an FET, a capacitor, a resistor, and the like, and generates a ramp waveform voltage that gradually increases in a ramp shape up to voltage V i2.
  • Miller integrating circuit 320 includes an FET, a capacitor, a resistor, and the like, and generates a ramp waveform voltage that gradually decreases in a ramp shape up to voltage Vi4.
  • Scan pulse generation circuit 400 includes switching elements S31, S32, ScanIC, control circuit 401, backflow prevention diode D31, and capacitor C31. Then, the voltage applied to the energization line (hereinafter referred to as “main energization line”) to which the sustain pulse generation circuit 100 , the initialization waveform generation circuit 300, and the scan pulse generation circuit 400 are commonly connected, Select one of the voltage of the energized line and the voltage Vscn superimposed on it, and apply it to the scanning electrode 4. For example, during the writing period, the voltage of the main conduction line is maintained at the negative voltage Va.
  • the negative scanning pulse voltage Va described above is generated by switching and outputting the voltage Va input to the ScanIC and the voltage Vc obtained by superimposing the voltage Vscn on the voltage Va. Also, the pulse width of the scanning pulse voltage Va can be changed by controlling the switching time.
  • Scan pulse generation circuit 400 outputs the voltage waveform of initialization waveform generation circuit 300 during the initialization period and the voltage waveform of sustain pulse generation circuit 100 as it is during the maintenance period.
  • the switching elements S31, S32 and ScanIC described above also have an element force such as a generally known MOSFET that performs a switching operation. Switching is controlled based on a control signal from a control circuit 401 controlled by a timing signal output from the timing generation circuit 15.
  • FIG. 6 is a circuit diagram of sustain electrode drive circuit 14 in the embodiment of the present invention.
  • the sustain electrode drive circuit 14 includes a sustain pulse generation circuit 200 that generates a sustain pulse, and a Ve voltage generation circuit 500 that generates a voltage Vel, a voltage Ve2, and a voltage Ve3.
  • Sustain pulse generation circuit 200 has the same configuration as sustain pulse generation circuit 100 shown in FIG.
  • Sustain electrode Power recovery circuit 210 for recovering and reusing power when driving 5, switching element SW3 for clamping sustain electrode 5 to voltage Vs, and sustain electrode 5 clamped to O (V) And a switching element SW4 for generating a sustain pulse voltage Vs.
  • Ve voltage generation circuit 500 includes switching elements S51 and S52 for applying voltage Vel to sustain electrode 5, a diode D51 for preventing backflow, and switching element S53 for charging capacitor C51 with voltage Vel. Switching elements S54 and S55 for generating voltage Ve2 and switching element S56 for generating voltage Ve3. Then, the voltage Vel can be charged to the capacitor C51 by turning on the switching element S53.
  • the switching elements S51 and S52 are turned on to connect the sustain electrode 5 and the power source of the voltage Vel.
  • voltage Ve2 is applied to sustaining electrode 5
  • switching element S53 is turned off, and switching elements S54 and S55 are turned on to accumulate voltage Vel of capacitor C51 on voltage 5 (V). Is generated.
  • switching element S53 is turned off and switching element S56 is turned on to accumulate voltage Vel of capacitor C51 on voltage 10 (V) to generate voltage Ve3. I am letting.
  • FIG. 7 is a circuit diagram of data electrode driving circuit 12 in the embodiment of the present invention.
  • the data electrode drive circuit 12 has switching elements QlDl to QlDm and switching elements Q2Dl to Q2Dm. Then, each data electrode 9 is clamped to the voltage Vd independently through the switching elements QlDl to QlDm. In addition, each data electrode 9 is independently grounded via the switching elements Q2 Dl to Q2Dm and clamped to O (V). In this way, the data electrode drive circuit 12 drives the data electrodes 9 independently, and applies a positive write pulse voltage Vd to the data electrodes 9.
  • the luminance weight of each subfield is set not to be larger than the luminance weight of the subfield arranged after that subfield.
  • the luminance weight is arranged after this subfield. It is set so that the luminance weight of the subfield increases.
  • the luminance weight of the first SF is “1”, and it is responsible for the display of the smallest gradation difference with the lowest display luminance. Therefore, the discharge cell to be lit (hereinafter abbreviated as “lighting cell”). ) And discharge cells (hereinafter abbreviated as “non-lighted cells”) tend to intermingle randomly.
  • these lighting cells are lighting cells whose adjacent discharge cells are non-lighting cells (hereinafter abbreviated as “isolated lighting cells”).
  • isolated lighting cells when error diffusion or dither diffusion processing is performed, the lighted cells and the non-lighted cells of the first SF intersect randomly or regularly, so that the probability that the lighted cell becomes an isolated lighted cell is further increased.
  • the voltage Ve3 applied to the sustain electrode is set high in the address period of the first SF, address discharge is likely to occur, and even in an isolated lighting cell, The address discharge can be surely generated, and the occurrence of these unlit cells can be suppressed.
  • the lights lit in the 10th SF The power cell becomes a false lighting cell in the first SF, and the discharge cell that has been turned on immediately in the ninth SF and not lit in the tenth SF has a lower probability of becoming a false lighting cell in the first SF, and is turned on in the eighth SF.
  • the probability of a false light cell in the 1st SF is greatly reduced. The power of the lighted cell was unmatched.
  • the 10th SF generates a large amount of priming inside the discharge cell that has generated the sustain discharge with the largest luminance weight of "80". Since the addressing operation of the first SF starts soon after these priming decays, if the voltage Ve3 applied to the sustain electrode is set high, the address discharge is likely to occur, and even the discharge cells where the address pulse is not applied. Is also considered to cause an address discharge and result in a false lighting cell. On the other hand, for the discharge cells that are turned on at the 5th SF and not on at the 6th to 10th SF, the luminance weight of the 5th SF is relatively small as “11”, and in addition, from the maintenance period of the 5th SF.
  • the voltage Ve3 applied to the sustain electrode in the subfield write period is applied to the sustain electrode in the other subfield write period.
  • the present invention is not limited to this voltage value, and it is desirable to set the optimum voltage value according to the discharge characteristics of the panel. However, if the voltage difference between the voltage Ve3 and the voltage Ve2 is less than 2V, the effect of the present invention is reduced, which is not preferable. Conversely, this voltage difference is less than 10V. If it is above, the probability of occurrence of false lighting cells increases, so it is not preferred. Therefore, it is desirable to set the voltage difference between voltage Ve3 and voltage Ve2 in the range of 2V to 10V.
  • the luminance weight of each subfield is set not to be larger than the luminance weight of a subfield arranged after the subfield.
  • the number of subfields and the luminance weight of each subfield are not limited to the above.
  • one field is divided into 12 subfields (1st SF, 2nd SF, ..., 12th SF), and the luminance weight of each subfield is (1, 2, 4, 8, 16, 32, 56, (4, 12, 24, 40, 56)
  • the present invention can be applied even in the case of two or more subfield groups in which 1 Fino Redoka luminance weight is increased. .
  • the present invention can provide a panel driving method for an image display quality in which unlit cells are unlikely to be generated even when a low gradation is displayed. It is useful as a method and a plasma display device.

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Description

明 細 書
プラズマディスプレイパネルの駆動方法およびプラズマディスプレイ装置 技術分野
[0001] 本発明は、プラズマディスプレイパネルの駆動方法およびプラズマディスプレイ装 置に関する。
背景技術
[0002] プラズマディスプレイパネル（以下、「パネル」と略記する）として代表的な交流面放 電型パネルは、対向配置された前面板と背面板との間に多数の放電セルが形成さ れている。前面板は、 1対の走査電極と維持電極とからなる表示電極が前面ガラス基 板上に互いに平行に複数対形成され、それら表示電極を覆うように誘電体層および 保護層が形成されている。背面板は、背面ガラス基板上に複数の平行なデータ電極 と、それらを覆うように誘電体層と、さらにその上にデータ電極と平行に複数の隔壁と がそれぞれ形成され、誘電体層の表面と隔壁の側面とに蛍光体層が形成されて!ヽる 。そして、表示電極とデータ電極とが立体交差するように前面板と背面板とが対向配 置されて密封され、内部の放電空間には放電ガスが封入されている。ここで表示電 極とデータ電極とが対向する部分に放電セルが形成される。このような構成のパネル において、各放電セル内でガス放電により紫外線を発生させ、この紫外線で RGB各 色の蛍光体を励起発光させてカラー表示を行って!/ヽる。
[0003] パネルを駆動する方法としてはサブフィールド法が用いられている。これは、 1フィ 一ルド期間を複数のサブフィールドに分割し、それぞれのサブフィールドで各放電セ ルを発光、非発光制御することにより階調表示を行う方法である。そして、サブフィー ルドのそれぞれは、初期化期間、書込み期間および維持期間を有する。初期化期間 では、放電セルで初期化放電を行い、続く書込み動作のために必要な壁電荷を形 成する。カロえて、放電遅れを小さくし書込み放電を安定して発生させるためのブライミ ング (放電のための起爆剤 =励起粒子)を発生させるというはたらきをもつ。書込み期 間では、走査電極に順次走査パルスを印加するとともに、データ電極には表示すベ き画像信号に対応した書込みパルスを印加し、走査電極とデータ電極との間で選択 的に書込み放電を起こし、選択的な壁電荷形成を行う。続く維持期間では、発光さ せるべき表示輝度に応じた所定の回数の維持パルスを走査電極と維持電極との間 に印加し、書込み放電による壁電荷形成を行った放電セルを選択的に放電させ発 光させる。なお、サブフィールド毎の表示輝度の比率を、以下「輝度重み」と呼ぶ。
[0004] このようなサブフィールド法の中でも、階調表示に関係しない発光を極力減らしてコ ントラスト比を向上させるために、緩やかに変化する電圧波形を用いて初期化放電を 行う方法や、維持放電を行った放電セルに対して選択的に初期化放電を行う方法等 が特開 2000— 242224号公報に開示されている。
[0005] し力しながら、階調表示に関係しない初期化放電の発光を減らすとプライミングの 効果も弱くなる傾向があり、低い階調を表示する際に、書込みパルスを印加しても発 光しない放電セル (以下、「不灯セル」と略記する）が生じやす力つた。特に、誤差拡 散処理を施したサブフィールド等のように、周囲に発光すべき放電セルがなぐ発光 すべき放電セルが孤立している場合に不灯セルになりやす力つた。
発明の開示
[0006] 本発明はこれらの課題に鑑みなされたものであり、低い階調を表示する場合であつ ても不灯セルが生じにくぐ画像表示品質のよいパネルの駆動方法を提供する。
[0007] 本発明のパネルの駆動方法は、走査電極および維持電極とデータ電極との交差 部に放電セルを形成したパネルの駆動方法であって、 1フィールド期間は、放電セル で選択的に書込み放電を発生させる書込み期間と書込み放電を発生させた放電セ ルで維持放電を発生させる維持期間とを有する複数のサブフィールドから構成され、 複数のサブフィールドのうち表示輝度の最も低いサブフィールドの書込み期間にお いて維持電極に印加する電圧を、それ以外のサブフィールドの書込み期間において 維持電極に印加する電圧よりも高くすることを特徴とする。
[0008] また、本発明のパネルの駆動方法は、走査電極および維持電極とデータ電極との 交差部に放電セルを形成したパネルの駆動方法であって、 1フィールド期間は、放電 セルで選択的に書込み放電を発生させる書込み期間と書込み放電を発生させた放 電セルで維持放電を発生させる維持期間とを有する複数のサブフィールドから構成 され、複数のサブフィールドのうち表示輝度の最も低 、サブフィールドの書込み期間 にお 、てデータ電極に印加する書込みパルス電圧を、それ以外のサブフィールドの 書込み期間においてデータ電極に印加する書込みパルス電圧よりも高くしてもよい。
[0009] また、本発明のパネルの駆動方法は、走査電極および維持電極とデータ電極との 交差部に放電セルを形成したパネルの駆動方法であって、 1フィールド期間は、放電 セルで選択的に書込み放電を発生させる書込み期間と書込み放電を発生させた放 電セルで維持放電を発生させる維持期間とを有する複数のサブフィールドから構成 され、複数のサブフィールドのうち表示輝度の最も低 、サブフィールドの書込み期間 にお!/、て走査電極に印加する走査パルス電圧を、それ以外のサブフィールドの書込 み期間において走査電極に印加する走査パルス電圧よりも高くしてもよい。
[0010] これらの方法により、低階調を表示する場合であっても不灯セルが生じにくぐ画像 表示品質のよいパネルの駆動方法を提供することができる。
図面の簡単な説明
[0011] [図 1]図 1は本発明の一実施の形態に用いるパネルの要部を示す斜視図である。
[図 2]図 2は同パネルの電極配列図である。
[図 3]図 3は同パネルの駆動方法を使用するプラズマディスプレイ装置の回路ブロッ ク図である。
[図 4]図 4は同パネルの各電極に印加する駆動電圧波形を示す図である。
[図 5]図 5は本発明の実施の形態における走査電極駆動回路 13の回路図である。
[図 6]図 6は本発明の実施の形態における維持電極駆動回路 14の回路図である。
[図 7]図 7は本発明の実施の形態におけるデータ電極駆動回路 12の回路図である。 符号の説明
[0012] 1 パネル
2 言 基板
3 背面基板
4 走査電極
5 維持電極
9 データ電極
12 データ電極駆動回路 13 走査電極駆動回路
14 維持電極駆動回路
15 タイミング発生回路
18 画像信号処理回路
発明を実施するための最良の形態
[0013] 以下、本発明の実施の形態におけるパネルの駆動方法について、図面を用いて説 明する。
[0014] (実施の形態）
図 1は本発明の一実施の形態に用いるパネルの要部を示す斜視図である。パネル 1は、ガラス製の前面基板 2と背面基板 3とを対向配置して、その間に放電空間を形 成するように構成されて！ヽる。前面基板 2上には表示電極を構成する走査電極 4と維 持電極 5とが互いに平行に対をなして複数形成されている。そして、走査電極 4およ び維持電極 5を覆うように誘電体層 6が形成され、誘電体層 6上には保護層 7が形成 されている。また、背面基板 3上には絶縁体層 8で覆われた複数のデータ電極 9が設 けられ、絶縁体層 8上にデータ電極 9と平行して隔壁 10が設けられている。また、絶 縁体層 8の表面および隔壁 10の側面に蛍光体層 11が設けられている。そして、走査 電極 4および維持電極 5とデータ電極 9とが交差する方向に前面基板 2と背面基板 3 とを対向配置しており、その間に形成される放電空間には、放電ガスとして、たとえば ネオンとキセノンの混合ガスが封入されている。なお、パネルの構造は上述したもの に限られるわけではなぐたとえば井桁状の隔壁を備えたものであってもよい。
[0015] 図 2は本発明の一実施の形態におけるパネルの電極配列図である。行方向に n本 の走査電極 SCl〜SCn (図 1の走査電極 4)および n本の維持電極 SUl〜SUn (図 1の維持電極 5)が配列され、列方向に m本のデータ電極 Dl〜Dm (図 1のデータ電 極 9)が配列されている。そして、 1対の走査電極 SCiおよび維持電極 SUi(i= l〜n) と 1つのデータ電極 Dj (j = 1〜！ n)とが交差した部分に放電セルが形成され、放電セ ルは放電空間内に m X n個形成されて 、る。
[0016] 図 3は本発明の一実施の形態におけるパネルの駆動方法を使用するプラズマディ スプレイ装置の回路ブロック図である。このプラズマディスプレイ装置は、パネル 1、デ ータ電極駆動回路 12、走査電極駆動回路 13、維持電極駆動回路 14、タイミング発 生回路 15、画像信号処理回路 18および電源回路（図示せず)を備えている。画像 信号処理回路 18は画像信号 sigをパネル 1の画素数に応じた画像データに変換し、 各画素の画像データを複数のサブフィールドに対応する複数のビットに分割しデー タ電極駆動回路 12に出力する。データ電極駆動回路 12はサブフィールド毎の画像 データを各データ電極 Dl〜Dmに対応する信号に変換し各データ電極 Dl〜Dmを 駆動する。タイミング発生回路 15は水平同期信号 Hおよび垂直同期信号 Vをもとに してタイミング信号を発生し、各々の駆動回路ブロックへ供給する。走査電極駆動回 路 13はタイミング信号にもとづ ヽて走査電極 SC 1〜SCnに駆動波形を供給し、維持 電極駆動回路 14はタイミング信号にもとづ 、て維持電極 SU 1〜SUnに駆動波形を 供給する。
[0017] 次に、パネルを駆動するための駆動電圧波形とその動作について説明する。本実 施の形態においては、 1フィールドを 10のサブフィールド（第 1SF、第 2SF、 · · ·、第 1 OSF)に分害 ijし、各サブフィーノレド ίまそれぞれ（1、 2、 3、 6、 11、 18、 30、 44、 60、 8 0)の輝度重みをもつものとして説明する。このように本実施の形態においては、各サ ブフィールドの輝度重みがそのサブフィールドよりも後に配置されたサブフィールドの 輝度重みより大きくならな 、ように設定されて 、る。そして表示輝度の最も低 、サブフ ィールドは第 1SFである。
[0018] 図 4は本発明の一実施の形態におけるパネルの各電極に印加する駆動電圧波形 を示す図である。
[0019] 表示輝度の最も低い第 1SFの初期化期間の前半部では、データ電極 Dl〜Dmお よび維持電極 SUl〜SUnを OVに保持し、走査電極 SCl〜SCnに対して放電開始 電圧以下となる電圧 Vilから放電開始電圧を超える電圧 Vi2に向かって緩やかに上 昇するランプ電圧を印加する。すると、すべての放電セルにおいて 1回目の微弱な初 期化放電を起こし、走査電極 SCl〜SCn上に負の壁電圧が蓄えられるとともに維持 電極 SUl〜SUn上およびデータ電極 Dl〜Dm上に正の壁電圧が蓄えられる。ここ で、電極上の壁電圧とは電極を覆う誘電体層や蛍光体層上等に蓄積した壁電荷に より生じる電圧を指す。 [0020] 続く初期化期間の後半部では、維持電極 SUl〜SUnを正の電圧 Velに保ち、走 查電極 SCl〜SCnに電圧 Vi3から電圧 Vi4に向力つて緩やかに下降するランプ電 圧を印加する。すると、すべての放電セルにおいて 2回目の微弱な初期化放電を起 こし、走査電極 SCl〜SCn上の壁電圧および維持電極 SUl〜SUn上の壁電圧が 弱められ、データ電極 Dl〜Dm上の壁電圧も書込み動作に適した値に調整される。
[0021] 本実施の形態においては、電圧 Vil、電圧 Vi2、電圧 Vi3、電圧 Vi4、電圧 Velは それぞれ、 180V、 320V、 180V, - 120V, 150Vと設定した力 これらの電圧値は 放電セルの放電特性にもとづ 、て最適に設定することが望ま 、。
[0022] 表示輝度の最も低い第 1SFの書込み期間では、維持電極 SUl〜SUnに電圧 Ve 3を印加し、走査電極 SCl〜SCnをー且電圧 Vcに保持する。次に、データ電極 D1 〜Dmのうち 1行目に発光すべき放電セルのデータ電極 Dk (k= l〜m)に正の書込 みパルス電圧 Vdを印加するとともに、 1行目の走査電極 SC1に負の走査パルス電圧 Vaを印加する。すると、データ電極 Dkと走査電極 SC1との交差部の電圧は、外部印 加電圧 (Vd— Va)にデータ電極 Dk上の壁電圧および走査電極 SCI上の壁電圧が 加算されたものとなり、放電開始電圧を超える。そして、データ電極 Dkと走査電極 S C 1との間および維持電極 SU 1と走査電極 SC 1との間に書込み放電が起こり、この 放電セルの走査電極 SC 1上に正の壁電圧が蓄積され、維持電極 SU 1上に負の壁 電圧が蓄積され、データ電極 Dk上にも負の壁電圧が蓄積される。このようにして、 1 行目に発光すべき放電セルで書込み放電を起こして各電極上に壁電圧を蓄積する 書込み動作が行われる。一方、書込みパルス電圧 Vdを印加しな力つたデータ電極 Dh (h≠k)と走査電極 SCIとの交差部の電圧は放電開始電圧を超えないので、書 込み放電は発生しない。以上の書込み動作を n行目の放電セルに至るまで順次行 い、書込み期間が終了する。
[0023] 本実施の形態においては、電圧 Ve3、電圧 Vc、電圧 Vd、電圧 Vaはそれぞれ、 16 OV、 20V、 70V, 120Vと設定した力 これらの電圧値も放電セルの放電特性にも とづ 、て最適に設定することが望ま 、。
[0024] ここで注目すべきは、電圧 Ve3の値が電圧 Velに対して約 10V高く設定されてい る点であり、特に、後述する電圧 Ve2、すなわち、表示輝度の最も低いサブフィール ド以外のサブフィールドの書込み期間に維持電極 SUl〜SUnに印加する電圧の値 よりも高く設定されている点である。本実施の形態においては、電圧 Ve3の電圧値は 電圧 Ve2よりも約 5V高く設定されて 、る。
[0025] 続く維持期間では、維持電極 SUl〜SUnを OVに戻し、走査電極 SCl〜SCnに維 持期間の最初の維持パルス電圧 Vsを印加する。このとき書込み放電を起こした放電 セルにぉ 、ては、走査電極 SCi上と維持電極 SUi上との間の電圧は維持パルス電 圧 Vsに走査電極 SCi上および維持電極 SUi上の壁電圧の大きさが加算されたもの となり放電開始電圧を超える。そして、走査電極 SCiと維持電極 SUiとの間に維持放 電が起こり発光する。このとき走査電極 SCi上に負の壁電圧が蓄積され、維持電極 S Ui上に正の壁電圧が蓄積され、データ電極 Dk上に正の壁電圧が蓄積される。書込 み期間において書込み放電が起きな力つた放電セルでは維持放電は発生せず、初 期化期間の終了時における壁電圧状態が保持される。
[0026] 図 4では、第 1SFの維持期間には維持パルスが 1つだけ印加されるものとしたが、 必要に応じて複数の維持パルスを印加してもよい。その場合は、続いて走査電極 SC l〜SCnを OVに戻し、維持電極 SUl〜SUnに 2番目の維持パルス電圧 Vsを印加 する。すると、維持放電を起こした放電セルでは、維持電極 SUi上と走査電極 SCi上 との間の電圧が放電開始電圧を超えるので再び維持電極 SUiと走査電極 SCiとの間 に維持放電が起こり、維持電極 SUi上に負の壁電圧が蓄積され走査電極 SCi上に 正の壁電圧が蓄積される。以降同様に、走査電極 SCl〜SCnと維持電極 SU1〜S Unとに必要に応じた数の維持パルスを印加することにより、書込み期間において書 込み放電を起こした放電セルでは維持放電が継続して行われる。こうして維持期間 における維持動作が終了する。
[0027] 本実施の形態においては、電圧 Vsは 180Vと設定した力 この電圧値も放電セル の放電特性にもとづ 、て最適に設定することが望まし 、。
[0028] 第 2SFの初期化期間では、維持電極 SUl〜SUnを電圧 Velに保持し、データ電 極 Dl〜Dmを接地電位に保持し、走査電極 SCl〜SCnに電圧 Vi3 '力 電圧 Vi4 に向力つて緩やかに下降するランプ電圧を印加する。すると前のサブフィールドの維 持期間で維持放電を行った放電セルでは微弱な初期化放電が発生し、走査電極 S Ci上および維持電極 SUi上の壁電圧が弱められ、データ電極 Dk上の壁電圧も書込 み動作に適した値に調整される。一方、前のサブフィールドで書込み放電および維 持放電を行わなかった放電セルにっ 、ては放電することはなぐ前のサブフィールド の初期化期間終了時における壁電荷状態がそのまま保たれる。なお、本実施の形態 においては第 2SFの初期化動作は選択初期化動作であるものとして説明したが、全 セル初期化動作であってもよ 、。
[0029] 第 2SFの書込み期間では、維持電極 SUl〜SUnに電圧 Ve2を印加し、走査電極 SCl〜SCnをー且電圧 Vcに保持する。上述したように、ここで印加される電圧 Ve2 の電圧値は電圧 Ve3よりも低く設定されている。そして本実施の形態においては、電 圧 Ve2は電圧 Ve3よりも約 5V低く設定されて 、る。
[0030] 維持電極 SUl〜SUnに印加される電圧以外は第 1SFと同様であり、データ電極 D l〜Dmのうち 1行目に発光すべき放電セルのデータ電極 Dk (k= l〜m)に書込み パルス電圧 Vdを印加するとともに、 1行目の走査電極 SC1に走査パルス電圧 Vaを 印加する。そして、 1行目に表示すべき放電セルで書込み放電を起こして各電極上 に壁電圧を蓄積する書込み動作が行われる。以上の書込み動作を n行目の放電セ ルに至るまで順次行い、書込み期間が終了する。
[0031] 続く維持期間については、維持パルス数を除いて第 1SFの維持期間と同様の動作 であるため説明を省略する。
[0032] 続く第 3SF〜第 10SFにおいても、初期化期間は第 1SFまたは第 2SFの初期化期 間と同様であり、書込み期間は第 2SFと同様に維持電極 SUl〜SUnに電圧 Ve2を 印カロして書込み動作を行 ヽ、維持期間は維持パルス数を除 、て第 1 SFの維持期間 と同様の維持動作を行う。
[0033] 次に、走査電極駆動回路 13、維持電極駆動回路 14およびデータ電極駆動回路 1 2の詳細とその動作について説明する。図 5は、本発明の実施の形態における走査 電極駆動回路 13の回路図である。走査電極駆動回路 13は、維持パルスを発生させ る維持パルス発生回路 100、初期化波形を発生させる初期化波形発生回路 300、 走査パルスを発生させる走査パルス発生回路 400を備えている。
[0034] 維持パルス発生回路 100は、走査電極 4を駆動するときの電力を回収して再利用 するための電力回収回路 110と、走査電極 4を電圧 Vsにクランプするためのスィッチ ング素子 SW1と、走査電極 4を O (V)にクランプするためのスイッチング素子 SW2と を有し、維持パルス電圧 Vsを発生させる。
[0035] 初期化波形発生回路 300は、ミラー積分回路 310、 320を備え、上述した初期化 波形を発生させる。ミラー積分回路 310は、 FET、コンデンサ、抵抗等を有し、電圧 V i2までランプ状に緩やかに上昇する傾斜波形電圧を発生する。ミラー積分回路 320 は、 FET、コンデンサ、抵抗等を有し、電圧 Vi4までランプ状に緩やかに低下する傾 斜波形電圧を発生する。
[0036] 走査パルス発生回路 400は、スイッチング素子 S31、 S32と、 ScanICと、制御回路 401と、逆流防止用のダイオード D31と、コンデンサ C31とを備える。そして、維持パ ルス発生回路 100、初期化波形発生回路 300、走査パルス発生回路 400が共通し て接続された通電ライン (以下、「主通電ライン」と略記する）に印加された電圧と、主 通電ラインの電圧に電圧 Vscnを重畳した電圧とのいずれか一方を選択して走査電 極 4に印加する。例えば、書込み期間では、主通電ラインの電圧を負の電圧 Vaに維 持する。そして、 ScanICに入力される電圧 Vaと、電圧 Vaに電圧 Vscnを重畳した電 圧 Vcとを切換えて出力することで、上述した負の走査パルス電圧 Vaを発生させる。 また、この切換えの時間を制御することで走査パルス電圧 Vaのパルス幅を変更する ことができる。
[0037] なお、走査パルス発生回路 400は、初期化期間では初期化波形発生回路 300の 電圧波形を、維持期間では維持パルス発生回路 100の電圧波形をそのまま出力す る。また、上述したスイッチング素子 S31、 S32および ScanICはスイッチング動作を 行う一般に知られた MOSFET等の素子力もなる。そして、タイミング発生回路 15か ら出力されるタイミング信号によって制御される制御回路 401からの制御信号にもと づき切換えが制御される。
[0038] 図 6は、本発明の実施の形態における維持電極駆動回路 14の回路図である。維持 電極駆動回路 14は、維持パルスを発生させる維持パルス発生回路 200、電圧 Vel、 電圧 Ve2、電圧 Ve3を発生させる Ve電圧発生回路 500を備えている。維持パルス発 生回路 200は図 5に示した維持パルス発生回路 100と同様の構成である。維持電極 5を駆動するときの電力を回収して再利用するための電力回収回路 210と、維持電 極 5を電圧 Vsにクランプするためのスイッチング素子 SW3と、維持電極 5を O (V)にク ランプするためのスイッチング素子 SW4とを有し、維持パルス電圧 Vsを発生させる。
[0039] Ve電圧発生回路 500は、電圧 Velを維持電極 5に印加するためのスイッチング素 子 S51、 S52と、逆流防止用のダイオード D51と、コンデンサ C51に電圧 Velを充電 するためのスイッチング素子 S53と、電圧 Ve2を発生させるためのスイッチング素子 S 54、 S55と、電圧 Ve3を発生させるためのスイッチング素子 S56とを備えている。そし て、スイッチング素子 S53をオンにすることによりコンデンサ C51に電圧 Velを充電 することができる。電圧 Velを維持電極 5に印加するときには、スイッチング素子 S51 、 S52をオンにして維持電極 5と電圧 Velの電源とを接続する。また、電圧 Ve2を維 持電極 5に印加するときには、スイッチング素子 S53をオフにし、スイッチング素子 S5 4、 S55をオンにすることにより電圧 5 (V)にコンデンサ C51の電圧 Velを積み上げて 電圧 Ve2を発生させている。さら〖こ、電圧 Ve3を維持電極 5に印加するときには、スィ ツチング素子 S53をオフにし、スイッチング素子 S56をオンにすることにより電圧 10 ( V)にコンデンサ C51の電圧 Velを積み上げて電圧 Ve3を発生させている。
[0040] 本実施の形態においては、上述したように、電圧 Velと 5 (V)および 10 (V)の電源 を用いて電圧 Ve2、電圧 Ve3を維持電極 SUl〜SUnに印加する回路構成について 説明したが、本発明はこの回路構成に限定されるものではない。例えば電圧 Vel、 電圧 Ve2、電圧 Ve3をそれぞれ独立に設けて維持電極 5に印加する回路構成であ つてもよい。
[0041] 図 7は、本発明の実施の形態におけるデータ電極駆動回路 12の回路図である。デ ータ電極駆動回路 12は、スイッチング素子 QlDl〜QlDmおよびスイッチング素子 Q2Dl〜Q2Dmを有している。そして、スイッチング素子 QlDl〜QlDmを介して各 データ電極 9をそれぞれ独立して電圧 Vdにクランプする。また、スイッチング素子 Q2 Dl〜Q2Dmを介して各データ電極 9をそれぞれ独立して接地し、 O (V)にクランプ する。このようにしてデータ電極駆動回路 12はデータ電極 9をそれぞれ独立に駆動 し、データ電極 9に正の書込みパルス電圧 Vdを印加する。
[0042] 次に、表示輝度の最も低い第 1SFの書込み期間において維持電極に印加する電 圧 Ve3を、それ以降のサブフィールドの書込み期間において維持電極に印加する電 圧 Ve2よりも高く設定する理由について説明する。
[0043] 上述したように、各サブフィールドの輝度重みがそのサブフィールドよりも後に配置 されたサブフィールドの輝度重みより大きくならないように設定されており、本実施の 形態においては、後に配置されたサブフィールドの輝度重みほど大きくなるように設 定されている。ここで、第 1SFの輝度重みは「1」であり表示輝度が最も低ぐ階調差 の一番小さい部分の表示を受けもつので、点灯すべき放電セル (以下、「点灯セル」 と略記する）と点灯すべきでな 、放電セル (以下、「非点灯セル」と略記する）とがラン ダムに交じり合う傾向がある。このような場合、これらの点灯セルは、隣接する放電セ ルが非点灯セルである点灯セル (以下、「孤立点灯セル」と略記する）である確率が 高い。また、誤差拡散やディザ拡散処理を行ったときは、第 1SFの点灯セルと非点灯 セルとがランダムあるいは規則的に交じり合うので、点灯セルが孤立点灯セルとなる 確率はさらに高くなる。
[0044] これらの孤立点灯セルが書込み動作を行う際は、その直前に書込み動作を行った 点灯セルが周囲に存在しないために、書込み放電に伴うプライミングを隣接する放 電セルカ 得ることができない。したがって従来の駆動方法においては、これら孤立 点灯セルの放電遅れが大きくなり、書込み放電で蓄積される壁電圧が不十分となつ て続く維持期間にお 、て維持放電が発生しな 、、あるいは書込み放電そのものが発 生せず不灯セルとなることがあった。
[0045] し力しながら、本実施の形態においては、第 1SFの書込み期間において維持電極 に印加する電圧 Ve3を高く設定しているので書込み放電が発生しやすくなり、孤立 点灯セルであっても確実に書込み放電を発生させることができ、これらの不灯セルの 発生を抑えることができる。
[0046] もちろん、維持電極に印加する電圧 Ve3を高く設定すると、書込み放電が発生しや すくなって、発光すべきでない放電セルが書込み放電を起こし維持期間に発光する 放電セル (以下、「誤点灯セル」と略記する）を増加させるといった問題がある。しかし 本発明者らが詳細に検討した結果、このような誤点灯セルはプライミングが過剰な点 灯セルでし力発生しないことが明らかになった。具体的には、第 10SFで点灯した放 電セルは第 1SFにおいて誤点灯セルとなりやすぐ第 9SFで点灯し第 10SFでは点 灯しな力つた放電セルは、第 1SFにおいて誤点灯セルとなる確率は下がり、第 8SF で点灯し第 9SF、第 10SFで点灯しなかった放電セルでは、第 1SFにおいて誤点灯 セルとなる確率は大幅に下がり、第 5SFで点灯し第 6SF〜第 10SFで点灯しなかつ た放電セルでは、第 1SFにお ヽて誤点灯セルとはならな力つた。
[0047] これは、第 10SFは、その輝度重みが「80」と最も大きぐ維持放電を起こした放電 セル内部に大量のプライミングを発生させる。そして、これらのプライミングが減衰す る間もなく第 1SFの書込み動作が始まるので、維持電極に印加する電圧 Ve3を高く 設定すると書込み放電が発生しやすくなり、書込みパルスを印カロしていない放電セ ルまでも書込み放電を起こし誤点灯セルとなるものと考えられる。一方、第 5SFで点 灯し第 6SF〜第 10SFで点灯しな力つた放電セルに対しては、第 5SFの輝度重みが 「11」と比較的小さいことに加えて、第 5SFの維持期間から第 1SFの書込み期間まで 十分時間がありプライミングがほとんど減衰するので誤放電セルにはならないと考え られる。このように、第 1SFの書込み期間において維持電極に印加する電圧 Ve3を 高く設定すると誤放電セルの発生する可能性があるが、このような誤放電セルは高 、 階調を表示する放電セルでのみ発生することがわ力つた。一方、人間が感じる明るさ はよく知られているように輝度に対して対数的である。したがって、仮に高い輝度を表 示して 、る領域にぉ 、て誤点灯セルが発生しわず力に輝度が増加したとしても表示 画像に影響を与えることはほとんどな 、。
[0048] このように、表示輝度の最も低いサブフィールドの書込み期間における書込み放電 を発生しやすくすることにより、低い階調を表示する場合であっても不灯セルが生じ にくぐ画像表示品質のよい画像を表示することができる。
[0049] なお、本実施の形態にぉ 、ては、表示輝度のもっとも低 、サブフィールドの書込み 期間において維持電極に印加する電圧 Ve3を、他のサブフィールドの書込み期間に おいて維持電極に印加する電圧 Ve2より 5V高く設定するものとして説明した力 本 発明はこの電圧値に限定されるものではなぐパネルの放電特性等により最適な電 圧値に設定することが望ましい。しかし、電圧 Ve3と電圧 Ve2との電圧差が 2V未満 であれば本発明の効果が小さくなり、あまり好ましくない。逆に、この電圧差が 10V以 上になると誤点灯セルの発生する確率が高くなるのであまり好ましない。したがって 電圧 Ve3と電圧 Ve2との電圧差は 2V〜10Vの範囲で設定することが望ましい。
[0050] また、本実施の形態にお!、ては、各サブフィールドの輝度重みがそのサブフィール ドよりも後に配置されたサブフィールドの輝度重みより大きくならないように設定されて いるものとした力 本発明はサブフィールド数や各サブフィールドの輝度重みが上記 に限定されるものではない。たとえば、 1フィールドを 12のサブフィールド (第 1SF、第 2SF、 · · ·、第 12SF)に分割し、各サブフィールドの輝度重みがそれぞれ（1、 2、 4、 8、 16、 32、 56、 4、 12、 24、 40、 56)のように、 1フィーノレドカ輝度重みの増カロする 2 つまたはそれ以上のサブフィールド群で構成されている場合であっても本発明を適 用することができる。
産業上の利用可能性
[0051] 本発明は、低い階調を表示する場合であっても不灯セルが生じにくぐ画像表示品 質のょ 、パネルの駆動方法を提供することができるので、プラズマディスプレイパネ ルの駆動方法およびプラズマディスプレイ装置として有用である。

Claims

請求の範囲
[1] 走査電極および維持電極とデータ電極との交差部に放電セルを形成したプラズマデ イスプレイパネルの駆動方法であって、
1フィールド期間を、
前記放電セルで選択的に書込み放電を発生させる書込み期間と、
前記書込み放電を発生させた放電セルで維持放電を発生させる維持期間とを有す る複数のサブフィールド力 構成し、
前記複数のサブフィールドのうち表示輝度の最も低いサブフィールドの書込み期間 において、
前記維持電極に印加する電圧を、前記複数のサブフィールドのうち表示輝度の最も 低いサブフィールドの書込み期間以外のサブフィールドの書込み期間において前記 維持電極に印加する電圧よりも高くすることを特徴とする
プラズマディスプレイパネルの駆動方法。
[2] 走査電極および維持電極とデータ電極との交差部に放電セルを形成したプラズマデ イスプレイパネルの駆動方法であって、
1フィールド期間を、
前記放電セルで選択的に書込み放電を発生させる書込み期間と、
前記書込み放電を発生させた放電セルで維持放電を発生させる維持期間とを有す る複数のサブフィールド力 構成し、
前記複数のサブフィールドのうち表示輝度の最も低いサブフィールドの書込み期間 において、
前記データ電極に印加する書込みパルス電圧を、前記複数のサブフィールドのうち 表示輝度の最も低いサブフィールドの書込み期間以外のサブフィールドの書込み期 間において前記データ電極に印加する書込みパルス電圧よりも高くすることを特徴と する
プラズマディスプレイパネルの駆動方法。
[3] 走査電極および維持電極とデータ電極との交差部に放電セルを形成したプラズマデ イスプレイパネルの駆動方法であって、 1フィールド期間を、
前記放電セルで選択的に書込み放電を発生させる書込み期間と、
前記書込み放電を発生させた放電セルで維持放電を発生させる維持期間とを有す る複数のサブフィールド力 構成し、
前記複数のサブフィールドのうち表示輝度の最も低いサブフィールドの書込み期間 において、
前記走査電極に印加する走査パルス電圧を、前記複数のサブフィールドのうち表示 輝度の最も低いサブフィールドの書込み期間以外のサブフィールドの書込み期間に おいて前記走査電極に印加する走査パルス電圧よりも高くすることを特徴とする プラズマディスプレイパネルの駆動方法。
[4] 請求項 1から請求項 3までの!/、ずれかに記載のプラズマディスプレイパネルの駆動方 法を用いたプラズマディスプレイ装置。
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