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WO2006132006A1 - メモリ制御装置及びメモリ制御方法 - Google Patents

メモリ制御装置及びメモリ制御方法 Download PDF

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WO2006132006A1
WO2006132006A1 PCT/JP2005/023786 JP2005023786W WO2006132006A1 WO 2006132006 A1 WO2006132006 A1 WO 2006132006A1 JP 2005023786 W JP2005023786 W JP 2005023786W WO 2006132006 A1 WO2006132006 A1 WO 2006132006A1
Authority
WO
WIPO (PCT)
Prior art keywords
access
memory control
control device
circuit
arbitration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2005/023786
Other languages
English (en)
French (fr)
Inventor
Takaharu Tanaka
Tetsuji Mochida
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2007520026A priority Critical patent/JP4693843B2/ja
Priority to US11/916,748 priority patent/US20090235003A1/en
Publication of WO2006132006A1 publication Critical patent/WO2006132006A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Definitions

  • the present invention relates to a memory control device and a memory control method for efficiently performing memory access.
  • the operating frequency of the DRAM memory cell itself has not changed, and from the user's point of view, the minimum access size to DRAM is getting larger and larger. . Therefore, there is no particular problem when transferring with a long burst length, but when transferring with a short burst length, there is a problem that the amount of invalid data transfer becomes large and the effective bandwidth decreases.
  • Patent Document 1 Japanese Patent Laid-Open No. 2000-175201
  • an access circuit configured to be accessible to a plurality of storage devices accesses one of the storage devices, the access circuit already accesses the other storage device. If there is an access request from a circuit, the access request of an access circuit that can access the plurality of storage devices is made to wait.
  • one access circuit accesses one storage device and stores it in this one storage device. After the data to be accessed by the other access circuit is stored in the other storage device accessible by the other access circuit, the other access circuit is to access the stored data. .
  • a data transfer method has the problem that it takes a very long time to handle a large amount of data.
  • the storage device accessible to the access circuit is usually used for another purpose such as a local memory storing processing related to the access circuit, for data transfer between a plurality of storage devices. It is necessary to secure a separate storage area. If the storage device can not perform time division processing etc., it is necessary to take measures such as increasing the memory capacity and increasing the memory bandwidth. As described above, when the memory capacity is increased or the memory bandwidth is increased, the same measures as the number of masters are required, and as a result, the circuit area is increased.
  • the arbitration circuit becomes complicated, and as a result, the circuit area and the power consumption increase. Further, in the case where there are a plurality of such access circuits, the same problem arises as the number of the access circuits.
  • the present invention has been made in view of the point of force, and an object of the present invention is to improve the effective band width.
  • the present invention provides at least two storage devices in which data is stored;
  • At least two access means for accessing the storage device At least two access means for accessing the storage device
  • the amount of invalid data transfer can be reduced for short burst length access, and an advantageous effect can be obtained in improving the effective bandwidth.
  • an advantageous effect can be obtained in reducing the circuit area in which each access circuit does not have to be able to access a plurality of storage devices.
  • access to each storage device can be performed in an efficient order, and the effective bandwidth of each storage device can be further improved.
  • an advantageous effect can be obtained in reducing the circuit area that requires no access to a plurality of storage devices. Also in the case of considering the development of LSI, it is advantageous in reducing the circuit area, and also has an advantageous effect in shortening the start-up time and reducing the power consumption.
  • FIG. 1 is a block diagram showing a configuration of a memory control device according to Embodiment 1 of the present invention.
  • FIG. 2 is a block diagram showing a configuration of a conventional memory control device.
  • FIG. 3 is a block diagram showing a configuration of a memory control device according to a second embodiment.
  • FIG. 4 is a block diagram showing a configuration of a memory control device according to a second embodiment.
  • FIG. 5 is a block diagram showing another configuration of the memory control device according to the second embodiment.
  • FIG. 6 is a block diagram showing a configuration of a memory control device according to the third embodiment.
  • FIG. 7 is a block diagram showing an internal configuration of the arbitration circuit according to the third embodiment.
  • FIG. 8 is a block diagram showing another internal configuration of the arbitration circuit according to Embodiment 3.
  • Embodiment 9 is a block diagram showing a configuration of a memory control device according to Embodiment 4. .
  • FIG. 10 is a block diagram showing a configuration of a memory control device according to a fifth embodiment.
  • FIG. 11 is a block diagram showing a configuration of a memory control device according to a sixth embodiment.
  • FIG. 12 is a block diagram showing a configuration of a memory control device according to a seventh embodiment. Explanation of sign
  • FIG. 1 is a block diagram showing a configuration of a memory control device according to Embodiment 1 of the present invention.
  • reference numerals 30, 40 denote access circuits, which are each connected to the storage device 10 so as to be accessible via the arbitration circuit 20, and are each accessably connected to the storage device 11 via the arbitration circuit 21. It is done.
  • FIG. 1 describes the case where two access circuits 30 and 40 are used
  • Two or more access circuits may be provided. This point is the same as in the following embodiments.
  • the arbitration circuits 20 and 21 arbitrate, for each of the storage devices 10 and 11, access requests to the storage devices 10 and 11 issued from the access circuits 30 and 40, respectively.
  • the storage devices 10 and 11 store necessary data and read out data in response to an access request.
  • the storage devices 10 and 11 include DDR2 (Double Data Rate 2). It is made.
  • the bus width of the data bus 500 between the arbitration circuit 20 and the storage device 10 is 4 bytes
  • the bus in the data bus 501 between the arbitration circuit 21 and the storage device 11 is If the width is 4 bytes, the minimum access unit is 4 bursts, or 16 bytes.
  • FIG. 2 the configuration of a conventional memory control device is shown in FIG.
  • the access circuits 30 and 40 are each connected to the storage device 12 via the arbitration circuit 22 so as to be accessible.
  • the minimum access unit is 4 bursts, ie 32 bytes. It becomes.
  • the unnecessary data transfer amount will be specifically examined.
  • the embodiment shown in FIG. Assuming that the access circuits 30 and 40 in the memory control device 1 are circuits that perform motion compensation in the video decoding process, the access circuit 30 frequently performs 16-byte access, but if there is no page crossover in the memory, it is wasteful. Data transfer amount is 0 bytes.
  • the configuration of the memory control device according to the first embodiment is as follows. A performance improvement of twice that of the conventional memory controller is seen.
  • arbitration is performed when viewed from one of the access circuits. It is generally preferred that the time awaited by arbitration in circuit 20 is reduced.
  • the case where a DRAM (Dynamic Random Access Memory) is used as the storage devices 10 and 11 described in the embodiment is not limited to this form. You may use static random access memory) or flash memory.
  • DRAM Dynamic Random Access Memory
  • the storage devices 10 and 11 may be configured with different types of memories, such as the storage device 10 is configured with a DRAM and the storage device 11 is configured with a flash memory.
  • two or more forces may be exemplified as to the case where two storage devices 10 and 11 are used. Also, the bus width of the storage devices 10 and 11 does not matter.
  • access circuits 30 and 40 have been described as being capable of accessing each of the storage devices 10 and 11, they may be accessible to only one of the storage devices.
  • the access circuits 30 and 40 may be provided either inside or outside the LSI.
  • FIG. 3 is a block diagram showing a configuration of a memory control device according to Embodiment 2 of the present invention.
  • the difference from the first embodiment is that an inter-storage transfer circuit 50 is provided between the arbitration circuits 20 and 21. Therefore, the same parts as those of the first embodiment are indicated by the same reference numerals and differences from the first embodiment. I will explain only. The same applies to Embodiments 3 to 7 below.
  • the access circuit 30 is connected to the storage device 10 via the arbitration circuit 20 so as to be accessible.
  • the access circuit 40 is connected to the storage device 11 via the arbitration circuit 21 so as to be accessible.
  • An inter-storage transfer circuit 50 for transferring data between the storage devices 10 and 11 is provided between the two arbitration circuits 20 and 21.
  • the inter-storage transfer circuit 50 is instructed by the signal 1000 output from the access circuit 30 and the inter-storage transfer circuit 50 copies necessary data from the storage 10 to the storage 11. .
  • the access circuit 40 accesses the data previously stored in the storage device 11 and the necessary processing is performed.
  • the inter-storage transfer circuit 50 stores the data based on the signal 1001 output from the access circuit 40. Necessary data are copied from the device 11 to the storage device 10.
  • FIG. 5 shows a state in which an externally accessible register 60 is connected to the inter-storage transfer circuit 50 in the memory control device shown in FIG. Necessary information such as an address is stored in the register 60, and the inter-storage transfer circuit 50 is activated based on the information stored in the register 60. .
  • the access circuits 30, 40 need not be configured to access the multiple storage devices 10, 11, respectively, and the circuit area and power consumption can be reduced. It is advantageous to reduce the data size, and it is possible to copy data between storage devices.
  • access circuits 30 and 40 respectively have access to the power S exemplified in the case where access to a single storage device 10 and 11 is possible and to access circuits to a plurality of storage devices. You may use.
  • FIG. 6 is a block diagram showing a configuration of a memory control device according to Embodiment 3 of the present invention.
  • the access circuits 30 and 40 are each connected to the storage device 10 so as to be accessible via the arbitration circuit 20, and accessible to the storage device 11 via the arbitration circuit 21 respectively. I'm connected.
  • the arbitration circuit 20 When the storage device 10 is in an accessible state, the arbitration circuit 20 outputs a signal 1010 indicating the access state to the access circuits 30 and 40, respectively.
  • the arbitration circuit 21 outputs a signal 1011 indicating the access state to the access circuits 30 and 40, respectively.
  • the access circuits 30, 40 access the optimum storage device based on the signals 1010, 1011.
  • FIG. 7 is a block diagram showing an internal configuration of the arbitration circuit 20 in the memory control device according to the third embodiment.
  • access circuits 30, 40 are internally provided in the arbitration circuit 20.
  • Primary storage 70 is provided to store force access requests.
  • the access circuits 30, 40 can perform so-called prior issuance without waiting for the completion of data by the number of commands that can be stored in the primary storage device 70, and throughput can be improved.
  • an idle information management device 71 is connected to the primary storage device 70, and while an access request from the access circuits 30, 40 is outputted to the storage device 10, the idle information management device 71 is connected. In 71, pointer information indicating the data storage state of the primary storage device 70 is output.
  • the free space information management device 71 compares the pointer information with a predetermined prescribed value, and the free space information of the primary storage device 70 according to the comparison result is accessed via the signal 1010.
  • the predetermined specified value to be compared is, for example, the time from when the free information is transmitted to access circuit 30 to when access circuit 30 issues an access request command and reaches arbitration circuit 20. It is preferable to set in consideration of time.
  • FIG. 8 is a block diagram showing another internal configuration of the arbitration circuit 20 in the memory control device according to the third embodiment. As shown in FIG. 8, access circuit 30 is internally provided in arbitration circuit 20.
  • the arbitration unit 80 arbitrates the access requests from the access circuits 30 and 40, and outputs the access request issued from the selected access circuit to the storage device 10.
  • the access circuit 30 becomes accessible from the arbitration status in the arbitration unit 80, it is transmitted to the access circuit 30 via the signal 1010.
  • the arbitration unit 80 outputs the signal 1010 indicating the free information to the access circuit 30, the access request issued by the access circuit 30 based on the signal 1010 is transmitted to the arbitration unit 8
  • the signal 1010 indicating the free space information may be output in consideration of the time until 0 receives.
  • the number of stages of the primary storage devices 72 and 73 may be any number. Also, the primary storage devices 72, 73 need not be provided for each of the access circuits 30, 40. I do not care.
  • FIG. 9 is a block diagram showing a configuration of a memory control device according to Embodiment 4 of the present invention.
  • the access circuit 30 is connected to the arbitration circuits 20 and 21 through the switching circuit 90, respectively. Further, the arbitration circuit 20 is connected to the storage device 10, and the arbitration circuit 21 is connected to the storage device 11. With this configuration, the access circuit 30 has an arbitration circuit 20,
  • the storage devices 10 and 11 can be accessed via 21.
  • the access circuit 40 is connected to the storage device 10 via the arbitration circuit 20 in an accessible manner, and is connected to the storage device 11 via the arbitration circuit 21 so as to be accessible.
  • the switching circuit 90 switches the access destination of the access circuit 30 based on the setting value of the register 91 described later. Specifically, which one of the storage devices 10 and 11 should be accessed It has become possible to switch.
  • a register 91 accessible from the outside is connected to the switching circuit 90.
  • This register 91 stores information indicating which storage device is to be accessed.
  • the access circuit 30 is configured to be able to access both of the storage devices 10 and 11, the circuit area and the power consumption tend to increase normally.
  • the storage device 10 If the present invention is applied to an access circuit that only needs to be accessed, it is possible to obtain advantageous effects in reducing the circuit area and the power consumption.
  • FIG. 10 is a block diagram showing a configuration of a memory control device according to Embodiment 5 of the present invention. As shown in FIG. 10, the access circuits 30 and 40 are connected to the arbitration circuit 20 via the selection circuit 100. Further, the arbitration circuit 20 is connected to the storage device 10, and the access circuits 30, 40 are connected to the storage device 10 via the arbitration circuit 20 so as to be accessible.
  • the selection circuit 100 only one access request of the access circuits 30, 40 is adjusted. It is selectively output to the storage device 10 through the stop circuit 20.
  • FIG. 11 is a block diagram showing a configuration of a memory control device according to Embodiment 6 of the present invention. As shown in FIG. 11, the access circuits 30, 40 are connected to the data arbitration circuits 25, 26, respectively. In addition, the data arbitration circuits 25 and 26 are connected to the storage device 10 via the selection circuit 110.
  • the selection circuit 110 only one of the data output from the data arbitration circuits 25 and 26 is selectively output to the storage device 10.
  • the circuit area can be reduced, and wiring congestion can be eliminated in the layout design.
  • the configuration of the memory controller is advantageous in solving such problems.
  • the memory control according to the first embodiment in which the circuit resources of the data arbitration circuits 25 and 26 are the same as described above although the bandwidth demand is lowered.
  • the performance will be further improved because it is equivalent to the device.
  • FIG. 12 is a block diagram showing a configuration of a memory control device according to Embodiment 7 of the present invention. As shown in FIG. 12, the access circuits 30 and 40 are connected to the arbitration circuits 20 and 21, respectively.
  • the arbitration circuit 20 is connected to the storage device 10 via the selection circuit 110.
  • the arbitration circuit 21 is connected to the storage device 11 and connected to the storage device 10 via the selection circuit 110. Further, a register 120 is connected to the arbitration circuit 21, and a signal 1030 for controlling clock oscillation or stop is outputted from the register 120 to the arbitration circuit 21.
  • a register 121 is connected to the storage device 11. For example, when the storage device 11 is a DRAM, power-down or self-refreshing from the register 121 to the storage device 11 is performed.
  • a signal 1031 is output which controls mode start or stop.
  • the value of the registers 120 and 121 is set to put the arbitration circuit 21 in the clock stop state while storing
  • the device 11 can be put into power down or self refresh mode, and power consumption can be reduced.
  • the arbitration circuit 20 and the storage device 10 are in the operating state, and the instructions and data of the microcomputer etc. necessary for the recovery of the system are stored in the storage device 10, the microcontroller There is no need to deploy the instructions and data in the storage device 10 again, and the effect of shortening the activation time of the device can be obtained.
  • the present invention is extremely useful and industrially applicable because it has a highly practical effect of being able to improve the effective bandwidth.
  • the present invention can be applied to a network terminal that reproduces a compressed and encoded stream, a DVD recording and reproducing device, a digital television, a PDA, a cellular phone, a personal computer and the like.

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Abstract

　アクセス回路３０，４０から発行されたアクセス要求を調停回路２０で調停して記憶装置１０にアクセスする一方、アクセス回路３０，４０から発行されたアクセス要求を調停回路２１で調停して記憶装置１１にアクセスする。

Description

明 細 書
メモリ制御装置及びメモリ制御方法
技術分野
[0001] 本発明は、メモリアクセスを効率的に行うためのメモリ制御装置及びメモリ制御方法 に関する。
背景技術
[0002] 近年、システムコストダウンの観点から、民生用の LSIでは、外付けメモリが単一で あるユニファイドメモリの形態で使用されることが多ぐ多種多様なメモリアクセス要求 が単一のメモリに対してなされることが多くなつている。さらに、複数の機能が搭載さ れることで高いバンド幅が要求されるようになり、ますますメモリの高速化が必要となつ てきている。
[0003] ここで、 DRAMを例にとって説明すると、 DRAMのメモリセル自体の動作周波数は 以前と変わっていないため、ユーザー側から見た場合、 DRAMへの最小アクセスサ ィズがどんどん大きくなつている。このため、バースト長の長い転送をする場合には特 に問題とならないが、バースト長の短い転送をする場合には無効なデータ転送量が 大きくなり、実効バンド幅が下がってしまうという問題があった。
[0004] 例えば、メディア処理の場合には、ビデオデコードで必要となる動き補償処理にお ける実効バンド幅の低下が問題となるが、従来はこれを許容するような高コストの DR AMを使用するしか解決方法がなかった（例えば、特許文献 1参照）。
特許文献 1 :特開 2000— 175201号公報
発明の開示
発明が解決しょうとする課題
[0005] し力、しながら、前述したように、高いデータ転送能力を持つ DRAMを使用した場合 には、バースト長の短い転送をするときには無効なデータ転送量が大きくなり、実効 バンド幅が下がってしまうという課題があった。
[0006] また、複数の記憶装置に対してアクセス可能に構成されたアクセス回路が、そのう ちの 1つの記憶装置にアクセスしたときに、既にその記憶装置に対して他のアクセス 回路からのアクセス要求があれば、該複数の記憶装置にアクセス可能なアクセス回 路のアクセス要求が待たされることになる。
[0007] ここで、アクセス可能な記憶装置のうち、他のアクセス回路からのアクセス要求がな い状態の記憶装置があれば、前記待ち時間分だけ、この記憶装置のバンド幅が無駄 になってしまうという課題があった。
[0008] 次に、複数の記憶装置間でデータコピー等のデータ転送を行う場合について考え ると、まず、一方のアクセス回路が一方の記憶装置にアクセスして、この一方の記憶 装置に格納されてレ、る他方のアクセス回路がアクセスすべきデータを、他方のァクセ ス回路がアクセス可能な他方の記憶装置に格納した後、他方のアクセス回路がこの 格納されたデータにアクセスするようにしていた。し力、しながら、このようなデータ転送 方式では、大量のデータを取り扱う場合には非常に時間がかかってしまうという課題 があった。
[0009] また、アクセス回路がアクセス可能な記憶装置は、通常、アクセス回路に関連する 処理を格納するローカルメモリ等の別の目的で使用しているため、複数の記憶装置 間のデータ転送用に別途記憶領域を確保しておく必要がある。そして、この記憶装 置が時分割処理等を行えない場合には、メモリの容量を増やしたり、メモリバンド幅を 増やす等の対策が必要である。このように、メモリ容量を増やしたりメモリバンド幅を増 やすと、マスタ数分だけ同様の対策が必要となり、その結果、回路面積が増大してし まフ。
[0010] さらに、複数の記憶装置に対してアクセス可能に構成されたアクセス回路を設ける と、調停回路が複雑となり、その結果、回路面積や消費電力が増大してしまう。また、 このようなアクセス回路が複数ある場合には、このアクセス回路の数だけ同様の課題 が生じることとなる。
[0011] また、同一の LSIをローエンドの分野にも展開する場合には、バンド幅要求が低い ため複数の記憶装置が不要な場合が考えられるが、この場合には、単一の記憶装置 に対して全てのアクセス回路がアクセスできるような構成にする必要がある。このよう な構成にすると、ローエンドの分野への展開対応のためだけに回路面積が増大する こととなり、さらに LSI等のレイアウト設計を行う場合、配線混雑が起こるという問題が ある。
[0012] 本発明は、力かる点に鑑みてなされたものであり、その目的とするところは、実効バ ンド幅を改善できるようにすることにある。
課題を解決するための手段
[0013] 上記目的の達成のため、本発明は、データが記憶された少なくとも 2つの記憶装置 と、
前記記憶装置にアクセスする少なくとも 2つのアクセス手段と、
前記アクセス手段から発行されるアクセス要求を前記記憶装置毎に調停する調停 回路とを備えたことを特徴とするものである。
発明の効果
[0014] 以上のように、本発明によれば、短いバースト長のアクセスに対して無効なデータ 転送量を削減することができ、実効バンド幅を向上させる上で有利な効果が得られる 。また、各アクセス回路が複数の記憶装置にアクセス可能な構成にする必要がなぐ 回路面積を低減する上で有利な効果が得られる。
[0015] さらに、効率的な順番で各記憶装置へのアクセスが可能となり、各記憶装置の実効 バンド幅がさらに向上する。
[0016] さらに、一部のアクセス回路においては、複数の記憶装置にアクセス可能な構成に する必要がなぐ回路面積を低減する上で有利な効果が得られる。そして、 LSIの展 開を考慮した場合にも回路面積を低減する上で有利となり、また、起動時間が早くな るとともに消費電力を低減する上で有利な効果が得られる。
図面の簡単な説明
[0017] [図 1]図 1は、本発明の実施形態 1に係るメモリ制御装置の構成を示すブロック図であ る。
[図 2]図 2は、従来のメモリ制御装置の構成を示すブロック図である。
[図 3]図 3は、本実施形態 2に係るメモリ制御装置の構成を示すブロック図である。
[図 4]図 4は、本実施形態 2に係るメモリ制御装置の構成を示すブロック図である。
[図 5]図 5は、本実施形態 2に係るメモリ制御装置の別の構成を示すブロック図である 園 6]図 6は、本実施形態 3に係るメモリ制御装置の構成を示すブロック図である。 園 7]図 7は、本実施形態 3に係る調停回路の内部構成を示すブロック図である。
〇
園 8]図 8は、本実施形態 3に係る調停回路の別の内部構成を示すブロック図である 園 9]図 9は、本実施形態 4に係るメモリ制御装置の構成を示すブロック図である。
[図 10]図 10は、本実施形態 5に係るメモリ制御装置の構成を示すブロック図である。
[図 11]図 11は、本実施形態 6に係るメモリ制御装置の構成を示すブロック図である。 園 12]図 12は、本実施形態 7に係るメモリ制御装置の構成を示すブロック図である。 符号の説明
記憶装置
11 記憶装置
20 調停回路
21 調停回路
25 データ調停回路
26 データ調停回路
30 アクセス回路
40 アクセス回路
50 記憶装置間転送回路
60 レジスタ
91 レジスタ
120 レジスタ
121 レジスタ
70 一次記憶装置
71 空き情報管理装置
80 調停部
90 切替回路
100 選択回路
110 選択回路 発明を実施するための最良の形態
[0019] 以下、本発明の実施形態を図面に基づいて詳細に説明する。以下の好ましい実施 形態の説明は、本質的に例示に過ぎず、本発明、その適用物或いはその用途を制 限することを意図するものでは全くない。
[0020] ぐ実施形態 1 >
図 1は、本発明の実施形態 1に係るメモリ制御装置の構成を示すブロック図である。 図 1に示すように、 30, 40はアクセス回路であり、調停回路 20を介して記憶装置 10 にアクセス可能にそれぞれ接続されるとともに、調停回路 21を介して記憶装置 11に アクセス可能にそれぞれ接続されてレ、る。
[0021] なお、図 1では、 2つのアクセス回路 30, 40を用いたものについて説明しているが、
2つ以上のアクセス回路を設けるようにしてもよい。この点は、以下の実施形態につい ても同様である。
[0022] 前記調停回路 20, 21は、アクセス回路 30, 40からそれぞれ発行される記憶装置 1 0, 11に対するアクセス要求を記憶装置 10, 11毎に調停するものである。
[0023] 前記記憶装置 10, 11は、必要なデータを格納しておき、アクセス要求に応じてデ ータを読み出すためのものであり、具体的には、 DDR2 (Double Data Rate 2)で構 成されている。
[0024] ここで、前記調停回路 20と前記記憶装置 10との間のデータバス 500におけるバス 幅を 4バイトとし、前記調停回路 21と前記記憶装置 11との間のデータバス 501にお けるバス幅を 4バイトとすると、最小アクセス単位は 4バースト、すなわち 16バイトとなる
[0025] 次に、本実施形態 1に係るメモリ制御装置の性能を比較するための比較例として、 従来のメモリ制御装置の構成を図 2に示す。図 2において、アクセス回路 30, 40は、 それぞれ調停回路 22を介して記憶装置 12にアクセス可能に接続されている。
[0026] ここで、前記調停回路 22と前記記憶装置 12との間のデータバス 502におけるバス 幅を 8バイトとし、記憶装置 12として DDR2を用いたとすると、最小アクセス単位は 4 バースト、すなわち 32バイトとなる。
[0027] 以下、具体的に、無駄なデータ転送量について検討する。図 1に示す本実施形態 1のメモリ制御装置におけるアクセス回路 30, 40は、ビデオデコード処理のうち動き 補償を行う回路であるとすると、アクセス回路 30は 16バイトアクセスを頻繁に行うが、 メモリのページまたがりがない場合、無駄なデータ転送量は 0バイトとなる。
[0028] 一方、図 2に示す従来のメモリ制御装置におけるアクセス回路 30， 40では、無駄な データ転送量は 16バイトとなるため、本実施形態 1に係るメモリ制御装置の構成であ れば、従来のメモリ制御装置に比べて 2倍の性能向上が見られる。
[0029] さらに、本実施形態 1のメモリ制御装置では、前記記憶装置 10に対して 2つのァク セス回路 30， 40がアクセスする必要のないときには、一方のアクセス回路から見た場 合、調停回路 20において調停によって待たされる時間が一般的に減少することにな り好ましい。
[0030] なお、本実施形態 1に係るメモリ制御装置では、記憶装置 10， 11として DRAM (Dy namic Random Access Memory)を用いた場合について説明した力 この形態に限定 するものではなぐ例えば、 SRAM (Static Random Access Memory)やフラッシュメモ リを用いても構わない。
[0031] また、例えば、記憶装置 10を DRAMで構成し、記憶装置 11をフラッシュメモリで構 成するというように、記憶装置 10, 11が互いに異なる種類のメモリで構成されていて も構わない。
[0032] また、本実施形態 1に係るメモリ制御装置では、 2つの記憶装置 10, 11を用いた場 合について例示した力 2つ以上であっても構わない。また、記憶装置 10, 11のバス 幅は問わない。
[0033] また、アクセス回路 30, 40は、記憶装置 10、 11のそれぞれにアクセス可能となって いるものについて説明したが、何れか一方の記憶装置にのみアクセス可能であって も構わない。
[0034] また、本実施形態 1に係るメモリ制御装置における動作を実現する回路を LSIで構 成する場合、アクセス回路 30, 40は LSI内部又は外部のどちらに設けても構わない
[0035] ぐ実施形態 2 >
図 3は、本発明の実施形態 2に係るメモリ制御装置の構成を示すブロック図である。 前記実施形態 1との違いは、調停回路 20, 21の間に記憶装置間転送回路 50を設け た点であるため、以下、実施形態 1と同じ部分については同じ符号を付し、相違点に ついてのみ説明する。以下の実施形態 3〜7についても同様とする。
[0036] 図 3に示すように、アクセス回路 30は、調停回路 20を介して記憶装置 10にアクセス 可能に接続されている。また、アクセス回路 40は、調停回路 21を介して記憶装置 11 にアクセス可能に接続されている。
[0037] そして、 2つの調停回路 20, 21の間には、記憶装置 10， 11間でデータ転送を行う ための記憶装置間転送回路 50が設けられている。
[0038] ここで、図 4に示すように、例えばアクセス回路 30からのアクセス要求に応じた記憶 装置 10への一連のアクセスが終了した後、そのデータを別のアクセス回路 40が必要 とする場合には、アクセス回路 30から出力された信号 1000により記憶装置間転送回 路 50に指示が与えられ、記憶装置間転送回路 50によって記憶装置 10から記憶装 置 11へと必要なデータがコピーされる。データのコピー終了後には、アクセス回路 4 0が先ほど記憶装置 11に格納されたデータにアクセスして必要な処理が行われるよ うになつている。
[0039] 一方、アクセス回路 40がアクセスした記憶装置 11のデータを別のアクセス回路 30 が必要とする場合には、アクセス回路 40から出力された信号 1001に基づいて記憶 装置間転送回路 50によって記憶装置 11から記憶装置 10へと必要なデータがコピー されるようになつている。
[0040] 図 5は、図 4に示すメモリ制御装置における記憶装置間転送回路 50に対して、外部 力らアクセス可能なレジスタ 60が接続された状態を示している。このレジスタ 60には 、アドレス等の必要な情報が格納されており、記憶装置間転送回路 50はレジスタ 60 に格納されてレ、る情報に基づレ、て起動するようになってレ、る。
[0041] このように、記憶装置間転送回路 50を設けることにより、アクセス回路 30, 40が複 数の記憶装置 10， 11にそれぞれアクセスするように構成する必要がなくなり、回路面 積や消費電力を低減する上で有利となるとともに、記憶装置間のデータコピーが実 現できる。
[0042] また、調停回路 20, 21において、各アクセス回路 30, 40からリアルタイム性を保証 すべきアクセスがないときにデータコピーを行うようにすれば、各アクセス回路 30, 40 のリアルタイム性を確保したまま、有効な空きバンド幅を使ってデータコピーを行うこと が可能となり、作業効率が向上する。
[0043] なお、図 3〜図 5において、アクセス回路 30, 40はそれぞれ単一の記憶装置 10, 1 1にアクセス可能な場合について例示した力 S、複数の記憶装置にそれぞれアクセス 可能なアクセス回路を用いても構わない。
[0044] ぐ実施形態 3 >
図 6は、本発明の実施形態 3に係るメモリ制御装置の構成を示すブロック図である。 図 6に示すように、アクセス回路 30， 40は、調停回路 20を介して記憶装置 10にァク セス可能にそれぞれ接続されるとともに、調停回路 21を介して記憶装置 11にァクセ ス可能にそれぞれ接続されてレ、る。
[0045] 前記調停回路 20は、記憶装置 10がアクセス可能な状態である場合に、そのァクセ ス状態を示す信号 1010をアクセス回路 30, 40にそれぞれ出力するようになっている
[0046] また、前記調停回路 21は、記憶装置 11がアクセス可能な状態である場合に、その アクセス状態を示す信号 1011をアクセス回路 30, 40にそれぞれ出力するようになつ ている。
[0047] そして、前記アクセス回路 30, 40は、信号 1010, 1011に基づいて、最適な記憶 装置に対してアクセスを行うようになっている。
[0048] このような制御を行うことで、例えば、信号 1010を受け取ったアクセス回路 30から のアクセスを、他のアクセス回路 40のアクセス状況に拘わらず、直ちに受け付けるこ とが可能となる。
[0049] すなわち、たまたまアクセスしたある記憶装置へのアクセスが他のアクセス回路のァ クセス状況によって非常に混雑していた場合、そのアクセスを待っている間に、ァクセ スが少ない他の記憶装置へのアクセス機会を逃してしまうことを防止する上で有利と なる。
[0050] 図 7は、本実施形態 3に係るメモリ制御装置における調停回路 20の内部構成を示 すブロック図である。図 7に示すように、調停回路 20内部には、アクセス回路 30, 40 力 のアクセス要求を記憶する一次記憶装置 70が設けられている。これにより、ァク セス回路 30， 40は、一次記憶装置 70に格納できるコマンド数分、データ完了を待た ずともいわゆる先行発行が可能となっており、スループットを向上させることができる。
[0051] また、前記一次記憶装置 70には、空き情報管理装置 71が接続されており、ァクセ ス回路 30, 40からのアクセス要求が記憶装置 10に出力される一方、この空き情報管 理装置 71には、一次記憶装置 70のデータ格納状態を示すポインタ情報が出力され る。
[0052] 前記空き情報管理装置 71では、前記ポインタ情報と所定の規定値とを比較し、こ の比較結果に応じた一次記憶装置 70の空き情報を信号 1010を介してアクセス回路
30へ伝えるようになってレヽる。
[0053] なお、比較対象とすべき所定の規定値は、例えばアクセス回路 30に対して空き情 報を伝えてから、アクセス回路 30がアクセス要求のコマンド発行して調停回路 20に 到達するまでの時間を考慮して設定するのが好ましい。
[0054] 図 8は、本実施形態 3に係るメモリ制御装置における調停回路 20の別の内部構成 を示すブロック図である。図 8に示すように、調停回路 20内部には、アクセス回路 30
, 40毎にそれぞれ対応する一次記憶装置 72, 73が設けられており、さらにこの一次 記憶装置 72, 73の出力側には調停部 80が接続されている。
[0055] 前記調停部 80では、各アクセス回路 30, 40からのアクセス要求の調停が行われ、 選択されたアクセス回路から発行されたアクセス要求が記憶装置 10に出力される。
[0056] また、前記調停部 80における調停状況から、アクセス回路 30がアクセス可能な状 態になれば、信号 1010を介してアクセス回路 30へ伝えるようになつている。
[0057] なお、例えば、数サイクル後に必ずアクセス回路 30がアクセス可能となるタイミング
、すなわち、調停部 80がアクセス回路 30へ空き情報を示す信号 1010を出力してか ら、この信号 1010に基づいてアクセス回路 30で発行されたアクセス要求を調停部 8
0が受け付けるまでの時間を考慮して、空き情報を示す信号 1010を出力するように しても構わない。
[0058] なお、前記一次記憶装置 72， 73の段数は何段であっても構わない。また、一次記 憶装置 72, 73はアクセス回路 30, 40毎に設ける必要はなぐ共用するようにしても 構わない。
[0059] <実施形態 4 >
図 9は、本発明の実施形態 4に係るメモリ制御装置の構成を示すブロック図である。 図 9に示すように、アクセス回路 30は、切替回路 90を介して調停回路 20, 21にそれ ぞれ接続されている。さらに、調停回路 20は記憶装置 10に接続され、調停回路 21 は記憶装置 11に接続されている。この構成により、アクセス回路 30は調停回路 20,
21を介して記憶装置 10, 11にアクセス可能となっている。
[0060] また、アクセス回路 40は、調停回路 20を介して記憶装置 10にアクセス可能に接続 されるとともに、調停回路 21を介して記憶装置 11にアクセス可能に接続されている。
[0061] 前記切替回路 90は、アクセス回路 30のアクセス先を後述するレジスタ 91の設定値 に基づいて切り替えるものであり、具体的には、記憶装置 10， 11のうちどちらにァク セスするかを切り替えることができるようになつている。
[0062] また、前記切替回路 90には、外部からアクセス可能なレジスタ 91が接続されており
、このレジスタ 91には、どの記憶装置にアクセスするかを示す情報が格納されている
。このレジスタ 91の値を設定することで、記憶装置 10, 11へのアクセスを変更できる ようになつている。
[0063] このような構成によれば、メモリ制御装置における回路面積や消費電力を低減する 上で有利となる。すなわち、記憶装置 10, 11の両方にアクセス可能に構成されたァ クセス回路 30であれば、通常、回路面積や消費電力が増大してしまう傾向にあるが、 例えば、あるアプリケーションにおいて、記憶装置 10にしかアクセスする必要のない アクセス回路に対して本発明を用いれば、回路面積や消費電力を低減する上で有 利な効果が得られる。
[0064] ぐ実施形態 5 >
図 10は、本発明の実施形態 5に係るメモリ制御装置の構成を示すブロック図である 。図 10に示すように、アクセス回路 30， 40は、選択回路 100を介して調停回路 20に 接続されている。さらに、調停回路 20は記憶装置 10に接続されており、アクセス回路 30, 40は、調停回路 20を介して記憶装置 10にアクセス可能に接続されている。
[0065] 前記選択回路 100では、アクセス回路 30, 40のうち一方のアクセス要求のみが調 停回路 20を介して記憶装置 10に選択的に出力されるようになっている。
[0066] このような構成にすれば、複数の記憶装置が不要となり、例えば、同一の LSIをバ ンド幅要求の低いローエンドの分野へ展開する場合、そのまま適用することができ、 回路面積の増大を抑えつつ LSI設計時の配線混雑を解消することができる。
[0067] ぐ実施形態 6 >
図 11は、本発明の実施形態 6に係るメモリ制御装置の構成を示すブロック図である 。図 11に示すように、アクセス回路 30， 40は、データ調停回路 25, 26にそれぞれ接 続されている。また、データ調停回路 25， 26は、選択回路 110を介して記憶装置 10 に接続されている。
[0068] 前記選択回路 110では、データ調停回路 25, 26から出力されたデータのうち一方 のデータのみが記憶装置 10に選択的に出力されるようになっている。
[0069] このような構成によれば、記憶装置毎のデータ調停回路の出力を選択しているため 、回路面積を小さくできるとともに、レイアウト設計において配線混雑を解消すること ができる。
[0070] すなわち、アクセス回路の数が多い場合には、選択回路 110における配線の入力 本数も多くなつて回路規模に影響を与える上、レイアウト設計において配線混雑を招 きやすいが、本実施形態 6のメモリ制御装置の構成であれば、このような問題を解消 する上で有利となる。
[0071] また、本実施形態 6に係るメモリ制御装置の構成では、バンド幅要求が下がってい るにも関わらず、データ調停回路 25, 26の回路資源が上述した実施形態 1に係るメ モリ制御装置と同等であるため、さらに性能が向上することになる。
[0072] ぐ実施形態 7 >
図 12は、本発明の実施形態 7に係るメモリ制御装置の構成を示すブロック図である 。図 12に示すように、アクセス回路 30， 40は、調停回路 20， 21にそれぞれ接続され ている。
[0073] 前記調停回路 20は、選択回路 110を介して記憶装置 10に接続されている。また、 前記調停回路 21は、記憶装置 11に接続される一方、選択回路 110を介して記憶装 置 10に接続されている。 [0074] また、前記調停回路 21には、レジスタ 120が接続されており、レジスタ 120から調停 回路 21に対して、クロックの発振又は停止を制御する信号 1030が出力される。
[0075] さらに、前記記憶装置 11には、レジスタ 121が接続されており、例えば、記憶装置 1 1が DRAMである場合には、レジスタ 121から記憶装置 11に対して、パワーダウン又 はセルフリフレッシュモードの起動又は停止を制御する信号 1031が出力される。
[0076] このような構成であれば、機器のほとんどの機能が休止しているスタンバイモード時 に、レジスタ 120、 121の値を設定することで、調停回路 21をクロック停止状態にする 一方、記憶装置 11をパワーダウン又はセルフリフレッシュモードにすることができ、消 費電力を抑えることができる。
[0077] 一方、調停回路 20及び記憶装置 10は動作状態であり、システムの復帰に必要な マイコン等の命令やデータが記憶装置 10に格納されていれば、スタンバイモードか らの復帰時には、マイコンの命令やデータを再度記憶装置 10に展開する必要はなく 、機器の起動時間が短くなるという効果が得られる。
産業上の利用可能性
[0078] 以上説明したように、本発明は、実効バンド幅を改善できるという実用性の高い効 果が得られることから、きわめて有用で産業上の利用可能性は高い。例えば、圧縮符 号化されたストリームを再生するネットワーク端末、 DVD録画再生機、デジタルテレビ 、 PDA、携帯電話、パーソナルコンピュータ等に応用できる。

Claims

請求の範囲
[1] データが記憶された少なくとも 2つの記憶装置と、
前記記憶装置にアクセスする少なくとも 2つのアクセス手段と、
前記アクセス手段から発行されるアクセス要求を前記記憶装置毎に調停する調停 回路とを備えたことを特徴とするメモリ制御装置。
[2] 請求項 1に記載されたメモリ制御装置におレ、て、
前記記憶装置に記憶されているデータを該記憶装置間でデータ転送する転送回 路をさらに備えたことを特徴とするメモリ制御装置。
[3] 請求項 2に記載されたメモリ制御装置において、
前記転送回路は、前記アクセス手段から出力される制御信号に基づいてデータ転 送を行うように構成されていることを特徴とするメモリ制御装置。
[4] 請求項 2に記載されたメモリ制御装置において、
前記転送回路に接続され、外部からアクセス可能なレジスタをさらに備え、 前記転送回路は、前記レジスタの設定値に基づいてデータ転送を行うように構成さ れていることを特徴とするメモリ制御装置。
[5] 請求項 2に記載されたメモリ制御装置において、
前記転送回路は、前記アクセス手段から所定の処理を所定時間内に実行すべきァ クセス要求がなレ、場合にのみデータ転送を行うように構成されてレ、ることを特徴とす るメモリ制御装置。
[6] 請求項 1に記載されたメモリ制御装置におレ、て、
前記複数のアクセス手段のうち少なくとも 1つのアクセス手段は、前記複数の記憶 装置に対してアクセス可能に構成されており、
前記調停回路は、前記アクセス手段で発行されるアクセス要求を受付可能な状態 であることを示す受付情報を、該アクセス手段に対して出力するように構成され、 前記アクセス手段は、前記受付情報に基づレ、てアクセス要求の発行順序を決定す るように構成されてレヽることを特徴とするメモリ制御装置。
[7] 請求項 6に記載されたメモリ制御装置において、
前記調停回路は、前記アクセス手段から発行されるアクセス要求を複数記憶する記 憶回路を備えており、
前記受付情報は、前記記憶回路におけるデータ格納状態を示す空き情報であるこ とを特徴とするメモリ制御装置。
[8] 請求項 6に記載されたメモリ制御装置において、
前記受付情報は、前記調停回路の調停結果から前記アクセス手段のアクセス要求 が受付可能な状態であることを示す調停情報であることを特徴とするメモリ制御装置
[9] 請求項 1に記載されたメモリ制御装置におレ、て、
前記アクセス手段のアクセス先を選択的に切り替える切替回路と、
前記切替回路に接続され、外部からアクセス可能なレジスタとをさらに備え、 前記切替回路は、前記レジスタの設定値に基づいて、前記アクセス手段がアクセス すべき前記記憶装置を選択的に切り替えるように構成されていることを特徴とするメ モリ制御装置。
[10] 請求項 1に記載されたメモリ制御装置におレ、て、
前記複数の記憶装置のうち少なくとも 1つの記憶装置は、全ての前記アクセス手段 力 アクセス可能となっていることを特徴とするメモリ制御装置。
[11] 請求項 10に記載されたメモリ制御装置において、
前記調停回路は、前記複数の記憶装置毎のデータを調停するデータ調停機能を 備えており、
複数の前記調停回路でそれぞれ調停されたデータ調停結果を選択的に前記記憶 装置に出力する選択回路をさらに備えたことを特徴とするメモリ制御装置。
[12] 請求項 10に記載されたメモリ制御装置において、
前記調停回路に接続され、外部からアクセス可能なレジスタをさらに備え、 前記調停回路は、前記レジスタの設定値に基づいて、クロックの発振又は停止を制 御するように構成され、
前記全てのアクセス手段からアクセス可能な記憶装置には、システムの待機及び復 帰に必要な命令及びデータが格納されていることを特徴とするメモリ制御装置。
[13] 請求項 1に記載されたメモリ制御装置におレ、て、 前記複数の記憶装置は、全て DRAMで構成されてレ、ることを特徴とするメモリ制御 装置。
データが記憶された記憶装置に対して少なくとも 2つのアクセス要求を発行してァク セスするアクセス手順と、
前記少なくとも 2つのアクセス要求を前記記憶装置毎に調停する調停手順とを備え たことを特徴とするメモリ制御方法。
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