WO2006003707A1 - 半導体装置及びその製造方法 - Google Patents

Abstract

　半導体基板１０上に形成され、下部電極３６と、下部電極３６上に形成された強誘電体膜３８と、強誘電体膜３８上に形成された上部電極４０とを有する強誘電体キャパシタ４２と、半導体基板１０上及び前記強誘電体キャパシタ４２上に形成され、表面が平坦化されたシリコン酸化膜６０と、シリコン酸化膜６０上にシリコン酸化膜６１を介して形成され、水素又は水分の拡散を防止する平坦なバリア膜６２と、バリア膜６２上に形成され、表面が平坦化されたシリコン酸化膜７４と、シリコン酸化膜７４上にシリコン酸化膜７６を介して形成され、水素又は水分の拡散を防止する平坦なバリア膜７８とを有している。

Description

明 細 書

半導体装置及びその製造方法

技術分野

[0001] 本発明は、半導体装置及びその製造方法に係り、特に強誘電体キャパシタを有す る半導体装置及びその製造方法に関する。

背景技術

[0002] 近時、キャパシタの誘電体膜として強誘電体膜を用いることが注目されている。この ような強誘電体キャパシタを用いた強誘電体メモリ（FeRAM： Ferroelectric Random Access Memory)は、高速動作が可能である、低消費電力である、書き込み/読み出 し耐久性に優れている等の特徴を有する不揮発性メモリであり、今後の更なる発展が 見込まれている。

[0003] し力しながら、強誘電体キャパシタは、外部からの水素ガスや水分により容易にそ の特性が劣化するという性質を有している。具体的には、 Pt膜よりなる下部電極と、 P ZT膜よりなる強誘電体膜と、 Pt膜よりなる上部電極とが順次積層されてなる標準的 な FeRAMの強誘電体キャパシタの場合、水素分圧 40Pa (0. 3Torr)程度の雰囲 気にて 200°C程度の温度に基板を加熱すると、 PbZr Ti O膜 (PZT膜）の強誘電

1— X X 3

性はほぼ失われてしまうことが知られている。また、強誘電体キャパシタが水分を吸着 した状態、或いは水分が強誘電体キャパシタの近傍に存在する状態にて熱処理を行 うと、強誘電体キャパシタの強誘電体膜の強誘電性は、著しく劣化してしまうことが知 られている。

[0004] このような強誘電体キャパシタの性質のため、 FeRAMの製造工程においては、強 誘電体膜を形成した後のプロセスとして、可能な限り、水分の発生が少なぐ且つ低 温のプロセスが選択されている。また、層間絶縁膜を成膜するプロセスには、例えば 、水素の発生量の比較的少ない原料ガスを用いた CVD (Chemical Vapor

Deposition)法等による成膜プロセスが選択されている。

[0005] さらには、水素や水分による強誘電体膜の劣化を防止する技術として、強誘電体キ ャパシタを覆うように酸化アルミニウム膜を形成する技術や、強誘電体キャパシタ上に 形成された層間絶縁膜上に酸化アルミニウム膜を形成する技術が提案されている。 酸化アルミニウム膜は、水素や水分の拡散を防止する機能を有している。このため、 提案されている技術によれば、水素や水分が強誘電体膜に達するのを防止すること ができ、水素や水分による強誘電体膜の劣化を防止することが可能となる。このような 技術は、例えば特許文献 1一 5に記載されている。

特許文献 1 :特開 2003 - 197878号公報

特許文献 2 :特開 2001— 68639号公報

特許文献 3 :特開 2003 - 174145号公報

特許文献 4 :特開 2002— 176149号公報

特許文献 5：特開 2003 - 100994号公報

発明の開示

発明が解決しょうとする課題

[0006] 上述のように、強誘電体キャパシタは外部からの水素ガスや水分により容易にその 特性が劣化するという性質を有している。このため、従来の FeRAMは、加速寿命試 験の一つである PTHS (Pressure Temperature Humidity Stress)試験について良好 な試験結果を得ることが困難であった。

[0007] 通常、 PTHS試験は、 JEDEC (Joint Electron Device Engineering Council)規格等 に基づき、例えば温度 135°C、湿度 85%の条件下で行われている。このような PTH

S試験では、 FeRAMの水素に対する耐性や耐湿性が充分に確保されていないと、 強誘電体キャパシタが劣化し、不良が発生してしまう。

[0008] これまでに、水素や水分による強誘電体膜の劣化を防止する技術が提案されては いるものの、強誘電体キャパシタを有する FeRAM等の半導体装置の PTHS特性を 向上し、 PTHS試験について量産認定レベルを充分に上回るような良好な試験結果 を得ることを可能とするには、これまでの技術は充分なものではなかった。

[0009] 本発明の目的は、水素ガスに対する耐性及び耐湿性に優れ、強誘電体キャパシタ の特性の劣化を充分に抑制し、 PTHS特性を向上しうる半導体装置及びその製造 方法を提供することにある。

課題を解決するための手段 [0010] 本発明の一観点によれば、半導体基板上に形成され、下部電極と、前記下部電極 上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とを有する 強誘電体キャパシタと、前記半導体基板上及び前記強誘電体キャパシタ上に形成さ れ、表面が平坦化された第 1の絶縁膜と、前記第 1の絶縁膜上に形成され、水素又 は水分の拡散を防止する平坦な第 1のバリア膜と、前記第 1のバリア膜上に形成され 、表面が平坦化された第 2の絶縁膜と、前記第 2の絶縁膜上に形成され、水素又は 水分の拡散を防止する平坦な第 2のバリア膜とを有する半導体装置が提供される。

[0011] また、本発明の他の観点によれば、半導体基板上に、下部電極と、前記下部電極 上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とを有する 強誘電体キャパシタを形成する工程と、前記半導体基板上及び前記強誘電体キヤ パシタ上に、第 1の絶縁膜を形成する工程と、前記第 1の絶縁膜の表面を平坦化す る工程と、前記第 1の絶縁膜上に、水素又は水分の拡散を防止する平坦な第 1のバ リア膜を形成する工程と、前記第 1のバリア膜上に、第 2の絶縁膜を形成する工程と、 前記第 2の絶縁膜の表面を平坦化する工程と、前記第 2の絶縁膜上に、水素又は水 分の拡散を防止する平坦な第 2のバリア膜を形成する工程とを有する半導体装置の 製造方法が提供される。

発明の効果

[0012] 本発明によれば、半導体基板上に形成され、下部電極と、前記下部電極上に形成 された強誘電体膜と、強誘電体膜上に形成された上部電極とを有する強誘電体キヤ パシタを有する半導体装置において、半導体基板上及び強誘電体キャパシタ上に 形成され、表面が平坦化された第 1の絶縁膜と、第 1の絶縁膜上に形成され、水素又 は水分の拡散を防止する平坦な第 1のバリア膜と、第 1のバリア膜上に形成され、表 面が平坦化された第 2の絶縁膜と、第 2の絶縁膜上に形成され、水素又は水分の拡 散を防止する平坦な第 2のバリア膜とが形成されているので、水素及び水分を確実 にバリアし、水素及び水分が強誘電体キャパシタの強誘電体膜に達するのを確実に 防止することができる。これにより、水素及び水分による強誘電体キャパシタの電気 的特性の劣化を確実に防止することができ、強誘電体キャパシタを有する半導体装 置の PTHS特性を大幅に向上することができる。 図面の簡単な説明

[図 1]図 1は、本発明の第 1実施形態による半導体装置の構造を示す断面図である。

[図 2]図 2は、本発明の第 1実施形態による半導体装置の効果を説明する図（その 1) である。

[図 3]図 3は、本発明の第 1実施形態による半導体装置の効果を説明する図（その 2) である。

[図 4]図 4は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断面 図（その 1)である。

[図 5]図 5は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断面 図（その 2)である。

[図 6]図 6は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断面 図（その 3)である。

[図 7]図 7は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断面 図（その 4)である。

[図 8]図 8は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断面 図（その 5)である。

[図 9]図 9は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断面 図（その 6)である。

[図 10]図 10は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断 面図（その 7)である。

[図 11]図 11は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断 面図（その 8)である。

[図 12]図 12は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断 面図（その 9)である。

[図 13]図 13は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断 面図（その 10)である。

[図 14]図 14は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断 面図（その 11)である。 [図 15]図 15は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断 面図（その 12)である。

[図 16]図 16は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断 面図（その 13)である。

[図 17]図 17は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断 面図（その 14)である。

[図 18]図 18は、本発明の第 2実施形態による半導体装置の構造を示す断面図であ る。

[図 19]図 19は、本発明の第 2実施形態による半導体装置の製造方法を示す工程断 面図（その 1)である。

[図 20]図 20は、本発明の第 2実施形態による半導体装置の製造方法を示す工程断 面図（その 2)である。

[図 21]図 21は、本発明の第 2実施形態による半導体装置の製造方法を示す工程断 面図（その 3)である。

[図 22]図 22は、本発明の第 3実施形態による半導体装置の構造を示す断面図であ る。

[図 23]図 23は、本発明の第 3実施形態による半導体装置の製造方法を示す工程断 面図（その 1)である。

[図 24]図 24は、本発明の第 3実施形態による半導体装置の製造方法を示す工程断 面図（その 2)である。

[図 25]図 25は、本発明を適用したスタック型セルを有する FeRAM構造の半導体装 置の構造を示す断面図である。

符号の説明

10…半導体基板

12…素子分離領域

14a、 14b…ゥエル

16…ゲート絶縁膜

18…ゲート電極 …絶縁膜

…サイドウォール絶縁膜 …ソース/ドレイン拡散層 …トランジスタ

"-Si〇N膜

…シリコン酸化膜 …層間絶縁膜 …シリコン酸化膜

···下部電極

a…酸化アルミニウム膜b"-Pt膜

…強誘電体膜

…上部電極

a- --IrO膜

X

b- · -IrO膜

Υ

…強誘電体キャパシタ···バリア膜

…バリア膜

…層間絶縁膜

a、 50b…コンタクトホールa、 52b…コンタクトホールa、 54b…導体プラグ …第 1金属配線層a_x 56b, 56c-'' ti線 …バリア膜

…シリコン酸化膜 …シリコン酸化膜 …バリア膜 …シリコン酸化膜 …層間絶縁膜 …コンタクトホール …導体プラグ …第 2金属配線層a, 72b…配線 …シリコン酸化膜 …シリコン酸化膜 …バリア膜 …シリコン酸化膜 …層間絶縁膜a、 84b…コンタクトホa、 86b…導体プラグ …第 3金属配線層a, 88b…配線

· · ·シリコン酸化膜· · ·シリコン ィ匕月莫 …ポリイミド樹脂膜 …開口部

a…開口部

b…開口部 …フォトレジスト膜0…フォトレジスト膜2…フォトレジスト膜4 SiON膜

6…フォトレジスト膜8…開口部

0…欠陥部分 112…シリコン酸化膜

114…バリア膜

116…バリア膜

118…シリコン酸化膜

120a, 120b…コンタクトホーノレ

122 SiON膜

210…半導体基板

212…素子分離領域

214a, 214b…ウエノレ

216…ゲート絶縁膜

218…ゲート電極

219…シリコン酸化膜

220…サイドウォール絶縁膜

222…ソース Zドレイン拡散層

224…トランジスタ

225"'SiON膜

226…シリコン酸化膜

227…層間絶縁膜

228···ノ ジァ月莫

230a, 230b…コンタクトホール

232a, 232b…導体プラグ

234---Ir膜

236…下部電極

238…強誘電体膜

240…上部電極

242…強誘電体キャパシタ

244---SiON膜

246…バリア膜 248··•シリコン酸化膜

250·· 'バリア膜

252·· •シリコン酸化膜

253-· -層間絶縁膜

254a. , 254b…コンタク卜ホーノレ

256a. , 256b…導体プラグ

258a. , 258b…酉己線

260-· -シリコン酸化膜

262-· -バリア膜

264-· -シリコン酸化膜

265-· -層間絶縁膜

268-· -コンタクトホール

270·· •導体プラグ

272·· •配線

274·· •シリコン酸化膜

276·· 'バリア膜

278·· •シリコン酸化膜

発明を実施するための最良の形態

[0015] [第 1実施形態]

本発明の第 1実施形態による半導体装置及びその製造方法を図 1乃至図 17を用 いて説明する。図 1は本実施形態による半導体装置の構造を示す断面図、図 2及び 図 3は本実施形態による半導体装置の効果を説明する図、図 4乃至図 17は本実施 形態による半導体装置の製造方法を示す工程断面図である。

[0016] (半導体装置）

まず、本実施形態による半導体装置の構造について図 1乃至図 3を用いて説明す る。

[0017] 図 1に示すように、例えばシリコンよりなる半導体基板 10上には、素子領域を画定 する素子分離領域 12が形成されている。素子分離領域 12が形成された半導体基板 10内には、ウエノレ 14a、 14bが形成されている。

[0018] ゥエル 14a、 14bが形成された半導体基板 10上には、ゲート絶縁膜 16を介してゲ ート電極（ゲート配線） 18が形成されている。ゲート電極 18は、例えば、ポリシリコン 膜上に、タングステンシリサイド膜等の金属シリサイド膜が積層されたポリサイド構造 を有している。ゲート電極 18上には、シリコン酸化膜よりなる絶縁膜 19が形成されて いる。ゲート電極 18及び絶縁膜 19の側壁部分には、サイドウォール絶縁膜 20が形 成されている。

[0019] サイドウォール絶縁膜 20が形成されたゲート電極 18の両側には、ソース Zドレイン 拡散層 22が形成されている。こうして、ゲート電極 18とソース Zドレイン拡散層 22と を有するトランジスタ 24が構成されている。トランジスタ 24のゲート長は、例えば 0. 3 5 z m、或いは例えば 0. 11—0. 18 x mに設定されている。

[0020] トランジスタ 24が形成された半導体基板 10上には、例えば膜厚 200nmの SiON膜 25と、例えば膜厚 600nmのシリコン酸化膜 26とが順次積層されている。こうして、 Si ON膜 25とシリコン酸化膜 26とを順次積層してなる層間絶縁膜 27が形成されている 。層間絶縁膜 27の表面は平坦ィ匕されている。

[0021] 層間絶縁膜 27上には、例えば膜厚 lOOnmのシリコン酸化膜 34が形成されている 。平坦ィ匕された層間絶縁膜 27上にシリコン酸化膜 34が形成されているため、シリコン 酸化膜 34は平坦となっている。

[0022] シリコン酸化膜 34上には、強誘電体キャパシタ 42の下部電極 36が形成されている 。下部電極 36は、例えば、膜厚 20— 50nmの酸ィ匕アルミニウム膜 36aと膜厚 100— 200nmの Pt膜 36bとを順次積層してなる積層膜により構成されている。ここでは、 Pt 膜 36bの膜厚は、 165nmに設定されている。

[0023] 下部電極 36上には、強誘電体キャパシタ 42の強誘電体膜 38が形成されている。

強誘電体膜 38としては、例えば膜厚 100 250nmの PbZr Ti O膜（PZT膜）が

1-Χ X 3

用いられている。ここでは、強誘電体膜 38には、膜厚 150nmの ΡΖΤ膜が用いられて いる。

[0024] 強誘電体膜 38上には、強誘電体キャパシタ 42の上部電極 40が形成されている。

上部電極 40は、例えば膜厚 25 75nmの IrO膜 40aと、膜厚 150— 250nmの IrO 膜 40bとを順次積層してなる積層膜により構成されている。ここでは、 Ir〇膜 40aの

Y X

膜厚は 50nmに設定され、 IrO膜 40bの膜厚は 200nmに設定されている。なお、 Ir

Y

O膜 40bの酸素の組成比 Yは、 IrO膜 40aの酸素の組成比 Xより高く設定されてい

Y X

る。

[0025] こうして、下部電極 36と強誘電体膜 38と上部電極 40とからなる強誘電体キャパシタ 42が構成されている。

[0026] 強誘電体膜 38上及び上部電極 40上には、強誘電体膜 38及び上部電極 40の上 面及び側面を覆うようにバリア膜 44が形成されている。ノ リア膜 44としては、例えば 2 0— lOOnmの酸化アルミニウム（Al O )膜が用いられている。

2 3

[0027] バリア膜 44は、水素及び水分の拡散を防止する機能を有する膜である。強誘電体 キャパシタ 42の強誘電体膜 38に水素や水分が達すると、強誘電体膜 38を構成する 金属酸化物が水素や水分により還元されてしまレ、、強誘電体キャパシタ 42の電気特 性が劣化してしまう。強誘電体膜 38及び上部電極 40の上面及び側面を覆うようにバ リア膜 44を形成することにより、強誘電体膜 38に水素及び水分が達するのが抑制さ れるため、強誘電体キャパシタ 42の電気的特性の劣化を抑制することが可能となる。

[0028] バリア膜 44により覆われた強誘電体キャパシタ 42上及びシリコン酸化膜 34上には 、バリア膜 46が形成されている。バリア膜 46としては、例えば膜厚 20— lOOnmの酸 化アルミニウム膜が用レ、られてレ、る。

[0029] バリア膜 46は、バリア膜 44と同様に、水素及び水分の拡散を防止する機能を有す る膜である。

[0030] バリア膜 46上には、例えば膜厚 1500nmのシリコン酸化膜よりなる層間絶縁膜 48 が形成されている。層間絶縁膜 48の表面は、平坦化されている。

[0031] 層間絶縁膜 48、バリア膜 46、シリコン酸化膜 34、及び層間絶縁膜 27には、ソース /ドレイン拡散層 22に達するコンタクトホール 50a、 50bがそれぞれ形成されている。 また、層間絶縁膜 48、バリア膜 46、及びバリア膜 44には、上部電極 40に達するコン タクトホール 52aが形成されている。また、層間絶縁膜 48、バリア膜 46、及びバリア膜 44には、下部電極 36に達するコンタクトホール 52bが形成されている。

[0032] コンタクトホール 50a、 50b内には、例えば膜厚 20nmの Ti膜と、例えば膜厚 50nm の TiN膜とを順次積層してなるバリアメタル膜（図示せず）が形成されている。ノ リアメ タル膜のうち Ti膜はコンタクト抵抗を低減するために形成され、 TiN膜は導体プラグ 材料のタングステンの拡散を防止するために形成されている。後述するコンタクトホ ールのそれぞれに形成されるバリアメタル膜についても、同様の目的で形成されてい る。

[0033] バリアメタル膜が形成されたコンタクトホール 50a、 50b内には、タングステンよりなる 導体プラグ 54a、 54bがそれぞれ坦め込まれている。

[0034] 層間絶縁膜 48上及びコンタクトホール 52a内には、導体プラグ 54aと上部電極 40と に電気的に接続された配線 56aが形成されている。また、層間絶縁膜 48上及びコン タクトホール 52b内には、下部電極 36に電気的に接続された配線 56bが形成されて いる。また、層間絶縁膜 48上には、導体プラグ 54bに電気的に接続された配線 56c が形成されている。配線 56a、 56b, 56c (第 1金属配線層 56)は、例えば、膜厚 150 nmの TiN膜、膜厚 550nmの AlCu合金膜、膜厚 5nmの Ti膜、及び膜厚 150nmの TiN膜を順次積層してなる積層膜により構成されている。

[0035] こうして、トランジスタ 24のソース/ドレイン拡散層 22と強誘電体キャパシタ 42の上 部電極 40とが、導体プラグ 54a及び配線 56aを介して電気的に接続され、 1つのトラ ンジスタ 24及び 1つの強誘電体キャパシタ 42とを有する FeRAMの 1T1C型メモリセ ルが構成されている。実際には、複数のメモリセルが FeRAMチップのメモリセル領 域に配列されている。

[0036] 配線 56a、 56b、 56cが形成された層間絶縁膜 48上には、配線 56a、 56b、 56cの 上面及び側面を覆うように、バリア膜 58が形成されている。バリア膜 58としては、例え ば 20nmの酸化アルミニウム膜が用いられてレ、る。

[0037] バリア膜 58は、バリア膜 44、 46と同様に、水素及び水分の拡散を防止する機能を 有する膜である。また、バリア膜 58は、プラズマによるダメージを抑えるためにも用い られている。

[0038] バリア膜 58上には、例えば膜厚 2600nmのシリコン酸化膜 60が形成されてレ、る。

シリコン酸化膜 60の表面は、平坦化されている。平坦化されたシリコン酸化膜 60は、 酉己泉 56a、 56b, 56c上に、例えば lOOOnmの膜厚で残存してレヽる。 [0039] シリコン酸化膜 60上には、例えば膜厚 lOOnmのシリコン酸化膜 61が形成されてい る。平坦ィ匕されたシリコン酸化膜 60上にシリコン酸化膜 61が形成されているため、シ リコン酸化膜 61は平坦となっている。

[0040] シリコン酸化膜 61上には、ノ リア膜 62が形成されている。バリア膜 62としては、例 えば膜厚 20— 70nmの酸化アルミニウム膜が用いられている。ここでは、ノ リア膜 62 として、膜厚 50nmの酸化アルミニウム膜が用いられている。平坦なシリコン酸化膜 6 1上にノ リア膜 62が形成されているため、バリア膜 62は平坦となっている。

[0041] バリア膜 62は、バリア膜 44、 46、 58と同様に、水素及び水分の拡散を防止する機 能を有する膜である。さらに、バリア膜 62は、平坦なシリコン酸化膜 61上に形成され ているため平坦となっており、バリア膜 44、 46、 58と比較して、極めて良好な被覆性 で形成されている。したがって、このような平坦なバリア膜 62により、更に確実に水素 及び水分の拡散を防止することができる。なお、実際には、バリア膜 62は、強誘電体 キャパシタ 42を有する複数のメモリセルが配列された FeRAMチップのメモリセル領 域のみならず、周辺回路領域等を含む FeRAMチップの全面にわたって形成されて いる。

[0042] バリア膜 62上には、例えば膜厚 50— lOOnmのシリコン酸化膜 64が形成されてい る。ここでは、シリコン酸化膜 64の膜厚は、 lOOnmに設定されている。

[0043] こうして、バリア膜 58、シリコン酸化膜 60、シリコン酸化膜 61、バリア膜 62、及びシリ コン酸化膜 64により層間絶縁膜 66が構成されている。

[0044] 層間絶縁膜 66には、配線 56cに達するコンタクトホール 68が形成されている。

[0045] コンタクトホール 68内には、例えば膜厚 20nmの Ti膜と、例えば膜厚 50nmの TiN 膜とを順次積層してなるバリアメタル膜（図示せず）が形成されている。なお、 Ti膜を 形成せずに、 TiN膜よりなるバリアメタル膜を形成してもよい。

[0046] バリアメタル膜が形成されたコンタクトホール 68内には、タングステンよりなる導体プ ラグ 70が坦め込まれている。

[0047] 層間絶縁膜 66上には、配線 72aが形成されている。また、層間絶縁膜 66上には、 導体プラグ 70に電気的に接続された配線 72bが形成されている。配線 72a、 72b (第

2金属配線層 72)は、例えば、膜厚 50nmの TiN膜、膜厚 500nmの AlCu合金膜、 膜厚 5nmの Ti膜、及び膜厚 150nmの TiN膜を順次積層してなる積層膜により構成 されている。

[0048] 層間絶縁膜 66上及び配線 72a、 72b上には、例えば膜厚 2200nmのシリコン酸化 膜 74が形成されている。シリコン酸化膜 74の表面は、平坦化されている。

[0049] シリコン酸化膜 74上には、例えば膜厚 lOOnmのシリコン酸化膜 76が形成されてい る。平坦化されたシリコン酸化膜 74上にシリコン酸化膜 76が形成されているため、シ リコン酸化膜 76は平坦となっている。

[0050] シリコン酸化膜 76上には、ノ リア膜 78が形成されてレ、る。バリア膜 78としては、例 えば膜厚 20— lOOnmの酸化アルミニウム膜が用いられている。ここでは、バリア膜 7 8として、膜厚 50nmの酸化アルミニウム膜が用いられている。平坦なシリコン酸化膜 76上にノ リア膜 78が形成されているため、バリア膜 78は平坦となっている。

[0051] バリア膜 78は、バリア膜 44、 46、 58、 62と同様に、水素及び水分の拡散を防止す る機能を有する膜である。さらに、バリア膜 78は、平坦なシリコン酸化膜 61上に形成 されているため平坦となっており、バリア膜 62と同様に、バリア膜 44、 46、 58と比較し て、極めて良好な被覆性で形成されている。したがって、このような平坦なノ リア膜 6 2により、更に確実に水素及び水分の拡散を防止することができる。なお、実際には、 バリア膜 78は、バリア膜 62と同様に、強誘電体キャパシタ 42を有する複数のメモリセ ルが配列された FeRAMチップのメモリセル領域のみならず、周辺回路領域等を含 む FeRAMチップの全面にわたって形成されている。

[0052] バリア膜 78上には、例えば膜厚 lOOnmのシリコン酸化膜 80が形成されている。

[0053] こうして、シリコン酸化膜 74、シリコン酸化膜 76、バリア膜 78、及びシリコン酸化膜 8 0により層間絶縁膜 82が構成されている。

[0054] 層間絶縁膜 82には、配線 72a、 72bに達するコンタクトホール 84a、 84bがそれぞ れ形成されている。

[0055] コンタクトホール 84a、 84b内には、例えば膜厚 20nmの Ti膜と、例えば膜厚 50nm の TiN膜とを順次積層してなるバリアメタル膜（図示せず）が形成されている。なお、 T i膜を形成せずに、 TiN膜よりなるバリアメタル膜を形成してもよレ、。

[0056] バリアメタル膜が形成されたコンタクトホール 84a、 84b内には、タングステンよりなる 導体プラグ 86a、 86bがそれぞれ坦め込まれている。

[0057] 導体プラグ 86a、 86bが坦め込まれた層間絶縁膜 82上には、導体プラグ 86aに電 気的に接続された配線 88a、及び導体プラグ 86bに電気的に接続された配線 (ボン デイングパッド） 88bが形成されている。配線 88a、 88b (第 3金属配線層 88)は、例え ば、膜厚 50nmの TiN膜、膜厚 500nmの AlCu合金膜、及び膜厚 150nmの TiN膜 を順次積層してなる積層膜により構成されている。

[0058] 層間絶縁膜 82上及び配線 88a、 88b上には、例えば膜厚 100— 300nmのシリコ ン酸化膜 90が形成されている。ここでは、シリコン酸化膜 90の膜厚は、 lOOnmに設 定されている。

[0059] シリコン酸化膜 90上には、例えば膜厚 350nmのシリコン窒化膜 92が形成されてい る。

[0060] シリコン窒化膜 92上には、例えば膜厚 2 6 μ mのポリイミド樹脂膜 94が形成され ている。

[0061] ポリイミド樹脂膜 94、シリコン窒化膜 92、及びシリコン酸化膜 90には、配線 (ボンデ イングパッド） 88bに達する開口部 96が形成されている。すなわち、シリコン窒化膜 92 及びシリコン酸化膜 90には、配線 (ボンディングパッド） 88bに達する開口部 96aが形 成されている。ポリイミド樹脂膜 94には、シリコン窒化膜 92及びシリコン酸化膜 90に 形成された開口部 96aを含む領域に、開口部 96bが形成されている。

[0062] 配線 (ボンディングパッド） 88bには、開口部 96を介して、外部回路（図示せず）が 電気的に接続される。

[0063] こうして本実施形態による半導体装置が構成されてレ、る。

[0064] 本実施形態による半導体装置は、水素及び水分の拡散を防止するバリア膜として、 バリア膜 44、 46、 58に加えて、強誘電体キャパシタ 42の上方に形成された第 1金属 配線層 56 (配線 56a、 56b、 56c)と第 2金属配線層 72 (配線 72a、 72b)との間に形 成された平坦なバリア膜 62と、第 2金属配線層 72 (配線 72a、 72b)と第 3金属配線 層 88 (配線 88a、 88b)との間に形成された平坦なバリア膜 78とを有することに主たる 特徴がある。

[0065] 強誘電体キャパシタを有する半導体装置において、水素や水分による強誘電体キ ャパシタの電気的特性の劣化を防止する有効な手段として、強誘電体キャパシタの 上方に、水素や水分の拡散を防止する酸化アルミニウム等よりなるバリア膜を形成す ること力と考えられる。

[0066] ここで、表面に段差が生じている層間絶縁膜等の上にバリア膜を形成した場合には 、バリア膜の被覆性があまり良好ではないため、ノ リア膜において水素や水分の拡散 を十分に防止し得ない。水素や水分が強誘電体キャパシタの強誘電体膜に達すると 、水素や水分により強誘電体膜の強誘電性が低下或いは消失し、強誘電体キャパシ タの電気的特性が劣化してしまうこととなる。

[0067] これに対して、平坦化された絶縁膜上に形成された平坦なバリア膜は被覆性が極 めて良好であるため、このような平坦なバリア膜により水素及び水分を確実にバリアし 、水素及び水分が強誘電体キャパシタの強誘電体膜に達するのを防止することがで きる。

[0068] し力 ながら、強誘電体キャパシタの上方に、単に 1層の平坦なバリア膜を形成した 場合には、 PTHS試験において不良が発生する等、過酷な環境下において水素に 対する耐性や耐湿性を充分に確保することができないことがあった。これは、平坦な バリア膜の下地層となる層間絶縁膜を CMP法等により平坦ィヒする際に層間絶縁膜 の表面に生じたマイクロ 'スクラッチによる段差が影響していると考えられる。すなわち 、層間絶縁膜の表面に生じたマイクロ 'スクラッチによる段差のために平坦なバリア膜 においても被覆性があまり良好でない欠陥部分が生じており、このような欠陥部分が 、平坦なバリア膜によっても水素に対する耐性や耐湿性を充分に確保することができ ない場合がある原因の一つとなっていると考えられる。実際には、マイクロ 'スクラッチ による段差を考慮して、 CMP法等による下地層の平坦ィ匕後に、例えば膜厚 lOOnm のシリコン酸化膜を形成している力 このような手法を用いても、マイクロ 'スクラッチに よる影響を完全に回避することはできていなかった。

[0069] 図 2は、強誘電体キャパシタを有する半導体装置において形成された平坦なバリア 膜に生じる欠陥部分を示す断面図である。なお、図 2に示す半導体装置では、本実 施形態による半導体装置とは異なり、平坦なバリア膜として 1層のノ リア膜 78のみが 形成されており、バリア膜 62は形成されていない。 [0070] 図 2に示すように、平坦なノくリア膜 78においても、その下層の絶縁膜の表面に生じ ているマイクロ 'スクラッチによる段差等により、被覆性のあまり良好でない欠陥部分 1 10が生じてレ、ると考えられる。

[0071] したがって、半導体装置がおかれる環境下によつては、平坦なノ リア膜 78の欠陥 部分 110を介して半導体装置の内部に水素や水分が侵入してしまうと考えられる。

[0072] さらに、図 2に示す半導体装置のように、単に 1層の平坦なバリア膜が形成されてい るのみでは、欠陥部分 110を介して半導体装置の内部に侵入した水素や水分が強 誘電体キャパシタ 42に達するのを充分に防止することが困難となる。この結果、平坦 なバリア膜が強誘電体キャパシタの上方に形成されている場合であっても、単に 1層 の平坦なバリア膜が形成されてレ、るのみでは、強誘電体キャパシタの電気的特性が 劣化してしまうことがあると考えられる。

[0073] これに対し、本実施形態による半導体装置では、 2層の平坦なバリア膜、すなわち、 強誘電体キャパシタ 42の上方に形成された第 1金属配線層 56と第 2金属配線層 72 との間に形成された平坦なバリア膜 62と、第 2金属配線層 72と第 3金属配線層 88と の間に形成された平坦なバリア膜 78とが形成されている。

[0074] 本実施形態による半導体装置においても、図 3に示すように、 2層の平坦なバリア膜 62、 78に、被覆性があまり良好でない欠陥部分 110が生じている場合が想定される 。なお、図 3 (a)は本実施形態による半導体装置の構造を示す平面図であり、図 3 (b )は図3 ( に対応する本実施形態による半導体装置の断面図であり、両図において 、 2層の平坦なバリア膜 62、 78に生じている欠陥部分 110を概略的に示している。

[0075] し力し、図 3 (a)に示すように、平坦なバリア膜 62、 78において、互いにほぼ同じ平 面位置に欠陥部分 110が生じる確率は極めて小さいといえる。したがって、本実施形 態による半導体装置では、上層に位置する平坦なバリア膜 78に生じている欠陥部分 110を介して水素や水分が半導体装置の内部に侵入したとしても、下層に位置する 平坦なバリア膜 62により、侵入した水素や水分が強誘電体キャパシタ 42に達するの を確実に遮断することができる。

[0076] このように、本実施形態による半導体装置では、強誘電体キャパシタ 42の上方に形 成された第 1金属配線層 56と第 2金属配線層 72との間に形成された平坦なバリア膜 62と、第 2金属配線層 72と第 3金属配線層 88との間に形成された平坦なバリア膜 78 とが形成されているので、水素及び水分を確実にバリアし、水素及び水分が強誘電 体キャパシタ 42の強誘電体膜 38に達するのを確実に防止することができる。これに より、水素及び水分による強誘電体キャパシタ 42の電気的特性の劣化を確実に防止 することができ、強誘電体キャパシタを有する半導体装置の PTHS特性を大幅に向 上すること力 Sできる。

[0077] (半導体装置の製造方法）

次に、本実施形態による半導体装置の製造方法について図 4乃至図 17を用いて 説明する。

[0078] まず、例えばシリコンよりなる半導体基板 10に、例えば LOCOS (LOCal Oxidation of Silicon)法により、素子領域を画定する素子分離領域 12を形成する。

[0079] 次いで、イオン注入法により、ドーパント不純物を導入することにより、ゥヱノレ 14a、 1 4bを形成する。

[0080] 次いで、通常のトランジスタの形成方法を用いて、素子領域に、ゲート電極 (ゲート 配線） 18とソース/ドレイン拡散層 22とを有するトランジスタ 24を形成する（図 4 (a)を 参照）。

[0081] 次いで、全面に、例えばプラズマ CVD (Chemical Vapor Deposition)法により、例え ば膜厚 200nmの SiON膜 25を形成する。

[0082] 次いで、全面に、プラズマ TEOSCVD法により、例えば例えば膜厚 600nmのシリ コン酸化膜 26を形成する（図 4 (b)を参照）。

[0083] こうして、 SiON膜 25とシリコン酸化膜 26とにより層間絶縁膜 27が構成される。

[0084] 次いで、例えば CMP法により、層間絶縁膜 27の表面を平坦ィ匕する（図 4 (c)を参照

) o

[0085] 次いで、一酸化二窒素（N O)又は窒素（N )雰囲気にて、例えば 650°C、 30分間

2 2

の熱処理を行う。

[0086] 次いで、全面に、例えばプラズマ TEOSCVD法により、例えば膜厚 lOOnmのシリ コン酸化膜 34を形成する（図 5 (a)を参照）。

[0087] 次いで、 N Oガスを用いて発生させたプラズマ雰囲気にて、例えば 350°C、 2分間 の熱処理を行う。

[0088] 次いで、全面に、例えばスパッタ法又は CVD法により、例えば膜厚 20— 50nmの 酸化アルミニウム膜 36aを形成する。

[0089] 次いで、例えば RTA (Rapid Thermal Annealing)法により、酸素雰囲気中にて熱処 理を行う。熱処理温度は例えば 650°Cとし、熱処理時間は例えば 1一 2分とする。

[0090] 次いで、全面に、例えばスパッタ法により、例えば膜厚 100— 200nmの Pt膜 36bを 形成する。

[0091] こうして、酸化アルミニウム膜 36aと Pt膜 36bとからなる積層膜 36が形成される。積 層膜 36は、強誘電体キャパシタ 42の下部電極となるものである。

[0092] 次いで、全面に、例えばスパッタ法により、強誘電体膜 38を形成する。強誘電体膜

38としては、例えば膜厚 100 250nmの PZT膜を形成する。

[0093] なお、ここでは、強誘電体膜 38をスパッタ法により形成する場合を例に説明したが 、強誘電体膜の形成方法はスパッタ法に限定されるものではない。例えば、ゾル 'ゲ ル法、 MOD (Metal Organic Deposition)法、 MOCVD法等により強誘電体膜を形成 してもよい。

[0094] 次いで、例えば RTA法により、酸素雰囲気中にて熱処理を行う。熱処理温度は例 えば 550— 600°Cとし、熱処理時間は例えば 60— 120秒とする。

[0095] 次いで、例えばスパッタ法又は MOCVD法により、例えば膜厚 25— 75nmの IrO

X

膜 40aを形成する。

[0096] 次いで、アルゴン及び酸素雰囲気にて、例えば 600— 800°C、 10— 100秒間の熱 処理を行う。

[0097] 次いで、例えばスパッタ法又は MOCVD法により、例えば膜厚 150 250nmの Ir O膜 40bを形成する。この際、 Ir〇膜 40bの酸素の組成比 Y力 IrO膜 40aの酸素

Y Y X

の組成比 Xより高くなるように、 IrO膜 40bを形成する。

Y

[0098] こうして、 IrO膜 40aと Ir〇膜 40bとからなる積層膜 40が形成される（図 5 (b)を参

X Y

照）。積層膜 40は、強誘電体キャパシタ 42の上部電極となるものである。

[0099] 次いで、全面に、例えばスピンコート法により、フォトレジスト膜 98を形成する。

[0100] 次いで、フォトリソグラフィ一により、フォトレジスト膜 98を強誘電体キャパシタ 42の 上部電極 40の平面形状にパターユングする。

[0101] 次いで、フォトレジスト膜 98をマスクとして、積層膜 40をエッチングする。エッチング ガスとしては、例えば Arガスと C1ガスとを用いる。こうして、積層膜よりなる上部電極 4

2

0が形成される（図 5 (c)を参照）。この後、フォトレジスト膜 98を剥離する。

[0102] 次いで、例えば酸素雰囲気にて、例えば 400 700°C、 30— 120分間の熱処理を 行う。この熱処理は、上部電極 40の表面に異常が生ずるのを防止するためのもので ある。

[0103] 次いで、全面に、例えばスピンコート法により、フォトレジスト膜 100を形成する。

[0104] 次いで、フォトリソグラフィ一により、フォトレジスト膜 100を強誘電体キャパシタ 42の 強誘電体膜 38の平面形状にパターニングする。

[0105] 次いで、フォトレジスト膜 100をマスクとして、強誘電体膜 38をエッチングする（図 6 ( a)を参照）。この後、フォトレジスト膜 100を剥離する。

[0106] 次いで、酸素雰囲気にて、例えば 300— 400°C、 30— 120分間の熱処理を行う。

[0107] 次いで、例えばスパッタ法又は CVD法により、バリア膜 44を形成する（図 6 (b)を参 照）。バリア膜 44としては、例えば膜厚 20— 50nmの酸化アルミニウム膜を形成する

[0108] 次いで、酸素雰囲気にて、例えば 400— 600°C、 30— 120分間の熱処理を行う。

[0109] 次いで、全面に、例えばスピンコート法により、フォトレジスト膜 102を形成する。

[0110] 次いで、フォトリソグラフィ一により、フォトレジスト膜 102を強誘電体キャパシタ 42の 下部電極 36の平面形状にパターユングする。

[0111] 次いで、フォトレジスト膜 102をマスクとして、バリア膜 44及び積層膜 36をエツチン グする（図 6 (c)を参照）。こうして、積層膜よりなる下部電極 36が形成される。また、バ リア膜 44が、上部電極 40及び強誘電体膜 38を覆うように残存する。この後、フオトレ ジスト膜 102を剥離する。

[0112] 次いで、酸素雰囲気にて、例えば 400 600°C、 30— 120分間の熱処理を行う。

[0113] 次いで、全面に、例えばスパッタ法又は CVD法により、ノ リア膜 46を形成する。バ リア膜 46としては、例えば膜厚 20 lOOnmの酸化アルミニウム膜を形成する（図 7 ( a)を参照）。こうして、バリア膜 44により覆われた強誘電体キャパシタ 42を更に覆うよ うにバリア膜 46が形成される。

[0114] 次いで、酸素雰囲気にて、例えば 500— 700°C、 30— 120分間の熱処理を行う。

[0115] 次いで、全面に、例えばプラズマ TEOSCVD法により、例えば膜厚 1500nmのシリ コン酸化膜よりなる層間絶縁膜 48を形成する（図 7 (b)を参照）。

[0116] 次いで、例えば CMP法により、層間絶縁膜 48の表面を平坦ィ匕する（図 7 (c)を参照

) o

[0117] 次いで、 N Oガス又は Nガスを用いて発生させたプラズマ雰囲気にて、例えば 35

2 2

0°C、 2分間の熱処理を行う。この熱処理は、層間絶縁膜 48中の水分を除去するとと もに、層間絶縁膜 48の膜質を変化させ、層間絶縁膜 48中に水分が入りに《するた めのものである。この熱処理により、層間絶縁膜 48の表面は窒化され、層間絶縁膜 4 8の表面には SiON膜（図示せず）が形成される。

[0118] 次いで、フォトリソグラフィー及びエッチングにより、層間絶縁膜 48、ノ リア膜 46、シ リコン酸化膜 34、及び層間絶縁膜 27に、ソース/ドレイン拡散層 22に達するコンタク トホール 50a、 50bを形成する（図 8 (a)を参照）。

[0119] 次いで、全面に、例えばスパッタ法により、例えば膜厚 20nmの Ti膜を形成する。

続いて、全面に、例えばスパッタ法により、例えば膜厚 50nmの TiN膜を形成する。こ うして、 Ti膜と TiN膜とによりバリアメタル膜（図示せず）が構成される。

[0120] 次いで、全面に、例えば CVD法により、例えば膜厚 500nmのタングステン膜を形 成する。

[0121] 次いで、例えば CMP法により、層間絶縁膜 48の表面が露出するまで、タンダステ ン膜及びバリアメタル膜を研磨する。こうして、コンタクトホール 50a、 50b内に、タンダ ステンよりなる導体プラグ 54a、 54bがそれぞれ坦め込まれる（図 8 (b)を参照）。

[0122] 次いで、例えばアルゴンガスを用いたプラズマ洗浄を行う。これにより、導体プラグ 5 4a、 54b表面に存在する自然酸化膜等が除去される。

[0123] 次いで、全面に、例えば CVD法により、例えば膜厚 lOOnmの Si〇N膜 104を形成 する。

[0124] 次いで、フォトリソグラフィー及びドライエッチングにより、 Si〇N膜 104、層間絶縁膜 48、バリア膜 46、及びバリア膜 44に、強誘電体キャパシタ 42の上部電極 40に達す るコンタクトホール 52aと、強誘電体キャパシタ 42の下部電極 36に達するコンタクトホ ール 52aとを形成する（図 8 (c)を参照）。

[0125] 次いで、酸素雰囲気にて、例えば 400— 600°C、 30— 120分間の熱処理を行う。

この熱処理は、強誘電体キャパシタ 42の強誘電体膜 38に酸素を供給し、強誘電体 キャパシタ 42の電気的特性を回復するためのものである。なお、ここでは酸素雰囲気 中にて熱処理を行う場合を例に説明したが、オゾン雰囲気中にて熱処理を行っても よい。オゾン雰囲気中にて熱処理を行った場合にも、キャパシタの強誘電体膜 38に 酸素を供給することができ、強誘電体キャパシタ 42の電気的特性を回復することが 可能である。

[0126] 次いで、エッチングにより SiON膜 104を除去する。

[0127] 次いで、全面に、例えば膜厚 150nmの TiN膜と、例えば膜厚 550nmの AlCu合金 膜と、例えば膜厚 5nmの Ti膜と、膜厚 150nmの TiN膜とを順次積層する。こうして、 TiN膜と AlCu合金膜と Ti膜と TiN膜とを順次積層してなる導体膜が形成される。

[0128] 次いで、フォトリソグラフィー及びドライエッチングにより、導体膜をパターニングする 。これにより、第 1金属配線層 56、すなわち強誘電体キャパシタ 42の上部電極 40と 導体プラグ 54aとに電気的に接続された配線 56a、強誘電体キャパシタ 42の下部電 極 36に電気的に接続された配線 56b、及び導体プラグ 54bに電気的に接続された 配線 56cが形成される（図 9 (a)を参照）。

[0129] 次いで、酸素雰囲気にて、例えば 350°C、 30分間の熱処理を行う。

[0130] 次いで、全面に、例えばスパッタ法又は CVD法により、ノくリア膜 58を形成する。バ リア膜 58としては、例えば膜厚 20— 70nmの酸化アルミニウム膜を形成する（図 9 (b )を参照）。ここでは、バリア膜 58として、膜厚 20nmの酸化アルミニウム膜を形成する 。こうして、配線 56a、 56b, 56cの上面及び側面を覆うようにバリア膜 58が形成され る。

[0131] 次いで、全面に、例えばプラズマ TEOSCVD法により、例えば膜厚 2600nmのシリ コン酸化膜 60を形成する（図 10 (a)を参照）。

[0132] 次いで、例えば CMP法により、シリコン酸化膜 60の表面を平坦化する（図 10 (b)を 参照）。 [0133] 次いで、 N Oガス又は Nガスを用いて発生させたプラズマ雰囲気にて、例えば 35

2 2

0°C、 4分間の熱処理を行う。この熱処理は、シリコン酸化膜 60中の水分を除去する とともに、シリコン酸化膜 60の膜質を変化させ、シリコン酸化膜 60中に水分が入りにく くするためのものである。この熱処理により、シリコン酸化膜 60の表面は窒化され、シ リコン酸化膜 60の表面には Si〇N膜（図示せず）が形成される。

[0134] 次いで、平坦化されたシリコン酸化膜 60上に、例えばプラズマ TEOSCVD法によ り、例えば膜厚 lOOnmのシリコン酸化膜 61を形成する。平坦化されたシリコン酸化 膜 60上にシリコン酸化膜 61を形成するため、シリコン酸化膜 61は平坦となる。

[0135] 次いで、 N Oガス又は Nガスを用いて発生させたプラズマ雰囲気にて、例えば 35

2 2

0°C、 2分間の熱処理を行う。この熱処理は、シリコン酸化膜 61中の水分を除去する とともに、シリコン酸化膜 61の膜質を変化させ、シリコン酸化膜 61中に水分が入りにく くするためのものである。この熱処理により、シリコン酸化膜 61の表面は窒化され、シ リコン酸化膜 61の表面には SiON膜（図示せず）が形成される。

[0136] 次いで、平坦なシリコン酸化膜 61上に、例えばスパッタ法又は CVD法により、バリ ァ膜 62を形成する。バリア膜 62としては、例えば膜厚 20— 70nmの酸化アルミニゥ ム膜を形成する。ここでは、ノくリア膜 62として、膜厚 50nmの酸化アルミニウム膜を形 成する。平坦なシリコン酸化膜 61上にバリア膜 62を形成するため、バリア膜 62は平 坦となる。

[0137] 次いで、全面に、例えばプラズマ TEOSCVD法により、例えば膜厚 lOOnmのシリ コン酸化膜 64を形成する（図 11 (a)を参照）。

[0138] こうして、バリア膜 58、シリコン酸化膜 60、シリコン酸化膜 61、バリア膜 62、及びシリ コン酸化膜 64により層間絶縁膜 66が構成される。

[0139] 次いで、 N Oガス又は Nガスを用いて発生させたプラズマ雰囲気にて、例えば 35

2 2

0°C、 4分間の熱処理を行う。この熱処理は、シリコン酸化膜 64中の水分を除去する とともに、シリコン酸化膜 64の膜質を変化させ、シリコン酸化膜 64中に水分が入りにく くするためのものである。この熱処理により、シリコン酸化膜 64の表面は窒化され、シ リコン酸化膜 64の表面には Si〇N膜（図示せず）が形成される。

[0140] 次いで、フォトリソグラフィー及びドライエッチングにより、シリコン酸化膜 64、バリア 膜 62、シリコン酸化膜 61、シリコン酸化膜 60、及びノくリア膜 58に、配線 56cに達する コンタクトホール 68を形成する（図 11 (b)を参照）。

[0141] 次いで、 N雰囲気にて、例えば 350°C、 120分間の熱処理を行う。

2

[0142] 次いで、全面に、例えばスパッタ法により、例えば膜厚 50nmの TiN膜を形成する。

こうして、 TiN膜によりバリアメタル膜（図示せず）が構成される。

[0143] 次いで、全面に、例えば CVD法により、例えば膜厚 500nmのタングステン膜を形 成する。

[0144] 次いで、例えば EB (エッチバック）法により、 TiN膜の表面が露出するまで、タンダ ステン膜をエッチバックする。こうして、コンタクトホール 68内に、タングステンよりなる 導体プラグ 70が坦め込まれる（図 12 (a)を参照）。

[0145] 次いで、全面に、例えば膜厚 500nmの AlCu合金膜と、例えば膜厚 5nmの Ti膜と

、例えば膜厚 150nmの TiN膜とを順次積層する。こうして、 TiN膜と AlCu合金膜と T i膜と TiN膜とを順次積層してなる導体膜が形成される。

[0146] 次いで、フォトリソグラフィー及びドライエッチングにより、導体膜をパターニングする

。これにより、第 2金属配線層 72、すなわち配線 72a、及び導体プラグ 70に電気的に 接続された配線 72bが形成される（図 12 (b)を参照）。

[0147] 次いで、全面に、例えばプラズマ TEOSCVD法により、例えば膜厚 2200nmのシリ コン酸化膜 74を形成する（図 13 (a)を参照）。

[0148] 次いで、例えば CMP法により、シリコン酸化膜 74の表面を平坦ィ匕する（図 13 (b)を 参照）。

[0149] 次いで、 N Oガス又は Nガスを用いて発生させたプラズマ雰囲気にて、例えば 35

2 2

0°C、 4分間の熱処理を行う。この熱処理は、シリコン酸化膜 74中の水分を除去する とともに、シリコン酸化膜 74の膜質を変化させ、シリコン酸化膜 74中に水分が入りにく くするためのものである。この熱処理により、シリコン酸化膜 74の表面は窒化され、シ リコン酸化膜 74の表面には Si〇N膜（図示せず）が形成される。

[0150] 次いで、全面に、例えばプラズマ TEOSCVD法により、例えば膜厚 lOOnmのシリ コン酸化膜 76を形成する。平坦化されたシリコン酸化膜 74上にシリコン酸化膜 76を 形成するため、シリコン酸化膜 76は平坦となる。 [0151] 次いで、 N Oガス又は Nガスを用いて発生させたプラズマ雰囲気にて、例えば 35

2 2

0°C、 2分間の熱処理を行う。この熱処理は、シリコン酸化膜 76中の水分を除去する とともに、シリコン酸化膜 76の膜質を変化させ、シリコン酸化膜 76中に水分が入りにく くするためのものである。この熱処理により、シリコン酸化膜 76の表面は窒化され、シ リコン酸化膜 76の表面には Si〇N膜（図示せず）が形成される。

[0152] 次いで、平坦なシリコン酸化膜 76上に、例えばスパッタ法又は CVD法により、バリ ァ膜 78を形成する。バリア膜 78としては、例えば膜厚 20 70nmの酸化アルミユウ ム膜を形成する。ここでは、ノ リア膜 78として、膜厚 50nmの酸化アルミニウム膜を形 成する。平坦なシリコン酸化膜 76上にバリア膜 78を形成するため、バリア膜 78は平 坦となる。

[0153] 次いで、全面に、例えばプラズマ TEOSCVD法により、例えば膜厚 lOOnmのシリ コン酸化膜 80を形成する（図 14 (a)を参照）。

[0154] こうして、シリコン酸化膜 74、シリコン酸化膜 76、バリア膜 78、及びシリコン酸化膜 8

0により層間絶縁膜 82が構成される。

[0155] 次いで、 N Oガス又は Nガスを用いて発生させたプラズマ雰囲気にて、例えば 35

2 2

0°C、 2分間の熱処理を行う。この熱処理は、シリコン酸化膜 80中の水分を除去する とともに、シリコン酸化膜 76の膜質を変化させ、シリコン酸化膜 80中に水分が入りにく くするためのものである。この熱処理により、シリコン酸化膜 80の表面は窒化され、シ リコン酸化膜 80の表面には SiON膜（図示せず）が形成される。

[0156] 次いで、フォトリソグラフィー及びドライエッチングにより、シリコン酸化膜 80、バリア 膜 78、シリコン酸化膜 76、及びシリコン酸化膜 74に、配線 72a、 72bに達するコンタ タトホーノレ 84a、 84bを形成する（図 14 (b)を参照）。

[0157] 次いで、 N雰囲気にて、例えば 350°C、 120分間の熱処理を行う。

2

[0158] 次いで、全面に、例えばスパッタ法により、例えば膜厚 50nmの TiN膜を形成する。

こうして、 TiN膜によりバリアメタル膜（図示せず）が構成される。

[0159] 次いで、全面に、例えば CVD法により、例えば膜厚 500nmのタングステン膜を形 成する。

[0160] 次いで、例えば EB法により、 TiN膜の表面が露出するまで、タングステン膜をエツ チバックする。こうして、コンタクトホーノレ 84a、 84b内に、タングステンよりなる導体プ ラグ 86a、 86bがそれぞれ坦め込まれる（図 15 (a)を参照）。

[0161] 次いで、全面に、例えば膜厚 500nmの AlCu合金膜と、例えば膜厚 150nmの TiN 膜とを順次積層する。こうして、 TiN膜と AlCu合金膜と TiN膜とを順次積層してなる 導体膜が形成される。

[0162] 次いで、フォトリソグラフィー及びドライエッチングにより、導体膜をパターユングする 。これにより、第 3金属配線層 88、すなわち導体プラグ 86aに電気的に接続された配 線 88a、及び導体プラグ 88bに電気的に接続された配線 88bが形成される（図 15 (b )を参照）。

[0163] 次いで、全面に、例えばプラズマ TEOSCVD法により、例えば膜厚 lOOnmのシリ コン酸化膜 90を形成する。

[0164] 次いで、 N Oガス又は Nガスを用いて発生させたプラズマ雰囲気にて、例えば 35

2 2

0°C、 2分間の熱処理を行う。この熱処理は、シリコン酸化膜 90中の水分を除去する とともに、シリコン酸化膜 90の膜質を変化させ、シリコン酸化膜 90中に水分が入りにく くするためのものである。この熱処理により、シリコン酸化膜 90の表面は窒化され、シ リコン酸化膜 90の表面には SiON膜（図示せず）が形成される。

[0165] 次いで、例えば CVD法により、例えば膜厚 350nmのシリコン窒化膜 92を形成する

(図 16 (a)を参照）。シリコン窒化膜 92は、水分を遮断し、水分により金属配線層 88、 72、 56等が腐食するのを防止するためのものである。

[0166] 次いで、全面に、例えばスピンコート法により、フォトレジスト膜 106を形成する。

[0167] 次いで、フォトリソグラフィ一により、フォトレジスト膜 106に、配線（ボンディングパッ ド） 88bに達する開口部をシリコン窒化膜 92及びシリコン酸化膜 90に形成する領域 を露出する開口部 108を形成する。

[0168] 次いで、フォトレジスト膜 106をマスクとして、シリコン窒化膜 92及びシリコン酸化膜

90をエッチングする。こうして、シリコン窒化膜 92及びシリコン酸化膜 90に、配線 (ボ ンデイングパッド） 88bに達する開口部 96aが形成される（図 16 (b)を参照）。この後、 フォトレジスト膜 106を剥離する。

[0169] 次いで、例えばスピンコート法により、例えば膜厚 2— 6 μ mのポリイミド樹脂膜 94を 形成する（図 17 (a)を参照)。

[0170] 次いで、フォトリソグラフィ一により、ポリイミド榭脂膜 94に、配線 (ボンディングパッド ) 88bに達する開口部 96bを形成する（図 17 (b)を参照）。

[0171] こうして、本実施形態による半導体装置が製造される。

[0172] (評価結果）

本実施形態による半導体装置について PTHS試験を行レ、、本実施形態による半導 体装置の PTHS特性を評価した結果について説明する。

[0173] PTHS試験では、 2気圧、温度 121°C、湿度 100%の条件下で、本実施形態による 半導体装置の FeRAMチップを保管し、 168時間、 336時間、 504時間、 504時間、 及び 672時間経過した時点のそれぞれにおいて、同一ゥヱーハを用いて形成された 5つのチップ試料毎に不良セルの発生の有無を確認した。 PTHS試験を行った本実 施形態による半導体装置では、バリア膜 58の膜厚を 20nm、平坦なバリア膜 62の膜 厚を 50nm、平坦なノくリア膜 78の月莫厚を 70nmとした。

[0174] なお、比較例として、平坦なバリア膜 58が形成されていない場合、すなわち平坦な バリア膜が 1層のみ形成されている場合についても上記と同様の PTHS試験を行つ た。比較例 1による半導体装置では、バリア膜 58の膜厚を 70nm、平坦なバリア膜 78 の膜厚を 70nmとした。また、比較例 2による半導体装置では、バリア膜 58の膜厚を 2 Onm、平坦なバリア膜 78の膜厚を 50nmとした。なお、比較例 1、 2による半導体装 置の構造は、平坦なバリア膜 58が形成されていない点を除いては、本実施形態によ る半導体装置と同様にした。

[0175] PTHS試験の結果は以下の通りとなった。

[0176] まず、本実施形態の場合、 5つのチップ試料のすべてについて、 168時間、 336時 間、 504時間、 504時間、及び 672時間経過した時点のいずれにおいても、不良セ ルが発生することはなかった。

[0177] 一方、比較例 1の場合、 5つのチップ試料のうち、あるチップ試料では、 168時間経 過した時点で 1個の不良セルが発生し、 336時間経過した時点で不良セルは 3個と なり、 504時間経過した時点で不良セルは 10個となり、 672時間経過した時点で不 良セルは 18個となった。また、他のチップ試料では、 168時間及び 336時間経過し た時点までは不良セルは発生しなかったが、 504時間経過した時点で 1個の不良セ ルが発生し、 672時間経過した時点で不良セルは 26個となった。更に他のチップ試 料では、 168時間及び 336時間経過した時点までは不良セルは発生しな力 たが、 504時間経過した時点で 22個の不良セルが発生し、 672時間経過した時点で不良 セノレは 62個となった。 5つのチップ試料のうち、 168日寺間、 3363寺間、 504日寺間、 504 時間、及び 672時間経過した時点のいずれにおいても不良セルが発生しなかったの は、 2つのチップ試料のみであった。

[0178] また、比較例 2の場合、 5つのチップ試料のうち、あるチップ試料では、 168時間経 過した時点で 19個の不良セルが発生し、 336時間経過した時点で不良セルは 34個 となり、 504時間経過した時点で不良セルは 51個となり、 672時間経過した時点で不 良セルは 72個となった。また、他のチップ試料では、 168時間経過した時点では不 良セルは発生しなかったが、 336時間経過した時点で 3個の不良セルが発生し、 50 4時間経過した時点で不良セルは 5個となり、 672時間経過した時点で不良セルは 7 個となった。更に他のチップ試料では、 168時間経過した時点では不良セルは発生 しな力 た力 336時間経過した時点で 3個の不良セルが発生し、 504時間経過した 時点で不良セルは 113個となり、 672時間経過した時点で不良セルは 811個となつ た。更に他のチップ試料では、 168時間経過した時点で 106個の不良セルが発生し 、 336時間経過した時点で不良セルは 1690個となり、 504時間経過した時点で不良 セルは 3253個となり、 672時間経過した時点で不良セルは 5184個となった。 5つの チップ試料のうち、 168時間、 336時間、 504時間、 504時間、及び 672時間経過し た時点のいずれにおいても不良セルが発生しなかったのは、 1つのチップ試料のみ であった。

[0179] 上記 PTHS試験の結果から、本実施形態によれば、強誘電体キャパシタを有する 半導体装置の PTHS特性を大幅に向上することができ、 FeRAMに関して PTHS試 験の量産認定レベルを充分に上回ることができることが確認された。

[0180] また、単に平坦なノ リア膜を 1層形成しただけでは、充分な耐湿性を確保することが できず、強誘電体キャパシタを有する半導体装置の PTHS特性の向上を実現するこ とが困難であることが確認された。 [0181] このように、本実施形態によれば、水素及び水分の拡散を防止するバリア膜として、 バリア膜 44、 46、 58に加えて、強誘電体キャパシタ 42の上方に形成された第 1金属 配線層 56と第 2金属配線層 72との間に形成された平坦なバリア膜 62と、第 2金属配 線層 72と第 3金属配線層 88との間に形成された平坦なバリア膜 78とを有するので、 水素及び水分を確実にバリアし、水素及び水分が強誘電体キャパシタ 42の強誘電 体膜 38に達するのを確実に防止することができる。これにより、水素及び水分による 強誘電体キャパシタ 42の電気的特性の劣化を確実に防止することができ、強誘電体 キャパシタを有する半導体装置の PTHS特性を大幅に向上することができる。

[0182] [第 2実施形態]

本発明の第 2実施形態による半導体装置及びその製造方法について図 18乃至図 21を用いて説明する。図 18は本実施形態による半導体装置の構造を示す断面図、 図 19乃至図 21は本実施形態による半導体装置の製造方法を示す工程断面図であ る。なお、第 1実施形態による半導体装置及びその製造方法と同様の構成要素には 、同一の符号を付し説明を省略或いは簡略にする。

[0183] (半導体装置）

本実施形態による半導体装置の基本的構成は、第 1実施形態による半導体装置と ほぼ同様である。本実施形態による半導体装置は、第 3金属配線層 88 (配線 88a、 8 8b)の上方に形成されたノ リア膜 114を更に有する点で、第 1実施形態による半導体 装置と異なっている。

[0184] すなわち、図 18に示すように、層間絶縁膜 82上及び配線 88a、 88b上には、例え ば膜厚 1500nmのシリコン酸化膜 112が形成されている。シリコン酸化膜 112の表面 は、その形成後に例えば CMP法により平坦ィ匕されており、配線 88b上のシリコン酸 化膜 112は例えば 350nmの膜厚で残存してレ、る。

[0185] 平坦ィ匕されたシリコン酸化膜 112上には、ノ^ァ膜 114が形成されている。バリア膜 114としては、例えば膜厚 20 70nmの酸化アルミニウム膜が用いられている。平坦 化されたシリコン酸化膜 112上にバリア膜 114が形成されてレ、るため、バリア膜 114 は平坦となっている。

[0186] バリア膜 114は、バリア膜 44、 46、 58、 62、 78と同様に、水素及び水分の拡散を 防止する機能を有する膜である。さらに、バリア膜 114は、平坦化されたシリコン酸化 膜 112上に形成されているため平坦となっており、バリア膜 62、 78と同様に、バリア 膜 44、 46、 58と比較して、極めて良好な被覆性で形成されている。したがって、この ような平坦なバリア膜 114により、更に確実に水素及び水分の拡散を防止することが できる。なお、実際には、バリア膜 114は、バリア膜 62、 78と同様に、強誘電体キャパ シタ 42を有する複数のメモリセルが配列された FeRAMチップのメモリセル領域のみ ならず、周辺回路領域等を含む FeRAMチップの全面にわたって形成されている。

[0187] バリア膜 114上には、例えば膜厚 50— 150nmのシリコン酸化膜 90が形成されて いる。

[0188] シリコン酸化膜 90上には、例えば膜厚 350nmのシリコン窒化膜 92が形成されてい る。

[0189] シリコン窒化膜 92上には、例えば膜厚 3 6 μ mのポリイミド樹脂膜 94が形成され ている。

[0190] ポリイミド榭脂膜 94、シリコン窒化膜 92、シリコン酸化膜 90、バリア膜 114、及びシリ コン酸化膜 112には、配線 (ボンディングパッド） 88bに達する開口部 96が形成され ている。すなわち、シリコン窒化膜 92、シリコン酸化膜 90、バリア膜 114、及びシリコ ン酸化膜 112には、配線 (ボンディングパッド） 88bに達する開口部 96aが形成されて いる。ポリイミド樹脂膜 94には、シリコン窒化膜 92、シリコン酸化膜 90、バリア膜 114 、及びシリコン酸化膜 112に形成された開口部 96aを含む領域に、開口部 96bが形 成されている。

[0191] このように、本実施形態による半導体装置は、水素及び水分の拡散を防止するバリ ァ膜として、バリア膜 44、 46、 58に加えて、強誘電体キャパシタ 42の上方に形成さ れた第 1金属配線層 56 (配線 56a、 56b, 56c)と第 2金属配線層 72 (配線 72a、 72b )との間に形成された平坦なバリア膜 62と、第 2金属配線層 72 (配線 72a、 72b)と第 3金属配線層 88 (配線 88a、 88b)との間に形成された平坦なバリア膜 78と、第 3金 属配線層 88 (配線 88a、 88b)の上方に形成された平坦なバリア膜 114とを有するこ とに主たる特徴がある。

[0192] 本実施形態による半導体装置では、第 1実施形態による半導体装置における平坦 なバリア膜 62、 78に加えて、第 3金属配線層 88の上方に平坦なバリア膜 114が形成 されているので、水素及び水分を更に確実にバリアし、水素及び水分が強誘電体キ ャパシタ 42の強誘電体膜 38に達するのを更に確実に防止することができる。これに より、水素及び水分による強誘電体キャパシタ 42の電気的特性の劣化を更に確実に 防止することができ、強誘電体キャパシタを有する半導体装置の PTHS特性を更に 大幅に向上することができる。

[0193] (半導体装置の製造方法）

次に、本実施形態による半導体装置の製造方法について図 19乃至図 21を用いて 説明する。

[0194] まず、図 4乃至図 15に示す第 1実施形態による半導体装置の製造方法と同様にし て、第 3金属配線層（配線 88a、配線 88b)までを形成する。

[0195] 次いで、全面に、例えばプラズマ TEOSCVD法により、例えば膜厚 1500nmのシリ コン酸化膜 112を形成する（図 19 (a)を参照）。

[0196] 次いで、例えば CMP法により、シリコン酸化膜 112の表面を平坦ィ匕する（図 19 (b) を参照）。

[0197] 次いで、 N Oガス又は Nガスを用いて発生させたプラズマ雰囲気にて、例えば 35

2 2

0°C、 4分間の熱処理を行う。この熱処理は、シリコン酸化膜 112中の水分を除去する とともに、シリコン酸化膜 112の膜質を変化させ、シリコン酸化膜 112中に水分が入り にくくするためのものである。この熱処理により、シリコン酸化膜 112の表面は窒化さ れ、シリコン酸化膜 112の表面には、 SiON膜（図示せず）が形成される。

[0198] 次いで、平坦ィ匕されたシリコン酸化膜 112上に、例えばスパッタ法又は CVD法によ り、 バリア膜 114を形成する。ノ リア膜 114としては、例えば膜厚 20— 70nmの酸化 アルミニウム膜を形成する。平坦化されたシリコン酸化膜 112上にバリア膜 114を形 成するため、ノ リア膜 114は平坦となる。

[0199] 次いで、全面に、例えばプラズマ TEOSCVD法により、例えば膜厚 lOOnmのシリ コン酸化膜 90を形成する。

[0200] 次いで、 N Oガス又は Nガスを用いて発生させたプラズマ雰囲気にて、例えば 35

2 2

0°C、 2分間の熱処理を行う。この熱処理は、シリコン酸化膜 90中の水分を除去する とともに、シリコン酸化膜 90の膜質を変化させ、シリコン酸化膜 90中に水分が入りにく くするためのものである。この熱処理により、シリコン酸化膜 90の表面は窒化され、シ リコン酸化膜 90の表面には SiON膜（図示せず）が形成される。

[0201] 次いで、例えば CVD法により、例えば膜厚 350nmのシリコン窒化膜 92を形成する

(図 20 (a)を参照）。シリコン窒化膜 92は、水分を遮断し、水分により金属配線層 88、 72、 56等が腐食するのを防止するためのものである。

[0202] 次いで、全面に、例えばスピンコート法により、フォトレジスト膜 106を形成する。

[0203] 次いで、フォトリソグラフィ一により、フォトレジスト膜 106に、配線（ボンディングパッ ド） 88bに達する開口部をシリコン窒化膜 92、シリコン酸化膜 90、バリア膜 114、及び シリコン酸化膜 112に形成する領域を露出する開口部 108を形成する。

[0204] 次いで、フォトレジスト膜 106をマスクとして、シリコン窒化膜 92、シリコン酸化膜 90 、バリア膜 114、及びシリコン酸化膜 112をエッチングする。こうして、シリコン窒化膜 9 2、シリコン酸化膜 90、バリア膜 114、及びシリコン酸化膜 112に、配線（ボンディング パッド） 88bに達する開口部 96aが形成される（図 20 (b)を参照）。この後、フォトレジ スト膜 106を剥離する。

[0205] 次いで、例えばスピンコート法により、例えば膜厚 3— 6 μ mのポリイミド樹脂膜 94を 形成する（図 21 (a)を参照)。

[0206] 次いで、フォトリソグラフィ一により、ポリイミド榭脂膜 94に、開口部 96aを介して配線

(ボンディングパッド） 88bに達する開口部 96bを形成する（図 21 (b)を参照）。

[0207] こうして、本実施形態による半導体装置が製造される。

[0208] このように、本実施形態によれば、水素及び水分の拡散を防止するバリア膜として、 バリア膜 44、 46、 58に加えて、強誘電体キャパシタ 42の上方に形成された第 1金属 配線層 56と第 2金属配線層 72との間に形成された平坦なバリア膜 62と、第 2金属配 線層 72と第 3金属配線層 88との間に形成された平坦なバリア膜 78と、第 3金属配線 層 88の上方に形成された平坦なバリア膜 114とを有するので、水素及び水分を更に 確実にバリアし、水素及び水分が強誘電体キャパシタ 42の強誘電体膜 38に達する のを更に確実に防止することができる。これにより、水素及び水分による強誘電体キ ャパシタ 42の電気的特性の劣化を更に確実に防止することができ、強誘電体キャパ シタを有する半導体装置の PTHS特性を更に大幅に向上することができる。

[0209] [第 3実施形態]

本発明の第 3実施形態による半導体装置及びその製造方法について図 22乃至図 24を用いて説明する。図 22は本実施形態による半導体装置の構造を示す断面図、 図 23及び図 24は本実施形態による半導体装置の製造方法を示す工程断面図であ る。なお、第 1実施形態による半導体装置及びその製造方法と同様の構成要素につ いては同一の符号を付し説明を省略し或いは簡略にする。

[0210] (半導体装置）

本実施形態による半導体装置の基本的構成は、第 1実施形態による半導体装置と ほぼ同様である。本実施形態による半導体装置は、強誘電体キャパシタ 42と、第 1金 属配線層 56 (配線 56a、 56b、 56c)との間に、平坦なバリア膜 116を更に有する点 で、第 1実施形態による半導体装置と異なっている。

[0211] すなわち、図 22に示すように、導体プラグ 50a、 50bが坦め込まれた層間絶縁膜 4 8上に、ノくリア膜 116が形成されている。バリア膜 116としては、例えば膜厚 20— 70η mの酸化アルミニウム膜が用いられている。ここで、層間絶縁膜 48は平坦化されてお り、平坦ィ匕された層間絶縁膜 48上にバリア膜 116が形成されているため、バリア膜 1 16は平坦となっている。

[0212] バリア膜 116は、バリア膜 44、 46、 58、 62、 78と同様に、水素及び水分の拡散を 防止する機能を有する膜である。さらに、バリア膜 116は、平坦化されたシリコン酸化 膜 48上に形成されているため平坦となっており、バリア膜 62、 78と同様に、バリア膜 44、 46、 58と比較して、極めて良好な被覆性で形成されている。したがって、このよ うな平坦なバリア膜 116により、更に確実に水素及び水分の拡散を防止することがで きる。なお、実際には、バリア膜 116は、バリア膜 62、 78と同様に、強誘電体キャパシ タ 42を有する複数のメモリセルが配列された FeRAMチップのメモリセル領域のみな らず、周辺回路領域等を含む FeRAMチップの全面にわたって形成されている。

[0213] バリア膜 116上には、例えば膜厚 lOOnmのシリコン酸化膜 118が形成されている。

[0214] シリコン酸化膜 118、バリア膜 116、層間絶縁膜 48、バリア膜 46、及びバリア膜 44 には、上部電極 40に達するコンタクトホール 52aが形成されている。また、シリコン酸 化膜 118、バリア膜 116、層間絶縁膜 48、バリア膜 46、及びノくリア膜 44には、下部 電極 36に達するコンタクトホール 52bが形成されている。

[0215] さらに、シリコン酸化膜 118及びバリア膜 116には、導体プラグ 54aに達するコンタ タトホール 120aが形成されている。また、シリコン酸化膜 1 18及びバリア膜 116には、 導体プラグ 54bに達するコンタクトホール 120bが形成されている。

[0216] シリコン酸化膜 118上、コンタクトホール 52a内、及びコンタクトホール 120a内には 、導体プラグ 54aと上部電極 40とに電気的に接続された配線 56aが形成されている 。また、シリコン酸化膜 118上及びコンタクトホール 52b内には、下部電極 36に電気 的に接続された配線 56bが形成されている。また、シリコン酸化膜 118上及びコンタ タトホール 120b内には、導体プラグ 54bに電気的に接続された配線 56cが形成され ている。

[0217] このように、本実施形態による半導体装置は、水素及び水分の拡散を防止するバリ ァ膜として、バリア膜 44、 46、 58に加えて、強誘電体キャパシタ 42と強誘電体キャパ シタ 42の上方に形成された第 1金属配線層 56 (配線 56a、 56b、 56c)との間に形成 された平坦なバリア膜 116と、第 1金属配線層 56 (配線 56a、 56b、 56c)と第 2金属 配線層 72 (配線 72a、 72b)との間に形成された平坦なバリア膜 62と、第 2金属配線 層 72 (配線 72a、 72b)と第 3金属配線層 88 (配線 88a、 88b)の間に形成された平坦 なバリア膜 78とを有することに主たる特徴がある。

[0218] 本実施形態による半導体装置では、第 1実施形態による半導体装置における平坦 なバリア膜 62、 78に加えて、強誘電体キャパシタ 42と強誘電体キャパシタ 42の上方 に形成された第 1金属配線層 56との間に平坦なバリア膜 116が形成されているので 、水素及び水分を更に確実にバリアし、水素及び水分が強誘電体キャパシタ 42の強 誘電体膜 38に達するのを更に確実に防止することができる。これにより、水素及び水 分による強誘電体キャパシタ 42の電気的特性の劣化を更に確実に防止することがで き、強誘電体キャパシタを有する半導体装置の PTHS特性を更に大幅に向上するこ とができる。

[0219] (半導体装置の製造方法）

次に、本実施形態による半導体装置の製造方法について図 23及び図 24を用いて 説明する。

まず、図 4乃至図 7、図 8 (a)、及び図 8 (b)に示す第 1実施形態による半導体装置の 製造方法と同様にして、導体プラグ 54a、 54bまでを形成する（図 23 (a)を参照）。

[0220] 次いで、例えばアルゴンガスを用いたプラズマ洗浄を行う。これにより、導体プラグ 5 4a、 54b表面に存在する自然酸化膜等が除去される。

[0221] 次いで、導体プラグ 54a、 54bが埋め込まれた層間絶縁膜 48上に、例えばスパッタ 法又は CVD法により、ノ リア膜 116を形成する。ノ リア膜 114としては、例えば膜厚 2 0— 70nmの酸化アルミニウム膜を形成する。層間絶縁膜 48は平坦ィ匕されており、平 坦化された層間絶縁膜 48上にバリア膜 116を形成するため、バリア膜 116は平坦と なる。

[0222] 次いで、全面に、例えばプラズマ TEOSCVD法により、例えば膜厚 lOOnmのシリ コン酸化膜 118を形成する（図 23 (b)を参照）。

[0223] 次いで、フォトリソグラフィー及びドライエッチングにより、シリコン酸化膜 118及びバ リア膜 116に、導体プラグ 54a、 54bに達するコンタクトホール 120a、 120bを形成す る（図 23 (c)を参照)。

[0224] 次いで、全面に、例えば CVD法により、例えば膜厚 lOOnmの SiON膜 122を形成 する（図 24 (a)を参照)。

[0225] 次いで、フォトリソグラフィー及びドライエッチングにより、 SiONfl莫 122、シリコン酸 化膜 118、バリア膜 116、層間絶縁膜 48、バリア膜 46、及びノくリア膜 44に、強誘電 体キャパシタ 42の上部電極 40に達するコンタクトホール 52aと、強誘電体キャパシタ 42の下部電極 36に達するコンタクトホール 52aとを形成する（図 24 (b)を参照）。

[0226] 次いで、酸素雰囲気にて、例えば 500°C、 60分間の熱処理を行う。この熱処理は、 強誘電体キャパシタ 42の強誘電体膜 38に酸素を供給し、強誘電体キャパシタ 42の 電気的特性を回復するためのものである。

[0227] 次いで、エッチングにより SiON膜 122を除去する。

[0228] 次いで、全面に、例えば膜厚 150nmの TiN膜と、例えば膜厚 550nmの AlCu合金 膜と、例えば膜厚 5nmの Ti膜と、例えば膜厚 150nmの TiN膜とを順次積層する。こ うして、 TiN膜と AlCu合金膜と Ti膜と TiN膜とを順次積層してなる導体膜が形成され る。

[0229] 次いで、フォトリソグラフィー及びドライエッチングにより、導体膜をパターニングする 。これにより、第 1金属配線層 56、すなわち強誘電体キャパシタ 42の上部電極 40と 導体プラグ 54aとに電気的に接続された配線 56a、強誘電体キャパシタ 42の下部電 極 36に電気的に接続された配線 56b、及び導体プラグ 54bに電気的に接続された 配線 56cが形成される（図 24 (c)を参照）。

[0230] この後の工程は、図 9 (b)乃至図 17に示す第 1実施形態による半導体装置の製造 方法と同様であるので説明を省略する。

[0231] このように、本実施形態によれば、水素及び水分の拡散を防止するバリア膜として、 バリア膜 44、 46、 58にカロえて、強誘電体キャパシタ 42と強誘電体キャパシタ 42の上 方に形成された第 1金属配線層 56との間に形成された平坦なバリア膜 116と、第 1金 属配線層 56と第 2金属配線層 72との間に形成された平坦なバリア膜 62と、第 2金属 配線層 72と第 3金属配線層 88の間に形成された平坦なノ リア膜 78とを有するので、 水素及び水分を更に確実にバリアし、水素及び水分が強誘電体キャパシタ 42の強 誘電体膜 38に達するのを更に確実に防止することができる。これにより、水素及び水 分による強誘電体キャパシタ 42の電気的特性の劣化を更に確実に防止することがで き、強誘電体キャパシタを有する半導体装置の PTHS特性を更に大幅に向上するこ とができる。

[0232] [変形実施形態]

本発明は上記実施形態に限らず種々の変形が可能である。

[0233] 例えば、上記実施形態では、強誘電体膜 38として PZT膜を用いる場合を例に説明 したが、強誘電体膜 38は PZT膜に限定されるものではなぐ他のあらゆる強誘電体 膜を適宜用いることができる。例えば、強誘電体膜 38として、 Pb La Zr Ti O

1-X X 1-Y Y 3 膜 (PLZT膜)、 SrBi (Ta Nb ) O膜、 Bi Ti O 膜等を用レヽてもよい。

2 X 1-X 2 9 4 2 12

[0234] また、上記実施形態では、酸化アルミニウム膜 36aと Pt膜 36bとの積層膜により下 部電極 36を構成したが、下部電極 36を構成する導体膜等の材料は力、かる材料に限 定されるものではなレ、。例えば、 Ir膜、 Ir〇膜、 Ru膜、 Ru〇膜、 SrRuO (ストロンチ

2 2

ゥムルテニウムオキサイド)膜（SR〇膜）、 Pd膜により下部電極 38を構成してもよい。 [0235] また、上記実施形態では、 IrO膜 40aと Ir〇膜 40bとの積層膜により上部電極 40

X Y

を構成したが、上部電極 40を構成する導体膜の材料は力かる材料に限定されるもの ではない。例えば、 Ir膜、 Ru膜、 Ru〇膜、 SRO膜、 Pd膜により上部電極 40を構成

2

してもよい。

[0236] また、上記実施形態では、平坦なバリア膜について、第 1実施形態においては第 1 金属配線層 56と第 2金属配線層 72との間にバリア膜 62を形成し、第 2金属配線層 7 2と第 3金属配線層 88との間にバリア膜 78を形成する場合について説明し、第 2実 施形態においてはバリア膜 62、 78に加えて第 3金属配線層 88の上方にバリア膜 11 4を形成する場合について説明し、第 3実施形態においてはバリア膜 62、 78に加え て強誘電体キャパシタ 42と第 1金属配線層 56との間にバリア膜 116を形成する場合 について説明したが、形成するバリア膜 62、 78、 114、 116の組合せは、上記実施 形態において説明した場合に限定されるものではない。平坦なバリア膜は、バリア膜 62、 78、 114、 116のうちの少、なくとも 2層力 S形成されてレヽればよく、 / リア月莫 62、 78 、 114、 116のうちの 3層を形成してもよレヽし、或レ、 ίま/ リア月莫 62、 78、 114、 116の 4 層すベてを形成してもよい。また、半導体基板 10上に形成する金属配線層の層数等 に応じて、更に多くの平坦なバリア膜を形成してもよい。

[0237] また、上記実施形態では、ノくリア膜として酸化アルミニウム膜を用いる場合を例に説 明したが、ノくリア膜は酸化アルミニウム膜に限定されるものではなレ、。水素又は水分 の拡散を防止する機能を有する膜を、バリア膜として適宜用いることができる。ノくリア 膜としては、例えば金属酸化物よりなる膜を適宜用いることができる。金属酸化物より なるバリア膜としては、例えば、タンタル酸化物やチタン酸化物等を用いることができ る。また、バリア膜は、金属酸化物よりなる膜に限定されるものではなレ、。例えば、シリ コン窒化膜 (Si N膜)やシリコン窒化酸化膜 (SiON膜)等をバリア膜として用いること

3 4

もできる。また、塗布型酸化膜、或レ、はポリイミド、ポリアリーレン、ポリアリーレンエー テル、ベンゾシクロブテン等よりなる樹脂膜のような吸湿性を有する有機膜をバリア膜 として用いることができる。

[0238] また、上記実施形態では、形成するバリア膜のすべてに同一材料よりなるバリア膜 を用いる場合について説明したが、以下に述べるように、異なる材料よりなるバリア膜 を適宜用いることもできる。

[0239] 例えば、第 1又は第 2実施形態による半導体装置において、平坦なバリア膜 62、 78 、 114のうちで最も強誘電体キャパシタ 42側に形成されているバリア膜 62として酸化 アルミニウム膜を用いるとともに、ノ リア膜 62の上方に形成されているバリア膜 78又 はバリア膜 114としてシリコン窒化膜を用いてもょレ、。

[0240] また、第 2実施形態による半導体装置において、第 3金属配線層 88の下方に形成 されている平坦なバリア膜 62、 78として酸化アルミニウム膜等の金属酸化物よりなる 膜やシリコン窒化膜等の無機膜を用レ、るとともに、第 3金属配線層 88の上方に形成 され、配線（ボンディングパッド） 88bに達する開口部 96bが形成される平坦なバリア 膜 114として、吸湿性を有する有機膜を形成してもよレ、。

[0241] また、上記実施形態では、層間絶縁膜を構成する絶縁膜として、シリコン酸化膜を 形成する場合を例に説明したが、シリコン酸化膜に代えて、種々の絶縁膜を形成す ること力 Sできる。

[0242] また、上記実施形態では、層間絶縁膜を構成する絶縁膜の表面を平坦化する方法 として CMP法を用いる場合を例に説明したが、絶縁膜の表面を平坦化する方法は、 CMP法に限定されるものではない。例えば、エッチングにより、絶縁膜の表面を平坦 ィ匕してもよレ、。エッチングガスとしては、例えば Arガスを用いることができる。

[0243] また、上記実施形態では、第 1金属配線層 56、第 2金属配線層 72、及び第 3金属 配線層 88の 3層の金属配線層により半導体基板 10上に回路が構成される場合を例 に説明したが、半導体基板 10上の回路を構成する金属配線層の層数は 3層に限定 されるものではない。金属配線層の層数は、半導体基板 10上に構成する回路の設 計に応じて適宜設定することができる。

[0244] また、上記実施形態では、 1つのトランジスタ 24及び 1つの強誘電体キャパシタ 42 を有する 1T1 C型のメモリセルが形成されてレ、る場合を例に説明したが、メモリセル の構成は 1T1C型に限定されるものではなレ、。メモリセルの構成としては、 1T1C型 のほか、例えば 2つのトランジスタ及び 2つの強誘電体キャパシタを有する 2T2C型 等の種々の構成を用いることができる。

[0245] また、上記実施形態では、プレーナー型セルを有する FeRAM構造の半導体装置 について説明したが、本発明の適用範囲はこれに限定されるものではなレ、。例えば、 本発明は、スタック型セルを有し、ゲート長が例えば 0. 18 μ mに設定された FeRA M構造の半導体装置についても適用することができる。

[0246] 図 25は、本発明を適用したスタック型セルを有する FeRAM構造の半導体装置の 構造を示す断面図である。

[0247] 図示するように、例えばシリコンよりなる半導体基板 210上には、素子領域を画定す る素子分離領域 212が形成されている。素子分離領域 212が形成された半導体基 板 210内には、ウエノレ 214a、 214bが形成されている。

[0248] ウエノレ 214a、 214bが形成された半導体基板 210上には、ゲート絶縁膜 216を介し てゲート電極（ゲート配線） 218が形成されている。ゲート電極 218は、例えば、ポリシ リコン膜上に、トランジスタのゲート長等に応じてコバルトシリサイド膜、ニッケルシリサ イド膜、タングステンシリサイド膜等の金属シリサイド膜が積層されたポリサイド構造を 有している。ゲート電極 218上には、シリコン酸化膜 219が形成されている。ゲート電 極 218及びシリコン酸化膜 219の側壁部分には、サイドウォール絶縁膜 220が形成 されている。

[0249] サイドウォール絶縁膜 220が形成されたゲート電極 218の両側には、ソース/ドレイ ン拡散層 222が形成されている。こうして、ゲート電極 218とソース/ドレイン拡散層 2 22とを有するトランジスタ 224が構成されている。トランジスタ 224のゲート長は、例え ば 0. 18 /i mに設定されている。

[0250] トランジスタ 224が形成された半導体基板 210上には、 SiON膜 225と、シリコン酸 化膜 226とを順次積層してなる層間絶縁膜 227が形成されている。層間絶縁膜 227 の表面は平坦化されてレ、る。

[0251] 層間絶縁膜 227上には、例えば酸化アルミニウム膜よりなるバリア膜 228が形成さ れている。

[0252] バリア膜 228及び層間絶縁膜 227には、ソース/ドレイン拡散層 222に達するコン タクトホーノレ 230a、 230b力 S形成されてレヽる。

[0253] コンタクトホール 230a、 230bには、 Ti膜と TiN膜とを順次積層してなるバリアメタノレ 膜 (図示せず)が形成されてレ、る。 [0254] バリアメタル膜が形成されたコンタクトホール 230a、 230b内には、タングステンより なる導体プラグ 232a、 232bが埋め込まれてレ、る。

[0255] バリア膜 228上には、導体プラグ 232aに電気的に接続された Ir膜 234が形成され ている。

[0256] Ir膜 234上には、強誘電体キャパシタ 242の下部電極 236が形成されている。

[0257] 下部電極 236上には、強誘電体キャパシタ 242の強誘電体膜 238が形成されてい る。強誘電体膜 238としては、例えば PZT膜が用いられている。

[0258] 強誘電体膜 238上には、強誘電体キャパシタ 242の上部電極 240が形成されてい る。

[0259] 積層されている上部電極 240、強誘電体膜 238、下部電極 236、及び Ir膜 234は、 エッチングにより一括してパターユングされ、互いにほぼ同じ平面形状を有している。

[0260] こうして、下部電極 236と強誘電体膜 238と上部電極 240とからなる強誘電体キヤ パシタ 242が構成されている。強誘電体キャパシタ 242の下部電極 236は、 Ir膜 234 を介して導体プラグ 232aに電気的に接続されている。

[0261] 層間絶縁膜 227の Ir膜 234が形成されていない領域上には、 Ir膜 234と同程度の 膜厚或いは Ir膜 234よりも薄い膜厚の SiON膜 244が形成されている。なお、 SiON 膜 244に代えて、シリコン酸化膜を形成してもよい。

[0262] 強誘電体キャパシタ 242上及び SiON膜 244上には、水素及び水分の拡散を防止 する機能を有するバリア膜 246が形成されている。ノくリア膜 246としては、例えば酸 化アルミニウム膜が用レ、られてレ、る。

[0263] バリア膜 246上にはシリコン酸化膜 248が形成され、シリコン酸化膜 248により強誘 電体キャパシタ 242が埋め込まれてレ、る。シリコン酸化膜 248の表面は平坦化されて いる。

[0264] 平坦化されたシリコン酸化膜 248上には、水素及び水分の拡散を防止する機能を 有する平坦なバリア膜 250が形成されている。ノ リア膜 250としては、例えば酸化ァ ノレミニゥム膜が用いられてレヽる。

[0265] バリア膜 250上には、シリコン酸化膜 252が形成されている。

[0266] こうして、 Si〇N膜 244、 ノ リア膜 246、シリコン酸ィ匕膜 248、バリア膜 250、及びシリ コン酸化膜 252により層間絶縁膜 253が構成されている。

[0267] シリコン酸化膜 252、バリア膜 250、シリコン酸化膜 248及びバリア膜 246には、強 誘電体キャパシタ 242の上部電極 240に達するコンタクトホール 254aが形成されて いる。また、シリコン酸化膜 252、バリア膜 250、シリコン酸化膜 248、 ノ リア膜 246、 及び SiON膜 244には、導体プラグ 232bに達するコンタクトホール 254bが形成され ている。

[0268] コンタクトホール 254a、 254b内には、 Ti膜と TiN膜とを順次積層してなるバリアメタ ル膜（図示せず）が形成されている。なお、バリアメタル膜として、 Ti膜を形成せずに

、 TiN膜よりなるバリアメタル膜を形成してもよい。

[0269] バリアメタル膜が形成されたコンタクトホール 254a、 254b内には、タングステンより なる導体プラグ 256a、 256bがそれぞれ坦め込まれている。

[0270] シリコン酸化膜 252上には、導体プラグ 256aに電気的に接続された配線 258aと、 導体プラグ 256bに電気的に接続された配線 258bとが形成されている。

[0271] 配線 258a、 258bが形成されたシリコン酸化膜 252上にはシリコン酸化膜 260が形 成され、シリコン酸ィ匕膜 260により酉己線 258a、 258b力 ¾1め込まれている。シリコン酸 化膜 260の表面は平坦ィ匕されている。

[0272] 平坦化されたシリコン酸化膜 260上には、水素及び水分の拡散を防止する機能を 有する平坦なバリア膜 262が形成されている。ノ リア膜 262としては、例えば酸化ァ ノレミニゥム膜が用いられてレ、る。

[0273] バリア膜 262上には、シリコン酸化膜 264が形成されている。

[0274] こうして、シリコン酸化膜 260、 ノくリア膜 262、及びシリコン酸化膜 264により層間絶 縁膜 265が構成されている。

[0275] シリコン酸化膜 264、バリア膜 262、及びシリコン酸化膜 260には、配線 258bに達 するコンタクトホール 268が形成されてレ、る。

[0276] コンタクトホール 260内には、 Ti膜と TiN膜とを順次積層してなるバリアメタル膜（図 示せず）が形成されている。

[0277] バリアメタル膜が形成されたコンタクトホール 268内には、タングステンよりなる導体 プラグ 270が坦め込まれている。 [0278] シリコン酸化膜 264上には、導体プラグ 268に電気的に接続された配線 272が形 成されている。

[0279] 配線 272が形成されたシリコン酸化膜 264上にはシリコン酸化膜 274が形成され、 シリコン酸化膜 274により配線 272が埋め込まれている。シリコン酸化膜 274の表面 は平坦ィ匕されている。

[0280] 平坦化されたシリコン酸化膜 274上には、水素及び水分の拡散を防止する機能を 有する平坦なバリア膜 276が形成されている。ノ リア膜 276としては、例えば酸化ァ ノレミニゥム膜が用いられてレヽる。

[0281] バリア膜 276上には、シリコン酸化膜 278が形成されている。

[0282] なお、シリコン酸化膜 278から上部は図示しないが、回路設計に応じて、シリコン酸 化膜等により構成される層間絶縁膜に埋め込まれた配線が適宜形成されている。

[0283] 上述のように、スタック型セルを有する FeRAM構造の半導体装置においても、上 記実施形態と同様に、水素及び水分の拡散を防止する平坦なバリア膜 250、 262、 276を形成することにより、水素及び水分による強誘電体キャパシタ 242の電気的特 性の劣化を確実に防止することができ、 PTHS特性を大幅に向上することができる。 なお、この場合においても、水素及び水分の拡散を防止する平坦なバリア膜は、少 なくとも 2層形成されていればよぐノくリア膜 250、 262、 276の 3層すべてが形成され ていなくてもよい。また、必要に応じて、更に多くの平坦なノくリア膜を形成してもよい。 産業上の利用可能性

[0284] 本発明による半導体装置及びその製造方法は、強誘電体キャパシタを有する半導 体装置の信頼性を向上するのに有用である。

Claims

請求の範囲

[1] 半導体基板上に形成され、下部電極と、前記下部電極上に形成された強誘電体 膜と、前記強誘電体膜上に形成された上部電極とを有する強誘電体キャパシタと、 前記半導体基板上及び前記強誘電体キャパシタ上に形成され、表面が平坦化さ れた第 1の絶縁膜と、

前記第 1の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第 1のバ リア膜と、

前記第 1のバリア膜上に形成され、表面が平坦化された第 2の絶縁膜と、 前記第 2の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第 2のバ リア膜と

を有することを特徴とする半導体装置。

[2] 請求の範囲第 1項記載の半導体装置において、

前記強誘電体キャパシタの前記下部電極又は前記上部電極に電気的に接続され た第 1の配線と、

前記第 1の配線上に形成された第 2の配線と、

前記第 2の配線上に形成され、外部回路が電気的に接続される第 3の配線とを更 に有する

ことを特徴とする半導体装置。

[3] 請求の範囲第 2項記載の半導体装置において、

前記第 1の絶縁膜及び前記第 1のバリア膜は、前記第 1の配線と前記第 2の配線と の間に形成されている

ことを特徴とする半導体装置。

[4] 請求の範囲第 3項記載の半導体装置において、

前記第 2の絶縁膜及び前記第 2のバリア膜は、前記第 2の配線と前記第 3の配線と の間に形成されている

ことを特徴とする半導体装置。

[5] 請求の範囲第 4項記載の半導体装置において、

前記第 3の配線上に形成され、表面が平坦化された第 3の絶縁膜と、 前記第 3の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第 3のバ リア膜とを更に有し、

前記第 3の絶縁膜及び前記第 3のバリア膜には、前記第 3の配線に達する開口部 が形成されている

ことを特徴とする半導体装置。

請求の範囲第 3項記載の半導体装置において、

前記第 2の絶縁膜及び前記第 2のバリア膜は、前記第 3の配線上に形成されており 前記第 2の絶縁膜及び前記第 2のバリア膜には、前記第 3の配線に達する開口部 が形成されている

ことを特徴とする半導体装置。

請求の範囲第 2項記載の半導体装置において、

前記第 1の絶縁膜及び前記第 1のバリア膜は、前記第 2の配線と前記第 3の配線と の間に形成されており、

前記第 2の絶縁膜及び前記第 2のバリア膜は、前記第 3の配線上に形成されており 前記第 2の絶縁膜及び前記第 2のバリア膜には、前記第 3の配線に達する開口部 が形成されている

ことを特徴とする半導体装置。

請求の範囲第 2項記載の半導体装置において、

前記第 1の絶縁膜及び前記第 1のバリア膜は、前記強誘電体キャパシタと前記第 1 の配線との間に形成されている

ことを特徴とする半導体装置。

請求の範囲第 8項記載の半導体装置において、

前記第 2の絶縁膜及び前記第 2のバリア膜は、前記第 1の配線と前記第 2の配線と の間に形成されている

ことを特徴とする半導体装置。

請求の範囲第 9項記載の半導体装置において、 前記第 2の配線と前記第 3の配線との間に形成され、表面が平坦化された第 3の絶 縁膜と、

前記第 3の配線下、前記第 3の絶縁膜上に形成され、水素又は水分の拡散を防止 する平坦な第 3のバリア膜とを更に有する

ことを特徴とする半導体装置。

[11] 請求の範囲第 10項記載の半導体装置において、

前記第 3の配線上に形成され、表面が平坦化された第 4の絶縁膜と、

前記第 4の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第 4のバ リア膜とを更に有し、

前記第 4の絶縁膜及び前記第 4のバリア膜には、前記第 3の配線に達する開口部 が形成されている

ことを特徴とする半導体装置。

[12] 請求の範囲第 8項記載の半導体装置において、

前記第 2の絶縁膜及び前記第 2のバリア膜は、前記第 2の配線と前記第 3の配線と の間に形成されている

ことを特徴とする半導体装置。

[13] 請求の範囲第 8項記載の半導体装置において、

前記第 2の絶縁膜及び前記第 2のバリア膜は、前記第 3の配線上に形成されており 前記第 2の絶縁膜及び前記第 2のバリア膜には、前記第 3の配線に達する開口部 が形成されている

ことを特徴とする半導体装置。

[14] 請求の範囲第 1項乃至第 13項のいずれか 1項に記載の半導体装置において、 前記第 1のバリア膜及び前記第 2のバリア膜の少なくともいずれかは、前記半導体 基板の全面にわたって形成されている

ことを特徴とする半導体装置。

[15] 請求の範囲第 2項乃至第 14項のいずれか 1項に記載の半導体装置において、 前記第 1の配線を覆うように形成され、水素又は水分の拡散を防止する第 5のバリ ァ膜を更に有する

ことを特徴とする半導体装置。

[16] 請求の範囲第 1項乃至第 15項のいずれか 1項に記載の半導体装置において、 前記強誘電体キャパシタを覆うように形成され、水素又は水分の拡散を防止する第 6のノ リア膜を更に有する

ことを特徴とする半導体装置。

[17] 請求の範囲第 1項乃至第 16項のいずれか 1項に記載の半導体装置において、 前記第 1のバリア膜又は前記第 2のバリア膜は、金属酸化物よりなる

ことを特徴とする半導体装置。

[18] 請求の範囲第 17項記載の半導体装置において、

前記金属酸化物は、酸化アルミニウム、酸化チタン、又は酸化タンタルである ことを特徴とする半導体装置。

[19] 請求の範囲第 1項乃至第 16項のいずれか 1項に記載の半導体装置において、 前記第 1のノくリア膜又は前記第 2のバリア膜は、シリコン窒化膜又はシリコン窒化酸 化膜である

ことを特徴とする半導体装置。

[20] 請求の範囲第 1項乃至第 16項のいずれか 1項に記載の半導体装置において、 前記第 1のノくリア膜は、酸化アルミニウム膜であり、

前記第 2のノくリア膜は、シリコン窒化膜である

ことを特徴とする半導体装置。

[21] 請求の範囲第 1項乃至第 16項のいずれか 1項に記載の半導体装置において、 前記第 1のバリア膜は、酸化アルミニウム膜であり、

前記第 2のバリア膜は、吸湿性を有する有機膜である

ことを特徴とする半導体装置。

[22] 請求の範囲第 1項乃至第 21項のいずれか 1項に記載の半導体装置において、 前記強誘電体膜は、 PbZr Ti O膜、 Pb La Zr Ti O膜、 SrBi (Ta Nb l-X X 3 1-X X l—Y Y 3 2 X 1-

) 〇膜、又は Bi Ti O 膜である

X 2 9 4 2 12

ことを特徴とする半導体装置。 [23] 半導体基板上に、下部電極と、前記下部電極上に形成された強誘電体膜と、前記 強誘電体膜上に形成された上部電極とを有する強誘電体キャパシタを形成する工程 と、

前記半導体基板上及び前記強誘電体キャパシタ上に、第 1の絶縁膜を形成するェ 程と、

前記第 1の絶縁膜の表面を平坦化する工程と、

前記第 1の絶縁膜上に、水素又は水分の拡散を防止する平坦な第 1のバリア膜を 形成する工程と、

前記第 1のバリア膜上に、第 2の絶縁膜を形成する工程と、

前記第 2の絶縁膜の表面を平坦化する工程と、

前記第 2の絶縁膜上に、水素又は水分の拡散を防止する平坦な第 2のバリア膜を 形成する工程と

を有することを特徴とする半導体装置の製造方法。

[24] 請求の範囲第 23項記載の半導体装置の製造方法において、

前記第 1の絶縁膜の表面を平坦化する工程の後、前記第 1のバリア膜を形成する 工程の前に、第 1の熱処理を行う工程を更に有する

ことを特徴とする半導体装置の製造方法。

[25] 請求の範囲第 24項記載の半導体装置の製造方法において、

前記第 1の熱処理を行う工程では、少なくとも窒素ガスを用いて発生させたプラズマ 雰囲気にて第 1の熱処理を行うことにより、前記第 1の絶縁膜の表面を窒化する ことを特徴とする半導体装置の製造方法。

[26] 請求の範囲第 23項乃至第 25項のいずれか 1項に記載の半導体装置の製造方法 において、

前記第 2の絶縁膜の表面を平坦化する工程の後、前記第 2のバリア膜を形成する 工程の前に、第 2の熱処理を行う工程を更に有する

ことを特徴とする半導体装置の製造方法。

[27] 請求の範囲第 26項記載の半導体装置の製造方法において、

前記第 2の熱処理を行う工程では、少なくとも窒素ガスを用いて発生させたプラズマ 雰囲気にて第 2の熱処理を行うことにより、前記第 2の絶縁膜の表面を窒化する ことを特徴とする半導体装置の製造方法。

請求の範囲第 23項乃至第 27項のいずれか 1項に記載の半導体装置の製造方法 において、

前記第 1の絶縁膜の表面を平坦化する工程又は前記第 2の絶縁膜の表面を平坦 化する工程では、 CMP法により前記第 1の絶縁膜の表面又は前記第 2の絶縁膜の 表面を研磨することにより、前記第 1の絶縁膜の表面又は前記第 2の絶縁膜の表面 を平坦化する

ことを特徴とする半導体装置の製造方法。