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WO2006001078A1 - 半導体集積回路装置 - Google Patents

半導体集積回路装置 Download PDF

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WO2006001078A1
WO2006001078A1 PCT/JP2004/009461 JP2004009461W WO2006001078A1 WO 2006001078 A1 WO2006001078 A1 WO 2006001078A1 JP 2004009461 W JP2004009461 W JP 2004009461W WO 2006001078 A1 WO2006001078 A1 WO 2006001078A1
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WO
WIPO (PCT)
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write
data
input
circuit
cycle
Prior art date
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Ceased
Application number
PCT/JP2004/009461
Other languages
English (en)
French (fr)
Inventor
Noriyoshi Watanabe
Fumihiro Bote
Atsuki Kawashima
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
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Priority to PCT/JP2004/009461 priority patent/WO2006001078A1/ja
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Ceased legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders

Definitions

  • the present invention relates to a semiconductor integrated circuit device, and more particularly to a technology that is effective when used for a device equipped with a static RAM (random access memory) that requires high-speed operation.
  • static RAM random access memory
  • the inventors of the present application examined reading the data written as a function of the high-speed S R AM M in the same cycle.
  • a semiconductor memory device in which a write operation is preferentially read in a SRAM having a single port such as a write port and a read port, Japanese Patent Laid-Open No. Hei 10-50 No. 0 61 and Japanese Patent Laid-Open No. 2 0 0 1-3 1 9 4 7 7.
  • FIG. 10 there is provided a selector for selecting one of the output signal of the sense amplifier that senses the write data held in the input and latch and the read data from the memory cell. And output through the output latch.
  • the selector operates to create a write data output path for selecting a signal from the input latch and to form a memory cell data output path for selecting an output signal of memory cell ⁇ read switch ⁇ sense amplifier. Work and ⁇ ⁇ .
  • the input latch is operated as a write operation to the memory cell.
  • the write signal is written by forming a write data output path that selects the output signal of the input latch by the selector while performing the write operation by the path of the write driver ⁇ Rice switch-memory cell. Data can be read out in the same cycle.
  • an object of the present invention is to provide a semiconductor integrated circuit device including a semiconductor memory circuit that can read write data in the same cycle without delaying the original read operation with a simple configuration. is there.
  • FIG. 1 is a schematic block diagram of a principal part showing an embodiment of a semiconductor memory circuit according to the present invention.
  • FIG. 2 is a block diagram for explaining the data flow in the semiconductor memory circuit of FIG.
  • FIG. 3 is a timing chart for explaining an example of the read operation of the semiconductor memory circuit of FIG.
  • FIG. 4 is a timing diagram for explaining an example of the operation of the semiconductor memory circuit of FIG.
  • FIG. 5 is a block diagram for explaining a system using the semiconductor memory circuit of FIG.
  • FIG. 6 is a schematic block diagram showing another embodiment of the semiconductor memory circuit according to the present invention.
  • FIG. 7 is a timing chart for explaining an example of the memory operation by the write buffer method of FIG.
  • FIG. 8 is a block diagram showing an embodiment of a semiconductor integrated circuit device using the semiconductor memory circuit according to the present invention.
  • FIG. 9 is a block diagram showing one embodiment of the UR AM of FIG. 8, and FIG. 10 is a block diagram of a semiconductor memory circuit studied prior to the present invention.
  • FIG. 11 is a timing chart for explaining an example of the operation of the semiconductor memory circuit of FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 shows a schematic block diagram of a main part of an embodiment of a semiconductor memory circuit according to the present invention.
  • two word lines WL 0 and WL 1 a pair of complementary bit lines BLB and BLT, and two memory cells MC 0 and MC 1 provided at the intersections thereof, the above-mentioned node line and bit line
  • the address selection circuit PRI a data input path as a write path to the memory cell and a data output path as a read path from the memory cell are exemplarily shown as representatives.
  • the memory cell MC O (MC 1) includes a CMOS latch circuit in which the input and output of the CMOS inverter circuit are cross-connected, a pair of input / output nodes of the CMOS latch circuit, and a complementary bit line BLB. And an M 0 SFET for selecting an address provided between BLT and BLT. The gate of the address selection M0SFET is connected to the word line WL O (WL 1).
  • an address buffer that receives an address signal supplied from the end address terminal, and an address that decodes an address signal fetched through the address buffer and forms a selection signal for one word line. It is composed of a decoder, a node driver for driving the intermediate line by the selection signal, and the like.
  • the data input path is supplied from an external terminal.
  • the input circuit DIB that receives the input data (Db f), the write amplifier (or write driver) WA that receives the output signal of the input circuit DIB and forms the write signal applied to the bit lines BLB and BLT, and the write circuit Switch WSW.
  • the above-described output path includes an output circuit that forms a read switch RS that connects the bit lines BLB and BLT to the sense amplifier SA, and output data (Q) that outputs the output signal of the sense amplifier SA from an external terminal. Consists of DOB. The above light amp.
  • the output terminal of WA is connected to the write line WDL and is selectively connected to multiple pairs of bit lines via the write switch WSW selected by the Y address.
  • the input terminal of the sense amplifier SA is connected to the lead wire SAL, and is selectively connected to a plurality of pairs of bit lines via the read switch RSW selected by the YT dress.
  • FIG. 1 is a block diagram for explaining the data flow in the semiconductor memory circuit of FIG.
  • the input circuit D I B of FIG. 1 is shown as an input latch
  • the write amplifier WA is shown as a write driver
  • the output circuit DOB is shown as an output latch.
  • the write latch output path performs input latch ⁇ write dry-write switch ⁇ write operation to memory cell and write switch ⁇ read switch ⁇ sense.
  • the above write signal is output as output data through the path of the amplifier output latch.
  • the memory cell data output path reads out the memory information of the memory cell selected by the word driver to the bit line as shown by the black arrow in the figure, and outputs it through the path of the read switch ⁇ sense amp 1 output latch. .
  • the write operation is performed on the memory cell selected by the word driver.
  • FIG. 3 explains the features of the present invention by comparing it with the configuration of FIG. 10 examined prior to the present invention.
  • the timing diagram shown in FIG. As is clear from the comparison with the timing diagram shown in the figure, the selection time as shown in FIG. 10 is shown in the access time from the memory access to the output of the memory cell data in synchronization with the clock. Therefore, there is no selector delay, and the memory cell read operation can be performed at high speed.
  • FIG. 4 shows a sunset diagram for explaining an example of the operation of the semiconductor memory circuit of FIG.
  • (1) write operation write operation to memory cell
  • (2) read operation read operation from memory cell
  • white arrow indicated by the dotted arrows in Fig. 1 Each cycle 1, 2 and 3 of the write / read operation is shown as an example.
  • the address signal AO and the write data D0 are input in synchronization with the clock CLK, and the corresponding word line WL0 is selected (ON).
  • a potential difference is generated in the bit line BLB / BLT to which the memory cell MC is connected, corresponding to the stored information of the memory cell MC.
  • the write line (write amplifier) WA changes the bit line BLB / BLT in response to the above-described write-in D0.
  • the write data DO is written into the memory cell MC.
  • bit lines BLB and BLT are set to full amplitude as shown by the power supply voltages VDD and VSS (GN D). There is a need.
  • the write voltages of the bit lines BLB and BLT are omitted in FIG. 1, but are supported by a precharge (light recovery) circuit provided on the complementary bit lines BLB and BLT. It is precharged (equalized) in the second half of cycle 1.
  • the address signal A1 is input in synchronization with the clock CLK and the corresponding lead wire WL1 is set to the selected state (ON).
  • a potential difference is generated in the bit line BL B / BLT to which the memory cell MC is connected corresponding to the stored information of the memory cell MC.
  • a difference voltage corresponding to the potential difference of the bit line BLB / BLT is generated on the sense line SAL, and is amplified by the operation (ON) of the sense amplifier SA.
  • This amplified signal is output as output data Q 1 through the output circuit in the second half of the cycle.
  • the read voltages of the bit lines BLB and BLT and the sense line SAL are precharged (equalized) in the second half of the cycle 2 by the precharge circuit as described above.
  • address signal A 2 and write data D are input in synchronization with clock CLK, and the corresponding word line, WL 0 is selected for convenience in this figure ( turn on.
  • a potential difference is temporarily generated in the bit lines 8 and 8/8 to which the memory cell MC is connected, corresponding to the stored information of the memory cell MC.
  • the light duraino (write amplifier) WA changes the bit line BLB / BLT corresponding to the write data D2. Let As a result, the write data D 2 is written into the memory cell MC.
  • the read switch RSW is also turned on, and the write signal of the bit line BLB / BLT formed by the write driver (write amplifier) WA is transmitted to the sense line SAL. Therefore, the write signal is amplified by the operation (ON) of the sense amplifier SA and output as output data Q 2 through the output circuit.
  • Read bit lines BLB and BLT and sense line SAL The discharge voltage is precharged (raised) in the second half of cycle 3 by the precharge circuit as described above. In this way, it is possible to perform writing and reading during the same cycle without providing a selector as described above.
  • FIG. 5 shows a block diagram of an embodiment of a system using the semiconductor memory circuit of FIG.
  • the memory circuit URAM using a general semiconductor memory circuit and the input and output terminals of the third module are connected to the data buses A to E. Is done.
  • the de-evening bus A-C is a Latde-evening bus, and one of the light-de-nighting of A-C is selected by a selector (not shown) provided at the UR AM and the third module's de-evening input terminal. De evening from the bus is written.
  • the data output terminal of the memory circuit U RAM is connected to the read / write bus D, and the data output terminal of the third module is connected to the read / write bus E.
  • the memory circuit URAM using the semiconductor memory circuit according to the present invention as described above, and the data input terminal and the output terminal of the third module are connected to the data bus A ⁇ .
  • the above-described (3) write / read function of the memory circuit URAM is used as a data transfer function.
  • the data input terminal of the third module is not connected to the data bus A to C as shown in (A), but is connected to the read data bus D to which the data output terminal of the memory circuit URAM is connected. Is done.
  • the memory circuit UR AM is caused to perform the (3) write / read operation
  • the memory circuit UR AM is caused to perform the write operation
  • the data is transmitted via the read data bus D.
  • FIG. 6 shows a schematic block diagram of an embodiment of the semiconductor memory circuit according to the present invention.
  • the semiconductor memory circuit of this embodiment is mounted on one semiconductor integrated circuit device together with a microprocessor core, and the semiconductor memory circuit URAM adopts a line buffer system so as to increase the operating frequency of the product. Is.
  • the write buffer method is that once the data and instructions are written to the URAM from the microprocessor core CPU (+ FPU) to the URAM, the data and instructions are not flipped. Fluff. It is stored in the circuit F / F and the write control to the memory pine is performed in the subsequent cycles.
  • the static memory cell uses the CM 0 S latch circuit as a memory circuit as described above, in order to invert the memory state, the bit lines BLB and BLT are connected to the power supply voltage VDD and the circuit ground potential. It is necessary to make GND full amplitude.
  • the bit lines BLB and BLT that have been fully amplified in this way need to be returned to the precharge voltage for the next memory cycle.
  • a small voltage difference between the bit lines BLB and BLT is amplified by the sense amplifier SA, so that the potential change of the bit lines BLB and BLT is small and based on that.
  • the precharge time to return may be short. For this reason, in a semiconductor memory circuit using a static memory cell, read operation from the memory cell is performed. The time required for the operation is generally longer than the time required for the write operation to the memory cell.
  • the first operation for temporarily storing the instruction and the instruction in the flip-flop circuit F / F and the second operation for writing to the memory cell based on the data stored in the flip-flop circuit FF are performed.
  • the memory cycle is set according to the time required for the read operation from the memory cell, so that the operating frequency of the bus cycle is improved. be able to.
  • the read operation is performed for the same address after the write operation
  • the write operation stores data and instructions once in the flip-flop circuit F / F as described above in that cycle. Since only the first operation is performed, if the memory cell is selected by the above read operation and the read operation is performed, the data before writing is read out.
  • the address address comparison circuit AC compares the read address signal of the flip-flop circuit F / F that captures the address with the write address signal A bf held in the flip-flop circuit F / F of the write buffer. If they match, the write data D bf held in the flip-flop circuit F / F of the write buffer is output as a read signal from the memory pine by the signal path shown by the dotted line in FIG.
  • a selector is shown as a selector.
  • the write switch and the read switch are controlled to be turned on, and the URAM (2) is controlled.
  • the read path from the memory memory the read path from the write buffer shown in the form of a selector, that is, corresponding to the UR AM (3)
  • a read path from the write buffer is formed as indicated by a dotted line, and the write operation to the memory cell corresponding to the second operation of the write operation and the bit lines BLB and BLT changed by the write operation are performed.
  • the voltage difference is amplified by a sense amplifier and output as a read path from the write buffer as shown in the figure.
  • FIG. 7 is a timing chart for explaining an example of the memory operation by the write buffer system of FIG.
  • the read cycle transmits the address signal to the U RAM without going through the write buffer as in the read 1 cycle. Then, in the latter half of the same cycle, the read data Q n corresponding to the address An is output.
  • the write enable is set to high level, and the write buffer enable signal bf — en causes the address signal A O, input data D O, and write signal WE to be called a write buffer.
  • the write buffer enable signal bf — en causes the address signal A O, input data D O, and write signal WE to be called a write buffer.
  • the address signal A bf, data D bf, and write signal WE bf stored in the write buffer are written to the memory pin, and at the same time, the address A 1, corresponding to write 2, Data D1 and write signal WE are stored in the flip-flop circuit F / F of the write buffer, respectively.
  • the output data Qn and Q0 are regarded as unnecessary data. If the output circuit is set to high impedance, such output data will not be output.
  • the write enable is set to the low level and the write enable buffer signal bf-en is also set to the low level, so the address signal A 2 of the read 2 is supplied to the UR AM as the address signal A.
  • output signal Q2 is output in the second half of the cycle.
  • the second operation corresponding to the write 2 is waited in the lead 2 cycle.
  • the corresponding address A 2, data D 2 and write signal WE are held in the write buffer.
  • a read operation is instructed for address A 2 corresponding to write 2 above.
  • the address comparison circuit AC detects this, the address A 1 and the data D 2 held in the write buffer and the write signal WE cause a write operation to the memory ⁇ of the RAM.
  • the read switch is turned on by the address match detection signal, the sense amplifier SA amplifies the write voltage difference appearing on the bit lines BLB and BLT of the memory mat, and the read data Q 1 is used as the read data Q 1. It is output in the second half of the cycle.
  • the bit lines B LB and BLT are transmitted to the sense line SAL connected to the sense amplifier via the read switch RSW.
  • the data on the sense line SAL is amplified by the activation of the sense amplifier SA and output to the outside through an output circuit composed of an output latch, an output buffer, and the like. Therefore, the output data Q 0 corresponding to the input data D 0 is output in the write 2 cycle, but it is treated as unnecessary data.
  • the write operation to the memory cell corresponding to write 2 that has been waiting waits for an access request with the same address as the end address stored in the write buffer in the read 3 cycle.
  • the write signal WE is at a high level due to the match signal from the address comparison circuit AC
  • the write data Db f received from the write buffer is input to the input circuit DIB ⁇ driver ⁇ ⁇ driver (light amplifier) WA ⁇ Write switch WSW—Writing to memory cell MC selected by address via bit lines BLB and BLT.
  • bit lines BLB and BLT are transmitted to the sense line S A L via the read switch RS W. Even if the data read from the selected memory cell MC has already propagated to the sense line SAL, the write driver WA has high driving capability, and the selected memory cell MC is also rewritten, so the write to the sense line SAL is possible. Day evening D 1 is transmitted. Since the sense amplifier S A amplifies the data D 1 of the sense line SAL, the write data Q 1 is output to the outside.
  • the circuit configuration of these URAMs is common for semiconductor memory circuits, and no additional circuit is required to realize this function. That is, the first The area does not increase as in the case of providing a selector as shown in FIG. Also
  • selection logic select and output the data read from memory pine and write data, so there is no delay in the read access time there. Does not occur.
  • FIG. 8 is a block diagram showing one embodiment of a semiconductor integrated circuit device using the semiconductor memory circuit according to the present invention.
  • the semiconductor memory circuit is used as a user memory URAM.
  • This URA M and controller MEMC are combined.
  • the controller MEMC includes the write buffer address comparison circuit AC, and performs memory access by a write buffer method using URAM as shown in FIG.
  • Cache C a c he is a module connected to F BUS (or MBUS) and I BUS, and consists of a cache controller CCN and cache memory.
  • FBUS is a command fetch bus
  • MBUS is a data access bus.
  • two caches C a c h e are installed for command and data access.
  • CPU + FPU Central Processing Unit + Floating Point Arithmetic Unit
  • Flash memory F 1 ash and control unit ⁇ CB SC are representative of memory for MBUS and I BUS. Is provided. This control unit CB SC controls access to the user memory URAM and the cache C a c he. Flash memory F 1 a s h.
  • the bus transfer function using the write / read operation of URAM as described above is that the MBUS write data bus mdb—w performs the write operation from w to URAM and the data is transferred from the read bus mdb—r to FP. It can be transmitted in one cycle as an operation to U. This makes it possible to perform floating-point computations with FPU at high speed.
  • the bus transfer function turns the read switch on unconditionally with a delay of one cycle. It can be realized by the function that performs the above write and read operations in the same cycle.
  • the cache memory consists of an address array (or tag array) and a data array. Its basic operation is to receive a command / address from the F BUS, perform hit determination, and return data in the next cycle. I do. All control in the event of a cache miss is performed by the cache controller CCN.
  • the cache memory address array and data output from the memory array are selected by the cache controller CCN as fetched data from the IBUS via the CCN for each of FBUS and MBUS.
  • C CN controls all operations during cache fill / write back. ⁇
  • Control unit ⁇ CB SC controls access to user memory URAM, cache C ac he. Flash memory F 1 ash, and is not particularly limited, but bus fdb, mdb_r is the control unit CBS C. Memory URAM, cache C ac he, flash memory F 1 ash is a shared output bus. Rather than tri-state controlling the output buffer of each module, the output data of the module selected as needed is treated as an effective device using AND logic and the common bus f db, mdb—renders (outputs) to r.
  • FIG. 9 shows a block diagram of one embodiment of the URAM of FIG. .
  • the URAM in this embodiment is composed of four pages and is not particularly limited, but is 32 KB RAM per page.
  • the output section has a data selector from each page RAM for FBUS, MB US, and IBUS. Access from FBUS, MBUS, and IBUS is possible for each page. However, when accessing the same page from multiple buses, there is a conflict and one of the nodal accesses is awaited. Even if there are multiple nose accesses, there is no contention when accessing different pages.
  • the write switch is omitted, a write amplifier or write driver with a tristate output function is provided on each bit line of the memory mat, and the write amplifier or write driver is connected to the bit line selection signal.
  • the write operation timing signal may be selectively activated.
  • the input data Db f held in the write buffer is supplied up to the input to the URAM write driver or write amplifier during the first operation period.
  • the input data Db f is supplied to the URAM write driver or write amplifier.
  • the write switch is turned on or each bit of the memory pine as described above.
  • a write amplifier provided with a tri-state output function provided in the data line may be selectively activated by a bit line selection signal and a write operation timing signal.
  • the sense amplifier is also provided for each bit line, the output terminals are coupled by wired OR logic, and only the sense amplifier corresponding to the selected bit line is put into an operating state, and the output signal is output. May be output through an output circuit.
  • the present invention can be widely used not only for semiconductor memory circuits such as high-speed static RAMs mounted on semiconductor integrated circuit devices, but also for semiconductor integrated circuit devices that constitute one semiconductor memory device by itself. it can.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Static Random-Access Memory (AREA)

Abstract

アドレス端子から入力されたアドレス信号をアドレス選択回路で解読してワード線とビット線の選択を行い、メモリセルを選択して同一サイクルでの書き込みと読み出しの動作指示に対応して、データ入力経路を通してビット線に伝えられた書き込みデータをデータ出力経路に含まれるセンスアンプにより増幅して出力させる。

Description

明 細 書 半導体集積回路装置 技術分野
この発明は、 半導体集積回路装置に関し、 例えば高速動作が要求され るス夕ティック型 R AM (ランダム ·アクセス 'メモリ） を備えたもの に利用して有効な技術に関するものである。 背景技術
本願発明者等においては、 高速 S R A Mの機能として書き込んだデ一 夕を同一サイクルで読み出すことを検討した。 従来、 書き込み用ポート と読み出し用ポート等のように つのポートを備えた S R AMにおいて 、 書き込みデ一夕を優先して確実に読み出すようにした半導体記憶装置 の例として、 特開平 1 0— 5 0 0 6 1号公報、 特開 2 0 0 1— 3 1 9 4 7 7公報がある。
本願発明者等において、 上記のような ポ一トメモリの技術を参考に して、 第 1 0図に示したような回路を検討した。 すなわち、 第 1 0図に おいては、 入力.ラツチに保持された書き込みデ一夕とメモリセルからの 読み出しデ一夕をセンスするセンスアンプの出力信号のいずれかを一方 を選択するセレクタを設けて出カラッチを通して出力させる。 つまり、 セレクタは、 上記入力ラッチからの信号を選択するというライトデ一夕 出力経路を形成する動作と、 メモリセル→リードスィツチ→センスアン プの出力信号を選択するというメモリセルデータ出力経路を形成する動 作とを ί亍ぅ。
この構成では、 メモリセルへの書き込み動作として上記入力ラッチの 出力信号をライ ト ドライバ→ライススィッチ—メモリセルという経路で 書き込み動作を行いつつ、 上記セレクタにより上記入力ラッチの出力信 号を選択するというライ トデータ出力経路を形成することにより書き込 んだデータを同一サイクルで読み出すことができる。
上記のような書き込んだデータを同一サイクルで読み出すことのみを 考慮すると、 第 1 0図の構成により問題なく実現できる。 し力、しながら 、 メモリとしての本来の機能である読み出し動作に着目すると、 第 1 1 図のタイミング図に示したように、 クロックに同期してヮ一ド線を選択 し、 メモリセルが接続されたビッ ト線をリ一ドスイッチにより選択して センス線に現れた読み出し信号をセンスァンプ制御信号によりセンスァ ンプを活性化して増幅して出力させるというメモリセルデ一夕出力時に は、 上記セレクタでの遅延が加わってメモリセルデ一夕が出力される。 つまり、 同図に示したようなライトデ一夕出力時に比べて、 本来の読み 出し動作のアクセスタイムが遅くなつてしまうという問題を有する。 ま た、 メモリとしては、 例えば 3 2ビッ トや 6 4ビッ ト等のようにデ一夕 バス幅に対応したパラレルデータの書き込み動作や読み出し動作を行う ものであるので、 セレクタを 3 2個や 6 4個のように多数設けることが 必要となり、 回路規模も大きくなつてしまう。
したがって、 この発明の一つの目的は、 簡単な構成で本来の読み出し 動作を遅延させることなく、 書き込みデータを同一サイクルで読み出す ことができる半導体記憶回路を備えた半導体集積回路装置を提供するこ とにある。 この発明の前記ならびにそのほかの目的と新規な特徴は、 本 明細書の記述および添付図面から明らかになるであろう。 発明の開示
本願において開示される発明のうち代表的なものの概要を簡単に説明 すれば、 下記の通りである。 すなわち、 アドレス端子から入力されたァ ドレス信号をァドレス選択回路で解読してヮ一ド線とビット線の選択を 行い、 メモリセルを選択して同一サイクルでの書き込みと読み出しの動 作指示に対応して、 データ入力経路を通してビット線に伝えられた書き 込みデータをデータ出力経路に含まれるセンスアンプにより増幅して出 力させる。 図面の簡単な説明
第 1図は、 この発明に係る半導体記憶回路の一実施例を示す要部概略 ブロック図であり、
第 2図は、 第 1図の半導体記憶回路におけるデータの流れを説明する ためのブロック図であり、
第 3図は、 第 2図の半導体記憶回路の読み出し動作の一例を説明する ためのタイミング図であり、
第 4図は、 第 1図の半導体記憶回路の動作の一例を説明するための夕 ィミング図であり、
第 5図は、 第 1図の半導体記憶回路を用いたシステムを説明するため のブロック図であり、
第 6図は、 この発明に係る半導体記憶回路の他の一実施例を示す概略 ブロック図であり、
第 7図は、 第 6図のライトバッファ方式によるメモリ動作の一例を説 明するためのタイミング図であり、
第 8図は、 この発明に係る半導体記憶回路を用いた半導体集積回路装 置の一実施例を示すプロック図であり、
第 9図は、 第 8図の U R AMの一実施例を示すブロック図であり、 第 1 0図は、本願発明に先立って検討された半導体記憶回路のブロッ ク図であり、
第 1 1図は、 第 1 0図の半導体記憶回路の動作の一例を説明するため のタイミング図である。 発明を実施するための最良の形態
この発明をより詳細に説述するために、 添付の図面に従ってこれを説 明する。
第 1図には、 この発明に係る半導体記憶回路の一実施例の要部概略ブ ロック図が示されている。 同図では、 2つのワード線 WL 0, WL 1と 、 一対の相補ビッ ト線 BLBと BLT及びこれらの交点に設けられた 2 つのメモリセル MC 0と MC 1と、 上記ヮード線及びビッ ト線のァドレ ス選択回路 PR Iと、 上記メモリセルへの書き込み経路としてのデ一夕 入力経路及び上記メモリセルからの読み出し経路としてのデータ出力経 路が代表として例示的に示されている。
上記メモリセル MC O (MC 1 ) は、 CMOSインバー夕回路の入力 と出力とを交差接続されてなる CMO Sラッチ回路と、 かかる CMO S ラッチ回路の一対の入出力ノードと、 相補ビッ ト線 BLBと BLTとの 間に設けられた了ドレス選択用 M 0 S F E Tとから構成される。 上記ァ ドレス選択用 M0SFETのゲートは、 ワード線 WL O (WL 1 ) に接 続される。
上記ァドレス選択回路 P R Iには、 了ドレス端子から供給されたァド レス信号を受けるァドレスバッファ、 かかるァドレスバッファを通して 取り込まれたアドレス信号を解読して、 1つのヮード線の選択信号を形 成するァドレスデコーダ、 上記選択信号によりヮ一ド線を駆動するヮー ドドライバ等により構成される。
特に制限されないが、 上記データ入力経路は、 外部端子から供給され た入力データ （Db f ) を受ける入力回路 D I Bと、 かかる入力回路 D I Bの出力信号を受けて上記ビット線 BLB， BLTに与えられる書き 込み信号を形成するライ トアンプ （又はライ ト ドライバ） WA及びライ トスイッチ WSWから構成される。 上記デ一夕出力経路は、 上記ビッ ト 線 BLB， BLTをセンスアンプ S Aに接続させるリードスィッチ RS と、 センスアンプ S Aの出力信号を外部端子から出力させる出力デー タ （Q) を形成する出力回路 DOBから構成される。 上記ライ トアンフ。
WAの出力端子は、 ライト線 WDLに接続されており、 Yアドレスによ り選択されるライ トスイッチ WSWを介して複数対のビッ ト線に選択的 に接続される。 上記センスアンプ S Aの入力端子は、 リード線 SALに 接続されており、 YTドレスにより選択されるリ一ドスィツチ RSWを 介して複数対のビッ ト線に選択的に接続される。
第 図には、 第 1図の半導体記憶回路におけるデータの流れを説明す るためのブロック図が示されている。 第 2図においては、 前記第 1図の 入力回路 D I Bが入力ラッチとして示され、 ライトアンプ WAがライ ト ドライバとして示され、 出力回路 DOBが出力ラッチとして示されてい る。 そして、 ライ トデ一夕出力経路は、 同図にハッチングを付した矢印 のように、 入力ラッチ→ライ トドライノ —ライ トスィツチ→メモリセル への書き込み動作が行われるとともに、 ライ トスイッチ→リードスイツ チ→センスアンプ一出力ラッチの経路で上記書き込み信号が出力デー夕 として出力される。
また、 メモリセルデータ出力経路は、 同図に黒い矢印のようにワード ドライバで選択されたメモリセルの記憶情報がビット線に読み出され、 リ一ドスイツチ→センスァンプ一出力ラッチの経路で出力される。 上記 書き込み動作において、 ワードドライバで選択されたメモリセルに書き 込み動作が行われることはいうまでもない。 第 3図は、 前記本願発明に先立って検討された第 1 0図の構成と対比 させることにより、 本願発明の特徴を説明するものであり、 第 3図に示 したタイミング図と前記第 1 1図に示したタイミング図との対比から明 らかなように、 クロックに同期してメモリアクセスからメモリセルデー 夕が出力されるまでのアクセスタイムに、 第 1 0図に示したようなセレ ク夕が存在しないために、 セレクタ遅延が発生せずメモリセルの読み出 し動作の高速ィヒを図ることができる。
第 4図には、 前記第 1図の半導体記憶回路の動作の一例を説明するた めの夕イミング図が示されている。 同図においては、 第 1図に点線の矢 印で示した （ 1 )書き込み動作 （メモリセルへの書き込み動作） 、 （2 ) 読み出し動作 （メモリセルからの読み出し動作） 及び白抜きの矢印で 示した （3) 書き込み/読み出し動作の各サイクル 1、 2及び 3が例示 的に示されている。
サイクル 1の （ 1 )書き込み動作では、 クロック CLKに同期してァ ドレス信号 AOと書き込みデータ D 0を入力し、 それに対応したワード 線 WL 0を選択状態 （オン） にする。 これにより、 メモリセル MCが接 続されるビット線 BLB/BLTにはメモリセル MCの記憶情報に対応 して電位差が生じる。 ライ トスィッチ WSWをォン状態にすることによ り、 ライト ドライノ （ライ トアンプ） WAが上言己書き込みデ一夕 D 0に 対応して上記ビット線 BLB/BLTを変化させる。 これにより、 メモ リセル MCには、 上記書き込みデータ D Oが書き込まれる。 ここで、 メ 乇リセル MCの記憶情報を上記書き込みデータ D 0に対応して反転させ るためには、 ビット線 BLBと BLTを電源電圧 VDDと VS S (GN D) のようにフル振幅とする必要がある。 このビッ ト線 BLBと BLT の書き込み電圧は、 前記図 1では省略されているが、 相補ビッ ト線 B L B, BLTに設けられたプリチャージ （ライ トリカバリ） 回路によりサ ィクル 1の後半においてプリチャージ （ィコライズ） される。
サイクル 2の （2)読み出し動作では、 クロック CLKに同期してァ ドレス信号 A 1を入力し、 それに対応したヮ一ド線 WL 1を選択状態 （ オン） にする。 これにより、 メモリセル MCが接続されるビット線 BL B/BLTにはメモリセル MCの記憶情報に対応して電位差が生じる。 リ一ドスィツチ R S Wをォン状態にすることにより、 センス線 S ALに は上記ビッ ト線 BLB/BLTの電位差に対応した差電圧が発生し、 セ ンスアンプ S Aの動作 （オン） によって増幅される。 この増幅信号はサ ィクルの後半で出力回路を通して出力データ Q 1として出力される。 上 記ビッ ト線 BLBと BLT及びセンス線 SALの読み出し電圧は、 前記 同様にプリチャージ回路によりサイクル 2の後半においてプリチヤ一ジ (ィコライズ) される。
サイクル 3の （3)書き込み/読み出し動作では、 クロック CLKに 同期してァドレス信号 A 2と書き込みデ一夕 D を入力し、 それに対応 したワード線、 同図では便宜的に WL 0を選択状態 （オン） にする。 こ れにより、 メモリセル MCが接続されるビッ ト線8し8/8し丁にはメ モリセル M Cの記憶情報に対応して電位差が一時的に生じる。 前記サイ クル 1と同様にライトスイッチ WSWをオン状態にすることにより、 ラ ィト ドライノ （ライトアンプ） WAが上記書き込みデ一夕 D 2に対応し て上記ビッ ト線 BLB/BLTを変ィ匕させる。 これにより、 メモリセル MCには、 上記書き込みデ一夕 D 2が書き込まれる。 そして、 リードス イッチ RSWもオン状態にされてセンス線 SALには上記ライトドライ バ （ライトアンプ） WAで形成されたビッ ト線 BLB/BLTの書き込 み信号が伝えられる。 したがって、 センスアンプ SAの動作 （オン） に よって上記書き込み信号を増幅して出力回路を通して出力データ Q 2と して出力させる。 上記ビッ ト線 BLBと BLT及びセンス線 SALの読 み出し電圧は、 前記同様にプリチヤージ回路によりサイクル 3の後半に おいてプリチャージ （イラィズ） される。 このようにして、 前記のよう なセレクタを設けることなく、 同一サイクル中に書き込みと読み出しを 行うようにすることができる。
第 5図には、 第 1図の半導体記憶回路を用いたシステムの一実施例の ブロック図が示されている。 第 5図の （A) のシステムにおいては、 一 般的な半導体記憶回路を用いたメモリ回路 U R A Mと、 第三のモジュ― ルのデ一夕入力端子および出力端子がデータバス A〜Eに接続される。 デ一夕バス A〜Cはラトデ一夕バスであり、 U R AM及び第三のモジュ 一ルのデ一夕入力端子に設けられた図示しないセレクタによって、 A〜 Cのいずれか 1つのライトデ一夕バスからのデ一夕が書き込まれる。 そ して、 上記メモリ回路 U R A Mきデータ出力端子はリードデ一夕バス D に接続され、 第三のモジュ一ルのデ一夕出力端子はリードデ一夕バス E に接続される。
第 5図の （B ) のシステムでは、 前記説明したような本願発明に係る 半導体記憶回路を用いたメモリ回路 U R A Mと、 第三のモジュールのデ ―夕入力端子および出力端子がデー夕バス A〜 Eに接続される。 この実 施例では、 メモリ回路 U R AMの前記のような （3 ) 書き込み/読み出 し機能をデータ載せ替え機能として利用するものである。 つまり、 第三 のモジュールのデータ入力端子は （A) のようにデ一夕バス A〜Cに接 続されるのではなく、 メモリ回路 U R A Mのデータ出力端子が接続され たリードデータバス Dに接続される。 この構成により、 メモリ回路 U R AMに対して、 前記 （ 3 ) 書き込み/読み出し動作を行わせて、 メモリ 回路 U R AMに対して書き^み動作を行わせるとともに、 そのデータを リードデータバス Dを介,して第三のモジュ一ルに書き込むことができる 。 上記メモリ回路 U RAMに対しては、 例えば前記のようなセレクタに よって A〜Cのいずれか 1つのライ トデータバスからのデータが書き込 まれるので、 その機能をそのまま生かして A〜Cのいずれか 1つのライ トデ一夕バスのデ一夕を第三のモジュールに書き込むようにすることが できる。 このようなメモリ回路 URAMの （3)書き込み/読み出し動 作を利用したバス載せ替え機能により、 システムのバス制御の簡素化が 可能になる。
第 6図には、 この発明に係る半導体記憶回路の一実施例の概略プロッ ク図が示されている。 この実施例の半導体記憶回路は、 マイクロプロセ ッサコアとともに 1つの半導体集積回路装置に搭載され、 前記半導体記 憶回路 URAMにライ 卜バッファ方式を採用して製品の動作周波数の向 上を図るようにするものである。
この実施例のライトバッファ方式とは、 後述するマイクロプロセッサ コア CPU ( + FPU) から URAMへのライ トアクセスにおいて、 デ —タおよび命令をメモリ URAMではなく、 一旦フリッフ。フロッフ。回路 F/Fへ格納し、 以降のサイクルでメモリマツ 卜への書き込み制御を行 うようにするものである。
スタティック型メモリセルでは、 前記のように C M 0 Sラッチ回路を 記憶回路として用いるものであるため、 その記憶状態を反転させるため には、 ビッ ト線 BLB， BLTを電源電圧VDDと回路の接地電位GN Dにフル振幅させる必要がある。 そして、 このようにフル振幅されたビ ット線 BLB， BLTは、 次のメモリサイクルのためにプリチヤ一ジ電 圧に戻す必要がある。' これに対して、 読み出し動作ではビッ ト線 BLB ， B LTの小さな電圧差をセンスアンプ S Aで増幅するものであるので 、 上記ビット線 BLB， BLTの電位変化が小さく、 しかもそれをもと に戻すプリチャージ時間も短くてよい。 このため、 スタティック型メモ リセルを用いた半導体記憶回路では、 上記メモリセルからの読み出し動 作に要する時間は、 メモリセルへの書き込み動作に要する時間よりも一 般的には長くなる。
上記ライ トバッファ方式では、 デ一夕および命令を一旦フリップフ口 ップ回路 F / Fへ格納する第 1動作と、 上記フリップフロップ回路 F F に格納されたデータに基づきメモリセルへの書き込みを行う第 2動作と を 2つのメモリサイクルに分担して行うことにより、 メモリサイクルを 上記メモリセルからの読み出し動作に要する時間に合わせて設定するこ とにより、 上記バスサイクルの動作周波数の向上を図るようにすること ができる。 - この構成では、 ライ ト動作の次に同じアドレスについてリード動作を 行うと、 上記ライト動作は、 そのサイクルでは前記のようにデータおよ び命令を一旦フリップフ口ップ回路 F /Fへ格納する第 1動作しか行わ れてないから、 上記リ一ド動作によってメモリセルを選択してリード動 作を行わせると、 書き込み前のデータが読み出されてしまう。 そこで、 ァドレスを取り込むフリップフロップ回路 F / Fのリ一ド用ァドレス信 号と、 ライ トバッファのフリップフロップ回路 F /Fに保持されている 書き込みァドレス信号 A b f とをァドレス比較回路 A Cで比較し、 もし も一致ならライ トバッファのフリップフロップ回路 F /Fに保持されて いる書き込みデータ D b f を同図に点線で示したような信号経路により メモリマツ 卜からの読み出し信号として出力させるようにするものであ る。 同図では、 かかる機能をセレクタとして示している。
つまり、 上記のようにライト動作の次のサイクルがリードで、 かつ同 じァドレスであったときには、 ライ トスィツチとリードスィツチをオン 状態にさせるように制御して、 前記 U RAMの （2 ) のようなメモリマ ッ卜からの読み出し経路に替えて、 セレクタの形態で示されたライトバ ッファからの読み出し経路、 つまりは前記 U R AMの （ 3 ) に対応した 点線で示されてライ トバッファからの読み出し経路が形成されて、 前記 ライ ト動作の第 2動作に対応したメモリセルへの書き込み動作と、 その 書き込み動作によって変化させられたビッ ト線 B L B， B L Tの電圧差 をセンスアンプで増幅し、 同図のようなライ トバッファからの読み出し 経路として出力させるものである。
リードサイクルは、 リード 1のサイクルのようにライトノ ッファを経 由せずに U R AMヘアドレス信号が伝達されるのに対し、 ライトサイク ルでは、 ライト 1のようにアドレス、 入力データおよびライト信号がラ ィ トバッファと称するフリップフロップ回路 F /Fに格納される。 第 7図には、 前記第 6図のライ トバッファ方式によるメモリ動作の一 例を説明するためのタイミング図が示されている。 同図においては、 図 示しない C P U ( + F P U ) からのアクセス要求がある場合、 リードサ イクルは、 リード 1のサイクルのようにライ 卜バッファを経由せずに U RAMヘアドレス信号が伝達される。 そして、 同じサイクルの後半でァ ドレス A nに対応した読み出しデ一夕 Q nが出力される。
ライ ト 1のサイクルでは、 ライ トイネーブルがハイレベルにされてお り、 ライ トイバッファネーブル信号 b f — e nによりァドレス信号 A O 、 入力データ D Oおよびライ ト信号 WEがライ トバッファと称するフリ ッフ。フロップ回路 F / Fにそれぞれ格納される。
ライ 卜 2のサイクルでは、 上記ライ トバッファに格納されたァドレス 信号 A b f , データ D b f 、 ライ ト信号 WE b f によりメモリマツ小に 書き込み動作が行われると同時に、 ライ ト 2に対応したァドレス A 1、 データ D 1及びライ ト信号 WEがライ トバッファのフリップフ口ップ回 路 F /Fにそれぞれ格納される。 図示の上記のようなライ トサイクル 1 、 2でも出力データ Q nや Q 0は不要データとされる。 出力回路をハイ ィンピーダンスにすれば、 このような出力データは出力されない。 リード 2のサイクルでは、 ライトイネーブルがロウレベルにされてお り、 ライトイバッファネーブル信号 b f - e nもロウレベルにされるの で、 リード 2のァドレス信号 A 2がァドレス信号 Aとして U R AMに供 給されて、 そのサイクルの後半で出力信号 Q 2が出力される。 つまり、 このときには、 直前のライ ト 2でのァドレス A 1と上記リード 2のァド レス A 2とが異なるために、 リード 2のサイクルではライ ト 2に対応し た前記第 2動作が待たされて、 それに対応したアドレス A 2、 データ D 2及びライ ト信号 WEは、 ライトバッファに保持されている。
リード 3のサイクルでは、 上記ライ ト 2に対応したアドレス A 2につ いての読み出し動作が指示される。 この場合には、 前記ァドレス比較回 路 A Cがそれを検出するので、 上記ライ トバッファに保持されたァドレ ス A 1とデ一夕 D 2及びライト信号 WEによって U R AMのメモリマツ 卜への書き込み動作が行われるとともに、 上記ァドレス一致検出信号に よってリードスイツチもオン状態となり、 上記メモリマッ トのビット線 B L B , B L Tに現れた書き込み電圧差をセンスアンプ S Aが増幅して 、 それを読み出しデータ Q 1としてそのサイクルの後半に出力させるも のである。
このように、 ライ トバッファ方式では、 ライ 1、バッファのデータが更 新されるサイクルでメモリマッ トへ書き込まれる。 この時、 ライトバッ ファの格納しているデ一夕を U RAMメモリマツ 卜へ書き込む前に同一 アドレスへのリード要求が発生するとライトバッファへ格納したデー夕 の読み出しが必要となるので、 前記のようなァドレス比較回路 A Cを用 いて、 C P Uからライ トバッファで格納しているァドレスと同一のァド レスでアクセスを要求した場合 （第 7図の網掛け部） には強制的に U R AMへの書き込みと読み出しを同一サイクルで行うよう制御するもので ある。 これに対して、 ライ ト 1や 2のサイクルでは、 無条件に第 1図に示し たようなリードスィッチ R S Wをォン状態にして読み出し動作を開始し 、 メモリセル MC 0， 1が接続されたビッ ト線 B LB, BLTをリード スィッチ RSWを介してセンスアンプに繋がるセンス線 S A Lに伝える 。 センス線 SALのデータはセンスアンプ S Aの活性化によってよつて 増幅され出力ラッチ、 出力バッファ等で構成される出力回路を経由して 外部へ出力される。 したがって、 ライト 2のサイクルでは入力データ D 0に対応した出力データ Q 0が出力されることになるが、 不要デ一夕と して扱われる。
そして、 上記待たされていたライ ト 2に対応したメモリセルへの書き 込み動作は、 リード 3のサイクルで上記ライトバッファで格納している 了ドレスと同一のァドレスでアクセスを要求していることを条件に、 つ まりは前記ァドレス比較回路 A Cからの一致信号により、 ライト信号 W Eがハイレベルの場合、 ライトバッファから受け取るライ トデ一夕 Db f を入力回路 D I B→ライ 卜 ドライバ (ライ トアンプ） WA→ライ トス イッチ WSW—ビッ ト線 BLB， BLTを経由してアドレスで選択され るメモリセル M Cに書き込まれる。
それと併せてビッ ト線 BLB， BLTのデ一夕はリードスィッチ RS Wを介してセンス線 S A Lに伝えられる。 仮に選択メモリセル M Cから 読み出したデ一夕が既にセンス線 SALに伝播していてもライト ドライ バ W Aの駆動能力が高いこと、 また選択メモリセル MCも書き換えられ ることからセンス線 SALにはライトデー夕 D 1が伝わる。 センスアン プ S Aではセンス線 SALのデータ D 1が増幅されるため、 ライ トデー 夕 Q 1が外部に出力されることになる。
これら URAMの回路構成は半導体記憶回路としては一般的ものであ り、 本機能を実現するための回路の追カ卩は生じない。 すなわち、 前記第 1 0図のようなセレクタを設ける場合のように面積の増加はない。 また
、 メモリマツ 卜からの読み出.しとライ トデ一夕とを選択して出力するた めの、 機能的に示した選択論理 （セレクタ） も必要としないため、 そこ でのリードアクセスタイムの遅延も生じない。
第 8図には、 この発明に係る半導体記憶回路を用いた半導体集積回路 装置の一実施例のブロック図が示されている。 この実施例では、 前記半 導体記憶回路がユーザーメモリ URAMとして用いられる。 この URA Mとコントローラ MEMCが組み合わされる。 コントローラ MEMCは 、 前記ライトバッファゃァドレス比較回路 ACを含むものであり、 前記 第 6図のような URAMを用いたライ トバッファ方式でメモリアクセス を行う。
特に制限されないが、 この実施例の半導体集積回路装置では 2ポート メモリがキヤシュメモリとして使用される。 キヤシュ C a c heは、 F BUS (又は MBUS) と I BUSに接続されるモジュールで、 キヤッ シュコントローラ CCNとキャッシュメモリで構成される。
FBUSは、 コマンドフェッチ用バスであり、 MBUSは、 デ一夕ァ クセス用バスであり、 このシステムではコマンドフヱツチ用とデ一夕ァ クセス用に 2つのキャッシュ C a c h eを搭載している。 上記 F BUS と MBUSは、 CPU + FPU (中央処理ユニッ ト +浮動小数点演算ュ ニッ ト） が接続され、 MBUSと I BUSには、 メモリの代表としてフ ラッシュメモリ F 1 a s h、 制御ュニッ 卜 CB SCが設けられる。 この 制御ュニット CB SCは、 ユーザーメモリ URAM、 前記キャッシュ C a c he. フラッシュメモリ F 1 a s hのアクセスを制御する。
URAMを前記のような書き込み/読み出し動作を利用したバス載せ 替え機能は、 MBUSのライ トデ一夕バス mdb— wから URAMへの 書き込み動作を行いつつ、 そのデータをリ一ドバス mdb— rから F P Uへの演算デ一夕として 1サイクルで伝えるようにすることができる。 これにより、 FPUによる浮動小数点演算を高速に行うようにすること ができる。 このようなバス載せ替え機能は、 前記第 6図に示したライ ト バッファ方式の半導体記憶回路では、 前記ライ ト動作が連続した場合に 、 無条件で 1サイクル遅れてリードスィッチをオン状態にして上記書き 込み動作と読み出し動作を同一サイクルで行う機能によって実現できる ものである。
キヤシュメモリは、 アドレスアレイ （又はタグアレイ） とデ一夕ァレ ィで構成され、 その基本動作は F BUSからコマンド /ァドレスを受け 取り、 ヒット判定を行った後に次のサイクルでデータを返すという動作 を行う。 キャッシュミスが生じた場合の制御は、 すべてキャッシュコン トローラ CCNにより行われる。 キヤシュメモリのアドレスアレイとデ —夕アレイからの出力デ一夕は、 キャッシュコントローラ CCNにおい て、 FBUSと MBUSのそれぞれに関して、 CCNを経由する I BU Sからの取り込みデータと選択される。 キャッシュフィル/ライトバッ ク時の動作は全て C C Nが制御する。 ·
制御ュニッ 卜 CB SCは、 ユーザーメモリ URAM、 キヤシュ C a c he. フラッシュメモリ F 1 a s hのアクセスを制御するものであり、 特に制限されないが、 バス f d b， m d b _ rは、 制御ュニット C B S C. ユーザ一メモリ URAM、 キヤシュ C a c he、 フラッシュメモリ F 1 a s hが共有する出力専用バスとされる。 各モジュールの出力バッ ファをトライステート制御するのではなく、 必要に応じて選択されるモ ジュールの出力データを AND (アンド） 論理を使って有効なデ一夕と して上記共通バス f db， mdb— rに載せる （出力する） ようにする ものである。
第 9図には、 図 8の URAMの一実施例のブロック図が示されている 。 この実施例の URAMは 4ぺ一ジで構成され、 特に制限されないが、 1ページあたり 32KB RAMとされる。 出力部には FBUS、 MB US、 I BUS用の各ページ RAMからのデータセレクタがある。 各べ ージごとに FBUS、 MBUS、 I BUSからのアクセスが可能である が、 複数のバスからの同一ページへのアクセスの場合、 競合となりどち らかのノくスアクセスが待たされる。 複数のノ スアクセスがあっても別々 のべ一ジへのアクセスの場合には競合は生じない。
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが 、 本願発明は前記実施例に限定されるものではなく、 その要旨を逸脱し なレ、範囲で種々変更可能であることはいうまでもない。 例えば、 第 1図 において、 ライ トスィッチを省略し、 メモリマッ トの各ビット線にトラ イステート出力機能を持つライトアンプ又はライ ト ドライバを設け、 か かるライトアンプ又はライ トドライバをビッ 卜線の選択信号とライ ト動 作タイミング信号とで選択的に動作状態にするようにしてもよい。 第 6図において、 ライ トバッファに保持された入力データ Db f は、 前記第 1動作期間中に URAMのライ ト ドライバ又はライ トアンプに入 力まで供給しておいて、 あるいはライ 卜アンプ又はライ ト ドライノ にラ ッチ機能を設けて保持させておいて、 前記のようなメモリセルへの書き 込みを行う第 2動作では、 ライトスイッチをオン状態にすること又は上 記のようにメモリマツ 卜の各ビッ ト線に設けられたトライステート出力 機能を持つライ トアンプをビット線の選択信号とライ ト動作タイミング 信号とで選択的に動作状態にするようにしてもよい。 また、 前記センス アンプも各ビッ ト線毎に設けておいて、 出力端子をワイヤードオア論理 により結合しておいて、 選択されたビット線に対応したセンスアンプの みを動作状態にし、 その出力信号を出力回路を通して出力させるように してもよい。 産業上の利用可能性
この発明は、 半導体集積回路装置に搭載される高速ス夕ティック型 R AMのような半導体記憶回路の他、 それ自体で 1つの半導体記憶装置を 構成する半導体集積回路装置等に広く利用することができる。

Claims

請 求 の 範 囲
1 . ワード線とビット線の交点に設けられたメモリセルと、
ァドレス端子から入力されたァドレス信号を解読して上記ワード線と ビット線の選択を行うアドレス選択回路と、
デ一夕入力端子及びそれに対応したデータ入力経路と、
データ出力端子及びそれに対応したデ一夕出力経路とを備え、 上記ァドレス端子から入力されたアドレス信号により選択されたメモ リセルへの同一サイクルでの書き込みと読み出しの動作指示に対応して 、 上記ビット線に伝えられた書き込みデータを上記デ一夕出力経路に含 まれるセンスアンプにより増幅して出力させる半導体記憶回路を備えて なることを特徴とする半導体集積回路装置。
2 . 請求の範囲第 1項において、
上記ビット線は、 一対の相補ビット線からなり、 上記メモリセルは ス夕ティック型メモリセルであることを特徴とする半導体集積回路装置
3 . 請求の範囲第 2項において、
上記データ入力経路は、 データ入力端子の書き込み信号を受ける入力 回路、 かかる入力回路の出力信号を受けるライ卜アンプ及びかかるライ トアンプの出力信号を選択されるメモリセルの相補ビッ ト線に伝えるラ ィトスイッチを含み、
上記データ出力経路は、 選択されるメモリセルの相補ビット線を上記 センスアンプの入力に伝えるリードスィツチ、 かかるセンスアンプの出 力信号を上記データ出力端子に伝える出力回路を含むことを特徴とする 半導体集積回路装置。
4 . 請求の範囲第 3項において、 書き込み動作時のァドレス信号を保持する第 1ラッチ回路及び入力デ 一夕を保持する第 2ラッチ回路と、 読み出し動作時の入力されたァドレ ス信号又は第 1ラッチ回路に保持されたァドレス信号をリード/ライト 制御信号に対応して選択するセレタクとを含むライトバッファと、 上記第 1ラッチに保持されたァドレス信号と上記読み出し動作時の入 力されたァドレス信号との一致を判定するァドレス判定回路とを更に備 上記書き込み動作は、 クロックに同期した第 1サイクル中に書き込み 動作指示とそれに対応したァドレス信号及び入力データを上記ライトバ ッファに取り込み、 上記第 1サイクルの次の第 2サイクル中に上記ラィ トバッファに取り込まれたアドレス信号及び入力デー夕に対応して上記 ヮード線とビット線の選択を行ってメモリセルに書き込み動作を行うも のであり、
上記読み出し動作は、 クロックに同期して第 1サイクル中に読み出し 動作指示とそれに対応したアドレス信号により上記ワード線とビット線 の選択を行つて上記デー夕出力経路を通してメモリセルからの読み出し 信号の出力を行うものであり、
上記ァドレス判定回路により書き込み動作の第 2サイクルと上記読み 出し動作の第 1サイクルとが同じァドレスであることを検出したなら、 上記書き込み動作の第 2サイクルと上記読み出し動作の第 1サイクルと を同時に行うようにすることを特徴とする半導体集積回路装置。
5 . 請求の範囲第 4項において、
上記書き込み動作が指示されたときには、 無条件で上記リードスイツ チ及ぴセンスアンプを動作状態にして出力回路を通して出力動作を行わ せることを特徴とする半導体集積回路装置。
6 . ワード線とビット線の交点に設けられたメモリセルと、 アドレス端 子から入力されたァドレス信号を解読して上記ワード線とビッ 卜線の選 択を行うアドレス選択回路と、 デ一夕入力端子及びそれに対応したデー 夕入力経路と、 デー夕出力端子及びそれに対応したデ一夕出力経路とを 備え、 上記ァドレス端子から入力されたァドレス信号により選択された メモリセルへの同一サイクルでの書き込みと読み出しの動作指示に対応 して、 上記ビッ ト線に伝えられた書き込みデータを上記データ出力経路 のセンスアンプにより増幅して出力させてなる半導体記回路と、 上記データ入力端子に接続されるライ トデ一夕バスと、
上記デー夕出力端子に接続されるリードデータバスと、
上記リ―ドバスに接続されてなる機能モジユールと、
上記ライ トデ一夕バスに接続されるコントローラとを備え、 上記コントローラからライ トデ一夕バスを通して上記半導体記憶回路 に対して同一サイクルでの書き込みと読み出しの動作指示し、 上記書き 込みデー夕は半導体記憶回路を介在させて上記機能モジュールに転送し てなることを特徴とする半導体集積回路装置。
7 . 請求の範囲第 6項において、
上記半導体記憶回路のビッ ト線は、 一対の相補ビッ 卜線からなり、 上記メモリセルはスタティック型メモリセルであることを特徴とする半 導体集積回路装置。
8 . 請求の範囲第 7項において、
上記半導体記憶回路のデータ入力経路は、 データ入力端子の書き込み 信号を受ける入力回路、 かかる入力回路の出力信号を受けるライ トアン プ及びかかるライトアンプの出力信号を選択されるメモリセルの相補ビ ッ 卜線に伝えるライ トスイッチを含み、
上記半導体記憶回路のデータ出力経路は、 選択されるメモリセルの相 補ビッ ト線を上記センスアンプの入力に伝えるリ一ドスイッチ、 かかる センスアンプの出力信号を上記データ出力端子に伝える出力回路を含む ことを特徴とする半導体集積回路装置。
9 . 請求の範囲第 8項において、
上記半導体記憶回路は、
書き込み動作時のァドレス信号を保持する第 1ラッチ回路及び入 力デー夕を保持する第 2ラッチ回路と、 読み出し動作時の入力されたァ ドレス信号又は第 1ラッチ回路に保持されたァドレス信号をリード/ラ ィト制御信号に対応して選択するセレタクとを含むライトノ ッファと、 上記第 1ラッチに保持されたァドレス信号と上記読み出し動作時 の入力されたァドレス信号との一致を判定するァドレス判定回路とを更 に備え、
上記書き込み動作は、 クロックに同期した第 1サイクル中に書き 込み動作指示とそれに対応したァドレス信号及び入力デ一夕を上記ライ トバッファに取り込み、 上記第 1サイクルの次の第 2サイクル中に上記 ライ トバッファに取り込まれたアドレス信号及び入力データに対応して 上記ヮ―ド線とビット線の選択を行つてメモリセルに書き込み動作を行 うものであり、
' 上記読み出し動作は、 クロックに同期して第 1サイクル中に読み 出し動作指示とそれに対応したァドレス信号により上記ヮード線とビッ ト線の選択を行って上記データ出力経路を通してメモリセルからの読み 出し信号の出力を行うものであり、
上記ァドレス判定回路により書き込み動作の第 2サイクルと上言己 読み出し動作の第 1サイクルとが同じァドレスであることを検出したな ら、 上記書き込み動作の第 1サイクルと上記読み出し動作の第 1サイク ルとを同時に行うことを特徴とする半導体集積回路装置。
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