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WO2005088642A1 - 半導体メモリ - Google Patents

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Publication number
WO2005088642A1
WO2005088642A1 PCT/JP2004/003206 JP2004003206W WO2005088642A1 WO 2005088642 A1 WO2005088642 A1 WO 2005088642A1 JP 2004003206 W JP2004003206 W JP 2004003206W WO 2005088642 A1 WO2005088642 A1 WO 2005088642A1
Authority
WO
WIPO (PCT)
Prior art keywords
memory
semiconductor memory
circuit
refresh
partial
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2004/003206
Other languages
English (en)
French (fr)
Inventor
Kuninori Kawabata
Shuzo Otsuka
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2006510839A priority Critical patent/JP4532481B2/ja
Priority to PCT/JP2004/003206 priority patent/WO2005088642A1/ja
Priority to CNB2004800423496A priority patent/CN100520964C/zh
Publication of WO2005088642A1 publication Critical patent/WO2005088642A1/ja
Priority to US11/452,379 priority patent/US7327627B2/en
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40622—Partial refresh of memory arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Definitions

  • the present invention relates to a semiconductor memory having dynamic memory cells and having a partial refresh mode.
  • DRAM dynamic RAM
  • SRAM static RAM
  • DRAM unlike SRAM, requires periodic refresh operations to retain data written to memory cells. Therefore, when DRAM is used as a work memory of a mobile terminal, power is consumed only by retaining data even when the mobile terminal is not used, and the battery is consumed.
  • Patent Document 1 Japanese Unexamined Patent Application Publication No. 2000-2909882 Disclosure of the invention
  • An object of the present invention is to reduce power consumption (standby current) during a partial refresh mode in a semiconductor memory having dynamic memory cells and having a partial refresh mode.
  • a semiconductor memory in a semiconductor memory, three or more memory blocks that have dynamic memory cells and do not operate simultaneously are arranged along one direction.
  • a control circuit arranged between adjacent memory blocks is shared by these adjacent memory blocks, and operates in synchronization with one operation of the adjacent memory blocks.
  • the control circuits respectively arranged outside the memory blocks arranged at both ends in one direction operate in synchronization with the operation of these memory blocks.
  • the switch circuit connects each control circuit to a memory block adjacent to the control circuit.
  • the operation control circuit always turns on the switch circuits corresponding to the control circuits located outside the memory blocks at both ends during the partial refresh mode in which only the data of some memory cells are retained. Therefore, when the memory blocks at both ends are accessed, the number of switch circuits to be turned on (frequency of on / off operation of the switch circuits) can be reduced as compared with the case where other memory blocks are accessed. Therefore, by setting the partial area including the memory blocks at both ends, power consumption (standby current) during the partial refresh mode can be reduced.
  • the partial area indicates a memory block in which the refresh operation is performed during the partial refresh mode. .
  • the control circuit is at least one of a sense amplifier, a precharge circuit, and a column switch.
  • the switch circuit is a bit line control switch that connects a bit line connected to a memory cell of each memory block to these circuits.
  • the switch circuit is configured by an nMOS transistor.
  • the high level voltage of the switch control signal supplied to the gate of the nMOS transistor is a boosted voltage generated by the boosted voltage generation circuit. For this reason, in order to turn on the switch circuit, the operation of the boosted voltage generation circuit is necessary.
  • the power consumption of the entire conductor memory increases.
  • the present invention as described above, the number of switch circuits that operate during the partial refresh mode is small, so that the effect of reducing power consumption can be increased.
  • the mode register is set from outside the semiconductor memory in order to change the size of the partial area.
  • the memory blocks at both ends are included in multiple partial areas that can be set. Thus, power consumption during the partial refresh mode can be reduced without depending on the size of the set partial area.
  • the refresh address counter sequentially generates refresh addresses for refreshing memory cells.
  • the memory block included in the partial area is allocated to the lower address in the address map.
  • the refresh address counter outputs a refresh address in which at least one upper bit is fixed to a low level during the partial refresh mode. Therefore, a semiconductor memory with low power consumption during the partial refresh mode can be provided without impairing the usability of a user who uses the semiconductor memory.
  • an even number of cell arrays having dynamic memory cells are arranged along one direction.
  • the decode circuits are arranged between the cell arrays adjacent to each other and outside the cell arrays arranged at both ends in one direction.
  • the odd-numbered decoding circuits from the end in one direction are assigned the same address.
  • the same address is assigned to the even-numbered decoding circuits from the end in one direction.
  • Different addresses are assigned to the odd-numbered decoding circuits and the even-numbered decoding circuits.
  • the decode circuit arranged between the cell arrays has a driver for outputting a decode signal to two cell arrays adjacent on both sides.
  • the decoding circuits arranged outside the cell arrays at both ends in one direction have drivers that output decode signals to one adjacent cell array.
  • the partial area is set to include the memory cells connected to the driver of the even-numbered decoding circuit. As a result, the number of decoding circuits operating in the partial refresh mode can be relatively reduced, and the Power can be reduced.
  • the partial area indicates a memory cell where a refresh operation is performed during the partial refresh mode in which only a part of data of the memory cell is held.
  • a semiconductor memory has a main decoder that decodes an upper address and a sub-decoder that decodes a lower address in accordance with an output of the main decoder.
  • the decoding circuit is a sub-decoder.
  • the decode signal output from the decode circuit is supplied to a code line connected to the gate of the transfer transistor of the memory cell.
  • the mode register is set from outside the semiconductor memory to change the size of the partial area.
  • the memory cells corresponding to the even-numbered decoded circuits are included in a plurality of settable partial areas.
  • the memory cells corresponding to the odd-numbered decode circuits are not included in the plurality of settable partial areas. Therefore, power consumption during the partial refresh mode can be reduced without depending on the size of the set partial area.
  • FIG. 1 is a block diagram showing a first embodiment of the semiconductor memory of the present invention.
  • FIG. 2 is a block diagram showing details of the memory core shown in FIG.
  • FIG. 3 is an explanatory diagram showing an address map of the row lock shown in FIG.
  • FIG. 4 is an explanatory diagram showing the state of the refresh address signal in the partial refresh mode in the first embodiment.
  • FIG. 5 is a block diagram showing details in the thick broken line frame A shown in FIG.
  • FIG. 6 is a circuit diagram showing details in the thick broken line frame B shown in FIG.
  • FIG. 7 is a circuit diagram showing details in the thick broken line frame C shown in FIG.
  • FIG. 8 is a block diagram showing a row block in the second embodiment of the semiconductor memory of the present invention.
  • FIG. 9 is a circuit diagram showing details of the sub-word decoder shown in FIG.
  • FIG. 10 is an explanatory diagram showing the state of the refresh address signal in the partial refresh mode in the second embodiment.
  • FIG. 11 is an explanatory diagram showing the state of the refresh address signal during the partial refresh mode in the third embodiment of the semiconductor memory of the present invention.
  • Double circles in the figure indicate external terminals.
  • the signal lines indicated by bold lines are composed of a plurality of lines. Some of the blocks to which the bold lines are connected are composed of a plurality of circuits.
  • signals supplied via external terminals use the same symbols as the terminal names. Also, the same symbol as the signal name is used for the signal line through which the signal is transmitted.
  • FIG. 1 shows a first embodiment of the semiconductor memory of the present invention.
  • This semiconductor memory is formed as a pseudo SRAM on a silicon substrate using a CMOS process.
  • the pseudo SRAM has a DRAM memory core and an SRAM interface.
  • the pseudo SRAM performs a refresh operation periodically inside the chip without receiving a refresh command from the outside, and retains the data written in the memory cells.
  • This pseudo SRAM has a memory capacity of 32 M bits (2 M addresses X 16 I / O), for example, and is used as a work memory mounted on a portable device such as a mobile phone.
  • the pseudo SRAM has, as operation modes, a normal operation mode in which a read operation, a write operation, and a refresh operation are executed, and a low power mode in which only a refresh operation is executed.
  • the low power mode includes a self refresh mode and a partial refresh mode. In self-refresh mode, all memory cells in pseudo-SRAM are refreshed periodically.
  • the partial refresh mode only some of the memory cells in the pseudo SRAM are refreshed periodically. That is, in the self-refresh mode, data of all memory cells is held, and in the partial refresh mode, data of only some memory cells is held.
  • the pseudo SRAM having the partial refresh mode the memory capacity for retaining data can be selectively reduced, so that the power consumption (standby current) in the partial refresh mode is smaller than the power consumption in the self-refresh mode.
  • Read and write operations are performed in response to read and write commands supplied via external terminals. Refresh operation is pseudo
  • the pseudo SRAM is composed of a command control circuit 10, a mode register 12, a refresh timer 14, a refresh address counter 16, a boost voltage generator 18, an address input circuit 20, a data input / output circuit 22, and an operation control circuit. 24, a refresh control circuit 26, an address switching circuit 28, and a memory core 30.
  • FIG. 1 shows only the main signals necessary for explaining the present invention.
  • the command control circuit 10 receives a command signal CMD (for example, a chip enable signal / CE, a write enable signal / WE, an output enable signal / 0E, etc.) supplied from an external terminal.
  • the command control circuit 10 outputs a read control signal RDZ for executing a read operation, a write control signal TOZ for executing a write operation, and the like according to the received command signal CMD. Further, when the command signal CMD indicates the partial refresh mode, the command control circuit 10 activates the partial refresh mode signal PMDZ according to the contents set in the mode register 12.
  • the mode register 12 is a register for setting the operation mode of the pseudo SRAM.
  • the mode register 12 is set according to the logic level of the data signal supplied to the data terminal DQ when the mode register setting command is supplied via the command terminal CMD.
  • a normal self-refresh is executed during the low power mode (self-refresh mode) or a key for executing a partial refresh (partial refresh mode). Is set.
  • the partial mode bit PMD (2 bits) in the mode register 12 sets one of three types of memory capacity for retaining data by the partial refresh.
  • the refresh timer 14 outputs a refresh request signal RQ at a predetermined cycle.
  • the refresh address counter 16 receives the low-level partial mode signal PMDZ. While receiving the signal (normal operation mode or self-refresh mode), it counts according to the refresh request signal RQ and outputs a 12-bit refresh address signal RFA9-20. Refresh address signal RFA 9 - 20 are Rowadoresu signal for selecting the later-described Wa one word line WL.
  • the refresh address counter 16 responds to the refresh mode signal PMD in the mode register 12 according to the refresh address signal RFA18-. At least one bit of 20 is fixed to a low level, the remaining bits are counted according to the refresh request signal RQ, and output as the refresh address signal RFA9-20.
  • the boost voltage generation circuit 18 boosts the external power supply voltage VDD to generate a boost voltage VPP.
  • the boosted voltage VPP is used for a power supply voltage (high level voltage of the word line WL) of the sub-code decoder STO described later and a high level voltage of the bit line control signal BT described later.
  • the address input circuit 20 receives the address signal AD0-20 supplied from the address terminal, and converts the received signal into a column address signal CA0-8 and a row address signal.
  • the row address signal RA9-20 is supplied to select the read line WL in the read operation and the write operation.
  • Column address signal RA9-20 is supplied to select the read line WL in the read operation and the write operation.
  • CA is supplied to select bit lines BL and / BL described later in a read operation and a write operation.
  • Data output circuit 2 2 during a read operation, outputs the read data transferred via the Komonde buses CDB from the memory core 3 0 to the external terminal DQ0-1 5.
  • the data input / output circuit 22 receives write data via the external terminals DQ0-15, and receives the received data via the common data path CDB.
  • the operation control circuit 24 outputs a plurality of control signals for controlling the operation of the memory core 30 when receiving one of the read control signal RDZ, the write control signal WRZ, and the refresh start signal RSZ.
  • the control signals include the signal that determines the activation timing of the read line WL, the signal that determines the activation timing of the sense amplifier (PSA and NSA in Fig. 6), and the precharge timing (equalization) of the complementary bit lines BL and / BL. Taimin (BRS in Fig. 6), and signals connecting the bit lines BL and / BL to control circuits such as sense amplifiers (BTL and BTR in Fig. 6).
  • the operation control circuit 24 also has an arbiter function for deciding which of a read command and a write command (command signal CMD) supplied from the outside and a refresh command (refresh request signal RQ) generated internally has priority. are doing.
  • the operation control circuit 24 activates (high level) the refresh signal REFZ when executing the refresh operation in response to the refresh command.
  • the refresh control circuit 26 outputs a refresh start signal RSZ in response to the refresh request signal RQ.
  • the address switching circuit 28 When receiving the low-level refresh signal REFZ (normal operation mode), the address switching circuit 28 outputs the row address signal RA9-20 as the internal row address signal IRA9-20.
  • the address switching circuit 28 When receiving the high-level refresh signal REFZ (partial refresh mode or self-refresh mode), the address switching circuit 28 outputs the refresh address signal RFA9-20 as an internal address signal IRA9-20. That is, in the read operation and the write operation, the row address signal RA9-20 supplied from the outside is selected, and in the refresh operation, the internally generated refresh address signal RFA9-20 is selected.
  • the memory core 30 has a memory array ARY, a control circuit CNT, a word decoder WDEC, a column decoder CDEC, a sense buffer SB, and a write amplifier WA.
  • the memory array ARY includes a plurality of volatile memory cells MC (dynamic memory cells) arranged in a matrix, a plurality of word lines WL and a plurality of bit line pairs BL and / BL connected to the memory cells MC. have.
  • the control circuit CNT includes a sense amplifier SA, a precharge circuit PRE, and a column switch CSW shown in FIG. 6 described later.
  • the memory cell is the same as a general DRAM memory cell, and includes a capacitor for holding data as electric charge and a transfer transistor disposed between the capacitor and the bit line BL (or / BL). Have.
  • the transfer transistor is connected to the word line WL. '
  • the TOEC selects a row decoder (not shown) for selecting a row block RBLK described later, a main word decoder MTO, and a word line.
  • Sub-word decoder for STO The main word decoder MWD selects one of the main word lines MWLX, which will be described later, according to the internal row address signals IRA11 to 16, and synchronizes the selected main word line MWLX with a control signal from the operation control circuit 24 to a low level.
  • Subword decoder STO is one of four word lines WL corresponding to the main word line MWLX activated, selected according to the internal row address signal IRA 9 _10.
  • the column decoder CDEC outputs a column line signal CL that turns on a column switch CSW that connects the bit lines BL and / BL to the local data bus lines LDB and / LDB according to the column address signals CA0 to 8 ( See Figure 6).
  • the sense buffer unit SB amplifies the signal amount of the read data on the local data bus lines LDB and / LDB during a read operation and outputs the amplified signal to the common data bus CDB.
  • the write amplifier unit WA amplifies the signal amount of write data on the common data bus CDB during a write operation and outputs the amplified signal to the local data bus lines LDB and / LDB.
  • FIG. 2 shows details of the memory core 30 shown in FIG. In the shaded portion in the figure, a connection portion of circuit and wiring common to a plurality of circuit blocks is formed.
  • the memory core 30 has 16 row blocks RBLK0 to RBLK15 (memory blocks) selected according to a 4-bit internal row address signal IRA17-20. Row blocks RBLK0 to RBLK15 are arranged along the vertical direction Y in the figure. Row blocks RBLK0-1 corresponding to the smaller side of the row address signal are arranged on both sides in the vertical Y direction.
  • the control circuits CNT are arranged between the row blocks RBLK adjacent to each other and outside the opening blocks RBLK0-1 located on both sides in the vertical Y direction in correspondence with the cell arrays ARY.
  • the control circuit CNT is connected to the cell array ARY via the switch circuit SW. Details of the control circuit CNT and the switch circuit SW will be described later with reference to FIG.
  • Each row block RBLK0-RBLK15 has four cell arrays ARY and five sub-word decoders SWD arranged along the horizontal direction X in the figure.
  • the four cell arrays ARY formed in each row lock RBLK0-15 are also called segments.
  • the sub-word decoders SWD are arranged between the cell arrays ARY adjacent to each other and outside the cell arrays ARY located at both ends in the horizontal direction X.
  • the main code decoder is located outside the sub word decoder SWD located on the rightmost side of the figure. Da MWD is located.
  • a thick broken line frame A in the figure indicates an area described in FIG. 5 described later. .
  • FIG. 3 shows an address map of the row blocks RBLK0-15 shown in FIG. Row locks RBLK0-15 are assigned in ascending order of address.
  • the memory capacity of each row block RBLK0-15 is 2 Mbits (128 k address XI6 I / O).
  • the illustrated address signal AD includes not only the external address signal AD but also the refresh address signal RFA.
  • FIG. 4 shows a state of the refresh address signal RFA20-9 in the partial refresh mode in the first embodiment.
  • the refresh counter 16 fixes the upper two bits RFA20-19 of the row address signal to low level (L) and counts using the remaining bits RFA18-9 Operate.
  • the refresh counter 16 fixes the upper 3 bits RFA20-18 of the address signal to low level (L) and uses the remaining bits RFA17-9. Count operation is performed.
  • the refresh address signal RFA20-17 selects one of the open block RBLK Used for Therefore, in the 1/2 partial mode, only the refresh address signal RFA corresponding to the row blocks RBLK0-7 is generated, and only the data of the input block RBLK0-7 is retained. In the 1/4 partial mode, only the refresh address signal RFA corresponding to the row lock RBLK0-3 is generated, and only the data of the input block RBLK0-3 is retained. In the 1/8 partial mode, only the refresh address signal RFA corresponding to the row block RBLK0-1 is generated, and only the data of the input block RBLK0-1 is retained. That is, the address map shown in FIG. 3 is configured.
  • the refresh address signal RFA16-11 is used to select one of the main mode lines LX in the selected block RBLK.
  • the refresh address signal RFA10-9 is used to select one of the four word lines WL connected to the selected main word line MWLX.
  • FIG. 5 shows details in the thick broken line frame A shown in FIG.
  • Each row block RBLK0-15 is connected to a control circuit CNT (such as a sense amplifier) via switch circuits SW adjacent above and below in the figure '.
  • the memory cell MC is connected to the control circuit CNT via the complementary bit lines BL and / BL and the switch circuit SW.
  • Each row of the switch circuits SW arranged in the horizontal direction in the figure operates simultaneously according to the bit line control signal BTL (or BTR).
  • the control circuit CNT located between the row blocks RBLK is shared by two adjacent row blocks RBLK.
  • the control circuit CNT located outside the row locks RBLK0-1 (RBLK0 not shown) at both ends of the memory core 30 is used only by one adjacent row lock RBLK0 or RBLK1.
  • the switch circuit SW is provided for using the control circuit CNT with two row locks RBLK.
  • one of a pair of switch circuits SW corresponding to each control circuit CNT shared by these block RBLKs receives bit line control signals BTL and BTR. It is turned off according to.
  • the switch circuit SW corresponding to each control circuit CNT occupied by one row lock RBLK is a function of the row lock RBLK. Seth Always on regardless of non-access.
  • the operation control circuit 24 shown in FIG. 1 turns off only the switch circuit SW connected to the input block RBLK15 and located on the row block RBLK1 side when accessing the row block RBLK1 during the partial refresh mode. do it.
  • the operation control circuit 24 includes, for example, a switch circuit SW connected to the row block RBLK14 and located on the row block RBLK15 side when accessing the port block RBLK15 during the partial refresh mode, and a row block RBLK1.
  • the switch circuit SW connected to the row block RBLK15 side must be turned off.
  • the power required to access the row blocks RBLK0-1 located at both ends of the memory core 30 is smaller than the power required to access the other block RBLK2-15. In this way, by allocating the row blocks RBLK0-1 that consume less power during access to the blocks accessed during the partial refresh mode, the power consumption during the partial refresh mode can be reduced as compared with the conventional case.
  • the mode line WL is connected to the sub mode decoder STO.
  • Each main mode line MWLX is commonly connected to four sub-word decoders STO. Then, as described above, one of the sub-code decoders SWD connected to the activated main-code line MWLX, which is selected according to the internal row address signal IRA9-10, activates the word line WL.
  • FIG. 6 shows details in the thick broken line frame B shown in FIG.
  • the control circuit CNT consists of the precharge circuit PRE, the sense amplifier SA and the column switch CSW.
  • bit lines BL and / BL of the memory array ARY are connected to the control circuit CNT via the bit line control signal BTL and the bit line control switch BT (switch circuit SW) controlled by the BTR. .
  • the bit line control switch BT switch circuit SW composed of nMOS transistors is turned on while receiving a high level bit line control signal BTL (or BTR) at the gate, and the bit line BL (or //) in the cell array ARY is turned on. BL) to the bit line BL (or / BL) in the control circuit CNT.
  • the high level voltages of the bit line control signals BTL and BTR are Gate of nMOS transistor ⁇ Boost voltage VPP is used to increase the source-to-source voltage and lower the on-resistance. Therefore, in order to change the logic levels of the bit line control signals BTL and BTR, power is consumed not only by the operation control circuit 24 shown in FIG. 1 but also by the boosted voltage generation circuit 18. Is done.
  • the power consumption for changing the logic level of the bit line control signals BTL and BTR is greater than the power consumption for changing the logic level of the control signal of the power supply voltage VDD.
  • the precharge circuit PRE includes a pair of nMOS transistors for connecting the complementary bit lines BL and / BL to the precharge voltage line VPR (VI I / 2), and a pair of nMOS transistors for connecting the bit lines BL and / BL to each other. It consists of an nMOS transistor.
  • the gate of the nMOS transistor of the precharge circuit PRE receives the bit line reset signal BRS output from the operation control circuit 24.
  • the sense amplifier SA is composed of a latch circuit whose power supply terminal is connected to the sense amplifier activation signals PSA and NSA signal lines output from the operation control circuit 24, respectively.
  • the signal lines of the sense amplifier activation signals PSA and NSA are connected to the sources of the pMOS and nMOS transistors that constitute the latch circuit, respectively.
  • the sense amplifier SA operates in synchronization with a control signal from the operation control circuit 24, and amplifies the signal amount of data on the bit lines BL and / BL.
  • the column switch CSW includes an nMOS transistor connecting the bit line BL and the local data bus line LDB, and an nMOS transistor connecting the bit line / BL and the low-power data bus line / LDB.
  • the gate of each nMOS transistor receives a column line signal CL generated by the column decoder CDEC shown in FIG.
  • the read data signals on the bit lines BL and / BL amplified by the sense amplifier SA are transmitted to the local data bus lines LDB and / LDB via the column switch CSW.
  • a write data signal supplied via the local data bus lines LDB and / LDB is written to the memory cell MC via the bit lines BL and / BL.
  • FIG. 7 shows details in the thick broken line frame C shown in FIG. Circuit shown in Figure 7 Is configured except for the bit line control switch BT connected to the bit line control signal BTL and the cell array ARY connected to the bit line control switch BT in FIG.
  • the bit line control switch BT connected to the bit line control signal BTL and the cell array ARY connected to the bit line control switch BT in FIG.
  • Row block RBLK0-1 is included in all partial areas (1/2, 1/4, 1/8 partial mode) that can be set by mode register 12 so the size of the set partial area Power consumption during the partial refresh mode can be reduced regardless of the power consumption.
  • the refresh address counter 16 fixes at least one of the upper bits RFA18-20 of the refresh address signal RFA to a low level according to the set value of the mode register 12. That is, the partial area (1/2, 1/4, 1/8 partial mode) is assigned to the smaller side of the address in the address map. For this reason, the power consumption during the partial refresh mode can be reduced without impairing the usability of the user using the pseudo SRAM.
  • FIG. 8 shows a row block according to the second embodiment of the semiconductor memory of the present invention. Circuits and signals that are the same as the circuits and signals described in the first embodiment are given the same reference numerals, and detailed descriptions thereof are omitted.
  • the semiconductor memory of this embodiment is formed as a pseudo SRAM using a CMOS process on a silicon substrate, as in the first embodiment. This pseudo SRAM has a memory capacity of 32 M bits (2 M addresses X 16 I / O), for example, and is used for a work memory mounted on a portable device such as a mobile phone.
  • the pseudo SRAM differs from the first embodiment in the address map indicating the memory area. More specifically, the bits of the row address signal allocated to select the row blocks RBLK0 to 15, the main word line MWLX, and the word line WL are set in the first implementation. It is different from the form. Also, the allocation of dynamic memory cells for retaining data during the partial refresh mode is different from that of the first embodiment.
  • the other configuration is the same as that of the first embodiment, and the entire block of the pseudo SRAM is the same as that of FIG. 1 except that the wiring rate of the code decoder TOEC is different.
  • Each row lock RBLK (any one of the row locks RBLK0 to RBLK15) has four cell arrays ARY and five subcode decoders STO (one of STO0-3) arranged along the horizontal direction of the figure, as in Fig. 2. have. That is, each row block RBLK has an even number of cell arrays ARY.
  • the sub-word decoders SWD (decode circuits, sub-decoders) are arranged between the cell arrays ARY adjacent to each other and outside the cell arrays ARY located at both ends in the horizontal direction in the figure.
  • the sub-word decoder SWD is connected to one main word line MWLX (one of MWLX0, 1, 2,...) Activated by the main word decoder MWD (main decoder) shown in FIG. 2 for each cell array ARY.
  • One of the corresponding four word lines WL (for example, indicated by an oval in the figure) is connected to the sub-word decode signals STOZ (SWD0Z-SWD3Z) and SWDX (SWD0X-SWD3X) corresponding to the internal row address signal IRA10-9.
  • the sub-word decoder SWD outputs a decode signal corresponding to the internal row address signal IRA10-9 to the read line WL.
  • the supply decode signals SWDZ and SWDX are complementary signals and are decode signals of the internal address signal IRA10-9.
  • the numbers at the end of the sub-code decoders SWD0-3 correspond to the binary numbers "00", "01", “10", and "11” indicated by the internal row address signal IRA10-9. For example, when the internal row address signal IRA10-9 indicates " ⁇ ", the sub-decoder STO1 is selected.
  • the odd-numbered sub-word decoders SWD0 (or SWD1) arranged in the horizontal direction in the figure operate by receiving the same sub-word decode signals SWD0Z and SWDOX (or SWD1Z and SWD1X).
  • the even-numbered sub-word decoders SWD2 (or SWD3) arranged in the horizontal direction in the figure operate by receiving the same sub-word decode signals STO2Z and SWD2X (or STO3Z and SWD3X).
  • the odd-numbered sub-word decoders SWD0-1 are assigned the same address
  • the even-numbered sub-word decoders SWD2-3 are assigned the same address. Odd-numbered subcode decoder SWD0-1 and even-numbered An address different from that of the first subword decoder STO2-3 is assigned.
  • the word line WL2 is driven by the three sub decoders STO2.
  • the word line WL0 indicated by the thick line is at this time, the word line WL0 is driven by the two sub-word decoders STO0, and the power required for the sub-word decoder SWD0 (or STO1) to select the word line WL is the sub-word decoder STO2 (or It is smaller than the power required for selecting the word line WL by STO3).
  • FIG. 9 shows details of the sub-word decoder SWD (STO2-3) shown in FIG.
  • the configuration of the sub-code decoder STO0-1 is the same as that of FIG. 9 except that the wired sub-code decode signals STOZ and SWDX are different.
  • Each sub-code decoder STO includes a CMOS inverter INV (a driver that outputs a decode signal) in which the source of the pMOS transistor PM1 is connected to the signal line of the supply decode signal SWDZ (SWD1Z-SWD3Z), and a CMOS inverter INV. It has an nMOS transistor 2 connected between a word line WL as an output and a ground line VSS. The input of the CMOS inverter INV is connected to the main lead line MWLX. The gate of the nMOS transistor # 2 is connected to the signal line of the sub-word decode signal STOX (SWD1X-SWD3X).
  • the high-level voltage of the sub-code decode signal SWDZ is set to the boost voltage VPP in order to set the activation voltage of the lead line WL to the boost voltage VPP higher than the external power supply voltage VDD. Therefore, the operation of the sub-word decoder STO consumes power not only in the sub-word decoder STO, but also in the booster circuit that generates the boosted voltage VPP (the boosted voltage generation circuit 18 in FIG. 1).
  • the refresh address signals RFA20, 17-15 are used to select one of the row lock RBLKs.
  • the refresh address signal RFA19-18 is used to select one of the sub-code decoders SWD0-3. That is, the refresh address signal RFA19-18 is used to select one of the four lead lines WL connected to the selected main lead line MWLX.
  • the refresh address signal RFA14-9 is used to select one of the main word lines MWLX in the selected row block RBLK.
  • the row blocks RBLK0-1 are arranged at both ends in the vertical direction Y of the memory core 30. Therefore, the power consumption for accessing the row blocks RBLK0-1 is smaller than the power consumption for accessing the other row blocks RBLK2-15.
  • the power required for selecting a line by the sub-decoder SWD0 (or STO1) selected during the 1/4 or 1/8 partial mode is reduced by the amount of power consumed by the sub-line decoder STO2-3. Power consumption required for selection operation is small. In this way, by setting the partial area so that the circuit block with lower power consumption operates during the refresh operation, the partial refresh is performed. Power consumption during the flash mode.
  • the same effects as in the above-described first embodiment can be obtained.
  • the memory cell MC corresponding to the small number of sub-code decoders STO0 (or STO0-1) operating at the same time is included in the partial area, so that the sub-word decoder operating during the partial refresh mode is provided.
  • the number of STOs can be reduced.
  • power consumption during the partial refresh mode can be reduced.
  • the sub-word decoder STO uses the boosted voltage VPP to drive the word line WL, the effect of reducing power consumption is great.
  • the memory cell MC connected to the word line WL corresponding to the sub-word decoder SWD0 (or STO0-1) is included in the partial area (1/4, 1/8 partial mode) that can be set by the mode register 12 and the sub-word decoder
  • the partial area is not dependent on the size of the set partial area. Power consumption during refresh mode can be reduced.
  • FIG. 11 shows the state of the refresh address signal RFA20-9 in the partial refresh mode in the third embodiment of the semiconductor memory of the present invention.
  • the same circuits and signals as the circuits and signals described in the first and second embodiments are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the semiconductor memory of this embodiment is formed as a pseudo SRAM using a CMOS process on a silicon substrate, as in the first embodiment.
  • This pseudo SRAM has a memory capacity of 32 M bits (2 M address X 16 I / O), for example, and is used as a work memory mounted on a portable device such as a mobile phone.
  • the refresh address signals RFA20-19, 16-15 are used to select one of the row blocks RBLK.
  • the refresh address signal RFA18-17 is used to select one of the word decoders STO0-3.
  • the refresh address signal RFA14-9 is used to select one of the main word lines MWLX in the selected input block RBLK.
  • Other configurations are the same as those of the first and second embodiments.
  • the power consumption per memory cell MC holding data in the 1/8 partial mode can be made smaller than the power consumption per memory cell MC holding data in the 1/4 partial mode.
  • the present invention is applied to a pseudo SRAM having 16 row blocks RBLK0-15.
  • the present invention is not limited to such an embodiment.
  • the present invention can be applied to a pseudo SRAM having three or more row blocks RBLK.
  • the partial area is limited to the row lock RBLK0-1 at both ends of the memory core. Therefore, the configuration of the second embodiment has a remarkable effect.
  • the present invention is applied to a pseudo SRAM.
  • the present invention is not limited to such an embodiment.
  • the present invention may be applied to a DRAM.
  • power consumption (standby current) during the partial refresh mode can be reduced by including a memory block with low power consumption in the partial area.
  • power consumption (standby current>) in the partial refresh mode can be reduced.

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Abstract

一方向に沿って配置されるメモリブロックのうち、両端のメモリブロックをパーシャル領域に含ませる。両端のメモリブロックを動作させる制御回路の一部は、他のメモリブロックに共有されないため、制御回路をメモリブロックに接続するスイッチ回路は、常時オン状態に設定可能である。スイッチ回路のオン／オフ制御が不要になるため、両端のメモリブロックのアクセスに伴う消費電力は、他のメモリブロックに比べて小さい。したがって、両端のメモリブロックをパーシャル領域に含ませることで、パーシャルリフレッシュモード中の消費電力（スタンバイ電流）を削減できる。

Description

明細書
, 半導体メモリ 技術分野
本発明は、 ダイナミックメモリセルを有し、 パーシャルリフレッシュモードを 有する半導体メモリに関する。 背景技術
携帯電話等の携帯端末に必要なメモリ容量は、 年々増加している。. このような 中、 ダイナミック RAM (以下、 DRAMと称す） 力 従来のスタティック RAM (以下、 SRAMと称す）に代わり、携帯端末のワークメモリとして使用されてきている。 DRAM は、メモリセルを構成する素子数が SRAMに比べて少ないため、チップサイズを小 さくでき、 チップコストを SRAMより低くできる。
一方、 携帯端末に実装される半導体メモリは、 バッテリーを長時間使用可能に するために低消費電力であることが要求されている。 DRAMは、 SRAMと異なり、 メ モリセルに書き込まれたデータを保持するために定期的にリフレッシュ動作が必 要である。 このため、 DRAMを携帯端末のワークメモリとして使用する場合、 携帯 端末を使用していない状態でもデータを保持しておくだけで電力が消費され、 バ ッテリーが消耗してしまう。
DRAMのスタンバイ時 （低消費電力モード時） の消費電力を減らすために、 パー • シャルリフレッシュ技術が開発されている （特開 2 0 0 0— 2 9 8 9 8 2号公報 等）。パーシャルリフレッシュ機能を有する DRAMでは、 スタンバイ状態 （パーシ ャルリフレッシュモード〉 において、 データを保持するメモリセルを限定するこ とで、 リフレッシュするメモリセル数を減らしている。 リフレッシュするメモリ セルを減らすことで、 リフレッシュ回数が減るため、 パーシャルリフレッシュモ 一ド中の消費電力を削減できる。
以下、 本発明に関連する先行技術文献を記載する。
特許文献 1 ：特開 2 0 0 0— 2 9 8 9 8 2号公報 発明の開示
本発明の目的は、 ダイナミックメモリセルを有し、 パーシャルリフレッシュモ 一ドを有する半導体メモリにおいて、 パーシャルリフレッシュモード中の消費電 力 （スタンバイ電流） を削減することにある。
本発明の第 1の形態では、 半導体メモリにおいて、 ダイナミック.メモリセルを 有し、 同時に動作しない 3以上のメモリブロックは、 一方向に沿つ,て配置されて いる。 互いに隣接するメモリプロックの間に配置される制御回路は、 これ等隣接 するメモリプロックで共有され、 隣接するメモリプロックの一方の動作に同期し て動作する。 一方向の両端に配置されるメモリプロックの外側にそれぞれ配置さ れる制御回路は、 これ等メモリブロックの動作に同期してそれぞれ動作する。 ス イッチ回路は、 各制御回路を、 この制御回路に隣接するメモリブロックに接続す る。
動作制御回路は、 両端のメモリブ口ックの外側に位置する制御回路に対応する スィッチ回路を、 一部のメモリセルのデータのみを保持するパーシャルリフレツ シュモード中に常時オンする。 このため、 両端のメモリブロックがアクセスされ る場合のほうが、 それ以外のメモリプロックがアクセスされる場合より、 オンす るスィッチ回路の数 （スィッチ回路のオン _ オフ動作の頻度） を少なくできる。 したがって、パーシャル領域を、両端のメモリブロックを含んで設定することで、 パーシャルリフレッシュモード中の消費電力 （スタンバイ電流） を削減できる。 ここで、 パーシャル領域は、 パーシャルリフレッシュモード中にリフレッシュ動 作が実行されるメモリブロックを示す。 .
例えば、 制御回路は、 センスアンプ、 プリチャージ回路およびコラムスィッチ の少なくともいずれかである。 スィッチ回路は、 各メモリブロックのメモリセル に接続されたビット線をこれ等回路に接続するビット線制御スィッチである。 本発明の第 1の形態の好ましい例では、 スィッチ回路は、 nMOS トランジスタで 構成されている。 nMOS トランジスタのゲートに供給されるスィツチ制御信号の高 レベル電圧は、 昇圧電圧生成回路により生成される昇圧電圧である。 このため、 スィッチ回路をオンさせるためには、 昇圧電圧生成回路の動作が必要であり、 半 導体メモリ全体の消費電力は大きくなる。 しかし、 本発明では、 上述したように パーシャルリフレッシュモード中に動作するスィツチ回路の数が少ないため、 消 費電力の削減効果を大きくできる。
本発明の第 1の形態の好ましい別の例では、 モードレジスタは、 パーシャル領 域の大きさを変更するために、 半導体メモリの外部から設定される。 両端のメモ リブロックは、 設定可能な複数のパーシャル領域に含まれる。 このため、 設定さ れたパーシャル領域の大きさに依存せず、 パーシャルリフレッシュモード中の消 費電力を削減できる。
本発明の第 1の形態の好ましい別の例では、リフレッシュァドレスカウンタは、 メモリセルをリフレッシュするためのリフレッシュアドレスを順次生成する。 パ 一シャル領域に含まれるメモリプロックは、 ァドレスマップの中でァドレスの小 さい側に割り当てられる。 リフレッシュアドレスカウンタは、 パーシャルリフレ ッシュモード中に、 上位の少なくとも 1ビットが低レベルに固定されたリフレツ シュアドレスを出力する。 このため、 半導体メモリを使用するユーザの使い勝手 を損なうことなく、 パーシャルリフレッシュモード中の消費電力が低い半導体メ モリを提供できる。
本発明の第 2の形態では、 半導体メモリにおいて、 ダイナミックメモリセルを 有する偶数個のセルアレイは、一方向に沿って配置されている。デコード回路は、 互いに隣接するセルアレイの間および一方向の両端に配置されるセルアレイの外 側にそれぞれ配置される。 一方向の端から奇数番目のデコード回路は、 互いに同 じアドレスが割り当てられる。 一方向の端から偶数番目のデコード回路は、 互い に同じァドレスが割り当てられる。 奇数番目のデコード回路と偶数番目のデコー ド回路とは、 互いに異なるァドレスが割り当てられる。
セルアレイの間に配置されるデコード回路は、 両側に隣接する二つセルアレイ にデコード信号を出力するドライバを有している。 一方向の両端のセルアレイの 外側に配置されるデコード回路は、 隣接する一つのセルアレイにデコード信号を 出力するドライバを有している。 パーシャル領域は、 偶数番目のデコード回路の ドライバに接続されたメモリセルを含んで設定される。 このため、 パーシャルリ フレッシュモード中に動作するデコード回路の数を、 相対的に少なくでき、 消費 電力を削減できる。 ここで、 パーシャル領域は、 メモリセルの一部のデータのみ を保持するパーシャルリフレッシュモード中にリフレッシュ動作が実行されるメ モリセノレを示す。
例えば、 半導体メモリは、 上位アドレスをデコードするメインデコーダと、 メ ィンデコーダの出力に応じて下位ァドレスをデコードするサブデコーダとを有し ており、 上記デコード回路は、 サブデコーダである。 また、 デコード回路が出力 するデコード信号は、 メモリセルの転送トランジスタのゲートに接続されるヮー ド線に供給される。
本発明の第 2の形態の好ましい例では、 モードレジスタは、 パーシャル領域の 大きさを変更するために、 半導体メモリの外部から設定される。 偶数番目のデコ 一ド回路に対応するメモリセルは、設定可能な複数のパーシャル領域に含まれる。 奇数番目のデコード回路に対応するメモリセルは、 設定可能な複数のパーシャル 領域に含まれない。 このため、 設定されたパーシャル領域の大きさに依存せず、 パーシャルリフレッシュモード中の消費電力を削減できる。 図面の簡単な説明
図 1は、 本発明の半導体メモリの第 1の実施形態を示すプロック図である。 図 2は、 図 1に示したメモリ コアの詳細を示すプロック図である。
図 3は、 図 2に示したロウプロックのァドレスマップを示す説明図である。 図 4は、 第 1の実施形態において、 パーシャルリフレッシュモード中のリフレ ッシュアドレス信号の状態を示す説明図である。
図 5は、 図 2に示した破線の太い破線枠 A内の詳細を示すブロック図である。 図 6は、 図 5に示した破線の太い破線枠 B内の詳細を示す回路図である。
図 7は、 図 5に示した破線の太い破線枠 C内の詳細を示す回路図である。
図 8は、 本発明の半導体メモリの第 2の実施形態におけるロウブロックを示す ブロック図である。
図 9は、 図 8に示したサブワードデコーダの詳細を示す回路図である。
図 1 0は、 第 2の実施形態において、 パーシャルリフレッシュモード中のリフ レツシュアドレス信号の状態を示す説明図である。 図 1 1は、 本発明の半導体メモリの第 3の実施形態におけるパーシャルリフレ ッシュモード中のリフレッシュァドレス信号の状態を示す説明図である。 発明を実施するための最良の形態
以下、 本発明の実施形態を図面を用いて説明する。 図中の二重丸は、 外部端子 を示している。 図中、 太線で示した信号線は、 複数本で構成されている。 また、 太線が接続されているブロックの一部は、 複数の回路で構成されている。 外部端 子を介して供給される信号には、 端子名と同じ符号を使用する。 また、 信号が伝 達される信号線には、 信号名と同じ符号を使用する。
図 1は、 本発明の半導体メモリの第 1の実施形態を示している。 この半導体メ モリは、 シリコン基板上に CMOSプロセスを使用して擬似 SRAMとして形成されて いる。 擬似 SRAMは、 DRAMのメモリコアを有し、 SRAMのインタフェースを有して いる。擬似 SRAMは、外部からリフレッシュコマンドを受けることなく、チップ内 部で定期的にリフレツシュ動作を実行し、 メモリセルに書き込まれたデータを保 持する。 この擬似 SRAMは、 えば、 メモリ容量が 3 2 Mビッ ト （2 Mァドレス X 1 6 I / O ) であり、 携帯電話等の携帯機器に搭載されるワークメモリに使用さ れる。
擬似 SRAMは、動作モードとして、読み出し動作、書き込み動作およぴリフレツ シュ動作を実行する通常動作モードと、 リフレッシュ動作のみを実行する低電力 モードとを有している。 低電力モードは、 セルフリフレッシュモードとパーシャ ルリフレッシュモードとを含んでいる。 セルフリフレッシュモードでは、 擬似 ■· SRAM内の全てのメモリセルは、 定期的にリフレッシュされる。
パーシャルリフレッシュモードでは、擬似 SRAM内の一部のメモリセルのみが定 期的にリフレッシュされる。 すなわち、 セルフリフレッシュモードでは、 全ての メモリセルのデータが保持され、 パーシャルリフレッシュモードでは、 一部のメ モリセルのみのデータが保持される。 パーシャルリフレッシュモードを有する擬 似 SRAMでは、データを保持するメモリ容量を選択的に小さくできるため、パーシ ャルリフレッシュモード中の消費電力 （スタンバイ電流） は、 セルフリフレツシ ュモード中の消費電力より小さくなる。 読み出し動作および書き込み動作は、 外部端子を介して供給される読み出しコ マンドおょぴ書き込みコマンドに応じて実行される。 リフレッシュ動作は、 擬似
SRAM内部で生成されるリフレッシュ要求に応じて、外部のシステムに認識される ことなく実行される。
擬似 SRAMは、 コマンド制御回路 1 0、 モードレジスタ 1 2、 リフレッシュタイ マ 1 4、 リフレッシュアドレスカウンタ 1 6、 昇圧電圧生成回路 1 8、 アドレス 入力回路 2 0、 データ入出力回路 2 2、 動作制御回路 2 4、 リフレッシュ制御回 路 2 6、 アドレス切替回路 2 8およびメモリコア 3 0を有している。 なお、 図 1 では、 本発明の説明に必要な主要な信号のみを示している
コマンド制御回路 1 0は、外部端子から供給されるコマンド信号 CMD (例えば、 チップィネーブル信号/ CE、書き込みイネ一プル信号/ WE、出カイネーブル信号/ 0E など） を受信する。 コマンド制御回路 1 0は、 受信したコマンド信号 CMDに応じ て、 読み出し動作を実行するための読み出し制御信号 RDZおよび書き込み動作を 実行するための書き込み制御信号 TOZ等を出力する。 また、 コマンド制御回路 1 0は、 コマンド信号 CMDがパーシャルリフレッシュモードを示すときに、 モード レジスタ 1 2に設定された内容に応じてパーシャルリフレッシュモード信号 PMDZを活性化する。
モードレジスタ 1 2は、擬似 SRAMの動作モードを設定するためのレジスタであ る。 モードレジスタ 1 2は、 コマンド端子 CMDを介してモードレジスタ設定コマ ンドが供給されるときに、データ端子 DQに供給されるデータ信号の論理レベルに 応じて設定される。 そして、 モードレジスタ 1 2内のモードビッ ト （ 1 ビッ ト） によって、 低電力モード中に、 通常のセルフリフレッシュを実行するか （セルフ リフレッシュモード） 、 パーシャルリフレッシュを実行するカゝ （パーシャルリフ レッシュモード） が設定される。 さらに、 パーシャルリフレッシュモードが設定 されたとき、 モードレジスタ 1 2内のパーシャルモードビッ ト PMD ( 2ビット） によって、 パーシャルリフレッシュによってデータが保持されるメモリ容量が 3 種類のいずれかに設定される。
リフレッシュタイマ 1 4は、所定の周期でリフレッシュ要求信号 RQを出力する。 リフレッシュァドレスカウンタ 1 6は、 低レベルのパーシャルモード信号 PMDZ を受けているときに （通常動作モードまたはセルフリフレッシュモード） 、 リフ レッシュ要求信号 RQに応じてカウント動作し、 1 2ビッ トのリフレッシュァドレ ス信号 RFA9- 20を出力する。 リフレッシュアドレス信号 RFA9- 20は、 後述するヮ 一ド線 WLを選択するためのロウァドレス信号である。リフレッシュアドレスカウ ンタ 1 6は、高レベルのパーシャルモード信号 PMDZを受けているときに（パーシ ヤノレリフレッシュモード） 、 モードレジスタ 1 2のノ —シャノレモードビット PMD に応じて、リフレッシュアドレス信号 RFA18- 20の少なくとも 1 ビッ トを低レベル に固定し、残りのビットをリフレッシュ要求信号 RQに応じてカウント動作し、 リ フレッシュァドレス信号 RFA9- 20として出力する。
昇圧電圧生成回路 1 8は、 外部電源電圧 VDDを昇圧して昇圧電圧 VPPを生成す る。 昇圧電圧 VPPは、 後述するサブヮードデコーダ STOの電源電圧 （ワード線 WL の高レベル電圧）および後述するビット線制御信号 BTの高レベル電圧に使用され る。
ァ ドレス入力回路 2 0は、 ァドレス端子から供給されるァドレス信号 AD0-20 を受信し、 受信した信号をコラムアドレス信号 CA0- 8 およびロウアドレス信号
RA9-20 として出力する。 ロウァドレス信号 RA9-20は、 読み出し動作および書き 込み動作においてヮード線 WLを選択するために供給される。コラムァドレス信号
CAは、 読み出し動作おょぴ書き込み動作において後述するビット線 BL、 /BLを選 択するために供給される。
データ入出力回路 2 2は、 読み出し動作時に、 メモリコア 3 0からコモンデー タバス CDBを介して転送される読み出しデータを外部端子 DQ0-15に出力する。デ ータ入出力回路 2 2は、 書き込み動作時に、 書き込みデータを外部端子 DQ0-15 を介して受信し、 受信したデータをコモンデータパス CDBを介してメモリコア 3
0に転送する。
動作制御回路 2 4は、 読み出し制御信号 RDZ、 書き込み制御信号 WRZおよびリ フレッシュ開始信号 RSZのいずれかを受けたときに、 メモリコア 3 0の動作を制 御する複数の制御信号を出力する。制御信号として、 ヮード線 WLの活性化タイミ ングを決める信号、センスアンプの活性化タイミングを決める信号（図 6の PSA、 NSA) 、 相補のビット線 BL、 /BLのプリチャージタイミング （ィコライズタイミン グ） を決める信号 （図 6の BRS) 、 およびビット線 BL、 /BLをセンスアンプ等の 制御回路に接続する信号 （図 6の BTL、 BTR) 等がある。 動作制御回路 2 4は、 外 部から供給される読み出しコマンドおよび書き込みコマンド （コマンド信号 CMD) と、 内部で発生するリフレッシュコマンド （リフレッシュ要求信号 RQ) のどちら を優先させるかを決めるアービタの機能も有している。 動作制御回路 2 4は、 リ フレッシュコマンドに応答してリフレッシュ動作を実行するときに、 リフレツシ ュ信号 REFZを活性化 （高レベル） する。
リフレッシュ制御回路 2 6は、リフレッシュ要求信号 RQに応答してリフレツシ ュ開始信号 RSZを出力する。 アドレス切替回路 2 8は、 低レベルのリフレッシュ 信号 REFZを受けるときに （通常動作モード） 、 ロウアドレス信号 RA9- 20を内部 ロウアドレス信号 IRA9-20として出力する。 アドレス切替回路 2 8は、 高レベル のリフレッシュ信号 REFZを受けるときに（パーシャルリフレッシュモードまたは セルフリフレッシュモード） 、 リフレッシュアドレス信号 RFA9- 20を内部ロウァ ドレス信号 IRA9- 20として出力する。 すなわち、 読み出し動作および書き込み動 作では、外部から供給されるロウアドレス信号 RA9- 20が選択され、 リフレッシュ 動作では、 内部で生成されるリフレッシュァドレス信号 RFA9- 20が選択される。 メモリコア 3 0は、 メモリアレイ ARY、 制御回路 CNT、 ワードデコーダ WDEC、 コラムデコーダ CDEC、 センスバッファ SBおよびライトアンプ WAを有している。 メモリアレイ ARYは、 マトリ ックス状に配置された複数の揮発性のメモリセル MC (ダイナミックメモリセル） と、 メモリセル MCに接続された複数のワード線 WL および複数のビット線対 BL、 /BLとを有している。 制御回路 CNTは、 後述する図 6に示すセンスアンプ SA、プリチャージ回路 PREおよぴコラムスィツチ CSWを有 している。
メモリセル は、 一般の DRAMのメモリセルと同じであり、 データを電荷とし て保持するためのキャパシタと、 このキャパシタとビット線 BL (または、 /BL) との間に配置された転送トランジスタとを有している。 転送トランジスタのグー トは、 ワード線 WLに接続されている。 '
ヮ一ドデコ一ダ TOECは、 後述するロウブロック RBLKを選択するためのロウデ コーダ （図示せず） 、 メインワードデコーダ MTO、 およびワード線 を選択する ためのサブワードデコーダ STOを有している。 メインワードデコーダ MWDは、 内 部ロウァドレス信号 IRA11- 16に応じて後述するメィンヮード線 MWLXのいずれか を選択し、選択したメインワード線 MWLXを動作制御回路 2 4からの制御信号に同 期して低レベルに変化させる。 サブワードデコーダ STOは、 活性化されたメイン ワード線 MWLX に対応する 4本のワード線 WL の一つを、 内部ロウアドレス信号 IRA9_10に応じて選択する。 コラムデコーダ CDECは、 コラムアドレス信号 CA0- 8 に応じて、 ビット線 BL、 /BLとローカルデータバス線 LDB、 /LDBとをそれぞれ接 続するコラムスィツチ CSWをオンさせるコラム線信号 CLを出力する（図 6参照）。 センスバッファ部 SB は、 読み出し動作時にローカルデータバス線 LDB、 /LDB 上の読み出しデータの信号量を増幅し、 コモンデータバス CDBに出力する。 ライ トアンプ部 WAは、書き込み動作時にコモンデータバス CDB上の書き込みデータの 信号量を増幅し、 ローカルデータバス線 LDB、 /LDBに出力する。
図 2は、 図 1に示したメモリコア 3 0の詳細を示している。 図中の網掛け部分 には、複数の回路プロックに共通の回路おょぴ配線の接続部等が形成されている。 メモリコア 3 0は、 4ビットの内部ロウァドレス信号 IRA17- 20に応じて選択され る 1 6個のロウブロック RBLK0- RBLK15 (メモリブロック） を有している。 ロウブ ロック RBLK0 - RBLK15は、図の縦方向 Yに沿って配置されている。 ロウアドレス信 号の小さい側に対応するロウブロック RBLK0-1は、 縦方向 Yの両側にそれぞれ配 置されている。 制御回路 CNTは、互いに隣接するロウブロック RBLKの間と、縦方 向 Yの両側に位置する口ゥブロック RBLK0-1の外側に、 セルァレイ ARYにそれぞ れ対応して配置されている。制御回路 CNTは、スィツチ回路 SWを介してセルァレ ィ ARYに接続されている。制御回路 CNTおよびスィッチ回路 SWの詳細は、後述す る図 6で説明する。
各ロウブロック RBLK0- RBLK15は、図の横方向 Xに沿って配置される 4つのセル アレイ ARY と 5つのサブワードデコーダ SWD とを有している。 各ロウプロック RBLK0-15に形成される 4つのセルアレイ ARYは、 セグメントとも称される。 サブ ワードデコーダ SWDは、 互いに隣接するセルアレイ ARYの間と、 横方向 Xの両端 に位置するセルアレイ ARYの外側に配置されてる。各口ゥプロック RBLKにおいて、 図の最も右側に位置するサブワードデコーダ SWDの外側に、 メインヮードデコ二 ダ MWDが配置されている。 図中の太い破線枠 Aは、 後述する図 5に記載する領域 を示している。 .
図 3は、 図 2に示したロウブロック RBLK0- 15のァ ドレスマップを示している。 ロウプロック RBLK0- 15は、アドレスが小さい側から順に割り当てられている。各 ロウブロック RBLK0- 15のメモリ容量は、 2 Mビッ ト （ 1 2 8 kアドレス X I 6 I /O )である。なお、図示したァドレス信号 ADは、外部ァドレス ADだけでなく、 リフレッシュァドレス信号 RFAも含んでいる。
モードレジスタ 1 2のパーシャルモードビッ ト PMDが 2進数で "00 のとき、 太 枠で示した口ゥプロック RBLK0- 7のメモリ容量である 1 6 Mビットのデータが保 持される。 パーシャルモードビット PMDが 2進数で" 01"のとき、 太枠で示した口 ゥブロック RBLK0 - 3 のメモリ容量である 8 Mビッ トのデータが保持される （1/4 パーシャルモード） 。 パーシャルモードビット PMDが 2進数で "10"のとき、 太枠 で示したロウプロック RBLK0-1のメモリ容量である 4 Mビットのデータが保持さ れる （1/8パーシャノレモード） 。 ロウプロック RBLK0- 1は、 何れのパーシヤノレモ ードにおいてもそのデータが保持される。 このように、 パーシャルリフレッシュ モード中、 データを保持するメモリ容量は、 選択的に小さくできる。 なお、 1/2、 1/4、 1/8は、 擬似 SRAM全体のメモリ容量 （3 2 Mビット） に対するパーシャル リフレッシュモード中に保持されるメモリ容量の割合を示している。
図 4は、 第 1の実施形態において、 パーシャルリフレッシュモード中のリフレ ッシュアドレス信号 RFA20- 9の状態を示している。 図 1に示したリフレッシュ力 ゥンタ 1 6は、 1/2パーシャルモード中 （PMD= "00") 、 ロウアドレス信号の最上 位ビット RFA20を低レベル （L ) に固定し、 残りのビット RFA19-9を用いてカウ ント動作する。 リフレッシュカウンタ 1 6は、 1/4 パーシャルモード中 （PMD = "01") 、 ロウアドレス信号の上位 2ビット RFA20- 19を低レベル （L ) に固定し、 残りのビット RFA18- 9を用いてカウント動作する。リフレッシュカウンタ 1 6は、 1/8 パーシャルモード中 （PMD が = "10") 、 口ゥァドレス信号の上位 3ビット RFA20-18を低レベル （L ) に固定し、 残りのビット RFA17- 9を用いてカウント動 作する。
リフレッシュァドレス信号 RFA20- 17は、 口ゥプロック RBLKの一つを選択する ために使用される。 このため、 1/2パーシャルモードでは、 ロウブロック RBLK0- 7 に対応するリフレッシュァドレス信号 RFAのみが生成され、口ゥプロック RBLK0- 7 のデータのみが保持される。 1/4 パーシャルモードでは、 ロウプロック RBLK0 - 3 に対応するリフレッシュァドレス信号 RFAのみが生成され、口ゥプロック RBLK0 - 3 のデータのみが保持される。 1/8 パーシャルモードでは、 ロウブロック RBLK0- 1 に対応するリフレッシュァドレス信号 RFAのみが生成され、口ゥプロック RBLK0-1 のデータのみが保持される。 すなわち、 図 3に示したア ドレスマップが構成され る。
リフレッシュァドレス信号 RFA16- 11は、 選択された口ゥプロック RBLK内のメ インヮード線丽 LXの一つを選択するために使用される。リフレッシュァドレス信 号 RFA10- 9は、 選択されたメインヮード線 MWLXに接続される 4本のワード線 WL の一つを選択するために使用される。
図 5は、 図 2に示した太い破線枠 A内の詳細を示している。 各ロウブロック RBLK0-15は、図の上下に隣接するスィツチ回路 SWを介して制御回路 CNT (センス アンプ等） に接続されている'。 具体的には、 メモリセル MC は、 相補のビット線 BL、 /BLおよびスィッチ回路 SWを介して制御回路 CNTに接続されている。 図の横 方向に並ぶスィッチ回路 SWの列は、 ビッ ト線制御信号 BTL (または、 BTR) に応 じて、 それぞれ同時に動作する。
ロウブロック RBLKの間に位置する制御回路 CNTは、隣接する二つのロウプロッ ク RBLKに共有されている。メモリコア 3 0の両端のロウプロック RBLK0-1 (RBLK0 は図示せず） の外側に位置する制御回路 CNT は、 隣接する一つのロウプロック RBLK0または RBLK1のみで使用される。
スィツチ回路 SWは、 制御回路 CNTを二つのロウプロック RBLKで使用するため に設けられている。互いに隣接する二つのロウブロック RBLKの一方がアクセスさ れるときに、これ等口ゥプロック RBLKに共有される各制御回路 CNTに対応する一 対のスィツチ回路 SWの一方は、ビット線制御信号 BTL、BTRに応じてオフされる。 ロウプロック RBLKがアクセスされないとき、各制御回路 CNTに対応する一対のス イッチ回路 は、 ともにオンしている。 一方、 一つのロウプロック RBLKに占有 される各制御回路 CNTに対応するスィツチ回路 SWは、 ロウプロック RBLKのァク セス ·非アクセスに拘わらず常にオンしている。
すなわち、 図 1に示した動作制御回路 2 4は、 パーシャルリフレッシュモード 中に、 ロウブロック RBLK1をアクセスするときに、 口ゥブロック RBLK15に接続さ れロゥブロック RBLK1側に位置するスィツチ回路 SWのみをオフすればよい。口ゥ ブロック RBLK0でも同様である。 これに対して、 動作制御回路 2 4は、 パーシャ ゾレリフレッシュモード中に、例えば、口ゥプロック RBLK15をアクセスするときに、 ロウブロック RBLK14に接続されロウプロック RBLK15側に位置するスィツチ回路 SWと、 ロウプロック RBLK1に接続されロウブロック RBLK15側に位置するスイツ チ回路 SWとを、 ともにオフしなくてはならない。
したがって、 メモリコア 3 0の両端に位置するロウブロック RBLK0-1をァクセ スするために必要な電力は、他の口ゥプロック RBLK2- 15をアクセスするために必 要な電力より少ない。 このように、 アクセス中の消費電力の少ないロウブロック RBLK0-1 をパーシャルリフレッシュモード中にアクセスされるプロックに割り当 てることで、 パーシャルリフレッシュモード中の消費電力を従来に比べ削減でき る。
ヮード線 WLは、サブヮードデコーダ STOに接続されている。各メインヮード線 MWLXは、 4つのサブワードデコーダ STOに共通に接続されている。 そして、 上述 したように、活性化されたメインヮード線 MWLXに接続されたサブヮードデコーダ SWDのうち、 内部ロウアドレス信号 IRA9- 10に応じて選択される一つが、 ワード 線 WLを活性化する。
図 6は、 図 5に示した太い破線枠 B内の詳細を示している。 制御回路 CNTは、 ■ · プリチャージ回路 PRE、センスアンプ SAおよぴコラムスィツチ CSWで構成される。
メモリアレイ ARYのビット線 BL、/BLは、上述したように、ビット線制御信号 BTL、 ' BTRで制御されるビット線制御スィッチ BT (スィッチ回路 SW) を介して制御回路 CNTに接続されている。
nMOS トランジスタで構成されるビット線制御スィツチ BT (スィツチ回路 SW) は、 ゲートで高レベルのビット線制御信号 BTL (または BTR) を受けている間オン し、 セルァレイ ARY内のビット線 BL (または/ BL) を制御回路 CNT内のビット線 BL (または/ BL) に接続する。 ビッ ト線制御信号 BTL、 BTRの高レベル電圧は、 、 nMOS トランジスタのゲート ■ ソース間電圧を高く し、 オン抵抗を下げるために、 昇圧電圧 VPPが使用される。 このため、 ビット線制御信号 BTL、 BTRの論理レベル を変えるためには、 図 1に示した動作制御回路 2 4で電力が消費されるだけでな く、 昇圧電圧生成回路 1 8でも電力が消費される。 したがって、 ビット線制御信 号 BTL、 BTR の論理レベルを変えるための消費電力は、 電圧振幅が電源電圧 VDD の制御信号の論理レベルを変えるための消費電力より大きい。 パーシャルリフレ ッシュモード中に、 昇圧電圧 VPPの使用頻度を下げることで、 消費電力の削減効 果を大きくできる。
プリチャージ回路 PREは、 相補のビット線 BL、 /BLをプリチャージ電圧線 VPR (VI I/2) にそれぞれ接続するための一対の nMOS トランジスタと、 ビット線 BL、 /BLを互いに接続するための nMOS トランジスタとで構成されている。プリチヤ一 ジ回路 PREの nMOS トランジスタのゲートは、動作制御回路 2 4から出力されるビ ット線リセット信号 BRSを受けている。
センスアンプ SAは、電源端子が動作制御回路 2 4から出力されるセンスアンプ 活性化信号 PSA、NSAの信号線にそれぞれ接続されたラッチ回路で構成されている。 センスアンプ活性化信号 PSA、 NSAの信号線は、 ラッチ回路を構成する pMOS トラ ンジスタおよび nMOS トランジスタのソースにそれぞれ接続されている。センスァ ンプ SAは、 動作制御回路 2 4からの制御信号に同期して動作し、 ビット線 BL、 /BL上のデータの信号量を増幅する。
コラムスィツチ CSWは、ビット線 BLとローカルデータバス線 LDBとを接続する nMOS トランジスタと、 ビット線/ BL とロー力ルデータバス線/ LDB とを接続する nMOS トランジスタとで構成されている。 各 nMOS トランジスタのゲートは、 図 1 に示したコラムデコーダ CDECで生成されるコラム線信号 CLを受けている。 読み 出し動作時に、センスアンプ SAで増幅されたビット線 BL、 /BL上の読み出しデー タ信号は、 コラムスィッチ CSWを介してローカルデータバス線 LDB、 /LDBに伝達 される。 書き込み動作時に、 ローカルデータバス線 LDB、 /LDBを介して供給され る書き込みデータ信号は、 ビット線 BL、 /BLを介してメモリセル MCに書き込まれ る。
図 7は、 図 5に示した太い破線枠 C内の詳細を示している。 図 7に示した回路 は、図 6のビット線制御信号 BTLに接続されたビット線制御スイッチ BTおよびこ のビット線制御スィツチ BTに接続されたセルァレイ ARYを除いて構成されている 以上、 本実施形態では、 パーシャルリフレッシュモード中にオンしているビッ ト線制御スィツチ BTに接続された口ゥプロック RBLK0- 1を、パーシャル領域に含 めることで、 パーシャルリフレッシュモード中にオン Zオフ動作するビット線制 御スィツチ BTの数を少なぐできる。 この結果、パーシャルリフレッシュモード中 の消費電力 （スタンバイ電流） を削減できる。 特に、 ビット線制御スィッチ BT を構成する nMOS トランジスタは、ゲートで昇圧電圧 VPPを受けるため、消費電力 の削減効果は大きい。
ロウブロック RBLK0- 1を、 モードレジスタ 1 2により設定可能な全てのパーシ ャル領域 （1/2、 1/4、 1/8 パーシャルモード） に含めたので、 設定されたパーシ ャル領域の大きさに依存せず、 パーシャルリフレッシュモード中の消費電力を削 減できる。
リフレッシュァドレスカウンタ 1 6は、モードレジスタ 1 2の設定値に応じて、 リフレッシュァドレス信号 RFAの上位ビット RFA18- 20の少なくとも 1 ビットを低 レベルに固定する。 すなわち、 パーシャル領域 （1/2、 1/4、 1/8 パーシャルモー ド）は、ァドレスマップの中でァドレスの小さい側に割り当てられる。このため、 擬似 SRAMを使用するユーザの使い勝手を損なうことなく、パーシャルリフレツシ ュモード中の消費電力を削減できる。
図 8は、 本発明の半導体メモリの第 2の実施形態におけるロウブロックを示し ている。 第 1の実施形態で説明した回路 ·信号と同一の回路 ·信号については、 同一の符号を付し、 これ等については、 詳細な説明を省略する。 この実施形態の 半導体メモリは、第 1の実施形態と同様に、シリ コン基板上に CMOSプロセスを使 用して擬似 SRAMとして形成されている。 この擬似 SRAMは、 例えば、 メモリ容量 が 3 2 Mビット （2 Mアドレス X 1 6 I / O ) であり、 携帯電話等の携帯機器に 搭載されるワークメモリに使用される。
擬 SRAMは、メモリ領域を示すァドレスマツプが第 1の実施形態と相違してい る。 より詳細には、 ロウブロック RBLK0 - 15、 メインワード線 MWLXおよびワード 線 WL を選択するために割り当てられたロウアドレス信号のビットが第 1の実施 形態と相違している。 また、 パーシャルリフレッシュモード中にデータが保持さ れるダイナミックメモリセルの割り当てが第 1の実施形態と相違している。 その 他の構成は、第 1の実施形態と同じであり、擬似 SRAMの全体プロックは、 ヮード デコーダ TOECの配線レイァゥトが相違することを除き、 図 1と同じである。 各ロウプロック RBLK (ロウプロック RBLK0 - RBLK15のいずれ力） は、 図 2と同 様に、 図の横方向に沿って配置される 4つのセルアレイ ARYと 5つのサブヮード デコーダ STO (STO0-3のいずれか） とを有している。 すなわち、 各ロウプロック RBLKは、 偶数個のセルアレイ ARYを有している。 サブワードデコーダ SWD (デコ ード回路、 サブデコーダ） は、 互いに隣接するセルアレイ ARYの間と、 図の横方 向の両端に位置するセルアレイ ARYの外側に配置されている。
サブワードデコーダ SWDは、 セルアレイ ARY毎に、 図 2に示したメインワード デコーダ MWD (メインデコーダ） により活性化される 1本のメインワード線 MWLX (MWLX0、 1、 2、 . . .のいずれか） に対応する 4本のワード線 WL (例えば、 図中の 長円で示す） の一つを、 内部ロウアドレス信号 IRA10- 9に対応するサブワードデ コード信号 STOZ (SWD0Z-SWD3Z) 、 SWDX (SWD0X-SWD3X) に応じて活性化する。 す なわち、 サブワードデコーダ SWDは、 内部ロウアドレス信号 IRA10- 9に応じたデ コード信号をヮード線 WLに出力する。
サプヮ一ドデコ一ド信号 SWDZ、 SWDXは、相補の信号であり、 内部口ゥァドレス 信号 IRA10-9のデコード信号である。サブヮードデコーダ SWD0- 3の末尾の数字は、 内部ロウアドレス信号 IRA10- 9により示される 2進数" 00"、 〃01"、 〃10"、 " 11"に 対応する。 例えば、 内部ロウアドレス信号 IRA10- 9が" Ο 'を示すときに、 サブヮ 一ドデコ一ダ STO1が選択される。
図の横方向に並ぶ奇数番目のサブワードデコーダ SWD0 (または SWD1) は、互い に同じサブワードデコード信号 SWD0Z、 SWDOX (または SWD1Z、 SWD1X) を受けて動 作する。図の横方向に並ぶ偶数番目のサブワードデコーダ SWD2 (または SWD3)は、 互いに同じサブワードデコード信号 STO2Z、 SWD2X (または STO3Z、 SWD3X) を受け て動作する。換言すれば、奇数番目のサブワードデコーダ SWD0- 1は、互いに同じ ァドレスが割り当てられ、偶数番目のサブヮードデコーダ SWD2- 3は、互いに同じ ァドレスが割り当てられている。奇数番目のサブヮードデコーダ SWD0 - 1と偶数番 目のサブワードデコーダ STO2- 3 とは互いに異なるアドレスが割り当てられてい る。
例えば、 メィンヮード線 MWLX2が活性化され、 太枠で示したサブヮードデコ一 ダ STO2が内部ロウアドレス信号 IRA9- 10 ( = " 10") に応じて選択されるとき、 太 線で示したワード線 WL2が選択される。 このとき、 ワード線 WL2は、 3つのサブ ヮ一ドデコーダ STO2により駆動される。一方、メインワード線 MWLX0が活性化さ れ、 太枠で示したサブワードデコーダ STO0が内部ロウアドレス信号 IRA9- 10 ( = 〃00") に応じて選択されるとき、 太線で示したワード線 WL0が選択される。 この とき、 ワード線 WL0は、 2つのサブワードデコーダ STO0により駆動される。 この ため、 サブワードデコーダ SWD0 (または STO1) によるワード線 WLの選択動作に 必要な電力は、 サブワードデコーダ STO2 (または STO3) によるワード線 WLの選 択動作に必要な電力より小さい。
図 9は、図 8に示したサブワードデコーダ SWD (STO2-3)の詳細を示している。 サブヮードデコーダ STO0-1の構成は、配線されるサブヮードデコ一ド信号 STOZ、 SWDXが相違することを除き囱 9と同じである。各サブヮードデコーダ STOは、 pMOS トランジスタ PM1のソースがサプヮ一ドデコ一ド信号 SWDZ (SWD1Z-SWD3Z) の信 号線に接続された CMOSインバータ INV (デコード信号を出力するドライバ） と、 CMOSインバータ INVの出力であるワード線 WLと接地線 VSSとの間に接続された nMOS トランジスタ麗 2とを有している。 CMOSインバータ INVの入力は、メインヮ ード線 MWLXに接続されている。 nMOS トランジスタ丽 2のゲートは、 サブワード デコード信号 STOX (SWD1X-SWD3X) の信号線に接続されている。
サブヮードデコ一ド信号 SWDZの高レベル電圧は、 ヮード線 WLの活性化電圧を 外部電源電圧 VDDより高い昇圧電圧 VPPに設定するために、 昇圧電圧 VPPに設定 される。 このため、 サブワードデコーダ STOの動作により、 サブワードデコーダ STOで電力が消費されるだけでなく、 昇圧電圧 VPPを生成する昇圧回路 （図 1の 昇圧電圧生成回路 1 8 ) でも電力が消費される。
図 1 0は、 第 2の実施形態において、 パーシャルリフレッシュモ^"ド中のリフ レツシュアドレス信号 RFA20- 9の状態を示している。 第 1の実施形態と同様に、 1/ 2パーシャルモードでは （PMD = "00つ 、 最上位ビット RFA20が低レベル （L ) に固定される。 1/4パーシャルモードでは （PMD-'Ό ') 、 上位 2ビット RFA20 - 19 が低レベル （L ) に固定される。 1/8パーシャルモードでは （PMDが = " 10") 、 上 位 3ビット RFA20- 18が低レベル （L ) に固定される。 各パーシャルモードは、 モ ードレジスタ 1 2 (図 1 ) により設定される。
リフレッシュアドレス信号 RFA20、 17- 15は、 ロウプロック RBLKの一つを選択 するために使用される。 リフレッシュァドレス信号 RFA19- 18は、サブヮードデコ ーダ SWD0-3の一つを選択するために使用される。すなわち、 リフレッシュァ ドレ ス信号 RFA19-18は、 選択されたメインヮード線 MWLXに接続されるの 4本のヮー ド線 WLの一つを選択するために使用される。 リフレッシュァドレス信号 RFA14 - 9 は、 選択されたロウブロック RBLK内のメインワード線 MWLXの一つを選択するた めに使用される。
1/2パーシャルモードでは、 口ゥプロック RBLK0-7に対応するリフレッシュァ ドレス信号 RFAのみが生成され、 口ゥプロック RBLK0- 7のデータのみが保持され る。 1/4パーシャノレモードでは、 ロウプロック RBLK0- 7に対応するリフレッシュ ァドレス信号 RFAのみが生成され、かつサブヮードデコーダ STO0-1のみが選択さ れる。そして、 ロウプロック RBLK0- 7内のサブワードデコーダ SWD0- 1に対応する ヮード線 WLに接続されたメモリセル MCのデータのみが保持される。 1/8パーシ ャルモードでは、口ゥブロック RBLK0- 7に対応するリフレッシュァドレス信号 RFA のみが生成され、 かつサブワードデコーダ STO0のみが選択される。 そして、 ロウ ブロック RBLK0- 3内のサブワードデコーダ SWD0に対応するヮード線 WLに接続さ れたメモリセル MCのデータのみが保持される。
この実施形態では、 第 1の実施形態 （図 2 ) と同様に、 ロウブロック RBLK0 - 1 はメモリコア 3 0の上下方向 Yの両端に配置される。 このため、 ロウブロック RBLK0-1をアクセスするための消費電力は、他のロウプロック RBLK2- 15をァクセ スするための消費電力より小さい。 また、 1/4、 1/8パーシャルモード中に選択さ れるサブヮードデコーダ SWD0 (または STO1)によるヮード線の選択動作に必要な 消費雩力は、サブヮードデコーダ STO2- 3によるヮード線の選択動作に必要な消費 電力が小さい。 このように、 リフレッシュ動作中に、 消費電力のより小さい回路 プロックが動作するようにパーシャル領域を設定することで、 パーシャルリフレ ッシュモード中の消費電力を削減できる。
以上、 この実施形態においても、 上述した第 1の実施形態と同様の効果を得る ことができる。. さらに、 この実施形態では、 同時に動作する数の少ないサブヮー ドデコ一ダ STO0 (または STO0- 1 ) に対応するメモリセル MCを、 パーシャル領域 に含めることで、 パーシャルリフレッシュモード中に動作するサブワードデコー ダ STOの数を少なくできる。 この結果、 パーシャルリフレッシュモード中の消費 電力を削減できる。 特に、サブワードデコーダ STOは、 ワード線 WLの駆動に昇圧 電圧 VPPを用いるため、 消費電力の削減効果は大きい。
サブワードデコーダ SWD0 (または STO0- 1) に対応するワード線 WLに接続され たメモリセル MCを、モードレジスタ 1 2により設定可能なパーシャル領域（1/4、 1/8パーシャルモード） に含め、 サブワードデコーダ STO2-3に対応するワード線 WLに接続されたメモリセル MCを、パーシャル領域（1/4、 1/8パーシャルモード） から外すことで、 設定されたパーシャル領域の大きさに依存せず、 パーシャルリ フレッシュモード中の消費電力を削減できる。
図 1 1は、 本発明の半導体メモリの第 3の実施形態におけるパーシャルリフレ ッシュモード中のリフレッシュァドレス信号 RFA20- 9の状態を示している。 第 1 および第 2の実施形態で説明した回路 ·信号と同一の回路 ·信号については、 同 一の符号を付し、 これ等については、 詳細な説明を省略する。
この実施形態の半導体メモリは、 第 1の実施形態と同様に、 シリコン基板上に CMOSプロセスを使用して擬似 SRAMとして形成されている。 この擬似 SRAMは、例 えば、 メモリ容量が 3 2 Mビット ( 2 Mァドレス X 1 6 I / O ) であり、 携帯電 話等の携帯機器に搭載されるワークメモリに使用される。
この実施形態では、 リフレッシュアドレス信号 RFA20- 19、 16- 15は、 ロウブロ ック RBLK の一つを選択するために使用される。 リフレッシュアドレス信号 RFA18-17は、 サプワードデコーダ STO0- 3の一つを選択するために使用される。 リフレッシュァドレス信号 RFA14- 9は、選択された口ゥブロック RBLK内のメイン ワー 線 MWLXの一つを選択するために使用される。その他の構成は、第 1および 第 2の実施形態と同じである。
1/2パーシャルモードでは、 ロウブロック RBLK0- 7に対応するリフレッシュァ ドレス信号 RFAのみが生成され、 ロウプロック RBLK0- 7のデータのみが保持され る。 1/4パーシャルモードでは、 ロウブロック RBLK0- 3·に対応するリフレッシュ アドレス信号 RFAのみが生成され、 ロウプロック RBLK0 - 3のデータのみが保持さ れる。 1/8パーシャルモードでは、 口ゥプロック RBLK0- 3に対応するリフレツシ ユアドレス信号 RFAのみが生成され、かつサブヮードデコーダ SWD0- 1のみが選択 される。そして、 口ゥブロック RBLK0-3内のサプヮ一ドデコーダ SWD0- 1に対応す るワード線 WLに接続されたメモリセル MCのデータのみが保持される。
1/8 パーシャルモードでは、 アクセス時に動作する数の少ないサブワードデコ ーダ STO0-1に対応するメモリセル MCのみのデータを保持し、 サブヮードデコ一 ダ STO2- 3に対応するメモリセル MCのデータを保持しない。 このため、 1/8パー シャルモードにおいてデータを保持するメモリセル MC当たりの消費電力を、 1/4 パーシャルモードにおいてデータを保持するメモリセル MC 当たりの消費電力よ り小さくできる。
以上、 この実施形態においても、 上述した第 1および第 2の実施形態と同様の 効果を得ることができる。
なお、 上述した実施形態では、本発明を、 1 6個のロウブロック RBLK0- 15を有 する擬似 SRAMに適用した例について述べた。本発明はかかる実施形態に限定され るものではない。 例えば、本発明は、 3個以上のロウブロック RBLKを有する擬似 SRAMに適用できる。 特に、 4個のロウプロック RBLKを有する擬似 SRAMに適用し た場合、全てのパーシャルモード（1/2、 1/4、 1/8) において、パーシャル領域を、 メモリコアの両端のロウプロック RBLK0- 1のみに設定できるため、 第 2の実施形 態の構成で顕著な効果を有する。
上述した実施形態では、本発明を、擬似 SRAMに適用した例について述べた。 本 発明はかかる実施形態に限定されるものではない。 例えば、 本発明を、 DRAMに適 用してもよい。
以上、 本発明について詳細に説明してきたが、 上記の実施形態おょぴその変形 例は発.明の一例に過ぎず、 本発明はこれに限定されるものではない。 本発明を逸 脱しない範囲で変形可能であることは明らかである。
産業上の利用の可能性 本発明の半導体メモリでは、 消費電力が小さいメモリプロックをパーシャル領 域に含めることで、 パーシャルリフレッシュモード中の消費電力 （スタンバイ電 流） を削減できる。 また、 パーシャルリフレッシュモード中に動作するデコード 回路の数を少なくなるように、 パーシャル領域を割り当てることで、 パーシャル リフレッシュモード中の消費電力 （スタンバイ電流 > を削減できる。

Claims

請求の範囲
( 1 ) ダイナミックメモリセルを有し、 一方向に沿って配置され、 同時に動作し ない 3以上のメモリプロックと、
互いに隣接するメモリプロックの間にそれぞれ配置され、 これ等隣接するメモ リプロックで共有され、 隣接するメモリブロックの一方の動作に同期して動作す る制御回路と、
前記一方向の両端に配置されるメモリブロックの外側にそれぞれ配置され、 こ れ等メモリブロックの動作に同期してそれぞれ動作する制御回路と、
前記各制御回路を、 この制御回路に隣接する前記メモリブロックに接続するス ィツチ回路と、
前記メモリセルの一部のデータのみを保持するパーシャルリフレッシュモード 中に、 前記両端のメモリプロックの外側に位置する前記制御回路に対応する前記 スィツチ回路を常時オンする動作制御回路とを備え、
前記パーシャルリフレッシュモード中にリフレッシュ動作が実行されるメモリ プロックを示すパーシャル領域は、 前記両端のメモリブ口ックを含んで設定され ることを特徴とする半導体メモリ。
( 2 ) 請求の範囲 1.の半導体メモリにおいて、
前記制御回路は、 センスアンプであり、
前記スィッチ回路は、 各前記メモリブロックの前記メモリセルに接続されたビ ット線を前記センスアンプに接続するビット線制御スィツチであることを特徴と ' する半導体メモリ。
( 3 ) 請求の範囲 1の半導体メモリにおいて、
前記制御回路は、 プリチャージ回路であり、
前記スィッチ回路は、 前記各メモリプロックの前記メモリセルに接続されたビ ット線を前記プリチャージ回路に接続するビット線制御スィツチであることを特 徴とする半導体メモリ。
( 4 ) 請求の範囲 1の半導体メモリにおいて、
.前記制御回路は、 ビット線をデータパス線に接続するコラムスィッチであり、' 前記スィツチ回路は、 前記各メモリプロックの前記メモリセルに接続されたビ ット線を前記コラムスィッチに接続するビット線制御スイッチであることを特徴 とする半導体メモリ。
( 5 ) 請求の範囲 1の半導体メモリにおいて、
外部電源電圧より高い昇圧電圧を生成する昇圧電圧生成回路を備え、 前記スィッチ回路は、 nMOS トランジスタで構成され、
前記 nMOS トランジスタのゲートに供給されるスィッチ制御信号の高レベル電 圧は、 昇圧電圧であることを特徴とする半導体メモリ。
( 6 ) 請求の範囲 1の半導体メモリにおいて、
前記パーシャル領域の大きさを変更するために、 半導体メモリの外部から設定 されるモードレジスタを備え、
前記両端のメモリブ口ックは、 設定可能な複数のパーシャル領域に含まれるこ とを特徴とする半導体メモリ。
( 7 ) 請求の範囲 1の半導体メモリにおいて、
前記メモリセルをリフレッシュするためのリフレッシュァドレスを順次生成す るリフレッシュアドレスカウンタを備え、
前記パーシャル領域に含まれる前記メモリプロックは、 ァドレスマップの中で アドレスの小さい側に割り当てられ、
前記リフレッシュアドレスカウンタは、 前記パーシャルリフレッシュモード中 に、 上位の少なくとも 1ビットが低レベルに固定された前記リフレッシュァドレ スを出力することを特徴とする半導体メモリ。
( 8 ) ダイナミックメモリセルを有し、 一方向に沿って配置される偶数個のセ ルァレイと、
互いに隣接するセルアレイの間および前記一方向の両端に配'置されるセルァレ ィの外側にそれぞれ配置されるデコード回路とを備え、
前記一方向の端から奇数番目のデコード回路は、 互いに同じァドレスが割り当 てら 、
前記一方向の端から偶数番目のデコード回路は、 互いに同じァドレスが割り当 てられ、 奇数番目のデコード回路と偶数番目のデコード回路とは、 互いに異なるァドレ スが割り当てられ、
前記セルアレイの間に配置されるデコード回路は、 両側に隣接するセルアレイ にデコード信号を出力するドライバを備え
前記一方向の両端のセルアレイの外側に配置されるデコード回路は、 隣接する セルアレイにデコード信号を出力するドライバを備え、
前記メモリセルの一部のデータのみを保持するパーシャルリフレッシュモード 中にリフレッシュ動作が実行される前記メモリセルを示すパーシャル領域は、 偶 数番目のデコード回路のドライバに接続されたメモリセルを含んで設定されてい ることを特徴とする半導体メモリ。
( 9 ) 請求の範囲 8の半導体メモリにおいて、
上位ァドレスをデコードするメインデコーダと、
メインデコーダの出力に応じて下位ァドレスをデコードするサブデコーダとを 備え、
前記デコード回路は、 サブ'デコーダであることを特徴とする半導体メモリ。
( 1 0 ) 請求の範囲 8の半導体メモリにおいて、
前記メモリセルの転送トランジスタのゲートに接続されるヮード線を備え、 前記デコード回路が出力する前記デコード信号は、 前記ヮード線に供給される ことを特徴とする半導体メモリ。
( 1 1 ) 請求の範囲 8の半導体メモリにおいて、
前記パーシャル領域の大きさを変更するために、 半導体メモリの外部から設定 されるモードレジスタを備え、
前記偶数番目のデコード回路に対応するメモリセルは、 設定可能な複数のパー シャル領域に含まれ、
前記奇数番目のデコード回路に対応するメモリセルは、 設定可能な複数のパー シャル領域に含まれないことを特徴とする半導体メモリ。
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