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WO2005086353A1 - ロック検出回路、ロック検出方法 - Google Patents

ロック検出回路、ロック検出方法 Download PDF

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WO2005086353A1
WO2005086353A1 PCT/JP2005/002157 JP2005002157W WO2005086353A1 WO 2005086353 A1 WO2005086353 A1 WO 2005086353A1 JP 2005002157 W JP2005002157 W JP 2005002157W WO 2005086353 A1 WO2005086353 A1 WO 2005086353A1
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WO
WIPO (PCT)
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level
circuit
period
signal
lock detection
Prior art date
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PCT/JP2005/002157
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French (fr)
Inventor
Syuji Kimura
Takashi Hashizume
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Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
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Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
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    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop

Definitions

  • Lock detection circuit lock detection method
  • the present invention relates to a PLL lock detection circuit and a PLL lock detection method.
  • FIG. 6 is a diagram showing a configuration of a conventional lock detection circuit 600 including a PLL circuit (for example, see Patent Document 1).
  • the PLL circuit includes a reference frequency divider 510, a voltage controlled oscillator (hereinafter, VCO) 520, a comparison frequency divider 530, a phase comparator 540, a charge pump 550, a low-pass filter (hereinafter, LPF) 560, and And
  • the reference frequency divider 510 is a frequency divider that divides the frequency of an oscillation clock signal generated in a predetermined oscillation circuit and supplies a reference signal fr to the phase comparator 540.
  • the VCO 520 controls the oscillation frequency according to the applied voltage.
  • the oscillation output fo of the VCO 520 is usually used as a system clock of an electronic device in which a PLL circuit is incorporated.
  • the comparison divider 530 is a divider for dividing the oscillation output fo of the VCO 520 and supplying the comparison signal fv to the phase comparator 540.
  • the frequency division number of the comparison frequency divider 530 is set according to the oscillation frequency required as the oscillation output fo of the VC0520.
  • Phase comparator 540 compares the phase of reference signal fr with the phase of comparison signal fv. When the phase of the reference signal fr is ahead of the phase of the comparison signal fv, the phase comparator 540 supplies a phase difference signal ⁇ ⁇ corresponding to the phase difference to the charge pump 550. Conversely, when the phase of the reference signal fr is delayed from the phase of the comparison signal fv, a phase difference signal ⁇ corresponding to the phase difference is supplied to the charge pump 550.
  • the charge pump 550 supplies the LPF 560 with a voltage signal CP having a level corresponding to the phase difference signals ⁇ and ⁇ .
  • the LPF 560 removes harmonic components from the voltage signal CP and supplies the VCO 520 with a DC voltage Vr obtained by converting the voltage signal CP into DC.
  • the VCO 520 acts to increase the oscillation frequency and advance the phase of the comparison signal fv.
  • the phase difference signal ⁇ ⁇ When the corresponding DC voltage Vr is supplied, it acts to lower the oscillation frequency and delay the phase of the comparison signal fv.
  • Conventional lock detection circuit 600 is a circuit for detecting such a lock state.
  • R element 610 D flip-flop (FF) 620, 640, 650, and AND element 630 are also configured.
  • FF D flip-flop
  • (a) is a clock signal supplied to the FFs 620 and 640
  • (b) is the output of the NOR element 610
  • (c) is the output of the AND element 630
  • (d) is the last stage.
  • the data input to the FF650, and (e) represents the output of the final stage FF650.
  • the NOR element 610 performs phase comparison when both the phase difference signals ⁇ and ⁇ are at the L level, that is, when there is no phase difference between the reference signal fr and the comparison signal (locked state) or the phase comparison. If not present, output H level, otherwise output L level (unlocked state) (see Fig. 7 (b)).
  • the output of the NOR element 610 is input to the data input terminal, and the clock signal (see FIG. 7 (a)) that has been frequency-divided by the reference frequency divider 510 is input to the clock input terminal. You. Therefore, the FF 620 latches (holds) the output of the NOR element 610 in accordance with the rising of the input clock signal.
  • AND element 630 outputs the logical product of the outputs of NOR element 610 before and after the latch. In other words, when the output of the NOR element 610 is at the H level indicating the locked state and the level latched at the FF 620 is at the H level, the AND element 630 inputs the H level to the data input terminal of the FF 640 at the next stage. (See Figure 7 (c)).
  • the output of the AND element 630 is input to the data input terminal, and the same clock signal as that input to the FF 620 is input to the clock input terminal. Therefore, the FF 640 latches the output of the AND element 630 according to the rising of the input clock signal. Then, the inverted signal obtained by inverting the output of the latched AND element 630 is output to the next stage F The data is input to the data input terminal of the F650 (see Fig. 7 (d)).
  • an inverted output of the NOR element 610 is input to a clock input terminal. Therefore, the FF650 latches the inverted output of the FF640 according to the rising edge of the input inverted output of the NOR element 610. That is, when the period during which the output of the NOR element 610 indicates the H level is less than 2 cycles (see the period tc1te in FIG. 7B), the FF650 latches the inverted output of the H level (see FIG. )), On the other hand, if more than two cycles (see period ti1 to in Fig. 7 (b)), the inverted output of L level is latched (time to in Fig. 7 (e)). See).
  • the lock detection signal LD output from the FF650 becomes L level.
  • the lock detection signal LD output from the FF650 becomes H level.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 6-112818
  • the lock detection circuit as shown in FIG. 6 shows a lock detection signal LD (L Level) is maintained. Thereafter, when the PLL circuit is unlocked, the lock state is detected in spite of the unlock state, unless the lock detection signal LD is reset at an appropriate timing. is there. For this reason, the problem that the accuracy of lock detection decreases. was there.
  • the inverted output of the FF640 maintains the H level. Then, the FF650 latches the H level indicating the unlocked state (see time tw in FIG. 7 (e)). That is, since the lock detection signal LD is reset without permission due to a whisker-like noise or the like, there is a problem in that the accuracy of lock detection is reduced.
  • a main aspect of the present invention for solving the above-mentioned problem is to detect whether or not the PLL circuit is in a locked state based on a phase difference signal supplied from a phase comparator card of the PLL circuit.
  • a second circuit that latches the control signal; and a lock that indicates that the PLL circuit is in a locked state when the latched control signal indicates the one level for a predetermined first period.
  • a third circuit that outputs a detection signal for a predetermined second period.
  • FIG. 1 is a circuit diagram of a lock detection circuit including a PLL circuit according to one embodiment of the present invention.
  • FIG. 2 is a timing chart illustrating an operation of the PLL circuit according to one embodiment of the present invention.
  • FIG. 3 is a circuit diagram of a counter according to an embodiment of the present invention.
  • ⁇ 4 ⁇ is a timing chart illustrating the operation of the lock detection circuit according to one embodiment of the present invention.
  • FIG. 5 is a circuit diagram of a majority decision circuit or a weighting circuit according to an embodiment of the present invention.
  • FIG. 6 is a circuit diagram of a lock detection circuit including a conventional PLL circuit.
  • FIG. 7 is a timing chart illustrating the operation of a conventional lock detection circuit.
  • FIG. 1 is a circuit diagram of a lock detection circuit including a PLL circuit according to an embodiment of the present invention.
  • the lock detection circuit of the present embodiment is adopted for all electronic devices, such as a television receiver, an FM receiver, and a mobile communication device, which are equipped with a PLL circuit and require a PLL lock determination.
  • the lock detection circuit of the present embodiment may be implemented as an integrated circuit independent of the PLL circuit or as a bipolar circuit, or may be implemented as an integrated circuit integrated with the PLL circuit.
  • a PLL circuit for which the lock detection circuit 200 according to one embodiment of the present invention performs lock detection will be described based on the circuit diagram of FIG. 1 and the timing chart of FIG.
  • the PLL circuit includes a reference frequency divider 10, a voltage controlled oscillator (hereinafter, VCO) 20, a comparison frequency divider 30, a phase comparator 40, a charge pump 50, and a low-pass filter (hereinafter, LPF) 60.
  • VCO voltage controlled oscillator
  • LPF low-pass filter
  • the reference frequency divider 10 is a frequency divider for dividing an oscillation clock signal (hereinafter, oscillation CLK) according to a predetermined frequency division number and supplying a reference signal fr to the phase comparator 40.
  • the oscillation CLK may be supplied by self-excited oscillation in an oscillation circuit such as a crystal oscillator, or may be supplied by externally-excited oscillation from outside!
  • the VCO 20 controls the oscillation frequency in accordance with the applied voltage. Normally, a variable capacitance diode whose capacitance changes according to the applied bias voltage is used. Note that the oscillation output fo of VCO20 is used as a reference clock signal of an electronic device in which a PLL circuit is incorporated.
  • the comparison frequency divider 30 is a frequency divider for dividing the oscillation output fo of the VCO 20 in accordance with a predetermined frequency division number and supplying a comparison signal fv to the phase comparator 40.
  • the frequency division number of the comparison frequency divider 30 is set according to the oscillation frequency required as the oscillation output fo of the VCO 20.
  • the comparison frequency divider 30 may be a fixed frequency divider having a fixed frequency division number or an arbitrary frequency division number. It can also be used as a programmable frequency divider.
  • the phase comparator 40 compares the phase of the reference signal fr with the phase of the comparison signal fv.
  • the phase comparator 40 outputs a phase difference signal ⁇ corresponding to the phase difference. (Refer to the period Ta in FIG. 2 (c)) to the charge pump 50.
  • the phase difference signal ⁇ (FIG. d)) is supplied to the charge pump 50.
  • the charge pump 50 is configured by, for example, connecting a PMOSFET and an NMOSFET in series between a power supply voltage VCC and a ground GND.
  • the inverted signal of the phase difference signal ⁇ is supplied to the gate electrode of the PMOSFET, and the phase difference signal ⁇ is supplied to the gate electrode of the NMOSFET.
  • the voltage signal CP generated at the connection point between the PMOSFET and the NMOSFET is supplied to the LPF 60.
  • both the phase difference signals ⁇ and ⁇ are at the L level, both the PMOSFET and the NMOSFET are turned off, and the output (the connection point between the PMOSFET and the NMOS FET) shows high impedance.
  • the phase difference signal ⁇ : is at the H level and the phase difference signal ⁇ force level, the PMOSFET is turned on and the NMOSFET is turned off, and the voltage signal CP corresponding to the power supply voltage VCC is output (Fig. 2 (e)). See period Ta).
  • phase difference signal ⁇ is at the L level and the phase difference signal ⁇ is at the H level
  • the PMOSF OFF is turned off and the NMOSFET is turned on, and the voltage signal CP corresponding to the ground GND is output (period Tb in Fig. 2 (e)). See).
  • the LPF 60 removes harmonic components from the voltage signal CP and supplies the VCO 20 with a DC voltage Vr obtained by converting the voltage signal CP into DC.
  • Vr DC voltage
  • the VCO 20 acts to increase the oscillation frequency to advance the phase of the comparison signal fv.
  • the oscillation frequency lowers to delay the phase of the comparison signal fv.
  • the lock detection circuit 200 includes a NOR element 210, a D flip-flop (FF) 220, and a lock determination circuit 230.
  • FF D flip-flop
  • FIG. 4 shows a frequency-divided CLK to be described later, which is supplied to the FF 220 and the lock determination circuit 230
  • (b) shows a control signal described below, which is output from the NOR element 210
  • (c) shows an output of the FF 220
  • (D) represents a lock detection signal LD described later, which is output from the lock determination circuit 230.
  • the NOR element 210 (“first circuit") operates when both the phase difference signals ⁇ : and ⁇ are at the L level, that is, when no phase difference occurs between the reference signal fr and the comparison signal fv (The control signal of H level (“one level”) is output during the period when the phase comparison is not performed (locked state), and the control signal of L level (“other level”) is output in other cases (unlocked state). Output. Note that, in the present embodiment, an appropriate circuit element is changed according to the specifications of the force phase comparator 40 employing the NOR element 210.
  • a control signal supplied from the NOR element 210 is input to a data input terminal, and a reference frequency divider 10 divides an oscillation CLK by a predetermined frequency into a clock input terminal.
  • the frequency-divided clock signal (hereinafter, frequency-divided CLK) is supplied with its phase inverted. Therefore, the FF 220 latches the control signal supplied from the NOR element 210 according to the fall of the input divided CLK.
  • the FF 220 is in a locked state where no phase difference occurs between the reference signal fr and the comparison signal fv, as shown in FIG. ),
  • the H level (“one level”) is latched for the period (ta-tb) (see Fig. 4 (c)).
  • the L level (the other side) corresponds to the period (tb-td) in Fig. 4 (b).
  • Level (see Figure 4 (c)).
  • the lock determination circuit 230 (“third circuit”) detects a lock detection signal LD indicating that a lock state has been detected. Is output only during a predetermined second period corresponding to a period during which the control signal latched in the FF 220 indicates the H level. In the first period, for example, the lock determination is not performed based on the whisker-like noise latched in the FF220! / Latch timing of the FF220 (the rising edge of the frequency-divided CLK). A period until the falling edge occurs a plurality of times, that is, a plurality of cycles of the divided CLK is set.
  • the second period may be equal to the period during which the control signal latched in the FF 220 indicates the H level, or may be, for example, one cycle (one pulse) of the divided CLK.
  • the lock detection signal LD received by the predetermined reception circuit side of the lock detection signal LD only during a period in which the control signal latched in the FF220 indicates the H level is output. It is necessary to provide a latch circuit for latching.
  • phase difference does not converge and the phase difference does not converge, such as when jitter occurs in the reference signal fr or the comparison signal fv, and the phase difference is unstable, a small H level A phase difference signal ⁇ : and ⁇ (noise) having a pulse width will be generated.
  • the output level of the NOR element 210 becomes the control signal power level, and the FF 220 may latch the L level.
  • the lock determination circuit 230 does not make an erroneous determination of lock Z unlock based on the level of the control signal latched for only one cycle in the FF 220, thereby improving the accuracy of lock detection. It will be.
  • the lock detection signal LD is output only during the second period. That is, since the lock detection signal LD is always reset after the second period, the lock detection signal LD that does not match the actual state as in the conventional case is not output.
  • the counter type lock determination circuit 230 measures a period in which the control signal latched in the FF 220 continuously shows the H level, and the measured period exceeds a predetermined first period.
  • the lock detection signal LD is output for a second period in which the control signal latched in the FF 220 indicates the H level.
  • the first period as a reference for the lock determination is set to an appropriate period, so that the determination of the lock Z unlock can be performed accurately and effectively. It can be done efficiently.
  • FIG. 3 is an example of a circuit configuration when two cycles of the frequency-divided CLK are set as the first period.
  • (a) is a frequency-divided CLK supplied from the reference frequency divider 10
  • (c) is FF2
  • the output of 20 and (d) represent the lock detection signal LD.
  • the lock determination circuit 230 of the counter method uses an FF23 synchronized by a common frequency-divided CLK.
  • the output of the FF220 is input to the data input terminal, and the frequency-divided CLK is input to the clock input terminal. Therefore, the FF231 latches the output of the FF220 in accordance with the rise of the divided CLK (see FIG. 4 (g)).
  • the ExOR element 232 monitors the state of the input and output of the FF231, that is, the switching of the locked / unlocked state in the FF231.
  • the L level is different.
  • Output an H level (see Fig. 4 (f)).
  • the timing of the state change of the input and output of the FF231 is shifted by 1Z2 cycle of the divided CLK, so that the H level is output as the reset signal from the ExOR element 232 during the period of the divided CLK. 1Z2 cycles.
  • the output of the ExOR element 232 is used as a reset signal (when the output is at the H level) for resetting the state of the FFs 233 and 234.
  • the logic circuit (233, 234, 235) configured by combining FF233, ExOR235, and FF234 releases the reset signal 1Z2 cycles of the divided CLK after receiving the reset signal from the ExOR element 232. After that, when the time equivalent to two cycles of the divided CLK elapses, the H level is output. After that, until the next reset signal is received, the FF234 output also outputs the H level or the L level (see Fig. 4 (h)). When the next reset signal is received after the reset signal is released and before the time of two cycles of the divided CLK elapses, the FF234 does not output the H level but maintains the L level output. I do. In other words, the logic circuits (233, 234, 235) monitor whether or not the lock Z unlock state in the FF 231 continues during the (1Z2 + 2) cycles of the frequency division CLK.
  • the L level output power is changed to the H level output.
  • the next reset signal is input after 1Z2 cycles of the frequency-divided CLK, and the output is switched from the H level output power to the original L level output.
  • the logic circuit (236, 237) configured by combining the gate element 236 and the FF 237 holds the previous state as the output of the FF 237 when the output of the FF 234 becomes L level.
  • the FF237 latches the output of the FF231 at the rising edge of the divided CLK.
  • the lock detection signal LD output from the FF237 becomes H level.
  • the lock detection signal LD output from the FF237 becomes L level.
  • the logic circuits (236, 237) maintain the level of the lock detection signal LD when the locked Z unlock state in the FF231 does not continue during the (1Z2 + 2) cycles of the divided CLK. It will be.
  • the logic circuit (236, 237) outputs the lock detection signal LD to the locked state. / Switch to the level indicating the unlocked state. Then, the level of the switched lock detection signal LD is maintained for a period during which the lock Z unlock state indicated by the level continues.
  • the level of the lock detection signal LD is Does not change, so no erroneous determination of lock Z unlock is made. Therefore, the accuracy of the detection of the lock (or unlock) is improved.
  • the clock signal used in the counter-type lock determination circuit 230 is a signal obtained by inverting the phase of the clock signal used in latching in the FF 220. This is because, when a whisker-like noise force S is latched in the FF 220, it is possible to prevent noise from being propagated inside the lock determination circuit 230 at the latch timing.
  • the counter type lock determination circuit 230 uses Preferably, the clock signal used and the clock signal used for latching in the FF 220 are generated from the same clock source. This is because, as described above, the period during which the lock detection signal LD is at the H level always coincides with the period during which the control signal latched by the FF 220 indicates the H level.
  • the lock decision circuit 230 may employ a majority decision method. Note that the majority decision method is to output, as a lock detection signal LD, a state indicated by the longer one of a period indicating a locked state and a period indicating an unlocked state within a predetermined determination period.
  • the majority-decision lock determination circuit 230 determines whether the control signal latched at the FF 220 indicates the H level (locked state) during a plurality of divided CLK cycles, It is configured to output an H-level lock detection signal LD when the period exceeds the indicated control signal power level (unlocked state).
  • FIG. 5 is an example of a circuit that implements the majority decision lock determination circuit 230.
  • (a) represents the frequency-divided CLK supplied to the lock determination circuit 230
  • (c) represents the output of the FF 220
  • (d) represents the lock detection signal LD.
  • the lock decision circuit 230 of the majority decision method is configured by FF241, 242, 243, 245 synchronized by a common frequency-divided CLK, and an AND-OR element 244.
  • the output of the FF220 is input to the data input terminal, and the frequency-divided CLK is input to the clock input terminal. Therefore, the FF 231 latches the output of the FF 220 according to the rise of the divided CLK. Similarly, in the FFs 242 and 243, the data latched in the FF 241 is sequentially shifted in accordance with the rise of the frequency-divided CLK.
  • the output of the AND-OR element 244 is input to the data input terminal, and the frequency-divided CLK is input to the clock input terminal. Therefore, the FF 245 latches the output of the AND-OR element 244 according to the rise of the divided CLK.
  • the lock detection signal LD output from the FF245 becomes H level.
  • the lock detection signal LD output from the FF245 becomes L level.
  • the lock detection signal LD is not determined until the period indicating the lock state is counted for the first period. Is detected, the lock detection signal LD is determined. Therefore, the time until the lock detection signal LD is determined can be reduced as compared with the counter method.
  • the lock determination circuit 230 may employ a weighting method.
  • the weighting method means that a lock state is established when a period indicating a lock state exceeds a first period (eg, 8 cycles) within a predetermined determination period (eg, within 10 cycles).
  • the lock determination circuit 230 of the weighting method determines that the control signal latched in the FF 220 has the H level (lock state) during a predetermined determination period.
  • the H level suck detection signal LD is output.
  • a circuit configuration example for realizing the lock determination circuit 230 of the weighting method will be described from a different viewpoint with respect to FIG. That is, the lock determination circuit 230 shown in FIG. 5 outputs the lock detection signal LD indicating the lock state when the period indicating the lock state becomes two or more cycles within the determination period of three cycles of the divided CLK. Is output. Therefore, the lock shown in Figure 5
  • the determination circuit can be said to be a so-called weighted lock determination circuit.
  • the lock detection signal LD is not determined until the period indicating the lock state is counted for the first period, whereas in the weighting method, the first period set shorter than the predetermined determination period is used.
  • the lock detection signal LD is determined. For this reason, in the weighting method, the time until the lock detection signal LD is determined can be shortened as compared with the counter method and the majority method.
  • the predetermined period serving as a determination criterion is set to an appropriate value, the accuracy of lock determination is improved as compared with the majority decision method.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

【課題】ロック検出の精度を向上させる。 【解決手段】ＰＬＬ回路の位相比較器から供給される位相差信号に基づいて前記ＰＬＬ回路がロック状態であるか否かを検出するロック検出回路において、前記位相差信号が前記位相差の発生を示さない場合には一方のレベルを有するとともに、前記位相差の発生を示す場合には他方のレベルを有した制御信号を出力する第１の回路と、前記制御信号をラッチする第２の回路と、前記ラッチされた制御信号が前記一方のレベルを所定の第１の期間示す場合、前記ＰＬＬ回路がロック状態であることを示すロック検出信号を所定の第２の期間出力する第３の回路と、を有する。

Description

明 細 書
ロック検出回路、ロック検出方法
技術分野
[0001] 本発明は、 PLLのロック検出回路、 PLLのロック検出方法に関する。
背景技術
[0002] 図 6は、 PLL回路を含めた従来のロック検出回路 600の構成を示す図である（例え ば、特許文献 1参照)。
[0003] まず、 PLL回路は、基準分周器 510、電圧制御発振器 (以下、 VCO) 520、比較分 周器 530、位相比較器 540、チャージポンプ 550、ローパスフィルタ（以下、 LPF) 56 0と、を有する。
[0004] 基準分周器 510は、所定の発振回路において生成された発振クロック信号を分周 して、位相比較器 540に基準信号 frを供給するための分周器である。 VCO520は、 印加電圧に応じて発振周波数が制御されるものである。 VCO520の発振出力 foは、 通常、 PLL回路が組み込まれた電子機器のシステムクロックとして用いられる。
[0005] 比較分周器 530は、 VCO520の発振出力 foを分周して、位相比較器 540に比較 信号 fvを供給するための分周器である。なお、比較分周器 530の分周数は、 VC05 20の発振出力 foとして要求される発振周波数に応じて設定される。
[0006] 位相比較器 540は、基準信号 frと比較信号 fvの位相を比較する。位相比較器 540 は、基準信号 frの位相が比較信号 fvの位相より進んでいるとき、その位相差に応じた 位相差信号 ΦΓをチャージポンプ 550に供給する。反対に、基準信号 frの位相が比 較信号 fvの位相より遅れて 、るとき、その位相差に応じた位相差信号 Φνをチャージ ポンプ 550に供給する。
[0007] チャージポンプ 550は、位相差信号 ΦΓ及び Φνに応じたレベルを有する電圧信号 CPを、 LPF560に供給する。 LPF560は、電圧信号 CPから高調波成分を除去する とともに電圧信号 CPを直流化した直流電圧 Vrを、 VCO520に供給する。この結果、 VCO520は、位相差信号 Φι:に応じた直流電圧 Vrが供給された場合には、発振周 波数を高めて比較信号 fvの位相を進めるよう作用する。反対に、位相差信号 Φν〖こ 応じた直流電圧 Vrが供給された場合には、発振周波数を低くして比較信号 fvの位 相を遅らせるように作用する。
[0008] このように、 PLLの負帰還回路が構成されることで、最終的には、基準信号 frと比 較信号 fvとの間の位相差が生じなくなる。つまり、 VCO520の発振出力 foの発振周 波数は、所望の周波数にロックされた状態になる。
[0009] 従来のロック検出回路 600は、こうしたロック状態を検出するための回路であり、 NO
R素子 610、 Dフリップフロップ（以下、 FF) 620、 640、 650、 AND素子 630力も構 成される。以下、従来のロック検出回路 600の構成ならびに動作について、図 6の回 路図、図 7のタイミングチャートをもとに説明する。
[0010] なお、図 7において、（a)は FF620、 640に供給されるクロック信号、（b)は NOR素 子 610の出力、（c)は AND素子 630の出力、（d)は最終段の FF650へのデータ入 力、（e)は最終段の FF650の出力を表すこととする。
[0011] NOR素子 610は、位相差信号 ΦΓ及び Φνがともに Lレベルの場合、つまり、基準 信号 frと比較信号 との間に位相差が生じな ヽ場合 (ロック状態)や位相比較が行わ れない場合に Hレベルを出力し、その他の場合 (アンロック状態)では Lレベルを出力 する（図 7 (b)参照)。
[0012] FF620は、データ入力端子には NOR素子 610の出力が入力され、クロック入力端 子には基準分周器 510において所定分周されたクロック信号 (図 7 (a)参照）が入力 される。よって、 FF620は、入力されたクロック信号の立ち上がりに応じて、 NOR素 子 610の出力をラッチ (保持)する。
[0013] AND素子 630は、ラッチ前後の NOR素子 610の出力の論理積を出力する。つまり 、 AND素子 630は、 NOR素子 610の出力がロック状態を示す Hレベルであり、且つ 、 FF620においてラッチされたレベルが Hレベルのとき、 Hレベルを次段の FF640 のデータ入力端子に入力させる（図 7 (c)参照)。
[0014] FF640は、データ入力端子には AND素子 630の出力が入力され、クロック入力端 子には FF620に入力されたものと同じクロック信号が入力される。よって、 FF640は 、入力されたクロック信号の立ち上がりに応じて、 AND素子 630の出力をラッチする 。そして、このラッチされた AND素子 630の出力を反転させた反転信号が、次段の F F650のデータ入力端子に入力される（図 7 (d)参照)。
[0015] すなわち、 FF640は、 NOR素子 610の出力が Hレベルを示す期間が 2サイクル未 満の場合（図 7 (b)の期間 tc一 teを参照）、反転出力として Hレベルを出力し、反対に 、 2サイクル以上の場合（図 7 (b)の期間 ti一 toを参照）、反転出力として Lレベルを出 力するのである。
[0016] FF650は、クロック入力端子には、 NOR素子 610の反転出力が入力される。よつ て、 FF650は、入力された NOR素子 610の反転出力の立ち上りに応じて、 FF640 の反転出力をラッチする。すなわち、 FF650は、 NOR素子 610の出力が Hレベルを 示す期間が 2サイクル未満の場合（図 7 (b)の期間 tc一 teを参照）、 Hレベルの反転 出力をラッチし（図 7 (e)の時刻 teを参照）、反対に、 2サイクル以上の場合（図 7 (b) の期間 ti一 toを参照）、 Lレベルの反転出力をラッチするのである（図 7 (e)の時刻 to を参照)。
[0017] ここで、 FF650において Lレベルがラッチされた場合、 PLL回路がロック状態である ものとして判定される。よって、ロック状態の場合には、 FF650から出力されるロック 検出信号 LDは Lレベルとなる。反対に、 FF650において Hレベルがラッチされた場 合、 PLL回路がアンロック状態であるものとして判定される。よって、アンロック状態の 場合には、 FF650から出力されるロック検出信号 LDは Hレベルとなる。
特許文献 1：特開平 6-112818号公報
[0018] < <関連出願の相互参照 > >
この出願 ίま、 2004年 3月 2曰【こ出願した曰本特許出願 2004— 057529【こ基づ!/ヽ て優先権を主張し、その内容を本願に援用する。
発明の開示
発明が解決しょうとする課題
[0019] 図 6に示したようなロック検出回路は、ロック状態を検出した後は（図 7 (e)の時刻 to を参照）、ロック状態が検出されたことを示すロック検出信号 LD (Lレベル)が維持さ れる。その後、 PLL回路がアンロック状態となった場合には、ロック検出信号 LDが適 宜なタイミングでリセットされない限り、実際にはアンロック状態であるにも関わらず口 ック状態が検出されたままである。このため、ロック検出の精度が低下するという課題 があった。
[0020] さらに、図 6において、ロック状態力もアンロック状態へと切り替わった後（図 7 (e)の 時刻 toを参照）、外乱ノイズの影響などによって基準信号 frもしくは比較信号 fvにジ ッタが生じた結果、位相比較器の動作が不安定となり、位相差信号 Φι:及び Φνが、 微小なパルス幅 (例えば、一サイクル分)を有したヒゲ状のノイズとして現れる場合を 考える。なお、アンロック状態へと切り替わった際には、 NOR素子 610、 AND素子 6 30の出力力 レベルとなり、クロック信号の立ち上りに応じて、 FF640の反転出力が Hレベルへと切り替わることとなる。
[0021] この場合、 NOR素子 610の出力力 2サイクル未満の期間で Hレベルを示すため（ 図 7 (e)の期間 tu— twを参照）、 FF640の反転出力は Hレベルを維持する。そして、 FF650は、アンロック状態を示す Hレベルをラッチすることとなる（図 7 (e)の時刻 tw を参照)。すなわち、ロック検出信号 LDがヒゲ状のノイズなどによって勝手にリセットさ れるため、ロック検出の精度の低下を招くという課題もあった。
課題を解決するための手段
[0022] 前述した課題を解決するための主たる本発明は、 PLL回路の位相比較器カゝら供給 される位相差信号に基づいて、前記 PLL回路がロック状態である力否かを検出する ロック検出回路において、前記位相差信号が前記位相差の発生を示さない場合に は一方のレベルを有するとともに、前記位相差の発生を示す場合には他方のレベル を有した制御信号を出力する第 1の回路と、前記制御信号をラッチする第 2の回路と 、前記ラッチされた制御信号が前記一方のレベルを所定の第 1の期間示す場合、前 記 PLL回路がロック状態であることを示すロック検出信号を所定の第 2の期間出力す る第 3の回路と、を有することとする。
発明の効果
[0023] 本発明によれば、ロック検出の精度を向上させたロック検出回路およびロック検出 方法を提供することができる。
図面の簡単な説明
[0024] [図 1]本発明の一実施形態に係る PLL回路を含めたロック検出回路の回路図である 圆 2]本発明の一実施形態に係る PLL回路の動作を説明するタイミングチャートであ る。
圆 3]本発明の一実施形態に係るカウンタの回路図である。
圆 4]本発明の一実施形態に係るロック検出回路の動作を説明するタイミングチヤ一 トである。
圆 5]本発明の一実施形態に係る多数決回路もしくは重み付け回路の回路図である
[図 6]従来の PLL回路を含めたロック検出回路の回路図である。
圆 7]従来のロック検出回路の動作を説明するタイミングチャートである。
符号の説明
10 基準分周器 20 電圧制御発振器
30 比較分周器 40 位相比較器
50 チャージポンプ 60 ローパスフィルタ
100 PU^回路 200 ロック検出回路
210 NOR素子 220 Dフリップフロップ
230 ロック判定回路 231 Dフリップフロップ
232 ExOR素子 233 Dフリップフロップ
234 Dフリップフロップ 235 ExOR素子
236 ゲート素子 237 Dフリップフロップ
241 Dフリップフロップ 242 Dフリップフロップ
243 Dフリップフロップ 244 AND— OR素子
245 Dフリップフロップ
300 CPU 400 DSP
510 基準分周器 520 電圧制御発振器
530 比較分周器 540 位相比較器
550 チャージポンプ 560 ローパスフィルタ
600 ロック検出回路 610 NOR素子
620 Dフリップフロップ 630 AND素子 640 Dフリップフロップ 650 Dフリップフロップ
発明を実施するための最良の形態
[0026] <ロック検出回路 >
図 1は、 PLL回路を含めた本発明の一実施形態に係るロック検出回路の回路図で ある。なお、本実施形態のロック検出回路は、テレビ受信機、 FM受信機、移動体通 信機器など、 PLL回路を搭載するとともに PLLのロック判定を必要とする全ての電子 機器に対して採用される。また、本実施形態のロック検出回路は、 PLL回路とは独立 した集積回路あるいはノィポーラ回路として実施されてもよいし、 PLL回路と併せて 集積化された集積回路として実施されてもょ ヽ。
[0027] = = = 1^回路= = =
本発明の一実施形態に係るロック検出回路 200がロック検出の対象とする PLL回 路について、図 1の回路図ならびに図 2のタイミングチャートをもとに説明する。
[0028] PLL回路は、基準分周器 10、電圧制御発振器 (以下、 VCO) 20、比較分周器 30 、位相比較器 40、チャージポンプ 50、ローパスフィルタ（以下、 LPF) 60と、を有する 。なお、 PLL回路は、通常、 LPF60を除いて集積ィ匕されており、 LPF60は外付けさ れる。
[0029] 基準分周器 10は、発振クロック信号 (以下、発振 CLK)を所定分周数に応じて分周 して、位相比較器 40に基準信号 frを供給するための分周器である。なお、発振 CLK は、水晶発振器などの発振回路において自励発振によって供給されてもよいし、外 部からの他励発振によって供給されてもよ!ヽ。
[0030] VCO20は、印加電圧に応じて発振周波数が制御されるものである。通常、印加バ ィァス電圧に応じて静電容量が変化する可変容量ダイオードが採用される。なお、 V CO20の発振出力 foは、 PLL回路が組み込まれた電子機器の基準クロック信号とし て用いられる。
[0031] 比較分周器 30は、 VCO20の発振出力 foを所定分周数に応じて分周して、位相比 較器 40に比較信号 fvを供給するための分周器である。なお、比較分周器 30の分周 数は、 VCO20の発振出力 foとして要求される発振周波数に応じて設定される。また 、比較分周器 30は、分周数が固定の固定分周器としてもよいし、任意に分周数を設 定可能なプログラマブル分周器としてもよ ヽ。
[0032] 位相比較器 40は、基準信号 frと比較信号 fvの位相を比較する。位相比較器 40は 、基準信号 frの位相が比較信号 fvの位相より進んでいるとき（図 2 (a)、（b)の期間 Ta を参照）、その位相差に応じた位相差信号 Φι: (図 2 (c)の期間 Taを参照)をチャージ ポンプ 50に供給する。反対に、基準信号 frの位相が比較信号 fvの位相より遅れてい るとき（図 2 (a)、 （b)の期間 Tbを参照）、その位相差に応じた位相差信号 Φν (図 2 (d )の期間 Tbを参照）をチャージポンプ 50に供給する。
[0033] チャージポンプ 50は、例えば、電源電圧 VCCと接地 GNDとの間に、 PMOSFET 及び NMOSFETを直列接続して構成される。なお、 PMOSFETのゲート電極には 位相差信号 ΦΓの反転信号が供給され、 NMOSFETのゲート電極には位相差信号 Φνが供給される。また、 PMOSFET及び NMOSFETの接続点に発生する電圧信 号 CPが、 LPF60に供給される。
[0034] すなわち、チャージポンプ 50は、位相差信号 ΦΓ及び Φνがともに Lレベルの場合、 PMOSFET及び NMOSFETはともに OFFとなり、出力（PMOSFET及び NMOS FETの接続点）はハイ'インピーダンスを示す。また、位相差信号 Φι:が Hレベルおよ び位相差信号 Φν力 レベルの場合、 PMOSFETが ONおよび NMOSFETが OFF となり、電源電圧 VCCに応じた電圧信号 CPを出力する（図 2 (e)の期間 Taを参照)。 一方、位相差信号 ΦΓが Lレベルおよび位相差信号 Φνが Hレベルの場合、 PMOSF ΕΤが OFFおよび NMOSFETが ONとなり、接地 GNDに応じた電圧信号 CPを出力 する（図 2 (e)の期間 Tbを参照)。
[0035] LPF60は、電圧信号 CPから高調波成分を除去するとともに電圧信号 CPを直流化 した直流電圧 Vrを、 VCO20に供給する。この結果、 VCO20は、位相差信号 Φι:に 応じた直流電圧 Vrが供給された場合には、比較信号 fvの位相を進めるべく発振周 波数を高めるよう作用する。反対に、位相差信号 Φνに応じた直流電圧 Vrが供給さ れた場合には、比較信号 fvの位相を遅らせるべく発振周波数が低くなるよう作用する
[0036] 以上のような負帰還の PLL回路を構成することで、最終的には、基準信号 frと比較 信号 fvとの間の位相差が生じなくなる。つまり、 VCO20の発振出力 foの発振周波数 は、所望の周波数にロックされた状態となるのである。
[0037] = = =ロック検出回路 = = =
ロック検出回路 200は、 NOR素子 210、 Dフリップフロップ（以下、 FF) 220、ロック 判定回路 230を有する。以下、ロック検出回路 200の構成ならびに動作について、 図 1、図 4のタイミングチャートをもとに説明する。なお、図 4において、（a)は FF220 及びロック判定回路 230に供給される後述の分周 CLK、 (b)は NOR素子 210から 出力される後述の制御信号、（c)は FF220の出力、（d)はロック判定回路 230から出 力される後述のロック検出信号 LDを表すこととする。
[0038] NOR素子 210 (『第 1の回路』）は、位相差信号 Φι:及び Φνがともに Lレベルの場合 、つまり、基準信号 frと比較信号 fvとの間に位相差が生じない場合 (ロック状態)や位 相比較を行わない期間に Hレベル (『一方のレベル』）の制御信号を出力し、その他 の場合 (アンロック状態）は Lレベル (『他方のレベル』）の制御信号を出力する。なお 、本実施形態では、 NOR素子 210を採用した力 位相比較器 40の仕様に応じて適 宜な回路素子に変更されるものである。
[0039] FF220 (『第 2の回路』）は、データ入力端子には NOR素子 210から供給される制 御信号が入力され、クロック入力端子には基準分周器 10において発振 CLKを所定 分周した分周クロック信号 (以下、分周 CLK)が位相反転されて供給される。よって、 FF220は、入力された分周 CLKの立ち下がりに応じて、 NOR素子 210から供給さ れる制御信号をラッチする。
[0040] 例えば、 FF220は、図 4 (b)の期間（ta— tb)に示すように、基準信号 frと比較信号 fvとの間に位相差が生じないロック状態の場合、図 4 (b)の期間（ta— tb)に相当する 期間分 Hレベル (『一方のレベル』）をラッチする（図 4 (c)を参照)。また、図 4 (b)の期 間（tb— td)に示すように、アンロック状態の場合には図 4 (b)の期間（tb— td)に相当 する期間分 Lレベル (『他方のレベル』)をラッチする（図 4 (c)を参照)。
[0041] ロック判定回路 230 (『第 3の回路』）は、 FF220においてラッチされた制御信号が H レベルを所定の第 1の期間示す場合、ロック状態が検出されたことを示すロック検出 信号 LDを、 FF220においてラッチされた制御信号が Hレベルを示す期間に相当す る所定の第 2の期間だけ、出力するものである。 [0042] なお、第 1の期間としては、例えば、 FF220においてラッチされたヒゲ状のノイズに 基づ 、てロック判定が行われな!/、ように、 FF220のラッチタイミング（分周 CLKの立 ち下がり）が複数回発生するまでの期間、つまり、分周 CLKの複数サイクルが設定さ れる。
[0043] また、第 2の期間とは、 FF220にお ヽてラッチされた制御信号が Hレベルを示す期 間と等しくする他、例えば、分周 CLKの一サイクル (一パルス）としてもよい。なお、分 周 CLKの一サイクルだけ出力する場合、ロック検出信号 LDの所定の受信回路側に おいて、 FF220においてラッチされた制御信号が Hレベルを示す期間だけ、受信し たロック検出信号 LDをラッチするラッチ回路を設けておく必要がある。
[0044] ここで、基準信号 frもしくは比較信号 fvにジッタが発生するなど、位相比較器 40〖こ お!、て位相差が収束せずに不安定な状態である場合、微小な Hレベルのパルス幅 を有した位相差信号 Φι:及び Φν (ノイズ)が発生することとなる。このとき、 NOR素子 210の出力である制御信号力 レベルとなり、ひいては、 FF220が Lレベルをラッチ する恐れがある。し力しながら、ロック判定回路 230は、 FF220で一サイクル分のみラ ツチされた制御信号のレベルに基づいてロック Zアンロックの誤った判定を行うことが ないため、ロック検出の精度が向上することとなる。
[0045] また、ロック検出信号 LDは第 2の期間だけ出力される。すなわち、ロック検出信号 L Dは、第 2の期間後には必ずリセットされるため、従来の場合のように、実際の状態に そぐわないロック検出信号 LDが出力されることがなくなる。
[0046] <ロック判定回路 >
= = =カウンタ方式 = = =
本発明の一実施形態に係るカウンタ方式のロック判定回路 230の構成ならびに動 作について、図 3の回路図ならびに図 4のタイミングチャートをもとに説明する。
[0047] なお、カウンタ方式のロック判定回路 230とは、 FF220においてラッチされた制御 信号が連続して Hレベルを示す期間を計測し、その計測した期間が所定の第 1の期 間を超える場合にロック検出信号 LDを、 FF220においてラッチされた制御信号が H レベルを示す第 2の期間出力するものである。ここで、ロック判定の基準となる第 1の 期間が適宜な期間に設定されることで、ロック Zアンロックの判定を精度良く且つ効 率的に行えることとなる。
[0048] 図 3は、第 1の期間として分周 CLKの 2サイクルを設定した場合の回路構成例であ る。なお、図 3において、（a)は基準分周器 10から供給される分周 CLK、（c)は FF2
20の出力、（d)はロック検出信号 LDを表すこととする。
[0049] カウンタ方式のロック判定回路 230は、共通の分周 CLKによって同期させた FF23
1、 233、 234、 237と、 ExOR ( 他的餘理禾口）素子 232、 235と、ゲート素子 236、 によって構成される。
[0050] FF231は、データ入力端子に FF220の出力が入力され、クロック入力端子に分周 CLKが入力される。よって、 FF231は、分周 CLKの立ち上りに応じて、 FF220の出 力をラッチする（図 4 (g)を参照)。
[0051] ExOR素子 232は、 FF231の入力と出力の状態、すなわち FF231におけるロック Zアンロックの状態の切り替わりを監視しており、 FF231の入力と出力の状態が同じ 場合には Lレベル、異なる場合には Hレベルを出力する（図 4 (f)を参照)。ここで、 F F231の入力と出力の状態変化のタイミングは、分周 CLKの 1Z2サイクル分位相が ずれているため、 ExOR素子 232からリセット信号として Hレベルが出力される期間は 、分周 CLKの 1Z2サイクルである。なお、 ExOR素子 232の出力は、 FF233、 234 の状態をリセットするためのリセット信号（出力が Hレベルの場合）として用いられる。
[0052] FF233、 ExOR235、 FF234を組み合わせて構成される論理回路（233、 234、 2 35)は、 ExOR素子 232からリセット信号を受信してから分周 CLKの 1Z2サイクル後 にリセット信号が解除された後、分周 CLKの 2サイクル分時刻が経過したときには、 H レベルを出力する。この後、つぎのリセット信号を受信するまでの間、 FF234力も Hレ ベルもしくは Lレベルを出力する（図 4 (h)を参照)。なお、リセット信号が解除された 後、分周 CLKの 2サイクル分時刻が経過する前につぎのリセット信号を受信する場 合には、 FF234は Hレベルを出力せずに Lレベルの出力を維持する。すなわち、論 理回路（233、 234、 235)は、 FF231におけるロック Zアンロックの状態が、分周 CL Kの（1Z2 + 2)サイクルの期間、継続するか否かを監視するものである。
[0053] 例えば、図 4 (h)に示すように、時刻 teにおいてリセット信号が解除された後、分周 CLKの 2サイクル分経過後の時刻 tgにおいて、 Lレベル出力力 Hレベル出力へと 切り替わる。そして、時刻 th力も分周 CLKの 1Z2サイクル後つぎのリセット信号が入 力されて、 Hレベル出力力らもとの Lレベル出力へと切り替わるのである。
[0054] ゲート素子 236と FF237を組み合わせて構成される論理回路（236、 237)は、 FF 234の出力が Lレベルとなる場合には FF237の出力として前の状態を保持する。一 方、 FF234の出力が Hレベルとなる場合には、 FF237は、分周 CLKの立ち上りで F F231の出力をラッチする。ここで、 FF237において Hレベルがラッチされた場合、 P LL回路がロック状態であるものと判定される。よって、ロック状態の場合には、 FF23 7から出力されるロック検出信号 LDは Hレベルとなる。反対に、 FF237において Lレ ベルがラッチされた場合、 PLL回路がアンロック状態であるものと判定される。よって 、アンロック状態の場合には、 FF237から出力されるロック検出信号 LDは Lレベルと なる。
[0055] すなわち、論理回路（236、 237)は、 FF231におけるロック Zアンロックの状態が 分周 CLKの（1Z2 + 2)サイクルの期間継続しない場合には、ロック検出信号 LDの レベルを維持することとなる。また、論理回路（236、 237)は、 FF231におけるロック Zアンロックの状態が分周 CLKの（1Z2 + 2)サイクルの期間を超えて継続する場合 には、ロック検出信号 LDをその継続したロック/アンロックの状態を示すレベルへと 切り替える。そして、切り替わったロック検出信号 LDのレベルは、そのレベルが示す ロック Zアンロックの状態が継続する期間分維持されることとなる。
[0056] このため、例えば、位相比較器 40にお 、てヒゲ状のノイズが発生する場合や、ロッ ク Zアンロックの状態が短い期間である場合であっても、ロック検出信号 LDのレベル が変化しないため、ロック Zアンロックの誤った判定が行われることはない。よって、口 ック (もしくはアンロック)検出の精度が向上することとなる。
[0057] なお、前述した実施形態において、カウンタ方式のロック判定回路 230において用 いられるクロック信号は、 FF220においてラッチの際に用いたクロック信号の位相を 反転させた信号を用いることが好ましい。なぜなら、 FF220においてヒゲ状のノイズ 力 Sラッチされた場合に、そのラッチタイミングでロック判定回路 230内部にノイズが伝 播されることを防ぐことができるからである。
[0058] また、前述した実施形態において、カウンタ方式のロック判定回路 230において用 いられるクロック信号と、 FF220においてラッチの際に用いられるクロック信号は、同 一のクロック源から生成されることが好ましい。なぜなら、前述したとおり、ロック検出 信号 LDが Hレベルとなる期間を、 FF220にお!/、てラッチされた制御信号が Hレベル を示す期間と常に一致させるためである。
[0059] = = =多数決方式 = = =
本発明の一実施形態に係るロック判定回路 230としては、多数決方式を採用するこ ともできる。なお、多数決方式とは、所定の判定期間内において、ロック状態を示す 期間と、アンロック状態を示す期間のうち、いずれか長い方が示す状態をロック検出 信号 LDとして出力するものである。
[0060] 図 1において、多数決方式のロック判定回路 230は、例えば、分周 CLKの複数サイ クル内において、 FF220においてラッチされた制御信号が Hレベル（ロック状態）を 示す期間が、 FF220においてラッチされた制御信号力 レベル (アンロック状態）を 示す期間を超える場合に、 Hレベルのロック検出信号 LDを出力するように構成され る。
[0061] 図 5は、多数決方式のロック判定回路 230を実現する一回路例である。なお、図 5 において、（a)はロック判定回路 230に供給される分周 CLK、（c)は FF220の出力、 (d)はロック検出信号 LDを表すこととする。
[0062] 多数決方式のロック判定回路 230は、共通の分周 CLKによって同期させた FF241 、 242、 243、 245と、 AND— OR素子 244によって構成される。
[0063] FF241は、データ入力端子に FF220の出力が入力され、クロック入力端子に分周 CLKが入力される。よって、 FF231は、分周 CLKの立ち上りに応じて、 FF220の出 力をラッチする。同様に、 FF242、 243では、分周 CLKの立ち上りに応じて、 FF24 1においてラッチされたデータ力、順次シフトされることとなる。
[0064] ここで、 241の出カを' （1; 2) "、 FF242の出力を" F (t— 1) "、 FF243の出力 を" F (t)，，と表した場合、 AND— OR素子 244の出力は、 "F (t) X F (t—l) +F (t) X F (t-2) +F (t-1) X F (t—2)，，となる。つまり、 AND— OR素子 244は、分周 CLKの 3 サイクル内において、 FF241に入力されたデータ力 1. 5サイクル（3サイクルの 1Z 2)よりも大き!/、2サイクル以上 Hレベルを示す場合に、 Hレベルを出力するのである。 [0065] FF245は、データ入力端子に AND— OR素子 244の出力が入力され、クロック入 力端子に分周 CLKが入力される。よって、 FF245は、分周 CLKの立ち上りに応じて 、 AND— OR素子 244の出力をラッチする。
[0066] FF245において Hレベルがラッチされた場合、 PLL回路がロック状態であるものと 判定される。よって、ロック状態の場合、 FF245から出力されるロック検出信号 LDは Hレベルとなる。反対に、 FF245において Lレベルがラッチされた場合、 PLL回路力 アンロック状態であるものと判定される。よって、アンロック状態の場合には、 FF245 力 出力されるロック検出信号 LDは Lレベルとなる。
[0067] このように、多数決方式では、カウンタ方式とは異なり、所定の判定期間内において 、ロック Zアンロック状態を示す期間が不連続な場合であっても適宜な判定が行える こととなる。また、カウンタ方式では、ロック状態を示す期間を第 1の期間分計数する までは、ロック検出信号 LDが確定しないのと比べ、多数決方式では、所定の判定期 間の 1Z2期間ロック状態を示す期間が検出された場合には、ロック検出信号 LDが 確定することとなる。このため、カウンタ方式と比べて、ロック検出信号 LDが確定する までの時間を短縮できる。
[0068] = = =重み付け方式 = = =
本発明の一実施形態に係るロック判定回路 230としては、重み付け方式を採用す ることもできる。なお、重み付け方式とは、所定の判定期間内（例えば、 10サイクル内 )において、ロック状態を示す期間が所定の第 1の期間（例えば、 8サイクル)を超える 場合に、ロック状態であることを示すロック検出信号 LDを出力するものである。
[0069] 図 1において、重み付け方式のロック判定回路 230は、例えば、所定の判定期間内 にお 、て、 FF220にお 、てラッチされた制御信号が Hレベル (ロック状態）を示す期 間が、所定の判定期間よりも短く設定された所定期間を超える場合に、 Hレベルの口 ック検出信号 LDを出力するように構成される。
[0070] 図 5に対する視点を変えて、重み付け方式のロック判定回路 230を実現する回路 構成例を説明する。すなわち、図 5に示すロック判定回路 230は、分周 CLKの 3サイ クルの判定期間内において、ロック状態を示す期間が 2サイクル以上となる場合に、 ロック状態であることを示すロック検出信号 LDを出力する。よって、図 5に示すロック 判定回路は、所謂、重み付け方式のロック判定回路といえる。
[0071] このように、重み付け方式では、多数決方式と同様に、所定の判定期間内において 、ロック Zアンロック状態を示す期間が不連続な場合であっても適宜な判定が行える こととなる。また、カウンタ方式では、ロック状態を示す期間を第 1の期間分計数する までは、ロック検出信号 LDが確定しないのと比べ、重み付け方式では、所定の判定 期間よりも短く設定した第 1の期間、ロック状態を示す期間が検出された場合、ロック 検出信号 LDが確定する。このため、重み付け方式では、カウンタ方式ならびに多数 決方式と比べて、ロック検出信号 LDが確定するまでの時間を短縮できる。また、判定 基準となる所定期間を適宜な値に設定することで、多数決方式よりもロック判定の精 度が向上することとなる。
[0072] 以上、本発明の例示的なそして現時点で好適とされる実施例を詳細に説明したが 、本発明の概念は、種々変更して実施し適用することができ、また付属の請求の範囲 は先行技術によって限定されることは別として、種々の変形例を含むものである。

Claims

請求の範囲
[1] PLL回路の位相比較器カゝら供給される位相差信号に基づいて前記 PLL回路が口 ック状態であるか否かを検出するロック検出回路において、
前記位相差信号が前記位相差の発生を示さない場合には一方のレベルを有する とともに、前記位相差の発生を示す場合には他方のレベルを有した制御信号を出力 する第 1の回路と、
前記制御信号をラッチする第 2の回路と、
前記ラッチされた制御信号が前記一方のレベルを所定の第 1の期間示す場合、前 記 PLL回路がロック状態であることを示すロック検出信号を所定の第 2の期間出力す る第 3の回路と、
を有することを特徴とするロック検出回路。
[2] 前記第 3の回路は、
前記ラッチされた制御信号が前記一方のレベルを連続して示す期間を計測し、 前記計測した期間が前記第 1の期間を超える場合に前記ロック検出信号を出力す ること、
を特徴とする請求項 1に記載のロック検出回路。
[3] 前記第 2の期間を、前記ラッチされた制御信号が前記一方のレベルを示す期間と すること、を特徴とする請求項 1に記載のロック検出回路。
[4] 前記第 3の回路は、
前記第 2の回路において前記ラッチの際に用いられる第 1のクロック信号とは位相 を反転させた第 2のクロック信号に基づ 、て、前記計測を行うこと、
を特徴とする請求項 2に記載のロック検出回路。
[5] 前記第 1及び前記第 2のクロック信号を、同一のクロック源カゝら生成されたクロック信 号としたこと、を特徴とする請求項 4に記載のロック検出回路。
[6] 前記第 3の回路は、
所定の判定期間内において、前記ラッチされた制御信号が前記一方のレベルを示 す期間が、前記ラッチされた制御信号が前記他方のレベルを示す期間を超える場合 に、前記ロック検出信号を出力すること、 を特徴とする請求項 1に記載のロック検出回路。
[7] 前記第 3の回路は、
所定の判定期間内において、前記ラッチされた制御信号が前記一方のレベルを示 す期間が、前記判定期間よりも短く設定した前記第 1の期間を超える場合に、前記口 ック検出信号を出力すること、
を特徴とする請求項 1に記載のロック検出回路。
[8] PLL回路の位相比較器カゝら供給される位相差信号に基づいて前記 PLL回路が口 ック状態であるか否かをロック検出回路が検出する方法であって、
前記位相差信号が前記位相差の発生を示さない場合には一方のレベルを有する とともに、前記位相差の発生を示す場合には他方のレベルを有した制御信号を生成 し、
前記制御信号をラッチし、
前記ラッチされた制御信号が前記一方のレベルを所定の第 1の期間示す場合、前 記 PLL回路がロック状態であることを示すロック検出信号を所定の第 2の期間出力す ること、
を特徴とするロック検出方法。
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