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WO2005078935A1 - Digitaler phasenregelkreis mit schnellem einschwingverhalten - Google Patents

Digitaler phasenregelkreis mit schnellem einschwingverhalten Download PDF

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WO2005078935A1
WO2005078935A1 PCT/DE2005/000031 DE2005000031W WO2005078935A1 WO 2005078935 A1 WO2005078935 A1 WO 2005078935A1 DE 2005000031 W DE2005000031 W DE 2005000031W WO 2005078935 A1 WO2005078935 A1 WO 2005078935A1
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WO
WIPO (PCT)
Prior art keywords
digital
frequency
locked loop
signal
phase
Prior art date
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Ceased
Application number
PCT/DE2005/000031
Other languages
English (en)
French (fr)
Inventor
Nicola Da Dalt
Lajos Gazsi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of WO2005078935A1 publication Critical patent/WO2005078935A1/de
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

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    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Definitions

  • the invention relates to a digital phase locked loop for generating an output frequency with the aid of a digitally controlled oscillator.
  • PLL phase-locked loop
  • the voltage signal is fed to a charge pump (CP: Charge Pump), which converts the voltage signal into a corresponding current signal.
  • CP Charge Pump
  • This current signal is fed to a loop filter (LF: Loop Filter), the output signal of which drives the voltage-controlled oscillator.
  • LF Loop Filter
  • a frequency divider with a divider factor N can be arranged in the feedback path between the voltage-controlled oscillator and the phase / frequency detector.
  • the output frequency of the voltage-controlled oscillator corresponds to N times the reference frequency.
  • CMOS complementary metal-oxide-semiconductor
  • DCO Digital Controlled Oscillator
  • Binary or ternary quantizing phase detectors are often used in high-speed transmitter / receiver circuits with integrated PLL. Such transmitter / receiver circuits (transceivers) are used in a variety of applications, such as optical communication connections, chip-to-chip connections, etc.
  • the clock is not supplied with the data in such receiver / transmitter circuits.
  • the clock signal must be obtained from the data signal for synchronous operation.
  • the data signal must be readjusted in time in order to remove the jitter accumulated during the transmission.
  • Modern clock and data recovery circuits (CDR: Clock and Data Recovery) use PLL techniques, which work either in linear or in non-linear operation.
  • CDR Clock and Data Recovery
  • the binary or ternary quantizing phase detectors is that they show very simple signal processing of digital values with an inherent sampling phase adjustment, whereby the operation of the PLL can be carried out at a very high speed, which can only be achieved by the Working speed of a flip-flop is limited.
  • Other advantages of a (non-linear) PLL with a binary phase detector are the excellent jitter tolerance, jitter Transmission and jitter generation characteristics. Another advantage is that the jitter in PLL with binary phase detectors only grows with the root of the input jitter, whereas linear jitter growth is observed with linear PLL.
  • PLL with binary phase detectors are also known as Bang-Bang PLL and for example in the article “Designing Bang-Bang PLLs for Clock and Data Recovery in Serial Data Transmission Systems", RC Walker, http: //www.omnisterra. com / walker / pubs .html.
  • a difficulty with such digital PLLs is that the digitally controlled oscillator is still an analog circuit and therefore shows the typical problems of such a circuit. This is explained in more detail below with reference to FIG. 1.
  • 1 shows the output frequency of a DCO as a function of the digital input control word. The output frequency of the DCO is through the equation
  • F0 denotes the freewheeling frequency
  • KF the gain factor for the frequency tuning range
  • DCO_input the digital input control word.
  • the freewheeling frequency F0 is the output frequency of the DCO when the digital input control signal DCO_input is zero.
  • the maximum output frequency f max at the output of the DCO is reached when the largest digital control word (1-LSB) is entered as the DCO_input value, LSB designating the least significant bit.
  • the minimum output frequency F min at the output of the DCO results when the smallest digital control word -1 is entered.
  • the desired target frequency at the output of the DCO results in accordance with
  • Fgoal N * F ref , (2)
  • Fg ⁇ a ⁇ indicates the target frequency
  • N denotes the factor of the frequency multiplication (which is realized in a known manner as a divider factor in the feedback branch of the PLL)
  • Fref denotes the value of the reference frequency.
  • the digital input value k generates the desired output frequency
  • the values KF (gain factor) and F0 (freewheeling frequency) of a DCO are typically unknown because they vary due to different manufacturing processes and different operating parameters such as voltage, power, temperature. As a result, the value k for setting the desired target frequency F goa ⁇ is unknown. If the catch range of the PLL is sufficiently large for practical use and if there is a sufficiently long acquisition time (settling time), the fact that k is unknown is not a problem. In many practical applications, however, short acquisition times are required over a wide fishing range.
  • a first way to avoid the problems mentioned is to measure the freewheeling frequency F0 and the amplification factor KF of a DCO after its manufacture.
  • a suitable digital start value can be calculated in the vicinity of the value k, which is safely within the catchment range of the PLL and guarantees a rapid settling (ie a short acquisition time).
  • a disadvantage of this procedure is the considerable additional effort that is required by the measurement.
  • fuses must be provided in the circuit, which increase the costs of the circuit.
  • this procedure does not provide a solution to the changes in the oscillator properties caused by aging or temperature effects.
  • the phase detector is designed in the form of a D flip-flop 1, to which an input signal F r ⁇ f is fed at its D input.
  • the Q output of the flip-flop 1 is connected to the input 3 of the digitally controlled oscillator (DCO) 4 via two parallel paths which are brought together in an adder 2.
  • the output of the digitally controlled oscillator 4 is fed back to the clock input of the flip-flop 1.
  • a multiplier 5 is provided in the first path and multiplies the output signal of the flip-flop 1 by a fixed value ⁇ .
  • This path is also referred to as a proportional path or bang-bang path.
  • the PLL has a second path in which an integrator 6 is arranged.
  • the integrator 6 averages the signal ⁇ obtained from the flip-flop 1.
  • PLLs that only have the proportional path are also referred to as first-order loops.
  • the proportional path (alone) guarantees excellent jitter generation and jitter tolerance properties. As stated in the RC Walker document, these properties are determined by one parameter only
  • ß is also referred to as the bang-bang gain factor of the proportional path.
  • the integral path 6 In order to enlarge the capture range of the PLL, the integral path 6 must be used in addition to the proportional path 5.
  • the integrator 6 not only follows the phase differences but also the frequency error between the reference frequency F ref and the output signal of the DCO.
  • the second, integral path thus takes over the task of controlling the PLL in the transient process to the target frequency F goa ⁇ (which corresponds to the reference frequency F ref in FIG. 2). Only when the frequency error reaches the capture range of the proportional path 5 (ie when the frequency error is less than ⁇ fbb), does the proportional path 5 take over the remaining transient process of the loop.
  • parameters ⁇ and ß are not possible.
  • the bandwidth of the integral path 6 must be much smaller than the bandwidth of the proportional path for reasons of stability.
  • the bang-bang gain ⁇ must also be small in order to keep the jitter generation low. These two requirements make it necessary to choose the factor ⁇ very small. This is has the effect that long settling times have to be accepted when the PLL is switched on. The length of the settling time that occurs still depends on the analog parameters of the DCO (gain factor KF and freewheeling frequency FO), which, as already explained, depend to a large extent on the manufacturing and operating conditions of the PLL.
  • the invention has for its object to provide a digital phase locked loop with a binary or ternary phase detector, which has a high degree of digitization and shows a fast transient response over a wide capture range.
  • the digital control loop has a digitally controlled oscillator for generating an output frequency.
  • the control loop furthermore comprises a digital binary or ternary phase detector for detecting the phase difference between an input frequency and a feedback frequency which is dependent on the output frequency of the oscillator.
  • a transmission circuit is arranged between the output of the binary or ternary phase detector and the input of the digitally controlled oscillator, which converts the binary or ternary signal output by the phase detector into a digital control signal for controlling the digitally controlled oscillator.
  • the digital control circuit comprises a (further) feedback loop with a digital counting means, which determines the difference between the number of signal edges occurring in the feedback frequency and signal edges occurring in the input frequency, this difference influencing the digital control signal.
  • the differential edge count carried out in the feedback loop forms a signal which controls the digital control signal in the direction towards the steady state (ie towards the a priori unknown value k).
  • the feedback loop according to the invention thus guarantees an expanded frequency and phase acquisition range and ensures rapid settling in spite of process or temperature variations of the freewheeling frequency FO and the gain factor KF of the digitally controlled oscillator.
  • the feedback loop according to the invention is constructed completely digitally, ie, for example, no (analog) capacities are required in this loop, as is the case with conventional charge pump circuits.
  • the transmission circuit preferably comprises a first proportional branch, in which the binary or ternary signal is multiplied by a factor, and a second integral path, in which the binary or ternary signal is accumulated.
  • the transmission circuit is implemented as a second-order loop, as is basically known from the R.C. Walker is already known.
  • a particularly advantageous embodiment of the invention is characterized in that the binary or ternary signal is accumulated in the integral path by means of a digital integrator.
  • the integral path also has no analog elements, in particular capacities.
  • Another possibility is to keep this difference constant after a predetermined period of time. This can be done, for example, by means of a counting means which, after a predetermined number of counting cycles, freezes its counting output (at which the difference is available). This measure can be particularly advantageous if the input frequency is very noisy and the time between rising and falling edges is not sufficient to keep the feedback loop according to the invention according to the previously described method (use of different edge types for the phase detector and counting means) constant his.
  • the feedback loop preferably comprises a scaling unit for scaling the difference. In this way, the influence of the feedback loop on the overall behavior of the
  • PLL can be adjusted appropriately.
  • the feedback loop has a digital filter for filtering the difference. This creates a further degree of freedom to improve the transient response of the PLL.
  • Fig. 1 is a graph showing the output frequency of a digitally controlled oscillator over the digital input signal
  • FIG. 2 shows a circuit diagram of a known second order PLL with a binary phase detector
  • FIG. 3 shows the basic architecture of a digital PLL according to the invention using a digitally controlled oscillator
  • FIG. 4 shows a circuit diagram of a first embodiment of a PLL according to the invention with a binary phase detector
  • FIG. 5 shows a circuit diagram of a second embodiment of a PLL according to the invention with a binary phase detector
  • FIG. 6 shows two diagrams in which the output frequency of the phase locked loop shown in FIG. 5 is shown without the linear feedback loop according to the invention over time for a deviation of ⁇ 10 MHz between the target frequency and the starting frequencies;
  • FIG. 7 shows two graphs in which the output frequency of the phase locked loop shown in FIG. 5 without the linear feedback loop according to the invention is shown over time for a deviation of ⁇ 20 MHz between the target frequency and the starting frequencies;
  • Fig. 8 two graphs in which the output frequency of the phase locked loop shown in Fig. 5 without the linear feedback loop according to the invention over the Time for a deviation of ⁇ 30 MHz between the target frequency and the starting frequencies is shown;
  • FIG. 9 shows two graphs in which the output frequency of the phase locked loop shown in FIG. 5 without the linear feedback loop according to the invention is shown over time for a deviation of ⁇ 100 MHz between the target frequency and the starting frequencies;
  • FIGS. 4 and 5 are graphs in which the output frequency of the phase locked loops shown in FIGS. 4 and 5 with the linear feedback loop according to the invention over time for deviations of ⁇ 300 MHz, ⁇ 200 MHz and ⁇ 100 MHz between the target frequency and the start frequencies is shown;
  • FIG. 11 shows a diagram in which the output values of the integrating path of the second-order PLL and the output values of the up / down counter are shown over time in the linear feedback loop according to the invention.
  • the digital PLL comprises a digital processor 100, which is connected via a digital control bus 101 to the input 3 of a digitally controlled oscillator (DCO) 4.
  • DCO digitally controlled oscillator
  • An analog frequency signal is output at the output 7 of the digitally controlled oscillator 4. This is fed via an electrical connection 8 (possibly after frequency division) to a first input 9 of the digital processor 100.
  • An input signal is applied to a second input 10 of the digital processor 100 with a reference frequency and a refer- ence clock f re f on.
  • the processor 100 or possibly also the entire circuit shown in FIG. 3 can be implemented in a fully integrated form.
  • a first exemplary embodiment of the present invention is based on a phase locked loop with a second-order bang-bang loop, as shown in the box 11 shown in broken lines.
  • the same components as in the previous figures are again identified by the same reference numerals.
  • the phase-locked loop shown in box 11 differs from the phase-locked loop shown in FIG. 2 in that the integrator 6 'is designed as a digital integrator consisting of an accumulator (adder 12, delay element 13) and a multiplier 14.
  • the multiplier 14 multiplies the output of the accumulator 12, 13 by a factor ⁇ .
  • the signal values of the proportional and the integral path are added.
  • a quantizer 15 which, depending on the incoming digital signal values, generates suitable digital control signal values for the digitally controlled oscillator 4 which are adapted to the input word width of the digital oscillator 4.
  • a divider circuit 17 is provided between the output of the digitally controlled oscillator 4 and the clock input of the flip-flop 1.
  • the divider circuit 17 carries out a frequency division by the divider factor N.
  • ⁇ ⁇ (t n ) denotes the phase of the returned frequency signal output by divider circuit 17 and ⁇ d (t n ) the phase of the input signal with frequency Fref
  • the output signal of the flip-flop 1 thus represents a binary approximation of the phase difference between the input signal F re f and the feedback frequency signal.
  • ⁇ n can also assume the value 0, specifically when it is not possible to determine a phase error between the input signal and the returned frequency signal.
  • the second-order bang-bang PLL (box 11) is supplemented according to the invention by a feedback loop, which is shown in the dashed box 20.
  • the feedback loop comprises an up / down counter 21, a multiplier 22 and an (optional) digital filter 23.
  • the up / down counter 21 is at its up
  • Count input the feedback frequency signal supplied by the divider circuit 17.
  • the input signal of the frequency F r e f is present at the down counter input of the up / down counter 21.
  • the up / down counter 21 independently counts the edges of the feedback frequency signal and the edges of the input signal and thereby forms the difference between the respective number of edge events. This difference is weighted in the digital multiplier 22 with the constant gain factor Slin and filtered in the digital filter 23.
  • the filtered digital signal is fed to the adder 2 at a third adder input and causes the digitally controlled oscillator 4 Control signal supplied in the direction of the (unknown and depending on the parameters KF and FO different) target value k (which causes the output frequency Fg ⁇ a ⁇ predetermined by N and F re f) to be controlled.
  • phase detector flip-flop 1
  • registers in the loop filter 23 respond to a rising edge of the feedback frequency signal forming the clock
  • the up / down counter 21 updates the difference value at its output at times of falling edges of its incoming signals.
  • FIG. 5 shows a second exemplary embodiment of the present invention, which differs from the first exemplary embodiment shown in FIG. 4 only by an expansion of the linear feedback loop 20 by a warm start functionality.
  • the extended linear feedback loop 20 additionally has a multiplexer 24, which makes it possible to feed either the signal output by the digital filter 23 or a signal value held in a register 25 to the adder 2.
  • the S 'teuerein- transition the multiplexer 24 is designated WS (warm start).
  • WS warm start
  • the constant signal value output by the digital filter 23 is read into the register 25 and stored in a non-volatile memory 26 during the previous shutdown process.
  • this stored signal value is uploaded into register 25 and (if the warm start functionality is activated via WS) is sent to adder 2 via multiplexer 24. This can significantly reduce the acquisition time when restarting.
  • Q denotes the word width of the control signal for the digitally controlled oscillator 4, which is realized by the quantizer 15.
  • the following figures show simulation results of the frequency / phase acquisition time with different start values for the frequency. An implementation error with a hysteresis of 2 ps and a comparison jitter of 5.4 ps (RMS value) was assumed for the D flip-flop 1.
  • FIG. 6 shows the situation at a start frequency of 4.81 GHz (upper illustration) and 4.79 GHz (lower illustration) in the circuit according to FIGS. 4 and 5 without a linear feedback loop 20, 20 '. In this case, an acceptable acquisition time of 15 ⁇ s is observed.
  • FIGS. 7 and 8 show corresponding representations for start frequencies of 4.82 GHz (upper part of FIG. 7) and 4.78 GHz (lower part of FIG. 7) and 4.83 GHz (upper one
  • FIGS. 6 to 9 make it clear that such a tuning range cannot be achieved with conventional solutions (second-order Bang-Bang PLL).
  • the output values (determined by simulation) of the integral path 12, 13, 14 (curve K 1) and the up / down counter 21 (curve K 2) are shown in FIG. 11. It becomes clear that the output value of the up / down counter 21 is stable after 5 ⁇ s. Subsequently, the value output by the up / down counter 21 remains constant ("quiet"), while the integral path 12, 13, 14 takes on the task of reducing the frequency deviation within 20 ⁇ s.
  • the invention makes it possible to implement a digital phase-locked loop with low production costs, a wide capture range and a short acquisition time, which is ideally suited for production in CMOS technologies with small structural widths.

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

Ein digitaler Regelkreis mit einem digital gesteuerten Oszillator (4) zur Erzeugung einer Ausgangsfrequenz umfasst einen digitalen binären oder ternären Phasendetektor (1) zum Erfassen der Phasendifferenz zwischen einer Eingangsfrequenz und einer von der Ausgangsfrequenz des Oszillators (4) abhängigen rückgeführten Frequenz. Neben dem Phasendetektor (1) wird der digitale Oszillator (4) von einem digitalen Zählmittel (21) angesteuert, welches die Differenz von in der rückgeführten Frequenz auftretenden Signalflanken und in der Eingangsfrequenz auftretenden Signalflanken ermittelt.

Description

Beschreibung
Digitaler Phasenregelkreis mit schnellem Einschwingverhalten
Die Erfindung betrifft einen digitalen Phasenregelkreis zur Erzeugung einer Ausgangsfrequenz mit Hilfe eines digital gesteuerten Oszillators.
Digitale Phasenregelkreise, sogenannte PLL (Phase-Locked Loop) , kommen in einer Vielzahl von integrierten Schaltungen zum Einsatz. PLL dienen als Takt- bzw. Frequenzsynthesizer, -generatoren und -multiplizierer, sie kommen in Zeit-, Daten- und Taktrückgewinnungsschaltungen zum Einsatz und werden ferner in Empfangs- und Sendeschaltkreisen von phasen- oder fre- quenzmodulierten Systemen verwendet.
Bisherige Anwendungen verwenden zumeist analoge PLL, welche einen Phasen/Frequenz-Detektor (PFD: Phase/Frequency Detector) umfassen, der die Ausgangsfrequenz eines spannungsge- steuerten Oszillators (VCO: Voltage Controlled Oscillator) mit einer Referenzfrequenz vergleicht und als Ausgangssignal eine Spannung erzeugt, welche die Information der Phasen- und Frequenzdifferenz zwischen der Ausgangsfrequenz des spannungsgesteuerten Oszillators und der Referenzfrequenz ent- hält. Das Spannungssignal wird einer Ladungspumpe (CP: Charge Pump) zugeführt, welche das Spannungssignal in ein entsprechendes Stromsignal umsetzt. Dieses Stromsignal wird einem Schleifenfilter (LF: Loop Filter) zugeführt, dessen Ausgangssignal den spannungsgesteuerten Oszillator ansteuert. Im Rückkopplungspfad zwischen dem spannungsgesteuerten Oszillator und dem Phasen/Frequenz-Detektor kann ein Frequenzteiler mit einem Teilerfaktor N angeordnet sein. Im eingeregelten Zustand der PLL entspricht die Ausgangsfrequenz des spannungsgesteuerten Oszillators der N-fachen Referenzfrequenz.
In jüngster Zeit wird der Entwurf und die Implementierung von vollständig integrierten PLL angestrebt. Dabei liegen bei der Verwendung moderner CMOS Technologien Bedingungen (beispielsweise verminderte Spannungs- und Leistungsversorgung, Gate- Leckströme, reduziertes gm*r Produkt (Verstärkung)) vor, die für analoge Schaltungskreise weniger günstig als für digitale Schaltkreise sind. Zukünftige CMOS Technologien werden schnellere nMOS und pMOS Transistoren zur Verfügung stellen, die für digitale Schaltkreise exzellent geeignet sind. Darüber hinaus werden mehr als acht Metall-Lagen realisierbar sein, die spiralförmige Induktor-Strukturen ermöglichen, und es besteht die Möglichkeit, MOS-Varaktor-Felder zu realisieren. Dadurch wird die Realisierung von digital gesteuerten VCO, sogenannte DCO (Digital Controlled Oscillator) , im Vergleich zu analogen Oszillatoren begünstigt.
In Hochgeschwindigkeitssender/Empfängerschaltungen mit integrierten PLL werden häufig binär oder ternär quantisierende Phasendetektoren eingesetzt. Derartige Sender/Empfängerschaltungen (Transceiver) werden in vielfältigen Anwendungen, wie beispielsweise bei optischen Kommunikationsverbindungen, Chip-zu-Chip Verbindungen usw., eingesetzt. Typischerweise wird in solchen Empfänger/SenderSchaltungen der Takt den Daten nicht mitgeliefert. Infolgedessen muss das Taktsignal für einen synchronen Betrieb aus dem Datensignal gewonnen werden. Darüber hinaus muss das Datensignal zeitlich neu eingestellt werden, um den während der Übertragung akkumulierten Jitter zu entfernen. Moderne Takt- und Datenrückgewinnungsschaltungen (CDR: Clock and Data Recovery) verwenden PLL-Techniken, welche entweder im linearen oder im nicht-linearen Betrieb arbeiten. Der Vorteil nicht-linearer Phasendetektoren (z.B. der binär oder ternär quantisierenden Phasendetektoren) besteht darin, dass sie eine sehr einfache Signalverarbeitung digitaler Werte mit einer inhärenten Abtastphasenanpassung zeigen, wodurch der Betrieb der PLL mit einer sehr hohen Geschwindigkeit durchgeführt werden kann, die lediglich durch die Arbeitsgeschwindigkeit eines Flipflops begrenzt ist. Weitere Vorteile einer (nicht-linearen) PLL mit einem binären Phasendetektor sind die exzellenten Jitter-Toleranz- , Jitter- Übertragungs- und Jitter-Erzeugungscharakteristiken. Ein weiterer Vorteil besteht darin, dass der Jitter in PLL mit binären Phasendetektoren lediglich mit der Wurzel des Eingangs- Jitters wächst, während bei linearen PLL ein lineares Jitter- Wachstum beobachtet wird. PLL mit binären Phasendetektoren sind auch als Bang-Bang PLL bekannt und beispielsweise in dem Artikel "Designing Bang-Bang PLLs for Clock and Data Recovery in Serial Data Transmission Systems", R.C. Walker, http: //www.omnisterra. com/walker/pubs .html, beschrieben.
Eine Schwierigkeit bei solchen digitalen PLL besteht darin, dass der digital gesteuerte Oszillator weiterhin ein analoger Schaltkreis ist und daher die typischen Probleme eines solchen Schaltkreises zeigt. Dies wird im Folgenden anhand Fig. 1 näher erläutert. In Fig. 1 ist die Ausgangsfrequenz eines DCO in Abhängigkeit von dem digitalen Eingangs-Steuerwort dargestellt. Die Ausgangsfrequenz des DCO ist durch die Gleichung
Fout = F0 + KF * DCO_input (1)
gegeben. Dabei bezeichnen F0 die Freilauffrequenz, KF den Verstärkungsfaktor für den Frequenzabstimmbereich und DCO_input das digitale Eingangs-Steuerwort . Die Freilauffre- quenz F0 ist die Ausgangsfrequenz des DCO, wenn das digitale Eingangssteuersignal DCO_input gleich Null ist. Die maximale Ausgangsfrequenz fmax am Ausgang des DCO wird bei Eingabe des größten digitalen Steuerwortes (1-LSB) als DCO_input-Wert erreicht, wobei LSB das geringwertigste Bit bezeichnet. Die mi- nimale Ausgangsfrequenz Fmιn am Ausgang des DCO ergibt sich bei Eingabe des kleinsten digitalen Steuerwortes -1.
Sofern die PLL als Frequenzmultiplizierer (Synthesizer) verwendet wird, ergibt sich die gewünschte Zielfrequenz am Aus- gang des DCO gemäß
Fgoal = N * Fref , (2) wobei Fgθaι die Zielfrequenz angibt, N den Faktor der Frequenzmultiplikation bezeichnet (welcher in bekannter Weise als Teilerfaktor im Rückkoppelzweig der PLL realisiert ist) und Fref den Wert der Referenzfrequenz bezeichnet. Der digitale Eingabewert k erzeugt die gewünschte Ausgangsfrequenz
Fgoal •
Typischerweise sind die Werte KF (Verstärkungsfaktor) und F0 (Freilauffrequenz) eines DCO unbekannt, da sie aufgrund unterschiedlicher Herstellungsverfahren und unterschiedlicher Betriebsparameter wie Spannung, Leistung, Temperatur, variieren. Infolgedessen ist der Wert k zur Einstellung der gewünschten Zielfrequenz Fgoaι unbekannt. Wenn der Fangbereich der PLL für die praktische Anwendung ausreichend groß ist und wenn eine ausreichend lange Akquisitionszeit (Einschwingzeit) zur Verfügung steht, ist die Tatsache, dass k unbekannt ist, unproblematisch. Bei vielen praktischen Anwendungen werden jedoch kurze Akquisitionszeiten bei einem weiten Fangberei- chen gefordert.
Eine erste Möglichkeit, um die genannten Probleme (kleiner Fangbereich, lange Akquisitionszeiten) zu umgehen, besteht darin, die Freilauffrequenz F0 und den Verstärkungsfaktor KF eines DCO nach dessen Herstellung zu messen. Dadurch kann ein geeigneter digitaler Startwert in der Nähe des Wertes k berechnet werden, welcher sicher im Fangbereich des PLL liegt und ein schnelles Einschwingen (d.h. eine kurze Akquisitionszeit) garantiert. Nachteilig bei dieser Vorgehensweise ist jedoch der erhebliche Zusatzaufwand, der durch die Messung erforderlich wird. Hinzu kommt, dass für eine gezielte Veränderung der Parameter KF und F0 Schmelzsicherungen in der Schaltung vorgesehen werden müssen, welche die Kosten der Schaltung erhöhen. Darüber hinaus stellt diese Vorgehensweise keine Lösung für die durch Alterung oder Temperatureffekte auftretenden Veränderungen der Oszillatoreigenschaften auf. Eine zweite Möglichkeit besteht darin, durch schaltungstechnische Maßnahmen die genannten Anforderungen (schnelles Einschwingen bei ausreichend großem Fangbereich) zu gewährleisten. In dem Artikel "Challenges in the Design of High-Speed Clock and Data Recovery Circuits", B. Razavi, IEEE Communications Magazine, Seiten 94 bis 101, August 2002, wird vorgeschlagen, den Steuerdateneingang des digital gesteuerten Oszillators in zwei Eingänge, einer für feine Verstellungen und der andere für grobe Verstellungen, aufzuspalten. Der Eingang für grobe Verstellungen wird lediglich während des Einschwingvorgangs benötigt und verbleibt im Regelschleifenbetrieb ruhig. Bei dieser Vorgehensweise ist jedoch nachteilig, dass zwei spannungsgesteuerte Oszillatoren benötigt werden, wodurch Frequenz-Fehlanpassungen auftreten. Ferner werden bei den in dieser Schrift offenbarten Schaltungen teilweise Ladungspumpen mit analogen, integrierten oder externen Kondensatoren verwendet. Dies widerspricht dem generellen Ziel einer möglichst vollständigen Digitalisierung eines PLL.
Fig. 2 zeigt ein Schaltbild eines aus dem genannten Artikel von R.C. Walker bekannten Bang-Bang PLL. Der Phasendetektor ist in Form eines D-Flipflops 1 ausgeführt, dem an seinem D- Eingang ein Eingangssignal Frβf zugeleitet wird. Der Q-Ausgang des Flipflops 1 steht über zwei parallele Pfade, welche in einem Addierer 2 zusammengeführt werden, mit dem Eingang 3 des digital gesteuerten Oszillators (DCO) 4 in Verbindung. Der Ausgang des digital gesteuerten Oszillators 4 wird dem Takt-Eingang des Flipflops 1 zurückgekoppelt.
Im ersten Pfad ist ein Multiplizierer 5 vorgesehen, welcher das Ausgangssignal des Flipflops 1 mit einem festen Wert ß multipliziert. Dieser Pfad wird auch als proportionaler Pfad oder Bang-Bang Pfad bezeichnet . Darüber hinaus weist der PLL einen zweiten Pfad auf, in welchem ein Integrierer 6 angeord- net ist. Der Integrierer 6 nimmt eine Mittelung des von dem Flipflop 1 erhaltenen Signals α vor. PLL, die lediglich den proportionalen Pfad aufweisen, werden auch als Schleifen erster Ordnung bezeichnet. Der proportionale Pfad (allein) garantiert exzellente Jitter-Erzeugungs- und Jitter-Toleranz-Eigenschaften. Wie in der Schrift von R.C. Walker ausgeführt, werden diese Eigenschaften lediglich durch einen Parameter
fbb = ß* F (3)
kontrolliert, ß wird dabei auch als Bang-Bang Verstärkungsfaktor des proportionalen Pfades bezeichnet.
Um den Fangbereich der PLL zu vergrößern, muss zusätzlich zu dem proportionalen Pfad 5 der integrale Pfad 6 verwendet wer- den. Der Integrierer 6 folgt nicht nur den Phasendifferenzen sondern auch dem Frequenzfehler zwischen der Referenzfrequenz Fref und dem Ausgangssignal des DCO. Damit übernimmt der zweite, integrale Pfad die Aufgabe, den PLL im Einschwingvorgang auf die Zielfrequenz Fgoaι (welche in Fig. 2 der Referenzfre- quenz Fref entspricht) zu steuern. Erst wenn der Frequenzfehler in den Fangbereich des proportionalen Pfads 5 gelangt (d.h. wenn der Frequenzfehler kleiner als ±fbb ist) , übernimmt der proportionale Pfad 5 den restlichen Einschwingvorgang der Schleife.
Bei dem in Fig. 2 dargestellten PLL zweiter Ordnung ist vorteilhaft, dass durch den weiteren Freiheitsgrad (Parameter α) die Jitter-Toleranz- und Jitter-Erzeugungs-Eigenschaften im Schleifenbetrieb von der Größe des Fangbereichs entkoppelt werden können. Eine voneinander unabhängige Einstellung der
Parameter α und ß ist jedoch nicht möglich. Denn einerseits muss die Bandbreite des integralen Pfads 6 aus Stabilitätsgründen sehr viel kleiner als die Bandbreite des proportionalen Pfades sein. Andererseits muss die Bang-Bang-Verstärkung ß ebenfalls klein sein, um die Jitter-Erzeugung gering zu halten. Diese beiden Anforderungen machen es erforderlich, dass der Faktor α sehr klein gewählt werden muss. Dies be- wirkt, dass bei einem Einschalten des PLL lange Einschwingzeitdauern hingenommen werden müssen. Dabei hängt die Länge der auftretenden Einschwing-Zeitdauer noch von den analogen Parametern des DCO (Verstärkungsfaktor KF und Freilauffre- quenz FO) ab, welche, wie bereits erläutert, in hohem Maß von den Herstellungs- und Betriebsbedingungen des PLL abhängig sind.
Der Erfindung liegt die Aufgabe zugrunde, einen digitalen Phasenregelkreis mit einem binären oder ternären Phasendetektor anzugeben, der einen hohen Digitalisierungsgrad aufweist und ein schnelles Einschwingverhalten über einen weiten Fangbereich zeigt.
Die der Erfindung zugrunde liegende Aufgabenstellung wird durch die Merkmale des Anspruchs 1 gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Gemäß Anspruch 1 weist der erfindungsgemäße digitale Regelkreis einen digital gesteuerten Oszillator zur Erzeugung einer Ausgangsfrequenz auf. Ferner umfasst der Regelkreis einen digitalen binären oder ternären Phasendetektor zum Erfassen der Phasendifferenz zwischen einer Eingangsfrequenz und einer von der Ausgangsfrequenz des Oszillators abhängigen rückgeführten Frequenz. Zwischen dem Ausgang des binären oder ternären Phasendetektors und dem Eingang des digital gesteuerten Oszillators ist eine Übertragungsschaltung angeordnet, welche das von dem Phasendetektor ausgegebene binäre oder ternäre Signal in ein digitales Steuersignal zur Ansteuerung des digital gesteuerten Oszillators umsetzt. Ferner umfasst der digitale Regelkreis eine (weitere) Rückkoppelschleife mit einem digitalen Zählmittel, welches die Differenz der Anzahl von in der rückgeführten Frequenz auftretenden Signalflanken und in der Eingangsfrequenz auftretenden Signalflanken ermittelt, wobei diese Differenz das digitale Steuersignal beeinflusst. Durch die in der Rückkoppelschleife vorgenommene differen- tielle Flankenzählung wird ein Signal gebildet, das das digitale Steuersignal in die Richtung zu dem eingeschwungenen Zustand hin (d.h. in Richtung zu dem a-priori unbekannten Wert k) steuert. Die erfindungsgemäße Rückkoppelschleife garantiert somit einen erweiterten Frequenz- und Phasenakquisiti- onsbereich und gewährleistet ein schnelles Einschwingen trotz Prozess- oder Temperaturvariationen der Freilauffrequenz FO und des Verstärkungsfaktors KF des digital gesteuerten Oszil- lators. Dabei ist die erfindungsgemäße Rückkoppelschleife vollständig digital aufgebaut, d.h. es sind beispielsweise keine (analogen) Kapazitäten in dieser Schleife erforderlich, wie dies bei herkömmlichen Ladungspumpen-Schaltkreisen der Fall ist.
Vorzugsweise umfasst die Übertragungsschaltung einen ersten proportionalen Zweig, in welchem das binäre oder ternäre Signal mit einem Faktor multipliziert wird, und einen zweiten integralen Pfad, in welchem das binäre oder ternäre Signal akkumuliert wird. D.h., die Übertragungsschaltung ist als Schleife zweiter Ordnung realisiert, wie sie grundsätzlich aus der eingangs genannten Schrift von R.C. Walker bereits bekannt ist. In diesem Fall kennzeichnet sich eine besonders vorteilhafte Ausführungsform der Erfindung dadurch, dass die Akkumulation des binären oder ternären Signals im integralen Pfad mittels eines digitalen Integrierers durchgeführt wird. Erfindungsgemäß weist somit auch der integrale Pfad keine analogen Elemente, insbesondere Kapazitäten, auf.
Bei der Erfindung muss darauf geachtet werden, dass keine gravierenden Wechselwirkungen zwischen der Rückkoppelschleife und der ÜbertragungsSchaltung in dem PLL auftreten. Solche unerwünschten Wechselwirkungen können dazu führen, dass der PLL nicht einschwingt. Eine Möglichkeit zur Vermeidung von Wechselwirkungen besteht darin, die Bandbreite der Rückkoppelschleife klein zu halten. Dies würde jedoch dem Ziel der Erfindung, eine schnelle Akquisitionszeit zu erreichen, zuwi- derlaufen. Eine vorteilhafte Maßnahme zur Vermeidung von Wechselwirkungen zwischen der Rückkoppelschleife und der Übertragungsschaltung besteht darin, dass der digitale binäre oder ternäre Phasendetektor jeweils auf einen anderen Flan- kentyp (ansteigend/abfallend) der Signalflanken der rückgeführten Frequenz anspricht als das (in der Rückkoppelschleife enthaltene) digitale Zählmittel in Bezug auf die Signalflanken der rückgeführten Frequenz. Dadurch wird erreicht, dass die erfindungsgemäße Rückkoppelschleife "ruhig" bleibt (d.h., dass sich die Differenz zwischen den in der rückgeführten
Frequenz auftretenden Signalflanken und den in der Eingangs- frequenz auftretenden Signalflanken nicht mehr ändert) , sobald die PLL im eingeschwungenen Zustand ist.
Eine andere Möglichkeit besteht darin, diese Differenz nach einer vorgegebenen Zeitdauer gezielt konstant zu halten. Dies kann beispielsweise mittels eines Zählmittels erfolgen, welches nach einer vorgegebenen Anzahl von Zähltakten seinen Zählausgang (an welcher die Differenz bereitsteht) einfriert. Insbesondere dann, wenn die Eingangsfrequenz stark rauschbehaftet ist und die Zeitdauer zwischen ansteigenden und abfallenden Flanken nicht ausreicht, um die erfindungsgemäße Rückkoppelschleife nach dem zuvor beschriebenen Verfahren (Verwendung unterschiedlicher Flankentypen beim Phasendetek- tor und beim Zählmittel) konstant zu halten, kann diese Maßnahme von Vorteil sein.
Vorzugsweise umfasst die Rückkoppelschleife eine Skaliereinheit zur Skalierung der Differenz. Auf diese Weise kann der Einfluss der Rückkoppelschleife auf das Gesamtverhalten des
PLL geeignet justiert werden.
Ferner ist vorteilhaft, wenn die Rückkoppelschleife ein digitales Filter zur Filterung der Differenz aufweist. Dadurch wird ein weiterer Freiheitsgrad zur Verbesserung des Einschwingverhaltens des PLL geschaffen. Die Erfindung wird nachfolgend anhand von zwei Ausführungs- formen unter Bezugnahme auf die Zeichnungen erläutert; in diesen zeigt:
Fig. 1 ein Schaubild, in welchem die Ausgangsfrequenz eines digital gesteuerten Oszillators über dem digitalen Eingangssignal dargestellt ist;
Fig. 2 ein Schaltbild eines bekannten PLL zweiter Ordnung mit einem binären Phasendetektor;
Fig. 3 die grundlegende Architektur eines erfindungsgemäßen digitalen PLL unter Verwendung eines digital gesteuerten Oszillators;
Fig. 4 ein Schaltbild einer ersten Ausfuhrungsform eines erfindungsgemäßen PLL mit einem binären Phasendetektor;
Fig. 5 ein Schaltbild einer zweiten Ausfuhrungsform eines erfindungsgemäßen PLL mit einem binären Phasendetektor;
Fig. 6 zwei Schaubilder, in denen die Ausgangsfrequenz des in Fig. 5 gezeigten Phasenregelkreises ohne die er- findungsgemäße lineare Rückkoppelschleife über der Zeit für eine Abweichung von ±10 MHz zwischen der Zielfrequenz und den Startfrequenzen dargestellt ist;
Fig. 7 zwei Schaubilder, in denen die Ausgangsfrequenz des in Fig. 5 gezeigten Phasenregelkreises ohne die erfindungsgemäße lineare Rückkoppelschleife über der Zeit für eine Abweichung von ±20 MHz zwischen der Zielfrequenz und den Startfrequenzen dargestellt ist;
Fig. 8 zwei Schaubilder, in denen die Ausgangsfrequenz des in Fig. 5 gezeigten Phasenregelkreises ohne die erfindungsgemäße lineare Rückkoppelschleife über der Zeit für eine Abweichung von ±30 MHz zwischen der Zielfrequenz und den Startfrequenzen dargestellt ist;
Fig. 9 zwei Schaubilder, in denen die Ausgangsfrequenz des in Fig. 5 gezeigten Phasenregelkreises ohne die erfindungsgemäße lineare Rückkoppelschleife über der Zeit für eine Abweichung von ±100 MHz zwischen der Zielfrequenz und den Startfrequenzen dargestellt ist;
Fig. 10 ein Schaubild, in welchem die Ausgangsfrequenz der in den Figuren 4 und 5 gezeigten Phasenregelkreise mit der erfindungsgemäßen linearen Rückkoppelschleife ü- ber der Zeit für Abweichungen von ±300 MHz, ±200 MHz und ±100 MHz zwischen der Zielfrequenz und den Start- frequenzen dargestellt ist; und
Fig. 11 ein Schaubild, in welchem die Ausgangswerte des integrierenden Pfads des PLL zweiter Ordnung und die Ausgangswerte des Aufwärts/Abwärts-Zählers in der er- findungsgemäßen linearen Rückkoppelschleife über der Zeit dargestellt sind.
Fig. 3 zeigt den generellen Aufbau eines erfindungsgemäßen digitalen PLL. Dieselben Bauelemente wie in Fig. 2 werden mit denselben Bezugszeichen bezeichnet. Der digitale PLL umfasst einen digitalen Prozessor 100, welcher über einen digitalen Steuerbus 101 mit dem Eingang 3 eines digital gesteuerten Oszillators (DCO) 4 in Verbindung steht. Am Ausgang 7 des digital gesteuerten Oszillators 4 wird ein analoges Frequenzsig- nal ausgegeben. Dieses wird über eine elektrische Verbindung 8 (gegebenenfalls nach einer Frequenzteilung) einem ersten Eingang 9 des digitalen Prozessors 100 zugeleitet. An einem zweiten Eingang 10 des digitalen Prozessors 100 liegt ein Eingangssignal mit einer Referenzfrequenz bzw. einem Refe- renztakt Fref an. Der Prozessor 100 oder gegebenenfalls auch der gesamte in Fig. 3 dargestellte Schaltkreis kann in vollständig integrierter Form ausgeführt sein.
Nach Fig. 4 basiert ein erstes Ausführungsbeispiel der vorliegenden Erfindung auf einem Phasenregelkreis mit einer Bang-Bang Schleife zweiter Ordnung, wie sie in dem gestrichelt gezeichneten Kasten 11 dargestellt ist. Dieselben Bauelemente wie in den vorhergehenden Figuren werden wiederum mit denselben Bezugszeichen gekennzeichnet. Der in dem Kasten 11 dargestellte Phasenregelkreis unterscheidet sich von dem in Fig. 2 dargestellten Phasenregelkreis dadurch, dass der Integrierer 6' als digitaler Integrierer bestehend aus einem Akkumulator (Addierer 12, Verzögerungsglied 13) und einem Multiplizierer 14 ausgeführt ist. Der Multiplizierer 14 multipliziert den Ausgang des Akkumulators 12, 13 mit einem Faktor α. In dem Addierer 2 werden die Signalwerte des proportionalen und des integralen Pfads addiert. Das Additionsergebnis wird einem Quantisierer 15 zugeleitet, welcher in Ab- hängigkeit von den einlaufenden digitalen Signalwerten geeignete digitale Steuersignalwerte für den digital gesteuerten Oszillator 4 erzeugt, welche der Eingangswortbreite des digitalen Oszillators 4 angepasst sind. In dem in Fig. 4 dargestellten Beispiel ist eine Teilerschaltung 17 zwischen dem Ausgang des digital gesteuerten Oszillators 4 und dem Takt- Eingang des Flipflops 1 vorgesehen. Die Teilerschaltung 17 nimmt eine Frequenzteilung durch den Teilerfaktor N vor. Wie bereits erwähnt, beträgt die Frequenz am Ausgang des digital gesteuerten Oszillators Fgoaι = N*Fref •
Die Funktionsweise der in dem Kasten 11 dargestellten Schaltung ist bekannt: Wird mit θυ(tn) die Phase des von der Teilerschaltung 17 ausgegebenen rückgeführten Frequenzsignals und mit θd(tn) die Phase des Eingangssignals mit der Frequenz Fref bezeichnet, gibt der binäre Phasendetektor 1 ein binäres Signal εn = sign[θe(tn)] aus, welches die Werte {-1, +1} annimmt. Dabei bezeichnet θe(tn) die Phasendifferenz zwischen dem Eingangssignal und dem rückgeführten Frequenzsignal zum n-ten AbtastZeitpunkt tn eines idealen Taktes, d.h. θe(tn) = θd(tn) - θυ(tn). Das Ausgangssignal des Flipflops 1 stellt somit eine binäre Näherung der Phasendifferenz zwi- sehen dem Eingangssignal Fref und dem rückgeführten Frequenz- signal dar.
Im Falle eines ternären Phasendetektors kann εn auch den Wert 0 annehmen, und zwar dann, wenn es nicht möglich ist, einen Phasenfehler zwischen dem Eingangssignal und dem rückgeführten Frequenzsignal festzustellen.
Diese binäre bzw. ternäre Näherung der Phasendifferenz wird dann in dem proportionalen Pfad 5 und dem integralen Pfad 12, 13, 14 unterschiedlich verarbeitet und für die Ermittlung des Steuersignals des digital gesteuerten Oszillators 4 eingesetzt .
Der Bang-Bang PLL zweiter Ordnung (Kasten 11) wird erfin- dungsgemäß durch eine Rückkoppelschleife ergänzt, die in dem gestrichelten Kasten 20 dargestellt ist. Die Rückkoppelschleife umfasst einen Aufwärts/Abwärts-Zähler 21, einen Multiplizierer 22 sowie ein (optionales) digitales Filter 23.
Dem Aufwärts/Abwärts-Zähler 21 wird an seinem Aufwärts-
Zähleingang das rückgeführte Frequenzsignal von der Teilerschaltung 17 zugeleitet. An dem Abwärts-Zähleingang des Auf- wärts/Abwärts-Zählers 21 liegt das Eingangssignal der Frequenz Fref an. Der Aufwärts/Abwärts-Zähler 21 zählt unabhängig voneinander die Flanken des rückgeführten Frequenzsignals und die Flanken des Eingangssignals und bildet dadurch die Differenz der jeweiligen Anzahl von Flankenereignissen. Diese Differenz wird in dem digitalen Multiplizierer 22 mit dem konstanten Verstärkungsfaktor Slin gewichtet und in dem digita- len Filter 23 gefiltert. Das gefilterte Digitalsignal wird dem Addierer 2 an einem dritten Addierereingang zugeleitet und bewirkt, dass das dem digital gesteuerten Oszillator 4 zugeführte Steuersignal in Richtung auf den (unbekannten und je nach den Parametern KF und FO unterschiedlichen) Zielwert k (welcher die durch N und Fref vorgegebene Ausgangsfrequenz Fgθaι hervorruft) zu steuert.
Um eine Entkopplung zwischen der linearen Rückkoppelschleife 20 und den beiden Pfaden 5 bzw. 12, 13, 14 der Bang-Bang PLL zweiter Ordnung zu schaffen, wird dafür gesorgt, dass der Phasendetektor (Flipflop 1) und die Register in dem Schlei- fenfilter 23 auf eine ansteigende Flanke des den Takt bildenden rückgeführten Frequenzsignals ansprechen, während der Aufwärts/Abwärts-Zähler 21 den Differenzwert an seinem Ausgang zu Zeitpunkten von abfallenden Flanken seiner einlaufenden Signale aktualisiert.
Fig. 5 zeigt ein zweites Ausführungsbeispiel der vorliegenden Erfindung, welches sich von dem ersten, in Fig. 4 dargestellten Ausführungsbeispiel lediglich durch eine Erweiterung der linearen Rückkoppelschleife 20 durch eine Warmstart-Funktio- nalität unterscheidet. Die erweiterte lineare Rückkoppelschleife 20 weist zusätzlich einen Multiplexer 24 auf, welcher es ermöglicht, entweder das von dem digitalen Filter 23 ausgegebene Signal oder einen in einem Register 25 bereitgehaltenen Signalwert dem Addierer 2 zuzuleiten. Der S'teuerein- gang des Multiplexers 24 ist mit WS (Warmstart) bezeichnet. Um einen Warmstart zu ermöglichen, wird bei dem vorhergehenden Abschaltvorgang der von dem digitalen Filter 23 ausgegebene, konstante Signalwert in das Register 25 gelesen und in einem nicht-flüchtigen Speicher 26 abgelegt. Bei einem Neu- start des PLL wird dieser abgelegte Signalwert in das Register 25 hochgeladen und (sofern die Warmstart-Funktionalität über WS aktiviert ist) über den Multiplexer 24 dem Addierer 2 zugeleiten. Dadurch kann die Akquisitionszeit beim Neustart deutlich reduziert werden.
Schließlich wird darauf hingewiesen, dass durch eine geringfügige Schaltungserweiterung (nicht dargestellt) ein voll- ständig digitaler Selbst-Test der in den Figuren 4 und 5 dargestellten Schaltungen während des Herstellungsprozesses durchgeführt werden kann. Sofern die lineare Rückkoppelschleife 20 einwandfrei arbeitet, muss die Ungleichung
Fmin < Fgoal < Fmax ( 4 )
erfüllt sein. Die Hinzufügung von zwei Komparatoren und einem Selbsttest-Multiplexer zu den in den Figuren 4 und 5 darge- stellten Schaltkreisen ermöglicht es, dem Eingang des digital gesteuerten Oszillators 4 das kleinste (-1) und das größte (1-LSB) Digitalwort zuzuführen. Durch Messen der von dem digital gesteuerten Oszillator 4 erzeugten Frequenzen Fmιn und Fmax (siehe Fig. 1) und durch Vergleichen dieser Werte mit dem im Betrieb der Schaltung gemessenen Ausgangs-Frequenzwert Fgo- aι lässt sich leicht entscheiden, ob die obige Ungleichung erfüllt ist oder nicht.
Nachfolgend wird das Einschwingverhalten der in den Figuren 4 und 5 dargestellten Schaltungen anhand eines Beispiels verdeutlicht und mit dem Einschwingverhalten der entsprechenden Schaltungen ohne die erfindungsgemäße lineare Rückkoppelschleife 20, 20' verglichen. Für das Beispiel werden die folgenden Entwurfs-Parameter vorausgesetzt:
Fref = 400 MHz; KF = 400 MHz; N = 12 ; ß = 1/1024; α = 1/16384; Q = 14 Bits.
Daraus folgt:
Fgoai = 4.8 GHz (= 400 MHz*12) und fbb = ±390.625 kHz (= 400 MHz/1024).
Dabei bezeichnet Q die Wortbreite des Steuersignals für den digital gesteuerten Oszillator 4, welche durch den Quantisie- rer 15 realisiert wird. Die folgenden Figuren zeigen Simulationsergebnisse der Fre- quenz/Phasenakquisitionszeit bei unterschiedlichen Startwerten für die Frequenz. Dabei wurde bei dem D-Flipflop 1 ein Implementationsfehler mit einer Hysterese von 2 ps und ein Vergleichs-Jitter von 5.4 ps (RMS-Wert) angenommen.
Fig. 6 zeigt die Situation bei einer Startfrequenz von 4.81 GHz (obere Darstellung) und 4.79 GHz (untere Darstellung) bei der Schaltung nach den Figuren 4 und 5 ohne lineare Rückkop- pelschleife 20, 20'. In diesem Fall wird eine akzeptable Ak- quisitionszeit von 15 μs beobachtet.
In den Figuren 7 und 8 sind entsprechende Darstellungen für Startfrequenzen von 4.82 GHz (oberer Teil der Fig. 7) und 4.78 GHz (unterer Teil der Fig. 7) sowie 4.83 GHz (oberer
Teil der Fig. 8) und 4.77 GHz (unterer Teil der Fig. 8) dargestellt. Es wird deutlich, dass eine sehr rasche Verschlechterung der Akquisitionszeit von 60 μs (Fig. 7) auf 140 μs (Fig. 8) eintritt.
Bei einer Abweichung der Startfrequenzen von ±60 MHz von der Zielfrequenz Fgoaι = 4.80 GHz beträgt die Akquisitionsdauer bereits 300 μs (nicht dargestellt) . Fig. 9 zeigt schließlich die Situation bei einer Abweichung von ±100 MHz zwischen den Startfrequenzen und der Zielfrequenz Fgoaι . Hier bricht der
Einschwingvorgang nach einiger Zeit ab, d.h. der eingeschwungene Zustand wird nicht erreicht.
Es wird darauf hingewiesen, dass der Abstimmbereich in prak- tischen Anwendungen bis zu 700 MHz betragen kann, wobei unter Berücksichtigung von Prozess- und Temperaturvariationen ein Abstimmbereich von 800 MHz gewährleistet sein muss. Die Figuren 6 bis 9 machen deutlich, dass ein derartiger Abstimmbereich bei konventionellen Lösungen (Bang-Bang PLL zweiter Ordnung) nicht erreichbar ist. Die Figuren 10 und 11 zeigen Simulationsergebnisse, die unter Verwendung der oben angegebenen Parameter für den Bang-Bang PLL zweiter Ordnung bei aktivierter erfindungεgemäßer Rückkoppelschleife 20, 20' erhalten wurden. Als lineare Verstär- kung wurde Slin = 1/64 gewählt. Ein digitales Schleifenfilter 23 wurde nicht verwendet, stattdessen wurde ein einzelnes Verzögerungsglied zwischen dem Multiplizierer 22 und dem Addierer 2 vorgesehen.
Fig. 10 zeigt den Einschwingvorgang für Startfrequenzen von 5.1 GHz zu 4.5 GHz mit einer Schrittweite von 100 MHz. Es wird deutlich, dass sich über den gesamten Abstimmbereich zwischen 5.1 GHz und 4.5 GHZ eine perfekte Frequenz- Akquisition ergibt, wobei die Akquisitionszeit stets kleiner als 30 μs ist. Ferner zeigt sich, dass die lineare Rückkoppelschleife ruhig bleibt, sobald der PLL sich im eingeschwungenen Zustand befindet.
Zur Verdeutlichung der Funktionsweise der erfindungsgemäßen Schaltungen sind in Fig. 11 die (durch Simulation ermittelten) Ausgangswerte des integralen Pfads 12, 13, 14 (Kurve Kl) und des Aufwärts/Abwärts-Zählers 21 (Kurve K2) dargestellt. Es wird deutlich, dass der Ausgangswert des Aufwärts/Abwärts- Zählers 21 nach 5 μs stabil ist. In der Folgezeit verbleibt der von dem Aufwärts/Abwärts-Zähler 21 ausgegebene Wert konstant ("ruhig"), während der integrale Pfad 12, 13, 14 die Aufgabe übernimmt, die Frequenzabweichung innerhalb von 20 μs zu verkleinern. Der konstante Wert des Aufwärts/Abwärts- Zählers 21 im eingeschwungenen Zustand beträgt 16, d.h. kor- respondiert mit 4096 = 265*16 Integrationsschritten (Slin/α = 16384/64 = 256) . Der Ausgang des integralen Pfads schwankt zwischen 80 und 93 LSB, mit einem Mittelwert 86 (in diesem Fall wird das LSB in der Größe α gemessen) . Folglich würde der mittlere Wert des integralen Pfads im eingeschwungenen Zustand 4182 LSB (= 4096 + 86) betragen, falls die erfindungsgemäße lineare Rückkoppelschleife nicht vorhanden wäre. In diesem Fall wäre die Akquisitionszeit natürlich beträcht- lieh länger, wie dies aus den Figuren 6 bis 9 ja auch hervorgeht.
Zusammenfassend ist festzustellen, dass die Erfindung es ermöglicht, einen digitalen Phasenregelkreis mit geringen Produktionskosten, weitem Fangbereich und kurzer Akquisitionszeit zu realisieren, welcher optimal für die Fertigung in CMOS-Technologien mit geringen Strukturweiten geeignet ist.

Claims

Patentansprüche
1. Digitaler Phasenregelkreis, mit
- einem digital gesteuerten Oszillator (4) zur Erzeugung ei- ner Ausgangsfrequenz,
- einem digitalen binären oder ternären Phasendetektor (1) zum Erfassen der Phasendifferenz zwischen einer Eingangsfrequenz und einer von der Ausgangsfrequenz des Oszillators (4) abhängigen rückgeführten Frequenz, und - einer zwischen dem Ausgang des binären oder ternären Phasendetektors (1) und dem Eingang des digital gesteuerten Oszillators angeordneten Übertragungsschaltung (12, 13, 14, 5, 2, 15, 16), welche das von dem Phasendetektor (1) ausgegebene binäre oder ternäre Signal in ein digitales Steuer- signal zur Ansteuerung des digital gesteuerten Oszillators (4) umsetzt, g e k e n n z e i c h n e t d u r c h eine Rückkoppelschleife (20, 20') mit einem digitalen Zählmittel (21) , welches die Differenz von in der rückgeführten Frequenz auftretenden Signalflanken und in der Eingangsfrequenz auftretenden Signalflanken ermittelt, wobei diese Differenz das digitale Steuersignal beeinflusst.
2. Digitaler Phasenregelkreis nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, dass die Übertragungsschaltung (12, 13, 14, 5, 2, 15, 16)
- einen ersten proportionalen Pfad, in welchem das binäre o- der ternäre Signal mit einem Faktor ß multipliziert wird, und - einen zweiten integralen Pfad (12, 13, 14), in welchem das binäre oder ternäre Signal akkumuliert wird, umfasst .
3. Digitaler Phasenregelkreis nach Anspruch 2, d a d u r c h g e k e n n z e i c h n e t, dass der integrale Pfad (12, 13, 14) einen digitalen Integrierer (12, 13) aufweist.
4. Digitaler Phasenregelkreis nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, - dass der digitale binäre oder ternäre Phasendetektor (1) auf ansteigende Signalflanken der rückgeführten Frequenz anspricht, und
- dass das digitale Zählmittel (21) auf fallende Signalflanken der rückgeführten Frequenz und des Eingangssignals an- spricht, oder
- dass der digitale binäre oder ternäre Phasendetektor (1) auf fallende Signalflanken der rückgeführten Frequenz anspricht, und - dass das digitale Zählmittel (21) auf ansteigende Signalflanken der rückgeführten Frequenz und des Eingangssignals anspricht .
5. Digitaler Phasenregelkreis nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass das die Differenz nach einer vorgegebenen Zeitdauer konstant gehalten wird.
6. Digitaler Phasenregelkreis nach einem der vorhergehenden
Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass die Rückkoppelschleife (20, 20') eine Skaliereinheit (22) zur
Skalierung der Differenz umfasst.
7. Digitaler Phasenregelkreis nach einem der vorhergehenden
Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass die Rückkoppelschleife (20, 20') ein digitales Filter (23) zur Filterung der Differenz umfasst.
8. Digitaler Phasenregelkreis nach einem der vorhergehenden Ansprüche, g e k e n n z e i c h n e t d u r c h ein nicht-flüchtiges Speichermittel (26) zur Abspeicherung der im Betrieb des digitalen Phasenregelkreises auftretenden Differenz, welches bei einem Neustart des digitalen Phasenregelkreises die abgespeicherte Differenz zur Verfügung stellt.
9. Digitaler Phasenregelkreis nach Anspruch 8, g e k e n n z e i c h n e t d u r c h ein Auswahlmittel (24) zum Auswählen, ob bei einem Neustart des Phasenregelkreises die abgespeicherte Differenz oder die in der Rückkoppelschleife (20') berechnete Differenz zur Beeinflussung des digitalen Steuersignals herangezogen wird.
10. Digitaler Phasenregelkreis nach einem der vorhergehenden
Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass das digitale Zählmittel (21) ein Aufwärts/Abwärts-Zähler ist.
11. Digitaler Phasenregelkreis nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass der digitale binäre oder ternäre Phasendetektor ein D- Flipflop (1) ist.
12. Digitaler Phasenregelkreis nach einem der Ansprüche 2 bis
11, g e k e n n z e i c h n e t d u r c h einen digitalen Addierer (2) , welcher die Differenz oder ein von dieser abhängiges Signal, ein im ersten proportionalen Pfad (5) erzeugtes Proportionalsignal und ein im zweiten integralen Pfad (12, 13, 14) erzeugtes Integralsignal addiert.
13. Digitaler Phasenregelkreis nach Anspruch 12, g e k e n n z e i c h n e t d u r c h einen dem Addierer (2) nachgeschalteten Quantisierer (15) , welcher eine Neu-Quantisierung des Additionsergebnisses auf Ausgangswerte mit an den digital gesteuerten Oszillator (4) angepasster Wortbreite vornimmt.
14. Digitaler Phasenregelkreis nach einem der vorhergehenden Ansprüche, g e k e n n z e i c h n e t d u r c h einen Frequenzteiler (17) , welcher die Ausgangsfrequenz des Oszillators (4) entgegennimmt und die rückgeführte Frequenz durch Frequenzteilung erzeugt.
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