WO2004100266A1

WO2004100266A1 - 不揮発性メモリおよびその製造方法

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Publication number: WO2004100266A1
Application number: PCT/JP2004/006485
Authority: WO
Inventors: Kiyoyuki Morita; Noboru Yamada; Akihito Miyamoto; Takashi Ohtsuka; Hideyuki Tanaka
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-05-09
Filing date: 2004-05-07
Publication date: 2004-11-18
Anticipated expiration: 2005-11-09
Also published as: JP3743891B2; CN1698204A; CN100365815C; JPWO2004100266A1; US20070210362A1; US7394090B2; US20050093043A1; US7232703B2

Abstract

第１の基板（１００）と、第２の基板（１１０）とを備え、第１の基板（１００）は、マトリクス状に配置された複数のスイッチング素子（４）と、各スイッチング素子（４）に電気的に接続された複数の第１の電極（１８）とを有し、第２の基板（１１０）は、導電膜（３２）と、電気的パルスが印加されることにより抵抗値が変化する記録層（３４）とを有しており、　複数の第１の電極（１８）は、記録層（３４）により一体的に覆われており、これによって、複数の第１の電極（１８）と導電膜（３２）との間に記録層（３４）が挟持され、第１の基板（１００）は、第２の電極（２２）をさらに備え、第２の電極（２２）は、導電膜（３２）と電気的に接続され、記録層（３４）への通電時に一定電圧に保持される不揮発性メモリである。この不揮発性メモリによれば、高集積度を低コストで実現することができる。

Description

明細書不揮発†生メモリおよびその製造方法技術分野

本発明は、不揮発性メモリおよびその製造方法に関し、より詳しくは、通電による抵抗値の変化を制御してデータの記録（書き込み）や消去を行うことができる不揮発性メモリおよびその製造方法に関する。背景技術

従来の不揮発性メモリとして、強誘電体メモリが知られている。例えば、特開平 8— 227980号公報（特に図 9)には、 DRAM (Dynamic Random Access read write Memory) のキャパシタ絶縁膜に強誘電体材料を用いた構成が開示されており、キャパシタを形成した基板と、スイッチング素子を形成した基板とを貼り合わせて一体化することにより、製造される。

具体的には、本明細書に添付の図 9 (a) に示すように、シリコン基板 61上にトランジスタ Trを形成し、 n 型領域 62に接続された窒ィ匕チタン膜 63が表面に露出した第 1の基板 S 1を形成する。

また、同じく図 9 (a) に示すように、単結晶 Nbドープ STO (S r T i 0₃) 基板 64上に BS TO (B ao.₅ S r₀.₅T i 0₃) 膜 65を形成し、この BSTQ 膜 65上に白金膜 66を形成することにより、キャパシタ Cを形成した第 2の基板 S 2を形成する。

こうして得られた第 1の基板 S 1と第 2の基板 S 2とを貼り合わせ、所定の厚さまで薄膜化した後、図 9 (b) に示すように、素子分離領域 67を形成して、 DR AMのメモリセルを形成する。この素子分離領域 67は、第 1の基板 S 1において隣接する各トランジスタ T rの間を分離する第 1の素子分離領域 67 aと、第 2の基板 S 2において隣接する各キャパシタ Cの間を分離する第 2の素子分離領域 67 bと力ら構成さる。

このようなメモリセルがマトリクス状に複数配置された等価回路は、図 10によって表される。図 1 0に示すように、各スイッチング素子 T rのゲートは、ヮ一ド線 WLに接続され、各スィツチング素子 T rのドレインは、ビット線 B Lに接続される。また、各スイッチング素子 T rのソースは、キャパシタ Cの一方電極が接続され、キャパシタ Cの他方電極がプレート線 P Lに接続される。各メモリセルへの書き込みは、ヮード線 WLがオンの状態でビット線 B L又はプレート線 P Lにを印加することにより行われ、キャパシタ cへの電圧印加時に強誘電体の分極が反転する力否かを検出することにより、読み出しを行うことができる。

上述した従来の半導体メモリの製造方法によれば、スィツチング素子 T rを形成した第 1の基板 S 1と、キャパシタ Cを形成した第 2の基板 S 2との貼り合わせ精度を緩和するとができる。ところが、図 9 ( a ) に示すような強誘電体メモリの構成においては、スィツチング素子 T rを備える第 1の基板 S 1に第 1の素子分離領域 6 7 aを形成することに加えて、強誘電体のキャパシタ Cを備える第 2の基板 S 2にも第 2の素子分離領域 6 7 bを形成しなければならなレ、。このため、従来においては、図 9 ( b ) に示すように、第 1の基板 S 1及び第 2の基板 S 2を貼り合わせた後に素子分離領域 6 7を形成し、第 1の素子分離領域 6 7 aと第 2の素子分離領域 6 7 bとを同時に形成するようにしている。ところが、このような製造方法によっても、第 2の基板 S 2に対してフォトリソグラフィを用いた煩雑な微細加工工程が必要になる。この問題は、集積度が高まるにつれてより顕著になっていた。

また、上述した従来の半導体メモリの製造方法は、図 1 0に示すプレート線 P Lからキャパシタ Cへの印加電圧を制御可能に構成する必要があるが、このための構成が具体的に示されておらず、製造容易の観点から更に検討の余地があつた。不揮発十生メモリとしては、強誘電体メモリの他に、結晶状態によつてバルタの抵抗値が変化する特性を利用したメモリ（いわゆる相変化メモリ）が知られており、例えば、特開平 1 1一 2 0 4 7 4 2号公報や米国特許第 6 3 1 4 0 1 4.号公報などに開示されてレ、るが、これらの公報はレ、ずれも上記課題に対する解決手段を示唆していない。発明の開示

本発明は、高集積度を低コストで実現することができる不揮発性メモリ及びその製造方法の提供を目的とする。

本発明の前記目的は、第 1の基板と第 2の基板とを備え、前記第 1の基板は、マトリクス状に配置された複数のスィツチング素子と、前記各スィツチング素子に電気的に接続された複数の第 1の電極とを有し、前記第 2のは、導電膜と、電気的パルスが印加されることにより抵抗値が変化する記録層とを有しており、複数の前記第 1の電極は、前記記録層により一体的に覆われており、これによつて、複数の前記第 1の電極と前記導電膜との間に前記記録層が挟持され、前記第 1の基板は、第 2の電極をさらに備え、前記第 2の電極は、前記導電膜と電気的に接続され、前記記録層への通電時に一定 mjBこ保持される不揮発性メモリにより達成される。

また、本発明の前記目的は、第 1の基板と第 2の基板とを位置合わせして接合するァライメントステップを備え、前記第 1の基板は、マトリクス状に配置された複数のスイッチング素子と、前記各スイッチング素子に電気的に接続された複数の第 1の電極とを有し、前記第 2の基板は、導電膜と、電気的パルスが印加されることにより抵抗値が変化する記録層とを有し、前記第 1の基板は、前記記録層への通電時に一定 flffiに保持される第 2の電極をさらに有し、前記ァライメントステツプでは、複数の前記第 1の電極を前記記録層により一体的に覆うことにより、複数の前記第 1の電極と前記導電膜との間に前記記録層を挟持する第 1の電極接続ステツプと、前記第 2の電極を前記導電膜又は前記記録層と電気的に接続する第 2の電極接続ステップとが同時に行なわれる、不揮発性メモリの製造方法により達成される。図面の簡単な説明

図 1 ( a ) 〜（c ) は、本発明の一実施形態に係る不揮発性メモリの製造方法を説明するための工程断面図である。

図 2は、 G e S b T e化合物の相図である。

図 3は、図 1 ( c ) に示す不揮 II性メモリの変形例を示す概略断面図である。図 4は、図 1 (c) に示す不揮発性メモリの他の変形例を示す概略断面図である。

図 5 (a) 及び（b) は、本発明の一実施形態に係る不揮発性メモリの回路図

Cめる。

図 6は、本発明の一実施形態に係る不揮発性メモリの読み出し及び書き込み方法の一例を説明するための図である。

図 7 (a) 及び（b) は、本発明の他の実施形態に係る不揮発性メモリの回路図である。

図 8は、図 1 (c) に示す不揮発性メモリの変形例を示す概略断面図である。図 9 (a) 及び（b) は、従来の不揮発性メモリの製造方法を説明するための工程断面図である。

図 10は、従来の不揮発性メモリの回路図である。

図 11は、図 1 ( c )に示す不揮発性メモリの変形例を示す概略断面図である。

発明を実施するための最良の形態

以下、本発明の実施の形態について図面を参照しながら説明する。図 1は、本発明の一実施形態に係る不揮発性メモリの製造方法を説明するための工程断面図である。

まず、図 1 (a)に示すように、 p型の半導体基板である下側基板 100内に、 ST I (Shallow Trench Isolation) 技術などを用いて素子分離領域 2を形成した後、通常のシリコン半導体製造プロセスにより、 n型のトランジスタからなるスィツチング素子 4を複数形成する。スィツチング素子 4は、下側基板 100上にゲート絶縁膜 6を介して形成されたゲート電極 8と、下側基板 100内でゲート絶縁膜 6の両側に形成された、いずれも n型拡散層からなるソース領域 10 a 及ぴドレイン領域 10 bとを備えている。

ついで、下側基板 100上に、スイッチング素子 4を覆うように層間絶縁膜 1 2 aを形成し、この層間絶縁膜 12 aにソース領域 10 a及びドレイン領域 10 bへ延びる複数のコンタクトホールを形成した後、タングステンなどの金属材料を選択 C VD (Chemical Vapor Deposition) 等により各コンタクトホールに埋め込んで、プラグ 1 4 aを形成する。次に、スパッタリング法などにより層間絶縁膜 1 2 a上に金属層を堆積した後、フォトリソグラフイエ程によりパターユングを行い、プラグ 1 4 aに接続された金属配線 1 6 aを形成する。この後、層間絶縁膜 1 2 a上の全面に金属配線 1 6 aを覆うように層間絶縁膜 1 2 bを形成し、金属配線 1 6 aに延びるようにコンタクトホールを形成した後、上記と同様にして、プラグ 1 4 bおよびこれに接続された金属配線 1 6 bを形成する。このような手順を繰り返しながら、コンタクトホールの形成を選択的に行うことにより、ソース領域 1 0 a及ぴドレイン領域 1 0 bにそれぞれ接続された金属配線の高さ位置が異なる多層配線構造を形成する。すなわち、層間絶縁膜 1 2 b上に更に層間絶縁膜 1 2 c、プラグ 1 4 cおよび金属酉線1 6 cを形成し、層間絶縁膜 1 2 cの表面に露出する金属配線 1 6 c力ソース電極（第 1の電極） 1 8としてスィツチング素子 4のソース領域 1 0 aに接続される一方、層間絶縁膜 1 2 b上に形成された金属配線 1 6 bのうちプラグ 1 4 cと接続されなレヽものが、ビット線 2 0としてスイッチング素子 4のドレイン領域 1 0 bに接続されるように構成する。

また、層間絶縁膜 1 2 b上に金属配線 1 6 bを形成する工程において、ソース領域 1 0 a及ぴドレイン領域 1 0 bの、ずれにも接続されなレ、金属配線 1 6 bを形成する.ことにより、層間絶縁膜 1 2 c上に形成された金属配線 1 6 cの 1つを定 ®£電極（第 2の電極） 2 2とする。この定¾|£電極2 2は、ソース電極 1 8 と同一の層に形成されており、一定電圧に保持される。こうして、スイッチング素子 4、ソース電極 1 8及ぴ定 ¾j£電極 2 2を有する下側基板 1 0 0力 S得られる。 —方、上側基板 1 1 0については、図 1 ( b ) に示すように、表面に金属薄膜力^なる導電膜 3 2をスパッタリング法などにより成膜し、フォトリソグラフィ工程によりパターユングした後、導電膜 3 2の表面に、相変化膜からなる記録層 3 4を同じくスパッタリング法などにより成 S莫し、パタ一ユングすることにより形成される。記録層 3 4は、全てのメモリセルを被覆する大きさであり、導電膜 3 2は記録層 3 4よりも大きな面積に形成されている。これによつて、導電膜 3 2の一部が、記録層 3 4により覆われない露出部分 3 2 aとなっている。上側基板 110は、例えばポリカーボネート（PC) や、ポリエチレンテレフタレート（PET) 等のように耐熟| "生の高い有爵才料を好ましく用いることができるが、適当な弾力性を有するものであれば無猶才料を用いることも可能である。例えば、薄層化したシリコン基板、セラミックス基板、 FRP基板などを上側基板 110として用いることができる。導電膜 32は、 W、 P t、 Pdなどのように拡散が生じにく V、金属が好ましレ、。

記録層 34の材料としては、抵抗値が異なる 2以上の安定な状態を有し、各状態間で可逆的な変化が可能な相変化材料を好ましく用いることができ、本実施形態にお.いては Ge、 Sb、 T eを主成分とするカルコゲナイド化合物である Ge SbTeを使用している。但し、これらと Ag、 I n等を加えたものの組合せで構成されるカルコゲナイド系材料、例えば A _g I nSbTe、 Ag l nSbGe Te、 Ge I nSbTe等を用いることもでき、これらの元素やその比率を調整することで記録層 34の融点を制御することができる。例えば、 G e S b T e化合物を用いる場合、図 2に示すように、相図中で Sb₂Te₃と GeTeとの間に位置する化合物が望ましく、例えば、図中の（225) すなわち Ge₂ Sb₂Te₅等が代表的に用いられる。

記録層 34の材料としては、カルコゲナイド系材料以外に、（I x, A_x) Mn0₃ (ここで R:希土類， A：ァノレカリ土類， 0<x<l) で表されるものを挙げることができる。希土類 Rとしては Pr， Gd, La、アルカリ土類 Aとしては Ca， Ba, Sr等を用いることができる。この中でも、特に（Pr。.₇, Ca。.₃) Mn0₃や、（Gc^, Ba_x) Mn0₃, (La^, Sr_x) Mn0₃等を用いると、特性の良い素子が得られる。さらに、（I _X， A_x) Mn0₃における Mnを Coに置き換えた（Ri__x， A_x) Co0₃も使用することができる。

次に、下側基板 100及び上側基板 110を、図 1 (c) に示すように、位置合わせして接合する。すなわち、複数のソース電極 18が記録層 34に一体的に接合されると同時に、定電極 22が導電膜 32の露出部分 32 aに接合されるようにァライメントを行い、互いに貼り合わせることにより、不揮発性メモリが完成する。

下側基板 100と上側基板 110との貼り合わせにおいては、適当な熱処理を施すことにより、ソース電極 18と記録層 34との接合や、定電圧電極 22と導電膜 3 2との接合を強固にすることができる。熱処理の具体的な方法としては、電気炉ゃホットプレートを用いる他、ランプア-一ラを短時間用いる方法を例示することができる。さらに、下側基板 1 0 0の主面側（スィツチング素子 4が形成された側) からミリ波やマイクロ波を照射して、反対側からの放出を遮ることにより、熱処理を行ってもよい。この方法によれば、最初にソース電極 1 8ゃ定電圧電極 2 2が加熱されるので、ソース電極 1 8と記録層 3 4との接合部ゃ定電圧電極 2 2と導電膜 3 2との接合部を選択的に加熱することができ、強固な接合を得ることができる。加熱箇所は、必ずしも上記接合部である必要はなく、例えば、ミリ波やマイク口波を上述とは反対方向に照射したりホットプレートを用いる等して下側基板 1 0 0を最初に加熱した場合でも、金属で形成されたソース電極 1 8ゃ定電極 2 2に効率良く伝熱されるため、やはり下側基板 1 0 0と上側基板 1 1 0との強固な接合を得ることができる。

また、下側基板 1 0 0と上側基板 1 1 0との接合強度を高める方法として、上述した熱処理以外に、接合部に接着層を介在させるようにしてもよい。十なわち、図 3に示すように、ソース電極 1 8及ぴ定 ¾J£電極 2 2の上面に接着層 3 6を形成した後に下側基板 1 0 0と上側基板 1 1 0とを貝占り合わせ、ソース電極 1 8と記録層 3 4との間、及び、定 ®j£電極 2 2と導電膜 3 2との間を、接着層 3 6を介して接合することができる。接着層 3 6の厚みが薄い場合（例えば、 1 0 nm 以下）には、ソース電極 1 8ゃ定電圧電極 2 2の上面だけでなく、下側基板 1 0 0上の全面に接着層 3 6を形成してもよい。図 3において、図 1 ( c ) に示す構成と同様の構成部分には同一の符号を付して V、る。

接着層 3 6の材料としては、 S n、 I n、 P bなどの低融点金属の他、 G eや導電体ポリマーなどを好ましく用いることができる。導電体ポリマーは、主面方向に高抵抗である一方、主面と垂直方向に低抵抗である抵抗異方性を有することが好ましく、この場合、下側基板 1 0 0側に接着層 3 6を形成する代わりに、記録層 3 4の表面に接着層 3 6を形成してもよい。或いは、接着層 3 6として、 G e、 S b、 T eなどで構成される低融点相変化材料を用いることもできる。この場合、接着層 3 6の形成時に適当なマスクを施して、定電圧電極 2 2の上面には接着層 3 6が形成されないようにすることが好ましい。また、ソース電極 1 8と記録層 3 4との接合面積を減少させるために、ソース電極 1 8又は記録層 3 4の表面に、直径が 1 0 0 n m以下の金属微粒子を形成したり、イオン照射などにより微細な凹凸を形成してもよい。これによつて、記録層 3 4への通電時における電流密度を高めることができ、メモリの省電力化を図ることができる。

ソース電極 1 8と記録層 3 4との接合面積を減少させる方法として、図 4に示すように、ソース電極 1 8の上面に絶縁層 3 8をパターユングした後に、下側基板 1 0 0と上側基板 1 1 0とを貝占り合わせるようにしてもよい。図 4におレ、て、図 1 ( c ) に示す構成と同様の構成部分には同一の符号を付している。

この構成によれば、ソース電極 1 8と記録層 3 4との界面の一部（すなわち、ソース電極 1 8の上面）に絶縁層 3 8が介在されるため、ソース電極 1 8は側壁のみが記録層 3 4と接合されることになり、図 1 ( c ) に示す構成に比べて接合面積を小さくすることができる。この結果、メモリの省電力動作が可能になる。また、絶縁層 3 8の形成に加えて、上述したように、接合部に金属微粒子を介在させたり凹凸部を形成することで、更なる省電力化を図ることができる。尚、図 4においては、定電圧電極 2 2の上面にも絶縁層 3 8が形成されているが、これを別工程で除去するようにしてもよレ、。

本実施形態に係る不揮発性メモリによれば、下側基板 1 0 0は、従来と同様に素子分離領域を必要とするが、通常のシリコン半導体製造プロセスにおける一般的な工程で製造可能であり、特に工程の追カ卩を必要としない。これに対し、上側基板 1 1 0については煩雑な微細加工工程が不要になるので、全体として製造の容易化を図ることができる。

すなわち、上側基板 1 1 0に形成された記録層 3 4が、各ソース電極 1 8と接合されるように、メモリ領域の全体を覆う大きさに形成されており、一般には 1 0 0 μ πι以上のパターン幅で形成することができる。また、同じく下側基板 1 0 0における導電膜 3 2の露出部は、任意の位置に形成することができ、例えば、メモリ領域の外周部に形成して十分な領域を確保することで、下側基板 1 0 0と上側基板 1 1 0とのァライメントマージンを大きくすることができる。ァライメントマージンは、定電圧電極 2 2と、この定電圧電極 2 2に隣接するソース電極 1 8との距离 |M (図 1 ( c ) 参照）に相当し、この距離 Mは、例えば 1〜5 0 μ mに設定することができる。この結果、上側基板 1 1 0については、パターンレィアウトのルールが緩和される。更に、本実施形態の不揮発性メモリによれば、上述した従来の強誘電体メモリ（図 9 ( b ) 参照）とは異なり、記録層 3 4を有する上側基板 1 1 0に素子分離領域を形成する必要はない。したがって、上側基板 1 1 0については、下側基板 1 0 0との貼り合わせ後も含めて微細加工工程が不要になる。したがって、従来の不揮発性メモリに比べて製造が容易になり、高集積度の不揮発性メモリを低コストで得ることができる。

本実施形態の不揮発性メモリは、図 1 1に示すように、定電圧電極 2 2に隣接する補助電極 2 2 aを、定電圧電極 2 2と同一の層に形成してもよい。尚、図 1 1において図 1 ( c ) と同様の構成部分に同一の符号を付している。

この構成によれば、下側基板 1 0 0と上側 1 1 0とのァライメントがずれて、図 1 1に示すように、記録層 3 4が定 ®J£電極 2 2を覆うことにより定電極 2 2が記録層 3 4に接合された場合でも、定電圧電極 2 2と補助電極 2 2 a との間に通電することにより、記録層 3 4における通電領域を結晶状態にして低抵抗化することができるので、定 ffi電極 2 2を図 1 ( c ) に示す構成と同様に機能させることができる。したがって、下側基板 1 0 0と上側基板 1 1 0とのァライメントをより容易化することができると共に、ァライメントマージン（図 1 ( c )の距離 M)を小さくして小型化を図ることができる。図 1 1に示す構成は、補助電極 2 2 aは記録層 3 4に覆われてレヽな、が、定電圧電極 2 2及び補助電極 2 2 aの双方が記録層 3 4により覆われていても（後述する図 8参照）、特に問題はない。

このような構成においては、記録層 3 4における通電領域が後にレーザ光が照射される等して高抵抗ィ匕すると、定電圧電極 2 2の機能が阻害されるおそれがある。したがって、上側基板 1 1 0に透明度の低い材料を用いるなどにより、記録層 3 4の通電領域の上方を遮光することが好ましい。

図 5は、図 1 ( c ) に示す不揮発性メモリの等価回路図であり、図 5 ( a ) が単一のセルを示し、図 5 ( b ) がマトリクス状に配置された状態を示している。 1つのセルは、スイッチング素子 4と、記録層 3 4とを備えている。スィッチング素子 4のゲート電極 8はヮード線となっており、ドレイン部 1 0 bはビット線

2 0に接続されている。また、スイッチング素子 4のソース部 1 0 aは、記録層

3 4の一方側に接続され、記録層 3 4の他方側が定 ¾BE電極 2 2に接続される。定電圧電極 2 2は、通常は接地線であるが、記録層 3 4への通電時において一定電圧に保持されれば、必ずしも接地の必要はない。この定電圧電極 2 2は、上述した従来の強誘電体メモリにおけるプレート線 P L (図 1 0参照）のように読み出し時や書き込み時に電圧が印加されるものではなく、プレート線 P Lとは作用が異なる。

本実施形態における記録層 3 4の材料であるカルコゲナイド化合物は、結晶状態で電気抵抗が低い一方、非結晶状態では電気抵抗が高くなり、その変化は 1〜 3桁程度である。したがって、相変化材料を用いた従来の不揮発性メモリと同様に、結晶状態と非結晶状態とをそれぞれ「0」，「1」（又は「1」，「0」）のデータに割り当てることにより、データの書き込み、読み出しを行うことができる。データを読み出す場合には、図 5 ( b ) において、ビット線 2 0とゲート電極 (ヮード線） 8とに所定の電圧を印加することにより、ビット線 2 0力らスイツチング素子 4及び記録層 3 4を介して定電圧電極 2 2に電流が流れる。この電流の大きさは、記録層 3 4の抵抗値によつて変化するため、電流値に基づレ、て記録層 3 4のメモリ内容を読み出すことができる。

一方、データを書き込む場合には、記録層 3 4の結晶状態が変化するように、ビット線 2 0とゲート電極（ワード線） 8とに適当な電圧を印加する。結晶状態 (低抵抗状態）力ら非結晶状態（高抵抗状態）に変ィ匕させる場合には、記録層 3 4の一部が結晶化温度（例えば 6 0 0 °C) よりも高くなるような電流を記録層 3 4に流した後、通電を急に遮断する。これに対し、非結晶状態（高抵抗状態）から結晶状態（低抵抗状態）に変ィ匕させる場合には、記録層 3 4の結晶化温度を超えな、程度の電流を記録層 3 4に流し、結晶化する。記録層 3 4は、一般に 2 0 0 °C以下の温度範囲では抵抗状態が変ィ匕しないので、不揮発性メモリとして機能する。

記録層 3 4を構成する相変化材料は、一般に、結晶状態から非結晶状態に変化することにより体積が数⁰/。〜 1 0 %程度大きくなる力本実施形態の構成によれば、適度な弾力性を有する上側基板 1 1 0によって相変化材料の膨張及ぴ収縮を緩和することができるので、下側基板 1 0 0と上側基板 1 1 0との接合部における断線を防止することができる。

本実施形態の不揮発性メモリは、上述したように、データの読み出し及び書き込みを電気的に行う以外に、レーザ光などを用いて光学的に行うこともできる。データを読み出す場合には、図 6に示すように、所望のメモリセルに対応する記録層 3 4に入射レーザ光 I bを照射し、反射レーザ光 R bの強度又は偏光度を測定する。記録層 3 4は、結晶状態か非結晶状態かで偏光度が異なるため、この偏光度の差に基づいて、メモリ内容を読み出すことができる。入射レーザ光 I bを効率良く透過させるためには、上側基板 1 1 0の材料に透明度の高いものを使用すると共に、導電膜 3 2の厚みを薄くすることが好ましく、具体的には、導電膜 3 2の厚みを 3〜 1 O n mにすることが好ましい。このように、各メモリセルの重み係数などを光学的に読み取り可能に構成することで、電気的な読み取りに比ベて回路規模を抑制することができ、例えば-ユーラルネットワークの構築に有効である。尚、これとは逆にデータの光学的な読み取り及び書き込みを防止する必要がある場合には、上側基板 1 1 0の透明度を低くしたり、導電膜 3 2の厚みを 1 O n mより大きくすることが好ましい。

また、データを書き込む場合には、公知の D VDディスクメディアに対する書き込みと同様の方法で行うことができる。すなわち、図 6に示すように、所望のメモリセルに対応する記録層 3 4に高強度のレーザ光 L bを照射した後、急に照射を停止することにより、記録層 3 4を非結晶状態にすることができる一方、記録層 3 4が融解しな！/ヽ程度の強度が比較的低レヽレーザ光 L bを照射することにより、記録層 3 4を結晶状態にすることができる。この場合も、導電膜 3 2の厚みを 3〜 1 0 n mに設定することで、レーザ光 L bを効率よく透過させることができると共に、導電膜 3 2を介した伝熱を抑制して隣接したメモリセルへの熱的干渉を防止することができる。レーザ光 L bの波長は、メモリセルのサイズが小さいほど短波長であることが好ましい。例えば、レーザ光 L bの波長が 6 0 0〜 7 0 0 n m程度の場合、ソース電極 1 8のサイズは、 0 . 2 μ m角程度まで微細化可能である。このように、光学的に書き込み可能に構成することで、電気的な書き込み回路が不要になり、重み係数を後から変更して最適ィヒすることが可能な二ユーラルネットワークを、容易、低コストに製造することができる。

本実施形態の不揮発性メモリは、スィツチング素子 4として、 nチャネル型の MO S F E Tを使用しているが、下側基板 1 0 0に nゥェル領域を形成する等して、 pチャネル型の MO S F E Tを使用してもよい。或いは、その他の F E Tや、バイポーラ素子、 HEMT (High Electron Mobility Transistor) などの 3端子以上を有するトランジスタをスイッチング素子 4として用いることができる。また、メモリセルの構成についても本実施形態のものに限定されず、例えば、図 7 ( a ) に示すように、第 1の n型スイッチング素子 4 1、第 2の n型スイツチング素子 4 2、第 1の p型スイッチング素子 4 3、第 2の p型スイッチング素子 4 4、第 3の n型スイッチング素子 4 5、第 3の n型スイッチング素子 4 6を備えた 6 トランジスタのフリップフロップ回路により構成された S R AM (Static Random Access Memory) に、本発明を適用することができる。図 7 ( a ) において、符号 8及ぴ 2 0は、それぞれワード線及ぴビット線である。

この場合、下側基板 1 0 0に第 1の記録層 4 7及び第 2の記録層 4 8を設け、第 1の記録層 4 7及び第 2の記録層 4 8の一方端を、それぞれ第 1の n型スィッチング素子 4 1及ぴ第 2の n型スイッチング素子 4 2のソース部に接続し、第 1 の記録層 4 7及び第 2の記録層 4 8の他方端を定電圧電極 2 2に接続することにより、本実施形態と同様の方法で製造することができる。この構成においては、電源線 4 9への籠原投入時に生じる第 1の記録層 4 7及び第 2の記録層 4 8の抵抗差によって、ノード A及びノード Bの電圧が決定されるので、これに基づいてメモリ内容を読み出すことができる。第 1の記録層 4 7及び第 2の記録層 4 8の一方端は、図 7 ( b ) に示すように、第 1の p型トランジスタ 4 3及び第 2の p 型トランジスタ 4 4のソース部に接続してもよい。なお、図 7においては、各スィツチング素子 4：!〜 4 4がマトリクス状に配置された複数のスィツチング素子を形成している。

また、本実施形態においては、上側基板 1 1 0における導電膜 3 2の露出部 3 2 aを形成し、この露出部 3 2 aに下側基板 1 0 0の定電圧電極 2 2を接合するようにしているが、図 8に示すように、導電膜 3 2の全面に記録層 3 4を形成し、導電膜 3 2が露出しない構成にすることもできる。この場合、下側基板 1 1 0には、定電圧電極 2 2に隣接する補助電極 2 2 aを、定電圧電極 2 2と同一の層に形成することにより、下側基板 1 0 0と上側基板 1 1 0とを貝占り合わせた際に、定電圧電極 2 2及び補助電極 2 2 aが記録層 3 4に接合される。尚、図 8におレヽて図 1 ( c ) と同様の構成部分に同一の符号を付している。

このように構成された不揮発性メモリは、予め定電圧電極 2 2と補助電極 2 2 aとの間に通電し、記録層 3 4における通電領域を結晶状態にして低抵抗化することにより、定 ¾J£電極 2 2を図 1 ( c ) に示す構成と同様に機能させることができる。このように不揮発性メモリを構成することで、ァライメントマージンが不要になり、更なる小型ィ匕が図れると共に、製造が容易であるという利点を有する。この構成においても、図 1 1に示す構成と同様に、記録層 3 4の通電領域の上方を遮光することが好ましレ、。産業上の利用可能性

以上のように、本発明によれば、高集積度を低コストで実現することができる不揮発性メモリ及ぴその製造方法を提供することができる。

Claims

請求の範囲

1 . 第 1の基板と第 2の基板とを備え、

前記第 1の基板は、マトリクス状に配置された複数のスイッチング素子と、前記各スィッチング素子に電気的に接続された複数の第 1の電極とを有し、前記第²の基板は、導電膜と、電気的パルスが印加されることにより抵抗値が変化する記録層とを有しており、

複数の前記第 1の電極は、前記記録層により一体的に覆われており、これによつて、複数の前記第 1の電極と前記導電膜との間に前記記録層が挟持され、前記第 1の基板は、第 2の電極をさらに備え、

'前記第 2の電極は、前記導電膜と電気的に接続され、前記記録層への通電時に一定電圧に保持される不揮発性メモリ。

2. 前記第 1の電極及び第 2の電極は、前記第 1の基板上における同一の層に形成されている請求項 1に記載の不揮発性メモリ。

3 . 前記記録層が素子分離領域を有しなレ、、請求項 1に記載の不揮発メモリ。

4 . 前記導電膜は、前記記録層に覆われない露出部を有しており、

前記第 2の電極は、前記露出部に接合されている請求項 1に記載の不揮発性メモリ。

5 . 前記第 2の電極と、該第 2の電極に隣接する前記第 1の電極との距離が、 1 μ m以上 5 0 μ m以下である請求項 4に記載の不揮発性メモリ。

6 . 前記導電膜は、前記記録層に覆われない露出部を有しており、

前記第 1の基板は、前記第²の電極に隣接して配置された補助電極を更に備前記第 2の電極が、前記記録層により覆われている請求項 1に記載の不揮発性メモリ。

7 . 前記第 1の電極、第 2の電極、及ぴ補助電極は、前記第 1の基板上における同一の層に形成されてレ、る請求項 6に記載の不揮発性メモリ。

8. 前記第 2の電極と補助電極との間を通電することにより、 tiff己第 2の電極と補助電極との間の部分の前記記録層が低抵抗ィヒされて、る請求項 6に記載の不揮発性メモリ。

9 . 前記補助電極が、前記記録層により覆われている請求項 8に記載の不揮発性メモリ。

1 0. 前記第 2の電極と補助電極との間の部分の前記記録層の上方が遮光されている請求項 8に記載の不揮発'性メモリ。

1 1 . 前記第 1の基板は、前記第 2の電極に隣接して配置された補助電極を更に備え、

前記導電膜の全面に前記記録層が形成されており、

前記第 2の電極は、前記記録層により覆われてレ、る請求項 1に記載の不揮発性メモリ。

1 2. 前記第 1の電極、第 2の電極、及び補助電極は、前記第 1の基板上における同一の層に形成されている請求項 1 1に記載の不揮発性メモリ。

1 3. 前記第 2の電極と補助電極との間を通電することにより、前記第 2の電極と補助電極との間の部分の前記記録層が低抵抗ィ匕されている請求項 1 1に記載の不揮発性メモリ。

1 4. 前記第 2の電極と補助電極との間の部分の前記記録層が遮光されている請求項 1 3に記載の不揮発性メモリ。

1 5. 前記スィツチング素子は、前記第 1の基板内に形成されたソース領域及ぴドレイン領域と、前記第 1の基板上に形成されたゲート電極とを備えており、前記第 1の電極は、前記ソース領域に接続されている請求項 1に記載の不揮発性メモリ。

1 6 . 前記第 1の基板は、 p型半導体基板であり、

前記ソース領域及ぴドレイン領域は、 n型拡散層であり、

前記第 2の電極は、接地用の電極である請求項 1 5に記載の不揮発性メモリ。

1 7 . 前記ゲートは、前記第 1の基板上にゲート絶縁膜を介して形成されている請求項 1 5に記載の不揮発性メモリ。

1 8 . 少なくとも前記第 1の電極と前記記録層との間に接着層が介在されている請求項 1に記載の不揮発性メモリ。

1 9 . 前記第 1の電極と前記記録層との界面の一部に、絶縁層が介在されてレヽる請求項 1に記載の不揮発性メモリ。

2 0 . 前記記録層は、抵抗値が異なる 2以上の安定な状態を有し、各状態間で可逆的な変化が可能な相変化材料からなる請求項 1に記載の不揮発性メモリ。

2 1 . 前記相変化材料は、カルコゲナイド系材料を含む請求項 2 0に記載の不揮発性メモリ。

2 2. 前記導電膜の厚みは、 3 n m以上 1 0 n m以下である請求項 1に記載の不揮発性メモリ。

2 3 . 第 1の基板と第 2の基板とを位置合わせして接合するァライメントステツプを備え、

前記第 1の基板は、マトリクス状に配置された複数のスイッチング素子と、前記各スィツチング素子に電気的に接続された複数の第 1の電極とを有し、前記第 2の基板は、導電膜と、電気的ノルスが印加されることにより抵抗値が変化する記録層とを有し、

前記第 1の基板は、前記記録層への通電時に一定に保持される第 2の電極をさらに有し、

前記ァライメントステップでは、複数の前記第 1の電極を前記記録層により一体的に覆うことにより、複数の前記第 1の電極と前記導電膜との間に前記記録層を挟持する第 1の電極接続ステップと、前記第 2の電極を前記導電膜又は前記記録層と電気的に接続する第 2の電極接続ステップとが同時に行なわれる、不揮発性メモリの製造方法。

2 4. 前記第 1の電極及び第 2の電極は、前記第 1の基板上における同一の層に形成されている請求項 2 3に記載の不揮発性メモリの製造方法。

2 5 . 前記記録層に素子分離領域を形成する工程を有しない、請求項 2 3に記載の不揮発メモリの製造方法。

2 6 . 前記導電膜は、前記記録層に覆われない露出部を有しており、

前記第 2の電極接続ステツプでは、前記第 2の電極を前記露出部に接合する請求項 2 3に記載の不揮発性メモリの製造方法。

2 7 . 前記第 2の電極と、該第 2の電極に隣接する前記第 1の電極との距離が、 1 μ m以上 5 0 m以下である請求項 2 6に記載の不揮発性メモリの製造方法。

2 8 . 前記第 1の基板は、前記第 2の電極に隣接して配置された補助電極を更に備え、

前記導電膜は、前記記録層に覆われなレ、露出部を有しており、前記第 2の電極接続ステップは、前記第 2の電極を、前記露出部又は前記記録層に接合する請求項 2 3に記載の不揮発性メモリの製造方法。

2 9 . 前記第 1の電極、第 2の電極、及び補助電極は、前記第 1の基板上における同一の層に形成されている請求項 2 8に記載の不揮発性メモリの製造方法。

3 0. 前記第 2の電極接続ステップの後、前記第 2の電極と補助電極との間を通電する通電ステップを備えることにより、前記第 2の電極が前記記録層に接合されている:^に、前記第 2の電極と補助電極との間の部分の前記記録層を低抵抗化する請求項 2 8に記載の不揮発性メモリの製造方法。

3 1 . 前記第 2の電極と補助電極との間の部分の前記記録層の上方が遮光されている請求項 3 0に記載の不揮発性メモリの製造方法。 3 2 · 前記第 1の基板は、前記第 2の電極に隣接して配置された補助電極を更に備え、

前記第 2の電極接続ステップでは、前記第 2の電極を前記記録層に接合する請求項 2 3に記載の不揮発性メモリの製造方法。 3 3 . 前記第 1の電極、第 2の電極、及び補助電極は、前記第 1の基板上における同一の層に形成されてレ、る請求項 3 2に記載の不揮発个生メモリの製造方法。

3 4. 前記第 2の電極接続ステップの後、前記第 2の電極と捕助電極との間を通電する通電ステップを備えることにより、前記第 2の電極と補助電極との間の部分の前記記録層を低抵抗ィヒする請求項 3 2に記載の不揮発性メモリの製造方法。

3 5. 前記第 2の電極と補助電極との間の部分の前記記録層の上方が遮光されている請求項 3 4に記載の不揮発性メモリの製造方法。

3 6. 前記スィツチング素子は、前記第 1の基ネ反内に形成されたソース領域及ぴドレイン領域と、前記第 1の基板上に形成されたゲ一ト電極とを備えており、前記第 1の電極は、前記ソース領域に接続されている請求項 2 3に記載の不揮発性メモリの製造方法。

3 7. 前記第 1の基板は、 p型半導体基板であり、

前記ソース領域及ぴドレイン領域は、 n型拡散層であり、

前記第 2の電極は、接地用の電極である請求項 3 6に記載の不揮発 ' メモリの製造方法。

3 8. 前記ゲート電極は、前記第 1の基板上にゲート絶縁膜を介して形成されている請求項 3 6に記載の不揮発性メモリの製造方法。

3 9 . 前記ァライメントステップの前に、前記第 1の電極と前記記録層との間に接着層を介在させるステップを含む請求項 2 3に記載の不揮発性メモリの製造方法。

4 0. 前記ァライメントステップの前に、前記第 1の電極と前記記録層との界面の一部に絶縁層を介在させるステップを含む請求項 2 3に記載の不揮発性メモリの製造方法。

4 1 . 前記記録層は、抵抗値が異なる 2以上の安定な状態を有し、各状態間で可逆的な変ィ匕が可能な相変化材料からなる請求項 2 3に記載の不揮発性メモリの製造方法。

4 2. 前記相変化材料は、カルコゲナイド系材料を含む請求項 4 1に記載の不揮発性メモリの製造方法。

4 3. 前記導電膜の厚みは、 3 n m以上 1 0 n m以下である請求項 2 3に記載の不揮発性メモリの製造方法。

4 4. 前記ァライメントステップは、少なくとも前記第 1の電極と記録層との接続部を加熱するステップを含む請求項 2 3に記載の不揮発性メモリの製造方法。