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WO2004061854A1 - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

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Publication number
WO2004061854A1
WO2004061854A1 PCT/JP2003/016981 JP0316981W WO2004061854A1 WO 2004061854 A1 WO2004061854 A1 WO 2004061854A1 JP 0316981 W JP0316981 W JP 0316981W WO 2004061854 A1 WO2004061854 A1 WO 2004061854A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor memory
memory device
current
capacitor
boost
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2003/016981
Other languages
English (en)
French (fr)
Inventor
Takeshi Honda
Noboru Sakimura
Tadahiko Sugibayashi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to US10/541,645 priority Critical patent/US7301829B2/en
Publication of WO2004061854A1 publication Critical patent/WO2004061854A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers

Definitions

  • the present invention relates to a semiconductor memory device for writing information to a storage element by passing a current, and more particularly to a semiconductor memory device for writing information to a tunnel magnetoresistive element by a magnetic field generated by passing a current.
  • a semiconductor memory device for writing information to a tunnel magnetoresistive element by a magnetic field generated by passing a current is about.
  • MRAM Magnetic Random Access Memory
  • the memory element of the MRAM is composed of a TMR (tunnel magnetoresistance) element, and each TMR element has, for example, a configuration as shown in FIG.
  • the TMR element is configured by sequentially laminating a fixed ferromagnetic layer (pin layer) 901, a tunnel insulating layer 902, and a free ferromagnetic layer (free layer) 903.
  • the magnetization direction of the pinned layer 91 is fixed at the time of manufacture.
  • the magnetization direction of the free layer 903 can be reversed by the magnetic field generated by the wiring current.
  • the current flowing through the bit line BL and the lead line WL arranged above and below the TMR element is controlled. It can be reversed by the generated magnetic field.
  • "1" or "0" is assigned depending on the direction of the magnetization.
  • the relative directions of magnetization of the pinned layer 901 and the free layer 903 are parallel (“0” in FIG. 16)
  • the electric resistance is small, and when the magnetization is antiparallel (“1” in FIG. 16).
  • a semiconductor memory device using a TMR element having such a configuration as a memory cell is: As shown in FIG. 17 (A), a plurality of memory cells 904 are arranged in a matrix, and a plurality of bit lines BL 904 extending in the horizontal direction above each memory cell. 5 and a plurality of word lines WL906 extending vertically below each memory cell. Each memory cell 904 is composed of the above-mentioned TMR element.
  • the magnetic fields ⁇ ⁇ , H When the combination of x satisfies a predetermined condition, the magnetization direction of the free layer can be reversed.
  • the rewritten result is shown in Fig. 17 (C).
  • JP-A-2002-156184 Disclosure of the Invention Since the magnetization reversal time of a magnetic material is as fast as 1 nanosecond or less, one of the advantages of MRAM is that high-speed writing is possible in principle. I have. However, since the write current of the MRAM needs to be accurate as described in the above-described conventional technique, a constant current source must be used as the write current source. However, in the above-described conventional constant current write circuit, immediately after the write current source is turned on, electric charges are accumulated in the wiring and the parasitic capacitor present in the selector. And until a constant current flows to the position of the selected cell of the selected lead line WL 906. Required a certain amount of time. For this reason, there was a problem that power consumption at the time of writing increased.
  • FIGS. Fig. 18 shows a memory cell array (4 x 4 cells are shown in the figure), and constant current source circuits are provided for each of the X and Y sides.
  • the constant currents I CX and I CY output from this constant current source flow as constant currents I AX and IAY even in the array. Therefore, it is expected that the write current rises instantaneously.
  • parasitic capacitors C LX, C LY, CX 1,..., CXm, CY 1,..., CYm as shown in Fig. 18 (in the case of an m-row m-column array). ).
  • FIG. 20 is a block diagram showing a configuration when a current flows through a large-capacity array using a conventional constant current source circuit. It is assumed that the large storage capacity array is composed of N XM small arrays. In order to increase the memory occupation area, the current source on the X side writes to M small arrays in the same row, and the current source on the Y side writes to N small arrays in the same column. Has become. Therefore, for example, with respect to the write current on the X side, the current path I when the current flows through the small array (1, 1) and the current path M when the current flows through the small array (1, M) Have different current path lengths. Wiring resistance R!
  • a write current source path accumulates electric charge during a write standby, and the electric charge is instantaneously released during a write operation.
  • Circuit hereinafter referred to as a boost circuit.
  • the parasitic capacitor existing in the wiring and the selector gate can be charged instantaneously.
  • the current flowing from the constant current source circuit that exists separately from the boost circuit is reduced by the parasitic capacitor.
  • the amount of charge can be reduced, so that the write current can rise in a short time.
  • writing can be performed in a short time, and an increase in power consumption can be prevented.
  • the boost circuit of the present semiconductor memory device includes a plurality of boost capacitors and a capacitor selector, and has a configuration in which the capacity can be selected according to the location of the cell array and the current value. In this configuration, an effect can be obtained in writing of the current.
  • the boost circuit of the present semiconductor memory device has the above-described boost capacitor divided geometrically according to the selected pattern, so that the boost capacitor (the farthest array writing, Therefore, the area occupied by the boost capacitor is not wasted, and the area occupied by the array can be increased.
  • a storage element for storing information, a constant current source provided for writing information to the storage element by passing a current, and a constant current at a predetermined position related to the storage element
  • a boost circuit for charging a parasitic capacitor until the amount of current passed by the source reaches the amount of current necessary to write information to the storage element.
  • the storage element may be a tunnel magnetoresistive element
  • the predetermined position may be a position for applying a magnetic field by a current to the tunnel magnetoresistive element.
  • the boost circuit may include a capacitor that stores a charge for charging the parasitic capacity.
  • the semiconductor memory device described above may further include a circuit for setting a voltage between both electrodes of the capacitor to a power supply voltage or more.
  • the capacitor may include a plurality of capacitors, and the boost circuit may be configured to charge the parasitic capacitor according to an amount of charge required to charge the parasitic capacitor.
  • Switching means for switching a capacitor used for charging may be provided.
  • the switching unit may switch a combination of capacitors used for charging according to an amount of charge required to charge the parasitic capacity.
  • the capacitance of at least a part of the plurality of capacitors may have a geometric series relationship with each other.
  • the capacitance of at least a part of the plurality of capacitors may be determined according to the capacitance of the parasitic capacitor depending on the amount of current required to write information to the storage element. Good.
  • the capacitance of at least a part of the plurality of capacitors may be determined according to the capacitance of the parasitic capacitor depending on the position of the storage element.
  • the capacitance of at least a part of the plurality of capacitors may be determined according to the capacitance of the parasitic capacity depending on a process condition.
  • the semiconductor memory device of the present invention has the circulating means for returning the electric charge of the parasitic capacitance existing in the current path to the node storing the electric charge of the boost circuit, an MRAM with low current consumption can be obtained.
  • the time at which the charge is stored in the boost circuit is set after the end of the activation period of the current source, so that the constant current source circuit can be operated stably.
  • a high yield of MR AM has been obtained.
  • the semiconductor memory device of the present invention has a charge holding means for holding a part of the charge of the parasitic capacitance existing in the current path and suppressing the discharge of the boost circuit depending on the history of the operation mode. We can get MR AM with less.
  • FIG. 1 is a block diagram showing a configuration of a semiconductor memory device according to a first embodiment of the present invention.
  • FIG. 2 is a circuit diagram showing a configuration of a constant current source circuit used in the semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 3A is a timing chart showing a write operation of the semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 3B is another timing chart showing a write operation of the semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 4 is a circuit diagram showing an example of a booster circuit and a level shift circuit used in the semiconductor memory device according to the second embodiment of the present invention.
  • FIG. 5 is a block diagram showing a configuration of a semiconductor memory device according to a second embodiment of the present invention.
  • FIG. 6 (A) is a timing chart showing a write operation of the semiconductor memory device according to the second embodiment of the present invention.
  • FIG. 6 (B) is another timing chart showing a write operation of the semiconductor memory device according to the second embodiment of the present invention.
  • FIG. 7 is a block diagram showing a configuration of a semiconductor memory device according to a third embodiment of the present invention.
  • FIG. 8 is a block diagram showing a configuration of a boost circuit used in a semiconductor memory device according to a third embodiment of the present invention.
  • FIG. 9 is a circuit diagram showing a configuration of a capacity selector in the boost circuit shown in FIG.
  • FIG. 10 shows a method of dividing the current boost capacitance according to the third embodiment of the present invention.
  • FIG. 11 is a table showing a method of selecting a current boost capacity according to the third embodiment of the present invention.
  • FIG. 12 is a comparison diagram of current simulation waveforms showing the effect of the present invention.
  • FIG. 13 is a block diagram showing a configuration of a semiconductor memory device according to a fourth embodiment of the present invention.
  • FIG. 14 is a timing chart showing a write operation of the semiconductor memory device according to the fourth embodiment of the present invention.
  • FIG. 15 is a block diagram showing a configuration of the semiconductor memory device according to the fifth embodiment of the present invention.
  • FIG. 16 is a diagram showing the structure of a TMR memory cell.
  • FIG. 17 (A) is a plan view showing a memory cell array.
  • FIG. 17 (B) is a graph showing an asteroid curve represented by a magnetic field.
  • FIG. 17 (C) is a graph showing an asteroid curve by current display.
  • FIG. 18 is a block diagram showing a configuration of a conventional semiconductor memory device.
  • FIG. 19 is a graph showing a write current waveform in a conventional semiconductor memory device.
  • FIG. 20 is a block diagram showing a configuration of a conventional semiconductor memory device.
  • FIG. 21 is a circuit diagram showing the effect of parasitic capacity in a large storage capacity array.
  • a semiconductor memory device according to a first embodiment of the present invention will be described.
  • FIG. 1 is a block diagram showing a configuration of the semiconductor memory device according to the first embodiment.
  • a boosting capacitor CBX is grounded, and the other end is connected to a PMOS transistor MSX and a PMOS transistor MBX via a terminal VBX.
  • the other end of the PMOS transistor MBX is connected to the power supply voltage Vdd.
  • Vdd boost standby
  • the X-side write constant current circuit 103 and the Y-side write constant current circuit 104 are current sources having a large output impedance, and can supply a constant current without being affected by wiring resistance or the like.
  • the set current value is the current value that you want to finally flow through the cell array.)
  • the configuration of the write constant current circuits 103 and 104 can be realized by, for example, making cascode connections of transistors as shown in FIG. PMOS transistors
  • the input voltages Vb1 and Vb2 to the gate at the gate are voltages that enable all transistors to operate in the saturation region, and are generated by the bias circuit.
  • the current value can be set by switching the selection switches SW1, ..., SWn (the logical product of the write start signal WENX and the current selection signal). In FIG.
  • the PMOS transistor MBX When the constant current source circuit is activated and the signals WENX and VBSTX are switched from L level to H level (Vdd), the PMOS transistor MBX is turned off and the PMOS transistor MSX is turned on. Since the potential of the node VBX is almost equal to the power supply voltage Vdd, and the potential of the wiring NLX is a potential below this level, for example, GND, the charge stored in the boost capacitor CBX rapidly flows to the selected wiring. This current is an instantaneous overshoot current reflecting the discharge phenomenon, and the current flows for several nanoseconds while charging the parasitic capacitors CLX, CX1,..., CXm.
  • a semiconductor memory device according to a second embodiment of the present invention will be described.
  • the amount of charge that can be accumulated is increased by increasing the voltage applied to the boost capacitors CBX and CBY described in the first embodiment. It is intended to be In addition, according to this circuit configuration, there is an advantage that the area of the boost capacitors CBX and CBY can be reduced because the amount of charge per unit area of the capacity stored in the boost capacitors CBX and CBY increases.
  • V (A1) two Vdd in this state, the coupling of the capacitor C B, the potential of the node A2 V (A2) is attempt to increase a moment 2 Vdd- Vt (where discharges through simultaneous diode D 2 Therefore, the actual potential is less than 2 Vdd—Vt).
  • the operation of the level shift circuit will be described with reference to FIG.
  • the NMOS transistors MN1 and PMOS transistor MP2 are turned on, and the NMOS transistors MN2 and PMOS transistor MP1 are turned off.
  • the potential OUT is at the L level.
  • the NMOS transistor MN2 and the PMOS transistor MP1 are turned on, and the NMOS transistor MN1 and the PMOS transistor MP2 are turned off, so that the output potential OUT becomes VBT. That is, level conversion from Vdd to VBT is performed.
  • FIG. 5 is a block diagram showing a configuration of the semiconductor memory device according to the second embodiment.
  • the X-side boost circuit 101B of FIG. 5 one end of the boost capacitor CBX is grounded, and the other end is connected to the transistors MSX and MBX via the terminal VBX.
  • the other end of the transistor MBX is connected to a boosted voltage VBT obtained by boosting the power supply voltage Vdd by the boosting circuit 101B-1.
  • the gate voltage of the PMOS transistors MSX and MBX needs to be VBT in order to prevent the current from leaking at the time of turning off.
  • the power supply voltage of the inverter 101B-2 that controls the gate voltage of the PMOS transistor MSX is set to VBT, and the input voltage of the gate of the PMOS transistor MBX is converted to Vdd by the level shift circuit 101B-3. There is as VBT.
  • VBT the power supply voltage of the inverter 101B-2 that controls the gate voltage of the PMOS transistor MSX
  • the Y-side boost circuit 102B The X-side write constant current circuit 103 and the Y-side write constant current circuit 104 are current sources having a large output impedance, and can supply a constant current without being affected by wiring resistance or the like.
  • the set current value is the current value that you want to finally flow through the cell array.)
  • This configuration creates a cascode connection of transistors, for example, as shown in Figure 2. This can be achieved by:
  • the PMOS transistor MBX When the constant current source circuit 103 operates and the write start signal WENX and the boost start signal VBSTX switch from L level to H level, the PMOS transistor MBX is turned off and the PMOS transistor MSX is turned on.
  • the potential of the node VBX immediately before this switching is almost the boost voltage VBT, and the potential of the wiring NLX is a voltage lower than this, for example, the ground potential.
  • the charge stored in the capacitor CBX suddenly flows to the selected wiring. This current is an instantaneous overshoot current, which flows for several nanoseconds while charging the parasitic capacitors CLX, CX1,..., CXm.
  • the potential of the node VBX and the wiring potential NLX become equal, the flow of the boost current stops.
  • a semiconductor memory device according to a third embodiment of the present invention will be described.
  • the third embodiment describes a method of applying a current boost circuit to the large storage capacity array shown in FIG. Write circuit diagram used in this embodiment This is shown in FIG.
  • the X-side current boost capacitor array 1 1 1 and the X-side capacitor selector 1 1 2 are connected to the X-side main wiring 1 13 and the Y-side current boost capacitor array 1 1 4 and the capacitor selector 1 15 is connected to the Y-side main wiring 116, which is a feature of the third embodiment.
  • Switching between “0” and “1” writing is performed by switching the write current direction on the Y side.
  • two systems L and R
  • a capacity selector To increase the boost current to the bidirectional write current, two systems ( L and R) and a capacity selector. Since the operations of X-side writing and Y-side writing are basically the same, only the X-side writing will be described below.
  • the X-side write constant current source 103 shown in FIG. 7 can output n different current values of 1X1, 1X2,..., IXn. This is because the magnetization reversal current of the MRAM varies depending on the process conditions, etc., and the designed current value may not always be the optimum current value.Therefore, it is necessary to adjust the current value at the time of production and shipment. . Since the parasitic capacity Q k changes according to the equation (1) according to the n kinds of write current values, it is necessary to prepare n kinds of current boost capacitors.
  • the blocks shown in FIG. 8 are used as the blocks of the X-side capacitor array and the X-side capacitor selector. (A similar configuration is also possible for the Y side). The blocks shown in FIG. 8 are prepared for each row of the array.
  • the capacity of the boost capacity is adjusted at terminals ⁇ 2 to ⁇ A4.
  • the configuration of the logic gate that controls the terminal "ARRAY ⁇ " in Fig. 8 the array whose position in the X direction is 1 and the position in the Y direction is j is selected, and the write start signal WE NX goes high.
  • the capacitors # 1 to # 6 connected to the capacitor selector (A) become the candidates for use, select the array whose position in the X direction is 2 and the position in the Y direction is j, and the write start signal WE NX is
  • the capacitors # 1 to # 6 connected to the capacitor selector (A) and the capacitors # 7 to # 14 connected to the capacitor selector (B) become the candidates for use, and the X direction
  • Capacitors # 1 3 to # 18 connected to the capacitor selector (C) are candidates for use, select an array whose position in the X direction is 4 and position j in the Y direction
  • the write start signal WE NX is H
  • each capacitor selector The boost current output terminals of each capacitor selector are IB1, IB2, and IB3, which are connected to the X-side main wiring 113 (corresponding to wiring NL X). Therefore, the current output from the terminals IB1, IB2, and IB3 is added to the adjusted constant current output from the X-side constant current source 103.
  • Each capacity selector 121 is shown in FIG. 9, and the capacitor array is shown in FIG.
  • the “ARRAY” terminal in FIG. 9 corresponds to the “ARRAY” terminal shown in FIG.
  • the “11” and “12” terminals in FIG. 9 correspond to the “11” and “12” terminals shown in FIG. 8, and the equation (1) ) Is used to adjust the boost amount according to.
  • boost capacity # 1, # 7, # 13 or # 19
  • the boosting capacitor (# 2, # 8, # 14 or # 20) connected to is selected.
  • boost capacitor (# 1, # 7, # 13 or # 19) connected to output terminal C1 in Fig.
  • Boost capacitor # 2, # 8, # 14 or # 20
  • boost capacitor # 3, # 9, # 15 or # 21
  • the connected boost capacitor (# 4, # 10, # 16 or # 22) is a candidate for selection.
  • boost capacity # 1, # 7, # 13 or # 19
  • the connected boost capacitor (# 2, # 8, # 14 or # 20), the boost capacitor (# 5, # 11, # 17 or # 23) connected to the output terminal C5 and the output terminal
  • the boost capacity connected to C4 (# 6, # 12, # 18 or # 24) is a selection candidate.
  • the boost capacitor (# 1, # 7, # 13 or # 19) connected to the output terminal C1 in Fig. 9 and the output terminal C2
  • the boost capacitor (# 2, # 8, # 14 or # 20), the boost capacitor (# 3, # 9, # 15 or # 21) connected to the output terminal C3 and the output terminal C4 Connected boost capacity (# 4, # 10, # 16 or # 22), boost capacitor (# 5, # 11, # 17 or # 23) connected to output terminal C5 and boost capacitor connected to output terminal C4 (# 6, # 22) 12, # 18 or # 24) is the choice.
  • the "S 1" and “S2" terminals in Fig. 9 correspond to the "S 1" and "S2" terminals shown in Fig. 8, and are used to compensate for the process condition dependency of the parasitic capacitor Qk. .
  • boost capacitor # 1, # 7, # 13 or # 19
  • boost capacity (# 2, # 8, # 14 or # 20) connected to output terminal C2 in Fig. 9, connected to output terminal C4
  • the boost capacitor (# 4, # 10, # 16 or # 22) and the boost capacitor (# 6, # 12, # 18 or # 24) connected to the output terminal C6 are selection candidates.
  • boost capacitor # 2, # 8, # 14 or # 20
  • boost capacitor # 3, # 9, # 15 or # 21
  • output terminal C Boost capacitor connected to 4 (# 4, # 10, # 16 or # 22), output capacitor connected to output terminal C5 (# 5, # 11, # 17 or # 23) and output terminal
  • the boost capacity connected to child C 6 is a candidate for selection.
  • the boost capacity obtained by taking the logical product of the above three types of selection candidates is actually used.
  • I (j) I (1 1 +2 X 12)
  • a (j) XAj
  • S (j) S (S 1 +2 XS2).
  • the width of # 6 is related to geometric series.
  • # 1 width: # 2 width 1: 2, and the width of # 1 and the width of # 2 are in a geometric series.
  • # 3 width: # 4 width 1: 2, and the width of # 3 and the width of # 4 are in a geometric series.
  • # 5 width: # 6 width 1: 2, and the widths of # 5 and # 6 are in a geometric series.
  • # 1 height: # 7 height: # 13 height: # 19 height 4: 1: 2: 4, # 7 height, # 13 height and # 19 height
  • the relationship is in geometric series.
  • Fig. 12 shows the simulation results when a write current of 8 mA was applied to a 1 Mbit MRAM cell array.
  • the write current of 8 mA lasts for 6 nanoseconds, writing is performed on the write cell.
  • the write current is less than 8 mA, the write cell cannot be written.
  • the writing time after the current value reaches 8 mA is 5 ns and the boost circuit is not used (A)
  • about 70% (shaded area) is useless current.
  • the appropriate boost current is used (B)
  • the write time can be reduced to about 15 nanoseconds, and the wasted current is about 40% (shaded area).
  • the boost amount can be adjusted using the capacitance adjustment terminal in FIG.
  • FIG. 13 shows a circuit diagram of the fourth embodiment 101 of the present invention.
  • S1 to S6 represent signals
  • / S5 and ZS6 represent inverted signals of S5 and S6, respectively
  • Nl and N2 represent the potential of the node.
  • the current supply from the boost capacitance ends at time t100, but unlike the first embodiment, the boost capacitance is not immediately charged. Therefore, unlike Embodiment 1, the signal S1 is separated from the signal VBSTX.
  • the node (VBX) of the boost circuit When the node (VBX) of the boost circuit is charged, current flows from the power supply Vdd, which generates power supply noise. This power supply noise lowers the constant current accuracy of the X-side write constant current source circuit using the same power supply Vdd.
  • the boost capacity is not charged during the operation of the constant current source circuit, so that this problem does not occur.
  • the node NLX does not reset and holds the potential (charge).
  • the signal S3 becomes "Low"
  • the node N1 is in a floating state.
  • the node NLX and the node N1 are electrically connected by the signal S5, and charges are transferred from the node NLX to N1.
  • the node N2 is brought into the floating state.
  • the nodes N2 and NLX are electrically connected.
  • the potential of the node NLX rises substantially due to the coupling of the capacitor CRX.
  • the signal S2 is activated, and charges are transferred from the node N1 to the node NLX.
  • the potential of the node NLX decreases due to the coupling of the capacitive element CRX, the electric charge of the node NLX is substantially transferred to the node VBX of the boost circuit.
  • Each signal is reset between times t108 and t110.
  • the node VBX is charged to the potential of the power supply Vdd, but the power required for charging is smaller than in the first embodiment.
  • a semiconductor memory device according to a fifth embodiment of the present invention will be described.
  • FIG. 15 shows a circuit diagram of the fifth embodiment of the present invention.
  • the node NLX Since the signal S10 is not activated even when the read only mode ends, the node NLX is not reset, and the potential of the node NLX does not become the ground potential.
  • the reset transistor M103 is omitted in the drawings of the first to fourth embodiments, it is apparent from the operation waveforms that a circuit having such an operation exists. Unless reset is performed, the charge is held in the parasitic capacitance of NLX. If the write mode continues after the write mode, the operation mode determination circuit 105 detects continuous write, sets the continuous detection signal S11 to "Low", and does not activate the boost capacitance. This is because NLX is already charged and does not need to be charged. In this case, the power for charging the boost capacity is saved. When the operation mode determination circuit 105 determines the read mode, the signal S10 is activated and the node NLX is reset.
  • the present invention can be used for a semiconductor storage device that writes information to a storage element by passing a current, and in particular, a semiconductor storage that writes information to a tunnel magnetoresistive element by a magnetic field generated by passing a current. Can be used for equipment.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

本発明は、電流を流すことにより記憶素子に情報を書き込む半導体記憶装置に関する。本発明は、寄生キャパシタにより書込電流が所定値に達するまでの時間が長引くことを防止することにより、書込み速度を速め、消費電力を削減することを目的とする。情報を記憶する記憶素子と、電流を流すことにより前記記憶素子に情報を書き込むために設けられた定電流源１０３と、前記記憶素子に関連した所定位置において、前記定電流源により流された電流の量が前記記憶素子に情報を書き込むために必要な電流の量に達するまでの間に、寄生キャパシタを充電するためのブースト回路１０１と、を備える。

Description

明細書 半導体記憶装置 技術分野 本発明は、 電流を流すことにより記憶素子に情報を書き込む半導体記憶装置に 関し、 特に、 電流を流すことにより発生した磁界によりトンネル磁気抵抗素子に 情報を書き込む半導体記憶装置に関する。
背景技術 近年、 携帯電話等の急速な普及により、 不揮発、 大記憶容量、 低電圧動作、 低 消費電力特性を持つメモリの需要が高まっている。 MRAM (磁気ランダムァク セスメモリー） は、 これらの特性を備えたメモリとして期待されている。 MRA Mの記憶素子は TMR (トンネル磁気抵抗） 素子で構成され、 各 TMR素子は、 例えば第 1 6図に示すような構成となっている。 TMR素子は、 順次に固定強磁 性層 （ピン層） 9 0 1、 トンネル絶縁層 9 0 2、 および自由強磁性層 （フリー層） 9 0 3を積層することにより構成されている。上記ピン層 9 0 1の磁化の向きは、 製造時に固定されている。 これに対して、 フリー層 9 0 3の磁化方向は配線電流 の生成する磁場により反転可能になっており、 例えば、 TMR素子の上下に配置 されているビット線 B Lとヮード線 WLに流れる電流の生成する磁場により反転 することができる。 その磁化の向きによって 「1」 または 「0」 が割り当てられ ている。 ピン層 9 0 1とフリー層 9 0 3の磁化の相対方向が平行な時 （第 1 6図 での 「0」） は電気抵抗が小さく、 反平行な時 （第 1 6図での 「1」） は電気抵抗 が大きいため、 この電気抵抗の差を検出することにより、 記憶素子の状態を読み 出すことが可能である。
このような構成の TMR素子をメモリセルとして使用する半導体記憶装置は、 第 1 7図 （A) のように、 複数個のメモリセル 9 0 4がマトリックス状に配置さ れた構成を持ち、 各メモリセルの上方において、 横方向に延びる複数本のビット 線 B L 9 0 5と、 各メモリセルの下方において、 縦方向に延びる複数本のワード 線 WL 9 0 6と、 を構成要素としている。 各メモリセル 9 0 4は、 上記 TMR素 子により構成されており、 選択セルの上下に存在するビット線 B Lとワード線 W Lに電流が流れた時、 それぞれの電流が生成する磁場 Ηγ， Hxの組み合わせが所 定の条件を満たした時、 フリ一層の磁化方向が反転され得るようになっている。 この磁化反転に必要な最低磁場の組み合わせは、 第 1 7図 （B) に示すような、 ァステロイドカーブと呼ばれる曲線を成す（第 1 7図（B)では、 「0」から「1」 への反転を考えている）。ァステロイド曲線の外側（"Reversal"領域及び "Multiple Write"領域）の磁場を加えれば、選択セル Sに対して書込みが行われる。例えば、 第 1 7図 （B) において、 X方向磁場 HDX、 Y方向磁場 HDYを加えると、 選択セ ル Sにおける磁場ベクトル （Hx， HY) = (HDX, HDY) は反転領域にあるため、 磁化反転がおきる。つまり、 その磁化の向きを反転させることにより、 「0」また は 「1」 のデータ書込を行なうことができるようになつている。 またこのとき、 選択ビット線上、 選択ワード線上の非選択メモリセル Ux， UYにおいては、 ァス テロイドカーブの内側 （"Retention"領域） に収まるような磁場 HDXのみ、 また は HDYのみが存在するため、 磁化反転は起きない。 つまり、 選択的書込みが行わ れる。
第 1 7図 （B) における磁場 （Hx， Ηγ) は、 Ampereの法則 （Ι =ΗΖ2 ?τ r、 rは配線中心と磁性体中心間の距離） により、 ワード線電流 I DY、 ビット線 電流 I DXについて書き直すことが出来る。 書き直した結果を第 1 7図 （C) に示 す。 ワード線電流 I DY、 ビット線電流 I DX電流を流すと、 選択セル Sにおける電 流の組み合わせ （I BL， I wi) = ( I DX， I DY) は反転領域にあるため、 磁化反転 がおきる。 つまり、 その磁化の向きを反転させることにより、 「0」 または 「1」 のデータ書込を行なうことができるようになっている。 またこのとき、 選択ビッ ト線上、 選択ワード線上の非選択メモリセル Ux， UYにおいては、 ァステロイド カーブの内側 （「保持」 領域） に収まるような電流 I DX， I DYのみが流れるため、 磁化反転は起きない。 つまり、 選択的書込みが行われる。 ところが MR AMの場合は、 第 17図 （A) が示すように、 選択ビット線 BL 905と選択ヮード線 WL 906には非選択セルが多数接続されているため、 配 線に電流が流れるとこれらの非選択セルが擾乱磁場を受けることになる。例えば、 第 17図 （C) における格子模様の領域 ("Multiple Write"領域） にある書込電 流を流すと、 非選択メモリセル Uxでの電流 IBL， 非選択メモリセル UYでの電流
IWLはァステロイドカーブの外側に出るため、 非選択メモリセル Ux， UYに対し ても書込みが行われる。 つまり、 誤書込みが起こる。 従って、 選択的書込みを行 なうためには、 第 17図 （C) における白抜き部分 "Reversal"領域内の電流を 流す必要があり、 書込電流値の正確な調整が必要である。
なお、 本発明に関連する先行技術文献として以下のものがある。
特開 2001—195878号公報
特開 2001-325791号公報
特開 2002-008367号公報
特開 2002-074974号公報
特開 2002— 170374号公報
特開 2002-170375号公報
特開 2002-170376号公報
特開 2002-197852号公報
特開 2002-156184号公報 発明の開示 磁性体の磁化反転時間は 1ナノ秒以下と高速であることから、 MR AMは高速 書込みが原理的に可能であることが、 その長所の一つとなっている。 しかし、 上 記従来の技術で説明したように、 MRAMの書込電流は正確である必要があるた め、 書込電流源としては、 定電流源を使う必要がある。 ところが、 上記のような 従来の定電流書込回路では、 書込電流源がオンされた直後では、 配線およびセレ クタに存在する寄生キャパシタに電荷が蓄積されるために、 実際に選択ビット線 BL905及び選択ヮード線 WL 906の選択セルの位置に定電流が流れるまで に一定の時間が必要であった。 このため、 書込み時の消費電力が増大する問題を 有していた。 この問題を、 第 1 8〜2 1図を用いて説明する。 第 1 8図はメモリ セルアレイ （図では 4 X 4のセルを表示） であり、 X側、 Y側にそれぞれ定電流 源回路が用意されている。 理想的には第 1 9図 （A) で示すように、 この定電流 源が出力する定電流 I CX， I CYはアレイ内でもそのまま定電流 I AX， I A Yとして流れる。 このため、 瞬時に書込電流が立ち上げることが期待される。 し かし、 実際の回路には、 第 1 8図に示すような寄生キャパシタ C LX， C LY, CX 1 , …， CXm, CY 1 , …， CYmが存在する （m行 m列アレイの場合)。 そのため定電流源が、 アレイ外においては定電流 I CX， I C Yを流しても、 ァ レイ内での電流は、 特に電流を流した直後において上記の寄生キャパシタを充電 するために費やされるため、 電流波形は第 1 9図 （B) のように鈍る。 特に MR AMの場合は、 特定の値以下の電流は書込能力を有さないため、 電流値が必要な 値になるまで待たなくてはならない。 このため、 高速な書込みが難しくなるばか りでなく、 第 1 9図 （B) 斜線部のように無駄な電流が生じる。 このため、 特に MR AMの場合は書込電流値が大きい （数 mA) ことを反映して、 消費電力が増 大してしまうという難点があつた。
この問題は、 メモリの容量が大きくなるに従って顕著になる。 第 2 0図は、 大 記憶容量ァレイに従来型の定電流源回路を用いて電流を流す時の構成を示すプロ ック図である。 大記憶容量アレイは、 N XM個の小アレイで構成されているとす る。 メモリ占有面積を大きくするために、 X側の電流源は同一行の小アレイ M個 に対して書込みを行い、 Y側の電流源は同一列の小ァレイ N個に対して書込みを 行なう構成になっている。 このため、 例えば X側の書込電流に関しては、 小ァレ ィ （1， 1 ) に電流を流 合の電流経路 Iと、 小アレイ （1， M) に電流を流 す場合の電流経路 Mは、 電流経路の長さが異なる。 これらの電流経路には配線抵 抗 R！)、 寄生キャパシ夕 Cpが付随するため、 定電流を流 «合でも、 大体時定 数 A t = Cp Rpで与えられる遅延時間が生じる。 電流経路が異なると、 配線抵 杭と寄生キャパシタが異なるのはもちろん、 配線電位が異なることによって、 寄 生キャパシ夕に充電するのに必要な電荷量も異なってくる。 この違いを、 第 2 1 図を用いて説明する。 終端電位を V。、 小アレイ 9 2 1とセレクタ 9 2 2の合成 抵抗を r、 小アレイ 9 2 1とセレクタ 9 2 2の合成寄生キャパシタの容量を CA とし、 小アレイ k ( K k <M) を選択したとすると、 電流 Iを流す時に寄生キ ャパシタに蓄積される電荷量は、
Qk = CV0 + ^C(V0 + Rjl)
j=i
+ CA(V0 + Rkl)+ V C(V0 + RkI + rI + Rjl)
= ak~ + bk + c
但し
a = 2CRI
b = C(R + r)I + CARI + 2CV。 c = (C + CA )V0
( 1 ) となり、 アレイ位置 kに関して 2次式、 電流値 Iに関して 1次式となる。
しかしながら、 従来型の定電流源を用いただけでは、 選択アレイの場所に依存 する寄生キャパシタの影響を最小化し、 短時間で書込電流を流すことは困難であ つた。 また、 寄生キャパシタの容量の大きさは書込電流値にも依存するため、 実 際に流す電流値に従って寄生キャパシタの影響を最小化し、 短時間で書込電流を 流すことは困難であった。 さらに、 実際に付随する寄生キャパシタはチップによ つて異なる可能性があるため、 寄生キャパシタの影響を最小化して短時間で書込 電流を流すことは困難であった。
本発明は、 寄生キャパシタにより書込電流が所定値に達するまでの時間が長引 くことを防止することにより、 書込み速度を速め、 消費電力を削減することを目 的とする。
上記の課題を解決するために、 本発明の半導体記憶装置は、 書込電流源路が、 書込スタンバイ時に電荷を蓄積し、 書込動作時に前記電荷が瞬間的に開放される 回路 （以下、 ブースト回路と呼ぶ） を有する構成とする。 本ブースト回路を用い ることで、 配線やセレクタゲートに存在する寄生キャパシタを瞬間的に充電する ことができ、 その結果、 ブースト回路と別個に存在する定電流源回路から流れる 電流が寄生キャパシタに对して充電する量を小さくすることができるため、 書込 電流は短時間で立ち上がることが可能になる。 結果的に短時間で書き込むことが でき、 電力消費量の増大を防ぐことができる。
また、 本半導体記憶装置のブースト回路は、 複数個のブースト用キャパシタと キャパシタセレクタから成り、 セルァレイの場所や電流値によつて容量を選択可 能な構成となっているため、 任意のセル、 任意の電流についての書込みにおいて 効果を持たせることができる構成となっている。
さらに本半導体記憶装置のブースト回路は、 上記のブースト用キャパシタを選 択パターンに従って等比級数的に分割しているため、 最大ブースト時 （最遠方ァ レイ書込み、 最大電 にブ一スト用キャパシタキャパシタが全て使用される構 成となっている。 このため、 ブースト用キャパシタの占有面積に無駄が生じるこ とがないため、 アレイ占有面積を高めることが出来る。
本発明によれば、 情報を記憶する記憶素子と、 電流を流すことにより前記記憶 素子に情報を書き込むために設けられた定電流源と、 前記記憶素子に関連した所 定位置において、 前記定電流源により流された電流の量が前記記憶素子に情報を 書き込むために必要な電流の量に達するまでの間に、 寄生キャパシタを充電する ためのブースト回路と、を備えることを特徴とする半導体記憶装置が提供される。 上記の半導体記憶装置において、 前記記憶素子は、 トンネル磁気抵抗素子であ つてもよく、 前記所定位置は、 前記トンネル磁気抵抗素子に電流による磁界を与 える位置であってもよい。
上記の半導体記憶装置において、 前記ブースト回路は、 前記寄生キャパシ夕を 充電するための電荷を蓄積するコンデンサを備えていてもよい。
上記の半導体記憶装置は、 前記コンデンサの両極間電圧を電源電圧以上にする ための回路を更に備えていてもよい。
上記の半導体記憶装置において、 前記コンデンサは複数有ってもよく、 前記ブ ースト回路は、 前記寄生キャパシタを充電するために必要な電荷の量に応じて、 充電に用いるコンデンサを切り替える切替手段を備えていてもよい。
上記の半導体記憶装置において、 前記切替手段は、 前記寄生キャパシ夕を充電 するために必要な電荷の量に応じて、 充電に用いるコンデンサの組み合わせを切 り替えてもよい。
上記の半導体記憶装置において、 前記複数のコンデンサのうちの少なくとも一 部のものの容量は、 相互に等比級数の関係にあつてもよい。
上記の半導体記憶装置において、 前記複数のコンデンサのうちの少なくとも一 部のものの容量は、 前記記憶素子に情報を書き込むために必要な電流の量に依存 した前記寄生キャパシタの容量に従って決定されていてもよい。
上記の半導体記憶装置において、 前記複数のコンデンサのうちの少なくとも一 部のものの容量は、 前記記憶素子の位置に依存した前記寄生キャパシタの容量に 従って決定されていてもよい。
上記の半導体記憶装置において、 前記複数のコンデンサのうちの少なくとも一 部のものの容量は、 プロセス条件に依存した前記寄生キャパシ夕の容量に従つて 決定されていてもよい。
本発明の半導体記憶装置は、 電流経路に存在する寄生容量の電荷をブースト回 路の電荷を蓄積する節点に還流させる環流手段を有するので消費電流の少ない M RAMを得ることができている。
本発明の半導体記憶装置は、 前記ブースト回路に電荷を蓄積する時刻を前記電 流源の活性化期間終了後に設定しているので、 定電流源回路を安定的に動作させ ることができ、 ひいては歩留まりの高い MR AMを得ることができている。 本発明の半導体記憶装置は、 動作モードの履歴に依存して、 前記電流経路に存 在する寄生容量の電荷の一部を保持し、 ブースト回路の放電を抑える電荷保持手 段を有するので消費電流の少ない MR AMを得ることができている。
本発明によれば、 スタンバイ時は電源からキャパシタに対する充電、 動作時は キャパシタに蓄積された電荷の放電が行われることによって、 寄生キャパシタに 対する充電が短時間で行われ、 書込時間を短縮することができる。 また、 一般に これらの寄生キャパシタの大きさは、 書込セルの位置や電流値に依存するが、 複 数のキャパシタアレイ、 および適正なキャパシタを選択するキャパシタセレクタ を書込定電流源回路に付加することで、 寄生キャパシタを適切な速度で充電する ことができる。 つまり、 高速書込みが実現できるため、 特に MRAMの大記憶容 量化に対して効果が大きい。 図面の簡単な説明 第 1図は、 本発明の第 1の実施の形態による半導体記憶装置の構成を示すプロ ック図である。
第 2図は、 本発明の第 1の実施の形態による半導体記憶装置で用いる定電流源 回路の構成を示す回路図である。
第 3図 （A) は、 本発明の第 1の実施の形態による半導体記憶装置の書き込み 時の動作を示すタイミングチャートである。
第 3図 （B) は、 本発明の第 1の実施の形態による半導体記憶装置の書き込み 時の動作を示すもう一つのタイミングチャートである。
第 4図は、 本発明の第 2の実施の形態による半導体記憶装置で用いる昇圧回路 およびレベルシフト回路の例を示す回路図である。
第 5図は、 本発明の第 2の実施の形態による半導体記憶装置の構成を示すプロ ック図である。
第 6図 （A) は、 本発明の第 2の実施の形態による半導体記憶装置の書き込み 時の動作を示すタイミングチャートである。
第 6図 （B) は、 本発明の第 2の実施の形態による半導体記憶装置の書き込み 時の動作を示すもう一つのタイミングチャートである。
第 7図は、 本発明の第 3の実施の形態による半導体記憶装置の構成を示すプロ ック図である。
第 8図は、 本発明の第 3の実施の形態による半導体記憶装置で用いるブースト 回路の構成を示すプロック図である。
第 9図は、 図 8に示すブースト回路内のキャパシ夕セレクタの構成を示す回路 図である。
第 1 0図は、 本発明の第 3の実施の形態における電流ブースト容量の分割方法 を示す容量構成図である。
第 1 1図は、 本発明の第 3の実施の形態における電流ブースト容量の選択方法 を示す表である。
第 1 2図は、本発明の効果を示す電流のシミュレーション波形の比較図である。 第 1 3図は、 本発明の第 4の実施の形態による半導体記憶装置の構成を示すブ ロック図である。
第 1 4図は、 本発明の第 4の実施の形態による半導体記憶装置の書き込み時の 動作を示すタイミングチヤ一トである。
第 1 5図は、 本発明の第 5の実施の形態による半導体記憶装置の構成を示すブ ロック図である。
第 1 6図は、 TMRメモリセルの構造を示す図である。
第 1 7図 （A) は、 メモリセルアレイを示す平面図である。
第 1 7図 （B) は、 磁場表示によるァステロイド曲線を示すグラフである。 第 1 7図 （C) は電流表示によるァステロイド曲線を示すグラフである。
第 1 8図は、 従来例による半導体記憶装置の構成を示すプロック図である。 第 1 9図は、 従来例による半導体記憶装置における書込電流波形を示すグラフ である。
第 2 0図は、 従来例による半導体記憶装置の構成を示すブロック図である。 第 2 1図は、 大記憶容量アレイにおける寄生キャパシ夕の影響を示す回路図で ある。
発明を実施するための最良の形態 本発明の上記および他の目的、 特徴及び利点を明確にすべく、 添付した図面を 参照しながら、 本発明の形態を以下に詳述する。
[第 1の実施の形態]
本発明の第 1の実施の形態の半導体記憶装置を説明する。
第 1図は、第 1の実施の形態の半導体記憶装置の構成を示すプロック図である。 第 1図の X側ブースト回路 101において、 ブースト用キャパシ夕 CBXは一端 が接地され、もう一端は端子 VBXを介して PMOSトランジスタ MSXおよび PMOSトランジスタ MBXに接続されている。 PMOSトランジスタ MBX のもう一端は電源電圧 Vddに接続されている。ブーストスタンバイ時（VBST X = Lレベル （GND)) では、 PMOSトランジスタ MSXはオフ、 PMOS トランジスタ MB Xはオンになっているため、ブースト用キャパシタ CBXには、 電荷 QB = CB XX Vddが蓄積されている。 Y側ブースト回路 102においても 同様である。 X側書込定電流回路 103、 Y側書込定電流回路 104は出力イン ピーダンスの大きな電流源であり、 配線抵抗等の影響を受けずに、 定電流を流す ことができるものとする （この設定電流値が、 最終的にセルアレイに流したい電 流値となる）。 この書込定電流回路 103、 104の構成は、例えば第 2図のよう なトランジスタのカスコード接続を作ることで実現出来る。 PMOSトランジス 夕のゲートへの入力電圧 V b 1， V b 2は、 全てのトランジスタを飽和領域で動 作可能な電圧となっており、バイアス回路で生成する。選択スィッチ SW1,…， SWn (書込開始信号 WENXと電流選択信号の論理積） の切り替えにより、 電 流値を設定できる。 第 2図では nビット、 バイナリの電流源から成るので、 2n 通り （i、 2 i、 3 i、 ···、 (2n-l) i) の電流値を設定できることになる。 定電流制御回路の動作および効果を、第 3図（A) (B)に示したタイミングチ ヤートを用いて説明する。 主に X側の動作について説明するが、 Y側においても 同様であることは、 明らかである。
定電流源回路が動作状態となり、 信号 WENXと信号 VB S TXが Lレベルか ら Hレベル （Vdd) に切り替わると、 PMOSトランジスタ MBXがオフ、 P MOSトランジスタ MS Xがオンとなる。ノード VBXの電位は、ほぼ電源電圧 Vddであり、 配線 NLXの電位はこれ J¾下の電位、例えば GNDであるため、 ブ 一スト用キャパシタ CBXに蓄積された電荷が急激に選択配線に流れる。 この電 流は放電現象を反映して瞬間的なオーバーシユート電流であり、 寄生キャパシタ CLX, CX1, …， CXmを充電しながら、 数ナノ秒の間電流が流れる。 やが て、 ノード VBXの電位と配線電位 NLXが等しくなると、 ブースト電流の流れ が止まる。 この様子を第 3図 （B) 内の電流波形 IBXで示す。 信号 VBSTX が Hレベルの間、 ノード VBXは AVBXの電位降下が起こり、 それとは逆に、 選択された配線の電位 NLXは GND電位から Vdd— AVBXまで上昇する。 このブースト回路 101が仮にオフであるとすると、 X側書込定電流源回路 1 03からの電流は、 寄生キャパシタに流入してしまうため、 配線終端での電流 I ΑΧは立ち上がりが鈍ってしまう （第 3図（Β)内 ΙΑΧ参照)。 しかし、 ブース ト回路 101がオンである場合、 上記のようにブースト電流 I ΒΧで寄生キャパ シタを充電することができるため、 電流波形の鈍りは減少する。 ブースト用キヤ パシ夕 CBXの容量を適正に設計すれば、 実際にセルアレイに流れる電流 I ΑΧ = ICX+IBXは、 第 3図 （B) の最下行の信号のように短時間 （2ナノ秒程 度） で立ち上げることができる。 そのため、 書込みは短時間で完了し、 消費電力 の増大を防ぐことが出来る。
[第 2の実施の形態]
発明の第 2の実施の形態の半導体記憶装置を説明する。 第 2の実施の形態は、 第 1の実施の形態に記載のブースト用キャパシタ CBX， C BYに印加する電圧 を昇圧することで、 蓄積できる電荷量を増大させ、 書込時間の一層の短時間化を 目的としている。 また、 本回路構成によると、 ブースト用キャパシタ CBX， C B Yに蓄積されるキャパシ夕単位面積当たりの電荷量が大きくなるため、 ブース ト用キャパシタ C B X， CB Yの面積を小さく出来ると言う利点がある。
まず昇圧回路の動作を、 第 4図 （A) を用いて説明する。 ダイオードの閾値電 圧を Vtとすると、 スタンバイ時、 入力端子 A1の電位は V (A1) =0、 出力 端子 VBTの電位は V (VBT) =Vdd— 2Vt、 ノード A 2の電位は V (A2) = Vdd— Vtである。 この状態で V (A1) 二 Vddとすると、 キャパシタ CBの カップリングにより、 ノード A2の電位 V (A2) は一瞬 2 Vdd— Vtに上昇し ようとする （ただし、 同時にダイオード D 2を通じて放電されるため、 実際の電 位は 2 Vdd— Vt以下である）。 このため、 ダイオード D1はオフ、 D 2はオン し、 安定化容量 CLは対充電される。 このため、 出力電圧 VBTは上昇する。 次 に、 V (A1) =GNDになると、 ノード A2の電位は一瞬 GND近くまで降下 するため、 ダイオード D1はオン、 D2はオフとなり、 V (A2) =Vdd-Vt になるまで、 キャパシタ CBに対して充電が行われる。 以下同様にして、 ノード A 1に周期的なパルス電圧が入力されると、 安定化容量 CBは V (AD =GN D時は充電され、 V (A1) =Vdd時は放電される。 結局、 V (A2) -Vt = VBTとなるまで A2から出力端子 V B Tに対して電流が流れ、 安定化容量 C L を充電する。 このときの出力電位 VBT=2Vdd— 2Vtとなる。
次に、 レベルシフト回路の動作を、第 4図（B)を用いて説明する。第 4図（B) のレベルシフト回路において、 入力端子 INが Lレベルである時、 NMOSトラ ンジス夕 MN1と PMOSトランジスタ MP 2はオン、 NMOSトランジスタ MN2と PMOSトランジスタ MP 1はオフとなるため、出力電位 OUTは Lレ ベルとなる。一方、入力端子 INが Hレベルである時、 NMOSトランジスタ M N2と PMOSトランジスタ MP 1はオン、 NMO Sトランジスタ MN 1と P MOSトランジスタ MP2はオフとなるため、 出力電位 OUTは VBTとなる。 つまり、 Vddから VBTへのレベル変換が行われる。
第 5図は、 本実施の形態 2の半導体記憶装置の構成を示すプロック図である。 第 5図の X側ブースト回路 101 Bにおいて、 ブースト用キャパシタ CBXは一 端が接地され、 もう一端は端子 VBXを介してトランジスタ MSXおよび MBX に接続されている。 トランジスタ MBXのもう一端は、 前記昇圧回路 101B— 1によって電源電圧 Vddが昇圧された昇圧電圧 VBTに接続されている。 また、 オフ時に電流がリークしないようにするために、 PMOSトランジスタ MSX、 MBXのゲート電圧は、 VBTにする必要がある。 このため、 PMOSトランジ スタ MS Xのゲート電圧を制御するインバータ 101 B— 2の電源電圧は VBT とし、 PMOSトランジスタ MB Xのゲートの入力電圧は、 前記レベルシフト回 路 101B— 3によって Vddが変換された VBTとしてある。ブーストスタンパ ィ時 (VBSTX = Lレベル)においては、 PMOSトランジスタ MSXはオフ、 MBXはオンとなっているため、 ブースト用キャパシ夕 CBXには、 電荷 QB = CBXXVBTが蓄積されている。 Y側ブースト回路 102 Bにおいても同様で ある。 X側書込定電流回路 103、 Y側書込定電流回路 104は出力インピーダ ンスの大きな電流源であり、 配線抵抗等の影響を受けずに、 定電流を流すことが できるものとする （この設定電流値が、 最終的にセルアレイに流したい電流値と なる）。この構成は、例えば第 2図のようなトランジスタのカスコード接続を作る ことで実現出来る。
本回路の動作を、第 6図（A) (B)に示したタイミングチャートを用いて説明 する。 主に X側の動作について説明するが、 Y側においても同様であることは、 明らかである。
定電流源回路 103が動作状態となり、 書込開始信号 WE N Xとブースト開始 信号 VBSTXが Lレベルから Hレベルに切り替わると、 PMOSトランジスタ MBXがオフとなり、 PMOSトランジスタ MSXがオンとなる。この切り替わ り直前でのノード VBXの電位は、 ほぼ昇圧電圧 VBTであり、 配線 NLXの電 位はこれ以下の電圧、 例えばグランド電位であるため、 MS Xがオンとなった瞬 間に、ブースト用キャパシタ C B Xに蓄積された電荷が急激に選択配線に流れる。 この電流は瞬間的なオーバーシュート電流であり、 寄生キャパシタ CLX， CX 1， …， CXmを充電しながら、 数ナノ秒の間電流が流れる。 ノード VBXの電 位と配線電位 NLXが等しくなると、 ブースト電流の流れが止まる。 この様子を 第 6図 （B) 内の電流波形で示す。 信号 VBSTXがオンの間、 ノード VBXは AVBXの電位降下が起こり、 それとは逆に、 選択された配線の電位 NLXは G NDから VBT—AVBXまで上昇する。
このブースト回路 101 Βが仮にオフであるとすると、 X側書込定電流源回路 103からの電流は、 寄生キャパシ夕に流入するために、 アレイ内電流 ΙΑΧは 立ち上がりが鈍ってしまう （第 6図（Β)内参照)。 しかし、 ブースト回路 101 Βがオンした場合、 上記のようにブースト電流 ΙΒΧで寄生キャパシタを充電す ることができるため、 電流波形の鈍りは減少する。 ブースト用キャパシタ CBX の容量を適正に設計すれば、 実際にセルアレイに流れる電流 I AX= ICX+I ΒΧは、 第 6図 （Β) の最下行に示すように短時間 （2ナノ秒程度） で立ち上げ ることができる。 そのため、 書込みは短時間で完了し、 消費電力の増大を防ぐこ とが出来る。
[第 3の実施の形態]
本発明の第 3の実施の形態の半導体記憶装置を説明する。
第 3の実施の形態は、 第 20図の大記憶容量アレイに対して電流ブースト回路 を適用する方法について述べたものである。 本実施の形態で用いる書込回路図を 第 7図で示す。 X側電流ブースト用キャパシ夕アレイ 1 1 1および X側キャパシ タセレクタ 1 1 2が、 X側のメイン配線 1 1 3に対して接続され、 Y側電流ブー スト用キャパシタアレイ 1 1 4およびキャパシタセレクタ 1 1 5が、 Y側のメイ ン配線 1 1 6に対して接続されていることが、 第 3の実施の形態の特徴である。 また、 「0」 「1」 の書込みの切替えは Y側の書込電流方向の切替えにより行う、 双方向の書込電流に対してブースト電流を加えられるように、 Y側については、 2系統 （L， Rと表記） のキャパシタアレイ及びキャパシ夕セレクタが用意され ている。 X側書込みと Y側書込みの動作は、 基本的に同様であるので、 以下では X側書込みに関してのみ説明する。
第 7図で示した X側書込定電流源 1 0 3は、 1 X 1， 1 X 2、 ···， I X nの n 通りの電流値を出力することができるとする。 これは、 MR AMの磁化反転電流 はプロセス条件等によりばらつきがあり、 かならずしも設計した電流値が最適な 電流値ではない可能性があるため、 製造出荷時に電流値を調整する必要があるた めである。 この n通りの書込電流値によって、 寄生キャパシ夕 Q kは式 （1 ) に 従って変化するため、 電流ブースト用キャパシタも n通り用意する必要がある。 また、 X方向には M個の小アレイ XA 1 , …， XAMが並ぶが、 X方向書込ァレ ィ位置 k (k = l、 2、 ···、 M) によっても寄生キャパシタ Q kは式 ( 1 ) に従 つて変化するため、 M通りの電流ブースト用キャパシタを用意する必要がある。 さらに、 プロセス条件等により、 実際の寄生キャパシタは設計値と異なる可能性 があるため、 電流ブースト量を補正する必要があり、 この目的で s通りのブース ト用キャパシタを用意する必要がある。 以上の要請から、 第 7図の各行における X側キャパシタアレイ 1 1 1を MX n x s個のキャパシ夕で構成したとすると、 電流ブースト用キャパシタの占有面積が巨大になる恐れがある。
しかし、 最大ブースト時 （電流値最大、 方のアレイ選択時、 補正ブースト 量最大時） に全てのブースト用キャパシタに充電した電荷を用いる構成にし、 浮 遊キャパシ夕の式 （1 ) を近似できるようにキャパシタ間の関係を等比級数的に すれば、 ブースト用キャパシタの数を減らせ、 従ってブースト用キャパシタの占 有面積を小さくすることが出来る。 例えば、 本実施の形態では、 X側キャパシタ アレイ、 X側キャパシタセレクタのブロックとして、 第 8図に示すものを用いる (Y側についても同様の構成が可能である）。第 8図に示すプロックはアレイの行 毎に用意される。ここでは、 X方向書込みアレイ位置数 Μ= 4、電流値数 η = 4、 補正値数 s = 4としている。
そして、 X方向書込みアレイ位置数 Μ= 4としたことに伴い、 端子 ΧΑ 2〜Χ A 4でブースト用キャパシ夕の容量を調整する。 第 8図の端子" ARRAY〃を制 御する論理ゲートの構成から明らかなように、 X方向位置が 1、 Y方向位置が j のアレイを選択し、 書込開始信号 WE NXが Hレベルとなったときには、 キャパ シタセレクタ （A) に接続されるキャパシタ # 1〜# 6が使用候補のキャパシ夕 となり、 X方向位置が 2、 Y方向位置が jのアレイを選択し、 書込開始信号 WE NXが Hレベルとなったときには、 キャパシタセレクタ (A) に接続されるキヤ パシタ # 1〜# 6及びキャパシタセレクタ （B) に接続されるキャパシタ # 7〜 # 1 4が使用候補のキャパシ夕となり、 X方向位置が 3、 Y方向位置が jのァレ ィを選択し、 書込開始信号 WENXが Hレベルとなったときには、 キャパシ夕セ レクタ （A) に接続されるキャパシタ # 1〜# 6、 キャパシ夕セレクタ （B) に 接続されるキャパシタ # 7〜# 1 4及びキャパシタセレクタ （C) に接続される キャパシ夕 # 1 3〜# 1 8が使用候補のキャパシタとなり、 X方向位置が 4、 Y 方向位置が jのアレイを選択し、 書込開始信号 WE N Xが Hレベルとなったとき には、 キャパシ夕セレクタ （A) に接続されるキャパシタ # 1〜# 6、 キャパシ タセレクタ（B)に接続されるキャパシタ # 7〜# 1 4、キャパシ夕セレクタ（C) に接続されるキャパシタ # 1 3〜# 1 8及びキャパシタセレクタ （D) に接続さ れるキャパシタ # 1 9〜# 2 4が使用候捕のキャパシタとなる。
電流値数 n = 4としたことに伴い、 端子 I I、 I 2で各キャパシタセレクタに 接続されるキャパシ夕のうち実際に使用するキャパシ夕を選択する。 また、 補正 値数 s = 4としたことに伴い、 端子 S l、 S 2で各キャパシタセレクタに接続さ れるキャパシタのうち実際に使用するキャパシタを選択する。 これらを合わせて 端子 I 1、 1 2、 S l、 S 2で各キャパシタセレクタに接続されるキャパシ夕の うち実際に使用するキャパシタを選択する。 ブースト用キャパシ夕は # 1〜# 2 4まであるので、 ブースト用キャパシ夕の数は、 合計で 2 4個である。 MX n X S = 4 X 4 X 4 = 6 4であるので、 これと比較するとブースト用キャパシタの数 が削減されていることがわかる。 各キャパシタセレクタのブースト電流出力端子 は、 IB 1， IB2, IB3であり、 これらは X側メイン配線 113 (配線 NL Xに相当） に接続される。 従って、 X側定電流源 103が出力する調整された定 電流に端子 IB 1、 IB2、 IB 3から出力される電流が加わる。 第 8図では、 キャパシ夕セレクタ （A) 〜 （D) 内のトランジスタサイズは特に規定していな いが、 電流ブースト用キャパシタの大きさに従って、 MBXj, MSX j (j = 1， …， 6) (第 9図参照） のゲート幅等を調整することは容易である。
各キャパシ夕セレクタ 121を第 9図に、キャパシタアレイを第 10図に示す。 第 9図内の "ARRAY"端子は、第 8図に示す "ARRAY"端子に対応する。 第 9図内の " 1 1"、 "12 "端子は、 第 8図に示す " 1 1"、 "12 "端子に対 応し、 調整された書込定電流の値に応じて式 （1) に従ってブースト量を調整す るために用いられる。 例えば、 I 1=L、 I 2=Lの時は、 第 9図内の出力端子 C 1に接続されたブースト用キャパシ夕 （# 1、 #7、 #13又は # 19) 及び 出力端子 C 2に接続されたブースト用キャパシタ （#2、 #8、 # 14又は #2 0) が選択候捕 Tなる。 I 1=H、 I 2=Lの時は、 第 9図内の出力端子 C1に 接続されたブースト用キャパシタ （#1、 #7、 #13又は # 19)、 出力端子 C 2に接続されたブースト用キャパシタ （#2、 #8、 #14又は #20)、 出力端 子 C 3に接続されたブースト用キャパシ夕 （#3、 #9、 # 15又は #21) 及 び出力端子 C 4に接続されたブースト用キャパシタ （#4、 # 10、 #16又は #22) が選択候補となる。 I 1=L、 I 2 =Hの時は、 第 9図内の出力端子 C 1に接続されたブースト用キャパシ夕 （# 1、 #7、 # 13又は # 19)、 出力端 子 C 2に接続されたブースト用キャパシ夕 （#2、 #8、 # 14又は #20)、 出 力端子 C 5に接続されたブースト用キャパシタ (#5、 #11、 # 17又は #2 3) 及び出力端子 C 4に接続されたブースト用キャパシ夕 （#6、 # 12、 # 1 8又は #24) が選択候補となる。 I 1=H、 I 2 =Hの時は、 第 9図内の出力 端子 C 1に接続されたブースト用キャパシタ （# 1、 #7、 # 13又は # 19)、 出力端子 C 2に接続されたブースト用キャパシタ (#2、 #8、 # 14又は #2 0)、 出力端子 C 3に接続されたブースト用キャパシ夕 （#3、 #9、 #15又は #21) 及び出力端子 C 4に接続されたブースト用キャパシ夕 （#4、 # 10、 # 16又は #22)、 出力端子 C 5に接続されたブースト用キャパシタ（#5、 # 1 1、 # 17又は #23) 及び出力端子 C 4に接続されたブースト用キャパシ夕 (#6、 # 12、 # 18又は #24) が選択候捕となる。
第 9図内の "S 1"、 "S2"端子は、 第 8図に示す "S 1"、 "S2"端子に対 応し、 寄生キャパシタ Qkのプロセス条件依存性を補償するために用いられる。 例えば、 S 1=L、 S2=Lの時は、 ブースト用キャパシ夕は選ばれない。 S 1 =H、 S2=Lの時は、 第 9図内の出力端子 C 1に接続されたブースト用キャパ シタ （# 1、 #7、 # 13又は # 19)、 出力端子 C 3に接続されたブースト用キ ャパシ夕 (#3、 #9、 #15又は #21) 及び出力端子 C 5に接続されたブー スト用キャパシタ （#5、 # 11、 # 17又は #23) が選択候補となる。 S 1 =L、 S2=Hの時は、 第 9図内の出力端子 C 2に接続されたブースト用キャパ シ夕 （#2、 #8、 # 14又は #20)， 出力端子 C 4に接続されたブースト用キ ャパシタ （#4、 # 10、 # 16又は #22) 及び出力端子 C 6に接続されたブ 一スト用キャパシタ (#6、 #12、 # 18又は #24) が選択候補となる。 I 1 =H、 I 2 =Hの時は、 第 9図内の出力端子 C 1に接続されたブースト用キヤ パシ夕 （#1、 #7、 # 13又は # 19)， 出力端子 C 2に接続されたブースト用 キャパシタ （#2、 #8、 # 14又は #20) 及び出力端子 C 3に接続されたブ 一スト用キャパシタ (#3、 #9、 # 15又は #21)、 出力端子 C 4に接続され たブースト用キャパシ夕 （#4、 # 10、 # 16又は #22)、 出力端子 C 5 (# 5、 # 11、 # 17又は #23) に接続されたブースト用キャパシタ及び出力端 子 C 6に接続されたブースト用キャパシ夕 （#6、 # 12、 # 18又は #24) が選択候補となる。
上記の三種類の選択候補の論理積をとつたブースト用キャパシ夕が実際に用い られる。すなわち、 以上の XA j (j = (1)， 2， ···, 4)， I 1， I 2， S 1， S 2の組み合わせにより、 最適なブースト用キャパシ夕が選ばれる。 全ての組み 合わせを、 第 1 1図に示す。 第 1 1図中では、 I (j)= I (1 1 +2 X 12)、 A (j) =XAj、 S (j) =S (S 1+2 XS2) である （ただし、 数値化の ために L=0、 H= 1とした）。 例えば、 1 1 = 1、 12 = 0のときには I (j) = 1 (1 + 2 X 0) = 1 (1) となり、 XA1のときには、 A (j) =A (1) となり、 S l = l、 S2 = 0のときには S (j) =S (1 + 2 X0) =S (1) となる。
容量は #1〜# 24の 24個が存在し、 第 10図のように分割してある。 容量 の合計は 20. 4pFであり、 最大ブースト時 （上述） にすベてのブースト用キ ャパシタが使われる。 （小アレイ数 M) X (電流値 n通り） X (ブースト調整 4 通り） =4 X4 X4 = 64通りについて各々ブースト用キャパシ夕を用意した場 合は、 第 11図の容量の合計 306. 8 pFが必要となる。 つまり、 本実施例で は、 使用面積を 6. 6 %程度に削減できている。
第 10図を参照すると、 #1+#2の幅： #3+#4の幅： #5+#6の幅 = 1 : 1 : 2であり、 #3 +#4の幅と #5 +#6の幅は等比級数の関係にある。 # 1の幅： # 2の幅 = 1 ： 2であり、 # 1の幅と # 2の幅は等比級数の関係にあ る。 #3の幅： #4の幅 =1 ： 2であり、 #3の幅と #4の幅は等比級数の関係 にある。 # 5の幅： #6の幅 =1 : 2であり、 #5の幅と #6の幅は等比級数の 関係にある。 #1の高さ： #7の高さ： #13の高さ： #19の高さ =4 ： 1 ： 2 ： 4であり、 #7の高さ、 # 13の高さ及び # 19の高さは等比級数の関係に ある。
第 12図は、 容量 1Mビットの MR AMセルアレイに対して、 設定値 8mAの 書込電流を流した時のシミュレーション結果である。 8 m Aの書込み電流が 6ナ ノ秒維続したときに書込みセルに対して書込みが行われるが、 書込み電流が 8 m A未満である時には書込みセルに対して書込みができない。 電流値が 8mAにな つてからの書込時間が 5ナノ秒として、 ブ一スト回路を用いない場合 (A) は、 書込電流を流す時間として 80ナノ秒程度の時間を要している。ここでは、 70% 程度（斜線部）が無駄な電流である。一方、適正なブースト電流を用いた場合 (B) は、 書込時間は 15ナノ秒程度に短縮できており、 無駄な電流も 40%程度 （斜 線部） である。 ただし、 ブースト量が多いと所望の電流 （ここでは 8mA) 以上 の電流が流れ、 誤書込みの要因となるので、 容量の正確な設計が必要である。 本 発明の場合、 第 9図の容量調整端子を用いて、 ブースト量を調整することが出来 る。
[第 4の実施の形態] 本発明の第4の実施の形態の半導体記憶装置を説明する。
本発明の第 4の実施の形態 101の回路図を第 13図に示す。 この図は、 説明 を容易にするために X側の回路のみを取り出している。 S 1〜S 6は信号を表し、 /S5、 ZS6はそれぞれ S5、 S 6の反転信号を表す。 Nl、 N2は節点の電 位を表す。
第 14図を参照すると、 時刻 t 100でブースト容量からの電流供給は終了す るが、 第 1の実施形態とは異なり、 すぐにはブースト容量を充電しない。 したが つて、 実施形態 1とは異なり、 信号 S 1は信号 VBSTXから分離されている。 ブースト回路の節点 （VBX) を充電すると電源 Vddから電流が流れ出し、 こ れにより電源ノイズが発生する。 この電源ノイズは同じ電源 Vddを使用する X 側書込み定電流源回路の定電流の精度を下げる。 本実施形態では、 定電流源回路 の動作中にはブースト容量を充電しないためこの弊害は起きない。
時刻 t 101で定電流源回路が停止するとき、 節点 NLXはリセットされずに 電位 （電荷） を保持する。 次に時刻 t 102に信号 S3が "Low" となり、 節点 N1がフローティング状態となる。 次に時刻 t 103に信号 S5により、 節点 N LXと節点 N 1が電気的に接続され、 節点 NLXから N 1へ電荷が転送される。 時刻 t 104に N1が再びフローティング状態になった後、 時刻 t 105に節点 N 2をフローティング状態とする。 次に時刻 t 106に節点 N2と節点 NLXが 電気的に接続される。 このとき、 節点 N1はフローティングであるため、 容量素 子 CRXのカップリングによって、 ほぼ節点 NLXの電位分上昇する。 次に時刻 t 107に信号 S 2が活性化され節点 N 1から節点 NLXに電荷が転送される。 このとき、 節点 NLXの電位は容量素子 CRXのカップリングにより、 減少する ので、実質的に節点 NLXの電荷がブースト回路の節点 VBXに転送されている。 時刻 t 108〜t 110の間に各信号をリセットする。 最後に時刻 t 111に節 点 VBXを電源 Vddの電位まで充電するが、 実施形態 1の場合と比べて、 充電 に必要な電力は小さい。
[第 5の実施の形態]
本発明の第 5の実施の形態の半導体記憶装置を説明する。
本発明の第 5の実施形態の回路図を第 15図に示す。 本実施形態では、 書込 みモードが終了しても、 信号 S 1 0を活性化しないため、 節点 NL Xはリセット されず、 節点 NL Xの電位は接地電位とならない。 なお、 このリセットトランジ スタ M l 0 3は第 1〜4の実施形態の図では省略されていたが、 動作波形より、 このような作用を持つ回路が存在していることは明らかである。 リセットをしな ければ、 NLXの寄生容量には電荷が保持される。 書込みモードの後、 続けて書 込みモードだった場合、 動作モード判定回路 1 0 5が連続書込みを検知し、 連続 検知信号 S 1 1を " L o w" として、 ブースト容量を活性化しない。 これは既に NLXは充電されており、 充電する必要がないためである。 この場合、 ブースト 容量を充電するための電力が節約される。 動作モード判定回路 1 0 5が読み出し モードを判定した場合、 信号 S 1 0が活性化され節点 NLXはリセットされる。
産業上の利用可能性 本発明は、 電流を流すことにより記憶素子に情報を書き込む半導体記憶装置に 利用でき、 特に、 電流を流すことにより発生した磁界によりトンネル磁気抵抗素 子に情報を書き込む半導体記憶装置に利用することができる。

Claims

請求の範囲
1 . 情報を記憶する記憶素子と、
電流を流すことにより前記記憶素子に情報を書き込むために設けられた定電流 源と、
前記記憶素子に関連した所定位置において、 前記定電流源により流された電流 の量が前記記憶素子に情報を書き込むために必要な電流の量に達するまでの間に、 寄生キャパシタを充電するためのブースト回路と、
を備えることを特徵とする半導体記憶装置。
2 . 請求項 1に記載の半導体記憶装置において、
前記記憶素子は、 トンネル磁気抵抗素子であり、 前記所定位置は、 前記トンネ ル磁気抵抗素子に電流による磁界を与える位置であることを特徴とする半導体記 憶装置。
3 . 請求項 1に記載の半導体記憶装置において、
前記ブースト回路は、 前記寄生キャパシタを充電するための電荷を蓄積するコ ンデンサを備えることを特徴とする半導体記憶装置。
4. 請求項 3に記載の半導体記憶装置において、
前記コンデンサの両極間電圧を電源電圧 J¾上にするための回路を更に備えるこ とを特徴とする半導体記憶装置。
5. 請求項 3に記載の半導体記憶装置において、
前記コンデンサは複数有り、
前記ブースト回路は、 前記寄生キャパシタを充電するために必要な電荷の量に 応じて、 充電に用いるコンデンサを切り替える切替手段を備えることを特徴とす る半導体記憶装置。
6. 請求項 5に記載の半導体記憶装置において、 前記切替手段は、 前記寄生キャパシ夕を充電するために必要な電荷の量に応じ て、 充電に用いるコンデンサの組み合わせを切り替えることを特徴とする半導体 記憶装置。
7. 請求項 5に記載の半導体記憶装置において、
前記複数のコンデンサのうちの少なくとも一部のものの容量は、 相互に等比級 数の関係にあることを特徴とする半導体記憶装置。
8 . 請求項 5に記載の半導体記憶装置において、
前記複数のコンデンサのうちの少なくとも一部のものの容量は、 前記記憶素子 に情報を書き込むために必要な電流の量に依存した前記寄生キャパシタの容量に 従って決定されていることを特徴とする半導体記憶装置。
9. 請求項 5に記載の半導体記憶装置において、
前記複数のコンデンサのうちの少なくとも一部のものの容量は、 前記記憶素子 の位置に依存した前記寄生キャパシ夕の容量に従って決定されていることを特徴 とする半導体記憶装置。
1 0. 請求項 5に記載の半導体記憶装置において、
前記複数のコンデンサのうちの少なくとも一部のものの容量は、 プロセス条件 に依存した前記寄生キャパシタの容量に従って決定されていることを特徴とする 半導体記憶装置。
1 1. 請求項 3に記載の半導体記憶装置において、 前記記憶素子に書き込むため の電流の電流経路に存在する寄生キャパシタの電荷の少なくとも一部を前記ブー スト回路の電荷を蓄積する節点に還流させる環流手段を有する半導体記憶装置。
1 2 . 請求項 3に記載の半導体記憶装置において、 前記ブースト回路に電荷を蓄 積する時刻を前記定電流源の動作期間終了後に設定することを特徴とする半導体 記憶装置。
1 3 ·請求項 1に記載の半導体記憶装置において、動作モ一ドの履歴に依存して、 前記記憶素子に書き込むための電流の電流経路に存在する寄生キャパシタの電荷 の一部を保持し、 ブースト回路の放電を抑える電荷保持手段を有する半導体記憶 装置。
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