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WO2003060970A1 - Semiconductor integrated circuit device manufacturing method - Google Patents

Semiconductor integrated circuit device manufacturing method Download PDF

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WO2003060970A1
WO2003060970A1 PCT/JP2003/000068 JP0300068W WO03060970A1 WO 2003060970 A1 WO2003060970 A1 WO 2003060970A1 JP 0300068 W JP0300068 W JP 0300068W WO 03060970 A1 WO03060970 A1 WO 03060970A1
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WO
WIPO (PCT)
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processing chamber
semiconductor substrate
film
pressure
semiconductor
Prior art date
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Ceased
Application number
PCT/JP2003/000068
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English (en)
French (fr)
Inventor
Hiroaki Kikuchi
Toshiaki Sawada
Hirohiko Yamamoto
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Hitachi Ltd
Northern Japan Semiconductor Technologies Inc
Hitachi Solutions Technology Ltd
Original Assignee
Renesas Technology Corp
Hitachi Ltd
Hitachi ULSI Systems Co Ltd
Northern Japan Semiconductor Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to JP2003560969A priority patent/JP4125239B2/ja
Priority to US10/500,931 priority patent/US7163849B2/en
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    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
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Definitions

  • the present invention relates to a technique for manufacturing a semiconductor integrated circuit device, and more particularly to an effective technique applied to a step of depositing a silicon film into which impurity ions are introduced by a chemical vapor deposition (CVD) method.
  • CVD chemical vapor deposition
  • a polycrystalline silicon film to which an impurity is added is used as a gate electrode material of a metal insulator semiconductor field effect transistor (MISFET).
  • MISFET metal insulator semiconductor field effect transistor
  • H 3 or PH 3 can be used for an n-channel MISFET
  • B 2 H 6 or the like can be used for a p-channel MISFET. it can.
  • Such a polycrystalline silicon film can be formed, for example, using a low-pressure CVD apparatus.
  • the low-pressure CVD apparatus is described on November 20, 1997, edited by Japan Semiconductor Equipment Association, published by Nikkan Kogyo Shimbun, "Semiconductor Equipment Dictionary 4th Edition", p.
  • a semiconductor wafer is inserted into the processing chamber, and then the processing chamber is evacuated.
  • the process waits for a certain time until the temperature in the processing chamber rises, and thereafter, a film is formed by introducing a generated gas into the processing chamber. At this time, the polycrystalline silicon film is formed not only on the surface of the semiconductor wafer but also on the inner wall of the processing chamber.
  • the temperature in the processing chamber rises in a similar process in a state in which the processing chamber is evacuated to a vacuum or atmospheric pressure or lower. Wait for a certain time until At this time, impurities diffuse from the polycrystalline silicon film formed on the inner wall of the processing chamber. The diffused impurities are scattered on the semiconductor wafer before the polycrystalline silicon film is formed, and are introduced into the gate oxide film formed on the surface of the semiconductor wafer before the gate oxidation. There is a problem that the insulating properties of the film are deteriorated.
  • An object of the present invention is to suppress diffusion of impurities from a similar polycrystalline silicon film formed on the inner wall of a processing chamber when forming a polycrystalline silicon film to which impurities are added by a low-pressure CVD apparatus. To provide technology.
  • the present invention includes a step of inserting a semiconductor substrate into a processing chamber of a first film forming apparatus; a step of heating the processing chamber; and after the heating step, a step of chemically depositing the semiconductor substrate on the semiconductor substrate.
  • step (b) after the step (a), heating the processing chamber in a state in which the processing chamber is kept at a vacuum or an atmospheric pressure or lower, and the time required for the step (a) is the same as the time required for the step (b). It is longer than the time required.
  • the present invention provides a process for forming an insulating film on a semiconductor substrate, and thereafter, introducing the semiconductor substrate into a processing chamber of a first film forming apparatus; and maintaining the processing chamber at atmospheric pressure. Heating the semiconductor substrate; and, after heating the semiconductor substrate, reducing the pressure in the processing chamber to vacuum or atmospheric pressure or lower while heating the semiconductor substrate. Maintaining the atmospheric pressure or less, and forming a semiconductor film to which conductive impurities are added on the insulating film by a chemical film forming means.
  • the step of heating the semiconductor substrate while maintaining the processing chamber at atmospheric pressure comprises: setting the temperature of the semiconductor substrate to a first temperature of the semiconductor substrate when the semiconductor film is formed. Heating or heating for bringing the temperature of the semiconductor substrate closer to the first temperature is performed.
  • the present invention provides a semiconductor device, comprising: forming an insulating film on a semiconductor substrate; introducing the semiconductor substrate into a processing chamber of a first film forming apparatus; and maintaining the processing chamber at a first atmospheric pressure. A step of heating the substrate to a first temperature; and a step of reducing the pressure in the processing chamber to a pressure of 2 atm or less while heating the semiconductor substrate. Maintaining a third atmospheric pressure and forming a silicon film to which a conductive impurity is added on the insulating film of the semiconductor substrate at the first temperature by a chemical film forming means, The pressure is reduced so that the second pressure is lower than the third pressure, and the first pressure is higher than the third pressure.
  • the present invention also provides a process for forming an insulating film on a semiconductor substrate, a process for inserting the semiconductor substrate into a processing chamber of a first film forming apparatus, and a process for maintaining the processing chamber at a first pressure.
  • heating is performed while maintaining the first atmospheric pressure higher than the third atmospheric pressure and bringing the temperature of the semiconductor substrate closer to the first temperature.
  • FIG. 1 is a fragmentary cross-sectional view showing a method for manufacturing a semiconductor integrated circuit device according to one embodiment of the present invention.
  • FIG. 2 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG.
  • FIG. 3 is an explanatory diagram illustrating a configuration of a CVD device used for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.
  • FIG. 4 is a time chart at the time of depositing a polycrystalline silicon film during a manufacturing process of a semiconductor integrated circuit device according to an embodiment of the present invention.
  • FIG. 5 is a diagram illustrating a method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.
  • FIG. 4 is an explanatory diagram showing insulating properties of a gate oxide film when a crystalline silicon film is formed.
  • FIG. 6 is a time chart at the time of depositing a polycrystalline silicon film in a manufacturing process in comparison with a manufacturing process of a semiconductor integrated circuit device according to an embodiment of the present invention.
  • FIG. 7 is an explanatory diagram showing the insulation characteristics of a gate oxide film when a polycrystalline silicon film is formed by a manufacturing process compared to a manufacturing process of a semiconductor integrated circuit device according to an embodiment of the present invention.
  • FIG. 8 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG.
  • FIG. 9 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG.
  • FIG. 10 is a time chart at the time of depositing a polycrystalline silicon film in a manufacturing process of a semiconductor integrated circuit device according to another embodiment of the present invention.
  • FIG. 11 is a fragmentary cross-sectional view showing a method for manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention.
  • FIG. 12 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG.
  • FIG. 13 is an explanatory diagram illustrating a configuration of a CVD device used for manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention.
  • FIG. 14 is an explanatory diagram showing a configuration of a semiconductor substrate arranged in a wafer holder and a wafer holder included in the CVD apparatus shown in FIG.
  • FIG. 15 is a time chart showing a pressure change in the processing chamber when a polycrystalline silicon film is deposited during a manufacturing process of a semiconductor integrated circuit device according to another embodiment of the present invention.
  • FIG. 16 is a time chart showing a temperature change in a processing chamber when a polycrystalline silicon film is deposited during a manufacturing process of a semiconductor integrated circuit device according to another embodiment of the present invention.
  • a semiconductor substrate 1 made of single-crystal silicon is heat-treated to form a thin silicon oxide film (pad oxide film) having a thickness of about 1 Onm on its main surface.
  • a silicon nitride film having a thickness of about 120 nm is deposited on the silicon nitride film by the CVD method, and then the silicon nitride film in the element isolation region and the silicon nitride film in the element isolation region are dry-etched using a photoresist film as a mask. The silicon film is removed.
  • a groove having a depth of about 350 nm is formed in the semiconductor substrate 1 in the element isolation region by dry etching using the silicon nitride film as a mask, and then the etching is performed to remove a damaged layer formed on the inner wall of the groove. Then, the semiconductor substrate 1 is heat-treated to form a thin silicon oxide film having a thickness of about 10 nm on the inner wall of the groove.
  • the semiconductor substrate 1 is heat-treated to improve the film quality of the silicon oxide film 2 and the silicon oxide film 2 is densified. (Bake tightening).
  • the silicon oxide film 2 is polished by a chemical mechanical polishing (CMP) method using the silicon nitride film as a stopper, and is left inside the groove, thereby flattening the surface.
  • CMP chemical mechanical polishing
  • impurity ions having p-type conductivity for example, B (boron)
  • the semiconductor substrate 1 is heat-treated to form a clean gate oxide film (insulating film) 5 on the surface of the p-type well 4.
  • the deposition of the polycrystalline silicon film 6 can be performed using, for example, a patch-type low-pressure CVD apparatus (first film forming apparatus) as shown in FIG. This low pressure CV
  • the D apparatus has a wafer holder WH for holding the semiconductor substrate 1 in the processing chamber DC.
  • the SiH 4 gas is supplied into the treated nitrogen DC through the tube TU1, and the polycrystalline silicon film 6 can be formed by thermal decomposition of the SiH 4 gas.
  • Ji Yupu TU2 by supplying PH 3 gas into the processing chamber DC from TU3, Degiru be added Jfl the PH 3 to Tayui crystal silicon film 6.
  • S i H 4 Gasuoyopi PH 3 gas supplied into the processing chamber DC can be exhausted from the exhaust port EX.
  • Symbols UU, U, CU, CL, L, and LL in the figure are indices indicating the height at which the semiconductor substrate 1 is held in the processing chamber DC.
  • the polycrystalline silicon film 6 is formed according to the time chart shown in FIG. T in the figure is the time required for heating the inside of the processing chamber DC before the start of film formation, and can be defined by the capacity in the processing chamber DC.
  • A is the time required for heating the inside of the processing chamber DC under the atmospheric pressure after the semiconductor substrate 1 is inserted into the processing chamber DC
  • B is the time required when the inside of the processing chamber DC is evacuated or the atmospheric pressure or less.
  • T is defined as the sum of A and B.
  • the polycrystalline silicon film 6 is formed not only on the semiconductor substrate 1 but also on the inner walls of the processing chamber DC and the tubes TU1, TU2, and TU3 shown in FIG. Further, this CVD apparatus is used repeatedly for forming the polycrystalline silicon film 6, and when a new semiconductor substrate 1 is inserted into the processing chamber DC, the polycrystalline silicon film is placed at various points in the processing chamber DC. In this state, the film 6 is formed. In this situation, when the inside of the processing chamber DC is heated for a long time to a vacuum or an atmospheric pressure or less, PH 3 contained in the polycrystalline silicon film 6 formed at various points in the processing chamber DC becomes the polycrystalline silicon film. Diffuses from 6.
  • the PH 3 is introduced into the gate oxide film 5 formed on the semiconductor substrate 1, and may degrade the insulating properties of the gate oxide film 5.
  • the above heating step was performed under the condition that the relationship between A and B was 0.IXB ⁇ A ⁇ 13 XB. It was found that the diffusion of PH 3 contained in the formed polycrystalline silicon film 6 could be suppressed.
  • a and B are specified to satisfy the above conditions of about 45 minutes and about 15 minutes, respectively, and the main surface of the semiconductor substrate 1 is divided into 296 areas, and the gate insulating film 5 in each area is divided.
  • An experiment was conducted to examine the deterioration of the insulation characteristics of the GaN. That is, split The voltage Vg is applied to the gate insulating film 5 in each of the regions thus measured, and the flowing current Ig is measured.
  • the above T is specified in about 60 minutes.
  • FIG. 5 (a) when the height at which the semiconductor substrate 1 is held is UU (see FIG. 3), the insulation characteristics deteriorate only in three of the 296 regions.
  • the heating time in the processing chamber DC under the vacuum or the atmospheric pressure is less than the time A required for heating the processing chamber DC under the atmospheric pressure.
  • a gate electrode 6N is formed by dry-etching the polycrystalline silicon film 6 using a photoresist film (not shown) patterned by the photolithography technique as a mask.
  • a silicon oxide film is deposited on the semiconductor substrate 1 by a CVD method, and the silicon oxide film is anisotropically etched by a reactive ion etching (RIE) method. Thereby, a side wall spacer 7 is formed on the side wall of the good electrode 6N.
  • RIE reactive ion etching
  • an n-type impurity (eg, P) having an n-type conductivity type is ion-implanted into the p-type well 4 on both sides of the gate electrode 6 N to form an n-type semiconductor region 8 that constitutes the source and drain regions of the n-channel MISFET
  • a low-concentration n-type semiconductor region may be formed before the formation of the sidewall spacer 7 and a high-concentration n-type semiconductor region may be formed after the formation of the sidewall spacer 7.
  • an n-channel type MISFETQn can be formed.
  • a Co (cobalt) film (not shown) is deposited on the semiconductor substrate 1 by, for example, a sputtering method.
  • the semiconductor substrate 1 is subjected to a heat treatment at about 600 ° C. to cause a silicidation reaction at the interface between the n-type semiconductor region 8 and the gate electrode 6N and the Co film.
  • a Co Si 2 layer 10 is formed. By forming the CoSi 2 layer 10, it is possible to prevent the occurrence of a spike between the wiring formed on the n-type semiconductor region 8 and the semiconductor substrate 1 in a later step. .
  • the resistance of the Co Si 2 layer 10 is reduced by a heat treatment at about 700 ° C. to 800 ° C. Thereby, the contact resistance between the wiring and the n-type semiconductor region 8 can be reduced.
  • an interlayer insulating film is formed on the n-channel type MISFETQn.
  • the interlayer insulating film 11 is formed, and then the interlayer insulating film 11 is dry-etched using the photoresist film as a mask to form a through-hole 12 above the n-type semiconductor region 8.
  • Wiring 14 is formed on the upper part, and the semiconductor package of the first embodiment is formed. Manufactures integrated circuit devices.
  • the interlayer insulating film 11 is formed, for example, by depositing a silicon oxide film by a CVD method.
  • a metal film such as a W or A1 alloy is deposited on the interlayer insulating film 11 by sputtering, and then the metal film is patterned by dry etching using a photoresist film as a mask. It forms by doing.
  • a multilayer wiring may be formed by repeating the process of forming the interlayer insulating film 11, the through hole 12 and the wiring 14 a plurality of times.
  • the method for manufacturing a semiconductor integrated circuit device includes a method of manufacturing a polycrystalline silicon film 6 (see FIG. 2) along a time chart different from the time chart described with reference to FIG. 4 in the first embodiment. Is formed.
  • the method of manufacturing the semiconductor integrated circuit device according to the second embodiment is the same as the method described in the first embodiment with reference to FIG. Thereafter, the semiconductor substrate 1 is introduced into the processing chamber DC of the CVD apparatus shown in FIG. Subsequently, the polycrystalline silicon film 6 is formed along a time chart shown in FIG.
  • the inside of the processing chamber DC is set to a vacuum or an atmospheric pressure or less, and the inside of the processing chamber DC is heated.
  • the time T required for heating the inside of the processing chamber DC before the start of the formation of the polycrystalline silicon film 6 is the same as that in the first embodiment, but the thin non-doped polysilicon
  • the crystalline silicon film 6 is deposited.
  • the gate oxide film 5 is covered with the non-doped polycrystalline silicon film 6, and the inside of the processing chamber DC is heated to a vacuum or lower than the atmospheric pressure to form a film at various points in the processing chamber DC. Even if the PH 3 contained in the polycrystalline silicon film 6 diffuses from the polycrystalline silicon film 6, the non-doped polycrystalline silicon film 6 protects the gut oxide film 5, and the PH 3 forms the gate oxide film. 5 can be prevented from being introduced. That is, it is possible to prevent the insulation characteristics of the gate oxide film 5 from deteriorating.
  • a polycrystalline silicon film 6 to which PH 3 is added is deposited through a heating step defined by T. '
  • the method of manufacturing the semiconductor integrated circuit device according to the third embodiment is the same as the method described in the first embodiment with reference to FIG. Thereafter, as shown in FIG. 11, a thin film is formed on the semiconductor substrate 1 using a film forming apparatus (second film forming apparatus) different from the CVD apparatus described in Embodiment 1 with reference to FIG. A trinic polycrystalline silicon film 6A is deposited. As a result, the gate oxide film 5 is covered with the intrinsic polycrystalline silicon film 6A. That is, when the polycrystalline silicon layer 6 to which PH 3 is added is subsequently deposited by the CVD apparatus as described with reference to FIG. 3 in the first embodiment, a film is formed at various points in the processing chamber DC.
  • a film forming apparatus second film forming apparatus
  • the intrinsic polycrystalline silicon film 6A protects the gate oxide film 5, and the PH 3 becomes the gate oxide. It can be prevented from being introduced into the film 5. As a result, it is possible to prevent the insulation characteristics of the gate oxide film 5 from deteriorating.
  • the first embodiment is described with reference to FIGS. 8 and 9.
  • the semiconductor integrated circuit device according to the third embodiment is manufactured through the same steps as the steps described above.
  • Embodiment 4 is a supplementary explanation of Embodiment 1 in further detail.
  • FIG. 13 shows the configuration of the low-pressure CVD apparatus described in Embodiment 1 with reference to FIG. 3 in further detail. It is a thing.
  • the wafer holder WH has a structure capable of moving up and down between the processing chamber DC and the transfer chamber TA arranged below the processing chamber DC. After a predetermined number of semiconductor substrates 1 are placed on the WH, the wafer holder WH moves up to the processing chamber DC. Polycrystalline silicon film 6 on semiconductor substrate 1 ( After the film formation of the semiconductor film (see Fig. 2) is completed, the wafer holder WH descends to the transfer chamber TA. As described above, the low-pressure CVD apparatus of the present embodiment has the processing chamber DC having the vertical structure.
  • a cassette shelf CT for arranging the wafer cassette C A is formed in the transfer chamber T A.
  • the wafer cassette C A can accommodate a plurality of semiconductor substrates 1.
  • the inside of the transfer chamber TA is assumed to be at room temperature (about 20 ° C.).
  • the transfer robot CR performs the disposition of the semiconductor substrate 1 on the wafer holder WH and the removal of the semiconductor substrate 1 on which the polycrystalline silicon film 6 has been formed from the wafer holder WH.
  • This transfer robot has a plurality of (for example, five) transfer arms ARM that transfer the semiconductor substrate 1 by sucking it from the back surface, and perform a lifting operation, a horizontal operation, and a rotating operation, so that the wafer is transferred from the wafer cassette CA once. Then, a plurality of semiconductor substrates 1 are taken out, and the semiconductor substrates 1 are placed on the wafer holder WH.
  • the holder WH When a predetermined number of semiconductor substrates 1 (for example, approximately 150 when the diameter of the semiconductor substrate 1 is about 150 mm (about 6 inches)) is placed in the wafer holder WH, the holder WH is transferred to the processing chamber DC. And the semiconductor substrate 1 is subjected to a polycrystalline silicon film 6 forming process. When the processing of forming the polycrystalline silicon film 6 is completed and the wafer holder WH is lowered to the transfer chamber TA, the transfer robot CR takes out the semiconductor substrate 1 from the wafer holder WH and stores it in the wafer cassette CA.
  • a predetermined number of semiconductor substrates 1 for example, approximately 150 when the diameter of the semiconductor substrate 1 is about 150 mm (about 6 inches)
  • the transfer robot CR takes out the semiconductor substrate 1 from the wafer holder WH and stores it in the wafer cassette CA.
  • heaters H1, H2, H3, and H4 for heating the processing chamber DC are provided outside the processing chamber DC. Due to the heating by the heaters Hl, H2, H3, and H4, the inside of the processing chamber DC is constantly maintained at about 500 ° C to 600 ° C.
  • the heaters HI, H2, H3, and H4 can individually set the heating temperature, and can form a temperature gradient for heating the processing chamber DC. For example, if S i H 4 gas and PH 3 gas are film forming gas is introduced from the lower portion of the processing chamber DC is relatively punished the heater H 4 which is attached to the lower portion of the relatively treatment chamber DC Set the heating temperature of each heater so that the heating temperature becomes higher toward heater 1 installed in the upper part of the laboratory DC.
  • the deposition gas introduced from the lower part of the processing chamber DC rises while pyrolyzing. Therefore, the deposition gas is placed in the upper part of the processing chamber DC. It becomes difficult to thermally decompose as you go. That is, it becomes difficult to deposit the polycrystalline silicon film 6 on the semiconductor substrate 1.
  • the thermal decomposition of the deposition gas is promoted even in the upper part of the processing chamber DC.
  • the heating temperatures of the heaters H1, H2, H3, and H4 can be set individually, they can be heated at almost the same temperature.
  • the case where four heaters HI, H2, H3, and H4 are attached to the outside of the processing chamber DC is exemplified.
  • the four heaters HI, H2, H3, and H4 are used.
  • One heater or a plurality of heaters other than four that can perform the same heat treatment as in the case of heating may be attached. When installing multiple heaters, they do not all have to be the same size!
  • FIG. 14 is an explanatory diagram showing a method of arranging the semiconductor substrate 1 on the wafer holder WH.
  • illustration of the semiconductor substrate 1 on which the semiconductor integrated circuit device of the present embodiment is actually formed (product) is omitted.
  • about 150 semiconductor substrates 1 having a diameter of about 150 mm (about 6 inches) are arranged in wafer holder WH.
  • the lowermost 20 wafers and the uppermost 5 wafers are dummy wafers DW arranged to rectify the deposition gas in the processing chamber DC during the deposition process.
  • a plurality (for example, about 5) of monitoring wafers MW are arranged at appropriate intervals.
  • the monitor wafer MW is arranged for the purpose of measuring the concentration of PH 3 doped in the polycrystalline silicon film 6 and for measuring the thickness of the deposited polycrystalline silicon film 6. is there .
  • FIG. 15 shows a pressure change in the processing chamber DC until the start of the formation of the polycrystalline silicon film 6 in the time charts shown in FIGS. 4 and 6 in the first embodiment.
  • FIG. 16 shows a temperature change of the semiconductor substrate 1 corresponding to an elapsed time until the formation of the polycrystalline silicon film 6 is started. Both the pressure change shown in Fig. 15 and the temperature change shown in Fig. 16 It shows things from the time when they got inside. In the first embodiment, the time chart shown in FIG.
  • FIG. 6 shows an example in which the wafer holder WH completely enters the processing chamber DC and simultaneously starts the decompression processing in the processing chamber DC.
  • the pressure reduction processing usually starts after a certain period of time (for example, about several seconds).
  • the heaters Hl, H2, H3, and H4 described above heat the processing chamber DC at substantially the same temperature, and do not form a temperature gradient in heating the processing chamber DC. .
  • FIG. 15 shows the heat treatment time applied to the processing chamber DC until the start of the decompression processing in the processing chamber DC.
  • A is a time chart (corresponding to FIG. 4 shown in the first embodiment) of the film forming means of the present embodiment
  • A1 is a film forming method compared with the film forming means of the present embodiment. This is a time chart of the means (corresponding to FIG. 6 shown in the first embodiment).
  • the temperature of the semiconductor substrate 1 shown in FIG. 16 is the temperature of the semiconductor substrate (first semiconductor substrate) 1 disposed at the bottom among the semiconductor substrates 1 disposed on the wafer holder WH.
  • the wafer holder WH is inserted from above when the wafer holder WH is inserted into the processing chamber DC, and the inside of the processing chamber DC is constantly heated to about 500 ° C to 600 ° C as described above. Therefore, the semiconductor substrate 1 arranged relatively above is heated even while the wafer holder WH is being inserted into the processing chamber DC.
  • a temperature difference occurs, for example, the uppermost semiconductor substrate 1 is approximately 300 ° C and the lowermost semiconductor substrate 1 is approximately 200 ° C.
  • the lowermost semiconductor substrate 1 having the lowest temperature is formed. It is possible that the temperature has not reached the temperature at which processing can be started. That is, by confirming that the lowermost semiconductor substrate 1 has reached a temperature at which the film forming process can be started.
  • the temperature at which the semiconductor substrate 1 can start the film forming process (the first temperature (for example, about After heating to approximately 90% or more of 500 ° C)
  • the decompression process in the processing chamber DC is started.
  • the value of about 90% or more is based on a value at Celsius degrees.
  • the inside of the processing chamber DC is constantly heated to about 500 ° C. to 600 ° C., and this heating temperature is maintained at a temperature at which the semiconductor substrate 1 can perform a film forming process. Since the temperature is set so that the film formation process can be started, the temperature change of the semiconductor substrate 1 becomes stable.
  • the pressure in the processing chamber DC is maintained at the atmospheric pressure (first atmospheric pressure). That is, the pressure in the processing chamber DC is maintained at a pressure (first atmospheric pressure) higher than the pressure at which the film forming process is performed (third atmospheric pressure).
  • the time from when the wafer holder WH is inserted into the processing chamber DC to when the pressure reduction processing in the processing chamber DC is started is A. Further, the decompression process in the processing chamber DC is stopped when the pressure in the processing room DC # reaches a pressure at which the film forming process can be performed, and the processing chamber DC # is maintained at the pressure. That is, after the pressure in the processing chamber DC is reduced to a pressure (second pressure) equal to or lower than the pressure (third pressure) at which the film forming process is performed, a film forming gas for film formation is supplied into the processing chamber DC to form a film. The film forming process is performed at the pressure to be performed.
  • the film forming means compared with the film forming means of the present embodiment, a slight amount of interpulse is required until the pressure reduction processing in the processing chamber DC is started. Despite the time A1, the pressure reduction in the processing chamber DC is started almost immediately after the wafer holder WH is inserted into the processing chamber DC. That is, before the temperature of the semiconductor substrate 1 reaches a temperature at which the film formation process can be started, the pressure reduction process in the processing chamber DC is performed.
  • the semiconductor substrate 1 is heated in the processing chamber DC in a state closer to a vacuum as compared with the film forming means of the present embodiment, so that the semiconductor substrate 1 is more heated than the film forming means of the first embodiment. Temperature is hard to rise (see Figure 16). Note that, similarly to the film forming means of this embodiment, the decompression process in the processing chamber DC is performed in the processing chamber DC. It stops when the pressure reaches the level at which film processing can be performed, and holds the inside of the processing chamber DC at that pressure.
  • both the film forming means of the present embodiment and the film forming means compared with the film forming means of the present embodiment can perform the decompression treatment in the processing chamber DC to such an extent that no foreign matter is generated in the processing chamber DC. Go as fast as possible. This is because, if another process is performed during the decompression process, there is a risk that foreign matter or the like may be caught in the processing chamber DC, and if foreign matter or the like is caught in the processing chamber DC. This is because there is a concern that the film quality of the polycrystalline silicon film 6 to be formed is deteriorated.
  • the method for manufacturing a semiconductor integrated circuit device of the present invention is also applicable to a case where a p-channel MISFET is formed.
  • B 2 H 6 or the like is added to the polycrystalline silicon film serving as the gate electrode.
  • the method of forming a polycrystalline silicon film according to the above-described embodiment is not limited to forming a polycrystalline silicon film as a gate electrode material, but also as a polycrystalline silicon film as a capacitor electrode of a MOS capacitor or a lower electrode of a DRAM capacitor. It can be applied to the formation of a silicon film.
  • the present invention can be applied to a manufacturing process of a semiconductor integrated circuit device including a MISTFET, a dynamic random access memory (DRAM) and a micromachine, and the like.
  • a semiconductor integrated circuit device including a MISTFET, a dynamic random access memory (DRAM) and a micromachine, and the like.

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Description

明 細 書 半導体集積回路装置の製造方法 技術分野
本発明は、 半導体集積回路装置の製造技術に関し、 特に、 不純物イオンを導入 したシリコン膜を C V D (Chemical Vapor Deposition) 法により堆積する工程に 適用した有効な技術に関するものである。 背景技術
MI SFET (Metal Insulator Semiconductor Field Effect Transistor) のゲ 一ト電極材料として、 たとえば不純物が添加された多結晶シリコン膜が用いられ る。 この時、 添加される不純物としては、 nチャネル型 MI SFETの場合には As H3または PH3などを用いることができ、 pチャネル型 MI SFETの場合 には B2H6などを用いることができる。
このような多結晶シリコン膜は、 たとえば低圧 CVD装置を用いて成膜するこ とができる。 ここで、 低圧 CVD装置については、 1997年 11月 20日、 （ 社） 日本半導体製造装置協会編集、 日刊工業新聞社発行、 「半導体製造装置用語 辞典 第 4版」 、 p i 87に記載がある。
ところが、 上記したような低圧 CVD装置においては以下のような課題がある ことを本発明者らは見出した。
すなわち、 MI S FETのゲート電極材料として低圧 CVD装置により上記し たような不純物が添加された多結晶シリコン膜を成膜する際には、 半導体ウェハ を処理室に挿入した後、 処理室内を真空または大気圧以下にした状況下で、 処理 室内の温度が上昇するまで一定時間待機し、 その後に処理室内に生成ガスを導入 して成膜を行う。 この時、 上記多結晶シリコン膜は、 半導体ウェハの表面のみな らず処理室の内壁にも成膜してしまう。 続いて、 新たな半導体ウェハに対して同 様の多結晶シリコン膜を成膜する場合には、 同様の工程で処理室内を真空または 大気圧以下にした状況下で、処理室内の温度が上昇するまで一定時間待機するが、 この際に処理室の内壁に成膜した多結晶シリコン膜から不純物が拡散してしまう。 この拡散した不純物は、 多結晶シリコン膜が成膜される前の半導体ウェハに飛散 し、先に半導体ウェハの表面に形成されていたゲ一ト酸ィ匕膜に導入されてしまい、 そのゲート酸化膜の絶縁特性を劣化させてしまう問題がある。
本発明の目的は、 低圧 C V D装置により不純物が添加された多結晶シリコン膜 を成膜する際に、 処理室内壁に成膜している同様の多結晶シリコン膜からの不純 物の拡散を抑制する技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、 本明細書の記述おょぴ添 付図面から明らかになるであろう。 発明の開示
本願において開示される発明のうち、 代表的なものの概要を簡単に説明すれば 、 次のとおりである。
すなわち、 本発明は、 半導体基板を第 1成膜装置の処理室内に挿入する工程と 、 前記処理室内に加熱する工程と、 前記加熱工程後、 化学的成膜手段にて前記半 導体基板上に導電性を有する不純物が添加されたシリコン膜を成膜する工程とを 含み、 前記加熱工程は、.
( a ) 前記処理室内を大気圧に保ち、 前記処理室内に加熱する工程と、
( b ) 前記 （a ) 工程後、 前記処理室内を真空または大気圧以下とした状態で前 記処理室内に加熱する工程とを含み、 前記 （a ) 工程に要する時間は前記 ( b ) 工程に要する時間よりも長いものである。
また、 本発明は、 半導体基板上に絶縁膜を形成した後、 前記半導体基板を第 1 成膜装置の処理室内に揷入する工程と、 前記処理室内を大気圧に保って前記半導 体基板を加熱する工程と、 前記半導体基板を加熱した工程の後、 前記半導体基板 を加熱しつつ前記処理室内の圧力を真空または大気圧以下に減圧する工程と、 前 記処理室内の前記圧力を真空または大気圧以下に保ち、 化学的成膜手段にて前記 絶縁膜上に導電性を有する不純物が添加された半導体膜を成膜する工程とを含み
、 前記処理室内を大気圧に保って前記半導体基板を加熱した工程は、 前記半導体 基板の温度を前記半導体膜の成膜時における前記半導体基板の第 1の温度にする 加熱、 または前記半導体基板の温度を前記第 1の温度に近づける加熱を行うもの である。
また、 本発明は、 半導体基板上に絶縁膜を形成する工程と、 前記半導体基板を 第 1成膜装置の処理室内に揷入する工程と、 前記処理室内を第 1気圧に保ち、 前 記半導体基板を第 1の温度に加熱する工程と、 その後、 前記半導体基板を加熱し つつ前記処理室内の圧力を第 2気圧以下に減圧する工程と、 前記処理室内の前記 圧力を真空または大気圧以下の第 3気圧に保ち、 化学的成膜手段にて、 前記第 1 の温度の半導体基板の前記絶縁膜上に、 導電性を有する不純物が添加されたシリ コン膜を成膜する工程とを含み、 前記第 2気圧が前記第 3気圧よりも低くなるよ うに減圧し、 前記第 1気圧は前記第 3気圧よりも高い。
また、 本発明は、 半導体基板上に絶縁膜を形成する工程と、 前記半導体基板を 第 1成膜装置の処理室内に挿入する工程と、 前記処理室内を第 1気圧に保ち、 前 記半導体基板を加熱する工程と、 その後、 前記半導体基板を加熱しつつ前記処理 室内の圧力を第 2気圧以下に減圧する工程、 前記処理室内の前記圧力を真空また は大気圧以下の第 3気圧に保ち、 化学的成膜手段にて前記絶縁膜上に導電性を有 する不純物が添加されたシリコン膜を成膜する工程とを含み、 前記第 2気圧が前 記第 3気圧よりも低くなるように減圧し、 前記シリコン膜成膜工程は、 前記第 1 気圧を、 前記第 3気圧よりも高い状態に保ちつつ、 かつ、 前記半導体基板の温度 を前記第 1の温度に近づける加熱を行う。 図面の簡単な説明 一
図 1は、 本発明の一実施の形態である半導体集積回路装置の製造方法を示す要 部断面図である。
図 2は、 図 1に続く半導体集積回路装置の製造工程中の要部断面図である。 図 3は、 本発明の一実施の形態である半導体集積回路装置の製造に用いる C V D装置の構成を説明する説明図である。
図 4は、 本発明の一実施の形態である半導体集積回路装置の製造工程中におけ る多結晶シリコン膜の堆積時のタイムチヤ一トである。
図 5は、 本発明の一実施の形態である半導体集積回路装置の製造方法により多 結晶シリコン膜を形成した場合におけるゲート酸ィヒ膜の絶縁特性を示す説明図で める。
図 6は、 本発明の一実施の形態である半導体集積回路装置の製造工程と比較し た製造工程による多結晶シリコン膜の堆積時のタイムチャートである。
図 7は、 本発明の一実施の形態である半導体集積回路装置の製造工程と比較し た製造工程により多結晶シリコン膜を形成した場合におけるゲート酸化膜の絶縁 特性を示す説明図である。
図 8は、 図 2に続く半導体集積回路装置の製造工程中の要部断面図である。 図 9は、 図 8に続く半導体集積回路装置の製造工程中の要部断面図である。 図 1 0は、 本発明の他の実施の形態である半導体集積回路装置の製造工程中に おける多結晶シリコン膜の堆積時のタイムチヤ一トである。
図 1 1は、 本発明の他の実施の形態である半導体集積回路装置の製造方法を示 す要部断面図である。
図 1 2は、 図 1 1に続く半導体集積回路装置の製造工程中の要部断面図である 。
図 1 3は、 本発明の他の実施の形態である半導体集積回路装置の製造に用いる C V D装置の構成を説明する説明図である。
図 1 4は、 図 1 3に示した C V D装置が有するウェハホルダおょぴウェハホル ダに配置された半導体基板の構成を示す説明図である。
図 1 5は、 本発明の他の実施の形態である半導体集積回路装置の製造工程中に おける多結晶シリコン膜の堆積時の処理室内の圧力変化を示すタイムチヤ一トで める。
図 1 6は、 本発明の他の実施の形態である半導体集積回路装置の製造工程中に おける多結晶シリコン膜の堆積時の処理室内の温度変化を示すタイムチヤ一トで ある。 発明を実施するための最良の形態
以下、 本発明の実施の形態を図面に基づいて詳細に説明する （なお、 実施の形 態を説明するための全図において同一機能を有するものは同一の符号を付し、 そ の繰り返しの説明は省略する） 。
(実施の形態 1 )
以下、 本実施の形態 1の半導体集積回路装置の製造方法について、 図 1〜図 9に従って説明する。
まず、 図 1に示すように、 単結晶シリコンからなる半導体基板 1を熱処理して 、 その主面に膜厚 1 O n m程度の薄い酸ィヒシリコン膜 （パッド酸化膜） を形成す る。 次いでこの酸ィ匕シリコン膜の上に膜厚 1 2 0 n m程度の窒ィ匕シリコン膜を C V D法で堆積した後、 フォトレジスト膜をマスクにしたドライエッチングで素子 分離領域の窒化シリコン膜と酸ィヒシリコン膜とを除去する。
続いて、 上記窒化シリコン膜をマスクにしたドライエッチングで素子分離領域 の半導体基板 1に深さ 3 5 0 n m程度の溝を形成した後、 エッチングで溝の内壁 に生じたダメージ層を除去するために、 半導体基板 1を熱処理してその溝の内壁 に膜厚 1 0 n m程度の薄い酸ィ匕シリコン膜を形成する。
続いて、 C V D法にて半導体基板 1上に酸ィ匕シリコン膜 2を堆積した後、 この 酸化シリコン膜 2の膜質を改善するために、 半導体基板 1を熱処理して酸化シリ コン膜 2をデンシフアイ （焼き締め） する。 その後、 上記窒化シリコン膜をス ト ッパに用いた化学的機械研磨 (Chemical Mechanical PoHs ing； C M P ) 法でそ の酸化シリコン膜 2を研磨して溝の内部に残すことにより、 表面が平坦化された 素子分離溝 3を形成する。
次に、 熱リン酸を用いたゥエツトエッチングで半導体基板 1の活性領域上に残 つた窒化シリコン膜を除去した後、 その活性領域に p型の導電型を有する不純物 イオン (たとえば B (ホウ素) ) をイオン注入して p型ゥエル 4を形成する。 続 いて、 半導体基板 1を熱処理することによって、 p型ゥエル 4の表面に清浄なゲ ート酸化膜 （絶縁膜） 5を形成する。
次に、 図 2に示すように、 半導体基板 1上に、 n型の導電型を有する不純物、 たとえば P H 3が添加された多結晶シリコン膜 6を C V D法（化学的成膜手段） で 堆積する。 この多結晶シリコン膜 6の堆積は、 たとえば図 3に示すようなパッチ 式の低圧 C V D装置 （第 1成膜装置） を用いて行うことができる。 この低圧 C V
D装置は、 半導体基板 1を保持するウェハホルダ WHを処理室 D C内に有してい る。 処理窒 DC内へは、 チューブ TU1を通して S iH4ガスが供給され、 この S iH4ガスの熱分解により多結晶シリコン膜 6を形成することができる。 また、 チ ユープ TU2、 TU3より PH3ガ を処理室 DC内へ供給することにより、 多結 晶シリコン膜 6に PH3を添 Jflすることがでぎる。処理室 DC内へ供給された S i H4ガスおょぴ PH3ガスは排気口 EXより排気することができる。 また、 図中の 記号 UU、 U、 CU、 CL、 Lおよび LLは、 処理室 D C内において半導体基板 1が保持されている高さを示す指標である。
本実施の形態 1においては、 図 4に示すタイムチャートに沿って多結晶シリコ ン膜 6の成膜を行うものである。 図中の Tは、 成膜開始前における処理室 DC内 の加熱に要する時間であり、処理室 DC内の容量によって規定することができる。 また、 Aは半導体基板 1を処理室 DC内に挿入後、 大気圧下での処理室 DC内の 加熱に要する時間であり、 Bは処理室 DC内を真空または大気圧以下とした状況 下での加熱工程に要する時間であり、 前記 Tは Aと Bとの和で規定される。
上記多結晶シリコン膜 6は、 半導体基板 1上のみならず、 図 3に示した処理室 DCの内壁および処理室 DC内におけるチューブ TU 1、 TU2、 TU3上にも 成膜してしまう。 また、 この CVD装置は、 多結晶シリコン膜 6の成膜に繰り返 し用いるものであり、 新たな半導体基板 1を処理室 DC内に挿入した時には、 処 理室 DC内の各所に多結晶シリコン膜 6が成膜された状態となっている。 この状 況下で、 長時間処理室 DC内を真空または大気圧以下として加熱すると、 処理室 DC内の各所に成膜されている多結晶シリコン膜 6が含む PH3がその多結晶シ リコン膜 6から拡散する。 その PH3は、 半導体基板 1上に形成されているゲート 酸化膜 5に導入され、 ゲート酸化膜 5の絶縁特性を劣化させてしまう恐れがある。 ここで、 本発明者らの行った実験によれば、 上記 Aおよび Bの関係が 0. I X B≤A≤ 13 XBとなる条件下で上記加熱工程を行うことにより、 処理室 DC内 の各所に成膜されている多結晶シリコン膜 6が含む P H3の拡散を抑制できるこ とがわかった。 また、 本発明者らは、 容量が約 56 1である処理室 DCを有する
CVD装置を用い、 Aおよび Bを、 それぞれ約 45分および約 15分と上記条件 を満たすように規定し、 半導体基板 1の主面を 296の領域に分割して各領域に おけるゲート絶縁膜 5の絶縁特性の劣化を調べる実験を行った。 すなわち、 分割 した各々の領域のゲート絶縁膜 5に対して電圧 Vgを印加し、 流れた電流 I gを 測定するものである。 なお、 容量が約 56 1である処理室 DCの場合、 上記 Tは 約 60分で規定される。 その結果、 図 5 (a) に示すように、 半導体基板 1が保 持されている高さが UU (図 3参照） の場合には、 296の領域のうち 3の領域 のみで絶縁特性の劣化が検出されるにとどまった。 また、 半導体基板 1が保持さ れている高さが CL (図 3参照） の場合には、 図 5 (b) に示すように、 296 の領域のうち 8の領域のみで絶縁特性の劣化が検出されるにとどまった。 なお、 図 5中で "A" または "D" で示されている箇所は絶縁特性の劣化が検出された 領域であり、 7" で示されている箇所は絶縁特性の劣化が検出されなかった領 域である。 すなわち、 上記の条件のように、 大気圧下での処理室 DC内の加熱に 要する時間 Aに対して、 処理室 DC内を真空または大気圧以下とした状況下での 加熱に要する時間 Bを極力短くして処理室 DC内へ加熱した後に多結晶シリコン 膜 6を成膜することにより、 処理室 D C内における半導体基板 1が保持されてい る高さによらず、 グート酸化膜 5の絶縁特性の劣化を効果的に防ぐことができる。 一方、 図 6に示すタイムチャートのように、 T = Bとし、 前記 Aで規定した大 気圧下での処理室 DC内の加熱工程を行わない場合には、 Bで規定される加熱ェ 程の開始当初より処理室 DC内の各所に成膜されている多結晶シリコン膜 6より PH3が拡散する。 そのため、 その PH3が半導体基板 1上に形成されているグー ト酸化膜 5に導入され、 ゲート酸化膜 5の絶縁特性を劣化させてしまう。 本発明 者らは、 この条件下において、 図 5を用いて前述した実験と同様の実験を行った。 その結果、 図 7 (a) に示すように、 半導体基板 1が保持されている高さが UU (図 3参照） の場合には、 296の領域のうち 162の領域で絶縁特性の劣化が 検出された。 半導体基板 1が保持されている高さが CL (図 3参照） の場合には、 図 7 ( b ) に示すように、 296の領域のうち 140の領域で絶縁特性の劣化が 検出された。 なお、 図 7中で "A" 、 "C" または "D" で示されている箇所は 絶縁特性の劣化が検出された領域であり、 "ノ" で示されている箇所は絶縁特性 の劣化が検出されなかった領域である。 すなわち、 図 5に示した実験結果と合わ せて、 半導体基板 1を処理室 DC内に揷入後、 大気圧下で処理室 DC内を加熱す ることにより、 処理室 DC内の各所に成膜されている多結晶シリコン膜 6からの P H 3の拡散を効果的に防ぐことができることを確認でき、 これにより、 ゲート酸 化膜 5の絶縁特性の劣化を効果的に防ぐことが可能となる。
次に、 図 8に示すように、 フォトリソグラフィ技術によりパターニングされた フォトレジスト膜 （図示は省略） をマスクにして、 多結晶シリコン膜 6をドライ エッチングすることにより、 ゲート電極 6 Nを形成する。
続いて、 上記フォトレジスト膜を除去した後、 C VD法により半導体基板 1上 に酸化シリコン膜を堆積した後、 反応性イオンエッチング （R I E ) 法でこの酸 化シリコン膜を異方性エッチングすることにより、 グート電極 6 Nの側壁にサイ ドウォールスぺーサ 7を形成する。 次いで、 n型の導電型を有する不純物 （たと えば P ) をイオン注入することにより、 ゲート電極 6 Nの両側の p型ゥエル 4に nチャネル M I S F E Tのソース、 ドレイン領域を構成する n型半導体領域 8を 形成する。 なお、 サイドゥォ"ルスぺーサ 7の形成前に低濃度の n型半導体領域 を形成し、 サイドウォールスぺーサ 7の形成後に高濃度の n型半導体領域を形成 してもよい。 ここまでの工程により、 nチャネル型 M I S F E T Q nを形成する ことができる。
次に、 半導体基板 1の表面を洗浄した後、 たとえばスパッタリング法により、 半導体基板 1上に C o (コバルト） 膜 （図示は省略） を堆積する。 続いて、 半導 体基板 1に約 6 0 0 °Cの熱処理を施すことにより、 n型半導体領域 8およぴゲー ト電極 6 Nと C o膜との界面にシリサイド化反応を生じさせて C o S i 2層1 0 を形成する。 この C o S i 2層 1 0を形成することにより、後の工程において n型 半導体領域 8上に形成される配線と半導体基板 1との間でァ口ィスパイクが発生 することを防ぐことができる。
次いで、 未反応の C o膜をエッチングにより除去した後、 約 7 0 0 °C〜8 0 0 °Cの熱処理により C o S i 2層 1 0を低抵抗化する。 これにより、 上記配線と n型 半導体領域 8との間の接触抵抗を低減することができる。
次に、 図 9に示すように、 nチャネル型 M I S F E T Q nの上部に層間絶縁膜
1 1を形成し、 続いてフォトレジスト膜をマスクにして層間絶縁膜 1 1をドライ エッチングすることにより、 n型半導体領域 8の上部にスルーホール 1 2を形成 した後、 層間絶縁膜 1 1の上部に配線 1 4を形成し、 本実施の形態 1の半導体集 積回路装置を製造する。 層間絶縁膜 1 1は、 たとえば酸化シリコン膜を C V D法 にて堆積することによって形成する。 また、 配線 1 4は、 たとえば層間絶縁膜 1 1の上部にスパッタリング法にて Wあるいは A 1合金などのメタル膜を堆積した 後、 フォトレジスト膜をマスクにしたドライエッチングでこのメタル膜をパター ユングすることによって形成する。 なお、 上記層間絶縁膜 1 1、 スルーホール 1 2および配線 1 4を形成する工程を複数回繰り返すことによって、 多層に配線を 形成してもよい。
(実施の形態 2 )
本実施の形態 2の半導体集積回路装置の製造方法は、 前記実施の形態 1におい て図 4を用いて説明したタイムチャートとは異なるタイムチャートに沿って、 多 結晶シリコン膜 6 (図 2参照） の成膜を行うものである。
本実施の形態 2の半導体集積回路装置の製造方法は、 前記実施の形態 1におい て図 1を用いて説明した工程までは同様である。 その後、 図 3に示した C V D装 置の処理室 D C内に半導体基板 1を揷入する。 続いて、 図 1 0に示すタイムチヤ ートに沿って多結晶シリコン膜 6の成膜を行う。 本実施の形態 2においては、 半 導体基板 1を処理室 D C內に揷入直後より処理室 D C内を真空または大気圧以下 とし、 処理室 D C内への加熱を行う。 多結晶シリコン膜 6の成膜開始前における 処理室 D C内の加熱に要する時間 Tは、前記実施の形態 1の場合と同様であるが、 この Tで規定される加熱工程中に薄いノンドープの多結晶シリコン膜 6の堆積を 行う。 これにより、 ノンドープの多結晶シリコン膜 6によりゲート酸化膜 5を覆 うことになり、 処理室 D C内を真空または大気圧以下として処理室 D C内へ加熱 し、処理室 D C内の各所に成膜されている多結晶シリコン膜 6が含む P H 3がその 多結晶シリコン膜 6から拡散しても、 ノンドープの多結晶シリコン膜 6がグート 酸ィ匕膜 5を保護し、その P H 3がゲート酸化膜 5に導入されてしまうことを防ぐこ とができる。 すなわち、 ゲート酸化膜 5の絶縁特性を劣化させてしまうことを防 ぐことができる。 本実施の形態 2においては、 このようなノンドープの多結晶シ リコン膜 6を形成した後、上記 Tで規定される過熱工程を経て P H 3が添加された 多結晶シリコン膜 6を堆積する。 '
その後、 前記実施の形態 1において、 図 8およぴ図 9を用いて説明した工程と 同様の工程を経ることにより、本実施の形態 2の半導体集積回路装置を製造する。 (実施の形態 3)
以下、 図 1 1および図 12を用いて本実施の形態 3の半導体集積回路装置の製 造方法について説明する。
本実施の形態 3の半導体集積回路装置の製造方法は、 前記実施の形態 1におい て図 1を用いて説明した工程までは同様である。 その後、 図 11に示すように、 前記実施の形態 1において図 3を用いて説明した C VD装置とは別の成膜装置 (第 2成膜装置） を用いて、 半導体基板 1上に薄いイントリンシックな多結晶シ リコン膜 6Aを堆積する。 これにより、 イントリンシックな多結晶シリコン膜 6 Aによりゲート酸化膜 5を覆うことになる。 すなわち、 この後に前記実施の形態 1において図 3を用いて説明したような CVD装置により PH3が添加された多 結晶シリコン寧 6を堆積する際に、 処理室 DC内の各所に成膜されている多結晶 シリコン膜 6が含む PH3がその多結晶シリコン膜 6から拡散しても、イントリン シックな多結晶シリコン膜 6 Aがゲート酸ィ匕膜 5を保護し、その PH3がゲート酸 化膜 5に導入されてしまうことを防ぐことができる。 その結果、 ゲート酸化膜 5 の絶縁特性を劣化させてしまうことを防ぐことができる。
次に、 図 12に示すように、 CVD法により上記イントリンシックな多結晶シ リコン膜 6 A上に多結晶シリコン膜 6を堆積した後、 前記実施の形態 1において 図 8および図 9を用いて説明した工程と同様の工程を経ることにより、 本実施の 形態 3の半導体集積回路装置を製造する。
(実施の形態 4)
本実施の形態 4は、 前記実施の形態 1をさらに詳細に補足説明するものである 図 1 3は、 前記実施の形態 1において図 3を用いて説明した低圧 CVD装置の 構成をさらに詳細に示したものである。
図 1 3に示すように、 ウェハホルダ WHは、 処理室 DCと処理室 DCの下部に 配置された搬送室 T Aとの間で昇降動作が可能な構造となっており、 搬送室 T A 内にてウェハホルダ WHに所定枚数の半導体基板 1が配置された後、 ウェハホル ダ WHは処理室 DCへ上昇していく。 半導体基板 1上への多結晶シリコン膜 6 ( 半導体膜 （図 2参照） ） の成膜処理が終わると、 ウェハホルダ WHは再ぴ搬送室 TAへ下降していく。 このように、 本実施の形態の低圧 CVD装置は、 縦型構造 の処理室 DCを有している。
搬送室 T A内には、 ウェハカセット C Aを配置するためのカセット棚 CTが形 成されている。 ウェハカセット C Aは、 複数枚の半導体基板 1を収納できるよう になっている。 また、 本実施の形態において、 搬送室 T A内は、 室温 （約 20°C ) であるとする。
搬送室 T A内では、 搬送ロボット CRによってゥヱハホルダ WHへの半導体基 板 1の配置、 およぴ多結晶シリコン膜 6の成膜処理が終了した半導体基板 1のゥ ェハホルダ WHからの取り出しが行われる。 この搬送ロボットは、 半導体基板 1 を裏面から吸着して搬送する搬送アーム ARMを複数本 （たとえば 5本） 有し、 昇降動作、 水平動作おょぴ回転動作を行うことにより、 ウェハカセット CAから 一度に複数枚の半導体基板 1を取り出し、 その半導体基板 1をウェハホルダ WH へ配置する。 所定枚数 （たとえば、 半導体基板 1の径が約 1 50 mm (約 6イン チ） である場合には 150枚程度） の半導体基板 1がウェハホルダ WHに配置さ れると、 ゥヱハホルダ WHは処理室 DCへと上昇し、 半導体基板 1に対して多結 晶シリコン膜 6の成膜処理が施される。 その多結晶シリコン膜 6の成膜処理が終 わり、 ウェハホルダ WHが搬送室 T Aへ下降すると、 搬送ロボット CRはウェハ ホルダ WHから半導体基板 1を取り出し、 ウェハカセット C Aへ収納する。
処理室 DCの外部には、 処理室 DCを加熱するためのヒーター H 1、 H2、 H 3、 H4が設けられている。 このヒーター Hl、 H2、 H3、 H4からの加熱に より、 処理室 DC内は、 常時 500°C〜600°C程度に保たれている。
ヒーター HI、 H2、 H3、 H4は、 個別に加熱温度を設定することが可能で あり、 処理室 DCへの加熱に温度勾配を形成することができる。 たとえば、 成膜 ガスである S i H4ガスおよび PH3ガスが処理室 DCの下部から導入される場合 には、 相対的に処理室 D Cの下部に取り付けられたヒーター H 4から相対的に処 理室 D Cの上部に取り付けられたヒーター 1に向かって、 加熱温度が高くなるよ うに各ヒーターの加熱温度を設定する。 処理室 D Cの下部から導入された成膜ガ スは、 熱分解しながら上昇していく。 そのため、 成膜ガスは、 処理室 DCの上部 に行くに従って熱分解し難くなる。 つまり、 半導体基板 1上に上記多結晶シリコ ン膜 6を堆積し難くなる。 そこで、 前述したように、 ヒーター 4からヒーター 1 に向かって加熱温度が高くなるように温度勾配を形成することによって、 処理室 D Cの上部においても成膜ガスの熱分解を促進するものである。 また、 ヒーター H 1、 H 2、 H 3、 H 4は、 個別に加熱温度を設定することができるので、 すべ て同程度の温度で加熱することも可能である。
本実施の形態 4では、 処理室 D Cの外部に 4個のヒーター H I、 H 2、 H 3、 H 4を取り付ける場合について例示したが、 この 4個のヒーター H I、 H 2、 H 3、 H 4にて加熱する場合と同様の加熱処理が可能な 1個のヒーターまたは 4個 以外の複数個のヒーターを取り付ける構成としても良い。 複数個のヒーターを取 り付ける場合には、 そのすべてが同じ大きさでなくても良!/、。
図 1 4は、 上記ウェハホルダ WHへの半導体基板 1の配置方法を示す説明図で ある。 なお、 図 1 4においては、 本実施の形態の半導体集積回路装置が実際に形 成される （製品となる） 半導体基板 1については図示を省略している。
本実施の形態において、 ウェハホルダ WHには、 径が約 1 5 0 mm (約 6イン チ） の半導体基板 1が約 1 5 0枚配置される。 そのうち、 たとえば最も下部に配 置された 2 0枚および最も上部に配置された 5枚は、 成膜処理中における、 処理 室 D C内の成膜ガスを整流するために配置されたダミーウェハ D Wである。 また 、 それら上部おょぴ下部のダミーウェハ DWの間には、 モニタ用ウェハ MWが適 当な間隔で複数枚 （たとえば 5枚程度） 配置されている。 このモニタ用ウェハ M Wは、上記多結晶シリコン膜 6にドープされている P H 3の濃度を測定する目的と '、 堆積された多結晶シリコン膜 6の膜厚を測定するために配置されたものである 。 これらダミーウェハ DWおよびモニタ用ウェハ MWは、 本実施の形態の半導体 集積回路装置が実際に形成される半導体基板 1とは別に用意されたものである。 図 1 5は、 前記実施の形態 1において図 4および図 6に示したタイムチャート のうち、 多結晶シリコン膜 6の成膜が開始するまでの処理室 D C内の圧力変化を 示したものであり、 図 1 6は、 多結晶シリコン膜 6の成膜が開始するまでの経過 時間に対応した半導体基板 1の温度変化を示したものである。 図 1 5に示した圧 力変化おょぴ図 1 6に示した温度変化は、 ともにウェハホルダ WHが処理室 D C 内に入りきつた時点からのものを示している。 なお、 前記実施の形態 1にて、 図 6に示したタイムチヤ一トでは、 ウェハホルダ WHが処理室 DC内に完全に入り きると同時に処理室 DC内の減圧処理を開始する例を示しているが、 実際には、 ウェハホルダ WHが処理室 DC内に完全に入りきると同時に減圧処理を開始する つもりでも、 多少の時間 （たとえば数秒程度） が経過した後に減圧処理が始まる ことがほとんどなので、 図 15においては、 その点も考慮した圧力変化を図示し ている。 また、 本実施の形態において、 前述したヒーター Hl、 H2、 H3、 H 4は、 すべて同程度の温度で処理室 DCを加熱し、 処理室 DCへの加熱に温度勾 配は形成しないものとする。
図 1 5には、 処理室 DC内の減圧処理を開始するまでに処理室 DCに対して施 した加熱処理時間について示している。 Aは、 本実施の形態の成膜手段における タイムチャート （前記実施の形態 1にて示した図 4に対応） のものであり、 A1 は、 本実施の形態の成膜手段と比較した成膜手段におけるタイムチャート （前記 実施の形態 1にて示した図 6に対応） のものである。
また、 図 16において示している半導体基板 1の温度は、 ウェハホルダ WHに 配置された半導体基板 1のうち、 最下部に配置された半導体基板 （第 1半導体基 板） 1の温度である。 これは、 ウェハホルダ WHが処理室 DC内に挿入される時 に、 ウェハホルダ WHは上部から挿入されていくことと、 上記したように処理室 DC内は常時 500°C〜600°C程度に加熱されていることから、 相対的に上部 に配置された半導体基板 1は、 ウェハホルダ WHが処理室 DCへ揷入されている 途中でも加熱されていることに起因する。 ウェハホルダ WHの処理室 D Cへの揷 入が完了した時点では、 たとえば最上部の半導体基板 1が約 300°Cで最下部の 半導体基板 1が約 200°Cというように温度差が生じており、 ヒーター HI、 H 2、 H3、 H 4からの加熱によって最上部の半導体基板 1が成膜処理を開始でき る温度に達した時点においても、 最も温度の低い最下部の半導体基板 1が成膜処 理を開始できる温度に達していない場合が考えられる。 すなわち、 その最下部の 半導体基板 1が成膜処理を開始できる温度に達したことを確認することによって
、 ウェハホルダ WHに配置されたすベての半導体基板 1が成膜処理できる温度に 達したと判断できるのである。 なお、 ヒーター Hl、 H2、 H3、 H4力 らのカロ 熱に温度勾配を形成することによって、 最下部の半導体基板 1以外の半導体基板 1が最も遅く成膜処理を開始できる温度に達するようになるならば、 その最下部 の半導体基板 1以外の半導体基板 1の温度変化を観察すればよい。
図 1 5に示すように、 本実施の形態の成膜手段においては、 ウェハホルダ WH を処理室 D C内に挿入した後、 半導体基板 1が成膜処理を開始できる温度 （第 1 の温度 （たとえば約 5 0 0 °C) ) の約 9 0 %以上にまで加熱されてから処理室 D C内の減圧処理を開始している。 本実施の形態において、 この約 9 0 %以上とい うのは、 摂氏温度での値をもとにする。 また、 前述したように処理室 D C内は常 時 5 0 0 °C〜 6 0 0 °C程度に加熱されており、 この加熱温度は半導体基板 1の温 度を成膜処理を行える温度に保持できるように設定されていることから、 半導体 基板 1の温度変化は、 成膜処理を開始できる温度に達すると安定する。 なお、 減 圧処理を開始するまでは、 処理室 D C内の圧力は大気圧 （第 1気圧） に保たれて いる。 すなわち、 処理室 D C内は成膜処理を行なう圧力 （第 3気圧） 以上の圧力 (第 1気圧） に保たれている。
ここで、 ウェハホルダ WHが処理室 D C内に挿入された後、 処理室 D C内の減 圧処理を開始するまでの時間が Aである。 また、 処理室 D C内の減圧処理は、 処 理室 D C內が成膜処理を行える圧力になつた時点で停止し、 処理室 D C內をその 圧力で保持するものである。 すなわち、 処理室 D C内を成膜処理を行なう圧力 （ 第 3気圧） 以下の圧力 （第 2気圧） まで減圧した後、 処理室 D C内に成膜のため の成膜ガスを供給し成膜を行なう圧力で成膜処理を行なう。
—方、 本実施の形態の成膜手段と比較した成膜手段の場合には、 ウェハホルダ WHが処理室 D C内に挿入された後、 処理室 D C内の減圧処理を開始するまでに 多少のィンターパル時間 A 1があるものの、 ほぼウェハホルダ WHが処理室 D C 内に挿入された直後から処理室 D C内の減圧処理を開始している。 つまり、 半導 体基板 1の温度が成膜処理を開始できる温度に達する前に処理室 D C内の減圧処 理を行っている。 そのため、 本実施の形態の成膜手段に比べて、 真空に近い状態 処理室 D C内で半導体基板 1は加熱されることになるので、 本実施の形態 1の成 膜手段に比べて半導体基板 1の温度は上昇し難くなる （図 1 6参照） 。 なお、 本 実施の形態の成膜手段と同様に、 処理室 D C内の減圧処理は、 処理室 D C内が成 膜処理を行える圧力になった時点で停止し、 処理室 D C内をその圧力で保持する ものである。
ところで、 本実施の形態の成膜手段および本実施の形態の成膜手段と比較した 成膜手段共に、 処理室 DC内の減圧処理は、 処理室 DC内に異物が発生しない程 度に可能な限り短時間で行っている。 これは、 減圧処理中に他の処理を行った場 合には、 処理室 DC内に異物等を巻き込んでしまう恐れがあるからであり、 処理 室 DC内に異物等を巻き込んでしまった場合には、 成膜される多結晶シリコン膜 6の膜質を低下させてしまうことが懸念されるからである。
以上、 本発明者によってなされた発明を発明の実施の形態に基づき具体的に説 明したが、 本発明は前記実施の形態に限定されるものではなく、 その要旨を逸脱 しない範囲で種々変更可能であることは言うまでもない。
たとえば、前記実施の形態においては、 多結晶シリコン膜に PH3を添加する場 合について示したが、 A s H3を添カ卩してもよい。
また、 前記実施の形態においては nチャネル型 MI SFETを形成する場合に ついて示したが、 pチャネル型 MI S FETを形成する場合にも本発明の半導体 集積回路装置の製造方法は適用可能であり、 この場合には、 ゲート電極となる多 結晶シリコン膜には B2H6などを添加する。
また、 前記実施の形態の多結晶シリコン膜の成膜方法は、 ゲート電極材料とな る多結晶シリコン膜の成膜ばかりでなく、 MOSキャパシタの容量電極あるいは DRAMのキャパシタの下部電極となる多結晶シリコン膜の成膜にも適用するこ とが可能である。 産業上の利用可能性
本発明は、 MI SFET, DRAM (Dynamic Random Access Memory) を始め とする半導体集積回路装置の製造工程およびマイクロマシンの製造工程などに適 用することができる。

Claims

請 求 の 範 囲
1. (a) 半導体基板上に絶縁膜を形成する工程と、
(b) 前記 （a) 工程後、 前記半導体基板を第 1成膜装置の処理室内に揷入する 工程と、
(c) 前記処理室内に加熱する工程と、
(d) 前記 (c) 工程後、 化学的成膜手段にて前記絶縁膜上に導電性を有する不 純物が添カ卩されたシリコン膜を成膜する工程とを含み、
前記 （C ) 工程は、
(c 1) 前記処理室内を大気圧に保ち、 前記処理室内に加熱する工程と、 (c 2) 前記 （c 1) 工程後、 前記処理室内を真空または大気圧以下とした状態 で前記処理室内に加熱する工程とを含み、
前記 （c l) 工程に要する時間は前記 (c 2) 工程に要する時間よりも長いこと を特徴とする半導体集積回路装置の製造方法。
2. (a) 半導体基板上に絶縁膜を形成する工程と、
(b) 前記 (a) 工程後、 前記半導体基板を第 1成膜装置の処理室内に揷入する 工程と、
(c) 前記処理室内に加熱する工程と、
(d) 前記 (c) 工程後、 化学的成膜手段にて前記絶縁膜上に導電性を有する不 純物が添加されたシリコン膜を成膜する工程とを含み、
前記 （c) 工程は、
(c 1) 前記処理室内を大気圧に保ち、 前記処理室内に加熱する工程と、 (c 2) 前記 （c l) 工程後、 前記処理室内を真空または大気圧以下とした状態 で前記処理室内に加熱する工程を含み、
前記 （c 1) 工程に要する時間は前記 (c 2) 工程に要する時間の 0. 1倍以上 かつ 1 3倍以下であることを特徴とする半導体集積回路装置の製造方法。
3. (a) 半導体基板上に絶縁膜を形成する工程と、
(b) 前記 （a) 工程後、 前記半導体基板を第 1成膜装置の処理室内に揷入する 工程と、
(c) 前記処理室内を真空または大気圧以下とする工程と、 (d) 前記 (c) 工程後、 化学的成膜手段にて前記絶縁膜上に導電性を有する不 純物を含まないシリコン膜を成膜する工程と、
(e) 前記 (d) 工程後、 前記処理室内を真空または大気圧以下とした状態で前 記処理室内に加熱する工程と、
(f ) 前記 （e) 工程後、 化学的成膜手段にて前記シリコン膜上に導電性を有す る不純物が添加されたシリコン膜を成膜する工程とを含み、
前記 （c) 工程に要する時間は前記 （e) 工程に要する時間よりも短いことを特 徴とする半導体集積回路装置の製造方法。
4. (a) 半導体基板上に絶縁膜を形成する工程と、
(b) 前記 （a) 工程後、 第 2成膜装置を用い化学的成膜手段にて前記絶縁膜上 に導電性を有する不純物を含まないシリコン膜を成膜する工程と、
(c) 前記 (b) 工程後、 第 1成膜装置を用い化学的成膜手段にて前記シリコン 膜上に導電性を有する不純物が添加されたシリコン膜を成膜する工程とを含むこ とを特徴とする半導体集積回路装置の製造方法。
5. (a) 半導体基板上に絶縁膜を形成する工程と、
(b) 前記 （a) 工程後、 前記半導体基板を第 1成膜装置の処理室内に挿入する 工程と、
(c) 前記処理室内を大気圧に保ち、 前記半導体基板を加熱する工程と、
(d) 前記 （c) 工程後、 前記半導体基板を加熱しつつ前記処理室内の圧力を真 空または大気圧以下に減圧する工程、
(e) 前記処理室内の前記圧力を真空または大気圧以下に保ち、 化学的成膜手段 にて前記絶縁膜上に導電性を有する不純物が添加された半導体膜を成膜する工程 とを含み、
前記 （c) 工程では、 前記半導体基板の温度を前記半導体膜の成膜時における前 記半導体基板の第 1の温度にする加熱、 または前記半導体基板の温度を前記第 1 の温度に近づける加熱を行うことを特徴とする半導体集積回路装置の製造方法。
6. (a) 半導体基板上に絶縁膜を形成する工程と、
(b) 前記 (a) 工程後、 前記半導体基板を第 1成膜装置の処理室内に挿入する 工程と、 (c) 前記処理室内を大気圧に保ち、 前記半導体基板を加熱する工程と、
(d) 前記 (c) 工程後、 前記半導体基板を加熱しつつ前記処理室内の圧力を真 空または大気圧以下に減圧する工程、
(e) 前記処理室内の前記圧力を真空または大気圧以下に保ち、 化学的成膜手段 にて前記絶縁膜上に導電性を有する不純物が添加された半導体膜を成膜する工程 とを含み、
前記処理室内には複数枚の前記半導体基板が配置され、 前記処理室は複数枚の前 記半導体基板が上下方向に並べて配置される縦型の処理室であり、 前記 （c) ェ 程では、 前記半導体基板の温度を前記半導体膜の成膜時における前記半導体基板 の第 1の温度にする加熱、 または前記半導体基板の温度を前記第 1の温度に近づ ける加熱を行うことを特徴とする半導体集積回路装置の製造方法。
7. 請求項 6記載の半導体集積回路装置の製造方法において、 前記 （c) 工程は 、 前記処理室内に配置された前記複数枚の前記半導体基板のうち最も温度の低い 第 1半導体基板の温度を前記半導体膜の成膜時における前記半導体基板の第 1の 温度にする加熱、 または前記第 1半導体基板の温度を前記第 1の温度に近づける 加熱を行うことを特徴とする半導体集積回路装置の製造方法。
8. (a) 半導体基板上に絶縁膜を形成する工程と、
(b) 前記 （a) 工程後、 前記半導体基板を第 1成膜装置の処理室内に挿入する 工程と、
(c) 前記処理室内を第 1気圧に保ち、 前記半導体基板を第 1の温度に加熱する 工程と、
(d) 前記 （c) 工程後、 前記半導体基板を加熱しつつ前記処理室内の圧力を第 2気圧以下に減圧する工程、
(e) 前記処理室内の前記圧力を真空または大気圧以下の第 3気圧に保ち、 化学 的成膜手段にて、 前記第 1の温度の半導体基板の前記絶縁膜上に、 導電性を有す る不純物が添加されたシリコン膜を成膜する工程とを含み、
前記 （d) 工程は、 前記第 2気圧が前記第 3気圧よりも低くなるように減圧し、 前記 （c) 工程は、 前記第 1気圧が前記第 3気圧よりも高いことを特徴とする 半導体集積回路装置の製造方法。
9. (a) 半導体基板上に絶縁膜を形成する工程と、
(b) 前記 （a) 工程後、 前記半導体基板を第 1成膜装置の処理室内に揷入する 工程と、
(c) 前記処理室内を第 1気圧に保ち、 前記半導体基板を加熱する工程と、 (d) 前記 （c) 工程後、 前記半導体基板を加熱しつつ前記処理室内の圧力を第 2気圧以下に減圧する工程、
(e) 前記処理室内の前記圧力を真空または大気圧以下の第 3気圧に保ち、 化学 的成膜手段にて前記絶縁膜上に導電性を有する不純物が添加されたシリコン膜を 成膜する工程とを含み、
前記 （d) 工程は、 前記第 2気圧が前記第 3気圧よりも低くなるように減圧し、 前記 (c) 工程は、 前記第 1気圧を、 前記第 3気圧よりも高い状態に保ちつ つ、 かつ、 前記半導体基板の瘟度を前記第 1の温度に近づける加熱を行うことを 特徴とする半導体集積回路装置の製造方法。
1 0. 請求項 5〜 9のうちの何れか一項に記載の半導体集積回路装置の製造方法 において、 前記 （c) 工程に要する時間は前記 （d) 工程に要する時間よりも長 いことを特徴とする半導体集積回路装置の製造方法。
1 1. 請求項 5〜 9のうちの何れか一項に記載の半導体集積回路装置の製造方法 において、 前記 (c) 工程に要する時間は前記 (d) 工程に要する時間の 0. 1 倍以上かつ 1 3倍以下であることを特徴とする半導体集積回路装置の製造方法。
1 2. 請求項 8または 9記載の半導体集積回路装置の製造方法において、 前記処 理室内には複数枚の前記半導体基板が配置され、 前記処理室は複数枚の前記半導 体基板が上下方向に並べて配置される縦型の処理室であり、 前記 (c) 工程は、 前記処理室内に配置された前記複数枚の前記半導体基板のうち最も温度の低い第
1半導体基板の温度を前記半導体膜の成膜時における前記半導体基板の第 1の温 度にする加熱、 または前記第 1半導体基板の温度を前記第 1の温度に近づける加 熱を行うことを特徴とする半導体集積回路装置の製造方法。
1 3. 請求項 8または 9記載の半導体集積回路装置の製造方法において、 前記第
1気圧は大気圧であることを特徴とする半導体集積回路装置の製造方法。
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