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WO2002039179A1 - Liquid crystal display apparatus - Google Patents

Liquid crystal display apparatus Download PDF

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WO2002039179A1
WO2002039179A1 PCT/JP2001/009703 JP0109703W WO0239179A1 WO 2002039179 A1 WO2002039179 A1 WO 2002039179A1 JP 0109703 W JP0109703 W JP 0109703W WO 0239179 A1 WO0239179 A1 WO 0239179A1
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WO
WIPO (PCT)
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circuit
output
power supply
liquid crystal
fet
Prior art date
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Ceased
Application number
PCT/JP2001/009703
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English (en)
French (fr)
Inventor
Takashi Akiyama
Kenichi Takahashi
Makoto Watanabe
Yuji Yano
Takashi Masuda
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Citizen Watch Co Ltd
Original Assignee
Citizen Watch Co Ltd
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Filing date
Publication date
Application filed by Citizen Watch Co Ltd filed Critical Citizen Watch Co Ltd
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Priority to US10/415,951 priority patent/US20040027508A1/en
Priority to JP2002541442A priority patent/JP3675797B2/ja
Publication of WO2002039179A1 publication Critical patent/WO2002039179A1/ja
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Ceased legal-status Critical Current

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    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes

Definitions

  • the present invention relates to a liquid crystal display device having a plurality of scanning lines and a plurality of data lines arranged in a matrix, and more particularly to power generation using an oscillating power supply method for oscillating and driving a power supply of a scanning line driving circuit.
  • the present invention relates to a liquid crystal display device in which a circuit is formed as an integrated circuit and arranged near a scanning line driving circuit, and a circuit configuration of a swing power generation circuit.
  • Matrix type display devices are used.
  • liquid crystal display devices As a matrix type display device, for example, an EL (Electro-luminescence) display device, a passive address type liquid crystal display device represented by a liquid crystal display device, or an active address type (TFT, MIM) Liquid crystal display devices are used in various fields.
  • liquid crystal display devices have become so widespread in the field of small and medium-sized display devices that they cannot follow other display devices such as plasma display devices, taking advantage of their features such as small size, thinness, light weight and low power consumption. .
  • a display device using a liquid crystal or EL has advantages such as small size, thin shape, light weight, and low power consumption, but at present, the various advantages are fully utilized as described below. Not really.
  • FIG. 17 is a block diagram of an example of a main part of a conventional liquid crystal display device.
  • the liquid crystal display device 10 includes a data line driving circuit 17 for driving a data line 11 and a scanning line driving circuit 1 for driving a scanning line 13 provided in a direction orthogonal to the data line. 5
  • the power supply voltage of 3.0 V is supplied to the booster circuit 171, the power supply circuit 170, and the scanning line drive circuit 15, and furthermore, the reference voltage generation circuit 173 and the data line drive circuit 1 Supplied to 7.
  • the power supply VO is supplied from the booster circuit 17 1 to the power supply circuit 170
  • the scan line drive power supplies VDD and VSS are supplied from the power supply circuit 170 to the scan line drive circuit 15.
  • the driving reference voltage VM is supplied from the voltage generation circuit 173 to the scanning line driving circuit 15.
  • a control signal is input from an LCD controller (not shown). A driving signal for driving the scanning line is applied to the scanning line by the power supply and the control signal.
  • a power supply voltage (also referred to as a data line DC voltage) of 3.0 V is supplied to the data line drive circuit 17, and a control signal and a data signal are input from an LCD controller (not shown).
  • the data lines are driven by these power supplies and timing signals.
  • the scanning line driving circuit 15 and the data line driving circuit 17 arranged around the liquid crystal display device 10 are configured by an integrated circuit, and are mounted on a transparent substrate in an IC chip state with a chip-on-glass structure. (Hereinafter referred to as COG). Therefore, in the structure of this example, the peripheral area is narrowed by making the integrated circuit smaller, and the outer shape of the display device is reduced. Can be reduced in size.
  • the scanning line driving circuit 15 and the data line driving circuit 17 As one means for making the peripheral area on which the IC chip is mounted smaller, it is necessary to make the scanning line driving circuit 15 and the data line driving circuit 17 smaller. As an example, there is a method of reducing the size of elements by reducing the maximum voltage of an integrated circuit (small size, high density).
  • FIGS. 18 (A) and 18 (B) are timing charts of driving waveforms of the conventional configuration.
  • FIG. 18 (A) is a timing chart of a scanning line drive signal
  • FIG. 18 (B) is a timing chart of a data line drive signal.
  • the conventional IAPT method (6-level drive method)
  • the scan line drive circuit 15 has 1 and ⁇ 2, and V 3 And V4, and at that time, the data line drive circuit 17 also outputs V5 and V4, and VI and V6.
  • both the scanning line driving circuit 15 and the data line driving circuit 17 need to have a withstand voltage not less than the potential difference between the highest potential level VI and the lowest potential level V4 (that is, VI-V4).
  • VI-V4 the lowest potential level
  • high-voltage integrated circuits were required.
  • the data line drive circuit 17 must also be formed of a device with a high withstand voltage, and the miniaturization and the consolidation are still insufficient.
  • the high speed operation of the data line driving circuit 17 cannot be realized due to an increase in the number of data signals accompanying an increase in the number of pixels.
  • power consumption increased because high voltage had to be operated at high speed.
  • driving a liquid crystal requires a high AC voltage or AC amplitude in order to increase the contrast and increase the transmissive brightness, and a push-pull drive method is used as an output circuit for driving the liquid crystal.
  • An example of driving using this push-pull driving method is disclosed in Society of Display, Vol. 26/1,, 85, 9-15.
  • this push-pull drive two voltage generators with AC amplitudes of opposite polarities are prepared, and the liquid crystal element is driven by the difference between the two voltages. Is obtained.
  • the drive voltage of the push-pull circuit is high and the switching timing of the transistors in the push-pull configuration deviates, a large amount of through current will flow, resulting in the consumption of the liquid crystal drive circuit. There was a problem of increased power.
  • Japanese Patent Application Laid-Open No. 60-24991 filed by the present applicant (US Pat. No. 4,843,252) has been filed.
  • a driving method using an oscillating ft power supply method disclosed in Japanese Patent Application Laid-Open No. 2-282888 (US Pat. No. 5,101,116). That is, as described in the above publication, a second pulse signal having a different reference voltage level is created from the pulse generation signal using a clamp circuit, and the two are combined to generate a drive output having a potential difference equal to or larger than the power supply voltage.
  • a circuit that does not require a high-withstand-voltage IC using a technology called the “oscillating power supply method” that does not have a potential difference greater than the power supply voltage at the same time axis.
  • FIG. 19 is a driving waveform diagram for explaining the swing power supply method in the conventional technique.
  • This figure shows the state of the power supply potential in the swing power supply method.
  • the power supply (high-potential power supply) VDD that is input to the positive power supply of the scanning line drive circuit 15 is switched between VC and VD in synchronization with the pulse generation signal, and is input.
  • Power supply (low-potential power supply) input to the side power supply VSS switches between VA and VB in synchronization with the pulse generation signal.
  • the withstand voltage of the data line drive circuit 17 can be significantly reduced without increasing the withstand voltage of the scan line drive circuit 15, and the high speed operation of the data line drive circuit 17 due to an increase in data signals can be achieved. Higher density and lower power consumption are now possible.
  • FIG. 20 is an example circuit diagram of the power supply circuit 170 of FIG. This is a basic circuit to generate. A circuit that has been further studied in this circuit is shown in FIG. 22 described later.
  • the power supply circuit 170 includes a first circuit 200 and a second circuit 201.
  • the first circuit 200 is a pulse amplification circuit that converts an input pulse signal into a high-voltage pulse having an amplitude V0.
  • the DC high voltage V 0 and GND are used as power supplies, and PMOS—field effect transistor (hereinafter, PMOS—FET) 205 and NMOS—field effect transistor (hereinafter, PMMOS) , NMO S—FET ) 206 is connected in a push-pull circuit configuration, and the gate of PMOS—FET 205 is connected to a clamp circuit 2 1 2 composed of a capacitor 202, a resistor 203, and a diode 204.
  • PMOS—FET PMOS—field effect transistor
  • PMMOS NMOS—field effect transistor
  • NMO S—FET NMO S—FET
  • a pulse signal is input via the.
  • This clamp circuit 2 12 acts to clamp the high level of the pulse signal to the potential of the high voltage V 0.
  • a pulse signal is directly input to the gate of the NMOS 206.
  • a high-voltage pulse that is amplified to V0 at a high level at the inverted timing of the pulse signal from the first circuit 200 is output from the first circuit 200, and is input to the second circuit 201.
  • the circuit 201 is a circuit that generates the oscillation power supplies VDD and VSS from the input high voltage pulse.
  • one terminal of the capacitor 209 and one terminal of the capacitor 209 are both connected to the output of the first circuit 200.
  • the other terminal of capacitor 208 is connected to the cathode of diode 207, the anode is connected to the power supply voltage of 3.0 V, and the power source terminal is further connected to one terminal of capacitor 211 To output a high-potential swing power supply VDD.
  • the other terminal of the capacitor 209 is connected to the anode of the diode 210, and the power source side is connected to GND.
  • the anode terminal of the diode 210 is further connected to the other terminal of the capacitor 211 to output a low-potential oscillation power supply VSS.
  • the DC component of the high-voltage pulse input from the first circuit 200 is cut off by the capacitors 209 and 209, and the diodes 207 and 209 respectively. Output is clamped at diode 210.
  • Oscillation power supply VSS is connected to diode 210 so that it is clamped to the GND level on the high potential side
  • oscillation power supply VDD is diode 2 so that it is clamped to the power supply voltage of 3.0 V on the low potential side. 0 7 is connected.
  • the swing power supplies VDD and VSS vary in potential with a high potential amplitude in synchronization with the pulse signal while maintaining the potential difference constant, and the high and low potentials are changed.
  • the swing power supplies VDD and VSS generated by the power supply circuit 170 are supplied to the scanning line drive circuit 15 mounted on the liquid crystal display device 10.
  • all the elements constituting the scanning line driving circuit 15 must be constituted by elements having a high withstand voltage.
  • the scan line driving circuit 15 in which all the constituent elements are constituted by the elements with high withstand voltage was not sufficient for miniaturization and low power consumption.
  • the present applicant has focused on the fact that most of the circuits constituting the scanning line drive circuit 15 do not need to be constituted by high-withstand voltage elements, and are described below. As described above, the size of the scanning line drive circuit 15 was reduced by configuring the elements other than the output driver section with low withstand voltage elements.
  • FIG. 21 is an explanatory diagram of the state of the power supply potential in the oscillating power supply method in which a power supply for driving a low breakdown voltage element is added to the conventional circuit configuration of FIG.
  • the high potential (V DD) and the low potential (V SS) perform the operation described above.
  • V C C the potential switched from V E to V F synchronized with the low potential (V S S) is input to the scanning line driving circuit 15.
  • V S S the scanning line driving circuit 15 without destroying the circuit constituted by the low withstand voltage elements.
  • FIG. 22 shows an example circuit configuration for generating a power supply potential in the swing power supply method shown in FIG. This figure is almost the same as the previous figure.
  • VDL, VSL, reference signal, etc. are input and VCC is output.
  • VDL in Figure 22 is the system power supply
  • VSL is the system ground (GND)
  • V 0 is the high voltage power supply
  • VD 2 ie, DC voltage 3.0 V
  • the liquid crystal drive voltage to the drive circuit 17 is shown.
  • the reference signal is a signal that has a level between VDL and VSL, and determines the period A and period B in Fig. 21.
  • 223 and 230 indicate PMOS-FET
  • 224 indicates NMOS-FET
  • 2 2 1, 2 8 and 2 2 9 are diodes
  • 2 2 2 are resistors
  • 2 2 0, 2 2 5, 2 2 6 and 2 2 7 are capacitors.
  • the reference signal is input to a capacitor 220, and a clamp circuit 212 composed of a capacitor 2200, a diode 2221 and a resistor 222 forms a reference signal.
  • the signal that is clamped to 0 is input to the gate of PMOS—FET223.
  • the reference signal is also input to NMOS-FET224 and directly to the PMOS-FET230 gate.
  • the PMO S—FET 2 23 and the NMOS S—FET 2 24 are switched based on the reference signal high level and low level, so that the capacitor 2 2 connected to the output side of the push-pull circuit. 5.
  • the voltage switched at the high potential V0 and the low potential VSL is applied to the capacitor 226 and the capacitor 227.
  • diode 228 is connected to the other terminal of capacitor 225, and VDD clamped to VD2 is output.
  • Diode 229 is connected to the other terminal of capacitor 227, and VSS clamped to VSL is output.
  • One terminal of capacitor 2 2 6 Is connected to the drain side of the PMOS-FET 230, and the VCC clamped to VDL is output in synchronization with the reference signal.
  • the conventional power generation circuit based on the oscillating power supply method as shown in FIGS. 20 and 22 has the following problems as described below.
  • all components are composed of individual components (discrete components) such as a single transistor, diode, resistor, and capacitor.
  • the configuration was insufficient to obtain more miniaturization, lower power consumption, and higher versatility while taking advantage of the above.
  • the circuit board for the power supply generation circuit had to be arranged separately from the liquid crystal display panel (corresponding to the liquid crystal display device 10 in FIG. 17). For this reason, when the manufacturer providing the liquid crystal display panel is different from the designer designing the liquid crystal display device of the final product, a problem often occurs that the standard of the oscillating power supply does not match and malfunctions. Therefore, this problem has been solved by providing the power supply generation circuit design drawing on the manufacturer of the liquid crystal display panel. However, this not only increases the burden on the manufacturer, but also reduces the degree of freedom in designing the final product, which hinders cost reduction and miniaturization. Therefore, the power generation circuit based on the conventional oscillating power supply method requires a liquid crystal display, including miniaturization. There was a major problem in the versatility of the display panel. Disclosure of the invention
  • the present invention provides a liquid crystal display device that solves these problems, and a basic point of interest is a power supply generation circuit that generates an oscillating power supply by clearing various technical problems.
  • a power supply generation circuit that generates an oscillating power supply by clearing various technical problems.
  • a liquid crystal panel comprising a liquid crystal sandwiched between a first transparent substrate having a plurality of data lines and a second transparent substrate having a plurality of scanning lines intersecting the data lines;
  • a liquid crystal display device including a data line driving integrated circuit connected to a data line and a scanning line driving integrated circuit driving a plurality of scanning lines,
  • the data line drive integrated circuit is mounted on the first transparent electrode substrate, the scan line drive integrated circuit is mounted on the second transparent substrate, and the power supply potential of the scan line drive integrated circuit is converted to the AC drive signal for liquid crystal drive.
  • a swing power supply integrated circuit for swinging with a constant amplitude according to the present invention is directly mounted and arranged on the first transparent substrate or the second transparent substrate.
  • the oscillating power supply integrated circuit is formed of a single chip, and is mounted directly on the second transparent substrate.
  • the oscillating power supply integrated circuit takes in, as inputs, an output of a booster circuit that defines the amplitude of the oscillating power supply and an AC signal for driving a liquid crystal.
  • the oscillating power supply integrated circuit comprises three output block circuits comprising a first output block circuit, a second output block circuit, and a third output block circuit;
  • the first output block circuit is composed of one discharge block circuit and determines the amplitude of the reference signal input from the outside.
  • a level shift circuit for converting to a constant amplitude, a first logic circuit for controlling the timing of the reference signal level-converted by the level shift circuit, and a first output driver circuit for outputting an output of the first logic circuit
  • the second output block circuit is composed of a second logic circuit that controls the timing of the reference signal, and a second output driver circuit that outputs the value of the second logic circuit.
  • the third output block circuit is composed of a clamp circuit that clamps the reference signal and a third output driver circuit that outputs the value of the clamp circuit.
  • the discharge block circuit turns off the system power. And a discharge circuit that short-circuits the third output driver circuit based on the signal detected by the detection circuit.
  • the oscillating power supply integrated circuit comprises three output block circuits, a first output block circuit, a second output block circuit, and a third output block circuit;
  • the first output block circuit is composed of two discharge block circuits.
  • the first output block circuit converts the amplitude of the reference signal input from the outside into a predetermined amplitude, and the level is converted by the level shift circuit.
  • a first logic circuit that controls the timing of the reference signal, and a first output driver circuit that includes an inverter connected to the gate and outputs a signal output from the first logic circuit.
  • the second output block circuit is a second logic circuit for controlling the timing of the reference signal, and an open drain circuit of the first PMOS-FET in which the output signal from the second logic circuit is connected to the gate. And a second output driver circuit consisting of
  • the third output block circuit is a third output driver circuit including a clamp circuit for clamping a reference signal, and an open drain circuit of a second PMOS FET connected to the gate of the output signal from the clamp circuit. Consists of
  • the discharge block circuit includes a detection circuit that detects that the system power supply is turned off, and a discharge circuit that short-circuits the third output driver circuit based on a signal detected by the detection circuit.
  • the clamp circuit comprises a capacitor connected to a reference signal, one of which is an input, the other having a cathode of a first diode, one of a first resistor, and a second resistor.
  • PMOS connected to the gate of the FET, with the diode of the first diode and the other of the first resistor connected to the source and bulk of the second PMOS — FET Is provided.
  • the discharge block circuit includes a third PMOS—FET source and balter connected to the first PMOS—FET source and NORK, and a gate connected to the second PMOS—FET.
  • the drain is connected to the fourth PMOS—Gate of the FET and connected to the second resistor, and the source and bulk of the fourth PMOS-FET are connected to the second PMOS — circuit connected to the source and balta of the FET, drain connected to the third resistor, one of the third resistors connected to the second resistor and the drain of the second PMOS — FET It has a configuration.
  • the first output block circuit includes a plurality of PM03- £ and a plurality of; 1 ⁇ 03- ££, and each of the PMOS-FET and the NMOS-FET.
  • the gate input has the function of turning off a part of multiple PMOS-FETs and a part of the multiple NMOS-FETs at any time, regardless of the reference signal, by using an external output setting terminal.
  • An output selection circuit is provided.
  • the present invention has various effects as listed below.
  • the scanning line drive circuit, the data line drive circuit, and the oscillating power supply integrated circuit can be connected on the FPC board, so that the wiring can be greatly simplified.
  • the oscillation power generation circuit is integrated into a liquid crystal display panel and mounted on a liquid crystal display panel, the overall noise of the liquid crystal display device can be reduced.
  • the oscillation power generation circuit is integrated into a liquid crystal display panel and mounted on a liquid crystal display panel, the number of components can be significantly reduced, resulting in significantly improved manufacturing stability, reduction in assembly man-hours and cost reduction. Can be achieved.
  • the oscillation power generation circuit By integrating the oscillation power generation circuit into an integrated circuit, the power consumption of the liquid crystal display device can be reduced, and the overall product can be reduced in size and weight.
  • the output impedance of the driver can be easily changed by the setting terminal, so that the output impedance of the driver can be set according to the size of the LCD panel. Further, even if the power is cut off during the selection period in the scanning line drive circuit, the discharge circuit is started and the DC component can be prevented from being continuously applied.
  • an oscillating power supply integrated circuit that adopts the oscillating power supply method and is integrated into one circuit is mounted on the same substrate as the scanning line driving circuit, as described later. Installed near the drive circuit (COG mounted).
  • FIG. 1 is a basic configuration diagram of a liquid crystal display device according to one embodiment of the present invention.
  • FIG. 2 is a block diagram of a main part of a peripheral circuit that drives the basic configuration of FIG.
  • FIG. 3 is a basic circuit diagram of the oscillating power supply integrated circuit of the present invention shown in FIG. 1.
  • FIG. 4 is a timing chart showing driving waveforms of the liquid crystal display device shown in FIG.
  • FIG. 5 is a sectional view of a principal part for explaining a connection structure of the swing power supply integrated circuit of FIG.
  • FIG. 6 is a block diagram showing a configuration of an embodiment of a swing power supply integrated circuit according to the present invention.
  • FIG. 7 is an explanatory diagram of the relationship between power supply voltages supplied to the oscillating power supply integrated circuit of FIG.
  • FIG. 8 is an example circuit configuration diagram of a level shift circuit constituting the first output block circuit having the configuration of FIG.
  • FIG. 9 is a circuit diagram showing an example of a first output driver circuit constituting the first output block circuit of FIG.
  • FIG. 10 is an example circuit configuration diagram of a second output driver circuit constituting the second output block circuit having the configuration of FIG.
  • FIG. 11 is an example circuit configuration diagram of a clamp circuit constituting the third output block circuit having the configuration of FIG.
  • FIG. 12 is an example circuit configuration diagram of a third output driver circuit constituting the third output block circuit having the configuration of FIG.
  • FIG. 13 is a block diagram in which an external capacitor is connected to the oscillating power supply integrated circuit of Fig. 6.
  • FIG. 14 is a waveform diagram of the swing power supply generated by the swing power supply integrated circuit having the configuration of FIG.
  • FIG. 15 is an example circuit configuration diagram of the discharge circuit having the configuration of FIG.
  • FIG. 16 is an example configuration diagram of a first logic circuit and a first output driver circuit constituting the first output block circuit of the configuration of FIG.
  • FIG. 17 is a configuration diagram of a liquid crystal display device according to the related art.
  • FIGS. 18 (A) and 18 (B) are timing charts showing basic driving waveforms of the liquid crystal display device according to the conventional technique shown in FIG.
  • FIG. 19 is a basic waveform diagram showing a driving waveform of the liquid crystal display device using the swing power supply method in the conventional technique shown in FIG.
  • FIG. 20 is a basic circuit diagram of the conventional swing power supply circuit used in FIG.
  • Figure 21 is a diagram of the state of the power supply potential in the conventional oscillating power supply method in which a power supply is applied to drive a low withstand voltage element.
  • FIG. 22 is an example circuit configuration diagram for generating a power supply potential in the conventional swing power supply method.
  • FIG. 1 is a basic configuration diagram of a liquid crystal display device according to one embodiment of the present invention.
  • the liquid crystal display panel 10 has an upper glass substrate 16 in which the data lines 11 are formed of transparent electrodes made of ITO, and a lower electrode in which the scanning lines 13 are formed of transparent electrodes made of one material. It is constructed by bonding side glass substrates 14 and bonding them with a sealing material.
  • a liquid crystal is sandwiched between the lower glass substrate 14 and the upper glass substrate 16 and is aligned on both glass substrates to align liquid crystal molecules in a certain direction.
  • a film (not shown) has been applied.
  • the data line drive circuit 17 is mounted on the lower glass substrate 14 with a COG (chip-on-glass) to drive the data lines 11.
  • the scanning line driving circuit 15 is also mounted on the upper glass substrate 14 by COG and electrically connected to the scanning lines 13.
  • the swing power supply is provided on the lower glass substrate 14.
  • the swing power supply integrated circuit 18, which is an integrated circuit (IC) that generates the power generation circuit that generates noise, is also mounted with COG.
  • the input / output terminals of the automatic power supply integrated circuit 18 are electrically connected to the ITO formed on the lower glass substrate 14.
  • FIG. 5 is a cross-sectional view of a principal part explaining a connection structure of the swing power supply integrated circuit of FIG. That is, FIG. 2 is a cross-sectional view of a main part at a position where the swing power supply integrated circuit 18 of FIG.
  • a bump electrode 51 is formed on each electrode of the swing power supply integrated circuit 18.
  • the bump electrode 51 is formed of Au. This bump electrode can be applied with other materials as long as it is conductive.
  • the bump electrode 51 is electrically connected to the lower glass substrate 14 via an anisotropic conductive film (hereinafter, ACF).
  • ACF anisotropic conductive film
  • the ACF is composed of conductive particles 52 and a thermosetting non-conductive adhesive 53.
  • the bump electrode 51 becomes conductive particles. 5 2 is crushed, and as a result, it is electrically connected to the ITO wiring 55 formed on the lower glass substrate 14, and the adhesive 53 is hardened as it is to maintain the connection.
  • the conductive particles 52 particles (not shown) obtained by applying a thin insulating film to the conductive particles may be used.
  • the input / output terminals and the power supply terminals of the scanning line drive circuit 15, the data line drive circuit 17 and the swing power supply integrated circuit 18 in FIG. 1 are formed by ITO wiring formed on each glass substrate. It is electrically connected to a flexible printed circuit board (hereinafter, FPC) 19 via a glass substrate.
  • FPC flexible printed circuit board
  • the FPC 19 is formed by forming wiring patterns with copper foil on both sides of a board based on polyimide with a thickness of 150 / m and connecting the wiring patterns on both sides with through holes as appropriate. Circuit wiring is realized.
  • the common power supply line and control signal line of the scanning line driving circuit 15, the data line driving circuit 17, and the oscillating power supply integrated circuit 18 of FIG. In order to minimize the number of connection terminals to the outside by wiring in the way, it is devised.
  • the first terminal supplies a power supply voltage of 3.0 V.
  • the second terminal is used as a ground (GND) and is connected to the GND terminal of each power supply terminal described above.
  • the third terminal is supplied to the scanning line drive circuit 15 with a drive reference power supply VM serving as a reference voltage of the liquid crystal drive voltage.
  • the fourth terminal is for a control signal.
  • a latch pulse LP for giving a scanning timing
  • a frame signal FR for giving a frame timing
  • a data signal DATA to the data line driving circuit 107
  • It consists of three groups of clock pulse CP signals that provide timing for transfer. In Fig. 1, these signals are collectively shown as “control signals”.
  • the respective control signals are supplied to the scan line drive circuit 15 and the data line drive circuit 17 by the FPC 19, and the latch pulse LP is supplied to the frame signal.
  • the signal FR is supplied to the scanning line driving circuit 15, and the clock pulse CP is supplied to the data line driving circuit 17.
  • the fifth terminal is a timing signal DF for giving an alternating timing of the liquid crystal, and is supplied to the scanning line drive circuit 15, the oscillation power supply integrated circuit 18 and the data line drive circuit 17.
  • the sixth terminal is an input terminal V 0 of a high-voltage DC power supply for driving a liquid crystal, and is supplied to the swing power supply integrated circuit 18.
  • the seventh terminal is a DATA terminal, which is connected to the data line drive circuit 17 and transfers image data.
  • the eighth terminal is a high-potential VDD power supply terminal, and the ninth terminal is a low-potential VSS power supply. These terminals are supplied from the output terminals of the oscillating power supply of the driving power supply integrated circuit 18 and drive the scanning line. It is supplied to the VDD power supply and VSS power supply of the circuit 15.
  • the terminals connected to the circuits 15, 17, 17 and 18 are provided on the FPC 19, so that the number of externally connected terminals is minimized. If the number of terminals is reduced, the size of the entire device can be reduced, resulting in effects such as cost reduction of connectors, simplification of work, and improvement of connection reliability.
  • the swing power supply integrated circuit 18 is mounted on the lower glass substrate 14 by COG, and wiring between the circuits is performed on the FPC 19.
  • FIG. 2 is a block diagram of a main part of a peripheral circuit that drives the basic configuration of FIG.
  • a reference voltage generation circuit 21, a booster circuit 22, a capacitor 23, and the like are connected.
  • a power supply voltage of 3.0 V is supplied to the terminals of the reference voltage generation circuit 21, the boost circuit 22, and the FPC 19, and the control signals (scan timing signal, frame signal, data Logic signals such as latch signals), data signals, and DF signals are supplied to the corresponding terminals of the FPC 19.
  • the DF signal which is a liquid crystal drive AC signal
  • the data signal which is image data
  • the DATA terminal of the FPC 19 Is the output of the booster circuit 22 provided? Same 19 V 0 terminal, the output VM of the reference voltage generation circuit 21 is supplied to the FPC 19 VM terminal.
  • the grounds of the reference voltage generator 21 and the booster 22 are connected to the GND terminal of the FPC 19.
  • a multilayer ceramic capacitor 23 with a capacitance of 1 F is connected between the VDD and VSS pins of FPC 19.
  • the reference voltage generation circuit 21 is a circuit that generates a reference voltage VM of the drive voltage of the liquid crystal display panel 10 and generates a 1.5 V DC voltage from 3.0 V using a series regulator. .
  • a series regulator In addition to a series regulator, a switching capacitor method or a step-down switching regulator can be used, but a series regulator with the smallest number of parts is used in this embodiment.
  • the booster circuit 22 is a circuit for generating a DC high voltage V0 from a power supply voltage of 3.0 V, and is configured by a booster type switching regulator.
  • a booster circuit 22 has a built-in liquid crystal temperature compensation circuit (not shown), which is designed to output 20 V at room temperature and have a temperature coefficient of 10.4 VZ ° C. I have.
  • Various methods have been proposed for a circuit combining a temperature compensation circuit and a switching regulator, but in this embodiment, the circuit is realized by using a thermistor for the output voltage dividing resistor of the switching regulator circuit. are doing. As a result, the output voltage V 0 of the booster circuit 22 changes in response to the temperature change, and the liquid crystal display device 10 can always perform display with an optimal contrast.
  • a switching regulator is used for the booster circuit 22, a charge pump type booster circuit can be used if the number of parts can be increased.
  • FIG. 3 is a basic circuit diagram of the swing power supply integrated circuit of FIG. 1 according to the present invention.
  • the oscillating power supply generation circuit according to the present invention has an oscillating power supply integrated circuit.
  • the path 18 is composed of a semiconductor integrated circuit. That is, a power supply generation circuit for generating a swing power supply from the power supply voltage of 3.0 V and the high DC voltage V 0 is integrated into an integrated circuit and formed on a silicon substrate.
  • a level shift circuit is constituted by four FETs, PMOS—FET31, PMOS—FET33, NMOS—FET32, and NMOS—FET34.
  • the source side of PMOS-FET 31 and PMOS-FET 33 is connected to the power line of DC high voltage V0, and the gate of PMOS-FET 31 is connected to PMOS-FET 3 3 is connected to the drain side, and the gate of PMOS-FET 33 is connected to the drain side of PMOS-FET 31.
  • the drain side of NMOS-FET 32 is connected to the drain side of PMOS-FET 31 and the drain side of NMOS-FET 34 is connected to the drain side of PMOS-FET 33 .
  • NMOS-FET32 and NMOS-FET34 are connected to GND
  • the gate side of NMOS-FET32 is connected to the input signal DF
  • the gate side of NMOS-FET34 is connected to the output side of the inverter 37.
  • a DF signal is input to the input side of the inverter 37.
  • a level shift circuit is configured to amplify and convert the DF signal input at GND – 3.0 V level to a signal in phase with the DF signal at GND – V 0 level.
  • the output buffer that outputs the oscillation power supply VDD is composed of an inverter connection of PMOS-FET 35 and NMOS-FET 36.
  • the source side of the PMOS—FET 35 is connected to the power supply line of the DC high voltage V 0, and the source side of the NMOS—FET 36 is connected to the power supply line of the power supply voltage of 3.0 V.
  • the input of the output buffer is supplied with the DF signal amplified and converted to GND-V0 level, which is the output from the level shift circuit. During the period when the input DF signal takes the potential of V0, which is high level, Since NMOS-FET 36 turns on and PMOS-FET 35 turns off, 3.0 V is output as VDD.
  • PMOS-FET 41 is a transistor for clamping, and acts to apply a DC potential to an AC voltage when the oscillation power supply VDD is capacitively coupled by a capacitor added to the outside.
  • the structure of the clamp circuit is as follows: Connect the source side of the PMOS FET 41, the cathode side of the diode 39 and one end of the resistor 40 to the GND line, and connect the anode side of the diode 39 to the resistor side. Connect the other end of 40 and one end of capacitor 38 to the gate of PMOS—FET 41. The DF signal is input to the other end of the capacitor 38.
  • the capacitor 38 is integrated in the present semiconductor integrated circuit with the MOS capacitance, and the capacitance is set to 470 pF.
  • the resistor 40 is formed of polysilicon and is set at 2 to 5 ⁇ . These values, the time constant ⁇ expressed by the product of the capacitance and the resistance value, must be sufficiently longer than the switching time of the oscillating power supply. If it is short, the gate voltage of PMOS-F ⁇ ⁇ 41 will drop and sufficient on-resistance cannot be obtained.
  • the above is the circuit configuration of the swing power supply integrated circuit 18.
  • the above-described swing power supply integrated circuit 18 is mounted on the lower glass substrate 14 by COG to realize the liquid crystal display device of the present invention.
  • the above circuit is an example of a circuit for generating a swing power supply, and other circuit configurations can be similarly realized by referring to the present embodiment.
  • the semiconductor integrated circuit can be mounted by COG, the present invention can be similarly implemented. .
  • it is a semiconductor integrated circuit, it may be composed of multiple chips. However, forming with one chip as in this embodiment is advantageous in cost and miniaturization.
  • FIG. 4 is a timing chart showing driving waveforms of the liquid crystal display device of FIG. Since the V0 terminal of the FPC 19 is connected to the output of the booster circuit 22, DC 20 V is input as V0. 3.0 V and 0 V are input to the 3.0 V and GND terminals, respectively.
  • the DF terminal receives the DF signal, which is a liquid crystal alternation signal, and is a rectangular wave with a high level of 3.3 V and a low level of 0 V. The above is the input terminal waveform.
  • the power supplies of V 0, 3.0 V, and GND and the DF signal input from the input terminals of the FPC 19 are input to the oscillating power supply integrated circuit 18.
  • the input DF signal is converted to V 0 and 0 by a level shift circuit composed of PMOS-FETs 31 and 33 and NMOS-FETs 32 and 34. It is converted to a square wave with a voltage level of V.
  • the converted DF signal is input to an output buffer, and is output as a swing power supply VDD that alternately selects V 0 and 3.0 V voltage levels synchronized with the DF signal.
  • FIG. 4 shows the output waveform of the automatic power supply VDD.
  • VDD When the DF signal is at the high level, VDD outputs 3.0 V, and when the DF signal is at the low level, it outputs 20 V, which is V 0. Further, the swing power supply VDD is connected to the VSS terminal of the FPC 19 via the capacitor 23 as shown in FIG. Since the VSS pin is connected to the VSS pin of the oscillation power supply integrated circuit 18, the oscillation power supply VDD is input to the VSS pin of FIG. Here, since the voltage is input through the capacitor 23, the AC voltage obtained by cutting the DC voltage component of the oscillation power supply VDD is applied to the VSS pin. Is applied to On the other hand, the VSS pin is also the drain output of the PMOS FET 41.
  • the potential of the VSS side terminal of the capacitor 23 also drops from 0 V to 117 V. Therefore, as shown in Fig. 4, the V SS pin outputs 0 V during the period when the DF signal is at the low level, and outputs 17 V during the period when the DF signal is at the high level.
  • This is the swing power supply V SS.
  • the swing power supplies V DD and V SS are connected to the power supply terminal of the scanning line drive circuit 15 via the FPC 19.
  • the scanning line driving circuit 15 can be driven by the swing power supply.
  • each voltage input to each power supply terminal of the FPC 19 is a DC voltage
  • the capacitor 23 connected between VDD and VSS is also a general ceramic capacitor.
  • a power generation circuit board using external individual components which is required in the conventional swing power supply method, is not required, and a significant reduction in circuit board size and cost can be realized.
  • the oscillating power supply integrated circuit 18 is mounted on the liquid crystal display device by COG mounting, the manufacturer has inconvenienced the malfunction of the liquid crystal panel and the oscillating power supply circuit.
  • the liquid crystal display using the oscillating power supply method can be provided to the user by designing it in an optimal state so that there is no mismatch, and the user can prepare only a simple DC power supply and feel the same as before. The device can be driven.
  • FIG. 6 is a block diagram of a swing power supply integrated circuit 18 according to an embodiment of the present invention.
  • the oscillating power supply integrated circuit 18 receives four types of power supplies, namely, VSL, VDL, VD2, and V0.
  • VSL is the system ground
  • VDL is the system power supply
  • VD2 is the liquid crystal drive voltage of the data line drive circuit 17
  • V0 is the high voltage power supply that is the basis of the oscillating power supply. Is shown.
  • VSL in FIG. 6 corresponds to GND in FIG. 3, and VDL and VD2 in FIG. 6 both correspond to 3 V in FIG.
  • the detailed configuration of each block will be described with reference to the following drawings.
  • reference numeral 61 denotes a reference signal
  • the low-level potential is V S L and the high-level potential is V D L.
  • the reference signal 61 in FIG. 6 corresponds to DF in FIG.
  • Reference numeral 62 denotes a first output block circuit
  • reference numeral 67 denotes a second output block circuit
  • reference numeral 71 denotes a third output block circuit.
  • the reference signal 61 is supplied to all output block circuits.
  • Reference numerals 66, 70, 74, etc. denote outputs of the oscillating power supply integrated circuit 18; 66, an output (VDD) of the first output block circuit 62; 0 indicates the output (VCC) of the second output block circuit 67, and 74 indicates the output (VSS) of the third output block circuit 71.
  • Reference numerals 76 and 77 denote output setting terminals of the first logic circuit 64, which are used inside the circuit.
  • the first output block circuit 62 is composed of three circuit blocks, 63 is a level shift circuit, 64 is a first logic circuit, and 65 is a first logic circuit. Is the first output driver circuit.
  • Level shift circuit (corresponds to the level shift circuit (FETs 31, 32, 33, 34) in Fig. 3) 6 3 sets the signal levels VDL and VSL of the reference signal 61 to V0 and VSL levels.
  • FIG. 7 is an explanatory diagram of the relationship between power supply voltages supplied to the oscillating power supply integrated circuit of FIG. As is apparent from the above description, generally, the relationship of V 0> V D 2 and V D L> V S L is satisfied. As described above, when V SL is 0 V, V 0 is about 20 V, VD 2 is about 3.0 V, and VDL is about 2.7 V. However, the voltage shown here varies greatly depending on the ambient temperature, the liquid crystal used, the system design of the liquid crystal display device, and the like.
  • FIG. 8 is an example circuit configuration diagram of a level shift circuit constituting the first output block circuit having the configuration of FIG. This circuit is another example of the level shift circuit in the circuit of FIG. 3 described above.
  • 80 and 81 are inverters, and the power supply is supplied with VDL and VSL.
  • the reference signal 61 is also input to the input of the inverter 80, and the output of the inverter 80 is connected to the inverter 81.
  • 83, 84, 85, and 86 are PMOS—FET, and 87 and 88 are NMOS—FET.
  • the bulk side of all the PMO S-FETs is connected to the power supply line of V0, and the PMO S-FET 83 and PMOS-FET 84 are also connected to the power supply line of V0 at the source side.
  • the drain side of PMOS-FET83 is connected to the source side of PMOS-FET85, and the drain side of PMOS-FET84 is connected to the source side of PMOS-FET86.
  • the drain side of PMOS-FET 85 is connected to the drain side of NMOS-FET 87 and the gate side of PMOS-FET 86, -The drain side of the FET 86 is connected to the drain side of the NMOS-FET 88 and the gate side of the PMOS-FET 85.
  • the source and bulk sides of the NMO S—FET 87 and NMO S—FET 88 are connected to VSL.
  • the output of the inverter 81 is on the gate side of the PMOS-FET 83 and NMOS—FET87, and the inverter 8 is on the gate side of the PMOS—FET84 and NMOS—FET88. 0 output is connected.
  • Reference numeral 82 denotes an output signal of the level shift circuit 63.
  • the output signal 82 becomes V 0 because the NMOS-FET 87 becomes conductive and the NMOS-FET 88 becomes non-conductive.
  • the NMOS-FET 87 becomes non-conductive and the NMOS-FET 88 becomes conductive, so that the output signal 82 outputs VSL. .
  • the output signal 82 converted from the amplitude of VDL and VSL of the reference signal 61 into the amplitude between V0 and VSL by the level shift circuit 63 is input to the first logic circuit 64.
  • the first logic circuit 64 can have various configurations for the purpose of reducing power consumption and the like, but the simplest operation is to switch the first output driver circuit 65 It is to ching. Therefore, the simplest configuration may be a configuration of one buffer that switches between V 0 and V SL.
  • the signal processed by the first logic circuit 64 is input to the first output driver circuit 65.
  • the first output driver circuit 65 receives two power supplies, V 0 and VD 2.
  • the first output driver circuit 65 also has settings such as reduction of power consumption and output impedance.
  • Fig. 9 shows an example of the simplest circuit configuration.
  • FIG. 9 is an example circuit configuration diagram of the first output driver circuit having the configuration of FIG. 9 1 is PMO S—F E T and 9 2 is NMO S—F E T. 9
  • the source and bulk sides of 1 are connected to the V0 power supply line, the drain side is connected to the drain side of the NMOS-FET 92, and the source side and bulk side of the NMOS Connected to power line. 90 indicates an output signal from the first logic circuit 64.
  • VDD 66 becomes VD 2 when the reference signal 61 is VDL, and VDD 66 when the reference signal 61 is VSL. Performs the operation in which V becomes V 0.
  • the second output block circuit 67 is composed of two circuit blocks 68 and 69, 68 is the second logic circuit, and 69 is the open drain of the first PMOS-FET. 2 shows a second output driver circuit including a circuit.
  • VDL and VSL are input to the second logic circuit 68, and the reference signal 61 is input as a signal.
  • the circuit configuration of the second logic circuit 68 is, for example, a circuit configuration in which several and even number of inverters are connected as shown in the previous stage of FIG.
  • FIG. 10 is an example circuit configuration diagram of the second output driver circuit.
  • 101 indicates PMOS-FET.
  • 100 is the output of the second logic circuit 68, and the output is input to the gate side of the PMOS-FET 101.
  • PMOS The source and park sides of FET 101 are connected to VDL.
  • the drain side of PMOS—FET 101 is connected to VCC 70, which results in VCC 70 being an open-drain output by PMOS—FET 101.
  • the second logic circuit 68 is composed of, for example, inverters 102 and 103 for inputting a reference signal 61 as shown in the figure.
  • the second output block circuit 67 is in a high impedance state because the PMOS—FET 101 is in a non-conductive state and the VCC 70 (see Figure 6) is in a high impedance state. Therefore, in the case of VSL, the PMOS-FET 101 becomes conductive, and VCC 70 outputs VDL.
  • the third output block circuit 71 consists of two circuit blocks 72 and 73, where 72 is a clamp circuit that clamps the reference signal 61, and 73 is the PMOS open FET It shows a third output driver circuit consisting of a drain circuit. The detailed configuration will be described below.
  • FIG. 11 is an example circuit configuration diagram of a clamp circuit constituting the third output block circuit having the configuration of FIG.
  • the clamp circuit 72 is a circuit for clamping the reference signal 61 to VSL.
  • 1 1 1 is a capacitor
  • 1 1 2 is a diode
  • 1 1 3 is a first resistor.
  • One terminal of the capacitor 1 1 1 is connected to the reference signal 6 1, and the other terminal is connected to one of the force source of the diode 1 1 2 and one of the first resistors 1 1 3
  • the other of the anode of 112 and the first resistor 113 is connected to the power line of VSL.
  • the clamp circuit 72 when the reference signal 61 is at VDL, the diode 112 is conductive and is clamped to VSL, while when the reference signal 61 is at VSL, the diode 112 is at VSL.
  • FIG. 12 is an example circuit configuration diagram of the third output driver circuit having the configuration of FIG. 1 2 1 indicates PMO S—FET.
  • the output 120 of the clamp circuit 72 in FIG. 11 is input to the gate side of PMOS—FET122.
  • the source and bulk sides of PMOS—FET121 are connected to VSL.
  • the drain side of PMOS—FET1211 is an output, which is supplied to VSS74.
  • VSS 74 has an open-drain output based on PMOS-FET 121.
  • the PMOS-FET 121 becomes non-conductive when the reference signal 61 is at VDL, so that the VSS 74 is in a high-impedance state.
  • the signal 61 is VSL
  • the PMOS-FET 121 becomes conductive, and the VSS 74 operates to output VSL.
  • FIG. 13 is a block diagram in which an external capacitor is connected to the power generation circuit having the configuration of FIG.
  • 130 is a first capacitor
  • 131 is a second capacitor.
  • the first capacitor 130 has one terminal connected to VDD 66 and the other terminal connected to VSS 74.
  • the second capacitor 13 1 has one terminal connected to VSS 74 and the other terminal connected to VCC 70.
  • the first capacitor 130, the second capacitor 130 The capacity of both capacitors 13 1 is selected appropriately according to the size of the panel used, the driving frequency, and the like.
  • FIG. 14 is a waveform diagram of the swing power supply generated by the swing power supply integrated circuit having the configuration of FIG.
  • 140 indicates V0
  • 141 indicates VD2
  • 142 indicates VDL
  • 144 indicates VSL.
  • Reference numeral 144 denotes a reference signal
  • reference numeral 144 denotes VDD
  • reference numeral 144 denotes VCC
  • reference numeral 147 denotes VSS.
  • VCC (144) is (VDL-(V0-VD2)
  • VSS (147) outputs the potential of (VSL-(V0-VD2)).
  • VDD (145) is V101
  • VCC (146) is VDL
  • VSS (147) is the potential of VSL. Output.
  • FIG. 15 is an example circuit configuration diagram of the discharge circuit having the configuration of FIG. 6, and shows a detailed configuration of the discharge circuit 75 of FIG.
  • the power supply lines of VDL, VSL and VSS are connected to the discharge circuit 75.
  • 150 is a PMOS-FET
  • 15 1 is a resistor
  • 15 2 is a PMOS-FET
  • 15 3 is a resistor.
  • PMOS The source and bulk sides of FET 150 are connected to VDL, and the gate side is connected to VSL.
  • the drain side is connected to the resistor 15 1 and the PMOS FET 15 2.
  • PMOS The source and bulk sides of FET 152 are connected to VSL, and the drain side is connected to resistor 153.
  • One of the resistors 15 1 and 15 3 are both connected to VSS.
  • 1 3 1 is the external capacitor shown in Fig. 13. Is shown.
  • the gate side of the PMOS—FET 150 When the entire system is used, that is, when VDL is input, the gate side of the PMOS—FET 150 has a potential difference of Vth or more of the PMOS—FET 150, that is, At this time, the potential difference between VDL and VSL is applied, so it is conductive.
  • the potential on the drain side of PMOS—FET 150 is adjusted by adjusting the ratio of the on-resistance value in the conductive state of PMOS-FET 150 to the resistance value of resistor 151.
  • the voltage By setting the voltage to at least VSL-Vth or more, the voltage that exceeds Vth is not applied to the gate side of the PMOS-FET 155, so that a non-conductive state is established. Therefore, when the system is used, VSL and VSS are not conducted through PMOS-FET152 and the resistor153.
  • VDL When the system is not in use, that is, when the power is turned off, VDL approaches VSL. When the potential of VDL becomes equal to or lower than Vth of PMOS-FET150, PMOS-FET150 is turned off.
  • V SS is also applied to the gate side of PMO S—FET 152.
  • PSS exceeds the Vth of PMOS_FET152, PMOS-FET152 immediately becomes conductive.
  • VSL and VSS PMOS—FET 15 2 and resistor 15 3 will be conducted, and the charge stored in the external capacitor 13 1 will be discharged, and VSS will be the potential of VSL. It becomes almost the same potential as.
  • Reference numeral 153 serves to limit the current at the time of discharge and prevent the destruction of other elements, and an appropriate resistance value may be set.
  • the scanning line driving circuit can be operated during the selection period. Even if the power is turned off, the applied drive voltage can be made free of charge by the operation of the discharge circuit, so that the DC component can be prevented from continuing to be applied.
  • FIG. 16 is an example configuration diagram of a first logic circuit and a first output driver circuit constituting the first output block circuit having the configuration of FIG.
  • reference numeral 64 denotes the first logic circuit 64 in FIG. 6
  • reference numeral 65 denotes the first output driver circuit 65.
  • reference numeral 160 denotes a buffer, and the input of the buffer 160 is connected to the output of the level shift circuit 63 shown in FIG. 16 1 is a first output selection circuit, and 16 2 is a second output selection circuit.
  • These output selection circuits consist of one OR circuit and one AND circuit. That is, 163 indicates an OR circuit forming the output selection circuit 161, and 164 indicates an AND circuit forming the output selection circuit 161.
  • reference numeral 165 denotes a first output setting terminal
  • reference numeral 166 denotes a second output setting terminal.
  • Reference numerals 167 and 168 denote inverters, and the input of the inverter 167 is connected to the first output setting terminal 165. The input of the inverter 166 is connected to the second output setting terminal 166.
  • One of the inputs of the OR circuit 166 of the first output selection circuit 161 is connected to the first output setting terminal 165, and the other input is connected to the output of the buffer 160.
  • One of the inputs of the AND circuit 164 of the first output selection circuit 161 is connected to the output of the inverter 167, and the other input is connected to the output of the buffer 160.
  • the second output selection circuit 16 2 is connected to the second output setting terminal 16 6 instead of the first output setting terminal 16 5, and the inverter 1 6 8 is connected instead of the output of the inverter 16 7. It has exactly the same configuration except that the output is connected. Next, the configuration of the first output driver circuit 65 will be described. 1 6 9 Is the first output driver, and 170 is the second output driver.
  • the first output driver 169 and the second output driver 170 have the configuration shown in FIG.
  • the gates of the PMOS-FET and NMOS-FET are short-circuited, and the output 90 from the first logic circuit 64 is input.
  • each gate is The side is connected to the output side of the OR circuit or AND circuit.
  • the output of the first output driver 169 and the output of the second output driver 170 are short-circuited, and become VDD66.
  • the output of the OR circuit 166 of the first output setting circuit 161 is connected to the gate-side input of the PMOS-FET of the first output driver 169, and the NMOS S_FET
  • the output of the AND circuit 164 is connected to the gate side input of.
  • the output of the second output setting circuit 162 is also connected to the second output driver 170.
  • the level of the logic signal of the first logic circuit 64 is V0 at the high level and VSL at the mouth level, as described above.
  • the output of the OR circuit 16 3 is at high level whether the input to the buffer 16 0 is at high level or low level.
  • the output of the AND circuit 164 is at the mouth level. Therefore, the output of the first output driver 169 is in a high-impedance state, and the second output driver 170 has a similar state.
  • the output of the OR circuit 163 and the output of the AND circuit 164 become low level. Therefore, the output of the first output driver, 169, is selected as PMOS-FET and V0 is output. Then, the second output driver 170 performs the same operation.
  • the first driver 169 outputs V0 or VD2 depending on the input polarity of the reference signal.
  • the output of the second driver 170 is in a high impedance state regardless of the input polarity of the reference signal. By doing so, it is possible to reduce the output impedance to half that when both the first output setting terminal 165 and the second output setting terminal 166 are set to low level.

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Description

明 細 書 液晶表示装置 技術分野
本発明は、 マ ト リ クス配置した複数の走査線と複数のデータ線を 有する液晶表示装置に関し、 特に、 走査線駆動回路の電源を揺動し て駆動する揺動電源法を用いた電源生成回路を集積回路化し、 走査 線駆動回路の近傍に配置した液晶表示装置、 及び揺動電源生成回路 の回路構成に関する。 背景技術
近年、 情報化社会の進展に伴って、 テ レビ、 パソ コ ンモニタ、 ナ ピゲ一シヨ ン表示装置、 プロジェクター表示装置、 ヘッ ドアップ表 示装置、 ゲーム用表示装置、 電話用表示装置など幅広い分野で、 マ ト リ クス型表示装置が利用されている。
マ ト リ ク ス.型表示装置と して、 例えば E L (エレク ト 口ルミ ネ ッ センス） 表示装置、 液晶表示装置で代表されるパッシブア ドレス型 液晶表示装置、 又はアクティブア ドレス型 （T F T， M I M , T F D ) 液晶表示装置が、 種々の分野で利用されている。 特に液晶表示 装置は、 小型、 薄型、 軽量、 低消費電力等の特徴を生かして、 小型 及び中型表示装置の分野では、 プラズマ表示装置など他の表示装置 の追随を許さないほど広く普及している。
このよ う に、 液晶や E Lを用いた表示装置は小型、 薄型、 軽量、 低消費電力等の利点を有するが、 現状では以下に説明する如く この ような種々の利点を十分に生かし切っているとはいえない。
図 1 7は従来の液晶表示装置の一例要部プロ ック構成図である。 図示のよ うに、 液晶表示装置 1 0はデータ線 1 1 を駆動するデータ 線駆動回路 1 7 と、 当該データ線と直交する方向に設けられている 走査線 1 3を駆動する走査線駆動回路 1 5 とで構成される。
図示のように、 電源電圧 3. 0 Vは昇圧回路 1 7 1 と電源回路 1 7 0 と走査線駆動回路 1 5に供給され、 さ らに基準電圧生成回路 1 7 3及びデータ線駆動回路 1 7に供給される。 そして昇圧回路 1 7 1から電源回路 1 7 0に電源 VOが供給され、 さ らに電源回路 1 7 0から走査線駆動回路 1 5に走査線駆動用電源 VD Dと V S Sが供 給され、 基準電圧生成回路 1 7 3から走査線駆動回路 1 5に駆動基 準電圧 VMが供給される。 さ らに L C Dコントローラ （図示せず） から制御信号が入力される。 これらの電源と制御信号によ り走査線 を駆動する駆動信号が走査線に印加される。
データ線駆動回路 1 7には、 電源電圧 （データ線用直流電圧とも 称する） 3. 0 Vが供給されると共に、 L C Dコント ローラ （図示 せず） から制御信号とデータ信号が入力される。 これらの電源とタ ィ ミ ング信号によ りデータ線を駆動する。
ところで、 このような構成の液晶表示装置は、 携帯性が重要であ るこ とから、 市場からはよ り一層の小型化が求められると同時に、 良好な視認性を得るためによ り大きな表示画面が求められている。 そのため、 限られたスペース内での表示領域の拡大が強く求められ ており、 その一方で表示領域の周辺は小型化のためにますます狭く なってきている。
図示の従来例では、 液晶表示装置 1 0の周辺に配置される走査線 駆動回路 1 5及びデータ線駆動回路 1 7は集積回路で構成され、 I Cチップ状態で透明基板に実装するチップオングラス構造 （以下、 C O Gと称する） を採用している。 従って、 本例の構造では集積回 路をよ り小さ く作ることによ り周辺領域を狭く して表示装置の外形 を小型化することができる。
I Cチップを装着した周辺領域をよ り狭くするための 1つの手段 と して、 走査線駆動回路 1 5 とデータ線駆動回路 1 7をよ り小型化 する必要があるが、 小型化する方法の一例と して、 集積回路の最大 電圧を低くすることによって、 素子のサイズをよ り小さくするとい う方法 （小型化、 集密化） がある。
図 1 8 ( A) 及び図 1 8 ( B ) は従来構成の駆動波形のタイ ミ ン グチャー トである。 図 1 8 ( A) は走査線駆動信号のタイ ミ ングチ ヤー トであり、 図 1 8 ( B ) はデータ線駆動信号のタイ ミングチヤ ー トである。 従来用いられている I A P T法 （ 6 レベル駆動法） に よれば、 図示のよ うに、 液晶を交流動作させる時に電位を変動させ ており、 走査線駆動回路 1 5は 1 と ¥ 2、 及び V 3 と V 4の組み 合わせで出力し、 そのタイ ミ ングでデータ線駆動回路 1 7も V 5 と V 4、 及び V I と V 6の組み合わせで出力する。 従って、 走査線駆 動回路 1 5 とデータ線駆動回路 1 7は、 共に、 最も高い電位レベル V I と最も低い電位レベル V 4の間 （即ち、 V I — V 4 ) の電位差 以上の耐圧が必要となり、 高耐圧の集積回路を必要と していた。 即ち、 この方法ではデータ線駆動回路 1 7 も高耐圧の素子で構成 しなければならず、 小型化、 集密化はまだ不十分であった。 また、 画素数の増加に伴うデータ信号数の増大によるデータ線駆動回路 1 7の高速動作化も実現できない問題を有していた。 加えて、 消費電 力についても高電圧を高速で動作させなくてはならないため消費電 力が増大する問題があった。
また、 近年の如く、 液晶表示装置の画素ピッチが微細化して電極 パタ一ン本数が多くなってく ると、 マ ト リ クスの桁数 n の増加と共 に駆動電圧を増大させなければ液晶の性能を十分に引き出すことは できない。 コ ン ト ラス トを高めたり、 透過輝度を上げたり、 表示階 調を適切にするために高い交流電圧、 あるいは交流振幅が必要であ り、 このために液晶を駆動するための電源回路を含めた低耐圧化と 小型化が必要になる。
例えば、 コ ン ト ラス トを高め透過輝度を上げるために液晶駆動に は高い交流電圧、 あるいは交流振幅が必要となり、 液晶を駆動する ための出力回路と して、 プッシュプル駆動の手法が用いられる。 こ のプッシュプル駆動法を用いた駆動の例は、 ソサエティ一 · ォブ · ディ スプレイ会誌 V o l . 2 6 / 1 , ， 8 5， 9— 1 5頁に開示さ れている。 このプッシュプル駆動では、 交流振幅が互いに逆極性の 2つの電圧発生回路を用意し、 両電圧の差で液晶素子を駆動するこ とによ り、 最大で電源電圧の 2倍の駆動電圧の出力が得られる。 し かし、 プッシュプル回路の駆動電圧が高い場合に、 プッシュプル構 成された ト ラ ンジスタの切り替わりのタイ ミ ングがずれると、 大量 の貫通電流が流れてしまい、 その結果液晶駆動回路の消費電力が増 大するという問題があった。
上述した種々の問題を解決する方法の一つと して、 本出願人が先 に出願した特開昭 6 0 - 2 4 9 1 9 1号公報 （米国特許第 4 8 4 3 2 5 2号） 、 あるいは特開平 2— 2 8 2 7 8 8号公報 （米国特許第 5 1 0 1 1 1 6号） などで開示している揺 ft電源法を用いた駆動方 法がある。 即ち、 上記の公報に記載のよ うに、 パルス発生信号から クランプ回路を用いて基準電圧レベルの異なる第 2のパルス信号を 作成し、 両者を合成して電源電圧以上の電位差を持つ駆動出力を、 同じ時間軸時点では電源電圧以上の電位差を持つことがない 「揺動 電源法」 と称する技術によ り、 高耐圧の I Cを必要と しない回路を 提案した。
図 1 9は従来の技術における揺動電源法を説明する駆動波形図で ある。 本図は揺動電源法における電源電位の状態を示している。 本 図において、 走査線駆動回路 1 5の正側電源に入力する電源 （高電 位電源） V D Dは、 V Cと VDをパルス発生信号に同期して切り替 えて入力し、 走査線駆動回路 1 5の負側電源に入力する電源 （低電 位電源） V S Sは、 V Aと V Bをパルス発生信号に同期して切り替 えて入力する。 これによ り走査線駆動回路 1 5の耐圧をあげること なく 、 データ線駆動回路 1 7の耐圧を大幅に下げることが可能とな り、 データ信号の増大によるデータ線駆動回路 1 7の高速動作、 高 密度化、 低消費電力化が可能となった。
しかしながら、 このよ うな従来の揺動電源法を用いて、 走査線駆 動回路 1 5を駆動する場合に、 本図に示すよ うな高電位電源 VD D と低電位電源 V S Sを生成する必要がある。 このよ う な高電位電源 VD Dと低電位電源 V S S (なお、 これらの V D Dと V S Sをまと めて 「揺動電源」 とも称する） は、 図 1 7の電源回路 1 7 0から生 成される。 この電源回路 1 7 0には、 上記のよ うに昇圧回路 1 7 1 から出力される直流高電圧 V 0 と、 電源電圧 3. 0 Vとグランド電 位 （GND) が電源と して供給されている。 電源回路 1 7 0は、 こ れらの電圧に基づいて所望の揺動電源 V D D及び V S Sを生成する 図 2 0は図 1 7の電源回路 1 7 0の一例回路図であり、 揺動電源 を生成する基本的な回路である。 なお、 この回路のさ らに検討した 回路が後述の図 2 2に示されている。
図 2 0の示すように、 電源回路 1 7 0は、 第 1回路 2 0 0 と第 2 回路 2 0 1 で構成されている。 まず第 1 回路 2 0 0はパルス増幅回 路であり、 入力されるパルス信号を振幅 V 0の高電圧パルスに変換 する。 第 1 回路 2 0 0では、 直流高電圧 V 0 と GNDを電源と して 、 P MO S—電解効果ト ラ ンジスタ （以下、 PMO S— F E T) 2 0 5 と NMO S—電界効果 トランジスタ （以下、 NMO S— F E T ) 2 0 6をプシュプル回路構成で接続し、 PMO S— F E T 2 0 5 のゲー 卜には、 コンデンサ 2 0 2 と抵抗 2 0 3 とダイォ一 ド 2 0 4 で構成されるクランプ回路 2 1 2を介してパルス信号を入力する。 このクランプ回路 2 1 2はパルス信号のハイ レベルを高電圧 V 0の 電位にクランプするように作用する。 一方、 NMO S— F E T 2 0 6のゲートにはパルス信号が直接入力される。 これによ り第 1 回路 2 0 0からパルス信号と反転したタイ ミ ングでハイ レベルで V 0に 増幅された高電圧パルスが出力され、 第 2回路 2 0 1 に入力される 次に第 2回路 2 0 1 は入力される高電圧パルスから、 揺動電源 V D D及び V S Sを生成する回路である。 第 2回路 2 0 1 において、 コンデンサ 2 0 8の一方の端子とコンデンサ 2 0 9の一方の端子を 、 共に第 1回路 2 0 0の出力に接続する。 コンデンサ 2 0 8の他方 の端子はダイォー ド 2 0 7のカソー ドに接続され、 ァノー ドは電源 電圧 3. 0 Vに接続され、 力ソー ド端子はさらにコンデンサ 2 1 1 の一方の端子に接続されて高電位の揺動電源 VD Dを出力する。 ま た、 コンデンサ 2 0 9の他方の端子はダイォー ド 2 1 0のアノー ド に接続され、 さ らに力ソー ド側が G N Dに接続される。 ダイオー ド 2 1 0のアノー ド端子はさ らにコンデンサ 2 1 1の他方の端子に接 続されて低電位の揺動電源 V S Sを出力する。
第 2回路 2 0 1では、 第 1 回路 2 0 0から入力された高電圧パル スは、 コンデンサ 2 0 8 とコンデンサ 2 0 9で直流成分がカツ トさ れ、 それぞれのダイォー ド 2 0 7及びダイォー ド 2 1 0でクランプ されて出力される。 揺動電源 V S Sは高電位側で GNDレベルにク ランプするよ うにダイオー ド 2 1 0が接続され、 揺動電源 V D Dは 低電位側で電源電圧 3. 0 Vにクランプするよ うにダイォ一 ド 2 0 7が接続されている。 このよ うに第 2回路 2 0 1では、 揺動電源 V D D及び V S Sは、 その電位差を一定に保持しながらパルス信号に同期して高電位の振 幅で電位が変動して高電位と低電位の揺動電源を生成する。 以上の ように電源回路 1 7 0で生成した揺動電源 V D Dと V S Sは、 液晶 表示装置 1 0に実装した走査線駆動回路 1 5に供給される。 このよ うに従来の揺動電源法では、 走査線駆動回路 1 5を構成する全ての 素子を高耐圧の素子で構成しなければならない。
しかし、 走査線駆動回路 1 5について、 実際に高耐圧の素子で構 成する必要がある部分は、 液晶素子を駆動する出力 ドライバ部だけ である。 従って、 構成する全ての素子を高耐圧の素子で構成する走 査線駆動回路 1 5では、 小型化、 低消費電力化に対して十分とは言 えなかった。
そこで、 本出願人は、 さ らに揺動電源法を検討した結果、 走査線 駆動回路 1 5を構成する回路のほとんどが高耐圧の素子で構成する 必要がないことに着目 し、 以下に説明のよ うに、 出力 ドライバ部以 外を低耐圧の素子で構成することで走査線駆動回路 1 5の小型化を 目指した。
図 2 1 は図 2 0の従来の回路構成に対して、 低耐圧の素子を駆動 するための電源を加えた揺動電源法における電源電位の状態の説明 図である。 高電位 （V D D ) 及び低電位 （V S S ) は既に説明した 動作を行う。 そして、 新たに生成させる低電位 （V C C ) も、 低電 位 （V S S ) に同期した V Eから V Fに切り替えた電位を走査線駆 動回路 1 5に入力する。 このよ う に走査線駆動回路 1 5内の低耐圧 の素子で構成した回路を破壊することなく駆動を行う ことが可能と なる。
図 2 2は図 2 1で示した揺動電源法における電源電位を発生する ための一例回路構成を示している。 本図と前述の図 2 0 とはほぼ同 じ構成であるが、 本図には、 VD L， V S L、 基準信号等が入力さ れ、 V C Cが出力されている。
図 2 2の V D Lはシステムの電源であり、 V S Lはシステムのグ ラン ド （GN D) であり、 V 0は高電圧電源であり、 VD 2 (即ち 、 直流電圧 3. 0 V) はデータ線駆動回路 1 7への液晶駆動電圧を 示している。 基準信号は VD Lと V S L間のレベルをもつ信号で、 図 2 1の周期 A、 周期 Bを決定する信号である。
前述の図 2 0の回路動作説明と重複する部分もあるが、 図 2 2の 構成と動作を以下に説明する。 図中、 2 2 3及び 2 3 0は PMO S — F E Tを、 2 2 4は NMO S— F E Tを示している。 2 2 1 、 2 2 8及び 2 2 9はダイオー ドであり、 2 2 2は抵抗であり、 2 2 0 、 2 2 5、 2 2 6及び 2 2 7はコンデンサである。
図示のよ う に、 基準信号はコンデンサ 2 2 0に入力され、 コ ンデ ンサ 2 2 0 とダイォー ド 2 2 1 と抵抗 2 2 2で構成されたク ランプ 回路 2 1 2によ り 、 V 0にク ランプされた信号が PMO S— F E T 2 2 3のゲー トに入力される。 また基準信号はその他に NMO S— F E T 2 2 4に入力され、 PMO S— F E T 2 3 0のゲー トに直接 入力される。
PMO S— F E T 2 2 3 と、 NMO S— F E T 2 2 4が基準信号 ハイ レベルと ローレべノレに基づいてスィ ツチングされることによ り 、 プッシュプル回路の出力側に接続されたコンデンサ 2 2 5、 コン デンサ 2 2 6、 コンデンサ 2 2 7には高電位 V 0及び低電位 V S L でスィ ツチングした電圧が印加される。
次にコンデンサ 2 2 5の他方の端子には、 ダイオー ド 2 2 8が接 続され、 V D 2にク ランプされた V D Dが出力される。 コンデンサ 2 2 7の他方の端子にはダイォー ド 2 2 9が接続され、 V S Lにク ランプされた V S Sが出力される。 コンデンサ 2 2 6の一方の端子 には、 P M O S— F E T 2 3 0 の ドレイ ン側が接続され、 基準信号 に同期して V D Lにクランプされた V C Cが出力される。 このよ う な回路構成によ り、 図 2 1で示した揺動電源法による電源電位を生 成することが出来る。
しかしながら、 図 2 0及び図 2 2に示すような従来の揺動電源法 による電源生成回路には、 さ らに以下に説明する問題があった。 即 ち、 従来の電源生成回路は、 全ての部品が、 単体の トランジスタや ダイオー ド、 抵抗、 コンデンサなどの個別部品 （ディスク リー ト部 品） で構成されており、 そのため、 揺動電源法の利点を生かしつつ 、 よ り小型化、 低消費電力、 高い汎用性を得るためには不十分な構 成であった。
即ち、 これらの個別部品を実装した揺動電源を生成するために、 別途に電源生成回路の回路基板を必要とするので、 製品設計時には 、 この回路基板が小型化の妨げとなっていた。 しかも、 液晶パネル の駆動電圧は 2 0 V〜 4 0 Vであるために高耐圧の部品が必要とな り必然的に大きな部品になってしまい、 回路面積がさ らに大きくな る問題があった。
さ らに、 電源生成回路のための回路基板は、 液晶表示パネル （図 1 7の液晶表示装置 1 0に対応） と別個に配置しなければならなか つた。 このため、 液晶表示パネルを提供する製造者と、 最終製品の 液晶表示装置を設計する設計者が異なる場合には、 揺動電源の規格 が整合せず誤動作するという問題が度々発生した。 そのため、 液晶 表示パネルを提供する製造者側にて電源生成回路の設計図を提供す ることでこの問題を解消してきた。 しかし、 それでは製造者側の負 担が増えるだけでなく最終製品を設計する側でも設計の自由度がな くなり、 低コス ト化、 小型化を妨げる要因になっていた。 従って、 従来の揺動電源法による電源生成回路では、 小型化も含めて液晶表 示パネルの汎用性に大きな課題があった。 発明の開示
そこで、 本発明はこれらの諸問題を解消した液晶表示装置を提供 するものであり、 基本的な着目点は、 種々の技術的な問題をク リ ア して揺動電源を生成する電源生成回路を集積回路化し、 液晶表示装 置に搭載するこ とにある。
本発明によれば、 複数のデータ線を有する第 1の透明基板とデー タ線と交差する複数の走査線を有する第 2の透明基板の間に液晶を 挟持してなる液晶パネルと、 複数のデータ線に接続するデータ線駆 動集積回路と、 複数の走査線を駆動する走査線駆動集積回路とを備 える液晶表示装置において、
データ線駆動集積回路を第 1 の透明電極基板上に実装し、 走査線 駆動集積回路を第 2の透明基板上に実装すると ともに、 走査線駆動 集積回路の電源電位を液晶駆動の交流化信号に応じて振幅を一定に して揺動させるための揺動電源集積回路を、 第 1の透明基板または 第 2の透明基板上に直接実装して配置したことを特徴とする。
好ましい実施形態と して、 揺動電源集積回路は単一のチップで構 成され、 第 2の透明基板上に直接実装して配置される。
好ましい実施形態と して、 揺動電源集積回路は、 揺動電源の振幅 を規定する昇圧回路の出力と、 液晶駆動の交流化信号とを入力と し て取り込む。
好ましい実施形態と して、 揺動電源集積回路は、 第 1 出力ブロ ッ ク回路、 第 2出力ブロ ック回路、 及び第 3出力ブロ ック回路からな る 3つの出力ブロ ック回路と、 1つの放電ブロ ック回路で構成され 第 1出力ブロ ック回路は外部よ り入力される基準信号の振幅を所 定の振幅に変換する レベルシフ ト回路と、 レベルシフ ト回路によ り レベル変換された基準信号のタイ ミ ングを制御する第 1論理回路と 、 第 1論理回路の出力を出力する第 1 出力 ドライバ回路で構成され 第 2出力ブロ ック回路は基準信号のタイ ミ ングを制御する第 2論 理回路と、 第 2論理回路の値を出力する第 2出力 ドライバ回路で構 成され、
第 3出力ブロ ック回路は基準信号をク ランプするク ランプ回路と 、 ク ラ ンプ回路の値を出力する第 3出力 ドライバ回路で構成ざれ、 放電ブロ ック回路はシステム電源がオフされるのを検出する検出 回路と、 検出回路で検出された信号によ り第 3出力 ドライバ回路を 短絡させる放電回路で構成される。
好ま しい実施形態と して、 揺動電源集積回路は、 第 1 出力ブロ ッ ク回路、 第 2出力ブロ ック回路、 第 3出力ブロ ック回路からなる 3 つの出力ブロ ック回路と、 1つの放電ブロ ック回路で構成され、 第 1 出力ブロ ック回路は外部よ り入力される基準信号の振幅を所 定の振幅に変換する レベルシフ ト回路と、 レベルシフ ト回路によ り レベル変換された基準信号のタイ ミ ングを制御する第 1論理回路と 、 第 1論理回路から出力された信号がゲー トに接続されたイ ンバー タで構成される第 1 出力 ドライバ回路で構成され、
第 2出力ブロ ック回路は基準信号のタイ ミ ングを制御する第 2論 理回路と、 第 2論理回路からの出力信号がゲー トに接続された第 1 の P M O S— F E Tのオープン ドレイ ン回路からなる第 2出力 ドラ ィバ回路で構成され、
第 3出力ブロ ック回路は基準信号をク ランプするクランプ回路と 、 ク ランプ回路からの出力信号がゲー トに接続された第 2の P M O S— F E Tのオープン ドレイ ン回路からなる第 3出力 ドライバ回路 で構成され、
放電ブロ ック回路はシステム電源がオフされるのを検出する検出 回路と、 検出回路で検出された信号によ り第 3出力 ドライバ回路を 短絡させる放電回路で構成される。
好ましい実施形態と して、 クランプ回路は、 コンデンサの一方が 入力である基準信号に接続され、 も う一方が第 1のダイォー ドのカ ソー ドと、 第 1の抵抗の一方と、 第 2の PMO S— F E Tのゲー ト に接続されており、 第 1のダイォー ドのァノ一 ドと第 1の抵抗のも う一方は、 第 2の PMO S— F E Tのソースとバルクに接続された 構成を備える。
好ましい実施形態と して、 放電ブロ ック回路は、 第 3の PMO S — F E Tのソースとバルタが第 1 の PMO S— F E Tのソースとノ ルクに接続され、 ゲー トは第 2の PMO S— F E Tのソースとバル クに接続され、 ドレイ ンは第 4の PMO S— F E Tのゲー ト と、 第 2の抵抗に接続されて、 第 4の PMO S - F E Tのソースとバルク は第 2の PMO S— F E Tのソースとバルタに接続され、 ドレイ ン は第 3の抵抗に接続され、 第 3の抵抗の一方は第 2の抵抗と第 2の PMO S— F E Tの ドレイ ンに接続された回路構成を備える。
好ましい実施形態と して、 第 1 出力ブロ ック回路は、 複数の PM 03— £丁と複数の ；1^03— ? £丁で構成され、 PMO S— F E T、 NMO S— F E Tの各々のゲー ト入力には、 外部からの出力 設定端子によって、 複数の P MO S— F E Tの一部と前記複数の N MO S— F E Tの一部を、 基準信号にかかわらず、 常時オフできる 機能を持つ出力選択回路を備える。
このよ うな構成によ り、 本発明は、 以下に列挙するよ うに、 種々 の効果を奏する。
• 設計時点で、 揺動電源集積回路を組み込んだ液晶表示装置を設 計できるため製品設計に際しての仕様上の自由度を大幅に確保する ことができる。 従来の揺動電源生成回路は個別部品によ り別途の回 路基板に組み込んだ後、 液晶表示装置に接続されていたため、 全体 的な製品設計上の自由度が阻害されていた。
• 後述するよ うに、 F P C基板上で走査線駆動回路とデータ線駆 動回路と揺動電源集積回路を接続できるので、 配線を大幅に簡略化 することができる。
• 揺動電源生成回路を集積回路化して液晶表示パネルに搭載した ので、 液晶表示装置全体のノイズを低減させることができる。
• 揺動電源生成回路を集積回路化して液晶表示パネルに搭載した ので、 部品点数を大幅に削減することができ、 その結果、 製造上の 安定性が著しく向上し、 かつ組立工数の低減とコス ト低減を達成す ることができる。
• 揺動電源生成回路を集積回路化したことで、 液晶表示装置の低 消費電力化が達成でき、 製品全体の小形化と軽量化を達成すること ができる。
• さらに具体的には、 例えば、 後述するよ うに、 ドライバの出力 イ ンピーダンスを設定端子によ り容易に変更できるため、 液晶表示 パネルのサイズに応じた ドライバの出カインピーダンスを設定する ことができ、 また、 走査線駆動回路における選択期間中に電源が遮 断しても、 放電回路が起動して直流成分が継続して印加されるのを 防止することができる。
• なお、 具体的構成と して、 揺動電源法を採用して 1つの集積回 路化された揺動電源集積回路は、 後述するよ うに走査線駆動回路と 同一の基板上で当該走査線駆動回路近傍に組み込まれる （C O G実 装される） 。 図面の簡単な説明
図 1は本発明の一実施形態による液晶表示装置の基本構成図であ る。
図 2は図 1の基本構成を駆動する周辺回路の要部プロ ック図であ る。
図 3は図 1 の本発明による揺動電源集積回路の基本回路図である 図 4は図 1 の液晶表示装置の駆動波形を示すタイ ミ ングチャー ト である。
図 5は図 1 の揺動電源集積回路の接続構造を説明する要部断面図 である。
図 6は本発明による揺動電源集積回路の一実施形態のプロ ック構 成図である。
図 7は図 6の揺動電源集積回路に供給される電源電圧の関係の説 明図である。
図 8は図 6構成の第 1 出力ブロ ック回路を構成するレベルシフ ト 回路の一例回路構成図である。
図 9は図 6構成の第 1 出力ブロ ック回路を構成する第 1出力 ドラ ィバ回路の一例回路構成図である。
図 1 0は図 6構成の第 2出力ブロ ック回路を構成する第 2出力 ド ライバ回路の一例回路構成図である。
図 1 1 は図 6構成の第 3出力ブロ ック回路を構成するクランプ回 路の一例回路構成図である。
図 1 2は図 6構成の第 3出力ブロ ック回路を構成する第 3出力 ド ライバ回路の一例回路構成図である。
図 1 3は図 6構成の揺動電源集積回路に外付けコンデンサを接続 したブロ ック図である。 図 1 4は図 6構成の揺動電源集積回路が生成する揺動電源の波形 図である。
図 1 5は図 6構成の放電回路の一例回路構成図である。
図 1 6は図 6構成の第 1 出力ブロ ック回路を構成する第 1論理回 路と第 1出力 ドライバ回路の一例構成図である。
図 1 7は従来の技術における液晶表示装置の構成図である。
図 1 8 ( A ) ， 図 1 8 ( B ) は図 1 7に示す従来の技術における 液晶表示装置の基本駆動波形を示すタイ ミ ングチャー トである。
図 1 9は図 1 7に示す従来の技術における揺動電源法を用いた液 晶表示装置の駆動波形を示す基本波形図である。
図 2 0は図 1 7に使用する従来の揺動電源回路の基本回路図であ る。
図 2 1 は低耐圧の素子を駆動するため電源を加えた従来の揺動電 源法における電源電位の状態図である。
図 2 2は従来の揺動電源法の電源電位を発生するための一例回路 構成図である。 発明を実施するための最良の形態
以下、 図面を使用して本発明の液晶表示装置を利用した最適な実 施の形態を説明する。
図 1は本発明の一実施形態による液晶表示装置の基本構成図であ る。 液晶表示パネル 1 0は、 データ線 1 1が I T Oを材料とする透 明電極で形成された上側ガラス基板 1 6 と、 走査線 1 3が 1 丁 0を 材料とする透明電極で形成された下側ガラス基板 1 4を張り合わせ てシール材で接着して構成される。
下側ガラス基板 1 4 と上側ガラス基板 1 6の間には液晶が挟持さ れ、 液晶分子を一定の方向に揃えるために両側ガラス基板には配向 膜 （図示せず） が塗布されている。 データ線駆動回路 1 7はデータ 線 1 1 を駆動するために下側ガラス基板 1 4上に C O G (チップォ ングラス） 実装されている。 走査線駆動回路 1 5 も同様に上側ガラ ス基板 1 4上に C O G実装され、 走査線 1 3 と電気的に接続される 本発明の実施形態では、 下側ガラス基板 1 4上に揺動電源を発生 する電源生成回路を集積回路 （ I C) 化した揺動電源集積回路 1 8 も C O G実装されている。 これによ り摇動電源集積回路 1 8の入出 力端子は、 下側ガラス基板 1 4上に形成した I T Oと電気的に接続 されている。
このよ う な本発明の揺動電源集積回路 1 8を実現するために重要 な C O G実装について、 図 5を用いて先に説明する。
図 5は図 1の揺動電源集積回路の接続構造を説明する要部断面図 である。 即ち、 図 1の揺動電源集積回路 1 8を C O G実装している 箇所での要部断面図である。 図 5において揺動電源集積回路 1 8の 各電極にはバンプ電極 5 1 が形成されている。 本実施形態ではバン プ電極 5 1 は A uで形成される。 このバンプ電極は導電性であれば 他の材料でも適用できる。 バンプ電極 5 1 は、 下側ガラス基板 1 4 と異方性導電膜 （以下 A C F) を介して電気的に接続されている。 A C Fは導電性粒体 5 2 と熱硬化型非導電性接着剤 5 3で構成され ており、 揺動電源集積回路 1 8を矢印方向に加熱押圧すると、 バン プ電極 5 1が導電性粒体 5 2を押しつぶし、 その結果、 下側ガラス 基板 1 4上に形成された I T O配線 5 5 と電気的に接続され、 その まま接着剤 5 3が硬化して接続を維持するようになっている。 なお 、 導電性粒体 5 2の代わりに導電性粒体に薄い絶縁膜を施した粒体 (図示せず） を用いてもよい。
このよ うな下側ガラス基板 1 4上の揺動電源集積回路 1 8の C O G実装において、 さ らに図 1 における走査線駆動回路 1 5、 データ 線駆動回路 1 7 と揺動電源集積回路 1 8の入出力端子と電源端子は 、 各ガラス基板上に形成する I T O配線を介してフレキシブルプリ ント基板 （以下、 F P C) 1 9 とガラス基板上で電気的に接続され る。
通常、 F P C 1 9は 1 5 0 / m厚のポリィ ミ ドをベース材にした 基板の両面に銅箔で配線パターンを形成し、 両面の配線パターンを 適宜、 スルーホールで接続することによ り回路配線を実現している 。 このよ う な配線パターンを利用して、 図 1の走査線駆動回路 1 5 、 データ線駆動回路 1 7、 揺動電源集積回路 1 8で共通の電源線と 制御信号線は、 F P C 1 9上で配線されて外部への接続端子数を極 力減らす工夫をしている。
次に、 図 1及び図 2によ り、 F P C 1 9上での各配線について、 F P C 1 9の外部接続端子順に説明する。 第 1端子は電源電圧 3. 0 Vを供給するものであり、 走査線駆動回路 1 5のロジック電源、 揺動電源集積回路 1 8のク ラ ンプ用電源、 データ線駆動回路 1 7の ロジック電源とデータ線駆動電源と して使用される。 第 2端子は接 地 （GND) と して使用され、 上述の各電源端子の G N D端子に接 続される。 第 3端子は液晶駆動電圧の基準電圧となる駆動基準電源 VMで走査線駆動回路 1 5に供給される。
第 4端子は制御信号用であり、 制御信号と して、 走査タイ ミ ング を与えるラッチパルス L P、 フ レームタイ ミ ングを与えるフ レーム 信号 F R、 データ線駆動回路 1 0 7へデータ信号 DA TAを転送す るタイ ミ ングを与えるクロ ックパルス C Pの 3つの信号群で構成さ れる。 図 1 ではこれらの信号をまとめて 「制御信号」 と して示す。 それぞれの制御信号は、 F P C 1 9によ り、 ラッチパルス L Pは走 査線駆動回路 1 5 とデータ線駆動回路 1 7へ供給され、 フ レーム信 号 F Rは走査線駆動回路 1 5に供給され、 ク ロ ックパルス C Pはデ ータ線駆動回路 1 7に供給される。
第 5端子は液晶の交流化タイ ミ ング与えるタイ ミ ング信号 D Fで あり、 走査線駆動回路 1 5 と揺動電源集積回路 1 8 とデータ線駆動 回路 1 7に供給される。 第 6端子は液晶駆動用の高電圧直流電源の 入力端子 V 0であり、 揺動電源集積回路 1 8に供給される。 第 7端 子は DAT A端子でありデータ線駆動回路 1 7に接続されて画像デ ータを転送する。 第 8端子は高電位 V D Dの電源端子であり、 第 9 端子は低電位 V S Sの電源であり、 これらは摇動電源集積回路 1 8 の揺動電源の出力端子からそれぞれ供給され、 かつ走査線駆動回路 1 5の VD D電源と V S S電源にそれぞれ供給される。
以上のよ うに、 F P C 1 9上には、 各回路 1 5、 1 7、 1 8に接 続する端子が設けられており、 外部から接続する端子数を極力減ら すよ うにしている。 端子数が減れば、 その結果、 装置全体の小型化 が可能となり、 コネクタのコス トダウンゃ作業の簡略化、 接続信頼 性向上などの効果も生じる。 本実施形態では、 上述のように揺動電 源集積回路 1 8を下側ガラス基板 1 4に C O G実装して、 F P C 1 9上で各回路間の配線を行っている。
図 2は図 1の基本構成を駆動する周辺回路の要部ブ口 ック図であ る。 図 1 に示す構成には、 基準電圧生成回路 2 1、 昇圧回路 2 2及 びコンデンサ 2 3等が接続される。 基準電圧生成回路 2 1 と昇圧回 路 2 2 と F P C 1 9の端子には、 電源電圧 3. 0 Vが供給され、 制 御信号 （上述のように走査タイ ミ ング信号、 フ レーム信号、 データ ラッチ信号などのロジック信号群） 、 データ信号、 D F信号等は F P C 1 9の対応する端子に供給される。
液晶駆動交流信号である D F信号は F P C 1 9の D F端子に供給 され、 画像データであるデータ信号は F P C 1 9の DA TA端子に 供給され、 昇圧回路 2 2の出カ¥ 0は ？じ 1 9 V 0端子に供給さ れ、 基準電圧生成回路 2 1の出力 VMは F P C 1 9の VM端子に供 給される。 基準電圧生成回路 2 1 と昇圧回路 2 2のグラン ドは、 F P C 1 9の GND端子に接続される。 F P C 1 9の V D D端子と V S S端子の間には容量 1 Fの積層セラ ミ ック コンデンサ 2 3が接 続される。
以下に、 各回路ブロ ックの動作について説明する。 基準電圧生成 回路 2 1 は液晶表示パネル 1 0の駆動電圧の基準電圧 VMを生成す る回路であり、 シリ ーズレギユ レータによ り 3. 0 Vから 1 . 5 V の直流電圧を生成している。 シリ ーズレギュ レータ以外にもスィ ッ チングキャパシタ方式や、 降圧型スィ ツチングレギユ レータなどで も生成が可能であるが、 部品点数が最も少ないシリ ーズレギユ レ一 タを本実施形態では採用している。
また、 昇圧回路 2 2は電源電圧 3. 0 Vから直流高電圧 V 0を生 成する回路で、 昇圧型スィ ツチングレギユレータで構成している。 本実施形態では昇圧回路 2 2に液晶の温度補償回路 （図示せず） を 内蔵しており 、 室温で 2 0 Vを出力し温度係数が一 0. 4 VZ°Cと なるよ うに設計している。 温度補償回路とスイ ッチングレギユ レ一 タを組み合わせた回路は様々な方法が提案されているが、 本実施形 態ではスイ ッチングレギユ レータ回路の出力電圧分割抵抗にサーミ スタを使用するこ とによ り実現している。 これによ り温度変化に対 して昇圧回路 2 2の出力電圧 V 0が変化し、 液晶表示装置 1 0は常 に最適なコ ン ト ラス ト で表示するこ とができる。 昇圧回路 2 2には スィ ツチングレギユ レータを用いたが、 部品点数の増大を許せばチ ヤージポンプ方式の昇圧回路を用いるこ ともできる。
図 3は図 1 の本発明による揺動電源集積回路の基本回路図である 。 上述のよ う に、 本発明による揺動電源生成回路は揺動電源集積回 路 1 8 と して半導体集積回路で構成される。 即ち、 電源電圧 3. 0 Vと直流高電圧 V 0から揺動電源を生成するための電源生成回路を 集積回路化し、 シ リ コ ン基板上に形成する。
本図の回路動作を以下に説明する。 PMO S— F E T 3 1 と、 P MO S— F E T 3 3 と、 NMO S— F E T 3 2 と、 NMO S— F E T 3 4 との 4個の F E Tでレベルシフ ト回路を構成する。
図示のよ うに、 PMO S— F E T 3 1 と PMO S— F E T 3 3の ソース側は、 直流高電圧 V 0の電源線に接続され、 PMO S— F E T 3 1 のゲー トは PMO S— F E T 3 3の ドレイ ン側に接続され、 PMO S - F E T 3 3のゲー トは PMO S— F E T 3 1 の ドレイ ン 側に接続される。 また、 NMO S— F E T 3 2の ドレイ ン側は PM O S— F E T 3 1の ドレイ ン側と、 NMO S— F E T 3 4の ドレイ ン側は PMO S— F E T 3 3の ドレイ ン側に接続される。
NMO S - F E T 3 2及び NMO S— F E T 3 4のソース側は G NDに接続され、 NMO S— F E T 3 2のゲー ト側は入力信号 D F に接続され、 NMO S— F E T 3 4のゲー ト側はイ ンバータ 3 7の 出力側に接続される。 またイ ンバータ 3 7の入力側には D F信号が 入力される。 以上の接続によ り レベルシフ ト回路を構成し、 GND 一 3. 0 Vレベルで入力される D F信号を GND— V 0 レベルで D F信号と同相の信号に増幅変換する。
揺動電源 V D Dを出力する出カバッ フ ァは、 PMO S— F E T 3 5 と NMO S— F E T 3 6をイ ンバータ接続して構成される。 PM O S— F E T 3 5のソース側は直流高電圧 V 0の電源線に接続され 、 NMO S— F E T 3 6のソース側は電源電圧 3. 0 Vの電源線に 接続される。 出力バッファの入力にはレベルシフ ト回路からの出力 である GND— V 0 レベルに増幅変換された D F信号が供給される 。 入力される D F信号がハイ レベルである V 0の電位をとる期間で は NMO S— F E T 3 6がオンし、 PMO S— F E T 3 5はオフす るので VD Dと して 3. 0 Vが出力される。
一方、 口一レベルである GNDの電位をとる期間では PMO S— F E T 3 5がオンし、 NMO S— F E T 3 6がオフするので V D D には V 0の電圧が出力される。 このよ う に D F信号に同期して直流 高電圧 V 0 と電源電圧 3. 0 Vを交互に選択して V D Dに出力する 。 この V D Dが揺動電源の正側出力になる。
また、 図 3において、 PMO S— F E T 4 1 はクランプ用の トラ ンジスタであり、 揺動電源 V D Dを外部に付加するコンデンサで容 量結合したときに交流電圧に直流電位を与える作用をする。 クラン プ回路の構成は、 PMO S— F E T 4 1のソース側とダイオー ド 3 9のカソー ド側と抵抗 4 0の一端を G N D線に接続し、 ダイオー ド 3 9のァノ一 ド側と抵抗 4 0の他端とコンデンサ 3 8の一端を PM O S— F E T 4 1 のゲー トに接続する。 コンデンサ 3 8の他端には D F信号を入力する。
コンデンサ 3 8は MO S容量で本半導体集積回路に集積され、 静 電容量は 4 7 0 p Fに設定する。 抵抗 4 0はポリ シリ コンで形成し 、 2〜 5 ΜΩに設定する。 これらの値は静電容量と抵抗値の積で表 す時定数 τが揺動電源の切り替え時間よ り も十分に長い必要がある 。 短い場合には、 P MO S— F Ε Τ 4 1 のゲー ト電圧が降下し十分 なオン抵抗が得られない。 以上が揺動電源集積回路 1 8の回路構成 である。
以上の揺動電源集積回路 1 8を下側ガラス基板 1 4上に C O G実 装し、 本発明の液晶表示装置を実現している。 上記回路は揺動電源 を生成する回路の一例であり、 本実施形態を参考にすればこれ以外 の回路構成でも同様に実現できる。 また、 半導体集積回路であれば C O G実装が可能であるので本発明を同様に実施することが出来る 。 また、 半導体集積回路であれば多チップで構成されていても構わ ない。 しかし本実施形態のように 1チップで形成した方がコス ト と 小型化において有利である。
図 4は図 1の液晶表示装置の駆動波形を示すタイ ミ ングチヤ一ト である。 F P C 1 9の V 0端子は昇圧回路 2 2の出力に接続される ので、 V 0 と して直流 2 0 Vが入力されている。 また、 3. 0 Vと GND端子には、 それぞれ 3. 0 Vと 0 Vが入力されている。 D F 端子には液晶交流化信号である D F信号が入力されており、 ハイ レ ベルが 3. 3 Vでローレベルが 0 Vの矩形波である。 以上が入力端 子の波形である。
前述の図 1 に示すように、 F P C 1 9の各入力端子から入力した V 0 と 3. 0 Vと G N Dの各電源と D F信号は、 揺動電源集積回路 1 8に入力される。 さらに図 3に示すよ うに、 入力された D F信号 は、 PMO S— F E T 3 1 と 3 3、 及び NMO S— F E T 3 2 と 3 4 とで構成されるレベルシフ ト回路にて、 V 0 と 0 Vの電圧レベル をとる矩形波に変換される。 変換された D F信号は出力バッ フ ァに 入力されて、 D F信号に同期した V 0 と 3. 0 Vの電圧レベルを交 互に選択してなる揺動電源 VD Dとなり出力する。 図 4はこの摇動 電源 V D Dの出力波形を示す。
D F信号がハイ レベルであるときには V D Dは 3. 0 Vを出力し 、 ローレベルのときには V 0である 2 0 Vを出力している。 さ らに 揺動電源 VD Dは、 図 2に示すよ うに、 コンデンサ 2 3を介して F P C 1 9の V S S端子に接続されている。 V S S端子は揺動電源集 積回路 1 8の V S S端子に接続されているので、 図 2の V S S端子 にはコンデンサ 2 3を介して揺動電源 VD Dが入力されていること になる。 ここでコンデンサ 2 3を介して入力されていることから揺 動電源 V D Dの直流電圧成分がカ ツ 卜された交流電圧が V S S端子 に印加される。 一方、 V S S端子は PMO S— F E T 4 1の ドレイ ン出力でもある。
レヽま、 D F信号が口一レベルの時には PMO S— F E T 4 1 はォ ン状態であり、 V S S端子には 0 Vが印加される。 このときにコン デンサ 2 3の V S S端子側の電位は 0 Vに充電される。 従って、 図 4に示すよ うに、 D F信号がローレベルの期間では V S S端子には 0 Vが出力される。 次に、 D F信号がハイ レベルになると P MO S 一 F E T 4 1 はオフ状態に遷移する。 このとき同時に、 コンデンサ 2 3の他方に接続している揺動電源 VD Dは、 2 0 Vから 3. 0 V に 1 7 Vだけ電位が降下する。
このためコンデンサ 2 3の V S S側端子の電位も 0 Vから一 1 7 Vに降下する。 従って、 図 4に示すよ うに、 V S S端子は D F信号 がローレベルの期間では 0 Vを出力し、 ハイ レベルの期間では一 1 7 Vを出力する。 これが揺動電源 V S Sになる。 前述の図 1から明 らかなよ うに、 この揺動電源 V D Dと V S Sは F P C 1 9を介して 走査線駆動回路 1 5の電源端子に接続される。 これによ り走査線駆 動回路 1 5は揺動電源で駆動することができる。
本実施形態によれば、 F P C 1 9の各電源端子に入力される各電 圧はいずれも直流電圧であり、 V D D、 V S S間に接続するコンデ ンサ 2 3 も一般的なセラミ ックコンデンサである。 このように外部 回路から見ると直流低電圧と直流高電圧を印加しているだけの簡易 な回路構成で駆動できることがわかる。
また前述したように、 従来の揺動電源法で必要と した外付けの個 別部品による電源生成回路基板が不要になり、 大幅な回路基板サイ ズの小型化、 低コス ト化が実現できる。 また、 前述のよ うに、 揺動 電源集積回路 1 8が C O G実装によ り液晶表示装置に搭載されてい るために、 製造者は液晶パネルと揺動電源回路を誤動作などの不都 合がないよ うに最適な状態に設計して使用者に提供することができ 、 使用者は簡単な直流電源のみを用意するだけで従来と全く変わら ない感覚で揺動電源法を用いた液晶表示装置を駆動することができ る。
図 6は本発明による揺動電源集積回路 1 8の一実施形態のブロ ッ ク構成図である。 揺動電源集積回路 1 8には、 4種類の電源、 即ち 、 V S L、 V D L、 V D 2、 V 0が入力されている。 前述のよ うに 、 V S Lはシステムのグランドを、 V D Lはシステムの電源を、 V D 2はデータ線駆動回路 1 7の液晶駆動電圧を、 V 0は揺動電源の 基となる高電圧の電源をそれぞれ示している。 なお、 図 6における V S Lが図 3の GN Dに対応し、 図 6における V D L と VD 2は、 いずれも図 3の 3 Vに対応する。 各ブロ ックの詳細構成を以下の図 面で説明する。
図中、 6 1 は基準信号を示し、 ローレベルの電位は V S L、 ハイ レベルの電位は V D Lになっている。 こ こで、 図 6における基準信 号 6 1 は図 3の D Fに対応する。 6 2は第 1出カブ口 ック回路であ り、 6 7は第 2出力ブロ ック回路であり、 7 1 は第 3出力ブロ ック 回路である。 基準信号 6 1 はすべての出力ブロ ック回路に供給され る。
また、 6 6、 7 0、 7 4等は、 揺動電源集積回路 1 8の出力を示 しており、 6 6は第 1 出力ブロ ック回路 6 2の出力 （V D D) であ り、 7 0は第 2出力ブロ ック回路 6 7の出力 （V C C) 、 7 4は第 3出力ブロ ック回路 7 1の出力 （V S S ) を示している。 また 7 6 及び 7 7は第 1論理回路 6 4の出力設定端子であり、 回路内部で使 用するものである。
第 1 出力ブロ ック回路 6 2は 3個の回路ブロ ックから構成され、 6 3はレベルシフ ト回路であり、 6 4は第 1論理回路であり、 6 5 は第 1 出力 ドライバ回路である。
レベルシフ ト回路 （図 3のレベルシフ ト回路 （F E T 3 1 , 3 2 , 3 3， 3 4 ) に対応） 6 3は、 基準信号 6 1の信号レベル V D L 、 V S L レベルを、 V 0、 V S L レベルに増幅変換する回路である 図 7は図 6の揺動電源集積回路に供給される電源電圧の関係の説 明図である。 前述の説明から明らかなように、 一般的には V 0 〉 V D 2、 V D L > V S Lの関係が成り立つている。 前述のように、 V S Lを 0 Vと した場合、 V 0は 2 0 V程度、 VD 2は 3. 0 V程度 、 V D Lは 2. 7 V程度となっている。 但し、 こ こで示した電圧は 、 周辺温度、 使用する液晶、 液晶表示装置のシステム設計等によつ て、 大きく変わる。
図 8は図 6構成の第 1 出力ブロ ック回路を構成するレベルシフ ト 回路の一例回路構成図である。 この回路は、 前述した図 3回路中の レベルシフ ト回路の他の例である。 8 0 と 8 1 はインバータであり 、 電源は V D L、 V S Lが入力されている。 イ ンバータ 8 0の入力 には基準信号 6 1 も入力され、 イ ンバータ 8 0の出力はイ ンバータ 8 1 に接続されている。
8 3、 8 4、 8 5、 8 6は PMO S— F E Tであり、 8 7、 8 8 は NMO S— F E Tである。 全ての PMO S— F E Tのバルク側は 、 V 0の電源線に接続されており、 PMO S— F E T 8 3及び PM O S— F E T 8 4はソース側も V 0の電源線に接続されている。 P MO S - F E T 8 3の ドレイ ン側は PMO S— F E T 8 5のソース 側に、 PMO S— F E T 8 4の ドレイ ン側は PMO S— F E T 8 6 のソース側に接続されている。
PMO S - F E T 8 5の ドレイ ン側は NMO S— F E T 8 7の ド レイ ン側と PMO S— F E T 8 6のゲー ト側に接続され、 PMO S - F E T 8 6の ドレイ ン側は NMO S— F E T ト 8 8の ドレイ ン側 と PMO S— F E T 8 5のゲー ト側に接続されている。 NMO S— F E T 8 7、 NMO S— F E T 8 8のソース側とバルク側は、 V S Lに接続されている。
PMO S - F E T 8 3及び NMO S— F E T 8 7のゲー ト側には イ ンパータ 8 1の出力が、 PMO S— F E T 8 4及び NMO S— F E T 8 8のゲ一 ト側にはィ ンバータ 8 0の出力が接続されている。
8 2はレベルシフ ト回路 6 3の出力信号を示す。 基準信号 6 1が VD Lの時には、 NMO S— F E T 8 7が導通状態となり、 NMO S— F E T 8 8が非導通状態になるため出力信号 8 2は V 0 となる 。 一方、 基準信号 6 1が V S Lの時には、 逆に NMO S— F E T 8 7が非導通状態とな り、 N M O S— F E T 8 8が導通状態になるた め出力信号 8 2は V S Lを出力している。
以上のよ う に、 レベルシフ ト回路 6 3にて基準信号 6 1の V D L と V S Lの振幅を、 V 0 と V S L間の振幅に変換した出力信号 8 2 が、 第 1論理回路 6 4に入力される。
図 6に示すよ う に、 第 1論理回路 6 4には、 V 0 と V S Lの 2種 類の電源が入力され、 レベルシフ ト回路 6 3からの出力信号を、 後 述する論理回路によ り処理を行う。 第 1論理回路 6 4は消費電力を 削減する等の目的によって、 様々な構成をとるこ とが出来るが、 最 も単純な動作の目的と しては、 第 1出力 ドライバ回路 6 5をスィ ッ チングするこ とである。 従って、 最も簡単な構成と して、 V 0 と V S L間でスィ ツチングするバッファ 1個の構成でもよい。
第 1論理回路 6 4で処理された信号は、 第 1 出力 ドライバ回路 6 5に入力される。 第 1 出力 ドライバ回路 6 5には、 V 0、 VD 2の 2つの電源が入力されている。 第 1 出力 ドライバ回路 6 5も、 第 1 論理回路 6 4 と同様に消費電力の削減、 出力イ ンピーダンス等の設 定によ り、 様々な構成が考えられる。 最も簡単な回路構成の一例を 図 9に示す。
図 9は図 6構成の第 1出力 ドライバ回路の一例回路構成図である 。 9 1は PMO S— F E Tであり、 9 2はNMO S— F E Tでぁる 。 9 1のソース側とバルク側は V 0の電源線に接続され、 ドレイ ン 側は NMO S— F E T 9 2の ドレイ ン側に、 NMO S— F E T 9 2 のソース側とバルク側は V D 2の電源線に接続されている。 また、 9 0は第 1論理回路 6 4からの出力信号を示している。
第 1出力 ドライバ回路 6 5は、 第 1論理回路 6 4からの出力信号 9 0が V 0の時は NMO S— F E T 9 2が導通状態になって V D 2 を、 一方、 V S Lの時は PMO S— F E T 9 1が導通状態になって V 0を VD D 6 6 と して出力する。
よって、 第 1 出力ブロ ック回路 6 2の動作をまとめると、 基準信 号 6 1が V D Lの時は、 V D D 6 6が V D 2 となり、 基準信号 6 1 が V S Lの時は、 VD D 6 6が V 0 となる動作を行う。
次に、 第 2出力ブロ ック回路 6 7の動作について図 6に沿って説 明する。 第 2出カブ口 ック回路 6 7は 2個の回路プロ ック 6 8及び 6 9で構成され、 6 8は第 2論理回路であり、 6 9は第 1 PMO S 一 F E Tのオープンドレイ ン回路からなる第 2出力 ドライバ回路を 示している。
第 2論理回路 6 8には、 V D L及び V S Lが入力され、 信号と し て基準信号 6 1 が入力される。 第 2論理回路 6 8の回路構成は図 1 0の前段で示すよ うに、 例えばイ ンバータが数段、 かつ偶数個接続 されている回路構成である。
第 2論理回路 6 8の出力は第 2出力 ドライバ回路 6 9に供給され る。 ここで、 第 2出力 ドライバ回路 6 9の詳細回路構成も図 1 0の 後段に示す。 図 1 0は第 2出力 ドライバ回路の一例回路構成図である。 1 0 1 は P MO S— F E Tを示している。 1 0 0は第 2論理回路 6 8の出 力であり 、 出力は PMO S— F E T 1 0 1のゲー ト側に入力される 。 P M O S— F E T 1 0 1のソース側とパルク側は、 V D Lに接続 されている。 PMO S— F E T 1 0 1の ドレイ ン側は V C C 7 0に 接続されていて、 その結果、 V C C 7 0は PMO S— F E T 1 0 1 によるオープン ドレイ ン出力となっている。 なお、 第 2論理回路 6 8は、 図示のよ う に、 例えば基準信号 6 1 を入力するイ ンバータ 1 0 2 と 1 0 3で構成されている。
従って、 第 2出力ブロ ック回路 6 7は、 基準信号 6 1 が V D Lの 時は、 PMO S— F E T 1 0 1が非導通状態になるため V C C 7 0 (図 6参照） はハイイ ンピーダンスの状態とな り、 V S Lの時は P MO S - F E T 1 0 1が導通状態になるため V C C 7 0は V D Lを 出力する という動作を行う。
次に、 第 3出力ブロ ック回路 7 1の動作について、 図 6に沿って 説明する。 第 3出力ブロ ック回路 7 1 は 2個の回路ブロ ック 7 2及 び 7 3で構成され、 7 2は基準信号 6 1 をクランプするクランプ回 路、 7 3は PMO S— F E Tのオープン ドレイ ン回路からなる第 3 出力 ドライバ回路を示している。 詳細構成を以下に説明する。
図 1 1 は図 6構成の第 3出力ブロ ック回路を構成するクランプ回 路の一例回路構成図である。 ク ランプ回路 7 2は基準信号 6 1 を V S Lにク ランプする回路である。 1 1 1 はコンデンサであり 、 1 1 2はダイオー ドであり、 1 1 3は第 1の抵抗である。 コンデンサ 1 1 1 の一方の端子は基準信号 6 1 に接続されており、 他方の端子は 、 ダイオー ド 1 1 2の力 ソー ドと第 1 の抵抗 1 1 3の一方に接続さ れ、 ダイオー ド 1 1 2のアノー ドと第 1 の抵抗 1 1 3の他方は V S Lの電源線に接続されている。 従って、 クランプ回路 7 2では、 基準信号 6 1 が V D Lの時は、 ダイオー ド 1 1 2が導通して V S Lにクランプされ、 一方、 基準信 号 6 1が V S Lの時はダイオー ド 1 1 2が導通しなくなり、 — VD Lの電位となり、 この信号が第 3出力 ドライバ回路 7 3に供給され る。
図 1 2は図 6構成の第 3出力 ドライバ回路の一例回路構成図であ る。 1 2 1は PMO S— F E Tを示している。 図 1 1のクランプ回 路 7 2の出力 1 2 0は PMO S— F E T 1 2 1のゲー ト側に入力さ れる。 P M O S— F E T 1 2 1のソース側とバルク側は、 V S Lに 接続されている。 PMO S— F E T 1 2 1 の ドレイ ン側は出力であ り、 V S S 7 4に供給される。 その結果、 V S S 7 4は PMO S— F E T 1 2 1によるオープンドレイ ン出力となっている。
従って、 第 3出力ブロ ック回路 7 1 は、 基準信号 6 1が V D Lの ときは、 PMO S - F E T 1 2 1が非導通状態になるため V S S 7 4はハイイ ンピーダンスの状態とな り、 基準信号 6 1 が V S Lのと きは PMO S— F E T 1 2 1が導通状態になるため V S S 7 4は V S Lを出力するという動作を行う。
以上が図 6に示す本発明の揺動電源集積回路 1 8の基本動作であ る。 しかし、 ここで実際に揺動電源集積回路 1 8を揺動電源法によ る電源生成回路と して実使用する場合には、 外付けのコンデンサを 接続する必要がある。
図 1 3は図 6構成の電源生成回路に外付けコンデンサを接続した ブロ ック図である。 本図の 1 3 0は第 1 コンデンサであり、 1 3 1 は第 2 コンデンサである。 第 1 コンデンサ 1 3 0は一方の端子を V D D 6 6に接続し、 他方の端子を V S S 7 4に接続している。 また 第 2 コンデンサ 1 3 1 は一方の端子を V S S 7 4に、 他方の端子を V C C 7 0に接続している。 ここで、 第 1 コンデンサ 1 3 0、 第 2 コンデンサ 1 3 1 ともに容量は使用するパネルの大きさ、 駆動周波 数等によ り、 適当な大きさを選択される。
図 1 4は図 6構成の揺動電源集積回路が生成する揺動電源の波形 図である。 図中、 1 4 0は V 0、 1 4 1 は V D 2、 1 4 2は V D L 、 1 4 3は V S Lを示している。 また 1 4 4は基準信号、 1 4 5は VD D、 1 4 6は V C C、 1 4 7は V S Sを示している。
出力である VD D ( 1 4 5 ) 、 V C C ( 1 4 6 ) 、 V S S ( 1 4 7 ) において、 基準信号 1 4 4が VD Lのとき、 VDD ( 1 4 5 ) は V D 2 ( 1 4 6 ) であり、 V C C ( 1 4 6 ) は （VD L— ( V 0 — V D 2 ) ) であり、 V S S ( 1 4 7 ) は （V S L— ( V 0 - V D 2 ) ) の電位を出力する。 基準信号 1 4 4が V S Lのときは、 V D D ( 1 4 5 ) は V 0 1 4 0であり、 V C C ( 1 4 6 ) は VD Lであ り、 V S S ( 1 4 7 ) は V S Lの電位を出力する。
従って、 以上のよ うな回路構成を持つ集積回路化した揺動電源集 積回路を用いることによ り、 揺動電源法による電源発生が可能とな る。
図 1 5は図 6構成の放電回路の一例回路構成図であり、 図 6の放 電回路 7 5の詳細構成を示している。 放電回路 7 5には、 V D L と V S Lと V S Sの電源線が接続されている。 1 5 0は PMO S— F E Tであり、 1 5 1 は抵抗であり、 1 5 2は PMO S— F E Tであ り 、 1 5 3は抵抗である。 PMO S— F E T 1 5 0のソース側とバ ルク側は V D Lに接続されており、 ゲ一 ト側は V S Lに接続されて いる。 また ドレイン側は抵抗 1 5 1 と PMO S— F E T 1 5 2に接 続されている。 PMO S— F E T 1 5 2のソース側とバルク側は V S Lに接続されていて、 また ドレイ ン側は抵抗 1 5 3に接続されて いる。 抵抗 1 5 1 の一方と抵抗 1 5 3の一方は、 ともに V S Sに接 続されている。 また、 1 3 1 は図 1 3で示した外付けのコンデンサ を示している。
全体のシステム使用時、 つま り VD Lが入力されている状態では 、 PMO S— F E T 1 5 0のゲー ト側には、 PMO S— F E T 1 5 0の V t h以上の電位差、 つま り、 この時は V D L と V S Lの電位 差が印加されているため導通状態になっている。 ここで、 PMO S - F E T l 5 0の導通状態でのオン抵抗値と抵抗 1 5 1 の抵抗値の 比を調整するこ とによ り、 PMO S— F E T 1 5 0の ドレイ ン側の 電位を少なく とも V S L - V t h以上の電圧にするこ とで、 PMO S - F E T 1 5 2のゲー ト側には V t hを越えた電圧が印加されな いこ とから、 非導通状態になる。 よって、 システム使用時には、 P MO S— F E T 1 5 2、 抵抗 1 5 3を介して、 V S L と V S Sが導 通することはない。
システムが非使用時、 つま り電源が切られた時には、 V D Lが V S Lに近づいていく。 V D Lの電位が PMO S— F E T 1 5 0の V t h以下になる と、 P M O S— F E T 1 5 0が非導通状態になる。
PMO S - F E T 1 5 0が非導通状態になる と、 PMO S— F E T 1 5 0の ドレイ ン側は V S Sになる。 従って PMO S— F E T 1 5 2のゲー ト側にも V S Sが印加される。 ここで、 特に基準信号が V D Lの時に、 電源が切られた時には、 V S Sは P M O S _ F E T 1 5 2の V t hを越えているため、 直ちに PMO S— F E T 1 5 2 が導通状態になる。
従って、 V S Lと V S S力 PMO S— F E T 1 5 2 と抵抗 1 5 3を介して導通するこ とにな り、 外付けのコンデンサ 1 3 1 に蓄え られた電荷が放電され、 V S Sが V S Lの電位とほぼ同電位となる 。 1 5 3は放電時に電流を制限し、 他の素子の破壊を防止する役目 であり、 適度な抵抗値を設定するこ とでよい。
以上のよ うな動作を行う こ とで、 走査線駆動回路が選択期間中に 電源を切られても印加されている駆動電圧を放電回路の動作によ り 電荷をなくすことができるため、 直流成分が印加され続けるよ うな ことを防止できる。
図 1 6は図 6構成の第 1出力ブロ ック回路を構成する第 1論理回 路と第 1出力 ドライバ回路の一例構成図である。 なお、 6 4は図 6 の第 1論理回路 6 4であり、 6 5は第 1 出力 ドライバ回路 6 5であ る。
第 1論理回路 6 4において、 1 6 0はバッファを示しており、 バ ッファ 1 6 0の入力には図 6で示したレベルシフ ト回路 6 3の出力 が接続されている。 1 6 1は第 1 出力選択回路であり、 1 6 2は第 2出力選択回路である。 これらの出力選択回路は 1個の OR回路と 1個の AND回路で構成されている。 即ち、 1 6 3は出力選択回路 1 6 1 を構成する O R回路を、 1 6 4は出力選択回路 1 6 1 を構成 する AND回路を示している。 また、 1 6 5は第 1 出力設定端子で あり、 1 6 6は第 2出力設定端子である。 また、 1 6 7及び 1 6 8 はイ ンバータであり、 イ ンパータ 1 6 7の入力は第 1出力設定端子 1 6 5に接続されている。 また、 イ ンバータ 1 6 8の入力は第 2出 力設定端子 1 6 6に接続されている。
第 1出力選択回路 1 6 1の OR回路 1 6 3の入力の一方は第 1 出 力設定端子 1 6 5に接続され、 入力の他方はバッファ 1 6 0の出力 に接続されている。 また第 1出力選択回路 1 6 1の AND回路 1 6 4の入力の一方は、 イ ンバータ 1 6 7の出力に接続され、 入力の他 方はバッファ 1 6 0の出力に接続されている。 第 2出力選択回路 1 6 2には、 第 1 出力設定端子 1 6 5の代わりに第 2出力設定端子 1 6 6が接続され、 イ ンバータ 1 6 7の出力の代わりにイ ンバータ 1 6 8の出力が接続されている以外は全く 同じ構成となっている。 次に第 1 出力 ドライバ回路 6 5の構成について説明する。 1 6 9 は第 1 出力 ドライバであり、 1 7 0は第 2出力 ドライバである。 基 本的には第 1 出力 ドライバ 1 6 9及び第 2出力 ドライバ 1 7 0は、 図 9で示した構成をしている。 図 9構成では PMO S— F E Tと N MO S - F E Tのゲー ト側が短絡され、 第 1論理回路 6 4からの出 力 9 0を入力しているが、 図 1 6構成では、 各々のゲー ト側は、 O R回路もしく は AND回路の出力側に接続されている。 一方、 第 1 出力 ドライバ 1 6 9の出力と第 2出力 ドライバ 1 7 0の出力は短絡 され、 VD D 6 6 となっている。
第 1 出力 ドライ ノ 1 6 9の PMO S— F E Tのゲー ト側入力には 、 上述のよ うに、 第 1 出力設定回路 1 6 1の O R回路 1 6 3の出力 が接続され、 NMO S _ F E Tのゲー ト側入力には、 AND回路 1 6 4の出力が接続されている。 また第 2出力 ドライ ノ 1 7 0にも、 同様に第 2出力設定回路 1 6 2の出力が接続されている。
次に、 第 1 出力設定端子 1 6 5及び第 2出力設定端子 1 6 6 とも にハイ レベルが入力されている場合を説明する。 ここで、 第 1論理 回路 6 4の論理信号のレベルは既に説明したよ うに、 ハイ レベルは V 0であり、 口 一レベルは V S Lである。
第 1 出力設定端子 1 6 5がハイ レベルである時は、 バッ フ ァ 1 6 0への入力がハイ レベルの場合でも、 ローレベルの場合でも、 O R 回路 1 6 3の出力はハイ レベルとなり、 AND回路 1 6 4の出力は 口 一レベルとなっている。 従って、 第 1 出力 ドライバ 1 6 9の出力 はハイイ ンピーダンスの状態になり、 第 2出力 ドライバ 1 7 0も同 様な状態を示している。
次に第 1 出力設定端子 1 6 5及び第 2出力設定端子 1 6 6 ともに ローレベルが入力されている場合を説明する。 第 1出力設定端子 1 6 5力 sローレベルで、 ノ ッ フ ァ 1 6 0への入力がハイ レベルである 時、 O R回路 1 6 3の出力及び AN D回路 1 6 4の出力ともにハイ レベルとなる。 従って、 第 1 出力 ドライ ノ 1 6 9の出力は NMO S — F E Tが選択され V D 2が出力されている。
次にノ ッファ 1 6 0への入力がローレべノレのときは、 OR回路 1 6 3の出力及び AND回路 1 6 4の出力はローレベルとなる。 従つ て、 第 1出力 ドライ ノく 1 6 9の出カは PMO S— F E Tが選択され V 0が出力される。 そして第 2出力 ドライバ 1 7 0も同様な動作を 行う。
こ こで、 第 1出力設定端子 1 6 5が口一レベルで、 第 2出力設定 端子 1 6 6がハイ レベルの場合を考える。 このよ う な場合、 第 1 ド ライバ 1 6 9は基準信号の入力極性によって、 V 0または VD 2を 出力する。 しかし、 第 2 ドライバ 1 7 0は基準信号の入力極性にか かわらず、 出力はハイイ ンピーダンス状態となっている。 こ うする こ とで、 第 1 出力設定端子 1 6 5及び第 2出力設定端子 1 6 6を両 方ともローレベルに設定した時の半分の出力イ ンピーダンスにする こ とができる。 従って、 同じチップを使って表示パネルサイズ等に よって最適な出力イ ンピーダンスに変えるこ とができるため、 必要 以上に低イ ンピーダンスとならず貫通電流も削減でき、 低消費電力 化になる。 本発明では、 出力の設定を 2つのみと したが、 2つ以上 の場合についても同様な構成をとるこ とで、 よ り きめ細かな設定が 可能となる。
産業上の利用可能性
本発明のよ うに摇動電源法の電源生成回路を集積回路化し、 液晶 表示装置に組み込むこ とによ り、 低消費電力化、 小型化、 低コス ト 化が可能となり、 設計及び製造上も利点が多く 、 製品の信頼性が向 上するので、 産業上の利用可能性は非常に高い。

Claims

請 求 の 範 囲
1 . 複数のデータ線を有する第 1 の透明基板と前記データ線と交 差する複数の走査線を有する第 2の透明基板の間に液晶を挟持して なる液晶パネルと、 前記複数のデータ線に接続するデータ線駆動集 積回路と、 前記複数の走査線を駆動する走査線駆動集積回路とを備 える液晶表示装置において、
前記データ線駆動集積回路を前記第 1 の透明電極基板上に実装し 、 前記走査線駆動集積回路を前記第 2 の透明基板上に実装すると と もに、 前記走査線駆動集積回路の電源電位を液晶駆動の交流化信号 に応じて振幅を一定にして揺動させるための揺動電源集積回路を、 前記第 1 の透明基板または前記第 2 の透明基板上に直接実装して配 置したことを特徴とする液晶表示装置。
2 . 前記揺動電源集積回路は、 単一のチップで構成し、 前記第 2 の透明基板上に直接実装して配置したこ とを特徴とする請求項 1 に 記載の液晶表示装置。
3 . 前記揺動電源集積回路は、 揺動電源の振幅を規定する昇圧回 路の出力と、 液晶駆動の交流化信号とを入力と して取り込むことを 特徴とする請求項 1又は 2に記載の液晶表示装置。
4 . 前記揺動電源集積回路は、 第 1 出力ブロ ック回路、 第 2出力 ブロ ック回路、 及び第 3出力ブロ ック回路からなる 3つの出カブ口 ック回路と、 1つの放電ブロ ック回路で構成され、
前記第 1 出力ブロ ック回路は外部よ り入力される基準信号の振幅 を所定の振幅に変換するレベルシフ ト回路と、 前記レベルシフ ト回 路によ り レベル変換された基準信号のタイ ミ ングを制御する第 1論 理回路と、 前記第 1論理回路の出力を出力する第 1 出力 ドライバ回 路で構成され、 前記第 2出力ブロ ック回路は前記基準信号のタイ ミ ングを制御す る第 2論理回路と、 前記第 2論理回路の値を出力する第 2出力 ドラ ィバ回路で構成され、
前記第 3出力ブロ ック回路は前記基準信号をクランプするクラン プ回路と、 前記クランプ回路の値を出力する第 3出力 ドライバ回路 で構成され、
前記放電ブロ ック回路はシステム電源がオフされるのを検出する 検出回路と、 前記検出回路で検出された信号によ り前記第 3出力 ド ライバ回路を短絡させる放電回路で構成されることを特徴する請求 項 1又は 2に記載の液晶表示装置。
5 . 前記揺動電源集積回路は、 第 1出力ブロ ック回路、 第 2出力 プロ ック回路、 第 3出カブ口 ック回路からなる 3つの出カブ口 ック 回路と、 1つの放電ブロ ック回路で構成され、
前記第 1 出力ブロ ック回路は外部よ り入力される基準信号の振幅 を所定の振幅に変換するレベルシフ ト回路と、 前記レベルシフ ト回 路によ り レベル変換された基準信号のタイ ミ ングを制御する第 1論 理回路と、 前記第 1論理回路から出力された信号がゲー トに接続さ れたインバータで構成される第 1出力 ドライバ回路で構成され、 前記第 2出力ブロ ック回路は前記基準信号のタイ ミ ングを制御す る第 2論理回路と、 前記第 2論理回路からの出力信号がゲー トに接 続された第 1 の P M O S - F E Tのオープン ドレイ ン回路からなる 第 2出力 ドライバ回路で構成され、
前記第 3出力ブロ ック回路は前記基準信.号をクランプするクラン プ回路と、 前記クランプ回路からの出力信号がゲー トに接続された 第 2 の P M O S— F E Tのオープン ドレイ ン回路からなる第 3出力 ドライバ回路で構成され、
前記放電ブロ ック回路はシステム電源がオフされるのを検出する 検出回路と、 前記検出回路で検出された信号によ り前記第 3出力 ド ライバ回路を短絡させる放電回路で構成されるこ とを特徴とする請 求項 1又は 2に記載の液晶表示装置。
6. 前記ク ランプ回路は、 コンデンサの一方が入力である基準信 号に接続され、 も う一方が第 1のダイオー ドの力 ソー ドと、 第 1の 抵抗の一方と、 前記第 2の PMO S— F E Tのゲー トに接続されて おり、 前記第 1のダイオー ドのアノー ドと前記第 1の抵抗のも う一 方は、 前記第 2の PMO S— F E Tのソース とバルクに接続された 構成を備えるこ とを特徴とする請求項 4又は 5に記載の液晶表示装
7. 前記放電ブロ ック回路は、 第 3の PMO S— F E Tのソース とバルクが前記第 1の PMO S— F E Tのソース とバルクに接続さ れ、 ゲー トは前記第 2の PMO S— F E Tのソースとバルクに接続 され、 ドレイ ンは第 4の PMO S— F E Tのゲー ト と、 第 2の抵抗 に接続されて、 前記第 4の PMO S— F E Tのソースとバルクは前 記第 2の PMO S— F E Tのソースとバルクに接続され、 ドレイ ン は第 3の抵抗に接続され、 前記第 3の抵抗の一方は前記第 2の抵抗 と前記第 2の PMO S— F E Tの ドレイ ンに接続された回路構成を 備えるこ とを特徴とする請求項 4又は 5に記載の液晶表示装置。
8. 前記第 1出力ブロ ック回路は、 複数の PMO S— F E Tと複 数の NMO S— F E Tで構成され、 前記 PMO S— F E T、 前記 N MO S— F E Tの各々のゲー ト入力には、 外部からの出力設定端子 によって、 前記複数の PMO S— F E Tの一部と前記複数の NMO S— F E Tの一部を、 前記基準信号にかかわらず、 常時オフできる 機能を持つ出力選択回路を備えるこ とを特徴とする請求項 4又は 5 に記載の液晶表示装置。
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