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WO2002019539A9 - Decodeur a sortie ponderee - Google Patents

Decodeur a sortie ponderee

Info

Publication number
WO2002019539A9
WO2002019539A9 PCT/JP2001/007576 JP0107576W WO0219539A9 WO 2002019539 A9 WO2002019539 A9 WO 2002019539A9 JP 0107576 W JP0107576 W JP 0107576W WO 0219539 A9 WO0219539 A9 WO 0219539A9
Authority
WO
WIPO (PCT)
Prior art keywords
log likelihood
decoding
probability
information
soft output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2001/007576
Other languages
English (en)
French (fr)
Other versions
WO2002019539A1 (fr
Inventor
Toshiyuki Miyauchi
Kouhei Yamamoto
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to EP01961290A priority Critical patent/EP1315302A4/en
Publication of WO2002019539A1 publication Critical patent/WO2002019539A1/ja
Publication of WO2002019539A9 publication Critical patent/WO2002019539A9/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2957—Turbo codes and decoding
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2903—Methods and arrangements specifically for encoding, e.g. parallel encoding of a plurality of constituent codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6566—Implementations concerning memory access contentions

Definitions

  • the present invention relates to a soft output decoding device and a soft output decoding method for performing soft output decoding, and a decoding device and a decoding method suitable for iterative decoding.
  • BACKGROUND ART In recent years, research has been conducted to reduce the symbol error rate by making the decoded output of an inner code in a concatenated code or the output of each iterative decoding operation in an iterative decoding method soft, to reduce the symbol error rate. Research on the law has been actively conducted.
  • digital information is convolutionally coded by a coding device 1001 provided in a transmitting device (not shown), and the output is passed through a memoryless communication channel 1002 with noise. It is assumed that the data is input to a receiving device (not shown) via the receiving device, decoded by the decoding device 1003 provided in the receiving device, and observed.
  • the transition probability P t (m I m,) between the states is defined by the following equation (1).
  • P r ⁇ AIB ⁇ shown on the right side of the above equation (1) is the conditional probability that A occurs under the condition that B occurs.
  • the no-memory storage channel 1002 with noise receives Y and outputs Y.
  • the transition probabilities of the no-memory memory channel 1002 with noise are defined using the transition probabilities P r ⁇ yj IX of each symbol for all t (1 ⁇ t ⁇ T), as shown in the following equation (3). can do.
  • Equation (4) represents the likelihood of the input information at time t when ⁇ is received, and is the soft output that should be originally obtained.
  • the soft output can be expressed as the following equation (8).
  • the decoding apparatus 1003 when performing the soft output decoding by applying the BCJR algorithm, the decoding apparatus 1003 obtains the soft output t by going through a series of steps shown in FIG. 3 based on these relationships.
  • step S1001 the decoding device 1003 uses the above equations (9) and (11) to obtain a probability t (m) every time yt is received. ⁇ beauty ⁇ t (m ', m) is calculated.
  • step S1002 the decoding device 1003 determines that all the sequences ⁇ ⁇ Then, the probability /? T (m) is calculated for each state m at all times t using the above equation (10).
  • step S 1003 The decoder 1003 in step S 1003, step S 10 01, and step probability calculated in S 1002 shed t,? T and substituting into the above equation (8) ⁇ t, soft-output human t at each time t Is calculated.
  • the decoding device 1003 can perform soft output decoding to which the BCJR algorithm is applied by going through such a series of processing.
  • Max— L 0 g—BCJR algorithm expresses the probabilities t , / 5 t , ⁇ ”, and the soft output person t using logarithmic logarithm, using the product of probabilities as shown in the following equation (1 2).
  • the probability sum operation is approximated by the logarithm maximum value operation as shown in the following equation (13).
  • Y) is a function that selects the one with the larger value of x and y.
  • I a t im sgn-log (a f ⁇ » ⁇ ))
  • I f (w) sgn-log ( t (m))
  • the decoding device 1003 can process both positive and negative values, so the constant sgn is either "+1" or "1-1". However, when the decoding device 1003 is configured as hardware, it is preferable to invert the negative sign of the calculated negative value and treat it as a positive value in order to reduce the number of bits. Is desirable.
  • the decoding device 1003 is configured as a system that handles only negative values as the log likelihood, the constant sgn takes "+1" and the decoding device 1003 assumes the log likelihood. If the system is configured to handle only positive values, take "1-1". In the following, an algorithm considering such a constant s gn will be described.
  • the decoding apparatus 1003 performs soft processing based on these relations through a series of steps shown in FIG. Find the output.
  • the decoding device 1003 uses the above equations (15) and (17) every time y t is received in step S1011, log-likelihood I at (m) and I ⁇ t (m,, m) is calculated.
  • step S1012 after receiving all of the sequence ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ , the decoding device 1003 uses the above equation (16) to calculate each state m at all times t. Calculate the log likelihood (m).
  • the decoding device 1 0 0 3 in step S 1 0 1 3, Step S 1 0 1 1 and Step S 1 0 1 Facial log likelihood I calculated at 2 t, I? T and I top ⁇ formula Substituting into (18), the log soft output I at each time t is calculated.
  • the decoding device 1003 can perform soft output decoding to which the Max-L0g-BJR algorithm is applied by going through such a series of processing.
  • the amount of operation can be significantly reduced as compared with the BJJ algorithm.
  • the Log-BCJR algorithm improves the approximation accuracy of the Ma X-L0g-BCJR algorithm. Specifically, the Log-BCJR algorithm transforms the sum of probabilities shown in the above equation (13) by adding a correction term as shown in the following equation (19), This is to find the exact log value.
  • the correction shall be referred to as 1 og-sum correction
  • the operation shown on the left side of the above equation (19) is referred to as a 10 g-sum operation, and the operator of the 10 g-sum operation is referred to as "SS Pietrobon,” “Implemn tation and performance of a turbo / MAP decoder ", Int. J. Satellite Co-band un., vol. 16, pp. 23-46, Jan. -Feb. 1998". ), It is expressed as "#" (however, "E” in this paper) for convenience.
  • the log likelihood I at, I 5 t and the log soft output I person t in the L 0 g—BCJR algorithm are given by the following equations (24) to (26), respectively. Can be represented as shown. Since the log likelihood Iat is represented by the above equation (17), its description is omitted here.
  • the cumulative addition operation of the 10 g-sum operation in the right-hand state m, in the above equation (24) is obtained in the state m 'where the transition to the state m exists, and the above equation (25)
  • the accumulative addition operation of the 10 g-sum operation in the state m on the right side of in shall be determined in the state m in which there is a transition from state m.
  • the cumulative addition operation of the 10 g—sum operation of the first term on the right side in the above equation (26) is performed in the state m, where the transition to the state m exists when the input is “1”.
  • the cumulative addition operation of the log-sum operation in the second term shall be obtained in state m 'where there is a transition to state m when the input is "0". Therefore, when soft output decoding is performed by applying the Log-BCJR algorithm, the decoding apparatus 1003 obtains a soft output based on these relations by going through the series of steps shown in FIG. be able to.
  • the decoding apparatus 1003 uses the above equations (24) and (17) to obtain the log likelihood I at every time y t is received in step S1011. (m) and I ⁇ t (m,, m) is calculated.
  • step S1012 after receiving all of the sequence Y, the decoding apparatus 1003 uses the above equation (25) to calculate the log likelihood I? Calculate t (m).
  • step S1013 the decoding apparatus 1003 substitutes the log likelihood I / I / 5t and Iat calculated in step S1011 and step S1012 into the above equation (26), The log soft output I At at each time t is calculated.
  • the decoding apparatus 1003 can perform soft output decoding to which the Log-B CJR algorithm is applied by going through such a series of processing.
  • ROM Read Only Memory
  • Such a Log-BCJR algorithm increases the amount of computation compared to the Max-Log-B CJR algorithm, but does not include the product operation, and its output is the same as that of the BCJR algorithm except for the quantization error. It is nothing but the logarithmic value of the soft output itself.
  • the above-mentioned BCJR algorithm, Max—L 0 g—BCJR algorithm or L 0 g—BCJR algorithm is an algorithm that enables decoding of a trellis code such as a convolutional code.
  • the present invention can also be applied to decoding of a code generated by connecting a plurality of element encoders via an interleaver. That is, the BCJR algorithm, the Max-L0g-BCJR algorithm or the L0g-BCJR algorithm are parallel concatenated convolutional codes (PCCC) or cascade concatenated convolutional codes (PCCC).
  • SCCC Turbo-coded modulation
  • PCCC or SCCC Turbo-coded modulation
  • TTCM Turbo Trellis Coded Modulation
  • SCTCM tandem concatenated Trellis Coded Modulation
  • the decoding device that decodes these PC CC, S CCC, TT CM or SCT CM uses a maximum posterior probability (MAP) based on the BCJR algorithm, Max-Log-BCJ R algorithm, or LogB CJR algorithm. So-called iterative decoding is performed among a plurality of decoders that perform decoding.
  • MAP maximum posterior probability
  • each decoder when the code is punctured, the information necessary for performing the soft output decoding indicates a position where there is no code output such as a punctured position. Erase location information needs to be entered. This erase position The information must be separately stored at least until the log likelihood I is calculated.Therefore, each decoder must take measures such as providing a storage circuit that holds this erasure position information. However, this was a factor that put pressure on the circuit scale.
  • each decoder decodes the parallel path as two paths even though the transition source state is the same and the transition destination state is the same, and can be simulated as one path. There is a need. In particular, in each decoder, the number of paths to be considered when calculating the log likelihood I, 1? Increases, so the processing load becomes large.
  • An object of the present invention is to provide a soft-output decoding device and a soft-output decoding method that can reduce the processing load and increase the processing speed without deteriorating performance. It is another object of the present invention to provide a decoding apparatus and a decoding method suitable for iterative decoding that can reduce the processing load and increase the processing speed without deteriorating performance.
  • An object of the present invention is to provide a soft-output decoding device and a soft-output decoding method capable of decoding with a simple configuration having a small circuit scale. Also, the present invention provides a decoding device suitable for iterative decoding that can decode with a simple configuration having a small circuit scale, and It is an object to provide a decoding method.
  • the soft output decoding apparatus and method according to the present invention obtains a log likelihood that expresses the probability of passing through an arbitrary state based on a received value that is a soft input.
  • the soft output decoding apparatus and method according to the present invention that achieves the above object obtains a log likelihood in which the probability of passing an arbitrary state is logarithmically expressed based on a received value that is a soft input
  • a soft output decoding apparatus and method for decoding using this log likelihood comprising: a first log likelihood logarithmic representation of a first probability determined by a code output pattern and a received value for each received value.
  • First probability calculating means for calculating the degree
  • first probability distributing means for distributing the first log likelihood so as to correspond to a branch on a trellis according to a code configuration, and a state of a transition source
  • a parallel path processing means for bundling the first log likelihood corresponding to the parallel path when decoding a code including a parallel path having the same and the same transition destination state.
  • the soft output decoding apparatus and method according to the present invention obtains a log likelihood that expresses the probability of passing through an arbitrary state based on a received value that is a soft input.
  • a soft output decoding apparatus and method for decoding using likelihood comprising: for each received value, a first log likelihood logarithmically expressing a first probability determined by a code output pattern and the received value.
  • a second probability calculating means for calculating a second log likelihood in logarithmic notation of the probability of 2 and respective states in the reverse order of time series from the truncated state for each received value based on the first log likelihood.
  • a third probability calculating means for calculating a third log likelihood in logarithmic notation of a third probability leading to, a first log likelihood, a second log likelihood, and a third log likelihood
  • a soft output calculating means for calculating a log soft output in which the soft output at each time is logarithmically expressed, wherein the second probability calculating means calculates a second log likelihood in a process of calculating a second log likelihood.
  • Two The sum of the log likelihood and the first log likelihood is supplied to a soft output calculating means.
  • FIG. 2 is a diagram for explaining a trellis in a conventional encoding apparatus, and is a diagram for explaining the contents of probabilities,? And?.
  • FIG. 3 is a flowchart illustrating a series of steps in performing a soft output decoding by applying a BJR algorithm in a conventional decoding device.
  • FIG. 4 is a flowchart illustrating a series of steps in performing a soft-output decoding by applying a Max-Log-BCJR algorithm in a conventional decoding device.
  • FIG. 5 is a block diagram illustrating a configuration of a communication model to which the data transmission / reception system shown as an embodiment of the present invention is applied.
  • FIG. 6 is a block diagram illustrating a configuration of an example of an encoding device in the data transmission / reception system, and is a block diagram illustrating a configuration of an encoding device that performs encoding by PCC.
  • FIG. 7 is a block diagram illustrating a configuration of an example of a decoding device in the data transmission / reception system, and is a block diagram illustrating a configuration of a decoding device that decodes a code by the encoding device illustrated in FIG. It is.
  • FIG. 8 is a block diagram illustrating a configuration of an example of an encoding device in the data transmission / reception system, and is a block diagram illustrating a configuration of an encoding device that performs SCCCC encoding.
  • FIG. 9 is a block diagram illustrating a configuration of an example of a decoding device in the data transmission / reception system, and is a block diagram illustrating a configuration of a decoding device that performs code decoding by the encoding device illustrated in FIG. It is.
  • FIG. 10 is a block diagram illustrating a schematic configuration of the element decoder.
  • FIG. 11 is a block diagram illustrating a detailed configuration of a left half portion of the same element decoder.
  • C is a block diagram illustrating a detailed configuration of a right half portion of the same element decoder c.
  • FIG. 13 is a block diagram illustrating a configuration of a decoded reception value selection circuit provided in the same element decoder.
  • FIG. 14 is a block diagram illustrating a configuration of an edge detection circuit provided in the element decoder.
  • FIG. 15 is a block diagram illustrating a schematic configuration of a soft output decoding circuit included in the element decoder.
  • FIG. 16 is a block diagram illustrating the detailed configuration of the left half of the soft output decoding circuit.
  • FIG. 17 is a block diagram illustrating a detailed configuration of a right half portion of the soft output decoding circuit.
  • FIG. 18 is a block diagram illustrating a configuration example of a Posencraft type convolutional encoder.
  • FIG. 19 is a block diagram illustrating another configuration example of the Posencraft type convolutional encoder.
  • FIG. 20 is a block diagram illustrating a configuration example of a Massy type convolutional encoder.
  • FIG. 21 is a block diagram illustrating another configuration example of the Massy type convolutional encoder.
  • FIG. 22 is a block diagram illustrating a specific configuration example of the convolutional encoder illustrated in FIG.
  • FIG. 23 is a diagram illustrating a trellis in the convolutional encoder shown in FIG.
  • FIG. 24 is a professional / successful diagram for explaining a specific configuration example of the convolutional encoder shown in FIG.
  • FIG. 25 is a diagram illustrating a trellis in the convolutional encoder shown in FIG.
  • FIG. 26 is a block diagram illustrating a specific configuration example of the convolutional encoder illustrated in FIG.
  • FIG. 27 is a diagram illustrating a trellis in the convolutional encoder shown in FIG. You.
  • FIG. 28 is a block diagram illustrating a specific configuration example of the convolutional encoder illustrated in FIG.
  • FIG. 29 is a diagram illustrating a trellis in the convolutional encoder shown in FIG.
  • FIG. 30 is a block diagram illustrating a configuration of an internal erasure information generation circuit included in the soft output decoding circuit.
  • FIG. 31 is a block diagram illustrating a configuration of a termination information generation circuit included in the soft output decoding circuit.
  • FIG. 32 is a block diagram illustrating a configuration of a received value and prior probability information selection circuit included in the soft output decoding circuit.
  • FIG. 33 is a block diagram illustrating a configuration of an Ia calculation circuit included in the soft output decoding circuit.
  • FIG. 34 is a block diagram illustrating a configuration of an I y distribution circuit included in the soft output decoding circuit.
  • FIG. 35 is a block diagram illustrating a configuration of a parallel path processing circuit for I ⁇ 0 included in the Ia distribution circuit.
  • FIG. 36 is a block diagram illustrating a configuration of a parallel path lug-sum operation circuit included in the I0 parallel path processing circuit.
  • FIG. 37 is a block diagram illustrating a configuration of an I-line calculation circuit included in the soft-output decoding circuit.
  • FIG. 38 is a block diagram illustrating the configuration of the addition / comparison / selection circuit included in the I-parameter calculation circuit, in which two paths arrive from each state on the trellis to the state at the next time.
  • FIG. 4 is a block diagram illustrating a configuration of an addition / comparison / selection circuit that performs processing on various codes.
  • FIG. 39 is a block diagram illustrating a configuration of a correction term calculation circuit included in the addition / comparison / selection circuit.
  • FIG. 40 is a block diagram for explaining the configuration of the addition / comparison / selection circuit included in the I-parameter calculation circuit, and includes four lines from each state on the trellis to the state at the next time.
  • FIG. 3 is a block diagram illustrating a configuration of an addition / comparison / selection circuit that performs processing on a code that reaches a path.
  • FIG. 41 is a block diagram illustrating a configuration of an I ⁇ + I key calculation circuit included in the I-parameter calculation circuit.
  • FIG. 42 is a block diagram illustrating a configuration of an I? Calculation circuit included in the soft output decoding circuit.
  • FIG. 43 is a block diagram illustrating the configuration of the addition / comparison / selection circuit included in the I-calculation circuit, in which two paths arrive from each state on the trellis to the state at the next time.
  • FIG. 2 is a block diagram illustrating a configuration of an addition / comparison / selection circuit that performs processing on various codes.
  • Fig. 44 is a block diagram illustrating the configuration of the addition / comparison / selection circuit of the I? Calculation circuit, in which four paths arrive from each state on the trellis to the state at the next time.
  • FIG. 6 is a block diagram illustrating a configuration of an addition / comparison / selection circuit that performs processing on various codes.
  • FIG. 45 is a block diagram illustrating a configuration of a soft output calculation circuit included in the soft output decoding circuit.
  • FIG. 46 is a block diagram illustrating a configuration of a 10 g-s Um operation circuit included in the soft output calculation circuit.
  • FIG. 47 is a block diagram illustrating a configuration of a reception value or prior probability information separation circuit included in the soft output decoding circuit.
  • FIG. 48 is a block diagram illustrating a configuration of an external information calculation circuit included in the soft output decoding circuit.
  • FIG. 49 is a block diagram illustrating a configuration of a hard decision circuit included in the soft output decoding circuit.
  • FIG. 50 is a block diagram for explaining the concept of RAM for delay in the interleaver provided in the same element decoder.
  • FIG. 51 is a block diagram for explaining the concept of the delay RAM, and is a block diagram for explaining that it is composed of a plurality of RAMs.
  • FIG. 52 is a block diagram for explaining the concept of the RAM for delay.
  • FIG. 4 is a block diagram for explaining how addresses generated by a control circuit of the interpolator are appropriately converted and given to each RAM.
  • FIG. 53 is a block diagram for explaining the concept of an interleaving RAM in the interleaver.
  • Figure 54 is a block diagram for explaining the concept of the interleave RAM. Based on the sequential write address and random read address, it is converted to the addresses used for punctures A and B.
  • FIG. 4 is a block diagram for explaining a state given to each RAM.
  • FIG. 55A is a diagram for explaining random interleave for input data of one symbol performed by the interleaver.
  • FIG. 55B is a diagram for explaining random-interleave for two-symbol input data performed by the receiver.
  • FIG. 55C is a diagram for explaining an interleave operation for input data of two symbols performed by the interleaver.
  • FIG. 55D is a diagram for explaining paired interleaving of two-symbol input data performed by the interleaver.
  • FIG. 55E shows random interleaving for input data of 3 symbols performed by the interleaver
  • F is a diagram for explaining inline interleaving for input data of 3 symbols.
  • FIG. 55G is a diagram for explaining paired interleave for input data of three symbols performed by the interleaver.
  • FIG. 56 is a block diagram illustrating the configuration of the interleaver.
  • FIG. 57 is a block diagram illustrating a configuration of an odd-length delay compensation circuit included in the connector.
  • FIG. 58 is a block diagram illustrating a configuration of a storage circuit included in the interleaver.
  • FIGS. 59A to 59D are diagrams for explaining a method of using the RAM of the receiver when random interleaving is performed on one symbol of input data.
  • Figure 59A shows the RAM for delay
  • Figure 59B shows the RA for in-leave.
  • M shows the RAM for the address
  • FIG. 59D shows the unused RAM.
  • FIGS. 60A to 60D are diagrams for explaining a method of using the RAM of the interleaver in a case where random in-leave is performed on input data of two symbols.
  • Figure 60A shows the RAM for delay
  • Figure 60B shows the RAM for in-leaves
  • Figure 60C shows the RAM for addresses
  • Figure 60D shows the unused RAM. It is.
  • FIGS. 61A to 61C are diagrams for explaining a method of using the RAM of the input / output of the two symbols in the case of performing the inline interleaving on the input / output of the two symbols.
  • FIG. 61A shows a RAM for delay
  • FIG. 61B shows a RAM for all-in-leave
  • FIG. 61C shows a RAM for addresses.
  • FIGS. 62A to 62D are diagrams for explaining a method of using the RAM of the input / output of the same symbol when performing pairwise interleave on the input / output of the two symbols.
  • Figure 62A shows the RAM for delay
  • Figure 62B shows the RAM for interleaving
  • Figure 62C shows the RAM for addresses
  • Figure 62 shows the RAM not used. It is.
  • FIGS. 63A to 63D are diagrams for explaining a method of using the RAM of the interleaver when random interleave is performed on input data of three symbols.
  • Figure 63A shows RAM for delay
  • Figure 63B shows RAM for interleaving
  • Figure 63C shows RAM for addresses
  • Figure 63D shows RAM not used. It is.
  • FIGS. 64A to 64D are diagrams for explaining a method of using the RAM of the interleaver in the case of performing an in-line in-time relieving on an input data of three symbols.
  • Figure 64A shows RAM for delay
  • Figure 64B shows RAM for interleaving
  • Figure 64C shows RAM for addresses
  • Figure 64D shows RAM not used.
  • FIGS. 65A to 65D are diagrams for explaining a method of using the RAM of the interval bar when performing pairwise interleaving on input data of 3 symbols.
  • Figure 65A shows the RAM for the delay
  • Figure 65B shows the RAM for the FIG. 65C shows a RAM for an address
  • FIG. 65D shows a RAM not used.
  • FIG. 66 is a block diagram illustrating a configuration of a decoding device configured by connecting the same element decoders.
  • FIG. 67 is a block diagram illustrating a simplified configuration of two adjacent element decoders constituting the decoding apparatus. The information necessary for soft-output decoding is selected from information from the preceding element decoder.
  • FIG. 4 is a block diagram illustrating a configuration for selecting information.
  • FIG. 68 is a block diagram illustrating a simplified configuration of two adjacent element decoders constituting the decoding apparatus.
  • the element decoder at the previous stage performs soft output decoding at the element decoder at the next stage.
  • FIG. 4 is a block diagram illustrating a configuration for selecting necessary information.
  • FIG. 69 is a block diagram illustrating a simplified configuration of two adjacent element decoders constituting the decoding device, and is a block diagram illustrating a configuration including a delay circuit that delays a received value. is there.
  • FIG. 70 is a block diagram illustrating a simplified configuration of two adjacent elementary decoders constituting the decoding apparatus.
  • the configuration includes a decoded reception value selection circuit that selects a reception value to be decoded.
  • FIG. 3 is a block diagram for explaining the configuration of FIG.
  • FIGS. 71A to D are diagrams for explaining trellis in the convolutional encoder shown in FIG. 18 and explaining numbering based on a branch input as viewed from a state of a transition destination
  • FIG. Figure 71A shows the numbering when the number of memories is four
  • Figure 71B shows the numbering when the number of memories is three
  • Figure 71C shows the numbering when the number of memories is two
  • FIG. 71D is a diagram showing the numbering when the number of memories is one.
  • FIGS. 72A to D are diagrams for explaining the trellis in the convolutional encoder shown in FIG. 18 and explaining the numbering based on the branch output from the transition source state.
  • FIG. Fig. 72A shows the numbering when the number of memories is four
  • Fig. 72B shows the numbering when the number of memories is three
  • Fig. 72C shows the numbering when the number of memories is two.
  • FIG. 72D is a diagram showing the numbering when the number of memories is one.
  • FIGS. 73A and B are diagrams for explaining the trellis in the convolutional encoder shown in FIG. 19, and explain the numbering based on the input branch viewed from the transition destination state.
  • FIG. FIG. 73A shows the numbering when the number of memories is three
  • FIG. 73B shows the numbering when the number of memories is two.
  • FIGS. 74A and B illustrate the trellis in the convolutional encoder shown in FIG. 19, and illustrate the numbering based on the branch output from the state of the transition source.
  • FIG. FIG. 74A shows the numbering when the number of memories is three
  • FIG. 74B shows the numbering when the number of memories is two.
  • FIGS. 75A and 75B are diagrams for explaining the trellis in the convolutional encoder shown in FIG. 20 and explaining the numbering based on a branch inputted from the state of the transition destination
  • FIG. 75A shows the numbering when the number of memories is three
  • FIG. 75B shows the numbering when the number of memories is two.
  • FIGS. 76A and 76B are diagrams for explaining the trellis in the convolutional encoder shown in FIG. 20 and explain the numbering based on the branch output from the state of the transition source.
  • FIG. FIG. 76A shows the numbering when the number of memories is three
  • FIG. 76B shows the numbering when the number of memories is two.
  • FIGS. 77A and B are diagrams for explaining the trellis in the convolutional encoder shown in FIG. 21 and explaining numbering based on a branch input as viewed from the state of the transition destination
  • FIG. 77A shows the numbering when the number of memories is two
  • FIG. 77B shows the numbering when the number of memories is one.
  • FIGS. 78A and B are diagrams for explaining the trellis in the convolutional encoder shown in FIG. 21 and explain the numbering based on the branch output from the state of the transition source.
  • FIG. FIG. 78A shows the numbering when the number of memories is two
  • FIG. 78B shows the numbering when the number of memories is one.
  • FIG. 79 is a diagram showing a trellis for explaining the operation of generating termination information, and is a diagram for explaining an operation of inputting termination information for the number of input bits for the termination period.
  • FIG. 80 is a diagram illustrating a trellis for describing an operation of generating termination information, and is a diagram illustrating an operation of inputting termination information in one time slot.
  • Fig. 81 is a block diagram illustrating the schematic configuration of the I-key output circuit and the I-key distribution circuit. The log-likelihood I for all the input / output patterns is calculated, and according to the code configuration.
  • FIG. 9 is a block diagram illustrating a configuration for distributing according to a determined input / output pattern.
  • FIG. 82 is a block diagram illustrating a schematic configuration of the Ia calculation circuit and the Ia distribution circuit.
  • the log likelihood Ia for at least a part of the input / output patterns is extracted, and a desired log likelihood is obtained. It is a block diagram explaining the structure which selects and adds the degree I key.
  • FIG. 83 is a block diagram illustrating a schematic configuration of the Ia calculation circuit and the Ia distribution circuit. In the case where the log likelihood I for all input / output patterns is calculated, the log likelihood I
  • FIG. 3 is a block diagram illustrating a configuration for performing normalization for each time for each key.
  • FIGS. 84A and 84B are diagrams for explaining the normalization of the log likelihood Ia when the same element decoder treats the log likelihood as a negative value.
  • FIG. 84A shows an example of distribution of log likelihood Ia before normalization
  • FIG. 84B shows an example of distribution of log likelihood Ia after normalization.
  • FIGS. 85A and 85B are diagrams for explaining the normalization of the log likelihood Ia when the same element decoder treats the log likelihood as a positive value.
  • FIG. 85A shows an example of distribution of log likelihood Ia before normalization
  • FIG. 85B shows an example of distribution of log likelihood Ia after normalization.
  • FIG. 86 is a block diagram illustrating a schematic configuration of the Ia calculation circuit and the Ia distribution circuit. In the case where the log likelihood Ia for at least a part of the input / output patterns is calculated, the log likelihood is calculated.
  • FIG. 4 is a block diagram for explaining a configuration for performing normalization for each time for a degree I.
  • FIGS. 87A to 87D are diagrams illustrating an example of a trellis in a convolutional encoder.
  • FIG. 87A shows an example when the number of memories is “1”
  • FIG. 87B shows an example when the number of memories is “2”
  • FIG. 87C shows an example when the number of memories is “3”.
  • FIG. 87D is a diagram showing an example in the case where the number of memories is “4”.
  • FIG. 88 is a diagram for explaining a state in which the four trellis shown in FIG. 87 are overlapped.
  • Figure 89 shows two paths from each state on the trellis to the state at the next time.
  • FIG. 2 is a block diagram illustrating a configuration of an addition / comparison / selection circuit in the I / H calculation circuit that performs processing on a code that arrives at a location where a selector is provided for selecting a log likelihood I ⁇ . It is a block diagram.
  • FIG. 90 is a block diagram for explaining a schematic configuration of a 10 g-sum calculation circuit in the I-calculation circuit and the I-calculation circuit, and performs 10 g-s normalization by the first method.
  • FIG. 3 is a block diagram illustrating a configuration of a um operation circuit.
  • FIG. 91 is a diagram for explaining the normalization by the first method, and is a diagram illustrating an example of a dynamic range before and after the normalization.
  • FIG. 92 is a diagram for explaining the normalization by the second method, and is a diagram showing an example of the dynamic range before and after the normalization.
  • FIG. 93 is a block diagram illustrating a schematic configuration of a 10 g-sum calculation circuit in the I-calculation circuit and the I-calculation circuit, and performs 10 g-s normalization by the third method.
  • FIG. 3 is a block diagram illustrating a configuration of a um operation circuit.
  • FIG. 94 is a diagram for explaining the normalization by the third method, and is a diagram illustrating an example of the dynamic range before and after the normalization.
  • FIG. 95 is a block diagram illustrating a schematic configuration of a 10 g-sum arithmetic circuit, and is a block diagram illustrating a configuration of a 10 g-sum arithmetic circuit that performs a normal 1 og-sum arithmetic operation. is there.
  • FIG. 96 is a block diagram illustrating a schematic configuration of a log-sum arithmetic circuit, in which values of a plurality of correction terms corresponding to a difference value are calculated, and an appropriate one is selected from the calculated values.
  • FIG. 9 is a block diagram illustrating a configuration of a 10 g-sum operation circuit that performs um operation.
  • FIG. 97 is a block diagram illustrating a schematic configuration of a soft output calculation circuit that performs a cumulative addition operation of a 1 og-sum operation without using an enable signal.
  • FIGS. 98A to 98D are diagrams for explaining normalization of external information in symbol units.
  • FIG. 98A shows an example of the distribution of external information before normalization
  • FIG. 98B shows an example of the distribution of external information after normalization in which the external information having the maximum value is adjusted to a predetermined value
  • FIG. Fig. 98D shows an example of the distribution of external information after clipping.
  • Fig. 98D shows a positive difference in which the value of external information for one symbol is different from the value of external information for another symbol. It is a figure showing the example of distribution of external information after normalization.
  • FIG. 99 is a diagram for explaining the signal point arrangement by the 8PSK modulation method, and is a diagram showing a state where a boundary line is provided on the I / Q plane.
  • FIG. 100 is a block diagram illustrating a simplified configuration of a control circuit included in the connector.
  • FIG. 101 is a diagram for explaining data write and read timings when a write address counter and a read address counter are shared.
  • FIG. 102 is a diagram for explaining the write and read timings of the data when the counter for the write address and the counter for the read address are separately provided.
  • FIG. 103 is a diagram for explaining how data is written to and read from the RAM in the interleaver.
  • FIG. 104 is a diagram for explaining a state in which continuous addresses are assigned to RAMs in the same receiver.
  • FIG. 105 is a diagram for explaining how data is written and read to and from the RAM in the same interleaver, and the data is stored when no data is stored in all storage areas of each RAM.
  • FIG. 3 is a diagram for explaining a state of writing and reading.
  • Fig. 106 is a diagram for explaining how continuous addresses are assigned to RAMs in the same server, and shows continuous addresses over a plurality of physically different RAMs. It is a figure for explaining a mode that is allocated.
  • Fig. 107 is a diagram for explaining how addresses are allocated to RAMs in the same interleaver, and for explaining how a replacement destination address is given by a combination of a time slot and an input symbol.
  • FIG. 107 is a diagram for explaining how addresses are allocated to RAMs in the same interleaver, and for explaining how a replacement destination address is given by a combination of a time slot and an input symbol.
  • FIG. 108 is a diagram for explaining how addresses are allocated to RAMs in the same server.
  • the replacement destination is FIG. 9 is a diagram for explaining a state in which an address is given by a combination of a time slot and an input symbol.
  • FIGS. 109A and 109B are diagrams for explaining the storage capacity of the RAM in the same receiver.
  • FIG. 109A shows the storage capacity of the RAM in a normal state
  • FIG. 109B shows the pseudo storage capacity of the RAM in the case where the RAM operates as a partial write RAM.
  • Fig. 110 is a diagram for explaining how data is written to and read from RAM at the same time in the receiver, using two banks of RAMs of three timeslots per node.
  • FIG. 9 is a diagram for explaining an example of realizing a delay of one minute lead length for six minutes slot.
  • FIG. 11 is a flowchart illustrating the timing of writing and reading data by the operation shown in FIG.
  • FIG. 1 12 is a block diagram illustrating a configuration example of a convolutional encoder.
  • FIG. 113 is a block diagram illustrating an example of a configuration of an encoding device, and is a block diagram illustrating a manner in which the order between input symbols for an interleaving bar is switched.
  • FIG. 114 is a block diagram illustrating a simplified configuration of two adjacent element decoders constituting the decoding apparatus.
  • FIG. 114 is a block diagram illustrating a configuration in which the connector has a symbol switching circuit.
  • FIG. 115 is a block diagram illustrating a simplified configuration of two adjacent element decoders that constitute the decoding apparatus.
  • FIG. 115 is a block diagram illustrating a configuration in which the soft-output decoding circuit has a symbol exchange circuit.
  • FIG. BEST MODE FOR CARRYING OUT THE INVENTION hereinafter, specific embodiments to which the present invention is applied will be described in detail with reference to the drawings.
  • digital information is encoded by an encoding device 1 provided in a transmitting device (not shown), and the output is input to a receiving device (not shown) via a memoryless communication path 2 with noise. Then, it is a data transmission / reception system applied to a communication model for decoding by the decoding device 3 provided in the receiving device.
  • the coding apparatus 1 includes a parallel concatenated convolutional code (PCCC) using a trellis code such as a convolutional code as an element code, or a serial concatenated convolutional code (Seria lly).
  • SCCC Concatenated Convolutional Codes
  • TT CM multi-level modulation
  • SCT CM serial Concatenated Trellis Coded Modulation
  • the decoding device 3 decodes the code coded by the coding device 1, and is described in "Robertson, Villebrun and Hoeher," "A comparison of optim al and sub-optimal MAP decoding algorithms operating in the domain ”, IE EE Int. Conf. on Communications, pp. 1009-1013, June 1995”, the Max—Log—MAP algorithm or the Log—MAP algorithm (hereinafter the Max—Log—BCJR algorithm or The maximum posterior probability (Maximum A Posteriori probability; hereinafter, referred to as MAP) based on the LogB CJR algorithm is decoded, and the so-called probability, ⁇ , ⁇ , and soft output (soft-output) are decoded.
  • a module that includes at least an array that rearranges the input data as a single element decoder, and is connected to multiple element decoders to perform iterative decoding.
  • the decoding device 3 has a function of switching between a received value input to each element decoder and so-called extrinsic information as code likelihood, thereby providing an input for performing soft output decoding.
  • Information to be performed is appropriately selected, and any code among PCCC, SCCC, TTCM or SCTCM can be decoded with the same configuration.
  • each element decoder in the decoding device 3 is a Log-BC JR Al MAP decoding based on algorithm
  • Encoding device and decoding device that perform encoding and decoding by 1PCCC
  • an encoding device 1 ′ and a decoding device 3 ′ that perform encoding and decoding by PCCC shown in FIGS.
  • a description will now be given of the encoding devices 1 and 2 and the decoding devices 3 and 3 for performing encoding and decoding by SCCC shown in FIGS.
  • These encoding devices 1, 1, 1, 2 are positioned as examples of the encoding device 1, and the decoding devices 3, 3 ′ ′ are positioned as an example of the decoding device 3.
  • the decoding devices 3 ′ and 3 ′ ′ can be configured by connecting element decoders.
  • an encoding device 1 ′ that performs encoding by PCCC, and this encoding device 1, A decoding device 3 ′ that decodes a code according to.
  • the encoder 1 ′ includes a delay unit 11 for delaying input data, two convolution encoders 12 and 14 for performing convolution operation, and Some have an interleaver 13 that rearranges the evening order.
  • the coding device 1 performs a parallel convolution operation with a coding rate of "1/3" on the input 1-bit input data D1 and outputs a 3-bit output data.
  • D4, D5, and D6 are generated, for example, a binary phase shift keying (hereinafter, referred to as BPSK) modulation method and a quadrature phase shift keying (hereinafter, referred to as QPSK).
  • BPSK binary phase shift keying
  • QPSK quadrature phase shift keying
  • the signal is output to the outside via a modulator (not shown) that performs modulation by a modulation method.
  • the delay unit 11 is provided for adjusting the timing at which the 3-bit output data D 4, D 5, and D 6 are output.
  • the delay unit 11 outputs the 1-bit input data D 1.
  • the input data D 1 is delayed by the same time as the processing time required by the interleaver 13.
  • the delay unit 11 outputs the delayed data D2 obtained by delaying to the outside as an output data D4, and supplies the delayed data D2 to the convolutional encoder 12 in the subsequent stage.
  • the convolutional encoder 12 Upon receiving the 1-bit delay data D 2 output from the delay unit 11, the convolutional encoder 12 performs a convolution operation on the delay data D 2 and outputs the operation result to the output data D 5. And output to the outside.
  • the input receiver 13 receives input data D 1 composed of one bit sequence, rearranges the order of each bit constituting the input data D 1, and generates the generated input data D 1. —The data D 3 is supplied to the subsequent convolutional encoder 14.
  • the convolutional encoder 14 When the convolutional encoder 14 receives the 1-bit interleave data D3 supplied from the interleaver 13, the convolutional encoder 14 performs a convolution operation on the interleave data D3. And outputs the operation result to the outside as output data D6.
  • an encoding device 1 ′ When such an encoding device 1 ′ receives 1-bit input data D 1, it receives the input data D 1 as output data D 4 of the tissue component and outputs it as it is via the delay unit 11. And the output data D5 obtained as a result of the convolution operation of the delayed data D2 by the convolutional encoder 12 and the convolution operation of the interleaved data D3 by the convolutional encoder 14. By outputting the resulting output data D 6 to the outside, the concatenated convolution operation with a code rate of “1/3” as a whole is performed. Perform the calculation.
  • the data encoded by the encoding device 1 ′ is mapped to signal points by a modulator (not shown) based on a predetermined modulation method, and is output to the receiving device via the memoryless communication channel 2.
  • a decoding device 3 ′ that decodes a code by the encoding device 1 ′ includes two soft output decoding circuits 15 and 17 that perform soft output decoding and an input data That has an interleaver 16 that rearranges the order of input data, two dinterleavers 18 and 20 that restore the order of input data, and an adder 19 that adds two data. There is.
  • the decoding device 3 ′ estimates input data D 1 in the encoding device 1 from the received value D 7 which is considered as a soft input due to the influence of noise generated on the memoryless communication channel 2.
  • the decrypted data is output as D13.
  • the soft output decoding circuit 15 is provided corresponding to the convolutional encoder 12 in the encoding device 1 ', and performs MAP decoding based on Log-BCRC.
  • the soft output decoding circuit 15 receives the soft input received value D 7 and generates a priori probabilistic information (a priori proba bili li) for the soft input information bit output from the dinosaur filter 18. ty information) D8 is input, and soft output decoding is performed using these received values D7 and prior probability information D8. Then, the soft-output decoding circuit 15 generates external information D 9 for the information bit determined by the code constraint condition, and outputs the external information D 9 to the subsequent stage in-line receiver 16 as a soft output.
  • the interleaver 16 uses the same permutation position information as the interleaver 13 in the encoder 1 ′ for the external information D 9 for the soft input information bits output from the soft output decoding circuit 15. I give you one night leave.
  • the interleaver 16 outputs the data obtained by the interleaving as prior probability information D 10 for the information bit in the subsequent soft output decoding circuit 1 ⁇ , and outputs the data to the subsequent adder 19. .
  • the soft output decoding circuit 17 is provided corresponding to the convolutional encoder 14 in the encoder 1 ′, and, like the soft output decoding circuit 15, is a MAP decoding based on the Log-BCJR algorithm. I do.
  • the soft-output decoding circuit 17 receives the soft-input received value D 7 and the prior probability information D 10 for the soft-input information bits output from the interleaver 16, and receives these received values D 7. 7 and prior probability information D Soft output decoding is performed by using 1 and 0. Then, the soft-output decoding circuit 17 generates external information D 11 for the information bit obtained by the constraint condition of the code, and outputs the external information D 11 to the interleaver 18 as a soft output. , And output to the adder 19.
  • Dinverter 18 restores the bit array of interleave data D 3 interleaved by interleaver 13 in encoder 1 ′ to the original bit array of input data D 1
  • the external information D 11 of the soft input output from the soft output decoding circuit 17 is subjected to a din-one-leaving.
  • Dinter leaver 18 outputs the data obtained by deinterleaving as prior probability information D 8 for the information bit in soft output decoding circuit 15.
  • the adder 19 includes a priori probability information D 10 for the soft input information bit output from the receiver 16 and an external probability information D 10 for the information bit output from the soft output decoding circuit 17.
  • the information D 1 1 is added.
  • the adder 19 outputs the obtained data D 12 as a soft output to the subsequent interleaver 20.
  • the din / leaver 20 returns the bit array of the interleave data D3 interleaved by the interleaver 13 in the encoders 1 and 2 to the original bit array of the input data D1. Then, the soft output data D 12 output from the adder 19 is subjected to a dive reeve.
  • the data leaver 20 outputs the data obtained by the data leave to the outside as decoded data D 13.
  • Such a decoding device 3 ′ is provided with soft output decoding circuits 15, 17 corresponding to those of the convolutional encoders 12, 14 in the encoding devices 1, 2, thereby providing a high decoding complexity code. Can be decomposed into elements having low complexity, and the characteristics can be sequentially improved by the interaction between the soft output decoding circuits 15 and 17.
  • the decoding device 3 Upon receiving the received value D7, the decoding device 3 'performs iterative decoding with a predetermined number of repetitions, and outputs decoded data D13 based on soft-output external information obtained as a result of this decoding operation. You.
  • an encoding device that performs encoding by TTCM includes, for example, an 8-phase shift keying (hereinafter, referred to as 8 PSK) modulation at the last stage of the encoding device 1 ′. It can be realized by providing a vessel. Also, TT The decoding device that decodes the code by the CM can be realized by the same configuration as the decoding device 3 ′, and directly receives the in-phase component and the quadrature component symbol as reception values.
  • 8 PSK 8-phase shift keying
  • the encoder 1 ′ ′ includes a convolutional encoder 31 for encoding a code called an outer code, an interleaver 32 for rearranging the order of input data, and an inner code And a convolutional encoder 33 that performs encoding of a code called “convolutional code”.
  • the encoding apparatus 1 ′ performs a cascade convolution operation with an encoding rate of “1” on the input 1-bit input data D 21, and outputs 3-bit output data.
  • D 26, D 27, and D 28 are generated and output to the outside via a modulator (not shown) that performs modulation by, for example, the BP SK modulation method or the QP SK modulation method.
  • convolutional encoder 31 Upon input of 1-bit input data D 21, convolutional encoder 31 performs a convolution operation on this input data D 21, and outputs the operation result as 2-bit encoded data D 2 2 , D 23 to the subsequent interleaver 32. That is, the convolutional encoder 31 performs convolutional operation with an encoding rate of “1/2” as outer code encoding, and generates the encoded data D 22 and D 23 at the subsequent interleaver. 3 to 2
  • the interleaver 32 inputs the coded data D 22 and D 23 composed of two bit sequences supplied from the convolutional coder 31, and these coded data D 22: D
  • the order of the bits constituting 23 is rearranged, and the generated interleaved data D 24 and D 25 composed of the two bit sequences are supplied to the convolutional encoder 33 at the subsequent stage.
  • the convolutional encoder 33 When the convolutional encoder 33 receives the 2-bit in-leave data D 24 and D 25 supplied from the in-leave receiver 32, the convolutional encoder 33 outputs the interleave data D 24 and D 25 to the interleave data D 24 and D 25.
  • the convolution operation is performed, and the operation result is output to the outside as a 3-bit output data D26, D27, and D28. That is, the convolutional encoder 33 performs a convolution operation with a coding rate of “2/3” as the encoding of the inner code, and outputs The data D 26, D 27, and D 28 are output to the outside.
  • Such an encoding device 1 ′ ′ performs a convolution operation with an encoding rate of “1/2” as the encoding of the outer code by the convolutional encoder 31, and the convolutional encoder 33 encodes the inner code.
  • the data encoded by the encoding device 1 ′′ is subjected to signal point matching based on a predetermined modulation method by a modulator (not shown), and is output to the receiving device via the memoryless communication channel 2.
  • a decoding device 3 ′ ′ that decodes a code by the encoding device 1 ′ ′ has two soft output decoding circuits 34 and 36 that perform soft output decoding, and Some include a sorter for reversing the order 35 and an interleaver 37 for reordering the input data.
  • the decoding device 3 ′ estimates the input data D 21 in the encoding device 1 ′ ′′ from the received value D 29 which is a soft input due to the influence of noise generated on the memoryless communication channel 2, and outputs the decoded data D 3 Output as 6.
  • the soft output decoding circuit 34 is provided corresponding to the convolutional encoder 33 in the encoding device 1 ′ ′, and performs MAP decoding based on L 0 g—B C J R.
  • the soft output decoding circuit 34 receives the soft input reception value D 29, and inputs prior probability information D 30 for the soft input information bit output from the interleaver 37, and receives these reception values D 29.
  • MAP decoding based on the Log-BC JR algorithm is performed, and soft output decoding of the inner code is performed.
  • the soft output decoding circuit 34 generates external information D31 for the information bits obtained under the code constraint conditions, and outputs this external information D31 to the subsequent din receiver 35 as a soft output. I do.
  • the external information D31 corresponds to the interleave data D24 and D25 which are interleaved by the interleaver 32 in the encoding device 1 '.
  • the DIN receiver R 35 is a bit array of D 24 and D 25 interleaved by the receiver R 32 in the encoders 1 and 2, respectively.
  • the soft output is returned to return to the bit array of the original encoded data D22 and D23.
  • the interleaving of the soft input external information D 31 output from the decoding circuit 34 is performed.
  • the soft output decoding circuit 36 is provided corresponding to the convolutional encoder 31 in the encoding device 1 ′, and performs MAP decoding based on Log-B CJR.
  • the soft output decoding circuit 36 inputs the prior probability information D 32 for the sign bit of the soft input output from the interleaver 35 and outputs the prior probability information D 33 for the information bit having a value of “0”.
  • the soft-output decoding circuit 36 uses the prior probability information D32 and D33, MAP decoding based on the L0g-BCJR algorithm is performed, and soft output decoding of the outer code is performed.
  • the soft-output decoding circuit 36 generates external information D34 and D35 obtained by the code constraint condition, outputs the external information D34 to the outside as decoded data D36, and outputs the external information D35 to the interface. Output as soft output to Lever 37.
  • the interleaver 37 has the same replacement position as the interleaver 32 in the encoder 1 ′ ′ with respect to the external information D 35 for the sign bit as the soft input output from the soft output decoding circuit 36. Perform an information-based interleave.
  • the interleaver 37 outputs the data obtained by the in-leave and re-leave as prior probability information D30 for the information bits in the soft-output decoding circuit 34.
  • Such a decoding device 3 ′ ′ is provided with soft output decoding circuits 36, 34 corresponding to those of the convolutional coder 31, 33 in the encoding device 1 ′ ′, so that it is similar to the decoding device 3 ′.
  • the code having high decoding complexity can be decomposed into elements having low complexity, and the characteristics can be sequentially improved by the interaction between the soft output decoding circuits 34 and 36.
  • the decoding device 3 ′ ′ Upon receiving the reception value D 29, the decoding device 3 ′ ′ performs iterative decoding with a predetermined number of repetitions, and decodes the decoded data D 36 based on the soft-output external information obtained as a result of this decoding operation. Is output.
  • an encoding device that performs encoding by SCT CM can be realized by including a modulator that performs modulation by, for example, the 8PSK modulation method at the last stage of the encoding device 1 ′′ ′.
  • a decoding device that decodes a code using SCT CM can be realized with the same configuration as the decoding device 3 ′ ′. The symbol of the orthogonal component is directly input.
  • the decoding device 3 shown as an embodiment of the present invention includes a module including at least a soft-output decoding circuit and an interleaver or a din-leaver as shown by a broken line in FIG. 7 or a broken line in FIG. It decodes an arbitrary code among PCCC, SCCC, TTCM or SCTCM by connecting multiple element decoders.
  • the deinterleaver since the deinterleaver reorders data based on the replacement position information opposite to the interleaver, it can be imitated as a form of the interleaver.
  • any element decoder may be used as long as it has a soft-output decoding circuit and an interleaver, and performs an interleave process and an interleave process, and switches the function between the interleaver and the interleaver. It can be realized by doing. Therefore, in the following, it is assumed that the interleaver has the function of the interleaver unless otherwise required.
  • M states transition states representing the contents of the shift registers provided in each element encoder in the encoding device 1 are represented by m (0, 1,%) As necessary.
  • the element decoder 50 schematically shown in FIG. 10 is configured as one chip by integrating each part on a single semiconductor substrate as a large-scale integrated circuit (hereinafter, referred to as LSI).
  • the element decoder 50 includes a control circuit 60 for controlling each unit, a decoded reception value selection circuit 70 for selecting a reception value to be decoded, an edge detection circuit 80 for detecting the head of a frame, and a soft output for performing soft output decoding.
  • FIG. 11 shows the details of the left half of the element decoder 50 shown in FIG. 11
  • FIG. 12 shows the details of the right half.
  • Control circuit 60 decodes the received value selection circuit 70, the soft-output decoding circuit 90, Intari - Bruno 1 00, the address storage circuit 1 1 0 and nine selector 1 20 2, 1 2 0 3, 1 2 04 , 1 2 0 5 , 1 2 0 1 2 0 ⁇ , 1 2 0 8) 1 2 0 9 , 1 20!. It generates and supplies various kinds of information, receives information from the address storage circuit 110, and controls the operation of each unit.
  • control circuit 60 selects a reception value for causing the decoding reception value selection circuit 70 to select a decoding reception value TSR which is a reception value to be decoded from the reception values R (reception values TR). Generate and supply information CRS.
  • control circuit 60 determines whether the data input as the received value R is actually a received value or external information to the soft output decoding circuit 90, and furthermore, the encoding device 1 Received value format information that indicates the format of the received value R, such as whether it is an I / Q value in the case of encoding using CM or SCT CM CRT Y And the prior probability information format information CAP P indicating the format of the prior probability information such as whether the prior probability information is input in units of bits or symbols, and the code of the element encoder in the encoding device 1.
  • Coding rate information CRAT indicating the coding rate
  • generator matrix information CG indicating the generating matrix of the elementary encoder in the coding apparatus 1
  • coding apparatus 1 performing coding by TTCM or SCT CM.
  • signal point arrangement information CSIG indicating the arrangement of signal points is generated and supplied.
  • control circuit 60 includes, for the interleaver 100, an interleaver type information CINT indicating what type of interleave is to be performed, and an interleaver indicating the interleaver length.
  • puncture cycle information CNEL indicating a puncture cycle and puncture pattern information CNEP indicating a puncture pattern are generated and supplied. Further, the control circuit 60 generates and supplies operation mode information CBF indicating an operation mode described later to the interleaver 100.
  • the control circuit 60 interleaves the address storage circuit 110 with the interleaver type.
  • control circuit 60 to the six selectors 1 20 2, 1 2 03, 1 204, 1 20 5j 1 20 a, 1 20 7, and supplies the operation mode information CB F, 3 single selector 1 20 8 , 120 9, 120 i.
  • verification mode information CTHR indicating whether or not a verification mode is described later is supplied.
  • control circuit 60 inputs the read address data ADA which is the address data of the replacement destination which is referred to by the interleaver 100 held in the address memory circuit 110.
  • the operation of each unit is controlled, and the control and operation of writing address data to the address storage circuit 110 are performed.
  • the decoded reception value selection circuit 70 is provided for decoding an arbitrary code, as described later, and is input based on reception value selection information CRS supplied from the control circuit 60. From the received values TR, select the decoded received value TSR. The decoded received value selection circuit 70 supplies the selected decoded received value TSR to the soft output decoding circuit 90.
  • the decoded received value selection circuit 70 is configured such that the received value TR is composed of six systems of the received values TRO, TR1, TR2, TR3, TR4, and TR5. Are selected as decoded received values TSR 0, TSR 1, TSR 2, and TSR 3. For example, as shown in FIG. 13, assuming that there are four selectors 71, 72, 73, and 74. Can be realized. At this time, the received value selection information CRS supplied from the control circuit 60 is individually given to each of the selectors 71, 72, 73, and 74, and the received value selection information CR S0, CRS 1, CRS 2, and CRS 3.
  • the selector 71 selects a predetermined reception value from the reception values TR 0, TR 1, TR 2, TR 3, TR 4, and TR 5 based on the reception value selection information CRS 0, and performs decoding and reception.
  • the value is supplied to the soft output decoding circuit 90 as the value TSR0.
  • the selector 72 selects a predetermined reception value from the reception values TR 0, TR 1, TR 2, TR 3, TR 4, and TR 5 based on the reception value selection information CRS 1, and decodes The value is supplied to the soft output decoding circuit 90 as the value TSR 1.
  • the selector 73 selects a predetermined reception value from the reception values TR 0, TR 1, TR 2, TR 3, TR 4, and TR 5 based on the reception value selection information CRS 2, and decodes the reception value. It is supplied to the soft output decoding circuit 90 as TSR 2.
  • the selector 74 selects a predetermined reception value from the reception values TR 0, TR 1, TR 2, TR 3, TR 4, and TR 5 based on the reception value selection information CRS 3, and decodes the selected value.
  • the received value is supplied to the soft output decoding circuit 90 as the received value TSR3.
  • the decoded received value selection circuit 70 selects the decoded received value TSR based on the received value selection information CRS supplied from the control circuit 60, and supplies it to the soft output decoding circuit 90.
  • the edge detection circuit 80 receives an externally supplied interleave start position, that is, an interleave start position signal ILS (interleave start position signal TILS) indicating the beginning of a frame. Then, the head of the frame constituting the input received value TR is detected. Edge detection circuit 80 supplies a Etsu di signal TE ILS indicating the beginning of the detected frame to the soft-output decoding circuit 9 0 and the selector 1 20 5.
  • ILS interleave start position signal
  • the edge detection circuit 80 can be realized as having, for example, a register 81 and an AND gate 82 as shown in FIG.
  • the register 81 holds, for example, one bit of the interleave start position signal TILS for one clock.
  • the register 81 supplies the held delay interleaving start position signal TILSD to the AND gate 82.
  • the AND gate 82 outputs the interleave start position signal TILS and the inverted interleave start position signal TIL SD, which is the interleave start position signal TILS that is supplied from the register 81 and is the one-clock preceding interleave start position signal TILS. Perform a logical conjunction.
  • a ND gate one DOO 82 supplies the obtained logical product to the soft-output decoding circuits 9 0 and the selector 1 2 0 5 as edge signal TEILS.
  • the edge detection circuit 80 only needs to detect that the interleaving start position signal TILS supplied from the outside is switched from “0” to “1”, and by taking the logical product by the AND gate 82, It is possible to detect that the beginning of the frame constituting the received value TR has been input.
  • the soft-output decoding circuit 90 outputs the decoded received value TSR supplied from the decoded received value selection circuit 70 and external information or interleaved data supplied from outside as prior probability information. Perform MAP decoding based on the Log-BCJR algorithm using the leave data T EXT).
  • the soft-output decoding circuit 90 generates the received value format information CRTY supplied from the control circuit 60, the prior probability information format information C APP, the coding rate information CRAT, In addition to the matrix information CG and, if necessary, the signal point arrangement information CSIG, erasure information ERS (erasure information TER S) indicating the puncture pattern supplied from the outside, and prior probability information erasure information EAP (erasure of prior probability information)
  • the decoding process is performed using the information TEAP), the termination time information TNP (termination time information TTNP) indicating the termination time of the code, and the termination state information TNS (termination state information TTNS) indicating the termination state.
  • the soft output decoding circuit 90 supplies the soft output SOL and the external information SOE obtained as a result of the decoding process to the selector 120. At this time, the soft output decoding circuit 90 outputs the information for the information symbol or the information bit and the code symbol or the code bit based on the output data selection control signal I TM (output data selection control signal CI TM) supplied from the outside. And selectively output the information. Also, when the soft output decoding circuit 90 makes a hard decision, the decoded value hard decision information SDH obtained by performing a hard decision on the soft output which is the decoded value and the received value are obtained by performing a hard decision. Outputs the received value hard decision information S RH to the outside. Also at this time, the soft output decoding circuit 90 selectively outputs the information for the information symbol or the information bit and the information for the code symbol or the code bit based on the output data selection control signal CITM.
  • the soft output decoding circuit 90 can also delay the reception value TR, external information or interleaved data TEXT, and the edge signal TE ILS supplied from the edge detection circuit 80, respectively. it can.
  • the soft-output decoding circuit 90 supplies the delayed received value SDR obtained by delaying the received value TR to the selector 1 20 3, 1 2 0 6, delay the external information obtained by delaying the external information or fin evening over Reeve data TEXT supplying SDEX to the selector 1 20 2 supplies the delay edge signal SD ILS obtained by delaying the edge signal TEILS to the selector 1 20 5.
  • interleaver 1 00 In the evening one interleaver 1 00 is to de Isseki TII supplied from the selector 1 2 0 4, interface one leave that based on fin evening the same substitution position information and one interleaver in the encoder 1 (not shown) Or Dinterleaving is performed to return the bit array of the interleaved data interleaved by the interleaver in the encoder 1 to the bit array of the original data.
  • Inn Yuichi Lever 100 It functions as an interleaver or an interleaver based on the interleave mode signal DIN (interleave mode signal CD IN) supplied from the outside.
  • Inta one Lever 1 00 inputs the fin evening one leave the start position signal TIS supplied from the selector 1 2 0 5, the address storage circuit 1 1 0, Adoresude - the evening Adoresu giving I AA
  • the address data stored in the address storage circuit 110 is read as read address data ADA, and interleaving or dinterleaving is performed based on the read address data ADA.
  • the interleaver 100 uses the interleaver type information CINT supplied from the control circuit 60, the interleaver length information CINL, and the interleaver input / output replacement information CIPT. And interleave or interleave.
  • Inta one Lever 1 00 supplies the fin evening one interleaver output data 1 10 obtained fin evening Ribu or di interleave selector 1 20 7.
  • inter one interleaver 1 00 may be either one of the data TD I of the received value TR or delayed received value SDR supplied from the selector 1 20 3 slow cast.
  • the input / output unit 100 delays the data TDI based on the operation mode information CBF supplied from the control circuit 60.
  • Tariba 1 00 supplies Inta one sleeve length delayed received value I DO obtained by delaying the de Isseki TD I to the selector 1 20 6.
  • the in-box receiver 100 includes termination position information CNF T, termination period information CNF L, termination state information CN FD, and puncture cycle information CNE L supplied from the control circuit 60.
  • the puncture pattern information CNEP when a plurality of the element decoders are connected, the termination time information IGT and the termination state indicating the termination time and the termination state of the code in the next element decoder. It generates information IGS, erasure position information IGE indicating a puncture position of the code, and interposer non-output position information INO.
  • the interleaver 100 has the generated termination time information IGT, termination state information IGS, and erase position information I.
  • the GE, interleaver non-output position information IN ⁇ , and the delay interleave start position signal IDS are synchronized with the beginning of the frame as generation next-stage information, and the selector 120i. To supply.
  • the address storage circuit 110 includes, for example, a plurality of banks of RAM (Random Access Memory) and a selection circuit, and is referred to when interleaving or interleaving by the interleaver 100 is performed.
  • the replacement position information of the data to be stored is stored as address data.
  • the address data stored in the address storage circuit 110 is read by the interleaver 100 when the address of the address storage circuit 110 is designated as the address data IAA by the interleaver 100. Read as ADA.
  • Writing of address data to the address storage circuit 110 is performed by the control circuit 60, and the address data is written by specifying the address of the address storage circuit 110 as the address CIAD. Written as data C IWD.
  • the address storage circuit 110 may be provided inside the interface 100.
  • the element decoder 50 performs the in-leave-leaving process or the dinter-leave process by using both the in-time one-reaver 100 and the address storage circuit 110.
  • the selector 120 selects one of the soft output S 0 L supplied from the soft output decoding circuit 90 and the external information S 0 E based on the output data selection control signal CITM, and outputs the data T to the selector 1 20 2 as LX. That is, the selector 120 t determines whether the soft-output decoding circuit 90 should output external information in the process of iterative decoding or should output a soft output as a final result. It is provided in order to perform.
  • the selector 1 20 based on the operation mode information CBF, and delay the external information SDEX the soft-output decoding circuit 9 0 to be supplied, the selector 1 2 0! Of the data T LX supplied from either one select, as the data TD LX, to the selector 1 20 4, 1 20 7.
  • the element decoder 50 has, for example, six operation modes. First, the soft output decoding circuit 90 and the input / output leaver 100 perform normal soft output decoding processing and input / output leave processing, respectively. The second is a mode in which only the soft output decoding circuit 90 performs normal soft output decoding processing. Third, only the interleaver 100 performs normal interleave processing.
  • the soft output decoding circuit 90 and the interleaver 100 do not perform ordinary soft output decoding processing and interleaving processing, but function as delay circuits.
  • Fifth there is a mode in which only the soft output decoding circuit 90 functions as a delay circuit without performing ordinary soft output decoding processing.
  • Sixth there is a mode in which only the interleaver 100 functions as a delay circuit without performing normal interleave processing.
  • These operation modes are determined by the control circuit 60 and are supplied to each section as operation mode information CBF.
  • the first to third modes are collectively referred to as a normal mode
  • the fourth to sixth modes are collectively referred to as a delay mode, as necessary.
  • the selector 1 2 0 2 the operation mode information CBF is, the processing time and the same time soft-output decoding circuit 9 0 required delay, fin evening one interleaver 1 0 0 it takes processing time and the same time If the signal indicates a delay or a delay mode in which either the processing time required by the soft-output decoding circuit 90 and the interleaver 100 0 or the delay between simultaneous processing should be performed, the delay external information SDEX is selected.
  • the operation mode information CBF is not delayed by the soft-output decoding circuit 90 and / or the input / output switch 100 0, and the soft-output decoding circuit 90 and / or the interleaver 100 0 is not performed.
  • the data TLX is selected and output. That is, the selector 1 2 0 2, or the operating mode of the element decoder 5 0 that is the delay mode, or, which whether the normal mode, is provided for determining, depending on the respective operating mode , Select the output to be output.
  • Selector 1 2 0 3 based on the operating mode one de information CBF, the received value TR, of the delayed received value SDR supplied from the soft-output decoding circuit 9 0, selects one, de Isseki The TDI is supplied to the in-box receiver 100. Specifically, the selector 1 2 0 3, the operation mode information CBF performs only processing by the interlink one interleaver 1 0 0 In the case of the normal mode or the delay mode in which the interleaver 100 should delay the same time as the required processing time, the received value TR is selected and output, and the operation mode is set. If the information CBF indicates any other normal mode or delay mode, select and output the delayed reception value SDR.
  • the selector 1 2 0 3 as data to be input to the fin evening one interleaver 1 0 0, the soft-output decoding circuit 9 soft-output decoding or soft-output decoding circuit 9 0 it takes processing time and the same time by 0 This is provided to determine whether or not to use the data after the delay, and selects the data to be output according to each operation mode.
  • Selector 1 2 0 4 based on the operation mode information CBF, Chi sac and external information or fin evening one Ribude Isseki TEXT, the data TDLX supplied from the selector 1 2 0 2, selects either The data is supplied to the interleaver 100 as data TII.
  • the selector 1 2 0 4 the operation mode information CBF is, the normal mode performs only processing that the fin evening one interleaver 1 0 0 or, the processing time fin evening one interleaver 1 0 0 it takes If it indicates a delay mode in which the same time delay should be performed, external information or interleaved text is selected and output, and the operation mode information CBF is set to the other normal mode or delay mode.
  • select and output the data TDLX If it indicates, select and output the data TDLX. That is, the selector 122 4 performs the same process as the soft output decoding process by the soft output decoding circuit 90 or the processing time required by the soft output decoding circuit 90 as the data to be input to the interleave and '100'. This is provided to determine whether or not to use the data after the delay, and selects the data to be output according to each operation mode.
  • the edge signal TEILS supplied edge detection circuit 8 0 to, among the delayed edge signal SDILS supplied from the soft-output decoding circuit 9 0, or One is selected and supplied to the interleaver 100 as the interleave start position signal TIS.
  • the selector 1 2 0 5 the operation mode information CBF is, normal mode or inter one interleaver 1 0 0 it takes processing time and the same time performs only the process by in the evening some truth ICHIBA 1 0 0 If it indicates the delay mode in which the delay should be performed, the edge signal TEILS is selected and output, and the operation mode information CBF indicates the other normal mode or delay mode.
  • the selector 1 2 0 5 in the evening as data input to one Reno 1 0 0, and during the processing time of the soft output decoding circuit 9 soft-output decoding or soft-output decoding circuit 9 0 by 0 takes This is provided to determine whether or not to use the one delayed by the same time.
  • the output data is selected according to each operation mode.
  • the selector 120 ⁇ selects the delayed reception value SDR supplied from the soft output decoding circuit 90 and the interleave long delay reception value IDO supplied from the interleaver 100. of the, selects one, and supplies to the selector 1 2 0 8 as the delayed received value TDR.
  • the selector 1 2 0 6, the operation mode - de information CBF is, the normal mode performs only processing by the soft-output decoding circuit 9 0, or, the soft-output decoding circuit 9 0 it takes processing time and the same time If it indicates the delay mode in which the delay should be performed, select and output the delayed reception value SDR, and if it indicates any other normal mode or delay mode, Selects and outputs the interleave length delay reception value IDO.
  • selectors 1 2 0 6 as to be output data, used after subjected to interleaver 1 0 0 Inta one leave processing or in the evening one interleaver 1 0 0 processing time and the time required delay by It is provided to determine whether or not to output data according to each operation mode.
  • Selector 1 2 0 7 based on the operation mode information CBF, the fin evening one interleaver output data II 0 supplied from Inta one interleaver 1 0 0, among the data TDLX supplied from the selector 1 2 0 2 , selects one, and supplies to the selector 1 2 0 9 as soft output TSO.
  • the selector 1 2 0 7, the operation mode information CBF is, the normal mode performs only processing by the soft-output decoding circuit 9 0, or, the processing time of the same time delay the soft-output decoding circuit 9 0 it takes If it indicates the delay mode to be performed, select and output TDLX overnight.If it indicates any other normal mode or delay mode, output the interleaver. Selects and outputs II 0.
  • the selector 1 2 0 7, as data to be output, those performed in the evening one interleaver 1 0 0 fin evening one leave processing or Intariba 1 0 0 is processing time and the time required delay by This is provided to determine whether or not the data is to be output. The output data is selected according to each operation mode.
  • the selector 1 20 based on the verification mode information C THR, the delayed received value TDR supplied selector 1 2 0 6 or et of a through signal that is transmitted by the signal line 1 30, either one Is selected and output to the outside as the delayed reception value TRN.
  • the delayed received value TRN is output as the delayed received value RN. That is, selector 1 2 0 8 and is provided either to output the delayed received value for the next stage element decoder, whether to validate the system, in order determined.
  • the selector 1 20 9, based on the verification mode information CT HR, the soft output TS 0 which is either found supply selector 1 20 Ma, of the Solo signal transmitted by the signal line 1 30, either Select and output to the outside as soft output TINT.
  • the soft output TINT is output as soft output INT. That is, the selector 1 20 9 and is provided either to output the soft output for the next element decoder, a row Unoka verification system for determining.
  • the erase position information IGE and the interleaver non-output position information are provided. Either INO and the next stage information consisting of the delay in-leave start position signal IDS or the through signal transmitted through the signal line 130 are selected, and the next stage end time information is selected. It is output to the outside as T TNPN and next-stage termination state information TTNSN, next-stage erasure position information TERSN and next-stage prior probability information erasure information TE APN, and next-stage interleave start position signal TILSN.
  • next-stage termination time information TTNPN, next-stage termination state information TTNSN, next-stage erasure position information TERSN, next-stage prior probability information erasure information TEAPN, and next-stage interleave start position signal TILSN are: Next-stage termination time information TNPN, next-stage termination state information TNSN, next-stage erasure location information ERSN, next-stage prior probability information erasure information EAPN, and next-stage start-up location Output as signal ILSN. That is, selector 1 2 0! . Is provided to determine whether to output the next-stage information for the next-stage element decoder or to verify the system.
  • the signal line 130 is mainly used when a decoding device 3 similar to the above-described decoding devices 3 ′, 3, and ′ is configured by connecting a plurality of element decoders 50. It is used for verifying the system.
  • the signal line 130 has a reception value TR, external information or in-leaving data TEXT, erasure information TER S, prior probability information erasure information TE AP, termination time information TTNP, termination state information T TN S, and interleaving. configured it it by bundling signal lines for transmitting the start position signal TILS, these signal selector 1 20 8, 1 2 0 s , 1 20 i. Supply to
  • Such an element decoder 50 includes, for example, a module including at least a soft-output decoding circuit and at least an interleaver or an interleaver as shown by a broken line in FIG. 7 or a broken line in FIG. Are equivalent.
  • a decoding device 3 capable of decoding an arbitrary code among PCCC, SCCC, TTCM or SCTCM can be configured.
  • Various features relating to the entire element decoder 50 will be further described in "4."
  • the soft output decoding circuit 90 includes a code information generation circuit 15 1 that generates code information of an element encoder in the encoding device 1, and a puncture pattern in the encoding device 1.
  • the internal erasure information generation circuit 152 for generating internal erasure information as shown in the figure
  • the termination information generation circuit 153 for generating the termination information in the encoder 1, and the received value to be input for the decoding process.
  • a priori probability information is selected, a received value and a priori probability information selection circuit 154 for replacing a position where no code output exists with a symbol with a likelihood of “0”, and the received data and delay data
  • a storage circuit for receiving and storing the received data and the delay 155, an Ia calculation circuit 156 for calculating a log likelihood Ia as a first log likelihood, and a calculation circuit 1 for calculating An Ia distribution circuit 157 that distributes the log likelihood Ia, and a second An I line calculation circuit 158 for calculating a log likelihood I, which is a number likelihood, an I? Calculation circuit 159 for calculating a log likelihood I ?, a third log likelihood, and a calculated log likelihood I?
  • Storage circuit 160 that stores the degree I, and a soft output calculation circuit that calculates the log soft output I person Circuit 161, a received value or prior probability information separating circuit 162 for separating the received value and the prior probability information, an external information calculating circuit 163 for calculating the external information, and a log soft output I input It has an amplitude adjusting and clipping circuit 164 for adjusting the amplitude and clipping to a predetermined dynamic range, and a hard decision circuit 165 for hard-deciding a soft output and a received value as decoded values.
  • FIG. 16 shows details of the left half portion of the soft output decoding circuit 90 shown in FIG. 16, and FIG. 1 ⁇ shows details of the right half portion.
  • the code information generating circuit 151 generates code information of the elementary encoder in the encoding device 1 based on the coding rate information CR AT and the generated matrix information CG supplied from the control circuit 60. Specifically, the code information generation circuit 151 includes input bit number information IN indicating the number of input bits of the element encoder in the encoding device 1 and convolution of the element encoder in the encoding device 1.
  • the type information WM indicating whether the convolutional encoder is of the so-called Wozencraft type or Massey type
  • the elementary encoder of the encoding device 1 In a shift register, that is, memory number information MN indicating the number of memories representing states (transition states), and a trellis which is a state transition diagram of an element encoder in the encoding device 1, an input along a time axis for each branch.
  • the branch input / output information BI0 indicating output information and the output from the element encoder in the encoding device 1 are present, and the validity of the output position indicating the existence of the corresponding received value is present. It generates the output position information P E.
  • the Posencraft-type convolutional encoder is composed of a delay element and a combinational circuit, and the delay element stores the data in time series.
  • Examples of Bozenkura shift type convolutional encoder for example, as shown in FIG. 1 8, 4 and Tsunoshi full Torejisuta 2 0 1 t, 2 0 12 , 2 0 1 2 0 1 4, 1 6 pieces of exclusive Logical OR circuit 2 0 2 2 0 2 2 , 2 0 2 2 0 2 4 , 2 0 2 5 , 2 0 2 2 0 2 7 , 2 0 2 8 , 2 0 2 9 , 2 0 210, 2 0 211, 2 0 2, 2 0 2 i 3, 2 0 2 M, 2 0 2, 2 0 2 16 and 2 0 aND gates G 0 [0], GB [ 0], GB [1], GB
  • the generator matrix G of this convolutional encoder is expressed by the following equation (27). In the following equation (27), GB (D), G1 (D), G2
  • G3 (D) G 3 [ ⁇ ] + G 3 [l] D + G 3 [2] D 2 + G 3 [s] D 3 + G3 [4] D 4 (31)
  • examples of the convolutional encoder Po Zen craft type for example, as shown in FIG. 1 9, three shift registers 2 03!, 203 2, and 203 3, 1 two exclusive-OR circuits 2 04 2042, 204 a, 204 4 , 204 5 , 204 ⁇ , 204 7, 204 8 , 2049, 20410, 20411, 204 i 2 and 15 AND gates G 1 [0], G 1 [1 ], G 1 [2], G 1 [3], G 1 [4], G 2 [0], G 2 [1], G 2 [2], G 2 [3], G 2 [4], A combinational circuit represented by G 3 [0], G 3 [1], G 3 [2], G 3 [3], G 3 [4], and a code rate of “2/3” Some perform convolution operations.
  • G il (D), G 21 (D), G 31 (D), G 12 (D), G 22 (D), and G 32 (D) are It is expressed by the following equations (33) to (38).
  • G (32) G 12 (D) G 22 (D) G 32 (D)
  • GII (D) GI [O] + GI [I] D + GI [2] D 2
  • the Massey-type convolutional encoder is composed of a delay element and a combinational circuit, and is configured to output one of the input bits as a tissue component as it is. That is, data is not stored in the delay element in time series.
  • Examples of Matsushi I type convolutional encoder for example, as shown in FIG. 2 0, and evening three shift Torejisu 20 5 ,, 20 5, 2 0 5 3, four exclusive OR circuits 2 0 6 !
  • the combinational circuit changes, the code configuration changes, and the maximum number of states is "2 3 8".
  • the generator matrix G of this convolutional encoder is expressed by the following equation (39). In the following equation (39), GB (D), G 1 (D), and G 2 (D) are expressed by the following equations (40) to (42), respectively.
  • GB [D) 1 + G + GB [l] D 2 + GB [2] D 3 (40)
  • GI (D) G ⁇ [O] + G1 [I] D + G1 [2] D Z + G1 [3] D 3 (41)
  • G 2 (D) G 2 [0] + G2 [l] D + G 2 [2] D 2 + G 2 [3] D 3 (42)
  • a Massy type convolutional encoder for example, as shown in FIG. 2 1, and two shift register 207 2 07 2, three exclusive oR circuits 2 08 1, 208 2, 2 08 3, and 1 1 aND gates GB [0], GB [ 1], G1 [0], G1 [1], G1 [2], G2 [0], G2 [1], G2 [2], G3 [0], G3 [1] , G 3 [2], and performs a convolution operation with a coding rate of “3/3”.
  • GI (D) GI [O] + GI [I] D + GI [2] D 2 (45)
  • G2 ⁇ D G2 [0] + G2 [I] D + G2 [2] D '(46)
  • This convolutional encoder has When inputting input data i. of bits, performs input data Isseki i. relative convolution of this, and outputs the operation result as a 4-bit output data Oo, 01, O 2, 0 3.
  • a description of the trellis in this convolutional encoder is as shown in FIG.
  • the label attached to each branch indicates the branch number.
  • the relationship between the states before and after the transition and the input data / output data is as shown in Table 1 below.
  • the number of states in the convolutional encoder shown in Fig. 22 is 16 and the trellis has a structure in which two paths reach from each state to the state at the next time. It has a structure having branches.
  • the code information generation unit 151 outputs “1 bit” as input bit number information IN, “Posen-craft type” as type information WM, and “4 bits” as memory number information MN. Is used as branch input / output information BI 0 to generate an input / output pattern of each branch as shown in Table 1.
  • the description of the trellis in this convolutional encoder is as shown in Fig. 25.
  • the label attached to each branch indicates the branch number.
  • the relationship between the state before and after the transition for this branch number and the input / output data / output data is as shown in Table 2 below.
  • the state is a state in which the contents of the shift register 203 3 , the shift register 203 2 and the shift register 203 i are sequentially arranged, and “000”, “00 1 ,,, '(0 10 ,, “0 1 1 ,,," 100 ", '(101 ,,," 111 “,” 111 “state numbers,” 0 ",” 1 “,” 2 “,” 3 “,” 4 ",” 5 “,” represents a 6 ",” 7 ".
  • the input data / output data, i l5 i./0 2, 0 i , in 0. is there. 9i / Jz.sz.dTHd Fiber O; AV:
  • the number of states in the convolutional encoder shown in FIG. 24 is 8, and the trellis has a structure in which four paths reach from each state to the state at the next time. Will have.
  • the code information generation unit 151 generates “2 bits” as input bit number information IN, “Posen-craft type” as type information WM, and “3” as memory number information MN. Is used as branch input / output information BI 0 to generate an input / output pattern of each branch as shown in Table 2.
  • FIG. 26 when the three AND gates GB [2], G 1 [2], and G 2 [1] are connected as the Massey type convolutional encoder shown in FIG. 20, as shown in FIG. three shift Torejisu the evening 205 20 5 2 2 0 5 3, is considered to have a two exclusive OR circuits 2 0 6 2, 20 6 3.
  • This convolutional encoder has a 2-bit input data i. , Enter it, these input data overnight i. , I!, Perform a recursive systematic convolution operation, and output the operation result as 3-bit output data 0. , 0 ,, 0 2 are output.
  • the number of states in the convolutional encoder shown in FIG. 26 is 8, and the trellis has a structure in which four paths reach from each state to the state at the next time. It will have branches.
  • the code information generation unit 151 outputs “2 bits” as input bit number information IN, “Massie type” as type information WM, and “3” as memory number information MN. Then, an input / output pattern of each branch as shown in Table 3 is generated as the branch input / output information BI0.
  • the Massey-type convolutional encoder shown in FIG. 21 includes six AND gates GB [1], G1 [0], G1 [1], G1 [2], G2 [ 0], Tying G 3 [0], as shown in FIG. 28, two shift Torejisu evening 207 207 2, can be considered to have a three exclusive OR circuits 208 208 2, 208 3.
  • the convolutional encoder inputs 3-bit input data i 0, ii, i 2 , these input data i. , Ii, i2, perform a recursive systematic convolution operation, and output the operation result to a 3-bit output data. , 01, 0 2 are output.
  • the number of states in the convolutional encoder shown in Fig. 28 is 4, and the trellis has a structure in which four sets of parallel buses reach from each state to the state at the next time. Will have.
  • the code information generation unit 151 outputs “3 bits” as input bit number information IN, “Massie type” as type information WM, and “2” as memory number information MN.
  • An input / output pattern of each branch as shown in Table 4 is generated as input / output information BI0.
  • the code information generation circuit 151 generates code information corresponding to the element encoder in the encoding device 1.
  • the code information generation circuit 151 calculates the input / output patterns of all the branches on the trellis according to the code, and generates the branch input / output information B I0, which will be further described later.
  • the code information generation circuit 15 1 converts the generated input bit number information IN into the termination information generation circuit 153, the received value and prior probability information 154, the Ia calculation circuit 156, the Ia distribution circuit 157, I
  • the calculation circuit 158, the I-calculation circuit 159, the soft output calculation circuit 161 and the received value or prior probability information separation circuit 162 are supplied to the hard decision circuit 165.
  • the code information generation circuit 155 supplies the generated type information WM to the Ia calculation circuit 156, the Ia distribution circuit 157, the Ih calculation circuit 158 and the I? Calculation circuit 159. . Further, the code information generation circuit 15 1 divides the generated memory number information MN into a termination information generation circuit 15 3, an I distribution circuit 1 57, an I calculation circuit 1 58, an I / 5 calculation circuit 1 59, And supplied to the soft output calculation circuit 16 1. Furthermore, the code information generation circuit 15 1 supplies the generated branch input / output information B I0 to the I distribution circuit 157 and the soft output calculation circuit 16 1. Further, the code information generation circuit 15 1 supplies the generated valid output position information PE to the internal erasure information generation circuit 152.
  • the internal erasure information generation circuit 152 converts the puncture pattern and the effective output position based on the erasure information TERS supplied from the outside and the effective output position information PE supplied from the code information generation circuit 151.
  • Internal erasure position information I ERS indicating a position where there is no code output obtained in consideration of the whole is generated.
  • the internal erase information generation circuit 15 2 is realized as having four OR gates 2 1 1 2 1 1 2 1 1 1 1 3 and 2 1 1 4 as shown in FIG. 30, for example. Can be
  • OR gates 2 1 1 2 1 1 2 , 2 1 1 3 , 2 1 1 4 are data obtained by inverting the erasure information TERS and the effective output position information PE supplied from the sign information generation circuit 15 1 And the logical sum of The OR gates 2 1 1 2 1 12, 2 1 1 3 , 2 1 1 4 supply the obtained OR to the received value and prior probability information selection circuit 154 as the internal erase position information IERS.
  • the internal erasure information generation circuit 1 5 2 by taking the logical sum by OR gate one DOO 2 1 1 2 1 1 2, 2 1 1 3 2 1 1 4, the position where the code output is not present
  • the internal erase position information IERS shown is generated.
  • the termination information generation circuit 153 includes termination time information T TNP and termination state information T TNS supplied from outside, input bit number information IN and memory number information MN supplied from the code information generation circuit 151. Based on, the termination information in the encoding device 1 is generated. More specifically, the termination information generation circuit 153 determines the termination time in the encoder 1 based on the termination time information T TNP, termination state information T TNS, input bit number information IN, and memory number information MN. , And termination state information TSM indicating the termination state.
  • the termination information generating circuit 153 includes a plurality of registers 2 121, 2 122, 2 1 2 3 , 2 1 2 4 , 2 1 2 5 , 2 1 2 6 , Multiple selectors 2 1 3 1, 2 1 3 2 , 2 1 3 3 , 2 1 3 "2 1 3 2 1 3 6 , 2 1 3 7 , 2 1 3 8 , 2 1 3 9 and AND gate 2 1 4 can be realized.
  • Register 2 1 2 It is a termination time information T TNP supplied from outside and held 1 only the clock, and supplies the held termination time information TTNP to register 2 1 2 2 and selector 2 1 3 3.
  • Register 2 1 2 2 is Register 2 1 2!
  • Register 2 1 2 3 a termination time information T TNP supplied from the register 2 1 2 2 held by one clock and supply the held termination time information TTNP to the selector 2 1 3 5.
  • Regis evening 2 1 24 holds termination state information T TNS supplied from outside by one clock, and supplies the held termination state information TTNS to register 2 1 2 5 and selectors evening 2 1 3 6.
  • the register 2 1 2 5 holds the termination state information T TNS supplied from the register 2 1 2 4 for only one clock, and stores the held termination state information T TNS in the register 2 1.
  • Register 2 1 2 6 register 2 1 2 5 termination state information ⁇ ⁇ S supplied from holding only one Kurodzuku, retained termination state information T TN S selector 2 1
  • the selector 213 Based on the input bit number information IN, the selector 213 includes, for example, information indicating that the number of memories of the element encoder in the encoding device 1 is “1” among the memory number information MN. Select either one of the information indicating that the number of memories is "2". Specifically, for example, when the number of input bits in the encoding device 1 is “1”, the selector 213 selects information indicating that the number of memories is “1”. Selector 2 1 3! Supplies the selector evening 2 1 3 3 as a control signal for selecting the Isseki de selected.
  • Information selector 2 1 3 2 based on the input bi Uz betting amount information IN, indicating that the Chi sac memory number information MN, for example, the number of memory elements encoder in the encoder 1 is "2" And information indicating that the number of memories is "3". Specifically, the selector 2 1 3 2, for example, when the number of input Kabi' DOO in the encoder 1 is "1", selects the information indicating that the number of memory is "2". Selector 2 1 3 2 selector evening supplies the 2 1 3 4 as a control signal for selecting the selected data.
  • Selector 2 1 3 based on Isseki de selected by the selector 2 1 3 i, register 2 1 2, the termination time information T TNP value supplied from among the data is "1" , Select either one. Specifically, when the number of memories of the element encoder in the encoding device 1 is “1”, the selector 2 1 3 3 sets the register 2 1 2! Selects TTNP, the termination time information supplied from TTNP. Selector 2 1 3 3 was selected de - supplying data to the AND gate 2 1 4. Based on the data selected by the selector 2 13 2 , the selector 2 1 3 4 outputs the termination time information T TNP supplied from the register 2 1 2 2 and the data having the value “1”. Select one of them. Specifically, the selector 2 1 3 4
  • the termination time information T TNP supplied from the register 2 1 2 2 is selected.
  • Selector 2 1 3 4 supplies the Isseki de selected AND gate 2 14.
  • Selector 2 1 3 5 on the basis of the number of memories information MN, out of the termination time information T TNP value supplied from the register evening 2 1 2 3 is "1" data, selects either. Specifically, the selector 2 1 3 5 selects the termination time information T TNP supplied from the register 2 1 2 3 when the number of memories of the element encoder in the encoding device 1 is “3”. I do. Selector 2 1 3 5 ANDs selected data with AND gate 2
  • Selector 2 1 3 6 based on the number of memories information MN, registers 2 1 2 4 termination state information T TN S value supplied from Out of the de Isseki is "0", selects either I do. Specifically, the selector 2 13 ⁇ selects the termination state information TTNS supplied from the register 2 1 2 4 when the number of memories of the element encoder in the encoding device 1 is “1”. I do. Selector 2 1 3 6 supplies the selected data to the selector evening 2 1 3 8.
  • Selector 2 1 3 7 on the basis of the memory number information Myunyu, register 2 1 2 5 termination state information T TN S value supplied from the "0" of the de one data is, selects either I do. Specifically, the selector 2 1 3 7 selects the termination state information TTNS supplied from the register 2 1 2 5 when the number of memories of the element encoder in the encoding device 1 is “2”. I do. Selector 2 1 3 7 supplies the selected data to the selector evening 2 1 3 8.
  • Selector 2 1 3 8 on the basis of the memory number information Myunyu, among termination state information T TN S value supplied from the register evening 2 1 2 e is the data is "0", selects either . Specifically, when the number of memories of the element encoder in the encoding device 1 is “3”, the selector 2 1 3 8 outputs the termination state information T TNS supplied from the register 2 1 2 6. select. Selector 2 1 3 8 selects selected data Evening 2 1 3 8 supply.
  • Selector 2 1 3 9 based on the input bit number information IN, data supplied from the final sintered state information T TNS supplied from the outside, the selector 2 1 3 6 2 1 3 7, 2 1 3 8 Select either one of Selector 2 1 3 9, supplied to the reception data and the delay storage circuit 1 5 5 the selected data as the termination state information T SM.
  • AND gate 2 14 takes a termination time information T TNP supplied from outside, a logical product of the Isseki de supplied from selector evening 2 1 3 3 2 1 34, 2 1 3 5.
  • the AND gate 2 14 supplies the obtained logical product to the reception data and delay storage circuit 1 55 as termination time information TPM.
  • Such termination information generation circuit 153 grasps the termination period based on the number-of-memory information MN, and selects a data selection according to the termination period by selectors 2 1 3 3 , 2 1 3 4) 2 by performing the 1 3 5 2 1 3 6 2 1 3 7, 2 1 3 8, it is possible to generate termination information for any termination period.
  • the termination information generation circuit 153 outputs the number of input bits as termination information. The termination state is specified by generating minute information for the termination period.
  • the termination information generation circuit 153 is used when the element encoder in the encoding device 1 is other than a Posencraft type convolutional encoder such as a matsy type. Specifies the end state in one time slot by generating information indicating the end state in one time slot as the end information.
  • the received value and prior probability information selection circuit 154 is provided for decoding an arbitrary code, as described later.
  • the received value and prior probability information selection circuit 154 includes the received value format information CRT Y supplied from the control circuit 60, the input bit number information IN supplied from the code information generation circuit 151, and the external supply. Based on the prior probabilistic information erasure information TEAP and the internal erasure position information IERS supplied from the internal erasure information generation circuit 152, the input decoded reception value TSR and external information or interleave data TEXT are used. Among them, the information necessary for performing soft output decoding is selected. Also, the received value and prior probability information selection circuit 154 has an internal eraser as described later.
  • a position where no code output exists is replaced with a symbol having a likelihood of "0". That is, the reception value and prior probability information selection circuit 154 determines that the probability that the bit corresponding to the position where no code output exists is “0” or “1” is “1/2”. It outputs the information that you want.
  • the reception value and prior probability information selection circuit 154 includes, for example, a method in which the decoded reception value TSR is composed of four systems of decoded reception values TSR0, TSR1, TSR2, and TSR3, and Or, if the TEXT is composed of three sets of external information or interleaved data TEXT0, TEXTl, and TEXT2, for example, as shown in Fig.
  • the selector 215 selects one of the decoded received value TSR0 and the external information or in-out / leave-out / TEXT0 based on the received value format information CRTY. Specifically, the selector 2 1 5! If the received value format information CRTY indicates external information, the external information or the interleaved data TEXT 0 is selected. Selector 2 1 5, supplies the Isseki de selected in the selector 2 1 5 8. Selector 2 1 5 2, based on the received value type information CRT Y, and the decoded received value T SR 1, out of the external information or inter one Ribude Isseki TEXT 1, either to select.
  • the selector 2 1 5 when the received value type information CRT Y were indicates the external information, the external information or inter one leave data TEXT 1 to select.
  • Selector 2 1 5 2 supplies Isseki de selected in the selector 2 1 5 9.
  • Selector 2 1 5 3 based on the received value type information CRT Y, and the decoded received value T SR 2, among the extrinsic information or interleaved de Isseki TEXT 2, either to select.
  • the selector 2 1 5 3 when the received value type information CRT Y were indicates the external information, the external information or fin evening one leave data TE XT 2 to select.
  • the selector 2 1 5 3 selects the selected data with the selector 2 1 5! . To supply.
  • Selector 2 1 5 based on the received value type information CRT Y, external information or in the evening —Select either leave data T EXT 0 or prior probability information whose value is “ ⁇ ”. Specifically, the selector 2 1 5 4, when the received value type information CRT Y were indicates the external information, the value you select a priori probability information is "0". Selector 2 1 5 4 supplies the selected data to the selector 2 1 51 2.
  • the selector 2 1 5 5 selects either the external information or the in-leave data TEXT 1 and the prior probability information whose value is “0”, based on the received value format information CRTY. Specifically, the selector 2 1 5 5, when the received value type information CRT Y were indicates the external information, the value you select a priori probability information is "0". Selector 2 1 5 5 supplies Isseki de selected in the selector 2 1 5 3.
  • Selector 2 1 5 beta based on the received value type information CRT Upsilon, the external information or inter one Ribude Isseki TEXT 2, of a priori probability information whose value is "0", selects either. Specifically, the selector 2 1 5 6, when the received value type information CRTY was shows the external information, the value you select a priori probability information is "0". The selector 2 15 ⁇ selects the selected data with the selector 2 15! Supply 4
  • Selector 2 1 5 7 based on the received value type information CR T Upsilon, in the internal erasure locator information I ER S, for example, one of the output bits that are output from the element encoder in the encoder 1 Either the information indicating that the symbol does not exist or the information indicating that the second symbol does not exist is selected.
  • selector 2 1 5 7 when the coding apparatus 1 were those indicated in the received value type information CR TY that it is not intended to perform coding by TT CM or SCT CM is 2 Shinporu Select information that indicates that no eyes are present.
  • Selector 2 1 5 7 supplies to the selector 2 1 5 9 as a control signal for selecting the selected data.
  • selecting operation of the selector 2 1 5 7 is due to the erase operation in a coding apparatus 1 was used to encode by TT CM and SCT CM. That is, the erase operation when the code KaSo location 1 was used to encode by TT CM and SCT CM, since becomes to erase the symbol of the in-phase and quadrature components both cell Lek evening 2 1 5 7 Means to select information indicating that the second symbol does not exist.
  • Selector 2 1 5 based on the internal erasure position information I ER S, selector 2 1 5 i Either the data supplied from the server or the information whose value is "0" is selected. Specifically, the selector 2 1 5 8, there is shown that the internal erasure locator information I ERS does not exist 1 Shinporu th among the output bits outputted from the element encoder in the encoder 1 In this case, select the information whose value is "0".
  • the data selected by the selector 2 1 5 9, selector 2 1 58, 2 1 510, 2 1 514, 2 1 5 IS, 2 1 5 16 bundles with the data supplied from Nerare, selected received value and a priori probability
  • the received data and the delay storage circuit 155 are supplied as information RAP.
  • Selector 2 15 i Based on the internal erasure position information I ERS, the data supplied from the selector 2 1 5 3, of the value is "0" information, selects either. Specifically, the selector 2 1 5! . If the internal erasure position information IERS indicates that the third symbol of the output bits output from the element encoder in the encoding device 1 does not exist, the value is " Select information that is 0 ". Selector 2 1 5,. Data is selected by the selector 2 1 5 8, 2 1 5 9, 2 1 514, 2 1 5 is, 2 1 5 1 ⁇ bundled together Isseki de supplied from the selection received value and a priori probability information It is supplied to the received data and delay storage circuit 155 as RAP.
  • the selector 215H selects one of the decoded received value TSR3 and the information whose value is "0" based on the internal erasure position information IERS. Specifically, the selector 215H indicates that the internal erasure position information IERS does not exist in the fourth symbol of the output bits output from the element encoder in the encoder 1. If it is, select the information whose value is "0". The selector 215 n supplies the selected data to the selectors 215, 5 .
  • Selector 2 1 5 based on the a priori probability information erasure information TE AP, selects and de-Isseki supplied from the selector 2 1 5 4, of the value is "0" information, either . Specifically, if the prior probability information erasure information TEAP indicates that the punctured information TEAP has been punctured, the selector 2 15 12 selects information having a value of “0”. The selector 2 15 12 supplies the selected data to the selectors 2 15 15 and 2 15 16 .
  • Selector 2 1 5 13 based on the a priori probability information erasure information TEAP, the data supplied from the selector 2 1 5 5, of the value is "0" information, selects either. Specifically, when the prior probability information erasure information TEAP indicates that the punctured information TEAP has been punctured, the selector 2 15 13 selects information having a value of “0”. Selector 2 1 5 13, you supply Isseki de selected in the selector 2 1 5 16.
  • Selector 2 1 5 14 based on the a priori probability information erasure information TEAP, the data supplied from the selector 2 1 5 6, of the value is "0" information, selects either. Specifically, the selector 2 1 5 14, when a priori probability information erasure information TE AP was indicates that it is Pankuchiya, the value selects information is "0". Data selected by the selector 2 1 5 14 bundled together with the data supplied from the selector 2 1 5 8, 2 1 5 9, 2 1 5 10, 2 1 5 IS, 2 1 5 16, selected received value and It is supplied to the received data and delay storage circuit 155 as prior probability information RAP.
  • the selector 215 15 receives one of the data supplied from the selector 215 and the data supplied from the selector 215> 2 based on the input bit number information IN. Select Specifically, the selector 2 1 5 15, the element encoder code rate in the encoder 1 is represented by "1 / n", and the input that the input number of bits is "1" If the bit number information IN indicates this, the data supplied from the selector 215 u is selected. Data selected by the selector 2 1 51 5 is supplied from the selector 2 1 5 8, 2 1 5 9, 2 1 5 10, 2 1 5 Eta, 2 1 5 16 The data is bundled together with the data and supplied to the received data and the delay storage circuit 155 as the selected reception value and the prior probability information RAP.
  • the selector 215 1 ⁇ selects one of the data supplied from the selector 215 12 and the data supplied from the selector 215 13 based on the input bit number information I ⁇ . Select one. Specifically, the selector 215 1 ⁇ determines that the coding rate of the elementary encoder in the coding device 1 is represented by “1 / ⁇ ” and that the number of input bits is “1”. If the input bit number information I indicates, the data supplied from the selector 215 i 2 is selected.
  • the received value and the prior probability information RAP are supplied to the received data and delay storage circuit 155 as RAP.
  • Such a received value and prior probability information selection circuit 154 uses the selector 2 15 2 1 52, 2 1 5 3 , 2 1 5 4 , 2 1 5 5 , 2 1 5 6 to obtain the decoded received value TSR and external information.
  • the decoded received value TSR and the extrinsic information sentence can be switched between the interleaved data TEXT and the interleaved data TEXT as the code likelihood, and the soft output decoding is performed.
  • Information to be input for the purpose can be appropriately selected.
  • the reception data and delay storage circuit 155 has, for example, a plurality of banks of RAMs, a control circuit, and a selection circuit.
  • the reception data and delay storage circuit 155 includes the termination time information TPM and termination state information TSM supplied from the termination information generation circuit 153, and the selected reception value supplied from the reception value and prior probability information selection circuit 154. And prior probability information RAP.
  • the reception data and delay storage circuit 155 selects predetermined information from the stored termination time information TPM and termination state information TSM by a selection circuit.
  • the termination information TAL, I used in the calculation circuit 158 and the termination information TB0, TBI used in the calculation circuit 159 are output. Ending The information TAL is supplied to the I-calculation circuit 158 as termination information TALD after a predetermined delay.
  • the termination information TB 0 and TB 1 are supplied to the 1/5 calculation circuit 159 as termination information TB 0 D and TB 1 D after a predetermined delay, respectively.
  • the received data and delay storage circuit 155 selects predetermined information from the stored selected reception value and prior probability information RAP by the selection circuit, and calculates Received data DA used in circuit 158,? Output as two systems of received data DB 0, DB 1 used in calculation circuit 159.
  • the received data DA is supplied to an I-a calculation circuit 156 and, after being subjected to a predetermined delay, is supplied to a received value or prior probability information separation circuit 162 as delayed reception data DAD. Further, the received data DB 0 and DB 1 are supplied to the I-a calculation circuit 156 respectively.
  • the element decoder 50 performs a so-called sliding window process known as a method for processing continuous data.
  • the received data and delay storage circuit 155 and an I? As a method of memory management in the storage circuit 160, the one described in International Publication No. WO99 / 62183, which the applicant of the present invention has already applied for an international patent, is employed. That is, the element decoder 50 reads out the reception data divided by a predetermined truncation length from the reception data and the delay storage circuit 155 in a simplified manner, and the log likelihood By storing I?, Memory management is performed such that the logarithmic soft output I ⁇ is finally obtained in the original chronological order.
  • the element decoder 50 has the international publication number WO 9 9/6 2 183 As described in the official gazette, instead of calculating the log likelihood Ia and then performing the memory management, the received data is stored in the received data and the delay storage circuit 155, and then an appropriate The received data is read out under memory management, and the log likelihood Ia is calculated.
  • the reception data and delay storage circuit 155 can also store delay data as described later. That is, the storage circuit for received data and delay 155 receives the received value TR and the edge signal TEILS supplied from the edge detection circuit 80. And delay the same time as the processing time required by the soft output decoding circuit 90. Received data and delay storage circuit 1 5 5 supplies the delayed received value PDR obtained by delaying the received value TR, to the selector 1 2 0 3, 1 2 0 6 as delayed received value SDR. Further, the received data and delay storage circuit 1 5 5 supplies the delayed edge signal PD IL obtained by delaying the edge signal TEILS, the selector 1 2 0 5 as a delay edge signal SD ILS.
  • the I-key output circuit 156 calculates the log likelihood I ⁇ ⁇ using the received data DA, DB 0, and DB 1 supplied from the received data and delay storage circuit 155. Specifically, based on the notation described at the beginning of “2.”, the Ia calculation circuit 156 performs the calculation shown in the following equation (48) for each received value y t , and at each time t Calculate the log likelihood Ia. Note that s gn shown in the following equation (48) is a constant indicating a sign for distinguishing between positive and negative, that is, either “+1” or “11”.
  • the element decoder 50 is configured as a system that handles only negative values as log likelihood, this constant sgn takes “+1”, and the element decoder 50 handles only positive values as log likelihood. If configured as a system, take "1-1". That, I y calculating circuit 1 5 6, for each received value y t, positive or negative identification log likelihood I ⁇ or probability ⁇ were log notation the probability ⁇ determined by the sign of the output pattern and the received value by logarithmic notation Calculate the log-likelihood I with inverted sign.
  • the Ia calculation circuit 156 generates the received value format information supplied from the control circuit 60.
  • the log likelihood Iy is calculated based on the supplied input bit number information IN and the type information WM.
  • the Ia calculation circuit 156 supplies the calculated log likelihood Ia to the Ia distribution circuit 157. That is, the Ia calculation circuit 156 supplies the log likelihood Ia used in the I calculation circuit 158 to the Ia distribution circuit 157 as a log likelihood GA, and uses it in the I? Calculation circuit 159.
  • the log likelihood Ia is supplied to the Ia distribution circuit 157 as log likelihoods GB0 and GB1.
  • the Ia calculation circuit 156 uses the log likelihood I.sub.0 used to calculate the log likelihood I.sub.0 of the two systems of log likelihood 1.sub.0. calculating a ⁇ 1? 0 for I ⁇ calculating circuit 2 20, and, as I ⁇ calculating circuit 2 2 0 2 for I / 51 for calculating a log likelihood I ⁇ used to calculate the log likelihood I beta 1 it can be implemented as being closed and logarithmic likelihood I I ⁇ calculating circuit I shed for calculating a ⁇ 2 2 0 3 used for calculating the log likelihood I monument.
  • I ⁇ calculating circuit 2 2 0 "for I ⁇ calculating circuit 2 20 2 and I I ⁇ calculating circuit 2 20 3 for non for these I 50 is realized by the same configuration with the data to be input is different only because it can, in this case, performs the description for I 0 I ⁇ calculation circuit 22 0 only, I; nowadays description 51 for I ⁇ calculating circuit 2 20 2 and I shed for I ⁇ calculating circuit 2 2 0 3 is shown Omitted with
  • Ia calculation circuit for I? 0 220! Has an information / sign Ia calculation circuit 221 and an Ia normalization circuit 222.
  • the information and code I key calculation circuit 221 receives the reception data DB0 including the reception value and the prior probability information, and receives the reception value format information CRTY, the prior probability information format information CAP P, and the signal point arrangement. Based on information CSIG and input bit number information IN, log likelihood Ir for all possible input / output patterns or log likelihood Ir for at least a part of input / output patterns is calculated.
  • the information and code I key calculation circuit 2 21 transmits the prior probability information and the so-called communication
  • the sum with the road value is calculated as the log likelihood Ia.
  • the information / code I-key calculation circuit 2 21 If coding by M is performed, the log likelihood I a is calculated by calculating the inner product of the input received data DB 0. This is because the Euclidean distance on the I / Q plane is the log likelihood Ia, but in the case of the PSK modulation method, the transmission amplitude of the output from the encoder takes a constant value, so Finding the distance is equivalent to finding the inner product.
  • the Ia normalization circuit 222 performs normalization to correct the bias of the distribution of the calculation result by the information / code Ia calculation circuit 222.
  • the Ia normalization circuit 2 2 2 corresponds to the information ′ code Ia calculation circuit 2 2 1 having a maximum probability value among a plurality of log likelihood Iers calculated by the information I code calculation circuit 2 2 1.
  • a predetermined operation is performed on each log likelihood so that the log likelihood matches the log likelihood corresponding to the maximum value of the probability that can be taken. That is, when the element decoder 50 treats the log likelihood as a negative value, the Ia normalization circuit 2 2 2 2 outputs the plurality of log likelihoods I calculated by the information / code Ia calculation circuit 2 2.
  • the Ia normalization circuit 2 2 2 2 outputs a plurality of log likelihoods I calculated by the information / code Ia calculation circuit 2 2 1.
  • the Ia normalization circuit 2 2 2 clips the normalized log likelihood Ia according to the required dynamic range, and supplies it as the log likelihood GB 0 to the Ia distribution circuit 1 57. .
  • Such an I 0 Ia calculation circuit 220! Calculates a log likelihood Ia used to calculate the log likelihood I ⁇ 0, and supplies the log likelihood GB0 to the Ia distribution circuit 157.
  • I ⁇ calculation circuit 2 2 0 2 for I? 1 is, I? 0 for I ⁇ calculation circuit 2 2 0!
  • the received data D ⁇ ⁇ ⁇ 1 is input instead of the received data D ⁇ 0 input to the, and the same processing as the I / O calculation circuit 220 for 1? 0 is performed.
  • the I a calculation circuit for I? 1 2 2 2 The log likelihood Ia used to calculate the degree I-1 is calculated and supplied to the Ia distribution circuit 157 as the log likelihood GB1.
  • I ⁇ calculating circuit 2 2 0 3 for non-I instead of receiving de Isseki DB 0 which is input to the I ⁇ calculating circuit 2 20, for I 0, enter the received de Isseki DA, 1 ? I output circuit for 0 22 0! The same processing is performed.
  • I ⁇ calculation circuit 22 0 3 for non-I calculates log likelihood I ⁇ used to calculate the log likelihood I alpha, and supplies the I ⁇ distribution circuit 1 57 as a log-likelihood G Alpha.
  • Such an Ia calculation circuit 156 uses the received data DA, DB0, and DB1 to generate log likelihood GA, GB0, and GB1 calculated as the log likelihood Ia.
  • Log likelihood GA, GB O, and GB 1 are supplied to the I key distribution circuit 157.
  • the Ia distribution circuit 157 distributes the log likelihood GA, GBO, and GB1 supplied from the Ia calculation circuit 156 according to the code configuration. That is, the Ia distribution circuit 157 distributes the log likelihood GA, GB0, and GB1 so as to correspond to the branches on the trellis according to the code configuration.
  • the Ia distribution circuit 157 includes the generation matrix information CG supplied from the control circuit 60, the input bit number information IN, the type information WM, and the memory number information MN supplied from the code information generation circuit 151.
  • the log likelihood GA, GB O, and GB 1 are distributed based on the branch input and output information BI 0.
  • the Ia distribution circuit 157 when decoding a code having a parallel path on the trellis, the Ia distribution circuit 157 also has a function of bundling these parallel paths.
  • the Ia distribution circuit 157 supplies the log likelihood Ia obtained by the distribution to the I calculation circuit 158 and the I ⁇ calculation circuit 159. That is, the Ia distribution circuit 157 supplies the log likelihood Ia used in the I subtraction circuit 158 to the I calculation circuit 158 as a log likelihood DGA, and the I? The log likelihood Ia to be used is supplied to the 1? Calculation circuit 159 as log likelihood DGB O, DGB 1. In addition, as will be described later, the Ia distribution circuit 157 supplies the logarithmic likelihood Ia obtained in a state in which the parallel paths are not bundled to the Ih calculation circuit 158 as a logarithmic likelihood D GAB.
  • the I / A distribution circuit 157 includes a branch input / output information calculation circuit 2 23 that calculates input / output information of a branch on a trellis according to a code configuration, Of the two sets of log likelihood I? 0, I 50 distribution circuit 2 2 4 for distributing log likelihood I a used to calculate log likelihood I 50, and log likelihood The I 1 distribution circuit 2 2 4 2 for distributing the log likelihood I ⁇ ⁇ ⁇ used to calculate the degree I?
  • the branch input / output information calculation circuit 222 forms a code based on generator matrix information CG, input bit number information IN, type information WM, memory number information MN, and branch input / output information BI0. , And calculates branch input / output information along the reverse order of the time axis of the branch on the trellis corresponding to the code configuration.
  • the branch input / output information calculation circuit 2 23 uses the calculated branch input / output information BI as an I 0 distribution circuit 2 2 4! And supplies the I ⁇ distribution circuit 2 2 4 2 for I 5 1.
  • I? Distribution circuit for I? 0 2 2 4! Receives the log likelihood G B 0 and performs distribution according to the code configuration based on the branch input / output information B I.
  • I? Distribution circuit for I? 0 2 2 4! Is a logarithmic likelihood PGB0 obtained by distributing the parallel path processing circuit for I? To be supplied.
  • the I 1 distribution circuit 2 2 4 2 When the log likelihood GB 1 is input, the I 1 distribution circuit 2 2 4 2 performs distribution according to the code configuration based on the branch input / output information BI.
  • the I /? 1 I a distribution circuit 2 2 4 2 supplies the log likelihood PGB 1 obtained by the distribution to the I? 1 parallel path processing circuit 2 25 2 .
  • the I utilization I distribution circuit 2 2 4 3 When the logarithmic likelihood GA is input, the I utilization I distribution circuit 2 2 4 3 performs distribution according to the code configuration based on the branch input / output information BI0. I I ⁇ distributing circuit 2 2 4 3 for non supplies the log likelihood PGA obtained by arranging minute parallel path processing circuit 2 2 5 3 for non I. In addition, the I utilization I distribution circuit 2 2 4 3 uses the log likelihood PGA obtained by the distribution as a logarithm It is supplied as likelihood DGAB to the I calculation circuit 158.
  • the parallel path processing circuit 22 5 i for I 0 the parallel path processing circuit 22 5 i for I 0
  • the likelihood PGB 0 is bundled and output as the log likelihood DGB 0, that is, the log likelihood Ia used to calculate the log likelihood 1 to 0.
  • the parallel path processing circuit 225 for I-0 selects the log likelihood DGB0 to be output based on the input bit number information IN.
  • the parallel path processing circuit for I? 0 2 2 5! As shown in Fig. 35, the log-to- sum operation circuit 2 26 n for the parallel path of the maximum number of states of the code to be decoded and a selector for selecting 2 to 1 2 27
  • the parallel path processing circuit for I? 0 2 2 5! Is a code represented by a trellis having a maximum of 32 branches and having a maximum of 4 states among codes having a parallel path on the trellis, and more specifically, a code having a maximum of 4 states.
  • a selection control signal generation circuit 232 that generates a control signal for controlling the selection operation by the selectors 230, 231, and 233, and a correction term value in so-called log-sum correction are stored as a table. It has a look-up table 234 composed of ROM (Read Only Memory) and the like, and an adder 235. Among these units, the difference units 229 1, 229 2 , the selectors 230 231, and the selection control signal generation circuit 232 constitute a comparison and absolute value calculation circuit 228.
  • the comparison and absolute value calculation circuit 228 compares the magnitudes of the two input data, and calculates the absolute value of the difference value between the two data.
  • the differentiator 2 2 9 i is composed of two sets of log likelihoods I log, PGB 0, two log likelihoods I log PG 0 0 and log likelihood PG Take the difference from 0 1. Strictly speaking, the differencer 2 2 9! Assuming that each of the log likelihoods PG00 and PG01 is composed of, for example, 9 bits, the most significant bit of the lower 6 bits of the log likelihood PG00 is "1". The difference between the one with "" and the one with "0” added to the most significant bit of the lower 6 bits of the log likelihood PGO1 is calculated. Differentiator 2 2 9! Supplies the calculated difference value DA 1 to the selector 230 and the selection control signal generation circuit 232.
  • Differentiator 2 2 9 2 takes a difference between the log likelihood PGO 1 and logarithmic likelihood PGO 0. Strictly speaking, differentiator 2 2 9 2 log likelihood PG 0 0, PG 0 1 is, it it, for example 9 When made of bi Uz bets, the lower six bits of the log likelihood PG 0 1 The difference between the one with "1" added to the most significant bit of the data overnight and the one with "0" added to the most significant bit of the lower 6 bits of the log likelihood PG 00 Take. Differentiator 2 2 9 2 supplies a difference integral value DA 0 calculated for the selector 2 3 0 and the selection control signal generating circuit 2 3 2.
  • the selector 2 30 Based on the control signal SL 1 supplied from the selection control signal generation circuit 23 2, the selector 2 30 generates a difference value DA 1 supplied from the difference device 2 29 i and a difference value DA 1 supplied from the difference device 2 29 2 Among the supplied difference values DA 0, the one with the larger value is selected.
  • the selector 230 supplies the selected data CA to the selector 231.
  • the selector 231 between the data CA supplied from the selector 230 and the data having a predetermined value M, based on the control signal SL2 supplied from the selection control signal generation circuit 2332. , Select either one. More specifically, since the value of the correction term for the difference value supplied as the data CA has the property of asymptotically approaching a predetermined value, the selector 231 sets the value of the data CA to a predetermined value. If the value M is exceeded, select the data having the predetermined value M. The selector 231 supplies the data DM obtained by the selection to the look-up table 234.
  • the selection control signal generation circuit 232 controls the selection operation by the selectors 230, 233 based on the log likelihoods PG00, PG01 and the difference values DA1, DA0. And a control signal SL2 for controlling the selection operation by the selector 231.
  • the selection control signal generation circuit 2 3 2 generates control signals SL 1 and SL 2 that divide the upper bit and the lower bit of the metric based on the log likelihood PG 00 and PG 01 and indicate a decision sentence for selection However, this will be described later.
  • Such a comparison and absolute value calculation circuit 228 calculates the absolute value of the difference value between the log likelihoods PG 00 and PG 01.
  • the difference unit 229 Assuming that the log likelihood PG 00 and PG 01 each consist of, for example, 9 bits, the most significant bit of the data of the lower 6 bits of the log likelihood P GO 0 is And "0" added to the most significant bit of the lower 6 bits of the log likelihood PG01.
  • the comparison and absolute value calculation circuit 22 8 is de one evening is supplied to the differentiator 2 29 2, the top-level bi Uz Doo data of the lower 6 bits of the log likelihood PG 00 "0" , And "1" is added to the most significant bit of the lower 6 bits of the log likelihood PG01. That is, the differentiator 2 291 229 2, log likelihood PG 0 0, PG 0 1 to the most significant bit of the lower bi Uz bets of "1" or "0" is assigned data is supplied.
  • the magnitude of the log likelihoods PGOO and PG01 can be compared at a high speed, and the upper and lower bits of the metric are selected by the selection control signal generation circuit 232. This is related to creating a decision sentence for selection. This will be described later.
  • the selector 233 selects a log likelihood PB 00 or PG 01 having a smaller value based on the control signal SL 1 supplied from the selection control signal generation circuit 232.
  • the selector 233 supplies the selected data SPG to the adder 235.
  • the look-up table 234 stores the value of the correction term in the 10 g-sum correction as a table.
  • the look-up table 234 reads the value of the correction term corresponding to the value of the data DM supplied from the selector 231, from the table, and supplies it as data RDM to the adder 235.
  • the adder 235 adds the data SPG supplied from the selector 233 and the data RDM supplied from the look-up table 234 to calculate a log likelihood Ir.
  • the adder 235 selects the calculated log likelihood Ia as log likelihood PP GO 0. 2 to 27.
  • the parallel path 10 g—s um arithmetic circuit 2 2 6 2 has the same configuration as the parallel path 1 og—s 11 m arithmetic circuit 2 2 6, and has two log likelihoods PG 0 corresponding to the parallel path. 2. Bundle PG03 and supply it to selector 227 as log likelihood PP GO1.
  • the parallel path 10 g-sum arithmetic circuit 2 2 6 3 is a parallel path lo-sum arithmetic circuit 2 2 6! PG04 and PG05 corresponding to the parallel path are bundled and supplied to the selector 227 as the log likelihood PPG02.
  • the 1 og-sum arithmetic circuit 2 2 16 for the parallel bus is 1 og-sum arithmetic circuit 2 2 6 for the parallel path!
  • the configuration is similar to that of, and two log likelihoods PG030 and PG031 corresponding to the parallel path are bundled and supplied to the selector 227 as the log likelihood PPG15.
  • the plurality of parallel bus 10 g-sum arithmetic circuits 2 26 ⁇ bundle the two log likelihoods corresponding to the parallel paths.
  • the log likelihood PPG 0 0, PPG 01, PPG 0 2, ⁇ , PP G 15 obtained by bundling by the log- sum operation circuit 2 2 6 n for each parallel path is the log likelihood Supplied to the selector 227 as PPG.
  • the selector 227 is based on the input bit number information I, and the I? 0 I distribution circuit 224! Of the log-likelihood P GB 0 supplied from the log- sum operation circuit for each parallel path and the log-likelihood P P Select one of them. Specifically, the selector 227 selects the log likelihood PPG when the element encoder in the encoding device 1 performs encoding in which a parallel path exists on the trellis. That is, here, the input bit number information IN is used as a control signal for controlling the selection operation by the selector 227. At this time, a control signal indicating whether or not the code has a parallel path on the trellis is input to the selector 227.
  • the parallel path processing circuit for I 0 0 2 25 t When such a log path likelihood PGB 0 is input, the parallel path processing circuit for I 0 0 2 25 t generates a selector 2 27 if this log likelihood PGB 0 corresponds to the parallel path.
  • the log likelihood PPG is selected, and the log likelihood PPG and the log metric PGB 0 that correspond to the higher metric are combined, and the log likelihood D GB 0 Is supplied to the I? Calculation circuit 159.
  • the parallel path processing circuit 2 25 t for 1 to 0 uses the log likelihood PGB 0 as the log likelihood DGB 0 as it is. Output.
  • the parallel bus processing circuit 2 25 2 for I-1 has the same configuration as the parallel path processing circuit 2 25 t for I / 50, detailed description is omitted, but log likelihood PGB 1 is input. Then, if the log likelihood P GB 1 corresponds to the parallel path, the log likelihood P GB 1 is bundled, and the log likelihood D GB 1, that is, the log likelihood I ⁇ 1 is calculated. Is supplied to the 1? Calculation circuit 159 as the log likelihood Ia used for the calculation. Also, if the input log likelihood PGB 1 does not correspond to the parallel path, the parallel path processing circuit 2 2 5 2 for I ⁇ 1 uses this log likelihood P GB 1 as the log likelihood DGB 1 As it is, it is supplied to the 1/5 calculation circuit 159.
  • the parallel path processing circuit 2 25 3 for I has the same configuration as the parallel path processing circuit 2 25 5 for I 0, detailed description is omitted, but the log likelihood PGA is input. Then, if this log likelihood PGA corresponds to the parallel path, the log likelihood PGA is bundled and the log likelihood DGA, that is, the log likelihood used to calculate the log likelihood I It is supplied to the I calculation circuit 158 as Ia. If the input log likelihood PGA does not correspond to the parallel path, the I parallel path processing circuit 225 3 sets the log likelihood PGA to the log likelihood DGA as it is. Calculating circuit 1 58
  • Such an I distribution circuit 157 distributes the log likelihood GA, GB0, and GB1 according to the code configuration, and decodes a code having a parallel path on the trellis. At this time, these parallel paths are bundled, and the obtained log likelihood DGA, DGAB is supplied to the I-calculation circuit 158, and the obtained log likelihoods DGB0 and DGB1 are supplied to the 1-calculation circuit 159.
  • the I-likelihood calculation circuit 158 calculates the log likelihood I using the log likelihoods DGA and DGAB supplied from the I-a distribution circuit 157. More specifically, based on the notation described at the beginning of "2.", the I-height calculation circuit 158 performs the operation shown in the following equation (49) using the log likelihood Ir, and calculates each time t Calculate the log likelihood I at. Note that the operator “#” in the following equation (49) indicates a so-called 10 g-sum operation, and the log likelihood when the input “0” transitions from state m to state m is This figure shows the 1 og-sum operation with the log likelihood at the time of transition from state m,, to state m at input "1".
  • the I calculation circuit 158 performs the operation shown in the following equation (50), whereby the constant sgn becomes “1 1
  • the logarithmic likelihood I at each time t is calculated by performing the operation shown in the following equation (51).
  • the I-history calculation circuit 158 calculates, for each received value y t , the log-likelihood I that expresses the probability of reaching each state in chronological order from the coding start state in logarithmic order.
  • the log likelihood I is calculated by inverting the sign of sign or probability by inverting the sign.
  • the I-parameter calculation circuit 158 includes the generation matrix information CG supplied from the control circuit 60, the input bit number information IN supplied from the code information generation circuit 151, and the type information WM. Then, the log likelihood I is calculated based on the memory number information MN and the received data and the termination information TALD supplied from the delay storage circuit 155.
  • the I-line calculation circuit 158 supplies the sum of the calculated log-likelihood I and the log-likelihood Ia to the soft output calculation circuit 161. That is, as will be described later, the I-height calculation circuit 158 does not output the calculated log-likelihood I as it is, but uses the log-likelihood Ia and log-likelihood I And outputs the sum as the data AG.
  • the I-parameter calculation circuit 158 includes a control signal generation circuit 240 that generates a control signal and a state from each state on the trellis to a state at the next time.
  • Addition / comparison / selection circuit 2 4 1 that performs addition and comparison (add co immediate are select) processing and processing to add a correction term by 1 og-sum correction for a code such that two paths arrive.
  • Addition / comparison / selection processing and 10 g sum for a code such that four paths or eight paths depending on the code arrive from each state on the trellis to the state at the next time Add processing to add a correction term using Sodeshi It is realized as having an arithmetic and comparison circuit 242, an I + Ia calculation circuit 243 for calculating the sum of the log likelihood I and the log likelihood Ia, and a selector 244 for performing a 3: 1 selection. be able to.
  • the control signal generation circuit 240 uses the generation matrix information CG, input bit number information IN, type information WM, and memory number information MN to generate four paths from each state on the trellis to the state at the next time. Then, the state of the transition source of the code that reaches the value is calculated and supplied to the addition / comparison / selection circuit 242 as the control signal PST.
  • the addition / comparison / selection circuit 241 corrects the code such that two paths arrive from each state on the trellis to the state at the next time by addition / comparison / selection processing and 10-sum correction
  • the log-sum operation is performed by adding a term.
  • the addition / comparison / selection circuit 241 is a decoding target for a code in which two paths arrive from each state on the trellis to the state at the next time.
  • 10 g s um operation circuit 245 n of the maximum value of the number of states of the code.
  • the addition / comparison / selection circuit 24 1 decodes a code having a maximum of 16 states, and 16 10 g-sum operation circuits 2 451, 2452, 2453, ⁇ , 245 ! It shall have 6 .
  • log-sum operation circuits 2451, 245 2 , 245 3 ,..., 245 16 have the log likelihood I of the branch corresponding to the output pattern on the trellis based on the transition on the trellis. And the log-likelihood I in the previous state in each state. That, 10 g- s um arithmetic circuit 245 24 5 2, 245 3, ...., 245 in the l [beta], respectively, of the log likelihood D GA, the edge corresponding to the output path evening one down the trellis log The one corresponding to the likelihood I a and the one corresponding to the log likelihood I in each state among the calculated log likelihoods AL one time ago are supplied.
  • log- s um arithmetic circuit 245 24 5 2, 245 3, ⁇ ⁇ ⁇ , 245 i 6 it it determines the log likelihood I Monument in each state of the next time as log likelihood AL.
  • log likelihood AL The distribution of the log likelihood AL to ⁇ differs depending on the code configuration.
  • a selector (not shown) is used based on the memory number information ⁇ . Etc. are determined. This log likelihood A The distribution of L will be further described later.
  • 10 g—sum arithmetic circuit 2 4 5! Are the three adders 2 4 6!, 2 4 6 2 j 2 4 9, the correction term calculation circuit 2 4 7 for calculating the value of the correction term in the 10 g-sum correction, and the selector 2 4 8 And I normalization circuit 250.
  • the adder 2 46 i inputs the log likelihood DGA 00 of the log likelihood DGA and, among the log likelihoods AL calculated one time earlier, the one corresponding to the sign. Input as log likelihood A 0 and add these log likelihoods DGA 00 and A 0.
  • the adder 2 4 6 "supplies the data AM0 indicating the sum of the log likelihood I obtained by the addition and the log likelihood I ⁇ to the correction term calculation circuit 2 4 7 and the selector 2 4 8 .
  • the adder 2 4 6 2 inputs the log likelihood DGA 0 1 of the log likelihood DGA, and outputs the log likelihood AL calculated one time before corresponding to the sign according to the sign. Input as log likelihood A 1 and add these log likelihoods DGA 01 and A 1. Adder 2 4 6 2 supplies data AM 1 indicating the I monument + I ⁇ obtained by adding the correction term calculation circuits 2 4 7 and selector 2 4 8.
  • the correction term calculation circuit 2 4 7 is an adder 2 4 6! And de one data AM 0 supplied from inputs the data AM 1 supplied from the adder 2 4 6 2 calculates the data DM indicating the value of the correction term.
  • the correction term calculation circuit 247 uses two differentiators 2 5 1 1, 2 5 1 2 and the value of the correction term in 10 g—sum correction as a table.
  • Selective control signal generation for generating control signals for controlling the selection operation by two lookup tables 2 5 2 1 ⁇ 2 5 2 2 and three selectors 2 4 8, 2 5 4, 2 5 5 to be stored It has a circuit 25 3 and two selectors 25 4 and 25 5.
  • Differentiator 2 5 1 t is an adder 2 4 6, de Isseki AM 0 supplied from taking the difference between the data AM 1 supplied from the adder 2 4 6 2. Strictly speaking, assuming that each of the data AM 0 and AM 1 consists of, for example, 12 bits, the differentiator 2 51 i has the data of the lower 6 bits of the data AM 0. The difference between the one with "1" added to the most significant bit and the one with "0" added to the most significant bit of the lower 6 bits of data of AM1 is calculated. Differentiator 2 5 1! Supplies the calculated difference value DA 1 to the lookup table 25 2 and the selection control signal generation circuit 25 3.
  • the differentiator 2 5 1 de a Isseki AM 1, take the difference between the data AM 0. Strictly speaking, Assuming that the data AMO and AM1 each consist of, for example, 12 bits, the differentiator 251 adds “1” to the most significant bit of the lower 6 bits of the data AMI. The difference between the data with "0" and the data with "0” added to the most significant bit of the lower 6 bits of data of AM0 is calculated. Differentiator 2 5 1 2 supplies a difference value DA 0 calculated in the look-up table 2 5 2 2 and selection control signal generating circuit 2 53.
  • the look-up table 2 52 i reads from the table the value of the correction term corresponding to the value of the difference value DA 1 supplied from the difference device 25 1, and supplies it to the selector 254 as data RDA 1. Also, the look-up table 2 52 2 reads the value of the correction term that corresponds to the value of the difference value DA 0 supplied from differentiator 25 1 2 from Te one table, supplied as data RDA 0 to the selector 2 5 4 I do.
  • the selection control signal generation circuit 253 generates a control signal SEL for controlling the selection operation by the selectors 248 and 254 based on the data AM0 and AM1 and the difference values DA1 and DA0. And a control signal SL for controlling the selection operation by the selector 255.
  • the selection control signal generation circuit 253 like the selection control signal generation circuit 232 described above, determines the upper bit and lower bit of the metric based on the data AM0 and AMI. Are divided to generate control signals SEL and SL indicating a decision sentence for selection, which will be described later.
  • the selector 2 54 Based on the control signal SEL supplied from the selection control signal generation circuit 25 3, the selector 2 54 generates the look-up table 2 52! Either the data RDA 1 supplied from the data processor or the data RDA 0 supplied from the look-up table 252 2 is selected. Specifically, if the value of data AM0 is larger than the value of data AM1, the selector 254 determines that the look-up table 2 52 2! Select data from RDA 1. That is, the selector 254 selects the value of the correction term corresponding to the absolute value of the difference between the data AM0 and the data AM1. The selector 254 supplies the selected data CA to the selector 255.
  • the selector 255 has data CA supplied from the selector 254 and a predetermined value M based on the control signal SL supplied from the selection control signal generation circuit 253. One of these data. Specifically, since the value of the correction term for the difference value supplied as the data CA has the property of asymptotically approaching a predetermined value, the selector 255 determines that the value of the data CA is If the value exceeds the predetermined value M, a data item having the predetermined value M is selected. The selector 255 supplies the data DM obtained by the selection to the adder 249.
  • Such a correction term calculation circuit 247 calculates the value of the correction term in the 10 g-sum correction. At this time, the correction term calculation circuit 247 calculates the values of a plurality of correction terms instead of calculating the absolute value of the difference value between the two pieces of input data and then calculating the value of the correction term, as described later. And select the appropriate one. Further, the correction term calculating circuits 247, the data to be supplied to the differentiator 25 1, the data AM 1 supplied from the adder 246 1 data AM 0 and adder 246 2 is supplied from, but it it For example, assuming that the data consists of 12 bits, the most significant bit of the lower 6 bits of data AM0 is appended with "1", and the lower 6 bits of data AM1 are data.
  • the correction term computation circuit 247 the data to be supplied to the differentiator 25 1 2 to that denoted by "0" in the most significant bit Bok of Isseki data of lower six bi Uz DOO data AM 0
  • "1" is added to the most significant bit of the lower 6 bits of the data AM1. That is, the differentiator 25 1 252 2, the data in the most significant bit Bok “1” or “0” is attached is supplied in the lower bits of the data supplied from the adder 2461, 246 2 However, this is to perform high-speed comparison of the data AM0 and AM1.
  • the selection control signal generation circuit 253 separates the upper bit and the lower bit of the metric. It is related to creating a judgment sentence for selection. This will be described later.
  • the selector 248 selects a smaller one of the data AMO and AMI based on the control signal SEL supplied from the selection control signal generation circuit 253.
  • the selector 248 supplies the selected data SAM to the adder 249.
  • the adder 249 adds the data SAM supplied from the selector 248 and the data DM supplied from the correction term calculation circuit 247 to calculate the log likelihood I ⁇ .
  • the adder 247 uses the calculated log likelihood I as the log likelihood CM, Supply 0.
  • the I-normalization circuit 250 performs normalization for correcting the bias of the distribution of the log likelihood CM supplied from the adder 249. Various methods are conceivable for this normalization processing, which will be described later.
  • the I-normalization circuit 250 also performs a termination process using the termination information TALD.
  • the I-normalization circuit 250 performs clipping of the log likelihood I after the normalization according to a required dynamic range and obtains a predetermined 10 g—sum arithmetic circuit 245 245 2 as a log likelihood AL00. , 245 3 , ⁇ • •, 245! Supply to 6 .
  • the log likelihood AL 00 after 1 time amount of delay is made by Regis evening not shown, predetermined 1 Og- s um arithmetic circuit 2451, 24 5 2, 245 3, ⁇ ⁇ ⁇ , 245 16 Supplied.
  • Such a 10 g-sum arithmetic circuit 245 t calculates and outputs the log likelihood AL00, and combines the data AM0 and AM1 to output the data AG00. That is, 1 og-sum arithmetic circuit 245!
  • the predetermined logarithmic likelihood AL00 is used to calculate the logarithmic likelihood I at the next time, so that a predetermined 10 g-sum arithmetic circuit 2451, 245 2 , 245 3 , ⁇ , 245 ! and supplies to the beta, and outputs log-likelihood I human log likelihood I sum I alpha + I ⁇ a indicates to data AG 00 with ⁇ found in log-likelihood I Hino calculation process.
  • the 10 g—sum arithmetic circuit 245 2 has the same configuration as the 1 og—sum arithmetic circuit 245 t, and therefore detailed description is omitted, but the log likelihood DGA of the log likelihood DGA 0 2 , DGA 03 and the log likelihood AL calculated one time before, corresponding to the sign, are input as log likelihoods A 0 and A 1, and these log likelihoods DG A 02 and DGA 03 , with a 0, a 1, calculates log likelihood I monument, as a log likelihood AL 0 1, given 1 Og- s um arithmetic circuit 245 245 2, 245 3, ⁇ ⁇ •, 245 16 In addition to this, data AGO 1 indicating the sum I + Ia of the log likelihood I and the one log likelihood Ia is output.
  • the 10 g-sum operation circuit 245 3 has the same configuration as the 1 og-sum operation circuit 245, and thus detailed description is omitted, but the log likelihood DGA04 of the log likelihood DGA is omitted.
  • DGA 05 and the log likelihood AL calculated one time ago corresponding to the code are input as log likelihoods A 0 and A 1, and these log likelihoods are input.
  • the log likelihood I is calculated, and a predetermined 10 g—sum arithmetic circuit 245 245 2 , 245 3,. , 24 5 16 and outputs data AG 02 indicating the sum of the log-likelihood I and the log-likelihood Ia, ie, I + 1 + 1.
  • the 10 g-sum operation circuit 245 16 also has the same configuration as the 1 og-sum operation circuit 245, detailed description is omitted, but the log likelihood DGA 30 of the log likelihood DG ⁇ is omitted.
  • DGA3 1 and the log likelihood AL calculated one time ago corresponding to the sign are input as log likelihoods A 0 and A 1, and these log likelihoods DGA30, DGA 31, Using A 0 and A l, a log likelihood I is calculated, and a predetermined logarithmic likelihood AL 15 is set as a predetermined 10 g—sum arithmetic circuit 245 ⁇ , 245 2 , 245 3, ⁇ , 245 16 And outputs the data AG 15 indicating the sum I a + I a of the log likelihood I and the log likelihood I a.
  • Such an addition / comparison / selection circuit 241 calculates the log likelihood I in a code such that two paths arrive from each state on the trellis to the state at the next time. As will be described later, the addition / comparison / selection circuit 241 does not output the calculated log likelihood I, but outputs the sum I + I of the log likelihood I ⁇ and the log likelihood Ia. That is, the ACS circuit 24 1, 10 g- s um arithmetic circuit 245 245 2, 245 3, ⁇ ⁇ ⁇ , 245 16 it thereby the obtained de Isseki AG 00, AG 0 1, AG 02, ⁇ ⁇ ⁇ ⁇ , AG 15 are bundled and supplied to the selector 244 as an AGT.
  • the addition / comparison / selection circuit 242 performs the addition / comparison / selection processing and 10 g processing on a code such that four paths or, depending on the code, eight paths arrive from each state on the trellis to the state at the next time — Perform 10 g — s um operation by adding a correction term using s um correction.
  • the addition / comparison / selection circuit 242 uses a code such that four or, depending on the code, eight paths arrive from each state on the trellis to the state at the next time. among them, having a number of 10 g- s um arithmetic circuit 2 56 n of the maximum value among the number of states code to be subjected to decoding.
  • the addition / comparison / selection circuit 242 decodes a code having a maximum of eight states. og-sum operation circuit 256..., 256 8 .
  • Each 10 g- s um arithmetic circuit 2 56., ⁇ ⁇ ⁇ , distribution of the log likelihood AL for 25 6 8 differs depending on the configuration of the code, here based on the control signal PST, determined by the selector (not shown) or the like Is done.
  • the distribution of the log likelihood AL will be described later.
  • 10 g- s um arithmetic circuit 2 56 i is five adders 2 57 2 5 72 2 57 3, 2 57 4, 27 1, the value of the correction term in 1 Og- sum correction
  • the adder 257 inputs the log likelihood DGA 00 of the log likelihood DGA and, among the log likelihoods AL calculated one time earlier, applies the log likelihood AL corresponding to the sign to the log likelihood.
  • the degree A 0 is input, and these log likelihoods DGA 00 and A 0 are added.
  • Adder 2 57 t is the log-likelihood I human log likelihood I ⁇ de one evening AM0 showing the sum of the correction term calculation circuit 2 58 l5 2 58 3 obtained by adding, 2 58 5 and selectors Supply to 2 59.
  • the adder 257 2 receives the log likelihood DGA 0 1 of the log likelihood DGA, and outputs the log likelihood AL calculated one time before corresponding to the sign according to the sign. Input as log likelihood A 1 and add these log likelihoods DGA 01 and A 1. Adder 2 57 2 supplies data AM 1 indicating the I monument + I ⁇ obtained by adding the correction term calculation circuits 2 58 2 58 4, 2 58 6 and selector 2 59.
  • the adder 2 57 3 inputs the log likelihood DGA 0 2 of the log likelihood DGA, and logs the log likelihood AL calculated one time earlier corresponding to the sign according to the sign. Input as likelihood A 2 and add these log likelihoods DGA 0 2 and A 2.
  • Adder 2 57 3, supplies the de Isseki AM 2 showing the I alpha + I ⁇ obtained by adding the correction term calculation circuits 2 5 8 2, 2 58 3, 2 58 4 and a selector 2 60 I do.
  • the adder 257 4 inputs the log likelihood DGA 03 of the log likelihood DGA and, among the log likelihoods AL calculated one time before, applies the log likelihood AL corresponding to the sign to the log likelihood. Input as degree A 3 and add these log likelihoods DGA 0 3 and A 3.
  • the adder 257 4 supplies the data AM 3 indicating the sum of I and I obtained by the addition to the correction term calculation circuit 258 2 , 258 s, 258 ⁇ and the selector 260. I do.
  • the correction term calculation circuit 2 58 i has the same configuration as the correction term calculation circuit 247 shown in FIG. 39, the details are omitted here.
  • De supplied from - and evening AM0 inputs the data AM 1 supplied from the adder 2 57 2 calculates the data DM 0 indicating the value of the correction term.
  • the correction term calculation circuit 2 58! In the same way as the correction term calculation circuit 247, instead of calculating the absolute value of the difference value between the two input data and then calculating the value of the correction term, it calculates the values of a plurality of correction terms. Choose the appropriate one from.
  • correction term computation circuit 2 58 the adder 2 57!, 2 57 lower bi Uz Bok topmost Bidzuto of the data AM 0, AM 1 supplied from the 2 "1" or "0"
  • the difference between the attached data is calculated and the magnitude comparison of data AM0 and AM1 is performed at high speed.
  • Correction term calculation circuit 2 58! Supplies the calculated data DM0 to the selector 268.
  • the correction term calculation circuit 258! Generates a control signal SEL0 for controlling the selection operation by the selectors 259, 261, 262, 263, and 264.
  • Correction term calculation circuit 2 58 since the same configuration as the correction term calculation circuit 247 shown in FIG. 39 earlier, here it is not described in detail, De supplied from the adder 2 57 3 Isseki AM 2 and the data AM 3 supplied from the adder 2 57 4 Data DM 1 indicating the value is calculated.
  • the correction term computation circuit 2 58 like the correction term calculation detection circuit 247, instead of obtaining the value of the correction term from the calculated absolute value of the difference value of the two data input, a plurality of Calculate the value of the correction term and select an appropriate one from them.
  • correction term computation circuit 2 58 2 adders 2 57 3, 2 57 4 De supplied from Isseki AM 2, "1" to the most significant bit of the lower Bidzuto of AM 3 or "0 The difference between the data marked with "is calculated and the data AM2 and AM3 are compared at high speed.
  • Correction term calculation circuit 2 58 2 supplies the calculated data DM 1 to selector evening 2 68.
  • the correction term calculation circuit 258 3 Since the correction term calculation circuit 258 3 has the same configuration as the correction term calculation circuit 247 shown in FIG. 39, the details are omitted here, but the data supplied from the adder 257 0, inputs the data AM2 supplied from the adder 2 5 7 3 calculates the de Isseki DM 2 indicating the value of the correction term. At this time, similarly to the correction term calculation circuit 247, the correction term calculation circuit 258 3 does not calculate the absolute value of the difference between the two pieces of input data and then obtains the value of the correction term. Calculate the value of the correction term and select an appropriate one from them.
  • the correction term calculation circuit 2 58 3 the "1" or "0" in the top-bi Uz preparative lower bits of the data AM 0, AM 2 supplied from the adder 2 571, 2 57 3 The difference between the attached data is obtained, and the magnitude comparison of AMO and AM2 is performed at high speed.
  • the correction term calculation circuit 258 3 supplies the calculated data DM 2 to the selector 263.
  • De correction term calculation circuit 2 58 since the same configuration as the correction term calculation circuit 247 shown in FIG. 39 earlier, here is not described in detail, supplied from the adder 2 57 2 - evening AM 1 and inputs the data AM 2 supplied from the adder 2 57 3, and calculates the data DM 3 indicating the value of the correction term.
  • the correction term computation circuit 2 58 like the correction term calculation detection circuit 247, instead of obtaining the value of the correction term from the calculated absolute value of the difference value of the two data input, a plurality of Calculate the value of the correction term and select the appropriate Choose one.
  • correction term calculation circuit 2 58 4 In the correction term calculation circuit 2 58 4, adder 2 572 2 5 7 3 at the top bi Uz Bok lower bits of the data AM 1, AM 2 supplied from the "1" or "0 The difference between the data marked with "" is taken, and the data AM I and AM2 are compared at high speed. Correction term calculation circuit 2 58 4 supplies the calculated data DM3 to selector evening 2 63. The correction term computation circuit 2 58 4 finally selector 2 67 2 68 generates a control signal SEL 3 to the control signal SEL 8 for controlling the selecting operation of the selector 2 6 the control signal SEL 3 1 and the control signal generation circuit 270 for selection.
  • Correction term calculation circuit 2 58 since the same configuration as the correction term calculation circuit 247 shown in FIG. 39 previously is here not described in detail, the adder 2 57! A de Isseki AM 0 supplied from inputs the data AM 3 supplied from the adder 2 57 4, calculates the data DM4 indicating the value of the correction term.
  • the correction term calculating circuit 2 58 similarly to the correction term calculation output circuit 247, rather than from calculates the absolute value of the difference value of 2 Tsunode Isseki entered determine the value of the correction term, Calculate the values of multiple correction terms and select an appropriate one from them.
  • correction term computation circuit 2 58 5 with "1" or "0" to the most significant bit of the lower bits of the adder 2 571, 2 57 4 data AM 0 supplied from, AM 3 The difference between the obtained data is taken, and the magnitude comparison of the data AM 0 and AM 3 is performed at high speed.
  • Correction term calculation circuit 2 5 8 5 supplies the calculated data DM 4 to selector evening 2 64. Further, the correction term calculating circuit 2 5 8 5 finally generates the control signal SEL as a control signal SEL 8 for controlling the selecting operation of the selector 2 67, 2 68, the control signal SE L 4 Selector 26 2 and the control signal generation circuit 270 for selection.
  • De correction term calculation circuit 2 58 6 since the same configuration as the correction term calculation circuit 247 shown in FIG. 39 earlier, here is not described in detail, supplied from the adder 2 5 7 2 - data and AM 1, inputs the data AM 3 supplied from the adder 2 57 4, to calculate the de-Isseki DM 5 indicating the value of the correction term.
  • the correction term computation circuit 2 58 6 like the correction term calculation detection circuit 247, instead of obtaining the value of the correction term from the calculated absolute value of the difference value of the two data input, a plurality of Calculate the value of the correction term and select an appropriate one from them.
  • correction term calculation circuit 2 58 ⁇ adders 2 57 2 and 2 57 2 57 The difference between the data in which the most significant bit of the lower bits of the data AM 1 and AM 3 supplied from 4 is “1” or “0” is taken, and the data AM 1 Perform high-speed comparison of AM3 and AM3.
  • Correction term calculation circuit 2 58 6 supplies the calculated data DM 5 to selector 2 64.
  • the correction term computation circuit 2 58 6, finally selector 2 67 generates a control signal SEL 5 to be a control signal SEL 8 for controlling the selecting operation of 2 68, the control signal SEL 5 Selector 2 62 And a selection control signal generation circuit 270.
  • Selector 259 is a correction term calculation circuit 2 58! Based on the control signal SEL0 supplied from the controller, the data AM0 or AMI having the smaller value is selected. The selector 259 supplies the data S AM0 obtained by the selection to the selector 267.
  • the selector 2 60 based on the control signal SEL 1 supplied from the correction term computation circuit 2 58 2, of the de Isseki AM2, AM3, to select one value is small.
  • the selector 260 supplies the data S SAM 1 obtained by the selection to the selector 2 67.
  • the selector 261 selects one of the control signals SEL2 and SEL3 based on the control signal SEL0 supplied from the correction term calculation circuit 258. Specifically, when the value of data AM0 is larger than that of data AM1, selector 2661 selects control signal SEL3. The selector 261 supplies the selected control signal SEL6 to the selector 265.
  • the selector 262 selects one of the control signals SEL4 and SEL5 based on the control signal SEL0 supplied from the correction term calculation circuit 258. Specifically, the selector 262 selects the control signal SEL5 when the data AM0 is larger than the data AM1. The selector 262 supplies the selected control signal SEL7 to the selector 265.
  • the selector 263 selects one of the data DM2 and DM3 based on the control signal SEL0 supplied from the correction term calculation circuit 258. Specifically, the selector 263 selects the data DM3 when the data AM0 has a larger value than the data AM1. The selector 263 supplies the data DS0 obtained by the selection to the selector 266.
  • the selector 264 receives the control signal SEL 0 supplied from the correction term calculation circuit 258, Based on this, either DM4 or DM5 is selected. Specifically, the selector 264 selects DM5 when the data AM0 has a larger value than the data AMI. The selector 264 supplies the selected data DS 1 to the selector 266.
  • the selector 265 selects one of the control signals SEL 6 and SEL 7 based on the control signal SEL 1 supplied from the correction term calculation circuit 258 2 . Specifically, the selector 265 selects the control signal SEL7 when the value of the data AM2 is larger than the value of the data AM3. The selector 265 supplies the control signal SEL 8 obtained by selection as a control signal for selection in the selectors 267 and 268.
  • Selector 2 6 6 based on the control signal SEL 1 supplied from the correction term computation circuit 2 58 2, data DSO, among DS 1, selects either. More specifically, the selector 266 selects DS 1 if the data AM 2 has a larger value than the data AM 3. The selector 266 supplies the selected data DS 2 to the selector 269.
  • the selector 267 selects one of the data SAM0 and SAM1 based on the control signal SEL8. Specifically, when the control signal SEL8 is the control signal SEL7, the selector 267 selects the data SAM1. The selector 267 supplies the selected data SAM 2 to the adder 27 1. The selector 268 selects one of the data DM0 and DM1 based on the control signal SEL8. Specifically, when the control signal SEL8 is the control signal SEL7, the selector 268 selects the data DM1 overnight. The selector 268 supplies the selected data DS 3 to the selector 269.
  • the selector 269 selects one of the data DS2 and DS3 based on the control signal SEL9 supplied from the selection control signal generation circuit 270.
  • the selector 269 supplies the selected data RDM to the adder 271.
  • the selection control signal generation circuit 270 generates a control signal SEL 9 for controlling the selection operation by the selector 269 based on the control signals SEL 2, SEL 3, SEL 4, and SEL 5.
  • the selection control signal generation circuit 270 By taking the logical sum of the logical product of SEL 2, SEL 3, SEL 4, and SEL 5 and the negation of the logical product of the control signals SEL 2, SEL 3, SEL 4, and SEL 5, the control signal SEL 9 is obtained.
  • the adder 271 adds the data SAM2 supplied from the selector 267 and the data RDM supplied from the selector 269 to calculate a log likelihood I.
  • the adder 271 supplies the calculated log likelihood I as a log likelihood CM to the I-normalization circuit 272.
  • the I-normalization circuit 272 performs the normalization for correcting the bias of the distribution of the log likelihood CM supplied from the adder 271, similarly to the I ⁇ normalization circuit 250 described above.
  • the I-normalization circuit 272 also performs termination processing using the termination information TALD.
  • the I-normalization circuit 272 performs a clipping of the log-likelihood I after the normalization according to a required dynamic range, and obtains a predetermined 10 g—sum operation circuit 2 56 as a log-likelihood AL00. - - -, and supplies it to the 2 5 6 8.
  • the log likelihood AL 00 after 1 time amount of delay is made by Regis evening not shown, predetermined log- s um arithmetic circuit 2 5 6 - - -, it is supplied to the 2 56 8.
  • Such a 10 g-sum arithmetic circuit 25 6, calculates and outputs the log likelihood AL 00, and bundles the data AMO, AM I, AM 2, and AM 3 and outputs the data as AG 00. . That is, the log-sum operation circuit 25 6 i uses the determined log-likelihood AL00 to calculate the log-likelihood I at the next time. ⁇ ⁇ ⁇ supplies 2 5 6 8, and outputs the data AG 00 indicating the sum I monument + I ⁇ the logarithmic likelihood I human log likelihood I ⁇ obtained in the process of calculating the log likelihood I monument .
  • 10 g-sum arithmetic circuit 2 56! Is the data AM0, AM I, AM 2, A ⁇ ⁇ indicating the likelihood corresponding to the four paths that have reached each state, or the four paths obtained by bundling eight paths depending on the code.
  • the data AMO, AMI, AM2 and the data corresponding to two or more paths are obtained, and the data corresponding to the path with the highest likelihood, the most likely path, is selected from the data corresponding to these paths.
  • the 1 og—sum arithmetic circuit 2 56 t calculates the data AM0, AM I, AM 2, and AM 3 by performing an operation analogous to a so-called victory battle, so that the value of the data AM 0 and the data AM I
  • the value of the data AM2 and the value of the data AM3 are compared, and the data corresponding to the maximum likelihood path is selected.
  • the 10 g-sum arithmetic circuit 2 5 6 8 is a 1 og-sum arithmetic circuit 2 56!
  • the log likelihood DGA 28, DGA 29, DGA 30, DGA 31 of the log likelihood DGA and the logarithm calculated one time before Among the likelihoods AL those corresponding to the codes are input as log likelihoods A 0, A 1, A 2, and A 3, and these log likelihoods DGA 28, DGA 29, DGA 30, DGA 31, AO, A with 1, a 2, A3, calculates a log likelihood I monument, as a log likelihood AL 07, a predetermined 10 g- s um arithmetic circuit 2 5 6 - - - supplies 2 5 6 8 Then, data AG 07 indicating the sum I «+ ⁇ of the log likelihood I and the log likelihood I is output.
  • Such an addition / comparison / selection circuit 242 calculates the log likelihood I in a code such that four or, depending on the code, eight paths arrive from each state on the trellis to the state at the next time. I do. Like the above-described addition / comparison / selection circuit 241, the addition / comparison / selection circuit 242 does not output the calculated log likelihood I, but adds the log likelihood I to the one log likelihood I y 1 «+ Output 1 key. That is, the ACS selection ⁇ path 242 bundled 10 g- s um arithmetic circuit 2 5 6 - - - 2 5 6 de Isseki AGO 0 it thus obtained 8, ⁇ ⁇ ⁇ , the AG 07, The data is supplied to the selector 244 as AGF.
  • the ACS circuit 242 log- sum operation circuit 2 56 - - -, 2 5 6 8 log likelihood AL 00 it thereby obtained of,..., Bundling AL 07, the log likelihood AL Is supplied to the I + 1 + 1 calculation circuit 243.
  • the addition / comparison / selection circuit 242 is originally provided to obtain the log likelihood I in a code such that four paths reach each state on the trellis to the state at the next time.
  • the log likelihood I ⁇ of a code that can reach eight paths can be obtained depending on the code. This is described in detail in "5-5-3" and "5-5_5".
  • the I + I key calculation circuit 243 for example, It is provided for decoding a code having a parallel path on the trellis, such as a code by a convolutional encoder, and calculates the sum of log likelihood I and log likelihood Ia.
  • the I ⁇ + I key calculation circuit 243 includes three selectors 273, 274, and 275, and here, four I key + I key calculation cell circuits. 27 6 27 6 2 , 276 3 , and 276 4 .
  • the selector 273 selects one of the predetermined log likelihoods AL 0 0 and AL 01 corresponding to the code, from among the log likelihoods AL supplied from the addition / comparison / selection circuit 242. Select one of them.
  • the selector 273 supplies the log likelihood AL 01 S obtained by the selection to the I + I key calculation cell circuits 276 276 2 , 276 3, and 276 4 .
  • the selector 274 selects one of the predetermined log likelihoods AL 0 1 and AL 0 2 of the log likelihood AL supplied from the addition / comparison / selection circuit 242 corresponding to the code. Select one of them.
  • the selector 274 supplies the log likelihood AL 02 S obtained by selecting I «+ I ⁇ calculating cell circuits 27 6 2 76 2 2 7 6 3, 276 4.
  • the selector 275 based on the number-of-memory information MN, selects one of the predetermined log likelihoods AL 01 and AL 03 corresponding to the code, of the log likelihoods AL supplied from the addition / comparison / selection circuit 242. Select one of them.
  • the selector 27 5 supplies the log likelihood AL 03 S obtained by selecting I monument + I ⁇ calculating cell circuit 2 7 6 2 76 2 2 7 6 3, 276 4.
  • I Hi + I key calculation cell circuit 27 6! Has eight adders 2 77 ,, 2 77 2, 2 77 3, 277 4, 27 7 5, 2 77 ⁇ , 2 777, 2 77 8.
  • Adder 277 Is a predetermined log likelihood D GAB 00 corresponding to the sign of the log likelihood D GAB supplied from the Ia distribution circuit 157, and a log likelihood AL supplied from the addition / comparison / selection circuit 242.
  • the predetermined log likelihood AL 00 corresponding to the code is added.
  • the adder 277i outputs the data obtained by the addition as data AM0.
  • the adder 277 2 includes a predetermined log likelihood D GAB 0 1 corresponding to the sign of the log likelihood D GAB supplied from the I distribution circuit 157 and an addition comparison selection circuit 242. Of the log likelihoods AL supplied from the corresponding log likelihood AL 00 corresponding to the sign. The adder 277 2 and outputs the Isseki de obtained by adding the data AM 1.
  • Adder 2 77 3 outputs a Isseki de obtained by the addition as data AM2.
  • Adder 27 7 4 outputs a Isseki de obtained by the addition as data AM3.
  • the adder 277 5 includes a predetermined log likelihood D GAB 04 corresponding to the code of the log likelihood D GAB supplied from the I distribution circuit 157, and a log likelihood supplied from the selector 274. The degree AL 0 2 S is added. Adder 2 77 5 outputs a Isseki de obtained by the addition as data AM4.
  • the adder 2 e 7 e is provided with a predetermined log likelihood D GAB 05 corresponding to the sign of the log likelihood D GAB supplied from the I distribution circuit 157 and a log supplied from the selector 274. Add the likelihood AL 02 S. Adder 2 7 7 6, De is obtained by adding - outputs the data as the data AM 5.
  • the adder 277 7 includes a predetermined log likelihood D GAB 06 corresponding to the code of the log likelihood D GAB supplied from the I distribution circuit 157, and a log likelihood supplied from the selector 275. Add the degree AL 03 S. Adder 2 7 7 7 outputs Isseki de obtained by the addition as data AM6.
  • the adder 277 8 includes a predetermined log likelihood D GAB 07 corresponding to the code of the log likelihood D GAB supplied from the I distribution circuit 157, and a log likelihood supplied from the selector 275. Add the degree AL 03 S. Adder 2 7 7 8 outputs Isseki de obtained by the addition as data AM7.
  • a log likelihood D GAB indicating the log likelihood Ia obtained by the I ⁇ ⁇ ⁇ distribution circuit 157 in a state where the parallel paths are not bundled
  • the log likelihood AL calculated by the arithmetic comparison selection circuit 242 is added to the sum of the log likelihood I and the log likelihood Ia used to obtain the log soft output I when the parallel paths are bundled.
  • I ⁇ + I key calculation cell circuit 27 6! Outputs the calculated data AMO, AMI, AM2, AM3, ⁇ 4, AM5, AM6, AM7 as data AG00.
  • I monument + I ⁇ calculating cell circuit 2 7 6 since the same configuration as the I monument + I ⁇ calculating cell circuit 27 6, the detailed description is omitted, among the log likelihood DGAB, code
  • I monument + 1 ⁇ calculating cell circuit 2 7 6 2 outputs the calculated data as data AG O 1.
  • I monument + I ⁇ calculating cell circuit 276 since the same configuration as the I monument + I ⁇ calculating cell circuit 2 7 6, the detailed description is omitted, among the log likelihood DGAB, the reference numeral The corresponding log likelihood D GAB 16, DGAB 17, DGAB 18, DGAB 19, DGAB 20, DGAB 21, DGAB 22, D GAB 23, and the sign of the log likelihood AL
  • the parallel logarithm is bundled using the predetermined log likelihood AL 00 and the log likelihood AL OIS, AL 02 S and AL 03 S corresponding to The sum of log likelihood I and log likelihood I y is calculated.
  • I monument + I ⁇ calculating cell circuit 2 7 6 3 outputs the calculated data as data AG 02.
  • the I «+ I key calculation cell circuit 276 4 has the same configuration as the I key + I key calculation cell circuit 276, detailed description is omitted, but the log likelihood DGAB That is, the predetermined log likelihood D GAB 24, DGAB 25, DGA B 26, DGAB 27, DGAB 28, DGAB 29, DGAB 30, DGAB 31 corresponding to the code, and the log likelihood AL
  • the parallel paths are bundled using the predetermined log likelihood AL 00 corresponding to the code and the log likelihood ALOIS, AL 02 S, AL 03 S. In this case, the sum of the log likelihood I and the log likelihood I a used in obtaining the log soft output I person is calculated.
  • I monument + I ⁇ calculating cell circuit 2 7 6 4 outputs the calculated data as data AG 0 3.
  • Such an I + Ia calculation circuit 243 calculates the sum of the log likelihood I and the log likelihood Ia, and calculates the calculated data AG00, AG01, AG02, AG03. And supply them to selectors 2 4 4 as AGE.
  • the selector 244 based on the input bit number information IN, compares the data AG which indicates the sum of the log likelihood I and the log likelihood I supplied from the addition / comparison / selection circuit 241 with an addition comparison.
  • the data AGF indicating the sum of the log likelihood I and the log likelihood Ia supplied from the selection circuit 24 and the log likelihood I and the logarithmic likelihood supplied from the I + 1 calculation circuit 24 Select any one of the data AGE, which indicates the sum with Ia.
  • the selector 244 determines that the code by the element encoder in the encoder 1 has no parallel path on the trellis and that two paths arrive from each state to the state at the next time.
  • the code by the element encoder in the encoding device 1 is changed from each state to the state at the next time when there is no parallel path on the trellis. If the code is such that the number of paths reaches, the data AGF is selected, and the code by the element encoder in the encoding device 1 is represented by a trellis having at most 32 branches, and If the code has a maximum of 4 states, more specifically, if there are parallel paths on the trellis such that 8 paths reach each state for 4 states, Select the data A GE. That is, here, the input bit number information IN is used as a control signal for controlling the selection operation by the selector 244, but in practice, the control signal indicated by the code configuration is input to the selector 244. Is performed.
  • the I-parameter calculation circuit 158 calculates the log-likelihood I and does not output the calculated log-likelihood ⁇ as it is, but instead calculates the log-likelihood I used for calculating the log soft output I input.
  • the sum with the log-likelihood Ia is output as data AG.
  • This data AG is supplied to the soft output calculation circuit 161 as data AGD after a predetermined delay.
  • the I /? Calculation circuit 159 calculates the log likelihood I? Using the log likelihoods DGB0 and DGB1 supplied from the I distribution circuit 157. Specifically, based on the notation described at the beginning of “2.”, the 1/7 calculation circuit 1559 uses the log likelihood I
  • the calculation shown in (52) is performed, and the log likelihood I? Of the two systems at each time t is calculated in parallel.
  • the operator “#” in the following equation (52) indicates the 10 g-sum operation as described above, and transitions from state m to state m at input “0”. It shows a 10 g-sum operation of the log likelihood at the time and the log likelihood at the time of transition from state m, 'to state m at input "1". More specifically, if the constant s gn is “+1”, the I? Calculation circuit 159 performs the operation shown in the following equation (53), and on the other hand, the constant s gn becomes “1 1”. In the case of, the log likelihood I?
  • the I ⁇ calculation circuit 159 calculates, for each received value yt, the probability /? Calculate the log likelihood I with the sign of degree I? Or probability?
  • the I? Calculation circuit 159 includes the generation matrix information CG supplied from the control circuit 60, the input bit number information IN supplied from the code information generation circuit 151, the type information WM, and the memory.
  • the calculation circuit 159 supplies the calculated log likelihood I ⁇ of the two systems to the I3 storage circuit 160 as log likelihood ⁇ 0, ⁇ 1.
  • the 1? Calculation circuit 159 includes a control signal generation circuit 280 that generates a control signal, and one log likelihood I 3 of two systems of log likelihood I 3.
  • a control signal generation circuit 280 that generates a control signal
  • the control signal generation circuit 280 uses the generation matrix information CG, the input bit number information IN, the type information WM, and the memory number information MN to generate four lines from each state on the trellis to a state at the next time.
  • the state of the transition destination in the code that reaches the path is calculated and supplied to the addition / comparison / selection circuit 281 for I-0 and the addition / comparison / selection circuit 282 for I31 as a control signal NST.
  • the I ⁇ 0 addition / comparison / selection circuit 281 is provided for calculating the log likelihood I ⁇ 0.
  • the I? 0 addition / comparison / selection circuit 2811 performs an addition / comparison / selection process and a 10-g Addition and comparison selection circuit 283 that performs processing to add a correction term by sum correction, and four paths from each state on the trellis to the state at the next time, or eight paths depending on the sign For codes such as An addition comparison selection circuit 284 that performs a comparison selection process and a process of adding a correction term by 10 g-sum correction, and a selector 285 that performs a two-to-one selection.
  • the addition / comparison / selection circuit 283 adds a correction term by addition / comparison / selection processing and 10-sum correction to a code such that two paths arrive from each state on the trellis to the state at the next time. 10 g—sum operation is performed.
  • the addition / comparison / selection circuit 283 includes two paths from each state on the trellis to the state at the next time, similarly to the addition / comparison / selection circuit 241 described above.
  • the addition / comparison / selection circuit 283 decodes a code having a maximum of 16 states, and 16 1 og-sum operation circuits 286 286 2 , 286 3 ,. 86 1 ⁇ .
  • log-sum operation circuits 2861, 286 2 , 286 3 , ⁇ , 286 16 are based on the transitions on the trellis, and the log likelihood I of the branch corresponding to the output pattern on the trellis I And the log-likelihood I? 0 one time ago in each state are supplied. That is, 10 g—sum arithmetic circuit 286 286 2 , 286 3 , ⁇ , 286 16 has the log likelihood of the branch corresponding to the output pattern on the trellis in log likelihood DGB 0 respectively. The one corresponding to the Ia and the one corresponding to the log likelihood I ⁇ 0 in each state among the calculated log likelihood BTT one time ago are supplied.
  • the log-sum operation circuits 286 !, 286 2 , 286 3) ..., 286 16 each obtain the log likelihood I? In each state at the next time as the log likelihood BTT.
  • Each 10 g—sum arithmetic circuit 286! , 286 2 , 286 3 , ... , 286 ie the distribution of the log likelihood BTT differs according to the code configuration, and is determined here by a selector (not shown) based on the memory number information MN. The distribution of the log-likelihood BTT will be further described later.
  • 10 g-sum arithmetic circuit 286! Are the three adders 287 !, 2872, 290, the correction term calculation circuit 288 for calculating the value of the correction term in the 10 g-sum correction, the selector 289, and 1? 0 normalization circuit 29 1.
  • the adder 287 t inputs the log likelihood DGB 00 of the log likelihood DGB 0, and the log likelihood B TT calculated one time earlier corresponding to the sign according to the code. Input as the degree B 0 and add these log likelihoods D GB 00 and B 0.
  • Adder 2 87! Supplies the data AM 0 indicating the sum of the log likelihood I ⁇ and the log likelihood Ir obtained by the addition to the correction term calculation circuit 288 and the selector 289.
  • the adder 2 87 2 inputs the log likelihood DGB 0 1 of the log likelihood DGB 0 and logs the log likelihood BTT calculated one time earlier corresponding to the sign according to the sign Input as the likelihood B 1 and add these log likelihoods D GB 0 1 and B 1.
  • Adder 2 87 2 is supplied to the correction Ko ⁇ detection circuit 2 88, and a selector 289 data AM 1 indicating the I? 0 + I ⁇ obtained by adding.
  • the correction term calculation circuit 288 Since the correction term calculation circuit 288 has the same configuration as the correction term calculation circuit 247 shown in FIG. 39, the details are omitted here. De supplied from - and evening AM0, inputs the de Isseki AM 1 supplied from the adder 2 87 2 calculates the data DM indicating the value of the correction term. At this time, similarly to the correction term calculation circuit 247, the correction term calculation circuit 288 calculates a plurality of correction terms instead of calculating the absolute value of the difference value between the two input data and then obtaining the value of the correction term. Calculate the value of and select the appropriate one from them.
  • the correction term computation circuit 2 88 with "1" or "0" to the most significant bits of the lower-bi Uz Bok of the data AM 0, AM I supplied from the adder 2 871, 2 87 2 The difference between the obtained data is taken and the magnitude comparison of the data AM0 and AMI is performed at high speed.
  • the correction term calculation circuit 288 supplies the calculated data DM to the adder 290. Further, the correction term calculation circuit 288 generates a control signal SEL for controlling the selection operation by the selector 289.
  • the selector 289 selects one of AMO and AMI having a smaller value based on the control signal SEL supplied from the correction term calculation circuit 288.
  • the selector 289 supplies the data S SAM obtained by the selection to the adder 290.
  • the adder 290 adds the data SAM supplied from the selector 289 and the data DM supplied from the correction term calculation circuit 288 to calculate the log likelihood I ⁇ 0.
  • the adder 290 supplies the calculated log likelihood I ⁇ 0 to the I ⁇ 0 normalization circuit 291 as log likelihood CM.
  • the I ⁇ 0 normalization circuit 291 performs the normalization for correcting the bias of the distribution of the log likelihood CM supplied from the adder 290, similarly to the I normalization circuit 250 described above.
  • the I-0 normalization circuit 291 also performs termination processing using termination information TB0D.
  • the I ⁇ 0 normalization circuit 29 1 performs the clipping of the normalized log likelihood I?
  • a predetermined logarithmic likelihood ⁇ ⁇ 00 as a predetermined 10 g-sum arithmetic circuit. 2 86 2 86 2, 2 8 6 3, ⁇ ⁇ ⁇ , and supplies the 2 8 6 16.
  • the log likelihood BT 00 after 1 time amount of delay is made by a not-shown register, given 10 g- s um arithmetic circuit 28 61, 2 86 2, 28 6 3, ⁇ ⁇ ⁇ , 2 8 Supplied to 6 1 ⁇ .
  • Such a log-sum operation circuit 286 i obtains and outputs the log likelihood BTOO. That is, the log-sum operation circuit 28 6! Is used to calculate the log likelihood I? 0 at the next time by using a predetermined 10 g-sum arithmetic circuit 2 8 6 286 2 , 286 3 , ⁇ , 2 8 6 16 and output to the outside.
  • log-sum operation circuit 286 2 Since the log-sum operation circuit 286 2 has the same configuration as the 1 og-sum operation circuit 286, detailed description is omitted, but the log likelihood DGB 02 of the log likelihood DGB 0 is omitted.
  • DGB 03 and the log likelihood ⁇ ⁇ 1 calculated one time earlier that correspond to the code are input as log likelihood ⁇ 0, B 1, and these log likelihoods DGB 02, D Using GB 03, BO, ⁇ 1, log likelihood I 0 is calculated, and a predetermined 10 g—sum arithmetic circuit 286 2 86 2 , 286 3 , ⁇ , is calculated as log likelihood BTO 1. 28 6! 6 and output to outside.
  • 10 g- s um arithmetic circuit 2 8 6 3 for the same configuration as 1 Og- sum operation circuit 2 8 6 i, the detailed description is omitted, the logarithm of the log likelihood DGB 0 Likelihood DGB 04, DGB 05, and the log likelihood BTT calculated one time before are input as log likelihood B 0, B 1 according to the sign, and these log likelihoods are input.
  • the log likelihood I? 0 is calculated, and the log likelihood BT 0 2 is given as a predetermined 10 g-sum arithmetic circuit 286! , 2 8 6 2 2 2 86 3, ⁇ ⁇ ⁇ , and supplies to 286 16, and outputs to the outside.
  • the 10 g—sum arithmetic circuit 28 6 16 is also a 1 og—sum arithmetic circuit 28 6 Although the detailed description is omitted because it has the same configuration as, the log likelihood DGB 30 and DGB 31 of the log likelihood DGB 0 and the log likelihood BTT calculated one time earlier are Input the log likelihood B0, B1 corresponding to the code, and calculate the log likelihood I? 0 using these log likelihoods DGB30, DGB31, B0, B1. and, as a log likelihood BT 1 5, given 1 Og- s um arithmetic circuit 28 6 ,, 28 6 2 2 8 6 3, ⁇ ⁇ ⁇ , and supplies to 286 ie, output to the outside.
  • Such an addition / comparison / selection circuit 283 calculates the log likelihood I-0 of a code such that two paths reach from each state on the trellis to the state at the next time.
  • the addition / comparison / selection circuit 283 is composed of 1 og-sum arithmetic circuit 2 8 6 28 6 286,..., And 2 816 16 , data BT 00, BT 0 1, BT 02,--. , BT 15 are bundled and supplied to the selector 285 as log likelihood BTT.
  • the addition / comparison / selection circuit 284 performs an addition / comparison / selection process for a code such that four or, depending on the code, eight paths arrive from each state on the trellis to the state at the next time. Perform 10 g-sum calculation by adding a correction term by 1 og-sum correction.
  • the addition / comparison / selection circuit 284 has four lines from each state on the trellis to the state at the next time, as shown in FIG. 44, or
  • the code has a 1 og-sum operation circuit 292 n which is the maximum value of the number of states of the code to be decoded among the codes that eight paths can reach depending on the code.
  • ACS circuit 284, and performs decoding of a code having a maximum of 8 stearyl Ichito shall have eight 10 g- s um arithmetic circuit 2 92 ⁇ ⁇ •, 29 2 8 .
  • the one corresponding to the log likelihood Ia of the branch corresponding to the force pattern and the one corresponding to the log likelihood ITF0 in each state of the calculated log likelihood BTF one time ago are supplied.
  • the distribution of the log-likelihood BTF for each 10 g—sum arithmetic circuit 2 921, ⁇ , 292 8 depends on the code configuration.
  • a selector (not shown) is used. It is determined.
  • the distribution of the log-likelihood BTF will be further described later.
  • 10 g- s um arithmetic circuit 292 t includes five adders 293 2 9 3 2 29 3 3 29 3 4, 307, exits ⁇ the value of the correction term in 1 Og- sum correction 6 correction term calculation circuits 294 2 942, 294 3 , 294 4 , 294 5 , 294 6 , and 1 selector 2 295, 296, 297, 298, 299, 300, 301, 302, 303, 304, 305, a selection control signal generation circuit 306 for generating a control signal for controlling the selection operation by the selector 305, and an I-0 normalization circuit 308.
  • the adder 293i inputs the log likelihood D GB 00 of the log likelihood D GB 0 and simultaneously, among the log likelihood BTFs calculated one time ago, the one corresponding to the sign. Input as log likelihood B 0 and add these log likelihoods DGB 00, B 0.
  • the adder 293 i generates a correction term calculation circuit 294 2 94 3 , 2 94 5 which calculates the data AM 0 indicating the sum of the log likelihood I ⁇ 0 and the log likelihood Ia obtained by the addition. And selector 295.
  • the adder 293 2 receives the log likelihood DGB 0 1 of the log likelihood D GB 0 and inputs the log likelihood B TF calculated one time earlier according to the sign. Is input as the log likelihood B 1 and these log likelihoods D GB 0 1 and B 1 are added. Adder 2 93 2 is supplied to the circuit 2 94 2 94 4 294 6 and the selector 29 5 out correction term calculation data AM 1 indicating the I / 50 + I ⁇ obtained by adding.
  • the adder 293 3 are both by entering the logarithmic likelihood D GB 0 2 of the log likelihood D GB 0, among the log likelihood BTF computed one time before, also of the relevant in accordance with the code Input as log likelihood B 2 and add these log likelihoods D GB 02, B 2.
  • the adder 2933 supplies the data AM 2 indicating I ⁇ 0 + I key obtained by the addition to the correction term calculating circuits 294 2 , 294 3 , 294 4 and the selector 296.
  • the adder 293 inputs the log likelihood DGB 03 of the log likelihood DGB 0 and, among the log likelihood BTFs calculated one time ago, the log likelihood BTF corresponding to the code. Input as B3 and add these log likelihoods DGB03, B3.
  • Adder 2 9 3 4 supplies the de Isseki AM 3 showing the I 50 + I ⁇ obtained by adding the correction term calculation detection circuit 294 2, 2 94 5, 294 beta and selector 29 6.
  • the correction term calculation circuit 294 Since the correction term calculation circuit 294 has the same configuration as the correction term calculation circuit 247 shown in FIG. 39, its details are omitted here.
  • the correction term calculation circuit 294 When inputs the data AM 1 supplied from the adder 2 9 3 2 calculates the data DM0 indicating the value of the correction term.
  • the correction term calculation circuit 294 similarly to the correction term calculation circuit 247, the correction term calculation circuit 294 does not calculate the absolute value of the difference between the two pieces of input data and then obtains the value of the correction term. Calculate the value of the correction term and select an appropriate one from them. Also, the correction term calculation circuit 2 94!
  • 2 93 most significant bits of the lower-bi Uz bets of Isseki de supplied AM 0, AM 1 from 2 "1" or "0" between attached data Take the difference and compare the data AM0 and AM1 at high speed.
  • the correction term calculation circuit 294 supplies the calculated data DM0 to the selector 304. Further, the correction term calculation circuit 294! Generates a control signal SEL0 for controlling the selection operation by the selectors 295, 297, 298, 299, 300.
  • the correction term calculation circuit 294 2 Since the correction term calculation circuit 294 2 has the same configuration as the correction term calculation circuit 247 shown in FIG. 39, the details are omitted here, but the data supplied from the adder 293 3 2, inputs the data AM 3 supplied from the adder 2 93 4, calculates the data DM 1 indicating the value of the correction term. In this case, the correction term computation circuit 294 2 is corrected similarly to the term calculated detection circuit 247, instead of obtaining the value of the correction term from the calculated absolute value of the difference value of the two data input, a plurality of correction Calculate the value of the term, and select an appropriate one from them.
  • correction term computation circuit 2 94 2 the adder 2 9 33, 2 93 4 De supplied from Isseki AM 2, "1" to the most significant bit of the lower bits of the AM 3 or " The difference between the data marked with "0" is calculated and the data AM2 and AM3 Perform small comparisons at high speed.
  • Correction term calculation circuit 2 94 2 supplies the calculated de Isseki the DM 1 to selector evening 304.
  • the correction term calculation circuit 294 3 Since the correction term calculation circuit 294 3 has the same configuration as the correction term calculation circuit 247 shown in FIG. 39 earlier, the details are omitted here, but the data supplied from the adder 293 And the data AM2 supplied from the adder 293 3 are input, and data DM2 indicating the value of the correction term is calculated.
  • the correction term computation circuit 2 94 like the correction term calculation detection circuit 247, instead of obtaining the value of the correction term from the calculated absolute value of the difference value of the two data input, a plurality of Calculate the value of the correction term and select an appropriate one from them.
  • correction term calculation circuit 2 94 3 an adder 2 93 ,, 2 93 3 De supplied from Isseki AM 0, "1" at the top Bidzuto backward bi Uz bets of AM 2 or " The difference between data marked with "0" is calculated, and the data AM0 and AM2 are compared at high speed.
  • Correction term calculation circuit 2 94 3 supplies the calculated de Isseki DM 2 to selector evening 2 9 9.
  • the correction term computation circuit 294 3 is finally selector 303: 304 to generate a control signal SEL 2 to be controlled signal SEL 8 for controlling the selecting operation of, the control signal SEL 2 selector 2 9 7 and It is supplied to the selection control signal generation circuit 306.
  • De correction term calculation circuit 2 94 since the same configuration as the correction term calculation circuit 247 shown in FIG. 39 earlier, here is not described in detail, supplied from the adder 2 93 2 - evening AM type and I, and a de-Isseki AM2 supplied from the adder 293 3, to calculate the de-Isseki DM3 indicating the value of the correction term.
  • the correction term computation circuit 2 94 like the correction term calculation output circuit 247, rather than from calculates the absolute value of the difference value of 2 Tsunode Isseki entered determine the value of the correction term, Calculate the values of multiple correction terms and select an appropriate one from them.
  • correction term calculation circuit 2 94 4 the adder 2 9 3 2, 2 93 most significant bits of the lower-bi Uz bets of Isseki de supplied AM 1, AM 2 from 3 "1" or The difference between the data marked with "0" is calculated, and the magnitude comparison of AM I and AM 2 is performed at high speed.
  • Correction term calculation circuit 2 94 4 supplies the calculated data DM3 to selector 2 9 9. Further, the correction term calculation circuit 294 4 finally generates a control signal SEL 8 which is a control signal SEL 8 for controlling the selection operation by the selectors 303 and 304. 3 and supplies this control signal SEL 3 to the selector 297 and the selection control signal generation circuit 306.
  • De correction term calculation circuit 2 94 5 since the same configuration as the correction term calculation circuit 247 shown in FIG. 39 earlier, here is omitted details are supplied from the adder 2 93 i - evening AM0
  • the correction term calculating circuit 2 94 similarly to the correction term calculation output circuit 247, rather than from calculates the absolute value of the difference value of 2 Tsunode Isseki entered determine the value of the correction term, Calculate the values of multiple correction terms and select an appropriate one from them.
  • the correction term computation circuit 2 94 5 an adder 2 931, 2 93 4 at the top bi Uz Bok backward bi Uz bets of the data AM 0, AM 3 supplied from
  • Correction term calculation circuit 2 94 5 supplies the calculated data DM 4 to selector evening 300.
  • the correction term computation circuit 2 94 5 finally Selected evening 303: 304 to generate a control signal SEL 4 as a control signal SEL 8 for controlling the selecting operation of, the control signal SEL 4 selector 2 9 8 and the control signal generation circuit 306 for selection.
  • De correction term calculation circuit 2 94 6 since the same configuration as the correction term calculation circuit 247 shown in FIG. 39 earlier, here is not described in detail, supplied from the adder 2 93 2 - motor AM 1 and the data AM 3 supplied from the adder 293 4 are input, and data DM 5 indicating the value of the correction term is calculated.
  • the correction term computation circuit 2 94 6 like the correction term calculation output circuit 247, rather than from calculates the absolute value of the difference value of 2 Tsunode Isseki entered determine the value of the correction term, Calculate the values of multiple correction terms and select an appropriate one from them.
  • the correction term computation circuit 294 beta is an adder 2 9 3 2> 2 9 3 4 Isseki de supplied AM 1, the top-bi Uz Bok lower bits of the AM 3 from
  • Correction term calculation circuit 2 94 6 supplies the calculated data DM 5 to selector evening 300. Further, the correction term calculation circuit 2946 generates a control signal SEL 5 which is a control signal SEL 8 for finally controlling the selection operation by the selectors 303 and 304, and this control signal SEL 5 is used as the selector 298 and the selection signal SEL 5. Control signal generation times Supply to Road 306.
  • the selector 295 is a correction term calculation circuit 2 94! Based on the control signal SEL0 supplied from the controller, the data AM0 or AMI having the smaller value is selected. The selector 295 supplies the data SAM 0 obtained by the selection to the selector 303.
  • the selector 29 6, based on the control signal SEL 1 supplied from the correction term computation circuit 2 94 2, of the data AM2, AM3, to select one value is small.
  • the selector 296 supplies the selected data SAM1 to the selector 303.
  • the selector 297 selects one of the control signals SEL2 and SEL3 based on the control signal SEL0 supplied from the correction term calculation circuit 294. Specifically, the selector 297 selects the control signal SEL3 when the value of the data AM0 is larger than that of the data AM1. The selector 297 supplies the selected control signal SEL6 to the selector 301.
  • the selector 298 selects one of the control signals SEL4 and SEL5 based on the control signal SEL0 supplied from the correction term calculation circuit 294. Specifically, the selector 298 selects the control signal SEL5 when the data AM0 is larger than the data AM1. The selector 298 supplies the selected control signal SEL 7 to the selector 301.
  • the selector 299 is a correction term calculation circuit 2 94! One of DM2 and DM3 is selected based on the control signal SEL0 supplied from the controller. Specifically, the selector 299 selects the data DM 3 when the value of the data AM 0 is larger than the data AM 1. The selector 299 supplies the selected data DS0 to the selector 302.
  • the selector 300 selects one of the data DM4 and DM5 based on the control signal SEL0 supplied from the correction term calculation circuit 294i. Specifically, the selector 300 selects the data DM5 when the data AM0 has a larger value than the data AM1. The selector 300 supplies the selected data DS1 to the selector 302.
  • the selector 30 based on the control signal SEL 1 supplied from the correction term computation circuit 2 94 2, of the control signal SEL 6, SE L 7, selects either.
  • the selector 301 selects the control signal SEL7 when the value of the data AM2 is larger than the value of the data AM3.
  • the selector 301 supplies the control signal SEL 8 obtained by selection as a control signal for selection in the selectors 303 and 304.
  • the selector 302 based on the control signal SEL 1 supplied from the correction term computation circuit 2 94 2, of the Isseki de DS 0, DS 1, selects either. Specifically, the selector 302 selects the data DS 1 when the data AM 2 is larger than the data AM 3. The selector 302 supplies the selected data DS2 to the selector 305.
  • Selector 303 selects one of data SAM0 and SAM1 based on control signal SEL8. Specifically, when the control signal SEL8 is the control signal SEL7, the selector 303 selects the data SAM1. The selector 303 supplies the data S SAM 2 obtained by the selection to the adder 307. Selector 304 selects one of data DM 0 and DM 1 based on control signal SEL 8. Specifically, when the control signal SEL8 is the control signal SEL7, the selector 304 selects the data DM1. The selector 304 supplies the selected data DS3 to the selector 305.
  • the selector 305 selects one of the data DS2 and DS3 based on the control signal SEL9 supplied from the selection control signal generation circuit 306.
  • the selector 305 supplies the selected data RDM to the adder 307.
  • the selection control signal generation circuit 306 generates a control signal SEL9 for controlling the selection operation by the selector 305 based on the control signals SEL2, SEL3, SEL4, and SEL5. Specifically, the selection control signal generation circuit 306 calculates the logical product of the control signals SEL 2, SEL 3, SEL 4, and SEL 5 and the logical product of the control signals SEL 2, SEL 3, SEL 4, and SEL 5.
  • the control signal SEL 9 is generated by taking the logical OR with the negation.
  • the adder 307 adds the data SAM 2 supplied from the selector 303 and the data RDM supplied from the selector 305 to calculate a log likelihood I ⁇ 0.
  • the adder 307 uses the calculated log likelihood I ⁇ 0 as the log likelihood CM and an I / 50 normalization circuit. Supply 308.
  • the I-0 normalization circuit 308 performs the normalization for correcting the bias of the distribution of the log likelihood CM supplied from the adder 307, similarly to the I-0 normalization circuit 291 described above.
  • the I-0 normalization circuit 308 also performs termination processing using the termination information TB0D.
  • the I 50 normalization circuit 308 performs clipping on the log likelihood I? 0 after the normalization according to a required dynamic range, and as a log likelihood BT 00, a predetermined 10 g—sum arithmetic circuit 2921, - - -, and supplies to 292 8. In this case, log likelihood BT 00, after 1 time amount of delay is made by Regis evening not shown, a predetermined 10 g- s um arithmetic circuit 292 - - -, are supplied to 292 8.
  • Such a log-sum operation circuit 292! Calculates and outputs the log likelihood BT00. That is, the log-sum operation circuit 292! Is the log likelihood BT 00 determined, for use in calculating the log likelihood I 0 at the next time, a predetermined 10 g- sum Starring ⁇ path 202!, ⁇ ⁇ ⁇ , And supplies to 292 8, the external Output to
  • the 10 g-sum operation circuit 292 i calculates the likelihood corresponding to the four paths that have reached each state or four sets obtained by bundling eight paths depending on the code. Evening By comparing the magnitude of likelihood for all combinations of data corresponding to two paths selected from AM0, AMI, AM2, and AM3, these data AMO, AMI, and AM2 are compared. , ⁇ 3, the data corresponding to at least two or more paths with the highest likelihood is obtained, and the data corresponding to the most likely path, which is the path with the highest likelihood, is obtained from the data corresponding to these paths.
  • the 10 g-sum arithmetic circuit 292 by performing an operation analogous to a so-called win battle on the data AM 0, AM I, AM 2, and AM 3, obtains the value of the data AM 0 and the data AM Compare the value of I, the value of AM2 and the value of data AM3, and select the data corresponding to the maximum likelihood path.
  • the 10 g-sum operation circuit 292 8 has the same configuration as the 1 og-sum operation circuit 292 i, and therefore detailed description is omitted, but the log likelihood DGB 28 of the log likelihood DGB 0 is omitted.
  • DGB 29, DGB 30, DGB 31 1, and among the log likelihood BTFs calculated one time ago, those corresponding to the code are input as log likelihoods B 0, B 1, B 2, B 3
  • these log likelihoods D GB 28, DGB 29, DGB 3 0, D GB 31, BO, B 1, B 2, B 3 are used to calculate the log likelihood I? 0, and as a log likelihood BT 07, a predetermined log-sum operation circuit 29 2 ⁇ ⁇ supplies 2 9 2 8, and outputs to the outside.
  • Such an addition / comparison / selection circuit 284 calculates the log likelihood I ⁇ 0 in a code such that four paths, or depending on the code, eight paths reach from each state on the trellis to the state at the next time. calculate. ACS circuit 284, 1 Og- s um arithmetic circuit 2 9 2 - - - 2 92 8 it thereby de obtained Isseki BT 00,..., Bundled BT 0 7, as a data BTF Supply to selector 285.
  • the addition / comparison / selection circuit 284 like the above-described addition / comparison / selection circuit 242, is originally a log likelihood I in a code such that four paths arrive from each state on the trellis to the state at the next time. Although it is provided to obtain 0, as described above, it is possible to obtain the log likelihood I 0 in a code such that eight paths reach depending on the code. This is described in detail in "5-5-3" and "5-5-5".
  • the selector 285 supplies, based on the input bit number information IN, the log likelihood ⁇ ⁇ ⁇ ⁇ indicating the log likelihood I ⁇ 0 supplied from the addition / comparison / selection circuit 283 and the supply from the addition / comparison / selection circuit 284 Either one of the data BTF indicating the log likelihood 1 to 0 is selected. Specifically, the selector 285 determines that the code by the element encoder in the encoder 1 has two paths from each state to the state at the next time when there is no parallel path on the trellis.
  • the log likelihood ⁇ ⁇ ⁇ is selected, and the code by the element coder in the coding device 1 is set so that no parallel path exists on the trellis and each state If the code is such that four paths arrive from the state to the state at the next time, the log likelihood BTF is selected. That is, here, the input bit number information I I is used as a control signal for controlling the selection operation by the selector 285, but in reality, the control signal indicated by the code configuration is input to the selector 285. .
  • the addition / comparison / selection circuit for I-0 like this calculates the log likelihood I-0 and outputs the calculated log likelihood I; 50 as log likelihood ⁇ 0.
  • This log likelihood ⁇ 0 is supplied to the I / 5 storage circuit 160.
  • the I-1 addition / comparison / selection circuit 282 is provided for calculating the log likelihood I-1. Since the I / 51 addition / comparison / selection circuit 282 has the same configuration as the 1-0 addition / comparison / selection circuit 281, detailed description is omitted, but the log likelihood D GB 0 and the termination information TB 0 D Instead, log likelihood D GB 1 and termination information TB 1 D are input to calculate log likelihood I ⁇ 1, and the calculated log likelihood I ⁇ 1 is output as log likelihood B 1.
  • This log likelihood B 1 is supplied to an I ⁇ storage circuit 160 ( such an I? Calculation circuit 159 calculates two log likelihoods I? 0 and I? 1 in parallel, The calculated log likelihood I? 0, 1/51 is calculated as
  • the memory circuit 160 includes, for example, a plurality of banks of RAMs, a control circuit, and a selection circuit.
  • the I5 storage circuit 160 stores the log likelihoods B0 and B1 supplied from the I? Calculation circuit 159.
  • the I? Storage circuit 160 selects predetermined information from the stored log likelihoods BO and B1 by a selection circuit under the control of an internal control circuit, and outputs a logarithmic soft output I person.
  • the logarithmic likelihood BT used for the calculation is supplied to the soft output calculation circuit 16 1.
  • the element decoder 50 is described in International Publication No.W 099/62 183 as a method of memory management in the I? Storage circuit 160 when performing sliding window processing.
  • the logarithmic softness is finally achieved.
  • the output I ⁇ can be obtained in the original time-series order.
  • the soft output calculation circuit 16 1 is composed of the data AG D supplied from the I calculation circuit 1 58,
  • the calculation shown in (55) is performed to calculate the log soft output I ⁇ at each time t.
  • the operator “# ⁇ ” in the following equation (55) indicates a cumulative addition operation of the 10 g-sum operation represented by the above-described operator “#”. Further, the soft output calculating circuit 161 can also calculate the logarithmic soft output I ⁇ in units of symbols or bits.
  • the soft-output calculation circuit 16 1 outputs the externally supplied output data selection control signal CI ⁇ , the prior probability information format information CAP ⁇ supplied from the control circuit 60, and the code information generation circuit 15 1 Based on the supplied input bit number information IN, the memory number information MN, and the branch input / output information BI0, the logarithmic soft output I person corresponding to the information symbol or the posterior probability information for the information bit, or the code symbol or Calculates the log soft output I person corresponding to the posterior probability information for the code bit.
  • the soft output power calculation circuit 16 1 is an external information calculation circuit that uses the log soft output I calculated in symbol units or the log soft output I calculated in bit units as log soft outputs SLM and BLM, respectively. 16 3, amplitude adjustment and clipping circuit 16 4, and hard decision circuit 16 5.
  • the soft output calculation circuit 16 1 calculates I + I a to calculate the sum of the log likelihood Ia, the log likelihood Ia, and the log likelihood I.
  • + I? Calculation circuit 3 1 enable signal generation circuit 3 1 1 for generating enable signal, and, for example, 6 10 g—sum operation circuits 3 1 2 3 1 2 2 , 3 1 2 3 , 3 1 2 4 , 3 1 2 5 , 3 1 2 6, and an I-input calculation circuit 3 13 for calculating the log soft output I input.
  • the I + I + I ⁇ calculation circuit 310 is composed of an I? Distribution circuit 314 for distributing the log likelihood I? And a maximum value of the number of states of the code to be decoded, here 3 2 adders 3 1 5!, 3 1 5 2) 3 1 5 3 , 3 1 5 4 , 3 1 5 5 , 3 1 5 6 , 3 1 53 1, 3 1 532 .
  • the I? Distribution circuit 314 distributes the log likelihood BT supplied from the I? Storage circuit 160 according to the code configuration. That is, the 1/3 distribution circuit 3 1 4 depends on the code configuration The log likelihood BT is distributed so as to correspond to the trellis. At this time, the 1? Distribution circuit 314 distributes the log likelihood BT based on the input bit number information IN supplied from the code information generation circuit 151. The distribution circuit 3 1 4 adds the log likelihood I 5 obtained by the distribution to the adder 3 1 5 3 1 5 2 , 3 1 5 3 , 3 1 54, 3 1 5 5 , 3 1 5 e, ⁇ ⁇ ⁇ ⁇ , 3 1 53 1, 3 1 5 32 That is, the I? Distribution circuit 3 14 uses the log likelihood I5 used for calculation of the log soft output I?
  • the adder 315 is composed of the data AG 0 0 of the data A GD indicating the sum of the log likelihood I and the log likelihood Ia supplied from the I
  • the log likelihood B TD 00 of the log likelihood B TD supplied from 3 14 is added.
  • the adder 315 i outputs the log likelihood I and the sum of the log likelihood Ia and the log likelihood I ⁇ h obtained as the addition as data AGB 00.
  • Adder 3 1 5 2 the de Isseki AG O 1 of the data AGD supplied from I ratio calculating circuit 1 5 8, of log likelihood BTD supplied from the I? Distribution circuit 3 1 4 Log likelihood BTD 0 0 is added.
  • the adder 3 1 5 2 outputs the log likelihood I 1 and the sum of the log likelihood I y and the log likelihood I 5 obtained by the addition as AGB 01.
  • the adder 3 1 5 3 is composed of the data AG 0 2 of the data AGD supplied from the I calculation circuit 15 8 and the pair of the log likelihood BTD supplied from the I distribution circuit 3 14. Add the number likelihood BTD 01.
  • Adder 3 1 5 3 outputs the sum of the log-likelihood I monument and logarithmic likelihood I ⁇ a logarithmic likelihood 1?
  • the adder 3 1 5 4 outputs the data A G O 3 of the data A GD supplied from the I calculation circuit 15 8 and the log likelihood BTD supplied from the I 2 distribution circuit 3 14.
  • Log likelihood BTD 0 1 is added.
  • Adder 3 1 5 4 outputs the sum of the log-likelihood I monument and logarithmic likelihood I ⁇ a log likelihood I? Obtained by the addition as data AGB 0 3.
  • the adder 3 1 5 5 is composed of the data AGD 4 supplied from the I calculation circuit 15 8 and the data AGD 4 and the log likelihood BTD supplied from the I distribution circuit 3 14. Log likelihood BTD 0 2 is added.
  • the adder 3 1 5 5 outputs the sum of the log likelihood Ia, the log likelihood Ia, and the log likelihood 1/5 obtained by the addition as data AGB04.
  • the adder 315 includes a data AG0 5 of the data AGD supplied from the I-height calculation circuit 158 and a pair of the log likelihood BTD supplied from the I ⁇ distribution circuit 314. The number likelihood BTD 0 2 is added.
  • Adder 3 1 5 6 outputs the sum of the log-likelihood I human log likelihood I I and log likelihood 1? Obtained by the addition de Isseki as AGB 0 5.
  • Adder 3 1 5 31 includes a data AG 3 0 of the de Isseki AGD supplied from I alpha calculator 1 5 8, of log likelihood BTD supplied from I ⁇ distributing circuit 3 1 4 Add log likelihood B TD 15.
  • Adder 3 1 5 31 outputs the sum of the summed log likelihood I human log likelihood obtained I ⁇ the logarithmic likelihood I? As data AGB 3 0.
  • Adder 3 1 5 32 includes a data AG 3 1 of the data AGD supplied from I ratio calculating circuit 1 5 8, I? Log-likelihood of the log likelihood BTD supplied from the distribution circuit 3 1 4 The degree B TD 15 is added.
  • the adder 3 1 5 32 outputs the sum of the log likelihood I 1 log likelihood I ⁇ obtained by the addition and the log likelihood 15 as data AGB 31.
  • the I-I + Ia + I? Calculation circuit 310 calculates the sum of the log likelihood I, the log likelihood Ia and the log likelihood I, and calculates the calculated data AGB 0 0, AG ⁇ 0 1, AGB 0 2, AGB 03, AGB 04, AGB 05, ⁇ , AGB 30, AGB 31, and a log-sum operation circuit 3 1 2!, 3 1 as data AGB 2 2 , 3 1
  • the enable signal generation circuit 3 1 1 is connected to the selector 3 2 3 3 2 3 2 , 3 2 3 3 , 3 2
  • a selection control signal generation circuit 316 for generating a control signal for controlling the selection operation by 3 4 , a symbol selection branch selection circuit 3 19, and a bit selection branch selection circuit 3 2 0, 3 2 1, 3
  • the selection control signal generation circuit 3 16 converts the output data selection control signal CI ⁇ ⁇ ⁇ supplied from the outside and the prior probability information format information CAP ⁇ supplied from the control circuit 60 into Based on, it generates a control signal AP for controlling the selecting operation of the selector 32 3 32 3 2 j 323 3 , 323 4.
  • the effective branch selection circuit 3 17 is based on the input bit number information IN and the memory number information MN supplied from the code information generation circuit 15 1, and the symbol corresponding branch selection circuit 3 19 and the bit corresponding branch selection circuit are provided. 3 20, 32 1, and 32 2 generate control signals M 1, M 2, and M 3 indicating whether or not the branch input / output information BI 0 input thereto is valid. That is, the effective branch selection circuit 317 is used to select the branch to be selected by each of the symbol corresponding branch selection circuit 319 and the bit corresponding branch selection circuit 320, 321, 322. To generate the control signals M 1, M 2, and M 3.
  • the effective branch selection circuit 3 17 supplies the generated control signals M 1 and M 2 to the bit corresponding branch selection circuits 32 0, 32 1 and 322, and supplies the control signal M 3 to the symbol corresponding branch selection circuit 31 9 and bits are supplied to the corresponding branch selection circuit 32 0, 32 1, 32 2.
  • the output data selection circuit 3 18 outputs the code information generation circuit 1 based on the output data selection control signal CITM supplied from the outside and the input bit number information IN supplied from the code information generation circuit 15 1. 5 From the branch input / output information BI 0 supplied from 1, the one corresponding to the branch corresponding to the code configuration is selected. The output data selection circuit 318 supplies the selected branch input / output information BI00 to the bit corresponding branch selection circuit 320 and supplies the selected branch input / output information BI01 to the bit corresponding branch selection circuit 321. At the same time, the selected branch input / output information BI02 is supplied to the corresponding bit selection circuit 3222.
  • the symbol-corresponding branch selection circuit 319 is provided for calculating the log soft output I ⁇ in symbol units.
  • the symbol-corresponding branch selection circuit 319 selects a branch corresponding to the symbol using the branch input / output information ⁇ I 0 supplied from the code information generation circuit 15 1. At this time, the symbol corresponding branch selection circuit 319 selects a branch based on the control signal # 3 supplied from the effective branch selection circuit 317.
  • the symbol corresponding branch selection circuit 3 19 generates an enable signal S ⁇ ⁇ 0, S EN 1, SEN 2, S which indicates whether the input corresponding to the selected branch is “0” or “1”.
  • the bit corresponding branch selection circuit 320 is provided for calculating the logarithmic soft output I input in bit units.
  • the bit corresponding branch selection circuit 320 uses the branch input / output information B 1 ⁇ 0 supplied from the output data selection circuit 318 to select a branch corresponding to the bit.
  • the bit corresponding branch selection circuit 320 selects a branch based on the control signals M1, M2, and M3 supplied from the effective branch selection circuit 317.
  • the bit corresponding branch selection circuit 320 generates enable signals EN 00 and EN 01 indicating whether the input corresponding to the selected branch is “0” or “1”, and outputs the enable signal EN 00.
  • the bit corresponding branch selection circuit 321 is provided to calculate the logarithmic soft output I person in bit units, similarly to the bit corresponding branch selection circuit 320.
  • the bit corresponding branch selection circuit 321 selects the branch corresponding to the bit by using the branch input / output information BI01 supplied from the output data selection circuit 318. At this time, the bit corresponding branch selection circuit 321 selects a branch based on the control signals M 1, M 2, and M 3 supplied from the effective branch selection circuit 3 17.
  • the bit-corresponding branch selection circuit 32 1 generates enable signals EN 10 and EN 11 indicating whether the input corresponding to the selected branch is “0” or “1”, and generates the enable signal. supplies the EN 1 0 to the selector 323 3 supplies the rice one enable signal EN 1 1 to the selector 323 4.
  • the bit corresponding branch selection circuit 322 is provided for calculating the logarithmic soft output I in bit units, similarly to the bit corresponding branch selection circuit 320. Using the branch input / output information BI02 supplied from the output data selection circuit 318, the bit corresponding branch selection circuit 322 selects a branch corresponding to the bit. At this time, the bit corresponding branch selection circuit 322 selects a branch based on the control signals M1, M2, and M3 supplied from the valid branch selection circuit 317. The bit corresponding branch selection circuit 322 generates an enable signal EN20 or EN21 indicating whether the input corresponding to the selected branch is "0" or "1", and outputs the enable signal EN20. supplies to 10 g- s um arithmetic circuit 3 1 2 5, supplying the rice one enable signal EN 2 1 to 10 g- s um arithmetic circuit 3 1 2 6 I do.
  • the selector 323 based on the control signal AP supplied from the selection control signal generating circuit 3 1 6, and Ineburu signal S EN 1 supplied from Shinporu corresponding branch selection circuit 3 19, bi Uz preparative corresponding branch selection circuit Either of the enable signal E NO 1 supplied from 320 is selected. Specifically, the selector 323 2, control signals the AP, information Shinporu or information bit output data selection ⁇ control signal CI TM to the effect of outputting information for indicates, and prior probability information indicating a symbol unit If it is indicated by the format information CAPP, the enable signal SEN1 supplied from the symbol corresponding branch selection circuit 319 is selected.
  • the selector 323 were selected rice - supplies enable signal ENS 1 to 10 g- s um arithmetic circuit 3 1 2 2.
  • the selector 323 based on the control signal AP supplied from the selection control signal generating circuit 3 1 6, and Ineburu signal S EN2 supplied from Shinporu corresponding branch selection circuit 3 1 9, bit corresponding branch selection circuit 32 Select one of the enable signals EN 10 supplied from 1.
  • the control signal AP is indicative output data selection ⁇ control signal CI TM to the effect of outputting the information for the information symbols or information bits Bok, and prior probability information indicating that Shinporu unit If the type information CAPP indicates, the enable signal SEN2 supplied from the symbol corresponding branch selection circuit 319 is selected.
  • the selector 323 4 controls the control signal A supplied from the selection control signal generation circuit 3 16. Either the enable signal S EN3 supplied from the symbol corresponding branch selection circuit 3 19 or the enable signal EN 11 supplied from the bit corresponding branch selection circuit 32 1 based on P. Select one or the other.
  • the selector 3 23 4 control signal AP is, information Shinporu or information bit output data selection ⁇ control signal CI TM to the effect of outputting information for indicates, and, prior probability indicating that Shinporu unit If the information is indicated by the information format information CAPP, the enable signal SEN3 supplied from the symbol corresponding branch selection circuit 319 is selected.
  • Such an enable signal generation circuit 311 uses the output data selection control signal CITM, the prior probability information format information CAPP, the number of memories information MN, and the branch input / output information BI0 to generate an image corresponding to the selected branch. Generates the ENS0, ENS1, ENS2, ENS3, EN20, and EN21 signals and generates 1 og—sum operation circuit 3 1 2 i, 3 1 22, 3 1 23, 3 1 2 4 , 3 Supplied to 1 2 5 , 3 1 2 e .
  • the log-sum operation circuit 3 1 2! Decodes a code having a maximum of 16 states, and has 31 10 g 1 sum operation cell circuits 325,..., 32531.
  • the 10 g—sum operation cell circuit 325 is composed of two differentiators 32 6 3 2 6 2 , six selectors 3 27, 328, 329, 332, 336, 338, and selectors 3 2 7, 32
  • a selection control signal generation circuit 330 for generating a control signal for controlling the selection operation by 8, 32 9 and a selection control signal generation circuit 331 for generating a control signal for controlling the selection operation by the selector 332 ,
  • the differentiator 326 calculates the difference between the predetermined data A GB 000 and AGB 00 1 corresponding to the sign in the data AG B supplied from the 1 + 1 key + 1? Calculation circuit 310. . Strictly speaking, the differentiator 326 i has the lower order of the data AGB 000, assuming that the data AGB 000 and AGB 00 1 each consist of, for example, 13 bits. The most significant bit of the 6-bit data with "1" appended, and the most significant bit of the lower 6 bits of AGB001 with "0” appended to the most significant bit And take the difference. Differ 32 6! Supplies the calculated difference value DA 1 to the selector 3 27 and the selection control signal generation circuit 330.
  • Differentiator 3 26 2 of the data AG B supplied from the I monument + I ⁇ + I / 5 calculation circuit 3 1 0, a difference component of a given data AGB 00 1, AGB 000 applicable in accordance with the code Take. Strictly speaking, the differentiator 32 6 2 data AGB 000, AGB 00 1, but it it, for example 1 3 When made of bits, the data AGB 00 1 of lower six bi Uz bets most significant bit of data The difference between the one with "1” appended to the data and the one with "0” appended to the most significant bit of the lower 6 bits of AGB 000 is calculated. Differentiator 32 6 2 supplies a difference value DA 0 calculated the selector 3 28 and selection control signal producing formation circuit 330.
  • the selector 327 generates a differentiator 326! Based on the control signal SL1 supplied from the selection control signal generation circuit 330. One selected from the difference value DA1 supplied from the PC and the data having the predetermined value N1. Specifically, since the value of the correction term for the difference value DA 1 has the property of asymptotically approaching a predetermined value, the selector 327 sets the value of the difference value DA 1 to a predetermined value N 1. If so, select a data item having a predetermined value N1. The selector 327 supplies the selected data S081 to the selector 329.
  • the selector 328 based on the control signal SL 1 supplied from the selection control signal generating circuit 330, a difference value DA 0 supplied from the differentiator 3 2 6 2, and Isseki de having a predetermined value N 1 Select one of them. Specifically, since the value of the correction term for the difference value DA 0 has a property of asymptotically approaching a predetermined value, the selector 328 determines that the value of the difference value DA 0 exceeds the predetermined value N 1 If so, select the data having the predetermined value N1. The selector 328 supplies the selected data SDA0 to the selector 329.
  • the selector 329 based on the control signal SL2 supplied from the selection control signal generation circuit 330, receives the data SDA1 supplied from the selector 327 and the data SDA0 supplied from the selector 328, Select one of them. Concrete When the value of data AGB 000 is larger than the value of data AGB 00 1, selector 329 selects data SDA 1 supplied from selector 327, and selector 329 selects and obtains the value. The obtained data DM is supplied to the lookup table 335.
  • the selection control signal generation circuit 330 generates a control signal SL1 for controlling the selection operation by the selectors 327 and 328 based on the data AGB00 and AGB01 and the difference values DAI and DA0. At the same time, a control signal SL2 for controlling the selection operation by the selector 329 is generated. The selection control signal generation circuit 330 also supplies the generated control signal SL2 to the selection control signal generation circuit 331. At this time, the selection control signal generation circuit 330, like the selection control signal generation circuit 232 described above, uses the upper bits and lower bits of the metric based on the data AGB00 and AGB01. The control bits SL 1 and SL 2 indicating the decision sentence for selection are generated by dividing the upper bits and the lower bits, which will be described later.
  • the selection control signal generation circuit 33 1 is based on the enable signals EN 000 and EN 00 1 of the enable signal EN S 0 supplied from the enable signal generation circuit 3 1 1 and the control signal SL 2. Then, a control signal SEL for controlling the selection operation by the selector 332 is generated.
  • the selector 332 selects one of the data AGB 000 and AGB 001 based on the control signal SEL supplied from the selection control signal generation circuit 331.
  • the selector 332 supplies the selected data DAG to the adder 337.
  • the AND gate 333 ANDs the enable signals EN000 and EN001.
  • the AND gate 333 supplies the obtained logical product E NA to the selector 336 as a control signal for selection.
  • Look-up table 335 stores the value of the correction term in the 10 g-sum correction. —Remember as a bull.
  • the look-up table 335 reads the value of the correction term corresponding to the value of the data DM supplied from the selector 329 from the table and supplies it to the selector 336 as data RDM.
  • the selector 336 selects one of the data RDM supplied from the look-up table 335 and the data having a predetermined value N2 based on the logical product ENA supplied from the AND gate 333. I do. Specifically, when the logical product ENA is "1", the selector 336 selects the data RDM. The selector 336 supplies the selected data SDM to the adder 337.
  • the predetermined value N2 is an offset value added so as to unify the positive / negative identification code of the data CAG described later. That is, the data DAG, which is one of the data AGB 000 and AGB 001, may take a value that crosses both positive and negative values. However, expressing both positive and negative values will increase the circuit scale. Invite. Thus, in the log_sum operation cell circuit 325, a predetermined value N2 to be added by an adder 337 described later is introduced so as to unify the positive / negative identification code of the data DAG.
  • the adder 337 adds the data DAG supplied from the selector 332 and the data SDM supplied from the selector 336.
  • the adder 337 supplies the calculated data CAG to the selector 338.
  • the selector 338 selects one of the data CAG supplied from the adder 337 and the data having a predetermined value N3 based on the logical sum EN supplied from the OR gate 334. . Specifically, when the logical sum EN is “1”, the selector 338 selects the data CAG.
  • the selector 338 supplies the data AG L obtained by selecting 10 g- s um operation cell circuit 325 17.
  • Such a log-sum operation circuit 325 is composed of the data A GB 000 and the data AGB 00 1 supplied from the I + 1 key + calculation circuit 310 and the enable signal generation circuit 311 Using the supplied enable signal EN 000 and enable signal EN 00 1, as described later, by performing an operation analogous to the first round in the winning game, a logarithmic soft output I person is calculated.
  • One 10g-sum operation in the cumulative addition operation of the 10g-sum operation performed at this time is performed.
  • the 10 g-sum arithmetic circuit 325 converts the calculated data AGL to AGB 100 Performs an operation analogous to the second round in the winning game. 1 og—sum operation cell circuit 325 17 and enables signal EN 100 at 10 g—sum operation cell circuit 325! Supply 7
  • the log-sum arithmetic circuit 325 2 is a 1 og-sum arithmetic circuit 325! Since the configuration is the same as that described above, a detailed description is omitted, but the data AGB 002 and data AGB 003 supplied from the I + I + I5 calculation circuit 310 and the enable signal generation circuit 3 1 Using the enable signal EN 002 and enable signal EN 003 supplied from 1 and performing an operation analogous to the first round in the winning game, the one in the cumulative addition operation of the log-sum operation is performed.
  • the 10 g—sum operation circuit 325 2 supplies the calculated data AGL as the data AGB 101 to the log—sum operation cell circuit 325, and outputs the enable signal EN 101 to 1 og— s um supplies the operation cell circuit 325 17.
  • the 10 g—sum operation circuit 32 5 3 has the same configuration as the 1 og—sum operation circuit 325 i, a detailed description is omitted.
  • the first round in the winning game By performing an operation analogous to the above, one 10 g-sum operation in the cumulative addition operation of the log-sum operation is performed.
  • the 1 og—sum arithmetic circuit 325 3 performs the operation analogous to the second round in the winning game using the calculated data AGL as the data AGB 102 10 g—sum arithmetic cell circuit 325! Supplies to 8, supplies Ineburu signal EN 1 0 2 to 10 g- s um operation cell circuit 325 18.
  • 1 Og- s um arithmetic circuit 3 2 5 5 stores the calculated data AGL as data AGB 1 04, the 1 0 g- s um operation cell circuit 3 2 5 19 performs an operation to be likened to a second round of the tournament supplies, supplies rice one enable signal EN 1 0 4 to 1 Og- s um operation cell circuit 3 2 5 19.
  • 1 0 g—sum operation circuit 3 2 5 7 is 1 og—sum operation circuit 3 2 5! Although the detailed description is omitted because it has the same configuration as that of the data AGB 0 1 2 and the data AGB 0 13 supplied from the I «+ I + I?
  • a log-sum operation is performed by performing an operation analogous to the first round in the winning game.
  • Performs one 10g-sum operation in the cumulative addition operation of. 1 0 g—sum operation circuit 3 2 5 7 performs the operation analogous to the second round in the winning game by using the calculated data AGL as data AGB 106.
  • the enable signal EN106 to 10 g—sum operation cell circuit 325 2 . To supply.
  • the log-sum arithmetic circuit 325 8 is a 1 og-sum arithmetic circuit 325! Since the configuration is the same as that described above, the detailed description is omitted, but the data AGB 014 and the data AGB 0 15 supplied from the I + I + I? By using the enable signal EN014 and the enable signal EN015 supplied from the single signal generation circuit 311 1 to perform an operation analogous to the first round in the winning match, the log-sum Performs one 10 g-sum operation in the cumulative addition operation. log- s um arithmetic circuit 32 5 8, the computed data AGL as data AGB 1 07, log- s um operation cell circuit 325 2. The enable signal EN 107 is supplied to the log-sum operation cell circuit 325 2 . To supply.
  • the 1 og-sum arithmetic circuit 325 9 has the same configuration as that of the log-sum arithmetic circuit 325 i, and therefore detailed description is omitted, but it is supplied from the I / I + I + I? Using the data AGB 0 16 and the data bus AG B 0 17 and the enable signal EN 0 16 and the enable signal EN 0 17 supplied from the enable signal generation circuit 3 11 By performing an operation that can be compared to the first round in, one 10g-sum operation in the cumulative addition operation of the log-sum operation is performed.
  • the 10 g-sum arithmetic circuit 325 9 supplies the calculated data AGL to the 10 g-sum arithmetic cell circuit 325 2 , which performs the operation analogous to the second round in the winning game, as the data AGB 108.
  • the enable signal EN 108 is supplied to the 10 g-sum operation cell circuit 325 21 .
  • the 10 g—sum arithmetic circuit 325 has the same configuration as the 1 og—sum arithmetic circuit 325>, so a detailed description is omitted, but it is supplied from the I + I + I5 calculation circuit 310.
  • the first round of the winning game By performing an operation analogous to, one og-sum operation in the cumulative addition operation of the log-sum operation is performed.
  • the 10 g—sum operation circuit 325 u supplies the calculated data AGL as data AGB 110 and performs an operation analogous to the second round in the winning match.
  • 10 g—sum operation cell circuit 325 22 together, supply the rice one enable signal EN 1 1 0 to 1 Og- s um operation cell circuit 325 22.
  • the 10 g—sum arithmetic circuit 325 12 has the same configuration as the 1 og—sum arithmetic circuit 325, and therefore detailed description is omitted. Using the supplied data AGB 022 and data AGB 023, and the enable signal ⁇ ⁇ 022 and enable signal EN 023 supplied from the enable signal generation circuit 311, the first round in the winning game By performing an operation analogous to the above, one 10 g-sum operation in the cumulative addition operation of the log-sum operation is performed.
  • the log-sum operation circuit 325 12 supplies the calculated data AGL as the data AGB 11 1 to the 10 g-sum operation cell circuit 325 22 and supplies the enable signal EN 11 1 It supplied to g- s um operation cell circuit 32 5 22.
  • the log-sum arithmetic circuit 325 13 Since the log-sum arithmetic circuit 325 13 has the same configuration as the log-sum arithmetic circuit 325 i, a detailed description is omitted, but it is supplied from the I-I + I-A + I-calculation circuit 310. Using the data AGB 024 and data AGB 025, and the enable signal EN 024 and enable signal EN 025 supplied from the enable signal generation circuit 311 in the first round of the winning game. By performing an operation that can be compared, one 10 g-sum operation in the cumulative addition operation of the log-sum operation is performed. 10 g—sum operation circuit 325 13 decompresses the calculated data AGL As the AGB 1 12, perform the operation analogous to the second round in the winning game. 10 g—Supply the sum operation cell circuit 3 2 5 23 and the enable signal EN 11 2 10 g— It is supplied to the sum operation cell circuit 3 25 23 .
  • 10 g-sum arithmetic circuit 3 2 5 14 is 1 og—sum arithmetic circuit 3 2 5! Since the configuration is the same as that described above, the detailed description is omitted, but the data AGB 0 26 and the data AGB 0 27 supplied from the I + I + I? Calculation circuit 3110 and the enable By using the enable signal EN026 and the enable signal EN027 supplied from the signal generation circuit 311 1 to perform an operation corresponding to the first round in the winning game, log-sum Performs one 10g-sum operation in the cumulative addition operation.
  • the 1 og—sum arithmetic circuit 3 25 H supplies the calculated data AGL to the log—sum arithmetic cell circuit 3 25 23 as the data AGB 113, and also enables the enable signal EN 1 1 3 Is supplied to the 10 g—sum operation cell circuit 3 25 23 .
  • 1 0 g—sum operation circuit 3 2 5 15 is a log—sum operation circuit 3 2 5! Since the configuration is the same as that described above, a detailed description is omitted, but the data AGB 0 28 and the data AGB 0 29, supplied from the I + I + I / 5 calculation circuit 3 10, And using the enable signal EN028 and the enable signal EN029 supplied from the enable signal generation circuit 311 to perform an operation analogous to the first round in a winning game. Performs the one 10 g—sum operation in the cumulative addition operation of the log—sum operation. 10 g—sum arithmetic circuit 3 2 5 15 uses the calculated data AGL as data AGB 114 to perform an operation analogous to the second round in the winning game. 10 g-sum arithmetic cell circuit 3 supplies to the 2 5 24 supplies rice one enable signal EN 1 1 4 to 1 0 g- s um operation cell circuit 3 2 5 24.
  • the log-sum operation circuit 3 2 5 16 Since the log-sum operation circuit 3 2 5 16 has the same configuration as the log-sum operation circuit 3 25 t, detailed description is omitted, but I-I + I-A + I? Data AGB 0 3 0 and data AGB 0 3 1 supplied from 0 and an enable signal EN 0 3 0 and an enable signal EN 0 3 1 supplied from the enable signal generation circuit 3 1 1
  • the 1 og—sum operation circuit 325 16 supplies the calculated data AGL to the log—sum operation cell circuit 325 24 as the data AGB 115, and also enables the enable signal EN 115. Is supplied to the 10 g—sum operation cell circuit 325 24 .
  • the 1 og-sum operation circuit 325 17 has the same configuration as the 1 og-sum operation circuit 325 t, the detailed description is omitted, but the 1 og-sum operation cell circuit 325 17 is supplied from the 1 og-sum operation cell circuit 32 5. Using the data AGB 100 and the enable signal EN 100 and the data AGB 10 1 and the enable signal EN 101 supplied from the 10 g-sum operation cell circuit 325 2. By performing an operation analogous to the second round of the winning match, one log-sum operation in the cumulative addition operation of the 10 g-sum operation is performed.
  • the 10 g-sum arithmetic circuit 325 18 is a 1 og-sum arithmetic circuit 325! Since the same configuration as a detailed description is omitted, 1 Og- s um operation cell circuit 32 5 3 Data AG B 102 and rice one enable signal EN 102 supplied from, as well as, 10 g- s um operation cell circuit 325 4 data a GB 103 and rice supplied from - using enable signal EN 103, by performing an operation to be likened to a second round of the tournament, one in log- s um accumulating operation operations Performs a log-sum operation of.
  • the 10 g—sum operation circuit 325 18 supplies the calculated data AGL as data AGB 201 to the log—sum operation cell circuit 325 25 , and outputs the enable signal EN 201 1 to the log—sum operation cell circuit. 325 25 .
  • the lo-sum operation circuit 325 19 is a 1 og-sum operation circuit 325! Since the same configuration as a detailed description is omitted, 10 g- s um operation cell circuit 32 5 5 Data AG B 104 and rice one enable signal EN 104 supplied from, and, 1 og - s um operation cell circuit 325 6 data AGB 105 and I Ne supplied from the - using enable signal EN 1 05, the operation to be likened to a second round of the tournament Is performed to perform one log-sum operation in the cumulative addition operation of the log-sum operation.
  • the 10 g-sum arithmetic circuit 325 19 supplies the calculated data AGL as data AGB 202 to the 10 g-sum arithmetic cell circuit 325 26 which performs an operation analogous to the third round in the winning game, and also enables the enable signal.
  • EN202 is supplied to the log-sum operation cell circuit 325 2 ⁇ .
  • 10 g-sum arithmetic circuit 325 2 Has a configuration similar to that of the log-sum operation circuit 325, and therefore detailed description is omitted.
  • the data A GB106 supplied from the 10 g-sum operation cell circuit 325 and the enable signal EN 106, as well as, 10 g- s um operation cell circuit 325 8 de Isseki AGB 107 and rice supplied from - using enable signal EN 107, by performing an operation to be likened to a second round of the tournament, One log-sum operation in the cumulative addition operation of the log-sum operation is performed.
  • 10 g—sum arithmetic circuit 325 2 Supplies the computed data AGL as de Isseki AGB 203, together with the supply to the log- s um operation cell circuit 325 26, rice one enable signal EN 203 to log- s um operation cell circuit 325 26.
  • AGB109 and the enable signal EN109 supplied from the United States and performing an operation analogous to the second round in the winning game one of the operations in the cumulative addition operation of the 10 g-sum operation is performed. Perform log-sum operation.
  • log- s um operation circuit 325 21 is a data AGB 204 de Isseki AG L calculated, and supplies to the 10 g- sum operation cell circuit 325 27 to perform the operation to be likened to the third round of the tournament, Ineburu
  • the signal EN204 is supplied to the 10 g-sum operation cell circuit 325 27 .
  • the lo-sum operation circuit 325 22 is a 1 og-sum operation circuit 325! Since the configuration is the same as that described above, the detailed description is omitted, but the data AGB 110 supplied from the 10 g—sum operation cell circuit 325 and the enable signal EN 110 and the 10 g ⁇ s um Operation cell circuit 325 12 By using the enable signal EN111 and performing an operation analogous to the second round in the winning game, one log-sum operation in the cumulative addition operation of the log-sum operation is performed.
  • the 10 g—sum operation circuit 325 22 supplies the calculated data AGL as data AGB 205 to the log—sum operation cell circuit 325 27 , and also outputs the enable signal EN 205 to the log—sum operation cell circuit 325. Supply 27 .
  • the lo-sum operation circuit 325 23 is a 1 og-sum operation circuit 325! Since the configuration is the same as that described above, a detailed description will be omitted. However, the data AGB 112 supplied from the 10 g—s um operation cell circuit 32 5 13 and the enable signal EN 112, and 10 ⁇ Sum operation cell circuit 325! Using the data AGB113 supplied from 4 and the enable signal EN113, an operation similar to the second round in the winning game can be performed, and one log in the cumulative addition operation of the 10g-sum operation can be obtained. Perform one sum operation.
  • the 10 g—sum operation circuit 325 23 supplies the calculated data AGL as data AGB 206 to the 10 g—sum operation cell circuit 32 5 28 that performs an operation analogous to the third round in the winning game. supplying rice one bull signal EN 206 to log- s um operation cell circuit 325 28.
  • the lo-sum operation circuit 325 24 Since the lo-sum operation circuit 325 24 has the same configuration as the 1 og-sum operation circuit 325, the detailed description is omitted, but the data supplied from the 10g-sum operation cell circuit 32 5 15 AGB 2nd round in the winning game using the 11.4 and enable signal EN114 and the data AGB115 supplied from the 10-sum operation cell circuit 325 and ⁇ and the enable signal EN115.
  • the 10 g—sum arithmetic circuit 325 24 supplies the calculated data AGL as the data AGB 207 to the log—sum arithmetic cell circuit 325 28, and outputs the enable signal EN 207 to the log—sum. and supplies the operation cell circuit 325 28.
  • the 10 g—sum operation circuit 325 25 Since the 10 g—sum operation circuit 325 25 has the same configuration as the log—sum operation circuit 325, the detailed description is omitted, but the data supplied from the 10 g—sum operation cell circuit 32 5 17 AGB 200 and enable signal EN 200, and 1 o g-s um operation cell circuit 325 i 8 Using the AGB 201 and enable signal EN 201 supplied from the — Performs one log-one sum operation in the cumulative addition operation of the sum operation.
  • the 10 g—sum arithmetic circuit 325 25 supplies the calculated data AGL as data AGB 300 to the 10 g—sum arithmetic cell circuit 325 29 that performs an operation analogous to the fourth round in the winning game. supplying an Bull signal EN300 to log- s um operation cell circuit 325 29.
  • the log-sum arithmetic circuit 32 5 26 is a 1 og-sum arithmetic circuit 32 5! Since the same configuration as a detailed description is omitted, 10 g- s um operation cell circuit 32 5 19 data AGB 202 is supplied from and rice one enable signal EN 202, as well as, 1 o g- s um operation cell circuit 32 5 2. Using the data supplied from the AGB 203 and the enable signal EN 203, one operation of the log-sum operation in the cumulative addition operation of the log-sum operation is performed by performing an operation analogous to the third round in the winning game. I do.
  • the 10 g—sum arithmetic circuit 325 26 supplies the calculated data AGL as data AGB 301 to the log—sum arithmetic cell circuit 32 5 29 , and also outputs the enable signal EN 301 to the log—sum It is supplied to the arithmetic cell circuit 325 29 .
  • the log-sum arithmetic circuit 325 27 has the same configuration as the 1 og-sum arithmetic circuit 325, the detailed description is omitted, but it is supplied from the 1 og-sum arithmetic cell circuit 32 5 21 that data AGB 204 and rice one enable signal EN 204, as well as, 10 g - s um by using an arithmetic cell circuit 32 5 22 data a GB 205 supplied from and I enable signal EN 205, in the third round of the tournament By performing an operation that can be compared, one log-one sum operation in the cumulative addition operation of the 10 g-sum operation is performed.
  • the 10 g-sum arithmetic circuit 325 27 performs the operation analogous to the fourth round in the winning game, using the calculated data AGL as the data AGB 302, and a 1 og-sum arithmetic cell circuit 325 3 .
  • the enable signal EN302 is supplied to the log-sum operation cell circuit 325 3 . To supply.
  • the lo-sum operation circuit 325 28 has the same configuration as the 1 og-sum operation circuit 325, and therefore detailed description is omitted, but the 10 g-sum operation cell circuit 32 5
  • 10 g- s um arithmetic circuit 32 5 28 The calculated data AG L as data AGB 303, log- s um operation cell circuit 325 3.
  • Be supplied to Rutotomoni supplies rice one enable signal EN 303 to 10 g- s um operation cell circuit 325 30.
  • the 1 og-sum operation circuit 325 29 has the same configuration as the 1 og-sum operation circuit 325 i, the detailed description is omitted, but it is supplied from the 1 og-sum operation cell circuit 32 5 25 Using the AGB 301 and enable signal EN301 supplied from the AGB 300 and enable signal EN 300 and the 1-sum operation cell circuit 325 2 ⁇ By performing an operation that can be compared to the fourth round in the above, one 10g-1sum operation in the cumulative addition operation of the 1 og-sum operation is performed.
  • the 10 g—s um calculation circuit 325 29 performs the operation analogous to the fifth round in the winning match, here the final match, using the calculated data AGL as the data AGB 400 325 31
  • the enable signal EN 400 is supplied to the log-sum operation cell circuit 325 31 .
  • 10 g—sum arithmetic circuit 325 3 Is a log-sum operation circuit 325! Since the configuration is the same as that described above, the detailed description is omitted, but the data AGB 302 and enable signal EN 302 supplied from the 10 g-sum operation cell circuit 32 5 27 and the 10 g-sum Using the data AGB 303 and enable signal EN 303 supplied from the arithmetic cell circuit 325 28, by performing an operation analogous to the fourth round in the winning game, one of the operations in the cumulative addition operation of the log-sum operation is performed. log-Performs a sum operation. 10 g—sum arithmetic circuit 325 3 .
  • the 1 og-sum operation circuit 325 31 has the same configuration as the 1 og-sum operation circuit 325 i, the detailed description is omitted, but the 1 og-sum operation circuit 325 31 is supplied from the 10 g-sum operation cell circuit 32 5 29 , And the enable signal EN400, and the 10 g-sum operation cell circuit 325 3 .
  • the AGB 401 and enable signal EN 401 supplied from the PC an operation analogous to the final match in the winning game is performed, and the log-s in the cumulative addition operation of the log-sum operation is performed.
  • the 1 og-sum arithmetic circuit 325 31 does not output the calculated enable signal EN500, but outputs the calculated data AGL as data AGB500.
  • the data AGB 500 is supplied to the I input / output circuit 3 13 as data L00.
  • Such a log-sum operation circuit 3 1 2 using the data AGB and the enable signal ENS 0, wins a battle based on the enable signal corresponding to each branch on the trellis.
  • the lo-sum operation circuit 3 1 2 2 is a 1 og-sum operation circuit 3 12! Since the configuration is the same as that of, the detailed description is omitted, but using the data AGB and the enable signal E NS 1, as with the 10 g-sum arithmetic circuit 3 1 2, By performing an operation that can be compared to a winning match based on the enable signal corresponding to the branch, for example, the cumulative addition operation of a 10 g-sum operation in which the input of the branch on the trellis is "1" is performed, and L01 is calculated.
  • the 10 g—sum operation circuit 3 1 2 2 supplies the calculated data L 01 to the I-person calculation circuit 3 13.
  • the 10 g—sum arithmetic circuit 3 1 2 3 also has the same configuration as the 1 og—sum arithmetic circuit 3 1 2 i, so a detailed description is omitted.
  • the 10 g—sum arithmetic circuit 3 1 2 3 supplies the calculated data L 10 to the I-input calculation circuit 3 13.
  • the 1 og—sum operation circuit 3 1 2 has the same configuration as the 1 og—sum operation circuit 3 1 2, detailed description is omitted, but the data AGB and the enable signal EN S 3 and the 10 g-sum operation circuit 3 1 2, as in the trellis, by performing an operation analogous to a winning match based on the enable signal corresponding to each branch on the trellis.
  • the input of the upper branch is "1”, and the cumulative addition of the 10g-sum operation is performed to calculate data L11.
  • the 10 g—sum operation circuit 3 1 2 4 supplies the calculated data LI 1 to the ⁇ calculation circuit 313.
  • the 10 g—sum arithmetic circuit 3 1 2 5 is also a 1 og—sum arithmetic circuit 3 1 2! Since the configuration is the same as that described above, the detailed description is omitted, but using the data AGB and the enable signal ENS20, the same as the 1 og-sum arithmetic circuit 3 1 2, By performing an operation that can be compared to a winning match based on the enable signal corresponding to each branch, for example, the cumulative addition of a 10 g—sum operation in which the input of the branch on the trellis is “0” is performed, and the data L Calculate 20. log- s um calculation circuits 3 1 2 5 supplies the calculated de Isseki L 20 to I's calculation circuit 3 1 3.
  • the 1 og—sum arithmetic circuit 3 1 2 6 also has the same configuration as the 1 og—sum arithmetic circuit 3 1 2, so detailed description is omitted, but the data AGB and the enable signal ENS 2 1 Using 10 g—sum arithmetic circuit 3 1 2! Similarly to, by performing an operation that can be compared to a winning match based on the enable signal corresponding to each branch on the trellis, for example, the input of the branch on the trellis is "10, 10 g-sum performs cumulative addition operation of arithmetic to calculate the data L 2 1. 10 g- s um arithmetic circuit 3 1 2 6 supplies the calculated data L 2 1 to I lambda calculation circuit 313.
  • ⁇ ⁇ calculation circuit 3 13 has three differentiators 324 324 2 and 324 3 .
  • the differentiator 324> receives the data L 0 0 supplied from the 10 g—sum operation circuit 3 12, and the data L 0 1 supplied from the 10 g—sum operation circuit 3 1 2 2 Take the difference of Difference machine 324!
  • the data LM0 calculated according to is subjected to, for example, 2's com notation conversion.
  • the differentiator 324 2 calculates the difference between the data L 1 0 supplied from the 10 g—sum operation circuit 3 12 3 and the data L 11 supplied from the 10 g—sum operation circuit 3 1 2 4 Take
  • the data LM 1 calculated by the differentiator 324 2 is, for example, 2's complement notation conversion. Is applied.
  • the differentiator 324 3 is composed of the data L 2 0 supplied from the 1 og—sum operation circuit 3 1 2 4 and the data L 2 1 supplied from the 10 g—sum operation circuit 3 1 2 6 Take the difference of Data LM2 calculated by differentiator 324 3, for example, complement notation conversion or the like of 2 is performed.
  • the I ⁇ calculation circuit 3 13 is supplied from each of the 10 g—sum calculation circuits 3 1 2 3 1 2 2 , 3 1 2 3 1 2 4 , and is called a so-called straight binary.
  • the notation data L00, L01, L10, and L11 are bundled and output as a logarithmic soft output SLM calculated in symbol units.
  • I's calculation circuit 3 1 3, differentiator 324 324 2, 3 24 3 de it it is a 2's complement representation calculated by the Isseki LMO, bundling LM 1, LM2, calculated in bits Output as log soft output BLM.
  • the soft-output calculation circuit 16 1 configured as described above performs an operation analogous to a winning game using an enable signal, thereby performing a 10 g-sum operation corresponding to the input of each branch on the trellis.
  • the logarithmic soft output I ⁇ can be calculated in symbol units or bit units, and output as log soft outputs SLM and BLM, respectively. These log soft outputs SLM and BLM are supplied to an external information calculation circuit 163, an amplitude adjustment and crib circuit 164, and a hard decision circuit 165.
  • the reception value or prior probability information separation circuit 16 2 separates the reception value or prior probability information from the reception data and delay reception data DAD output from the delay storage circuit 155 and subjected to a predetermined delay. It is something to take out.
  • the reception value or prior probability information separation circuit 162 is input based on the reception value format information CRTY supplied from the control circuit 60 and the input bit number information IN supplied from the code information generation circuit 151. Separated delayed reception data DAD.
  • the reception value or prior probability information separation circuit 162 can be realized as having four selectors 341, 342, 343, 344, for example, as shown in FIG.
  • the selector 341 selects one of the delayed reception data DAD 3 and DAD 4 of the delay reception data DAD based on the input bit number information IN. Specifically, when the number of input bits to the element encoder is “1”, the selector 341 selects the delayed reception data DAD4. The selector 341 outputs the selected data as delayed reception data DAS.
  • the selector 342 selects one of the delayed received data DAD0 of the delayed received data DAD and the delayed received data DAS supplied from the selector 341, based on the received value format information CRTY. Specifically, the selector 342 selects the delayed reception data DAD 0 when the reception value format information CRY indicates external information. The selector 342 outputs the selected data as delayed reception data P D0.
  • the selector 343 selects one of the delayed reception data DAD 1 and DAD 4 of the delay reception data D AD based on the reception value format information C RTY. Specifically, the selector 343 selects the delayed reception data DAD 1 when the reception value format information CRY indicates external information. The selector 343 outputs the selected data as the PD1.
  • the selector 344 selects one of the delay reception data DAD2 and DAD5 of the delay reception data DAD based on the reception value format information CRTY. Specifically, the selector 344 selects the delayed reception data DAD2 when the reception value format information C RTY indicates external information. The selector 344 outputs the selected data as delayed reception data PD2.
  • Such a reception value or prior probability information separation circuit 162 bundles the delay reception data DAD O, DAD 1, DAD 2, and DAD 3 among the input delay reception data DAD, so-called offset binary. Notation is output as the delayed reception value DRC, and the delayed reception data DAS, DAD4, and DAD5 are bundled and output as the delay prior probability information DAP, and the delayed reception data PD0, PD1, and PD2 are output. Bundled and output as delayed external information DEX.
  • the delayed reception value DRC is supplied to the external information calculation circuit 163 and the hard decision circuit 165, and the delay prior probability information DAP is supplied to the external information calculation circuit 163, and the delayed external information DEX is left as it is. It is supplied to the selector 1 2 0 2 as an information sdex.
  • the external information calculation circuit 163 is a logarithmic soft output supplied from the soft output calculation circuit 161.
  • the external information 0E is calculated using the SLM or the log soft output BLM and the received value or the delayed received value DRC or the delayed prior probability information DAP supplied from the prior probability information separating circuit 162.
  • the external information calculation circuit 163 calculates an information bit external information calculation circuit 350 for calculating external information for an information bit, and calculates external information for an information symbol. It can be realized as having an information symbol external information calculating circuit 351, a code external information calculating circuit 352 for calculating external information for a code, and two selectors 353 and 354.
  • Information bit extrinsic information calculation circuit 350 has, for example, three external information computation cell circuit 3 5 51 35 5 2, 355 3. These external information computation cell circuit 3 5 5 ,, 3 55 2 35 5 3, it it, in effect, differentiator (not shown) taking the difference between the log soft-force B LM and delayed a priori probability information DAP Consists of
  • External information calculation cell circuit 355! Calculates the difference between the log soft output B LM 0 of the log soft output B LM and the delayed prior probability information DAP 0 of the delayed prior probability information DAP, and performs amplitude adjustment and clipping on the difference value. And then perform offset binary notation conversion and the like, and then output as external information EX0.
  • the external information calculation cell circuit 35 5 2 calculates the difference between the log soft output B LM 1 of the log soft output B LM and the delayed prior probability information DAP 1 of the delayed prior probability information DAP, and calculates the difference value. After that, amplitude adjustment and clipping are performed, offset binary notation conversion is performed, and then output as external information EX1.
  • the external information calculation cell circuit 3 5 5 3 calculates the difference between the log soft output B LM 2 of the log soft output B LM and the delayed prior probability information DAP 2 of the delayed prior probability information DAP, and calculates this difference.
  • the value is subjected to amplitude adjustment and clipping, offset binary notation conversion, etc., and then output as external information EX2.
  • Such an information bit external information calculation circuit 350 calculates, for example, three systems of external information EX 0, EX 1, and EX 2 in bit units, and bundles these external information EX 0, EX 1, and EX 2. It is supplied to the selector 353 as external information EXB.
  • Information Shinporu external information calculating circuit 3 5 1 has, for example, four external information computation cell circuits 35 61, 3 56 2, 3 56 3, and 3 5 6 4, and a normalizing circuit 3 57. These Of each section, the external information computation cell circuit 3 5 61, 3 56 2, 35 6 3 35 6 4, it it, like the external information computation cell circuits 35 5 35 5 2 3 5 5 3, substantially More specifically, it comprises a not-shown differentiator that calculates the difference between the log soft output SLM and the delayed prior probability information DAP.
  • the external information calculation cell circuit 356 i calculates a difference between the log soft output S LM 0 of the log soft output S LM and data having a predetermined value M, and performs amplitude adjustment and After clipping, it is supplied to the normalization circuit 357 as external information ED0.
  • External information computation cell circuit 3 56 2 the log soft-output S LM 1 of log soft-output S LM, issued calculate the difference between the delay priori probability information DAP 0 of delay priori probability information DAP, the difference value Then, after performing amplitude adjustment and clipping, the information is supplied to the normalization circuit 357 as external information ED1.
  • the external information calculation cell circuit 356 3 calculates a difference between the log soft output S LM 2 of the log soft output S LM and the delay prior probability information DAP 1 of the delay prior probability information DAP, and calculates the difference value. On the other hand, after performing amplitude adjustment and clipping, it supplies it to the normalization circuit 357 as external information ED2.
  • External information computation cell circuit 3 56 4 issues calculated logarithmic soft-output S LM 3 of log soft-output S LM, the difference between the delay priori probability information DAP 2 of the delay priori probability information DAP, the difference value Is subjected to amplitude adjustment and clipping, and then supplied to a normalization circuit 357 as external information ED3.
  • the normalization circuit 357 external information computation cell circuit 3 5 61 35 6 2 3 56 3, 35 6 4 extrinsic information ED 0 calculated by, ED I, of ED 2, ED 3
  • ED I ED 1
  • ED 2 ED 3
  • Clipping is performed according to the dynamic range, and the value of the external information for one symbol is differentiated from the value of the external information for all other symbols. Is performed.
  • the normalizing circuit 357 outputs the normalized external information as external information EX 0, EX 1, EX 2.
  • Such an information symbol external information calculation circuit 351 calculates, for example, three systems of external information EX O, EX 1, and EX 2 on a symbol basis, and bundles these external information EX 0, EXI, and EX 2 to form the external information. It is supplied to the selector 353 as EXS.
  • Code extrinsic information calculation circuit 3 52 has, for example, three external information computation cell circuits 3581, 35 8 2 35 8 3. These external information computation cell circuit 3 58 358 2, 358 3, it it, like the external information computation cell circuit 3 551, 3 55 2, 3 5 5 3, substantially, the log soft-output B LM It consists of a not-shown differentiator that calculates the difference from the delayed reception value DRC.
  • External information calculation cell circuit 3 58! Calculates the difference between the logarithmic soft output B LM 0 of the log soft output B LM and the delayed received value AP S 0 of the delayed received value DRC, and adjusts the amplitude and clips the difference. After performing offset binary notation conversion, etc., it is output as external information EX0.
  • the external information calculation cell circuit 3 58 2 calculates the difference between the log soft output B LM 1 of the log soft output B LM and the delayed received value AP S 1 of the delayed received value DRC, and calculates the difference value. After performing amplitude adjustment and clipping, and further performing offset binary notation conversion, it outputs it as external information EX1.
  • the external information calculation cell circuit 3 58 3 calculates the difference between the log soft output B LM 2 of the log soft output B LM and the delayed received value APS 2 of the delayed received value DR C, and calculates the difference.
  • the value is subjected to amplitude adjustment and clipping, subjected to offset binary notation conversion, and the like, and then output as external information EX2.
  • Such a code external information calculation circuit 352 calculates, for example, three systems of external information EX 0, EX 1, EX 2, and bundles these external information EX 0, EX 1, EX 2 to obtain the external information EX C To selector 354.
  • the selector 353 receives the external information EXB supplied from the information bit external information calculation circuit 350 and the external information EXS supplied from the information symbol external information calculation circuit 351, Select one of them. Specifically, the selector 353 sets the prior probability information format information CAP P If it is a unit, select EXTERNAL INFORMATION EXS. The selector 353 supplies the external information ES obtained by the selection to the selector 354. The selector 354 selects one of the external information ES supplied from the selector 353 and the external information EXC supplied from the code external information calculation circuit 352 based on the output data selection control signal CITM. select. Specifically, selector 3
  • Numeral 54 selects the external information EXC when the output data selection control signal CITM indicates that information on the code is to be output.
  • the selector 354 outputs external information OE obtained by the selection to the outside.
  • the external information calculation circuit 163 calculates the external information OE using the input logarithmic soft output SLM or logarithmic soft output BLM and the delay reception value DCR or the delay prior probability information DAP.
  • the external information OE is supplied as it is to the selector 120 as external information SOE.
  • the amplitude adjusting and clipping circuit 164 adjusts the amplitude of the logarithmic soft output SLM in symbol units and clips to a predetermined dynamic range, and the logarithmic soft output in bit units. And a circuit for adjusting the amplitude of the BLM and clipping it to a predetermined dynamic range.
  • the amplitude adjustment and clipping circuit 164 comprises an output data selection control signal CITM supplied from the outside and a control circuit
  • the amplitude of each of the logarithmic soft outputs S LM and B LM is adjusted, and one of the data clipped to a predetermined dynamic range is selected.
  • One is output as logarithmic soft output 0 L after amplitude adjustment.
  • the logarithmic soft output OL is supplied to the selector 120 as a soft output S0L as it is.
  • the hard decision circuit 165 makes a hard decision on the logarithmic soft outputs SLM and BLM, which are the decoded values, and also makes a hard decision on the delayed received value DRC.
  • the hard decision circuit 16 5 includes the output data selection control signal CITM supplied from the outside, the received value format information CRTY, the prior probability information format information CAPP supplied from the control circuit 60, and the signal point arrangement.
  • logarithmic soft outputs S LM and B LM and delayed reception value DRC are hard-decided.
  • the signal point constellation information CSIG shall consist of eight sets of signal point constellation information CSIG 0, CSIG 1, CSIG 2, CSI G3, CSI G4, CS IG 5, CS IG 6, and CS I G7. .
  • the hard decision circuit 165 includes an inverter 36 °, a minimum symbol calculation circuit 361 for calculating a symbol having a minimum value, and a selector 369 described later.
  • Control signal generation circuit 368 for generating a control signal for controlling the selection operation by the selector, selectors 369 and 371, and the case where the encoding device 1 performs encoding by TTCM or SCT CM. It can be realized as having an I / Q de-mapping circuit 370 that de-mubs I / Q values.
  • the receiver 360 inverts a predetermined group of bits of the logarithmic soft output B LM supplied from the soft output calculation circuit 161 and expressed in two's complement notation as decoded bit hard decision information B HD. Output.
  • the minimum symbol calculation circuit 361 can be realized as having, for example, three comparison circuits 362, 364, 366 and three selectors 363, 365, 367.
  • the comparison circuit 362 compares the magnitude relationship between the log soft outputs S LM0 and S LM1 of the log soft outputs S LM supplied from the soft output calculation circuit 16 1 and expressed in a straight binary notation.
  • the comparison circuit 362 supplies the control signal SL0 indicating the obtained magnitude relationship to the selector 367 and also supplies the selector 363 as a control signal for selection.
  • the selector 363 selects one of the logarithmic soft outputs SLM0 and SLM1 having a smaller value based on the control signal SLO supplied from the comparison circuit 362.
  • the selector 363 supplies the selected data S SLO to the comparison circuit 366.
  • the comparison circuit 364 compares the magnitude relation of the log soft outputs S LM2 and S LM3 among the log soft outputs S L supplied from the soft output calculation circuit 16 1.
  • the comparison circuit 364 supplies a control signal SL1 indicating the obtained magnitude relationship to the selector 367 and also supplies the selector 365 as a control signal for selection.
  • the selector 365 based on the control signal SL1 supplied from the comparison circuit 364, Select the logarithmic soft output S LM2 or S LM3 with the smaller value.
  • the selector 365 supplies the data SSL 1 obtained by selection to the comparison circuit 365.
  • the comparison circuit 366 compares the magnitude relationship between the data SSL0 supplied from the selector 363 and the data SSL1 supplied from the selector 365.
  • the comparison circuit 366 supplies the control signal SEL1 indicating the obtained magnitude relation to the selector 366 as a control signal for selection.
  • the selector 367 determines which of the control signal SL 0 supplied from the comparison circuit 362 and the control signal SL 1 supplied from the comparison circuit 364 based on the control signal SEL 1 supplied from the comparison circuit 366. Select one or the other. Specifically, the selector 367 selects the control signal SL1 when the value of the data SSL0 is larger than the value of the data SSL1. The selector 367 outputs the selected data as a control signal SEL0.
  • Such a minimum symbol calculation circuit 36 1 calculates the minimum value of the logarithmic soft outputs S LM in symbol units and decodes the decoded symbol hard decision information S obtained by bundling the control signals SEL 0 and SEL 1. It is supplied to the selector 369 as HD.
  • the selection control signal generation circuit 368 performs selection by the selector 369 based on the output data overnight selection control signal CITM supplied from outside and the prior probability information format information CAPP supplied from the control circuit 60. Generates control signal AIS for controlling operation.
  • the selector 369 based on the control signal AIS supplied from the selection control signal generation circuit 368, decodes the decoded bit hard decision information BHD supplied from the inverter 360 and the decoding supplied from the minimum symbol calculation circuit 361. Either one of Simpol hard decision information S HD is selected. More specifically, the selector 369 outputs the output data selection control signal CITM indicating that the control signal AIS outputs information corresponding to an information symbol or an information bit, and indicates that the control signal AIS is a symbol unit in advance. If it is indicated by the CAP P, the decoded symbol hard decision information S HD is selected. The selector 369 outputs the selected data as decoded value hard decision information DHD1.
  • the hard-decision circuit 165 uses these components to generate decoded bit hard-decision information BHD.
  • the decoded symbol hard decision information SHD is obtained, and the decoded value hard decision information DHD 1 selected by the selector 369 is output as the decoded value hard decision information DHD.
  • This decoded value hard decision information DHD is output to the outside as decoded value hard decision information SDH.
  • the hard decision circuit 165 uses the inverter 360 to obtain the decoded bit hard decision information BHD, but this is due to the data notation. That is, as described above, the decoded bit hard decision information BHD is obtained on the premise of the logarithmic soft output BLM expressed in two's complement notation. Therefore, the hard decision circuit 165 uses an inverter 360 to convert an inverted bit obtained by inverting a predetermined group of bits, specifically, the most significant bit, of the log soft output BLM. By using this, it is possible to make a hard decision on the log soft output BLM calculated in bit units.
  • the I / Q demapping circuit 370 includes, for example, a look-up table 372 for storing a table for demapping, and seven selectors 373, 374, 375, 376, 377 , 379, 380, and a selection control signal generation circuit 378 that generates a control signal for controlling the selection operation by the selectors 379, 380.
  • the lookup table 372 stores a table for demapping received values. More specifically, the lookup table 372 stores a boundary value for the I axis on the I / Q plane as a table, as described later. The look-up table 372 stores a boundary corresponding to a combination of the delayed received value IR corresponding to the in-phase component and the delayed received value QR corresponding to the quadrature component among the delayed received values DRC represented in the offset binary notation. The value is read from the table and supplied to the selection control signal generation circuit 378 as, for example, four-system boundary value data BDR0, BDR1, BDR2, and BDR3.
  • the selector 373 selects one of the signal point arrangement information CSIG 2 and CSIG 6 based on the delayed reception value QR. Specifically, if the delayed reception value QR indicates a positive value, the selector 373 selects the signal point arrangement information CSIG2. The selector 373 compares the selected data with the signal point arrangement information SSSS 0. And supplies it to the selector 380.
  • the selector 374 selects one of the signal point arrangement information CSIG3 and CSIG5 based on the delayed reception value QR. Specifically, if the delayed received value QR indicates a positive value, the selector 374 selects the signal point arrangement information CSIG3. The selector 374 supplies the selected data to the selector 376 as signal point arrangement information S S0.
  • the selector 375 selects one of the signal point arrangement information CSIG1 and CSIG7 based on the delayed reception value QR. Specifically, when the delayed reception value QR indicates a positive value, the selector 375 selects the signal point arrangement information CSIG1. The selector 375 supplies the selected data to the selector 376 as signal point arrangement information S S1.
  • the selector 376 selects one of the signal point arrangement information SSO supplied from the selector 374 and the signal point arrangement information SS1 supplied from the selector 375 based on the delayed reception value IR. Specifically, when the delay reception value IR indicates a positive value, the selector 376 selects the signal point arrangement information SS1. The selector 376 maps the selected data to the signal point arrangement. Information SSS 0 is supplied to selector 379.
  • the selector 377 selects one of the data having the predetermined value M and the signal point arrangement information CSIG4 based on the delayed reception value IR. Specifically, the selector 377 selects data having a predetermined value M when the delayed reception value IR indicates a positive value. The selector 377 supplies the selected data to the selector 379 as signal point arrangement information S S S 1.
  • the selection control signal generation circuit 378 performs the selection operation by the selector 379 based on the delayed reception value QR and the boundary value data BDR 0, BDR 1, BDR 2, and BDR 3 supplied from the lookup table 372. It generates a control signal SEL 5 for controlling and a control signal SEL 6 for controlling the selection operation by the selector 380.
  • the selector 379 selects one of the signal point arrangement information SSS0 and SSS1 based on the control signal SEL5 supplied from the selection control signal generation circuit 378. select.
  • the selector 379 supplies the selected data to the selector 380 as signal point arrangement information SSSS1.
  • the selector 380 selects one of the signal point arrangement information SSSSS0 and SSSSS1, based on the control signal SEL6 supplied from the selection control signal generation circuit 378.
  • the selector 380 supplies the selected data to the selector 371 as the received value hard decision information I RH.
  • Such an I / Q demultiplexing circuit 370 obtains the received value hard decision information I RH when the encoding device 1 performs encoding by TTCM or SCTCM.
  • the selector 371 is composed of a predetermined bit group of the delayed received value DCR, and the received value hard decision information BRH indicating the hard decision result in offset binary notation, and I / Q Demap circuit 370 selects one of received value hard decision information I RH supplied from demapping circuit 370. Specifically, if the received value format information CR TY indicates that the encoding device 1 performs encoding by TT CM or SCT CM, the selector 37 1 Select Information I RH. The selector 371 outputs the selected data as the received value hard decision information RHD. This received value hard decision information RHD is output to the outside as received value hard decision information SRH.
  • the hard decision circuit 165 does not perform the bit inversion processing to obtain the received value hard decision information B RH as in the case of obtaining the decoded bit hard decision information BHD described above. This is due to the notation. That is, as described above, the received value hard decision information BRH is obtained on the premise of the delayed received value D RC that is expressed in offset binary notation. Therefore, the hard decision circuit 1665 makes a hard decision on the delayed received value DRC by making a decision using a predetermined bit group of the delayed received value DRC, specifically, the most significant bit. Can be.
  • Such a hard decision circuit 165 makes a hard decision on the logarithmic soft outputs S LM and B LM that are the decoded values to obtain decoded value hard decision information SDH, and makes a hard decision on the delayed received value DRC to make the received value hard decision.
  • Information Ask for S RH The decoded value hard decision information S DH and the received value hard decision information SRH are, respectively, the decoded value hard decision information DHD and the received value hard decision.
  • the soft output decoding circuit 90 described above receives the soft input decoded received value TSR.
  • the Ia calculation circuit 156 and the Ia distribution circuit 157 each time the received value is received, the log likelihood I
  • the I calculation circuit 159 calculates the log likelihood for each state at all times. Calculate the likelihood I?
  • the element decoder 50 calculates the log soft output I at each time using the log likelihood I, I and Ia calculated by the soft output calculation circuit 161, and calculates the log soft output It outputs I ⁇ to the outside or supplies it to the external information calculation circuit 163.
  • the element decoder 50 calculates external information at each time by the external information calculation circuit 163.
  • the element decoder 50 can perform soft output decoding to which the Log-BCJR algorithm is applied, using the decoded reception value TSR and the external information or the in-date data.
  • the soft-output decoding circuit 90 can perform soft-output decoding on an arbitrary code regardless of the code configuration of the element encoder in the PCC, SCC, TTCM, or SCTCM.
  • interleaver 100 will be described in detail. Prior to a description of a specific configuration, a basic design concept of the interleaver 100 will be described.
  • the interleaver 100 can perform an interleave process and a dinter-leave process, and can also delay an input received value. Therefore, it is assumed that the in-leaver 100 has a RAM for delaying the input received value and a RAM for performing the in-leave on the input data. As described later, these RAMs are actually shared and are used by being switched according to the mode indicating the code configuration including the type of interleave to be performed. It is.
  • a delay RAM is provided by a control circuit (described later) of the interleaver 100 from one RA of a dual port consisting of banks A and B. It is configured to look like M.
  • the control circuit cannot simultaneously access the even-numbered address or the odd-numbered address by using the write address used for writing data to the RAM and the read address used for reading out the data all at once.
  • the interleaver 100 when an even-length delay is performed using the delay RAM, for example, 0, 1, 2, 3, 4, ',', DL — 2, DL-1, 0, Based on the write address such as 1, 2,... ', The data is stored in each address in the RAM.
  • the interoperator 100 for example, based on a read address such as 1, 2, 3, 4, 5,..., DL—1, 0, 1, 2, 3, 3: Data is read from each address.
  • the in-leaver-reaver 100 is realized by holding an output delayed by an even-length in a register or the like.
  • the RAM for delay is composed of a plurality of RAMs for upper addresses and lower addresses of punctures A and B as shown in FIG. 51, for example.
  • the in-all-in-one receiver 100 as shown in FIG. 52, for example, it is necessary to appropriately convert the address generated by the control circuit and give it to each RAM.
  • the reason for inverting the most significant bit of the address is to simplify designation of the address when inputting / outputting a plurality of symbols, as described later.
  • the RAM for in-leaving is configured so that the control circuit looks like two RAMs consisting of banks A and B as shown in FIG. 53, for example.
  • the in-leave-reaver 100 can switch between the interleave process and the din-leave-leave process. Therefore, in the case of the interleaver 1 ⁇ 0, when the interleave processing is performed, the count-up, for example, 0, 1, 2, 3,. , 1, 0, etc., the data is stored in each address in the RAM as the write bank A based on the sequential write address generated by counting down. Then, in the interleaver 100, the data is read from each address in the RAM as the read bank B based on the random read address.
  • the address storage circuit 110 basically has a read address data which is, for example, a three-system random address data based on the sequential address data IAA supplied from the data receiver 100. Overnight AD A0, ADA1, ADA2 shall be output. In this way, by providing a plurality of systems of read address data ADA from the address storage circuit 110 to the interleaver 100, the interleaver 100 can store up to three symbol data at maximum. Multiple types of interleaving can be performed.
  • the interleaver 100 uses three systems from the address storage circuit 110 to perform random interleave on one symbol input data.
  • the interleaving is performed using the read address data AD A0 of the read address data ADA0, ADA1, and ADA2.
  • a random in-the-night leave will be referred to as a random in-the-night leave.
  • the interleaver 100 stores the address.
  • Read address data ADA 0, ADA of three systems of read address data A DA 0, AD A 1, and ADA 2 from circuit 110 Use 1 to perform interleaving.
  • such an in-leave is referred to as an inline in-leave.
  • the interleaver 100 retains the combination of each bit with respect to the input data of two symbols, that is, the interleaver 100 has the same address for each symbol.
  • the read address data AD A0 and ADA 1 of the three systems of read address data ADA 0 and ADA 1: ADA 2 from the address storage circuit 110 are used.
  • the interleaver 100 when random interleaving is applied to the input data of three symbols, the interleaver 100 reads the three sets of read address data from the address storage circuit 110. Evening Perform interleaving using all of ADA0, ADA1, and ADA2.
  • Fig. F when performing in-line interleaving on the input data of three symbols, as shown in Fig. F, three read addresses from the address storage circuit 110 are provided. Interleaving is performed using all of the data ADA 0, AD A 1, and ADA 2.
  • the interleaver 100 when performing pairwise in-leave with respect to the input of three symbols, performs three operations from the address storage circuit 110. Performs interleave using all of AD A0, AD A1 and ADA2.
  • the interleaver 100 can perform a plurality of types of read / write operations using a plurality of systems of read address data ADA provided from the address storage circuit 110.
  • the plurality of types of interleaving includes, of course, a plurality of types of interleaving that perform the reverse of the interleaving.
  • the interleaver 100 has a plurality of RAMs, and realizes a plurality of types of interleave by appropriately selecting and switching a RAM to be used according to the type of the interleave.
  • the interleaver 100 capable of performing such an interleave process or an interleave process is configured as shown in FIG. 56, for example.
  • the interleaver 100 includes a control circuit 400 for performing various processes such as address generation, a delay address generation circuit 401 for generating a delay address, and an odd-length delay compensation circuit 402 for compensating for an odd-length delay.
  • Control circuit 400 stores circuit 4071, 407 2, ⁇ ⁇ ⁇ , 407 16 against a controls the writing and / or reading data, Inta one rib ⁇ supplied from selector evening 1 20 5
  • a start position signal TIS is input
  • a write address and a read address used for interleaving or interleaving are generated.
  • the control circuit 400 delays by the interleave mode signal CD IN supplied from the outside, and the in-leave-leave-length information CI NL and the in-leave-leave length supplied from the control circuit 60.
  • a write address and a read address are generated based on the operation mode information CB F indicating the operation mode information.
  • the control circuit 400 supplies the interleaved address conversion circuit 403 with the generated write address data IWA, which is the generated sequential address data. Further, the control circuit 400 supplies the generated sequential address data IAA to the address storage circuit 110 and also supplies it to the interleave address conversion circuit 403 as an interleave long delay read address data IRA.
  • the control circuit 400 includes the termination position information CNFT, the termination period information CNFL, the termination state information CNF D, the puncture cycle information CNE, and the puncture pattern information supplied from the control circuit 60.
  • the interleaver no-output position information It generates a CNO and a delay interleave start position signal CDS, and generates an end time information CGT, an end state information CGS, and an erase position information CGE.
  • the control circuit 400 outputs the generated information to each other, the interleaver non-output position information I NO, the delay interleave start position signal IDS, and the end time information IG.
  • the termination state information IGS and the erasure position information IGE the selector 1 20! .
  • the control circuit 400 also supplies the generated output signal C NO to the address selection circuit 405.
  • the write address data I WA which is a sequential address data generated by the control circuit 400, is composed of the in-leave mode signal CDIN and the in-leave signal 100. evening when there was one that instructs the performing Ribu processing, storage circuit 407 !, 407 2, ⁇ ⁇ ⁇ , but the address data to be used to write de Isseki for 407 16, in the evening one Ribumo one de signal CD iN is, when the Intariba 1 00 was intended to instructs the performing Dintari some processing, storage circuit 4071, 407 2, ⁇ ⁇ ⁇ , to de Isseki read from 407 " Similarly, the sequential address data IAA generated by the control circuit 400 is an interleave mode signal CD IN, and the interleaver 100 is an interleave process.
  • inter one leave mode signal CD iN is, if the fin evening one interleaver 1 00 was intended to instructs to perform deinterleaving processing, storage circuit 4071, 40 7 2, - ..., it becomes to read address storage circuit 1 1 0 to the random address data used for data evening writing for 407 16.
  • the control circuit 400 When generating a write address and a read address, the control circuit 400 generates sequential address data by counting up using a counter (not shown). The read address counter is provided separately, as described later.
  • the delay address generation circuit 401 generates delay address data based on the instantaneous leave length information CINL supplied from the control circuit 60.
  • the delay address generation circuit 401 converts the generated write address data DWA, which is the generated write address data, and the read address data DRA, which is the read address data, into the delay address conversion circuit. Supply to 404.
  • the odd length delay compensation circuit 402 is provided for compensating for the odd length delay.
  • the interleaver 100 is configured using two banks of RAMs when performing the delay.
  • the delay length that is, the interleave length is changed. Data delay can be achieved by using two banks of RAM with half the number of words for the time slot.
  • the delay length is limited to an even number in this case. Therefore, the odd-length delay compensation circuit 402 is provided to cope with the odd-length delay, and performs an even-length delay based on the interleave length information CINL supplied from the control circuit 60.
  • the delay of the data TDI by one minute of the delay by the RAM and one time slot by the register are performed. Select the TDI, which is the target of the delay, so that the delay is performed.
  • the odd-length delay compensation circuit 402 is assumed to have a data TDI composed of six data lines TDIO, TDI1, TDI2, TDI3, TDI4, and TDI5, for example, as shown in FIG.
  • TDI data lines
  • TDI1, TDI2, TDI3, TDI4, and TDI5 data lines
  • FIG. 57 there are 6 registers 4 1 0 4 1 02, 4 1 0 3 , 4 1 04, 4 1 0 5 , 4 1 0 6 and 6 selectors 4 1 1 4 1 1 2 , 4 11 3 , 4 11 4, 4 11 5 and 4 11 6 can be realized.
  • the register 410 When the data TDI0 is input, the register 410 holds this data TDI0 for one instant slot. The register 410i supplies the held data DDD0 to the selector 4111i.
  • Register 4 1 0 3 inputs the data TDI 2, it holds this data TD I 2 only 1 evening Imusuro' preparative min. Register 4 1 0 3 supplies the held data DDD 2 in cell Lek evening 4 1 1 3.
  • register 410 When the register 410 inputs the data TDI 3, it holds the data TDI 3 for one im slot. Register 4 1 0 supplies the de Isseki DDD 3 held in the selector 4 1 1 4.
  • Register 4 1 0 5 the data input TDI 4, holds the de Isseki TD I 4 only 1 evening Imusuro' preparative min. Regis evening 4 1 0 5 supplies the held data DD D 4 to selector 4 1 1 5.
  • Register 4 1 0 6 inputs the data TD I 5, holds this data TD I 5 only 1 data Imusuro' preparative min. Register 4 1 0 beta supplies data DDD 5 held in selector 4 1 1.
  • Selector 4 1 1! Selects one of the data DDD0 supplied from the register 410i and the data TDI0 based on the interleave length information CINL. Specifically, the selector 4 1 1! Selects the data TDI0 if the interleave length is an even number. The selector 411i supplies the selected data DS0 to the input data selection circuit 406 as data D0. This selector 4 1 1! It goes without saying that the interleave length information CINL input to the sub-unit is actually the least significant bit of the bit string representing the interleave length information CINL.
  • the selector 4 1 1 based on the fin evening one sleeve length information CI NL, the data DDD 1 supplied from the register evening 4 1 0 2, of a data TD I 1, selects either. Specifically, if the interleave length is an even number, the selector 4 1 1 2 selects the data TDI 1. The selector 4 1 1 2 supplies the selected data DS 1 to the input data selection circuit 406 as data D 1. Incidentally, Inta one sleeve length information CI NL inputted to the selector 4 1 1 2 may actually be sufficient at the lowest bit Bok bits string representing the in-evening one sleeve length information CI NL is Iuma not.
  • the selector 4 1 1 on the basis of the Inta one sleeve length information CI NL, and data DDD 2 supplied from the register 4 1 0 3, of the Isseki de TD I 2, selects either. Specifically, the selector 4 1 1 3, when Inta one rib length is an even length, selects the data TDI 2. The selector 4 1 1 3 supplies data DS 2 selected, the input data selecting circuit 40 6 as the data D 2. Incidentally, Inta one sleeve length information CI NL inputted to the selector 4 1 1 3, in fact, it is sufficient at the lowest bit of the bit string representing the fin evening one sleeve length information CI NL is had Not a horse.
  • the selector 4 1 1 4 on the basis of the fin evening one sleeve length information CI NL selected, the de Isseki DDD 3 supplied from register evening 4 1 0 4, of the data TD I 3, either I do. Specifically, the selector 4 1 1 4 selects the data TDI 3 when the length of the data is even. The selector 4 1 1 4 supplies data DS 3 selected, as the data D 3 to the input data selection circuit 406. Incidentally, Inta one sleeve length information CI NL inputted to the selector click evening 4 1 1 4, in fact, it is sufficient with the least significant bi Uz preparative bicycloalkyl Uz preparative column representing the in-evening one sleeve length information CINL Needless to say.
  • the selector 4 1 1 based on Inta one sleeve length information CI NL, the data DDD 4 supplied from the register evening 4 1 0 5, of the data TD I 4, selects either. Specifically, the selector 4 1 1 5, when inter one leave length is an even length, selects the data TD I 4. The selector 4 1 1 5 supplies data DS 4 selected, the input data selecting circuit 40 6 as data D 4. Incidentally, fin evening one sleeve length information CINL inputted to the selector click evening 4 1 1 5, in fact, suffice two least significant bits in the bit string representing the fin evening one sleeve length information CI NL Needless to say.
  • the selector 4 1 1 beta based on the fin evening one sleeve length information CI NL, the data DDD 5 supplied from the register 4 1 0 6, of a data TD I 5, selects either. Specifically, the selector 4 1 1 6, when fin evening one sleeve length is an even length, selects the data TD I 5. The selector 4 1 1 6 supplies the de Isseki DS 5 selected, the input data selecting circuit 40 6 as the de Isseki D 5. In addition, this cell Intaribu length information CINL input Kuta 4 1 1 6, in practice, it is sufficient at the lowest bit Bok bits string representing the in-evening one sleeve length information CI NL is neither Iuma.
  • the odd-length delay compensation circuit 402 When the odd-length delay compensation circuit 402 receives the data TDI, the odd-length delay compensation circuit 402 outputs the data TDI without passing through the register in the case of the even-length delay, and outputs the data TDI in the case of the odd-length delay. Evening TDI is held for one time slot by a register and then output.
  • the interleave-leave conversion circuit 403 indicates that the interleave mode signal CDIN supplied from the outside and the interleaver type information CINT and the interleave length supplied from the control circuit 60 should be delayed by the interleave length.
  • the write address data I WA which is a sequential address data supplied from the control circuit 400
  • the address data IRA which is a read signal with a long lead time
  • the desired address data is selected from the read address data ADA, which is a random address data supplied from the controller, and converted into address data for in-leave.
  • the in-leaf address conversion circuit 403 supplies the address data AA 0, BA O, A A 1, B A 1, A A 2, and B A 2 obtained by the conversion, for example, to the address selection circuit 405.
  • the in-leaving address conversion circuit 403 includes, for example, four control signals IOBS, IOBP O, IOBP 1 for instructing the selection operation in the output data selecting circuit 408 based on the input information. , IOBP 2 and supplies these control signals to the output data selection circuit 408.
  • the delay address conversion circuit 404 selects desired address data from the delay write address data DWA and the delay read address data DRA supplied from the delay address generation circuit 401, and outputs the delay address data. Convert to overnight.
  • the delay address conversion circuit 404 supplies, for example, two systems of address data DAA and DBA obtained by the conversion to the address selection circuit 405. Further, the delay address conversion circuit 404 generates, for example, two control signals DOBS and DOBP for instructing the selection operation in the output data selection circuit 408 based on the input information. The control signal is supplied to the output data selection circuit 408.
  • the address selection circuit 405 converts the interleaved address based on the interleaver type information CINT supplied from the control circuit 60 and the interleaver non-output position information CNO supplied from the control circuit 400.
  • the address selection circuit 405 selects the selected address data AR 00, AR 01,
  • the address selection circuit 405 further includes an interleave address conversion circuit 405 (not shown) that is generated by the control circuit 400 and is not shown.
  • the address selection circuit 405 determines a storage circuit 407 407 2 ,
  • a write enable signal XWE for 407 16, a memory circuit 4071, 407 2, ⁇ ⁇ ⁇ , clock inhibit for blocking the clock signal for 407 16 (clo ck inhibit) signal the IH, storage circuit 407 i, 407 2 , ... , 407 Generates a partial write control signal PW for writing data to ie as a so-called partial write.
  • Adoresu selection circuit 405 these write enable signal XWE, a clock inhibit signal IH and partial la I DOO control signal PW, storage circuit 4071, 407 2, ⁇ ⁇ ⁇ , and supplies to 407 16.
  • the input data selecting circuit 40 6 for example, supplied from the selector 1 2 0 4 3 systems of de Isseki TII 0, T ill, with TII 2 is input as data 1 0, II, 1 2, odd number length Data D 0, D 1, D 2, D 3, D 4, and D 5 supplied from the delay compensation circuit 402 are input.
  • the input data overnight selection circuit 406 is provided externally. Based on the supplied interleave mode signal CD IN and the interleaver type information c INT and interleaver input / output replacement information CI PT supplied from the control circuit 60, the data 10, II, and 12 are obtained.
  • the input data selection circuit 406 inputs the data 10, II, and 12 and these data 10, II, 1 of the two, the memory circuit 40 71, 407 2, ⁇ ⁇ ⁇ , selects the data to be distributed to 407 16.
  • the input data selection circuit 406 When delaying the input data, the input data selection circuit 406 inputs the delay data D 0, D 1, D 2, D 3, D 4, D 5, data DO, D 1, D 2, D 3, D 4, of D 5, the memory circuit 407 !, 407 2, ⁇ ⁇ ⁇ , 407, selects the data to be distributed to beta. Input data - evening selection circuit 406, Isseki de selected IR 00, IR 0 1, ⁇ ⁇ ⁇ , the IR 1 5, it it, the memory circuit 407 407 2j ⁇ ⁇ ⁇ , and supplies to 407 16.
  • the input data selection circuit 406 has a function of replacing each symbol with each other when performing in-leave on a plurality of symbols. That is, the input data selection circuit 406 has a function of exchanging the order of each symbol for the input data I 0, I I, and I 2 based on the input / output replacement information C I ⁇ .
  • the interleaver 100 has these storage circuits 407 407 2 ,. By controlling the writing and / or reading of data with respect to 6, the interleave processing and the interleave processing, and the reception value delay processing can be realized.
  • the data IR 00, IR 01,..., IR 15 are collectively referred to as data IR
  • the data OR 00, OR 01,. , OR 15 It is collectively called OR.
  • Inverter 420 inputs the most significant bit of address data AR and inverts the most significant bit.
  • the inverter 420 supplies the inverted bit I AR obtained by the inversion to the selector 421.
  • the selector 421 based on the partial write control signal PW supplied from the address selection circuit 405, converts the inverted bit IAR supplied from the inverter 420 and the bit whose value is "0". One of them is selected and output as 1-bit data HPW. Specifically, the selector 421 selects the inverted bit IAR when the partial write control signal PW instructs data writing by the partial write function.
  • the data HPW selected by the selector 421 is parallel-converted into, for example, 8 bits and supplied to the RAM 424 as data VIH.
  • the selector 422 selects either the most significant bit of the address data AR or the bit whose value is "0" based on the partial write control signal PW supplied from the address selection circuit 405. Then, it is output as 1-bit data LPW. Specifically, the selector 422 selects the most significant bit of the address data AR if the partial write control signal PW instructs data writing by the partial write function.
  • the data LPW selected by the selector 422 is parallel-converted into, for example, 8 bits and supplied to the RAM 424 as data VI.
  • the data IR is divided into an upper bit and a lower bit and input to the selector 423.
  • the selector 423 has a data IR [15: 8] of the upper 8 bits and a data IR [7: 0] is input.
  • the selector 423 selects one of the upper bit and the lower bit of the data IR based on the partial write control signal PW supplied from the address selection circuit 405. More specifically, when the partial write control signal PW instructs data writing by the partial write function, the selector 423 selects the lower bits of the data IR.
  • the RAM 424 simply writes the data IR and reads the data OR based on the address data AR, but has a partial write function as described above. Therefore, the configuration does not simply input the address data AR and data IR and output the data OR.
  • the RAM 424 is supplied with the write enable signal XWE and the clock blocking signal I H supplied from the address selection circuit 405.
  • the RAM 424 enters a state in which data can be written.
  • Data OH and OL are read from RAM424 based on the address data IA and the data VIH and VIL. These data OH and OL are both supplied to selectors 425 and 426.
  • the clock blocking signal I H is input, the RAM 424 stops all operations including writing and / or reading.
  • the selector 425 selects one of the data 0H and ⁇ L supplied from the RAM 424 based on the data LPD obtained by delaying the data LPW supplied from the selector 422 with a predetermined delay. Select one and output as SOH. Specifically, the selector 425 selects the data OH when the data LPD is “0”, and selects the data 0 L when the data LPD is “1”. . That is, the selector 425 is provided to determine whether to output higher-order bit data or lower-order bit data in the address direction in consideration of data writing and reading by the partial write function. Things.
  • the selector 426 selects one of the data 0H and OL supplied from the RAM 424, based on the data LPD obtained by delaying the data LPW supplied from the selector 422 with a predetermined delay. And outputs it as S 0 L overnight.
  • the selector 426 selects the data 0L when the data LPD is "0", and selects the data OH when the data LPD is "1". That is, similarly to the selector 425, the selector 426 considers the writing and reading of data by the partial write function and considers either the data of the upper bit or the data of the lower bit in the address direction. It is provided to determine whether to output.
  • the storage circuits 407 407 2 ,..., 407 are based on the address addresses AR 00, AR 01,--. ,..., IR15 writing and data reading OR00, 0R01, ⁇ , 0R15.
  • the output data selection circuit 408 includes an interleave mode signal CD IN supplied from outside, the interleaver type information CINT and the interleave input / output replacement information CIPT supplied from the control circuit 60, and an interleave.
  • the storage circuit 4071 is based on the control signals IOBS, IOBP0, IOBP1, IOBP2 supplied from the address conversion circuit 403 and the control signals DOBS, DOBP supplied from the delay address conversion circuit 404. , 407 2 ,..., 407 1 ⁇ Select the data to be output from the data OR 00, 0 R 0 1,.
  • the output data selection circuit 408 converts the selected data into, for example, three systems of interleaver output data 1100, 1101, and as 1 102, it then supplies to the selector 1 20 7. Further, when the input data is delayed, the output data selection circuit 408 converts the selected data into, for example, six interleave length delay reception values ID ⁇ 0, ID01, ID02, ID03. , I D04, I D05 Is it supplied to the selector 1 2 0 6.
  • the output data selection circuit 408 has a function of replacing each symbol with each other when performing dive-leaving on a plurality of symbols, as described later. In other words, the output data selection circuit 408 changes the order of each symbol for the output data output 1 100, 1101, II 02 based on the interleaver input / output replacement information CIPT. Has functions.
  • the interleaver 100 described above uses the write address data IWA, which is sequential address data generated by the control circuit 400, and the address select circuit 405 Appropriate storage circuits 407 407 2 ,..., 407 1 ⁇ While distributing the addresses to 1 ⁇ , the input data selection circuit 406 stores the data 10, II, 12 in appropriate storage circuits 40 71, 407 2 ,. ..., it distributes addresses to 407 16, the storage circuits 407 1, 407 2,.,., writes Isseki de 407 16. On the other hand, the interleaver 100 uses read address data ADA, which is random address data read from the address storage circuit 110 based on the sequential address data IA generated by the control circuit 400.
  • ADA random address data read from the address storage circuit 110 based on the sequential address data IA generated by the control circuit 400.
  • Te Adoresu selection circuit 40 5 Niyotsu, appropriate storage circuit 407 ,, 407 2, ⁇ ⁇ ⁇ , distributes addresses to 407 16, the memory circuit 407 407 2, ⁇ ⁇ ⁇ , stored in 407 16 Read the data that is stored. Then, the interleaver 100 selects the data output from the appropriate storage circuit 407 15 407 2 ,..., 407 16 by the output data selection circuit 408, and outputs the interleaver output data II 00 , 1 101, and I 102. By doing so, the interleaver 100 can perform interleave processing.
  • the interleave receiver 100 reads the random address read out from the address memory circuit 110 based on the sequential address data IA generated by the control circuit 400.
  • the address selection circuit 405 distributes the address to the appropriate storage circuit 407 l 5 4072, ⁇ , 407 16 and selects the input data overnight.
  • the circuit 406 stores the data I 0, II, and 12 in an appropriate storage circuit.
  • the interleaver 100 uses the write address data IWA, which is a sequential address data generated by the control circuit 400, and the appropriate storage circuit 4071, 4072 ⁇ by the address selection circuit 405. - distributes the Adoresu to 407 16, the memory circuit 407 407 2> ⁇ ⁇ ⁇ , reads the Isseki de stored in 407 16. Then, the interleaver 1 00, by the output data selection circuit 408, the appropriate storage circuit 407 !, 407 2, ⁇ ⁇ ⁇ , select the data output from 4 07 16, inter one interleaver output data Isseki IIO 0 , 1101, I102. By doing so, the interleaver 100 can perform the din-even-leaving process.
  • IWA write address data generated by the control circuit 400
  • the interleaver 100 uses the write address data IWA generated by the control circuit 400, and the appropriate memory circuits 4071, 407 by the address selection circuit 405. 2, ⁇ ⁇ ⁇ , 407 as well as distributing the address iota beta, the input data selecting circuit 406, de Isseki D 0, D 1, D 2 , D 3, D 4, D 5 appropriate storage circuits 407! , 407 2 ,..., 407 16 , and these storage circuits 407! , 4072, ⁇ ⁇ ⁇ ⁇ , 4 07 Write the data overnight to 1 ⁇ .
  • the input receiver 100 uses the input address data IR ⁇ ⁇ which is sequential address data generated by the control circuit 400 and is read by the address selection circuit 405 by using the address data IR ⁇ ⁇ .
  • Do storage circuit 4071, 407 2, ⁇ ⁇ ⁇ distributes Adoresu to 407 16, the memory circuit 4 071, 407 2, ⁇ ⁇ ⁇ , reads the Isseki de stored in 407, 6. Then, inter reaper 1 00, the output data Isseki selection circuit 408, the appropriate storage circuit 4071, 407 2, ⁇ ⁇ ⁇ , select the data output from the 407 16, inter one leave long delayed received value ID 00 , ID 01, ID02, ID03, ID04, ID05. By doing so, the interleaver 100 can delay the input data.
  • Element decoder 50 as RAM for data storage circuit 407!
  • inter one interleaver 1 00, 407 2, ⁇ ⁇ ⁇ comprising a six RAM with it that of 407 16, as the RAM address And a plurality of RAMs included in the address storage circuit 110.
  • the 16 RAMs of each of the storage circuits 407 407 2 ,..., 407 have a storage capacity of 16 bits ⁇ 4096 words
  • the address storage circuit 110 is , 14 bits ⁇ 4096 words with six RAMs.
  • the RAMs in the storage circuits 407 4 072,..., 407 1 ⁇ are referred to as RAM D 01, D 02,. , RAMA.
  • the encoding device 1 performs PCCC with an encoding rate of “1/6 or more” and that the input data capacity is “16 kilowords or less”. .
  • the interleaver 100 has, for example, as shown in FIG. 59A, 12 RAMs D 01, D 16 out of 16 RAMs D 01, D 02,..., D 16. 0 2, D 03, D 04, D 05, D 06, D 07, D 08, D 09, D 10, D ll, D 12 are used for the delay, and the remaining The four R AMDs 13, D 14, D 15, and D 16 are used for interleaving.
  • the RAM for the address as shown in Fig. C, any four of the six RAMAs may be used. Therefore, as shown in FIG. D, the in-memory switcher 100 and the address storage circuit 110 do not use two RAMAs.
  • the interleaver 100 includes R AMD 01, D 02, D 05, D 06, D 09, D 10, D 13, D14 is used as the above-described bank A (A., A,), and RAMD03, D04, D07, D08, Dll, D12, D15, and D16 are used as the above-described bank B. (Used as B, B.
  • the interleaver 100 is RAMD 01, D 02, D 05, When data is written to D 06, D 09, D 10, D 13, D 14, RAMD 03, D 04, D 07, D 08, D ll, D 12, D If data is read from 15 and D16 and data is written to RAMD03, D04, D07, D08, Dll, D12, D15, and D16 The data is read from RAMD01, D02, D05, D06, D09, D10, D13, D14.
  • R AMD01 and DO2 are respectively delayed as data IROO and IR01 from the input data selection circuit 406 based on the address data AR00 and AR01 supplied from the address selection circuit 405.
  • D0 and D1 are supplied and written.
  • data of 0 to 4 kilowords out of data D0 and D1 is written to RAMD01, and data of 4 to 8 kilowords is written to RAMD02.
  • the RAMD 05 and DO 6 have data IR 04 and IR from the input data overnight selection circuit 406 based on the address data AR 04 and AR 05 supplied from the address selection circuit 405, respectively.
  • delay data D 2 and D 3 are supplied and written.
  • the stored data is the data OR 0 2, OR 03, OR 06, OR 07, OR 10, OR 11 are read and supplied to the output data selection circuit 408. Note that reading of data is performed based on address data supplied from the address selection circuit 405, as in the case of writing data.
  • RAMD 03 and DO 4 Based on the supplied address data AR 02 and AR 03, delay data D 0 and D 1 are supplied and written as data IR 02 and IR 03 from the input data selection circuit 406. At this time, data of 0 to 4 kilowords of the data DO and D1 is written to RAMD03, and data of 4 to 8 kilowords is written to RAMD04. Also, based on the address data AR06 and AR07 supplied from the address selection circuit 405, the RAMD07 and DO8 receive data IR06 and IR07 from the input data selection circuit 406, respectively, for delay. Data D 2 and D 3 are supplied and written.
  • the stored data are stored in the data storage OR 00, OR 0 1, It is read as 0 R 04, 0 R 05, OR 08, 0 R 09, and supplied to the output data selection circuit 408.
  • the data reading is performed based on the address data supplied from the address selection circuit 405 in the same manner as in the data writing.
  • R AMD 13, D 14, D 15, and D 16 each function as a partial-write RAM based on the partial-write control signal PW, and pseudo 8 bits X 8 Acts as a RAM with a storage capacity of 1992 cards.
  • R AMD 13 and D 14 are provided with the input data selection circuit 406 from the input data selection circuit 406 based on the address data AR 12 and AR 13 supplied from the address selection circuit 405, respectively.
  • Interleave data 10 is supplied and written as 12 and IR 13. At this time, data of 0 to 8 kilowords of data 10 is written to RAMD 13 and RAMD 14 is written of 8 to 16 kilowords. Data is written.
  • the stored data is read out from R AMD 15 and D 16 as data OR 14 and 0 R 15, respectively, and supplied to output data selection circuit 408. Note that the data reading is performed based on the address data supplied from the address selection circuit 405, as in the data writing.
  • R AMD 15 and D 16 each have data IR 15, from input data selection circuit 406 based on the address data AR 14 and AR 15 supplied from address selection circuit 405.
  • the data I 0 for interleaving is supplied and written as IR 16.
  • the data of 0 to 8 kilowords out of the data 10 is written to the RAMD 15 and the data of 8 to 16 kilowords is written to the RAMD 16.
  • the stored data is read from the R AMD 13 and D 14 as the data OR 12 and OR 13 and supplied to the output data selection circuit 408.
  • reading of data is performed based on address data supplied from the address selection circuit 405, as in the case of writing data.
  • the interleaver 100 performs PCCC with a coding rate of “1/6 or more” by the coding device 1 and a data capacity of “16 km or less”. It is possible to perform random in-leave and delay for one symbol input data.
  • the coding apparatus 1 performs SCC with a coding rate of “1/3 or more”, and that the input data capacity is “8 kilobytes or less”.
  • the interleaver 100 has six RAMs D 01, D 02, D 16 among the 16 RAMs D 01, D 02,..., D 16 as shown in FIG. 60A, for example.
  • D 03, D 04, D 05, D 07 are used for delay, and as shown in FIG.B, eight R AMDs 09, D 10, D 11, D 12, D 13, D 14, D 15, D 16 Used for evening leave.
  • the RAM for the address as shown in Fig. C, any four of the six RAMAs may be used. Therefore, the interleaver 100 and the address storage circuit 110 do not use two RAMs D06 and D08 and two RAMAs as shown in FIG.
  • the interleaver 100 includes R AMD 01, D 02, D 05, D 09, D 10, D 13, and D 14 as shown in FIGS. Are used as the puncture A (Ao) described above, and the RAMD 03, D 04, D 07, D 11, D 12, D 15, and D 16 are used as the above-described bank B (Bo). That is, when writing data to RAMD 01, D 02, D 05, D 09, D 10, D 13, and D 14, RAM D 03, D 04 , D 07, D 11, D 12, D 15, D 16 Read data from RAM D 03, D 04, D 07, D 11, D 11, D 15, D 16 When the data is written in the memory, the data is read out from RAMD01, D02, D55, D09, D10, D13, D14.
  • delay data D 0 and D 1 are supplied to the R AMD 01 as input data IR 00 from the input data selection circuit 406 and written. It is. At this time, data D 0 and D 1 for 0 to 4 kilowords are written to RAMD 01.
  • the RAMD 05 is supplied with delay data D 2 and D 3 as data IR 04 from the input data selection circuit 406 based on the address data AR 04 supplied from the address selection circuit 405. , Written. At this time, data D2 and D3 for 0 to 4 kilowords are written to RAMD05.
  • the RAMD02 receives the delay data D4, D5 as data IR01 from the input data selection circuit 406. Is supplied and written. At this time, 0 to 4 kilowords of data D 4 and D 5 are written to RAMD 02.
  • the stored data is read out from RAMD 03, D 04, D 07 as data OR 02, OR 03, OR 06 and supplied to output data selection circuit 408. Is done. Note that data reading is data writing As in the case of the above, the determination is performed based on the address data supplied from the address selection circuit 405.
  • the input data selection circuit 406 receives the delay data DO, D1 is supplied and written. At this time, data D 0 and D 1 for 0 to 4 kilowords are written to RAMD 03. Also, based on the address data AR 06 supplied from the address selection circuit 405, the R AMD 07 is supplied with delay data D 2 and D 3 as data IR 06 from the input data selection circuit 406, Written. At this time, data D2 and D3 for 0 to 4 kilowords are written to RAMD07. Further, based on the address data AR03 supplied from the address selection circuit 405, the delay data D4: D5 is supplied from the input data selection circuit 406 as data IR03 to the RAMD04. Is written. At this time, data D 4 and D 5 for 0 to 4 kilowords are written in RAMD 04.
  • the stored data is read out from RAMD 01, D 02, and D 05 as data OR 00, 0 R 01, OR 04, respectively, and output data selection circuit 408. Note that the data reading is performed based on the address data supplied from the address selection circuit 405 as in the data writing.
  • RAMD 09, D 10, D 11, D 12, D 13, D 14, D 15, and D 16 are each based on the partial light control signal PW, It functions as a RAM, and acts as a RAM having a storage capacity of 8 bits x 8192 words in a pseudo manner.
  • the R AMD 13 is supplied with the data I 0 for the overnight read as data IR 12 from the input data selection circuit 406 and is written. It is. At this time, data I 0 for 0 to 8 kilowords is written to RAMD 13. Also, in the RAMD 14, similarly to the RAMD 13, based on the address data AR 13 supplied from the address selection circuit 405, the data IR 13 is provided from the input data selection circuit 406. Then, data I 0 for interleaving is supplied and written. At this time, the data I 0 for 0 to 8 kilowords is written in the RAM 14.
  • R AMD 09 receives an input data selection circuit 406 from the address selection circuit 406 based on the address data AR 08 supplied from the address selection circuit 405 and outputs a data IR 08 to the interleave.
  • Data I1 is provided and written. At this time, data I1 for 0 to 8 kilowords is written to RAMD09.
  • the input data overnight selection circuit 406 receives data IR 09 as data IR 09.
  • Data I1 for the interleave is supplied and written. At this time, data I 1 for 0 to 8 kilowords is written to RAMD 10.
  • the stored data is read out as data OR 10 and 0 R 14, respectively.
  • the data is supplied to the output data selection circuit 408 as data.
  • the stored data is read out as data OR 11 and OR 15, respectively, and the other one symbol data out of the two symbol data is read. As an overnight, it is supplied to the output data overnight selection circuit 408. Note that reading of data is performed based on address data supplied from the address selection circuit 405, as in the case of writing data.
  • the R AMD 15 receives the input data from the input data selection circuit 406 as the data IR 14, and outputs the data for interleaving.
  • the data I 0 is supplied and written.
  • data I 0 for 0 to 8 kilowords is written to RAMD 15.
  • RAMD 16 receives data IR 15 from input data selection circuit 40 6 based on address data AR 15 supplied from address selection circuit 400.
  • data 10 for in-leave is supplied and written.
  • data I 0 for 0 to 8 kilowords is written to R AMD 16.
  • the R AMD 11 receives an interface from the input data selection circuit 406 as a data IR 10 based on the address data AR 10 supplied from the address selection circuit 405. Data I1 for one leave is supplied and written. At this time, RAMD 11 is written with 0 to 8 kilowords of data I 1. Similarly to RAMD 11, RAMD 12 is interleaved from input data selection circuit 406 as data IR 11 based on address data AR 11 supplied from address selection circuit 405. Is supplied and written. At this time, data I 1 for 0 to 8 kilowords is written to R AMD 12.
  • the stored data is read out as data OR 08, 0 R 12, and one of the two symbol data
  • the data is supplied to the output data selection circuit 408 as a symbol data.
  • the stored data is read out as data OR 09 and 0 R 13, respectively.
  • the other one symbol data is Is supplied to the output data selection circuit 408. Note that reading of data is performed based on address data supplied from the address selection circuit 405, as in the case of writing data.
  • the interleaver 100 performs SCCC with a coding rate of "1/3 or more" by the coding device 1, and the capacity of the data overnight is "8 kilowords or less". Random interleaving and delay can be applied to the input data of the two symbols.
  • the interleaver 100 it is necessary for the interleaver 100 to interleave the data of two symbols and to delay the data of four symbols.
  • the interleaver 100 is, for example, as shown in FIG. 61A, out of the 16 RAMs D 01, D 02,..., D 16, eight RAMs D 01, D 02, D 03, D 04, D 05, D 06, D 07, D 08 are used for delay, and eight RAMs D 09, D 10, D 11, D 12, D 13, D 14, D 15, and D 16 are used for in-leave.
  • the RAM for the address as shown in Fig. C, all six RAMAs are used.
  • the interleaver 100 includes R AMD 01, D 02, D 05, D 06, D 09, D 10, D 13, as shown in FIGS. D14 is used as the bank A ( ⁇ ⁇ ⁇ ., ⁇ ,) described above, and RAMD03, D04, D07, D08, D11, D12, D15, and D16 are used as the bank A described above.
  • B (Used as B., B.
  • the in-lever-reaver 100 is designed for RAMD01, D02, D05: D06, D09, D10, D13, D14.
  • the input data selection circuit 406 Based on the address data AR 00, AR 01 supplied from the address selection circuit 405, the input data selection circuit 406 outputs data R 00, IR 0 1 to R AMD 01, DO 2. As a result, delay data D 0 and D 1 are supplied and written. At this time, the RAMD 02 stores data D0 and D1 only in a half storage area in the word direction as shown by the hatched portion in FIG. never. That is, data of 0 to 4 kilowords of the data D O and D 1 is written to RAMD 01, and data of 4 to 6 kilowords is written to RAMD 02.
  • the RAMD 05 and DO 6 are provided with data IR 04 and IR 05 from the input data selection circuit 406 based on the address data AR 04 and AR 05 supplied from the address selection circuit 405, respectively. As a result, delay data D 2 and D 3 are supplied and written. At this time, the RAM DO 6 stores data D 2 and D 3 only in half the memory area in the word direction, as shown in the hatched area in FIG. never remembers the night. That is, of the data D 2 and D 3, data of ⁇ to 4 kilowords are written to the RAMD 05, and data of 4 to 6 kilowords are written to the RAMD 06.
  • RAMD 03, D 04, D 07, and D 08 the stored data is read as data OR 02, 0 R 03, OR 06, OR 07. And output to the output data selection circuit 408.
  • RAMD 04 and DO 8 each store data only in half the storage area in the word direction, as indicated by the hatched area in FIG. Evening is not remembered. Note that the data reading is performed based on the address data supplied from the address selection circuit 405 in the same manner as in the data writing.
  • RAMD 03 and DO 4 respectively receive the data IR 02 and IR 03 from the input data selection circuit 406.
  • the delay data D 0 and D 1 are supplied and written.
  • RAMD 04 stores data D 0 and D 1 only in a half storage area in the word direction, as shown by the hatched portion in FIG. A, and does not store data in the remaining storage areas. Absent. That is, data of 0 to 4 kilowords of the data D O: D1 is written to the RAMD 03, and data of 4 to 6 kilowords is written to the RAMD 04.
  • the RAMD 07 and D 08 receive the data IR 06 and IR 07 from the input data selection circuit 406, respectively.
  • Data D 2 and D 3 for delay are supplied and written.
  • RAMD 08 stores data D 2 and D 3 only in half the memory area in the word direction, as shown in the hatched area in FIG. never remembers the evening. That is, 0 to 4 kilowords of data D2 and D3 are written to RAMD07, and 4 to 6 kilowords of data are written to RAMD08.
  • RAMD 01, D 02, D 05, and D 06 the stored data can be stored as data OR 00, 0 R 0 1, 0 R 04, OR 05
  • the data is read and supplied to the output data selection circuit 408.
  • RAMD 02 and DO 6 each store the data only in half the storage area in the word direction, as indicated by the shaded area in FIG. , The night is not remembered. Note that the data reading is performed based on the address data supplied from the address selection circuit 405, as in the data writing.
  • RAMD 09, D 10, D 11, D 12, D 13, D 14, D 15, D 16 functions as a partial-write RAM based on the partial-write control signal PW, and acts as a RAM having a storage capacity of 8 bits ⁇ 8192 words in a pseudo manner.
  • the input data selecting circuit 406 Based on the address data AR 12 and AR 13 supplied from the address selecting circuit 405, the input data selecting circuit 406 outputs the data IR 12 to R AMD 13 and D 14 respectively. , IR 13, interleaving data I 0 is supplied and written. At this time, the RAMD 14 stores data I0 only in half the storage area in the card direction, and stores data in the remaining storage area, as indicated by the shaded area in FIG. There is no. That is, data of 0 to 8 kilowords out of the data I 0 is written to R AMD 13, and data of 8 to 12 kilowords is written to RAMD 14.
  • RAMD 10 stores data I 1 only in half the memory area in the word direction, as shown in the hatched area in FIG. Is not remembered. That is, data of 0 to 8 kilowords of data I1 is written to RAMD09, and data of 8 to 12 kilowords is written to RAMD10.
  • the stored data is read out from R AMD 15 and D 16 as data OR 14 and OR 15, respectively. In the evening, it is supplied to the output data selection circuit 408.
  • the RAMD 16 stores data only in a half storage area in the word direction, as indicated by the hatched portion in FIG. B, and no data is stored in the remaining storage areas.
  • the stored data is read out as data OR 10 and OR 11, respectively, and one symbol data of the other one of the two symbol data Is supplied to the output data selection circuit 408.
  • the RAMD 12 stores data only in half the storage area in the pad direction, as in the RAMD 16, and the remaining storage area , No data is stored. Note that reading of data is performed based on address data supplied from the address selection circuit 405, as in the case of writing data.
  • the input data selection circuit 406 transmits the data IR 1 to R AMD 15 and D 16 respectively.
  • Interleave data I0 is supplied and written as IR15.
  • the RAMD 16 stores the data I0 only in the half storage area in the word direction as shown by the hatched portion in FIG. B, and does not store the data in the remaining storage areas. That is, data of 0 to 8 kilowords out of the data I 0 is written to R AMD 15, and data of 8 to 12 kilowords are written to RAMD 16.
  • R AMD 11 and D 12 each have a data IR 1 from the input data selection circuit 406 based on the address data AR 10 and AR 11 supplied from the address selection circuit 405. 0, IR11
  • the interleave data I1 is supplied and written.
  • R AMD 12 stores data I 1 only in half the storage area in the word direction, as in RAMD 16, and stores the remaining data in the remaining storage area. No data is stored. That is, data of 0 to 8 kilowords out of data I1 is written to RAMD11, and data of 8 to 12 kilowords is written to RAMD12.
  • R AMD 13 and D 14 the stored data is read as data OR 12 and 0 R 13, respectively, and one of the two symbol data The data is supplied to the output data selection circuit 408 as a symbol.
  • the RAMD 14 stores the data only in a half storage area in the word direction, as indicated by the hatched portion in FIG. B, and no data is stored in the remaining storage areas.
  • R AMD 09, D 10 the stored data is read out as data OR 08, 0 R 09, and the symbol data of the other one of the two symbol data is read out. In the evening, it is supplied to the output data selection circuit 408. At this time, as shown by the hatched portion in FIG.
  • RAMD 10 stores the data only in half of the memory area in the memory card direction in the same manner as RAMD 14, and the remaining memory area In No data is stored. Note that data is read based on the address data supplied from the address selection circuit 405 as in the data writing.
  • the interleaver 100 performs the punctured SCCC by the encoder 1 and the input data of the two symbols whose data capacity is “less than or equal to 12 kilowords”. May be subject to in-line in-between leave and delay.
  • the interleaver 100 has eight RAMD 01, D 02 among 16 RAMD 01, D 02,..., D 16 as shown in FIG. 62A, for example. , D 03, D 04, D 05, D 06, D 07 D 08 are used as delays, and as shown in FIG. B, eight RAMs D 09, D 10, D ll, D 12, D 12 13. Use D3, D14, D15, and D16 for in-leaving.
  • the RAM for the address as shown in Fig. C, any four of the six RAMAs may be used. Therefore, as shown in FIG. D, the in-all-in-one-reaver 100 and the address storage circuit 110 do not use two RAMAs.
  • the interleaver 100 includes R AMD 01, D 02, D 05, D 06, D 09, D 10, and D 13 as shown in FIGS. , D14 are used as the above-mentioned bank A (A., Ai), and RAMD03, D04, D07, D08, Dll, D12, D15, and D16 are used as the above-mentioned bank A.
  • B used as B (B., ⁇ ,). That is, the input / output unit 100 writes data to RAMD 01, D 02, D 05: D 06, D 09, D 10, D 13, and D 14.
  • RAMD 13, D 14 and RAMD 09, D 10 operate based on the same address
  • the input data selection circuit 406 Based on the address data AR 00 and AR 01 supplied from the address selection circuit 405, the input data selection circuit 406 outputs R AMD 01 and D 02 as data IR 00 and IR 01, respectively.
  • Delay data D 0 and D 1 are supplied and written. At this time, data of 0 to 4 kilowords of data D0 and D1 is written to RAMD01, and data of 4 to 8 kilowords is written to RAMD02. Further, the RAMD 05 and DO 6 are provided with data IR 04 and IR 05 from the input data selection circuit 406 based on the address data AR 04 and AR 05 supplied from the address selection circuit 405, respectively.
  • delay data D2 and D3 are supplied and written. At this time, data of 0 to 4 kilowords of the data D2 and D3 is written to RAMD05, and data of 4 to 8 kilowords is written to RAMD06.
  • the stored data is read out as data OR 02, 0 R 03, 0 R 06, OR 07
  • the data is supplied to the output data selection circuit 408. Note that data is read based on the address data supplied from the address selection circuit 405 in the same manner as in the data write operation.
  • the RAMD 03 and DO 4 are provided with data IR 02 and IR 03 from the input data selection circuit 406 based on the address data AR 02 and AR 03 supplied from the address selection circuit 405, respectively.
  • the delay data D 0 and D 1 are supplied and written.
  • data of 0 to 4 kilowords of data D0 and D1 is written to RAMD03
  • data of 4 to 8 kilowords is written to RAMD04.
  • the RAMD 07 and DO 8 are provided with data IR 06 and IR 07 from the input data selection circuit 406 based on the address data AR 06 and AR 07 supplied from the address selection circuit 405, respectively.
  • the delay data D 2 and D 3 are supplied and written.
  • RAMD 07 contains Data of 0 to 4 kilowords of data D2 and D3 are written, and data of 4 to 8 kilobytes are written to RAM DO8.
  • the stored data is read as data OR00, OR01, 0R04, OR05. And supplied to the output data selection circuit 408. Note that reading of data is performed based on address data supplied from the address selection circuit 405, as in the case of writing data.
  • RAMD 09, D 10, D 11, D 12, D 13, D 14, D 15, and D 16 each have a partial light control signal PW based on the partial light control signal PW. It functions as a RAM with a storage capacity of 8 bits ⁇ 8192 words in a pseudo manner.
  • the input data selection circuit 406 Based on the address data AR 12 and AR 13 supplied from the address selection circuit 405, the input data selection circuit 406 outputs the data IR 1 2 and R 1
  • the data I 0 for interleaving is supplied and written as IR 13.
  • data of 0 to 8 kilowords out of the data 10 is written to the RAMD 13, and data of 8 to 16 kilowords is written to the RAMD 14.
  • R AMD 09 and D 10 are provided as data IR 08 and IR 09 from the input data overnight selection circuit 406 based on the address data AR 08 and AR 09 supplied from the address selection circuit 405.
  • the data I1 for the in-live recording is supplied and written. At this time, data of 0 to 8 kilowords of the data I-I are written to RAMD09, and data of 8 to 16 kilowords are written to RAMD10.
  • the stored data is read out as data OR 14 and 0 R 15, respectively.
  • the data is supplied to the output data selection circuit 408 as symbol data.
  • R AMD 11 and D 12 the stored data is read out as data OR 10 and 0 R 11, respectively, and the other one of the two symbol data is used as the data of the other symbol.
  • the data is supplied to the output data selection circuit 408 as volt data. Note that data is read from the address selection circuit 405 in the same way as when data is written. It will be performed based on Rudoles De Night.
  • the data IR 14 and the data IR 14 are supplied to the R AMD 15 and D 16 respectively.
  • the data 10 for the in-leave is supplied and written.
  • data of 0 to 8 kilowords out of the data 10 is written to the RAMD 15 and data of 8 to 16 kilowords is written to the RAMD 16.
  • R AMD 11 and D 12 each receive data IR from input data overnight selection circuit 406 based on address data AR 10 and AR 11 supplied from address selection circuit 405.
  • 10 and IR 11 are supplied and written as data I 1 for in-leave. At this time, data of 0 to 8 kilowords of the data I 1 is written to the RAMD 11, and data of 8 to 16 kilowords is written to the RAM D 12.
  • the stored data is read out from R AMD 13 and D 14 as data OR 12 and OR 13, respectively. In the evening, it is supplied to the output data selection circuit 408. From R AMD 09 and D 10, the stored data is read out as data OR 08 and 0 R 09, respectively. The data is supplied to the output data selection circuit 408 as port data. The reading of the data is performed based on the address data supplied from the address selection circuit 405 as in the data writing.
  • the interleaver 100 can perform pairwise interleaving and delay on the input data of the two symbols on which the SCC is performed by the encoder 1.
  • the coding apparatus 1 performs SCCC with a coding rate of “1/3 or more” and that the capacity of input data is “4 kilowords or less”.
  • the interleaver 100 it is necessary for the interleaver 100 to interleave data of three symbols and to interleave data of four symbols.
  • the interleaver 100 has four RAMD 0 1, D 03, D 16 out of 16 RAMs D 01, D 02,..., D 16. 05 and D 07 are used as delays, and as shown in FIG. B, 12 RAMs D 02, D 04, D 06, D 08, D 09, D 10, D 11, D 12, D 12 13, D 14, D 15, D 16 are used for the interleave.
  • the RAM for the address as shown in FIG. C, any three of the six RAMAs may be used. Therefore, the interleaver 100 and the address storage circuit 110 do not use three RAMAs as shown in FIG.
  • the Inuichi Reaver 100 has R AMD 01, D 02, D 05, D 06, D 09, D 10, D 13, Using D 14 as the above-described bank A (Ao), RAMD 03, D 04, D 07, D 08, D 11, D 12, D 15, D 16 are used as the above-described bank B (Bo) Used as In other words, if the data is written to RAMD01, D02, D05, D06, D09, D10, D13, D14 , RA MD 03, D 04, D 07, D 08, D 11, D 12, D 15, D 16, read data from RAMD 03, D 04, D 07, D 08, D ll, When data is written to D12, D15, D16, RAMD01, DO2, D05, D06, D09, D10, D13, D1 Read data from 4.
  • R AMD 01 Based on the address data AR 00 supplied from the address selection circuit 405, R AMD 01 has delay data D 0 and D 1 as input data IR 00 from the input data selection circuit 406. Supplied and written. At this time, RAMD 01 stores data D 0 and D 1 only in half of the memory area in the direction of the arrow, as indicated by the shaded area in FIG. I do not remember. That is, data D 0 and D 1 for 0 to 2 kilowords are written to RAMD 01. Further, based on the address data AR04 supplied from the address selection circuit 405, the delay data D2 and D3 are supplied from the input data selection circuit 406 as data IR04 to the RAMD05. Is written.

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明細書 軟出力復号装置 技術分野 本発明は、 軟出力復号を行う軟出力復号装置及び軟出力復号方法、 並びに、 繰 り返し復号に適した復号装置及び復号方法に関する。 背景技術 近年、 連接符号における内符号の復号出力や繰り返し復号法における各繰り返 し復号動作の出力を軟出力とすることで、 シンポル誤り率を小さくする研究がな されており、 それに適した復号法に関する研究が盛んに行われている。 例えば畳 み込み符号等の所定の符号を復号した際のシンボル誤り率を最小にする方法とし ては、 厂 Bahl， Cocke, Jel inek and Raviv, "Optimal decoding of linear cod es for minimizing symbol error rate" ， IEEE Trans. Inf. Theory, vol . IT- 20， pp. 284-287, Mar.. 1974」 に記載されている B C J Rアルゴリズムが知られ ている。 この B C J Rアルゴリズムにおいては、 復号結果として各シンボルを出 力するのではなく、 各シンボルの尤度を出力する。 このような出力は、 軟出力 (soft-output) と呼ばれる。 以下、 この B C J Rアルゴリズムの内容について説 明する。 なお、 以下の説明では、 図 1に示すように、 ディジタル情報を図示しな い送信装置が備える符号化装置 1 00 1により畳み込み符号化し、 その出力を雑 音のある無記憶通信路 1 002を介して図示しない受信装置に入力して、 この受 信装置が備える復号装置 1 003により復号し、 観測する場合を考える。
まず、 符号化装置 1 00 1が備えるシフトレジスタの内容を表す M個のステ一 ト （遷移状態） を m (0， 1 , · · · , M— 1 ) で表し、 時刻 tのステートを S tで表す。 また、 1タイムスロッ トに kビッ トの情報が入力されるものとすると、 時刻 tにおける入力を i t = ( i tl， i t2, · · · , i t k ) で表し、 入力系統を iT= ( i ！, ± 2 , · · · , i T) で表す。 このとき、 ステート m， から ステート mへの遷移がある場合には、 その遷移に対応する情報ビッ トを i (m ， ， m) = (i i (m， ， m) ， i 2 (m' , m) , ' … ， 丄！^ ， ， ！!！) ) で 表す。 さらに、 1タイムスロッ トに nビッ トの符号が出力されるものとすると、 時刻 tにおける出力を：? C t = ( X t . , X t 2 , · · · ， X tn) で表し、 出力系統を ιτ= ( χ i, χ 2, · · · ， χ τ) で表す。 このとき、 ステート m， から ステート mへの遷移がある場合には、 その遷移に対応する符号ビッ トを X (m ， ， m) = (xi m， , m) , x 2 (m ' , m) ， · · · , x n (m , m) ) で 表す。
符号化装置 1 00 1による畳み込み符号化は、 ステート S。= 0から始まり、 ： を出力して ST= 0で終了するものとする。 ここで、 各ステート間の遷移確率 P t (m I m， ） を次式 （ 1 ) により定義する。
P [m |iw') = P rist ^m\St l = m'\ (1)
なお、 上式 （ 1 ) における右辺に示す P r {A I B} は、 Bが生じた条件の下 での Aが生じる条件付き確率である。 この遷移確率 Pt (m I m， ) は、 次式 (2) に示すように、 入力 i でステート m， からステート mへと遷移するとき に、 時刻 tでの入力 i tが i である確率 P r { ± t = ± } と等しいもので ある。
Figure imgf000004_0001
雑音のある無記憶通信路 1 002は、 を入力とし、 Y を出力する。
.こで、 1タイムスロッ トに nビッ トの受信値が出力されるものとすると、 時刻 tにおける出力を y t= (y t i , yt2, · · ·， y tn) で表し、 Y = ( y i , y 2, · · ·， y τ) で表す。 雑音のある無記憶通信路 1 002の遷移確率 は、 全ての t ( 1≤ t≤ T) について、 次式 （3) に示すように、 各シンボルの 遷移確率 P r { y j I X を用いて定義することができる。
Figure imgf000005_0001
ここで、 次式 （4) のように を定義する。 この次式 （4) に示す は、 Υ Λを受信した際の時刻 tでの入力情報の尤度を表し、 本来求めるべき軟出力 である。
Figure imgf000005_0002
Β C J Rアルゴリズムにおいては、 次式 （5) 乃至次式 （7) に示すような確 率ひ t, ?t及びァ tを定義する。 なお、 P r {A； B} は、 Aと Bとがともに生じ る確率を表すものとする。
a m) = Pr{S^m Y)t (5)
Figure imgf000006_0001
Figure imgf000006_0002
ここで、 これらの確率ひ t, ?t及びァ tの内容について、 符号化装置 1 00 1に おける状態遷移図である トレリスを図 2を用いて説明する。 同図において、 ひ t - ！は、 符号化開始ステート S。 = 0から受信値をもとに時系列順に算出した時刻 t 一 1における各ステートの通過確率に対応する。 また、 3tは、 符号化終了ステ一 ト ST= 0から受信値をもとに時系列の逆順に算出した時刻 tにおける各ステート の通過確率に対応する。 さらに、 ァ tは、 時刻 tにおける受信値と入力確率とをも とに算出した時刻 tにステート間を遷移する各枝の出力の受信確率に対応する。 これらの確率ひ t， ? t及びァ tを用いると、 軟出力え"は、 次式 （8) のように 表すことができる。
λ , (8) J
Figure imgf000006_0003
ところで、 t = 1 , 2 , · · · , Τについて、 次式 （ 9 ) が成立する。
Figure imgf000007_0001
おし、 α0(0) '-= 1, ajm) = 0 (»ι ^ θ) (9)
同様に、 t = 1 , 2 , ， Tについて、 次式 （ 10) が成立する
Λί-1
P,W= ^ ' +1(w )
ただし、 βτ fO = 1,βΓ f«) = 0(w^0) (10)
さらに、 ァ tについて、 次式 （ 1 1) が成立する
Figure imgf000007_0002
したがって、 復号装置 1 003は、 B C J Rァルゴリズムを適用して軟出力復 号を行う場合には、 これらの関係に基づいて、 図 3に示す一連の工程を経ること により軟出力え tを求める。
まず、 復号装置 1003は、 同図に示すように、 ステップ S 1 00 1において、 y tを受信する毎に、 上式 （ 9 ) 及び上式 （ 1 1 ) を用いて、 確率ひ t (m) 及 びァ t (m' ， m) を算出する。
続いて、 復号装置 1 003は、 ステップ S 1 002において、 系列 Υ Λの全 てを受信した後に、 上式 （ 1 0) を用いて、 全ての時刻 tにおける各ステ一ト m について、 確率/? t (m) を算出する。
そして、 復号装置 1003は、 ステップ S 1003において、 ステップ S 10 01及びステップ S 1002において算出した確率ひ t， ?t及びァ tを上式 （ 8 ) に代入し、 各時刻 tにおける軟出力人 tを算出する。
復号装置 1003は、 このような一連の処理を経ることによって、 B CJRァ ルゴリズムを適用した軟出力復号を行うことができる。
ところで、 このような BCJ Rアルゴリズムにおいては、 確率を直接値として 保持して演算を行う必要があり、 積演算を含むために演算量が大きいという問題 があった。 そこで、 演算量を削減する手法として、 「Robertson， Villebrun and Hoeher, "A comparison of optimal and sub-optimal MAP decoding algorith ms operating in the domain" ， IEEE Int. Conf . on Communications, pp. 100 9-1013, June 1995」 に記載されている M a x— L o g— M A Pアルゴリズム及び L o g— MAPアルゴリズム （以下、 Max— L o g— B C J Rアルゴリズム及 び L o g— BCJRアルゴリズムと称する。 ） がある。
まず、 Max— L 0 g— B C J Rアルゴリズムについて説明する。 Max— L 0 g— B C JRアルゴリズムは、 確率ひ t， /5t並びにァ " 及び軟出力人 tを自然 対数を用いて対数表記し、 次式 （ 1 2) に示すように、 確率の積演算を対数の和 演算に置き換えるとともに、 次式 （ 1 3) に示すように、 確率の和演算を対数の 最大値演算で近似するものである。 なお、 次式 （ 13) に示す max (x， y) は、 x, yのうち大きい値を有するものを選択する関数である。
log \ ex ' ey) = x + y (1つ、 log ^ex + eyJ = max ， ) , 17、 ここで、 記載を簡略化するため、 自然対数を Iと略記し、 at， β t, ァ ， At の自然対数値を、 それそれ、 次式 （ 1 4) に示すように、 I ひ t, I /3t, Iァ t， I入 tと表すものとする。 なお、 次式 （ 1 4 ) に示す s g nは、 正負を識別する符 号を示す定数、 すなわち、 "+ 1 " 又は "一 1 " のいずれかである。
I atim) = sgn - log (af ι»ι)) I f(w) = sgn-log( t(m))
(14) I yt[m) = sgn . log (γ, m j
I = sgn , log λ{
このような定数 s g nを与える理由としては、 主に、 確率ひ t， /3t, ァ tが 0乃 至 1の値をとることから、 一般に算出される対数尤度 （log likelihood) I at, I J3t, Iァ tが負値をとることにある。
例えば、 復号装置 1 0 0 3がソフトウエアとして構成される場合には、 正負い ずれの値をも処理可能であるため、 定数 s gnは "+ 1 " 又は "一 1 " のいずれ であってもよいが、 復号装置 1 0 0 3がハ一ドウエアとして構成される場合には、 ビット数の削減を目的として、 算出される負値の正負識別符号を反転して正値と して扱う方が望ましい。
すなわち、 定数 s g nは、 復号装置 1 0 0 3が対数尤度として負値のみを扱う 系として構成される場合には、 "+ 1 " をとり、 復号装置 1 0 0 3が対数尤度と して正値のみを扱う系として構成される場合には、 "一 1 " をとる。 以下では、 このような定数 s g nを考慮したアルゴリズムの説明を行うものとする。
Max— L o g— B C J Rアルゴリズムにおいては、 これらの対数尤度 I ひ t， I β I ァ tを、 それそれ、 次式 （ 1 5 ) 乃至次式 （ 1 7 ) に示すように近似す る。 ここで、 次式 （ 1 5 ) 及び次式 （ 1 6 ) に示す m s g n (X , y) は、 定数 s g nが "+ 1 " の場合には、 x， yのうち大きい値を有するものを選択する関 数 max (x, y ) を示し、 定数 s gnが "一 1 " の場合には、 x , yのうち小 さい値を有するものを選択する関数 m i n (x , y ) を示すものである。 次式 ( 1 5) における右辺のステート m， における関数 m s gnは、 ステート への 遷移が存在するステート m， の中で求めるものとし、 次式 （ 1 6) における右辺 のステート m， における関数 ms gnは、 ステート mからの遷移が存在するステ ート] Ώ， の中で求めるものとする。
Figure imgf000010_0001
ΐ ,Η- ms n Ιβι+1 {m') + I Ύ,+ ， m' (16)
I Yf + log P r (y x[m ,m
Figure imgf000010_0002
(17) また、 Max— L o g— B C J Rアルゴリズムにおいては、 対数軟出力 I え": ついても同様に、 次式 （ 1 8) に示すように近似する。 ここで、 次式 （ 1 8 ) に おける右辺第 1項の関数 ms gnは、 入力が " 1 " のときにステート mへの遷移 が存在するステート m， の中で求め、 第 2項の関数 ms gnは、 入力が "0" の ときにステート mへの遷移が存在するステ一ト m' の中で求めるものとする。 I λ = msgn I o.t m') + I (m', m) + I β (m)
mf，
i .(/»'， m)^i
- msgn [I CLt l( r) + I
Figure imgf000011_0001
したがって、 復号装置 1 0 0 3は、 Ma x— L o g— B C J Rアルゴリズムを 適用して軟出力復号を行う場合には、 これらの関係に基づいて、 図 4に示す一連 の工程を経ることにより軟出力 を求める。
まず、 復号装置 1 0 0 3は、 同図に示すように、 ステップ S 1 0 1 1において、 y tを受信する毎に、 上式 （ 1 5 ) 及び上式 （ 1 7) を用いて、 対数尤度 I a t (m) 及び I ァ t (m， , m) を算出する。
続いて、 復号装置 1 0 0 3は、 ステップ S 1 0 1 2において、 系列 Υ Λの全 てを受信した後に、 上式 （ 1 6 ) を用いて、 全ての時刻 tにおける各ステート m について、 対数尤度 (m) を算出する。
そして、 復号装置 1 0 0 3は、 ステップ S 1 0 1 3において、 ステップ S 1 0 1 1及びステップ S 1 0 1 2において算出した対数尤度 I ひ t， I ?t及び I ァ を 上式 （ 1 8 ) に代入し、 各時刻 tにおける対数軟出力 I を算出する。
復号装置 1 0 0 3は、 このような一連の処理を経ることによって、 Max— L 0 g-B C J Rアルゴリズムを適用した軟出力復号を行うことができる。
このように、 Max— L 0 g— B C J Rアルゴリズムは、 積演算が含まれない ことから、 B C J Rアルゴリズムと比較して、 演算量を大幅に削減することがで ぎる。
つぎに、 L 0 g— B C J Rアルゴリズムについて説明する。 L o g— B C J R アルゴリズムは、 Ma X— L 0 g— B C J Rアルゴリズムによる近似の精度をよ り向上させたものである。 具体的には、 L o g— B C J Rアルゴリズムは、 上式 ( 1 3 ) に示した確率の和演算を次式 （ 1 9) に示すように補正項を追加するこ とで変形し、 和演算の正確な対数値を求めるものである。 ここでは、 このような 補正を 1 o g— s um補正と称するものとする
log [ex + ey) ^ max (JC , ) + log + e- x^y\) (19)
ここで、 上式 （ 1 9) における左辺に示す演算を 10 g— s um演算と称する ものとし、 この 10 g— s um演算の演算子を、 「S. S. Pietrobon, "Implemn tat ion and performance of a turbo/MAP decoder" ， Int. J. Satellite Co匪 u n.， vol. 16， pp. 23-46， Jan. -Feb. 1998」 に記載されている記数法を踏襲し、 次式 （20) に示すように、 便宜上 " #" (ただし、 同論文中では、 "E" 。 ） と表すものとする。
x#y = log ex+en (20)
なお、 上式 （ 1 9) 及び上式 （2 0) は、 上述した定数 s g nが "+ 1 " の場 合を示している。 定数 s g nが "一 1 " の場合には、 上式 （ 1 9) 及び上式 （ 2 0) に相当する演算は、 それそれ、 次式 （2 1 ) 及び次式 （2 2) に示すように なる。
- log I e~x +
Figure imgf000012_0001
, 、
(21)
Figure imgf000013_0001
さらに、 1 o g— s um演算の累積加算演算の演算子を、 次式 （ 2 3 ) に示す ように、 "#∑" (ただし、 同論文中では、 " Ή： " 。 ） と表すものとする。
# (23)
Figure imgf000013_0002
これらの演算子を用いると、 L 0 g— B C J Rアルゴリズムにおける対数尤度 I a t, I 5t及び対数軟出力 I 人 tは、 それそれ、 次式 （ 2 4 ) 乃至次式 （ 2 6 ) に示すように表すことができる。 なお、 対数尤度 I ァ tは、 上式 （ 1 7 ) で表され るため、 ここでは、 その記述を省略する。
I ot m) - # (【 o [m') + \ t [m!, m) ] (24)
(25)
Figure imgf000013_0003
Ιλ .= i , -】 M + i ( +
i (m m)=l ノ
(26)
— #∑ (I (m') + I '， ) + I (m)
i .[m m) = 0 ノ
なお、 上式 （24) における右辺のステート m， における 10 g— s um演算 の累積加算演算は、 ステート mへの遷移が存在するステート m' の中で求めるも のとし、 上式 （25) における右辺のステ一ト m， における 10 g— s um演算 の累積加算演算は、 ステート mからの遷移が存在するステート m， の中で求める ものとする。 また、 上式 （26) における右辺第 1項の 10 g— s um演算の累 積加算演算は、 入力が " 1 " のときにステート mへの遷移が存在するステート m ， の中で求め、 第 2項の l o g— s um演算の累積加算演算は、 入力が "0" の ときにステ一ト mへの遷移が存在するステート m' の中で求めるものとする。 したがって、 復号装置 1003は、 L o g— B C J Rァルゴリズムを適用して 軟出力復号を行う場合には、 これらの関係に基づいて、 先に図 4に示した一連の 工程を経ることにより軟出力 を求めることができる。
まず、 復号装置 1 003は、 同図に示すように、 ステップ S 10 1 1において、 y tを受信する毎に、 上式 （24) 及び上式 （ 17) を用いて、 対数尤度 I at (m) 及び Iァ t (m， ， m) を算出する。
続いて、 復号装置 1003は、 ステップ S 1 0 1 2において、 系列 Y の全 てを受信した後に、 上式 （25) を用いて、 全ての時刻 tにおける各ステート m について、 対数尤度 I ?t (m) を算出する。
そして、 復号装置 1003は、 ステップ S 1 0 13において、 ステップ S 10 1 1及びステップ S 1 0 12において算出した対数尤度 Iひ I /5t及び Iァ tを 上式 （26) に代入し、 各時刻 tにおける対数軟出力 I Atを算出する。
復号装置 1003は、 このような一連の処理を経ることによって、 L o g— B CJRアルゴリズムを適用した軟出力復号を行うことができる。 なお、 上式 （ 1 9 ) 及び上式 （2 1 ) において、 右辺第 2項に示す補正項は、 変数 I X— y Iに 対する 1次元の関数で表されることから、 復号装置 1 003は、 この値を図示し ない ROM (Read Only Memory) 等にテーブルとして予め記憶させておくことに よって、 正確な確率計算を行うことができる。
このような L o g— B C J Rァルゴリズムは、 Max— Lo g— B CJRアル ゴリズムと比較すると演算量は増えるものの積演算を含むものではなく、 その出 力は、 量子化誤差を除けば、 B C J Rアルゴリズムの軟出力の対数値そのものに 他ならない。
ところで、 上述した B C J Rアルゴリズム、 Max— L 0 g— B C J Rァルゴ リズム又は L 0 g— B C J Rァルゴリズムは、 畳み込み符号等のトレリス符号の 復号を可能とするアルゴリズムであるが、 このトレリス符号を要素符号とし、 複 数の要素符号化器をィンターリーバを介して連接することにより生成される符号 の復号にも適用することができる。 すなわち、 B CJRアルゴリズム、 Max— L 0 g -B C J Rアルゴリズム又は L 0 g -B C J Rアルゴリズムは、 並列連接 畳み込み符号 （Parallel Concatenated Convolutional Codes； 以下、 P C C Cと 記す。 ） 又は縦列連接畳み込み符号 （Serially Concatenated Convolutional Co des；以下、 S CCCと記す。 ） や、 これらの P C C C又は S C C Cを応用して多 値変調と組み合わせ、 信号点の配置と誤り訂正符号の復号特性とを統括して考慮 するターボ符号化変調 （Turbo Trellis Coded Modulation； 以下、 TT CMと記 す。 ) 又は縦列連接符号化変調 (Serial Concatenated Trellis Coded Modulati on;以下、 S CTCMと記す。 ） の復号に適用することができる。
これらの PC CC、 S CCC、 T T CM又は S C T CMを復号する復号装置は、 B C J Rァルゴリズム、 Max— L o g— BCJ Rァルゴリズム又は L o g-B C J Rアルゴリズムに基づく最大事後確率 （Maximum A Posteriori probability ； MAP) 復号を行う複数の復号器の間で、 いわゆる繰り返し復号を行うことに なる。
ここで、 各復号器においては、 軟出力復号を行うために必要な情報として、 符 号がパンクチヤされたものである場合等には、 パンクチヤされた位置等の符号出 力が存在しない位置を示す消去位置情報が入力される必要がある。 この消去位置 情報は、 少なく とも対数尤度 I ァを算出するまでは、 別途保持される必要がある, そのため、 各復号器においては、 この消去位置情報を保持する記憶回路を備える 等の対処が必要であり、 回路規模を圧迫する要因となっていた。
また、 パラレルパスがトレリス上に存在する符号を復号する場合を考える。 こ の場合、 各復号器は、 パラレルパスが、 遷移元のステートが同一であり且つ遷移 先のステートが同一であり、 1本のパスとして擬制できるにもかかわらず、 2本 のパスとして復号する必要がある。 特に、 各復号器においては、 対数尤度 I ひ， 1 ?を算出する際に、 考慮すべきパスの本数が多くなることから、 処理負担が大 きなものとなる。
また、 各復号器においては、 対数軟出力 I λを算出する際に、 対数尤度 I ひと 対数尤度 I ァとの和を予め求める必要がある。 すなわち、 各復号器においては、 通常、 対数軟出力 I 入を算出するために、 対数尤度 I ひと対数尤度 I ァとの和を 算出する回路を別途備える必要がある。 そのため、 各復号器においては、 対数軟 出力 I 人を算出する回路の規模が増大する虞がある。 発明の開示 本発明は、 少ない回路規模の単純な構成で符号の消去位置を表現することがで きる軟出力復号装置及び軟出力復号方法を提供することを目的とする。 また、 本 発明は、 少ない回路規模の単純な構成で符号の消去位置を表現することができる 繰り返し復号に適した復号装置及び復号方法を提供することを目的とする。
本発明は、 処理の負担を軽減し、 性能を劣化することなく処理の高速化を図る ことができる軟出力復号装置及び軟出力復号方法を提供することを目的とする。 また、 本発明は、 処理の負担を軽減し、 性能を劣化することなく処理の高速化を 図ることができる繰り返し復号に適した復号装置及び復号方法を提供することを 目的とする。
本発明は、 少ない回路規模の単純な構成で復号することができる軟出力復号装 置及び軟出力復号方法を提供することを目的とする。 また、 本発明は、 少ない回 路規模の単純な構成で復号することができる繰り返し復号に適した復号装置及び 復号方法を提供することを目的とする。
上述した目的を達成する本発明にかかる軟出力復号装置及び方法は、 軟入力と される受信値に基づいて任意のステ一トを通過する確率を対数表記した対数尤度 を求め、 この対数尤度を用いて復号を行う軟出力復号装置及び方法であって、 符 号の消去位置を示す消去位置情報に基づいて、 符号出力が存在しない位置を尤度 が 0のシンポルに置換する 0シンボル置換手段と、 受信値及び事前確率情報を入 力して軟出力復号を行い、 各時刻における軟出力を対数表記した対数軟出力及び /又は外部情報を生成する軟出力復号手段とを備えることを特徴としている。 また、 上述した目的を達成する本発明にかかる軟出力復号装置及び方法は、 軟 入力とされる受信値に基づいて任意のステ一トを通過する確率を対数表記した対 数尤度を求め、 この対数尤度を用いて復号を行う軟出力復号装置及び方法であつ て、 受信値毎に、 符号の出力パターンと受信値により決定される第 1の確率を対 数表記した第 1の対数尤度を算出する第 1の確率算出手段と、 第 1の対数尤度を、 符号構成に応じたトレリス上の枝に対応するように分配する第 1の確率分配手段 と、 遷移元のステ一トが同一であり且つ遷移先のステートが同一であるパラレル パスが存在する符号を復号する場合には、 パラレルパスに対応する第 1の対数尤 度を束ねるパラレルパス処理手段とを備えることを特徴としている。
また、 上述した目的を達成する本発明にかかる軟出力復号装置及び方法は、 軟 入力とされる受信値に基づいて任意のステートを通過する確率を対数表記した対 数尤度を求め、 この対数尤度を用いて復号を行う軟出力復号装置及び方法であつ て、 受信値毎に、 符号の出力パターンと受信値により決定される第 1の確率を対 数表記した第 1の対数尤度を算出する第 1の確率算出手段と、 第 1の対数尤度に 基づいて、 受信値毎に、 符号化開始ステートから時系列順に各ステートに至る第
2の確率を対数表記した第 2の対数尤度を算出する第 2の確率算出手段と、 第 1 の対数尤度に基づいて、 受信値毎に、 打ち切りステートから時系列の逆順に各ス テートに至る第 3の確率を対数表記した第 3の対数尤度を算出する第 3の確率算 出手段と、 第 1の対数尤度と、 第 2の対数尤度と、 第 3の対数尤度とを用いて、 各時刻における軟出力を対数表記した対数軟出力を算出する軟出力算出手段とを 備え、 第 2の確率算出手段は、 第 2の対数尤度を算出する過程で求められる第 2 の対数尤度と第 1の対数尤度との和を、 軟出力算出手段に供給することを特徴と している。 図面の簡単な説明 図 1は、 通信モデルの構成を説明するブロック図である。
図 2は、 従来の符号化装置におけるトレリスを説明する図であって、 確率ひ， ?及びァの内容を説明するための図である。
図 3は、 従来の復号装置において、 B C J Rアルゴリズムを適用して軟出力復 号を行う際の一連の工程を説明するフローチャートである。
図 4は、 従来の復号装置において、 M a X— L o g— B C J Rアルゴリズムを 適用して軟出力復号を行う際の一連の工程を説明するフローチヤ一トである。 図 5は、 本発明の実施の形態として示すデータ送受信システムを適用する通信 モデルの構成を説明するプロック図である。
図 6は、 同デ一夕送受信システムにおける符号化装置の一例の構成を説明する ブロック図であって、 P C C Cによる符号化を行う符号化装置の構成を説明する ブロック図である。
図 7は、 同データ送受信システムにおける復号装置の一例の構成を説明するブ 口ック図であって、 図 6に示す符号化装置による符号の復号を行う復号装置の構 成を説明するプロック図である。
図 8は、 同データ送受信システムにおける符号化装置の一例の構成を説明する プロック図であって、 S C C Cによる符号化を行う符号化装置の構成を説明する ブロック図である。
図 9は、 同デ一夕送受信システムにおける復号装置の一例の構成を説明するブ ロック図であって、 図 8に示す符号化装置による符号の復号を行う復号装置の構 成を説明するプロック図である。
図 1 0は、 要素復号器の概略構成を説明するプロック図である。
図 1 1は、 同要素復号器の左半分部分の詳細構成を説明するブロック図である c 図 1 2は、 同要素復号器の右半分部分の詳細構成を説明するブロック図である c 図 1 3は、 同要素復号器が備える復号受信値選択回路の構成を説明するブロッ ク図である。
図 1 4は、 同要素復号器が備えるエッジ検出回路の構成を説明するプロック図 である。
図 1 5は、 同要素復号器が備える軟出力復号回路の概略構成を説明するブロッ ク図である。
図 1 6は、 同軟出力復号回路の左半分部分の詳細構成を説明するブロック図で ある。
図 1 7は、 同軟出力復号回路の右半分部分の詳細構成を説明するブロック図で ある。
図 1 8は、 ポーゼンクラフト型の畳み込み符号化器の一構成例を説明するプロ ヅク図である。
図 1 9は、 ポーゼンクラフト型の畳み込み符号化器の他の一構成例を説明する ブロック図である。
図 2 0は、 マッシイ型の畳み込み符号化器の一構成例を説明するプロック図で ある。
図 2 1は、 マッシイ型の畳み込み符号化器の他の一構成例を説明するブロック 図である。
図 2 2は、 図 1 8に示す畳み込み符号化器の具体的構成例を説明するプロック 図である。
図 2 3は、 図 2 2に示す畳み込み符号化器におけるトレリスを説明する図であ る。
図 2 4は、 図 1 9に示す畳み込み符号化器の具体的構成例を説明するプロ、ソク 図である。
図 2 5は、 図 2 4に示す畳み込み符号化器におけるトレリスを説明する図であ る。
図 2 6は、 図 2 0に示す畳み込み符号化器の具体的構成例を説明するブロック 図である。
図 2 7は、 図 2 6に示す畳み込み符号化器におけるトレリスを説明する図であ る。
図 2 8は、 図 2 1に示す畳み込み符号化器の具体的構成例を説明するブロック 図である。
図 2 9は、 図 2 8に示す畳み込み符号化器におけるトレリスを説明する図であ る。
図 3 0は、 同軟出力復号回路が有する内部消去情報生成回路の構成を説明する ブロック図である。
図 3 1は、 同軟出力復号回路が有する終結情報生成回路の構成を説明するプロ ック図である。
図 3 2は、 同軟出力復号回路が有する受信値及び事前確率情報選択回路の構成 を説明するプロック図である。
図 3 3は、 同軟出力復号回路が有する Iァ算出回路の構成を説明するプロック 図である。
図 3 4は、 同軟出力復号回路が有する I y分配回路の構成を説明するプロック 図である。
図 3 5は、 同 Iァ分配回路が有する I β 0用パラレルパス処理回路の構成を説 明するプロヅク図である。
図 3 6は、 同 I 0用パラレルパス処理回路が有するパラレルパス用 l o g— s u m演算回路の構成を説明するプロック図である。
図 3 7は、 同軟出力復号回路が有する I ひ算出回路の構成を説明するプロック 図である。
図 3 8は、 同 I ひ算出回路が有する加算比較選択回路の構成を説明するプロッ ク図であって、 トレリス上の各ステ一トから次時刻におけるステートへと 2本の パスが到達するような符号に対して処理を行う加算比較選択回路の構成を説明す るプロック図である。
図 3 9は、 同加算比較選択回路が有する補正項算出回路の構成を説明するプロ ヅク図である。
図 4 0は、 同 I ひ算出回路が有する加算比較選択回路の構成を説明するプロッ ク図であって、 トレリス上の各ステートから次時刻におけるステ一トへと 4本の パスが到達するような符号に対して処理を行う加算比較選択回路の構成を説明す るプロック図である。
図 4 1は、 同 Iひ算出回路が有する I α + Iァ算出回路の構成を説明するプロ ック図である。
図 4 2は、 同軟出力復号回路が有する I ?算出回路の構成を説明するプロック 図である。
図 4 3は、 同 I ?算出回路が有する加算比較選択回路の構成を説明するプロッ ク図であって、 トレリス上の各ステートから次時刻におけるステ一トへと 2本の パスが到達するような符号に対して処理を行う加算比較選択回路の構成を説明す るブロック図である。
図 4 4は、 同 I ?算出回路が有する加算比較選択回路の構成を説明するプロッ ク図であって、 トレリス上の各ステートから次時刻におけるステ一トへと 4本の パスが到達するような符号に対して処理を行う加算比較選択回路の構成を説明す るプロヅク図である。
図 4 5は、 同軟出力復号回路が有する軟出力算出回路の構成を説明するブロッ ク図である。
図 4 6は、 同軟出力算出回路が有する 1 0 g— s U m演算回路の構成を説明す るブロック図である。
図 4 7は、 同軟出力復号回路が有する受信値又は事前確率情報分離回路の構成 を説明するプロック図である。
図 4 8は、 同軟出力復号回路が有する外部情報算出回路の構成を説明するプロ ック図である。
図 4 9は、 同軟出力復号回路が有する硬判定回路の構成を説明するブロック図 である。
図 5 0は、 同要素復号器が備えるィンタ一リーバにおける遅延用の R A Mの概 念を説明するためのプロック図である。
図 5 1は、 遅延用の R A Mの概念を説明するためのブロック図であって、 複数 個の R A Mから構成されていることを説明するためのプロック図である。
図 5 2は、 遅延用の R A Mの概念を説明するためのブロック図であって、 同ィ ンタ一リ一パが有する制御回路により生成したアドレスを適切に変換して各 R A Mに与える様子を説明するためのプロック図である。
図 5 3は、 同ィンターリーバにおけるィンターリーブ用の R A Mの概念を説明 するためのブロック図である。
図 5 4は、 ィンタ一リーブ用の R A Mの概念を説明するためのブロック図であ つて、 シーケンシャルな書き込みァドレスとランダムな読み出しァドレスとに基 づいて、 パンク A , Bのそれそれに用いるアドレスに変換し、 各 R A Mに与える 様子を説明するためのプロック図である。
図 5 5 Aは、 同ィンターリーバが行う 1 シンボルの入力データに対するランダ ムィンタ一リーブを説明するための図である。
図 5 5 Bは、 同ィン夕一リーバが行う 2シンボルの入力データに対するランダ ムィンターリーブを説明するための図である。
図 5 5 Cは、 同ィンタ一リーバが行う 2シンポルの入力デ一夕に対するィンラ インィンタ一リーブを説明するための図である。
図 5 5 Dは、 同ィンターリーバが行う 2シンボルの入力データに対するペアヮ ィズインターリーブを説明するための図である。
図 5 5 Eは、 同ィンタ一リーバが行う 3シンボルの入力データに対するランダ ムインタ一リーブを示し、 Fは、 3シンポルの入力データに対するインラインィ ンターリーブを説明するための図である。
図 5 5 Gは、 同ィン夕一リーバが行う 3シンボルの入力データに対するペアヮ ィズィンタ一リーブを説明するための図である。
図 5 6は、 同インターリ一バの構成を説明するプロック図である。
図 5 7は、 同ィン夕ーリーバが有する奇数長遅延補償回路の構成を説明するブ ロック図である。
図 5 8は、 同ィンタ一リーバが有する記憶回路の構成を説明するプロック図で ある。
図 5 9 A乃至 Dは、 1シンポルの入力データに対してランダムィンタ一リーブ を施す場合における同ィン夕リ一バの R A Mの利用方法を説明するための図であ る。 図 5 9 Aは、 遅延用の R A Mを示し、 図 5 9 Bは、 イン夕一リーブ用の R A Mを示し、 図 59 Cは、 アドレス用の RAMを示し、 図 59Dは、 使用しない R AMを示す図である。
図 60 A乃至 Dは、 2シンポルの入力データに対してランダムィン夕一リーブ を施す場合における同ィンタリーバの RAMの利用方法を説明するための図であ る。 図 60Aは、 遅延用の RAMを示し、 図 60 Bは、 イン夕一リーブ用の RA Mを示し、 図 60 Cは、 アドレス用の RAMを示し、 図 60Dは、 使用しない R AMを示す図である。
図 6 1 A乃至 Cは、 2シンポルの入力デ一夕に対してィンラインインタ一リー ブを施す場合における同ィン夕一リーバの RAMの利用方法を説明するための図 である。 図 6 1 Aは、 遅延用の RAMを示し、 図 6 1 Bは、 イン夕一リーブ用の RAMを示し、 図 6 1 Cは、 アドレス用の RAMを示す図である。
図 62 A乃至 Dは、 2シンポルの入力デ一夕に対してペアワイズィンターリー ブを施す場合における同ィン夕一リーバの RAMの利用方法を説明するための図 である。 図 62 Aは、 遅延用の RAMを示し、 図 62 Bは、 インターリーブ用の RAMを示し、 図 62 Cは、 アドレス用の RAMを示し、 図 6 2 Dは、 使用しな い RAMを示す図である。
図 63 A乃至 Dは、 3シンボルの入力データに対してランダムィン夕ーリーブ を施す場合における同ィンターリーバの RAMの利用方法を説明するための図で ある。 図 63 Aは、 遅延用の RAMを示し、 図 63 Bは、 インタ一リーブ用の R AMを示し、 図 63 Cは、 アドレス用の RAMを示し、 図 63 Dは、 使用しない RAMを示す図である。
図 64 A乃至 Dは、 3シンボルの入力デ一夕に対してィンラインイン夕一リ一 ブを施す場合における同ィンターリーバの RAMの利用方法を説明するための図 である。 図 64 Aは、 遅延用の RAMを示し、 図 64 Bは、 インタ一リーブ用の RAMを示し、 図 64 Cは、 アドレス用の RAMを示し、 図 64 Dは、 使用しな い RAMを示す図である。
図 6 5 A乃至 Dは、 3シンポルの入力データに対してペアワイズィンターリー ブを施す場合における同ィンターリ一バの RAMの利用方法を説明するための図 である。 図 65 Aは、 遅延用の RAMを示し、 図 6 5 Bは、 イン夕一リーブ用の R A Mを示し、 図 6 5 Cは、 アドレス用の R A Mを示し、 図 6 5 Dは、 使用しな い R A Mを示す図である。
図 6 6は、 同要素復号器を連接して構成される復号装置の構成を説明するプロ ック図である。
図 6 7は、 同復号装置を構成する隣接する 2つの要素復号器の簡略化した構成 を説明するブロック図であって、 前段の要素復号器からの情報の中から、 軟出力 復号に必要な情報を選択する構成について説明するプロック図である。
図 6 8は、 同復号装置を構成する隣接する 2つの要素復号器の簡略化した構成 を説明するブロック図であって、 前段の要素復号器によって、 次段の要素復号器 における軟出力復号に必要な情報を選択する構成について説明するプロック図で ある。
図 6 9は、 同復号装置を構成する隣接する 2つの要素復号器の簡略化した構成 を説明するプロック図であって、 受信値を遅延させる遅延回路を備える構成につ いて説明するプロック図である。
図 7 0は、 同復号装置を構成する隣接する 2つの要素復号器の簡略化した構成 を説明するプロック図であって、 復号の対象とする受信値を選択する復号受信値 選択回路を備える構成について説明するプロック図である。
図 7 1 A乃至 Dは、 図 1 8に示す畳み込み符号化器におけるトレリスを説明す る図であり、 遷移先のステートから見て入力される枝を基準とした場合の番号付 けを説明する図である。 図 7 1 Aは、 メモリ数が 4の場合における番号付けを示 し、 図 7 1 Bは、 メモリ数が 3の場合における番号付けを示し、 図 7 1 Cは、 メ モリ数が 2の場合における番号付けを示し、 図 7 1 Dは、 メモリ数が 1の場合に おける番号付けを示す図である。
図 7 2 A乃至 Dは、 図 1 8に示す畳み込み符号化器におけるトレリスを説明す る図であり、 遷移元のステートから見て出力していく枝を基準とした場合の番号 付けを説明する図である。 図 7 2 Aは、 メモリ数が 4の場合における番号付けを 示し、 図 7 2 Bは、 メモリ数が 3の場合における番号付けを示し、 図 7 2 Cは、 メモリ数が 2の場合における番号付けを示し、 図 7 2 Dは、 メモリ数が 1の場合 における番号付けを示す図である。 図 7 3 A乃至 Bは、 図 1 9に示す畳み込み符号化器におけるトレリスを説明す る図であり、 遷移先のステートから見て入力される枝を基準とした場合の番号付 けを説明する図である。 図 7 3 Aは、 メモリ数が 3の場合における番号付けを示 し、 図 7 3 Bは、 メモリ数が 2の場合における番号付けを示す図である。
図 7 4 A乃至 Bは、 図 1 9に示す畳み込み符号化器におけるトレリスを説明す る図であり、 遷移元のステートから見て出力していく枝を基準とした場合の番号 付けを説明する図である。 図 7 4 Aは、 メモリ数が 3の場合における番号付けを 示し、 図 7 4 Bは、 メモリ数が 2の場合における番号付けを示す図である。 図 7 5 A乃至 Bは、 図 2 0に示す畳み込み符号化器におけるトレリスを説明す る図であり、 遷移先のステートから見て入力される枝を基準とした場合の番号付 けを説明する図である。 図 7 5 Aは、 メモリ数が 3の場合における番号付けを示 し、 図 7 5 Bは、 メモリ数が 2の場合における番号付けを示す図である。
図 7 6 A乃至 Bは、 図 2 0に示す畳み込み符号化器におけるトレリスを説明す る図であり、 遷移元のステートから見て出力していく枝を基準とした場合の番号 付けを説明する図である。 図 7 6 Aは、 メモリ数が 3の場合における番号付けを 示し、 図 7 6 Bは、 メモリ数が 2の場合における番号付けを示す図である。 図 7 7 A乃至 Bは、 図 2 1に示す畳み込み符号化器におけるトレリスを説明す る図であり、 遷移先のステートから見て入力される枝を基準とした場合の番号付 けを説明する図である。 図 7 7 Aは、 メモリ数が 2の場合における番号付けを示 し、 図 7 7 Bは、 メモリ数が 1の場合における番号付けを示す図である。
図 7 8 A乃至 Bは、 図 2 1に示す畳み込み符号化器におけるトレリスを説明す る図であり、 遷移元のステートから見て出力していく枝を基準とした場合の番号 付けを説明する図である。 図 7 8 Aは、 メモリ数が 2の場合における番号付けを 示し、 図 7 8 Bは、 メモリ数が 1の場合における番号付けを示す図である。 図 7 9は、 終結情報の生成動作を説明するためのトレリスを示す図であって、 入力ビッ ト数分の終結情報を終結期間分だけ入力する動作を説明するための図で ある。
図 8 0は、 終結情報の生成動作を説明するためのトレリスを示す図であって、 終結情報を 1タイムスロットで入力する動作を説明するための図である。 図 8 1は、 同 Iァ箅出回路及び同 Iァ分配回路の概略構成を説明するプロック 図であって、 全ての入出力パターン分の対数尤度 Iァを算出し、 符号構成に応じ て決定される入出力パターンに応じて分配する構成について説明するブロック図 である。
図 8 2は、 同 Iァ算出回路及び同 Iァ分配回路の概略構成を説明するプロック 図であって、 少なくとも一部の入出力パターン分の対数尤度 Iァを箅出し、 所望 の対数尤度 Iァを選択して加算する構成について説明するプロック図である。 図 8 3は、 同 Iァ算出回路及び同 Iァ分配回路の概略構成を説明するプロック 図であって、 全ての入出力パターン分の対数尤度 Iァを算出する場合において、 対数尤度 Iァに対して 1時刻毎の正規化を行う構成について説明するブロック図 である。
図 8 4 A乃至 Bは、 同要素復号器が対数尤度を負値として扱う場合における対 数尤度 Iァに対する正規化を説明するための図である。 図 8 4 Aは、 正規化前の 対数尤度 Iァの分布例を示し、 図 8 4 Bは、 正規化後の対数尤度 Iァの分布例を 示す図である。
図 8 5 A乃至 Bは、 同要素復号器が対数尤度を正値として扱う場合における対 数尤度 Iァに対する正規化を説明するための図である。 図 8 5 Aは、 正規化前の 対数尤度 Iァの分布例を示し、 図 8 5 Bは、 正規化後の対数尤度 I ァの分布例を 示す図である。
図 8 6は、 同 I ァ算出回路及び同 I ァ分配回路の概略構成を説明するプロック 図であって、 少なくとも一部の入出力パターン分の対数尤度 Iァを算出する場合 において、 対数尤度 Iァに対して 1時刻毎の正規化を行う構成について説明する プロック図である。
図 8 7 A乃至 Dは、 畳み込み符号化器におけるトレリスの一例を説明する図で ある。 図 8 7 Aは、 メモリ数が " 1 " の場合の一例を示し、 図 8 7 Bは、 メモリ 数が " 2 " の場合の一例を示し、 図 8 7 Cは、 メモリ数が " 3 " の場合の一例を 示し、 図 8 7 Dは、 メモリ数が " 4 " の場合の一例を示す図である。
図 8 8は、 図 8 7に示す 4つのトレリスを重ねた様子を説明する図である。 図 8 9は、 トレリス上の各ステ一トから次時刻におけるステートへと 2本のパ スが到達するような符号に対して処理を行う同 Iひ算出回路における加算比較選 択回路の構成を説明するブロック図であって、 対数尤度 I αを選択するセレクタ を備える構成について説明するプロック図である。
図 90は、 同 Iひ算出回路及び同 I ?算出回路における 10 g— s um演算回 路の概略構成を説明するブロック図であって、 第 1の方法による正規化を行う 1 0 g- s um演算回路の構成を説明するプロック図である。
図 9 1は、 第 1の方法による正規化を説明するための図であって、 正規化前後 におけるダイナミックレンジの例を示す図である。
図 92は、 第 2の方法による正規化を説明するための図であって、 正規化前後 におけるダイナミックレンジの例を示す図である。
図 93は、 同 Iひ算出回路及び同 I ?算出回路における 10 g— s um演算回 路の概略構成を説明するブロック図であって、 第 3の方法による正規化を行う 1 0 g— s um演算回路の構成を説明するプロック図である。
図 94は、 第 3の方法による正規化を説明するための図であって、 正規化前後 におけるダイナミックレンジの例を示す図である。
図 95は、 10 g— s um演算回路の概略構成を説明するブロック図であって、 通常の 1 o g— s um演算を行う 10 g— s um演算回路の構成を説明するプロ ック図である。
図 96は、 l o g— s um演算回路の概略構成を説明するプロック図であって、 差分値に対応する複数の補正項の値を算出し、 その中から適切なものを選択する 10 g— s um演算を行う 10 g— sum演算回路の構成を説明するブロック図 である。
図 97は、 ィネーブル信号を用いない 1 o g— s um演算の累積加算演算を行 ぅ軟出力算出回路の概略構成を説明するプロック図である。
図 98 A乃至 Dは、 シンボル単位の外部情報に対する正規化を説明するための 図である。 図 98 Aは、 正規化前の外部情報の分布例を示し、 図 98 Bは、 最大 値を有する外部情報を所定の値に合わせる正規化後の外部情報の分布例を示し、 図 98 Cは、 クリッブ後の外部情報の分布例を示し、 図 98Dは、 1つのシンポ ルに対する外部情報の値を、 他のシンポルに対する外部情報の値から差分する正 規化後の外部情報の分布例を示す図である。
図 9 9は、 8 P S K変調方式による信号点配置を説明する図であって、 I/Q 平面上に境界線を設けた様子を示す図である。
図 1 00は、 同ィン夕ーリーバが有する制御回路の簡略化した構成を説明する ブロック図である。
図 1 0 1は、 書き込みアドレス用のカウン夕と読み出しアドレス用のカウンタ とを共用した場合におけるデータの書き込みと読み出しのタイミングを説明する 図である。
図 1 02は、 書き込みァドレス用のカウン夕と読み出しアドレス用のカウンタ とを個別に設けた場合におけるデ一夕の書き込みと読み出しのタイミングを説明 する図である。
図 1 03は、 同ィンターリーバにおける RAMに対するデータの書き込みと読 み出しの様子を説明するための図である。
図 1 04は、 同ィン夕一リーバにおける RAMに対して連続的なァドレスを割 り当てる様子を説明するための図である。
図 1 0 5は、 同ィンタ一リーバにおける RAMに対するデ一夕の書き込みと読 み出しの様子を説明するための図であって、 各 RAMの全ての記憶領域にデータ が記憶されない場合におけるデータの書き込みと読み出しの様子を説明するため の図である。
図 1 0 6は、 同ィン夕一リーバにおける RAMに対して連続的なァドレスを割 り当てる様子を説明するための図であって、 物理的に異なる複数の RAMにわた つて連続的なァドレスが割り当てられる様子を説明するための図である。
図 1 07は、 同ィンタ一リーバにおける RAMに対してァドレスを割り当てる 様子を説明するための図であって、 置換先のァドレスをタイムスロッ 卜と入力シ ンポルとの組み合わせで与える様子を説明するための図である。
図 1 08は、 同ィン夕一リーバにおける RAMに対してァドレスを割り当てる 様子を説明するための図であって、 各 RAMの全ての記憶領域にデータが記憶さ れない場合において、 置換先のァドレスをタイムスロットと入力シンボルとの組 み合わせで与える様子を説明するための図である。 図 1 0 9 A乃至 Bは、 同ィン夕一リーバにおける R A Mの記憶容量を説明する ための図である。 図 1 0 9 Aは、 通常時における R A Mの記憶容量を示し、 図 1 0 9 Bは、 パーシャルライ トの R A Mとして作用させる場合における R A Mの擬 似的な記憶容量を示す図である。
図 1 1 0は、 同ィン夕ーリーバにおける R A Mに対するデ一夕の書き込みと読 み出しの様子を説明するための図であって、 3タイムスロット分のヮ一ド数の R A Mを 2バンク用いて 6夕ィムスロット分のィン夕一リーブ長の遅延を実現する 例について説明するための図である。
図 1 1 1は、 図 1 1 0に示す動作によるデータの書き込みと読み出しのタイミ ングを説明するチヤ一ト図である。
図 1 1 2は、 畳み込み符号化器の一構成例を説明するブロック図である。 図 1 1 3は、 符号化装置の一構成例を説明するプロック図であって、 ィンター リ一バに対する入力シンボル間の順序を入れ替える様子を説明するためのプロッ ク図である。
図 1 1 4は、 同復号装置を構成する隣接する 2つの要素復号器の簡略化した構 成を説明するプロヅク図であって、 ィン夕ーリーバがシンボル入れ替え回路を有 する構成について説明するプロヅク図である。
図 1 1 5は、 同復号装置を構成する隣接する 2つの要素復号器の簡略化した構 成を説明するプロック図であって、 軟出力復号回路がシンボル入れ替え回路を有 する構成について説明するプロヅク図である。 発明を実施するための最良の形態 以下、 本発明を適用した具体的な実施の形態について図面を参照しながら詳細 に説明する。
この実施の形態は、 図 5に示すように、 ディジタル情報を図示しない送信装置 が備える符号化装置 1により符号化し、 その出力を雑音のある無記憶通信路 2を 介して図示しない受信装置に入力して、 この受信装置が備える復号装置 3により 復号する通信モデルに適用したデータ送受信システムである。 このデータ送受信システムにおいて、 符号化装置 1は、 畳み込み符号等のトレ リス符号を要素符号とする並列連接畳み込み符号 （Parallel Concatenated Conv olutional Codes； 以下、 P C C Cと記す。 ） 又は縦列連接畳み込み符号 （Seria lly Concatenated Convolutional Codes； 以下、 S C C Cと記す。 ） や、 これら の P C C C又は S C C Cを応用して多値変調と組み合わせた夕一ポ符号化変調 (Turbo Trellis Coded Modulation； 以下、 T T CMと記す。 ） 又は縦列連接符 号化変調 （Serial Concatenated Trellis Coded Modulation； 以下、 S CT CM と記す。 ） を行うものとして構成される。 これらの符号化は、 いわゆる夕一ポ符 号化 （Turbo coding) の一種として知られているものである。
一方、 復号装置 3は、 符号化装置 1により符号化がなされた符号の復号を行う ものであって、 「Robertson， Villebrun and Hoeher, "A comparison of optim al and sub-optimal MAP decoding algorithms operating in the domain" , IE EE Int. Conf. on Communications, pp. 1009-1013， June 1995」 に記載されてい る Max— L o g— MAPアルゴリズム又は L o g—MAPアルゴリズム （以下、 Max— L o g— B C J Rアルゴリズム又は L o g-B C J Rアルゴリズムと称 する。 ） に基づく最大事後確率 (Maximum A Posteriori probability； 以下、 M APと記す。 ） 復号を行い、 いわゆる確率ひ， β , ァ、 及び軟出力 （soft-outpu t) 人を自然対数を用いて対数尤度 （log likelihood) の形式で対数表記した対数 尤度 Ι α, I β , Iァ、 及びいわゆる事後確率情報 （a posteriori probability information) に対応する対数軟出力 I 人を求める軟出力復号回路と、 入力した データを並べ替えるィン夕ーリ一バとを少なく とも含むモジュールを、 1つの要 素復号器とし、 複数の要素復号器を連接することによって、 繰り返し復号を行う ものとして構成される。
特に、 復号装置 3は、 各要素復号器に対して入力される受信値といわゆる外部 情報 （extrinsic information) とを、 符号尤度として切り替える機能を有するこ とによって、 軟出力復号を行うために入力されるべき情報を適切に選択し、 P C C C、 S CCC, T T CM又は S CT CMのうち、 任意の符号を同一の構成で復 号することができるものである。
なお、 以下では、 復号装置 3における各要素復号器は、 L o g— B C JRアル ゴリズムに基づく MAP復号を行うものとして説明する
以下、 下記目次に沿って内容を説明していく。 目次
1. P C CC、 S C CC、 T T CM及び S C T CMによる符号化 ·復号を行う 符号化装置及び復号装置の概略
1一 1 P C C Cによる符号化 ·復号を行う符号化装置及び復号装置
1 - 2 S C C Cによる符号化 ·復号を行う符号化装置及び復号装置
2. 要素復号器の詳細
2— 1 要素復号器の全体構成
2 - 2 軟出力復号回路の詳細
2 - 3 インタ一リーバの詳細
3. 要素復号器を連接して構成される復号装置
4. 要素復号器の全体に関する特徴
4— 1 符号尤度の切り替え機能
4 - 2 受信値の遅延機能
4 - 3 復号受信値選択機能
4- 4 復号用の記憶回路と遅延用の記憶回路の共用
4 - 5 フレーム先頭情報の遅延機能
4— 6 軟出力復号回路又はインタ一リーバ単体動作機能
4 - 7 遅延モード切り替え機能
4 - 8 次段情報生成機能
4 - 9 システム検証機能 軟出力復号回路に関する特徴 5— 1 符号情報の持たせ方
5 - 1 - 1 トレリス上の全枝の入出力パターンの算出
5- 1 - 2 遷移元のステートと遷移先のステートとの間での番号付け 5- 1 -3 時間軸に沿った番号付け及び時間軸とは逆順に沿った番号付け 5— 1—4 トレリス全体の一意性に基づく番号付け
5- 2 終結情報の入力方法
5- 2 - 1 入力ビット数分の情報の終結期間分の入力
5- 2 -2 終結ステートを示す情報の 1タイムスロットでの入力
5 - 3 消去位置の処理
5-4 対数尤度 Iァの算出及び分配
5 -4- 1 全入出力パターン分の対数尤度 Iァの算出 '分配
5 -4-2 少なくとも一部の入出力パターン分の対数尤度 Iァの算出 ·分 配
5 -4 -3 全入出力パターン分の対数尤度 Iァに対する 1時刻毎の正規化 5 -4 -4 少なくとも一部の入出力パターン分の対数尤度 Iァに対する正 規化
5 - 5 対数尤度 Iひ， I ?の算出
5 5 - 1 対数尤度 Iひと対数尤度 Iァとの和の算出
5 5 -2 パラレルバスに対する前処理
5 5 -3 加算比較選択回路の共用
5 5 -4 対数軟出力 I人の算出用の対数尤度 Iァの出力
5 5 - 5 パラレルパスに対する対数尤度 Iひと対数尤度 I yとの和の算 出
5 5 - 6 符号構成に応じた対数尤度の選択
5 5 -7 対数尤度 Iひ， 1 ？に対する正規化
5 5 -8 l o - s um補正における補正項の算出
5 5-9 l o g- s um演算における選択用の制御信号の生成
5- 6 対数軟出力 I人の算出
5 - 6- 1 イネ一ブル信号を用いた 10 g— s um演算の累積加算演算 5 - 6 - 2 イネ一ブル信号を用いない 1 o g s um演算の累積加算演算 5 - 7 外部情報に対する正規化
5 - 8 受信値の硬判定
. インタ一リーバに関する特徴
6— 1 複数種類のイン夕一リーブ機能
6 - 2 インターリーブ用の記憶回路と遅延用の記憶回路の共用
6 - 3 クロック阻止信号による記憶回路の動作制御
6 -4 ディンターリーブ機能
6— 5 書き込みアドレス及び読み出しアドレスの発生
6— 6 インターリーブ長分の遅延機能
6 - 7 アドレス空間の利用方法
6 - 8 パーシャルライ ト機能によるデ一夕の書き込み及び読み出し
6 - 9 偶数長遅延及び奇数長遅延への対応
6 - 1 0 入出力順序入れ替え機能
. まとめ
1. P C C C、 S C C C、 T T CM及び S C T CMによる符号化 ·復号を行 う符号化装置及び復号装置の概略
まず、 本発明の外延をより明確にするために、 本発明の詳細な説明に先立って、 図 6及び図 7に示す P C C Cによる符号化 *復号を行う符号化装置 1 ' 及び復号 装置 3 ' と、 図 8及び図 9に示す S C C Cによる符号化，復号を行う符号化装置 1， ， 及び復号装置 3， ， とについて説明する。 これらの符号化装置 1， ， 1， ， は、 符号化装置 1の例として位置付けられるものであり、 復号装置 3， ， 3 ' ' は、 復号装置 3の例として位置付けられるものである。 特に、 復号装置 3 ' ， 3 ' ' は、 要素復号器を連接することにより構成可能とされるものである。
1 - 1 P C C Cによる符号化 ·復号を行う符号化装置及び復号装置
最初に、 P C C Cによる符号化を行う符号化装置 1 ' と、 この符号化装置 1， による符号の復号を行う復号装置 3 ' について説明する。
符号化装置 1 ' としては、 図 6に示すように、 入力したデータを遅延させる遅 延器 1 1 と、 畳み込み演算を行う 2つの畳み込み符号化器 1 2， 1 4と、 入力し たデ一夕の順序を並べ替えるィンタ一リーバ 1 3とを備えるものがある。 この符 号化装置 1， は、 入力した 1 ビッ 卜の入力デ一夕 D 1に対して、 符号化率が " 1 / 3 " の並列連接畳み込み演算を行い、 3ビッ トの出力デ一夕 D 4， D 5 , D 6 を生成し、 例えば 2相位相 （B inary Phase Shift Keying； 以下、 B P S Kと記 す。 ） 変調方式や 4相位相 （Quadrature Phase Shift Keying； 以下、 Q P S Kと 記す。 ） 変調方式による変調を行う図示しない変調器を介して外部に出力する。 遅延器 1 1は、 3ビッ トの出力データ D 4， D 5 , D 6が出力される夕ィ ミン グを合わせるために備えられるものであって、 1 ビッ トの入力デ一夕 D 1を入力 すると、 この入力データ D 1 をインタ一リーバ 1 3が要する処理時間と同時間だ け遅延させる。 遅延器 1 1は、 遅延させて得られた遅延データ D 2を、 出力デ一 夕 D 4として外部に出力するとともに、 後段の畳み込み符号化器 1 2に供給する。 畳み込み符号化器 1 2は、 遅延器 1 1から出力された 1 ビッ トの遅延データ D 2を入力すると、 この遅延データ D 2に対して畳み込み演算を行い、 演算結果を 出力デ一夕 D 5として外部に出力する。
ィン夕一リーバ 1 3は、 1つのビヅ ト系列からなる入力データ D 1 を入力し、 この入力デ一夕 D 1を構成する各ビッ トの順序を並べ替え、 生成したイン夕一リ —ブデータ D 3を後段の畳み込み符号化器 1 4に供給する。
畳み込み符号化器 1 4は、 ィン夕一リーバ 1 3から供給される 1 ビヅ トのィン タ一リーブデ一夕 D 3を入力すると、 このィンターリーブデ一夕 D 3に対して畳 み込み演算を行い、 演算結果を出力データ D 6として外部に出力する。
このような符号化装置 1 ' は、 1 ビッ トの入力データ D 1 を入力すると、 この 入力デ一夕 D 1 を組織成分の出力データ D 4として、 遅延器 1 1 を介してそのま ま外部に出力するとともに、 畳み込み符号化器 1 2による遅延データ D 2の畳み 込み演算の結果得られる出力デ一夕 D 5と、 畳み込み符号化器 1 4によるインタ 一リーブデ一夕 D 3の畳み込み演算の結果得られる出力データ D 6とを外部に出 力することによって、 全体として、 符号化率が " 1 / 3 " の並列連接畳み込み演 算を行う。 この符号化装置 1 ' により符号化されたデータは、 図示しない変調器 により所定の変調方式に基づいて信号点のマッピングが行われ、 無記憶通信路 2 を介して受信装置に出力される。
一方、 符号化装置 1 ' による符号の復号を行う復号装置 3 ' としては、 図 7に 示すように、 軟出力復号を行う 2つの軟出力復号回路 1 5 ， 1 7と、 入力したデ 一夕の順序を並べ替えるィン夕一リーバ 1 6と、 入力したデータの順序を元に戻 す 2つのディンターリーバ 1 8 , 2 0と、 2つのデータを加算する加算器 1 9と を備えるものがある。 この復号装置 3 ' は、 無記憶通信路 2上で発生したノイズ の影響により軟入力 （soft- input) とされる受信値 D 7から符号化装置 1， にお ける入力データ D 1を推定し、 復号デ一夕 D 1 3として出力する。
軟出力復号回路 1 5は、 符号化装置 1 ' における畳み込み符号化器 1 2に対応 して備えられるものであり、 L o g— B C J Rに基づく M A P復号を行う。 軟出 カ復号回路 1 5は、 軟入力の受信値 D 7を入力するとともに、 ディン夕ーリ一パ 1 8から出力された軟入力の情報ビッ 卜に対する事前確率情報 （a pr iori proba bi l i ty informat ion) D 8を入力し、 これらの受信値 D 7と事前確率情報 D 8と を用いて、 軟出力復号を行う。 そして、 軟出力復号回路 1 5は、 符号の拘束条件 により求められる情報ビッ 卜に対する外部情報 D 9を生成し、 この外部情報 D 9 を後段のイン夕一リーバ 1 6に軟出力として出力する。
インタ一リーバ 1 6は、 軟出力復号回路 1 5から出力された軟入力である情報 ビットに対する外部情報 D 9に対して、 符号化装置 1 ' におけるインターリーバ 1 3と同一の置換位置情報に基づいたィン夕一リーブを施す。 ィン夕ーリーバ 1 6は、 インタ一リーブして得られたデータを後段の軟出力復号回路 1 Ίにおける 情報ビグトに対する事前確率情報 D 1 0として出力するとともに、 後段の加算器 1 9に出力する。
軟出力復号回路 1 7は、 符号化装置 1 ' における畳み込み符号化器 1 4に対応 して備えられるものであり、 軟出力復号回路 1 5と同様に、 L o g— B C J Rァ ルゴリズムに基づく M A P復号を行う。 軟出力復号回路 1 7は、 軟入力の受信値 D 7を入力するとともに、 インターリーバ 1 6から出力された軟入力の情報ビッ トに対する事前確率情報 D 1 0を入力し、 これらの受信値 D 7と事前確率情報 D 1 0とを用いて、 軟出力復号を行う。 そして、 軟出力復号回路 1 7は、 符号の拘 束条件により求められる情報ビッ トに対する外部情報 D 1 1 を生成し、 この外部 情報 D 1 1 をディンターリーバ 1 8に軟出力として出力するとともに、 加算器 1 9に出力する。
ディンタ一リーバ 1 8は、 符号化装置 1 ' におけるィンタ一リーバ 1 3により インターリーブされたィン夕一リーブデータ D 3のビッ ト配列を、 元の入力デ一 夕 D 1のビッ ト配列に戻すように、 軟出力復号回路 1 7から出力される軟入力の 外部情報 D 1 1にディン夕一リーブを施す。 ディンターリーバ 1 8は、 デインタ 一リーブして得られたデータを軟出力復号回路 1 5における情報ビッ トに対する 事前確率情報 D 8として出力する。
加算器 1 9は、 ィン夕ーリーバ 1 6から出力された軟入力の情報ビッ トに対す る事前確率情報 D 1 0と、 軟出力復号回路 1 7から出力された情報ビッ 卜に対す る外部情報 D 1 1 とを加算する。 加算器 1 9は、 得られたデータ D 1 2を後段の ディンターリーバ 2 0に軟出力として出力する。
ディン夕ーリーバ 2 0は、 符号化装置 1 ， におけるィン夕一リーバ 1 3により インターリーブされたィンタ一リーブデータ D 3のビッ ト配列を、 元の入力デー 夕 D 1のビッ ト配列に戻すように、 加算器 1 9から出力される軟出力のデ一夕 D 1 2にディンタ一リーブを施す。 ディンタ一リーバ 2 0は、 ディンタ一リーブし て得られたデ一夕を復号データ D 1 3として外部に出力する。
このような復号装置 3 ' は、 符号化装置 1 ， における畳み込み符号化器 1 2 , 1 4のそれそれに対応する軟出力復号回路 1 5， 1 7を備えることによって、 復 号複雑度が高い符号を複雑度の小さい要素に分解し、 軟出力復号回路 1 5 , 1 7 の間の相互作用により特性を逐次的に向上させることができる。 復号装置 3 ' は、 受信値 D 7を受信すると、 所定の繰り返し回数での繰り返し復号を行い、 この復 号動作の結果得られた軟出力の外部情報に基づいて、 復号データ D 1 3を出力す る。
なお、 T T C Mによる符号化を行う符号化装置は、 符号化装置 1 ' の最終段に、 例えば 8相位相 （8-Phase Shift Keying； 以下、 8 P S Kと記す。 ） 変調方式に よる変調を行う変調器を備えることによって実現することができる。 また、 T T CMによる符号の復号を行う復号装置は、 復号装置 3 ' と同様の構成で実現する ことができ、 受信値として、 同相成分及び直交成分のシンポルを直接入力するこ とになる。
1 - 2 S C C Cによる符号化 ·復号を行う符号化装置及び復号装置
つぎに、 S C C Cによる符号化を行う符号化装置 1 ' ' と、 この符号化装置 1 ' ' による符号の復号を行う復号装置 3 ' ' について説明する。
符号化装置 1 ' ' としては、 図 8に示すように、 外符号と呼ばれる符号の符号 化を行う畳み込み符号化器 3 1と、 入力したデータの順序を並べ替えるインタ一 リーバ 32と、 内符号と呼ばれる符号の符号化を行う畳み込み符号化器 33とを 備えるものがある。 この符号化装置 1， ' は、 入力した 1ビヅ トの入力データ D 2 1に対して、 符号化率が " 1 /3" の縦列連接畳み込み演算を行い、 3ビヅ ト の出力デ一夕 D 2 6 , D 2 7 , D 28を生成し、 例えば BP S K変調方式や QP S K変調方式による変調を行う図示しない変調器を介して外部に出力する。
畳み込み符号化器 3 1は、 1ビッ トの入力データ D 2 1を入力すると、 この入 力データ D 2 1に対して畳み込み演算を行い、 演算結果を 2ビッ 卜の符号化デー 夕 D 2 2 , D 23として後段のィンタ一リーバ 32に供給する。 すなわち、 畳み 込み符号化器 3 1は、 外符号の符号化として符号化率が " 1/2" の畳み込み演 算を行い、 生成した符号化データ D 2 2， D 23を後段のインタ一リーバ 3 2に 供給する。
ィ ンターリーバ 3 2は、 畳み込み符号化器 3 1から供給された 2つのビッ ト系 列からなる符号化デ一夕 D 22 , D 23を入力し、 これらの符号化デ一夕 D 2 2： D 23を構成する各ビッ トの順序を並べ替え、 生成した 2つのビッ ト系列からな るィンタ一リーブデ一夕 D 24 , D 2 5を後段の畳み込み符号化器 33に供給す る。
畳み込み符号化器 33は、 ィン夕一リーバ 32から供給される 2ビッ トのイン 夕一リーブデータ D 24 , D 2 5を入力すると、 これらのインタ一リーブデータ D 24 , D 25に対して畳み込み演算を行い、 演算結果を 3ビッ トの出力デ一夕 D 2 6 , D 27 , D 28として外部に出力する。 すなわち、 畳み込み符号化器 3 3は、 内符号の符号化として符号化率が " 2/3" の畳み込み演算を行い、 出力 データ D 2 6 , D 2 7 , D 28を外部に出力する。
このような符号化装置 1 ' ' は、 畳み込み符号化器 3 1により外符号の符号化 として符号化率が " 1/2" の畳み込み演算を行い、 畳み込み符号化器 33によ り内符号の符号化として符号化率が "2/3" の畳み込み演算を行うことによつ て、 全体として、 符号化率が " （ 1/2) X (2/3) = 1/3" の縦列連接畳 み込み演算を行う。 この符号化装置 1 ' ' により符号化されたデータは、 図示し ない変調器により所定の変調方式に基づいて信号点のマツビングが行われ、 無記 憶通信路 2を介して受信装置に出力される。
一方、 符号化装置 1 ' ' による符号の復号を行う復号装置 3 ' ' としては、 図 9に示すように、 軟出力復号を行う 2つの軟出力復号回路 34 , 36と、 入力し たデータの順序を元に戻すディンタ一リーバ 3 5と、 入力したデータの順序を並 ベ替えるインターリーバ 3 7とを備えるものがある。 この復号装置 3， ' は、 無 記憶通信路 2上で発生したノイズの影響により軟入力とされる受信値 D 29から 符号化装置 1 ' ' における入力データ D 2 1を推定し、 復号データ D 3 6として 出力する。
軟出力復号回路 34は、 符号化装置 1 ' ' における畳み込み符号化器 33に対 応して備えられるものであり、 L 0 g— B C J Rに基づく MAP復号を行う。 軟 出力復号回路 34は、 軟入力の受信値 D 29を入力するとともに、 インタ一リー パ 37から出力された軟入力の情報ビッ 卜に対する事前確率情報 D 3 0を入力し、 これらの受信値 D 29と事前確率情報 D 30とを用いて、 L o g— B C JRアル ゴリズムに基づく MAP復号を行い、 内符号の軟出力復号を行う。 そして、 軟出 カ復号回路 34は、 符号の拘束条件により求められる情報ビッ トに対する外部情 報 D 3 1を生成し、 この外部情報 D 3 1を後段のディン夕ーリーバ 3 5に軟出力 として出力する。 なお、 この外部情報 D 3 1は、 符号化装置 1， ' におけるィン ターリーバ 32によりィン夕一リーブされたィンタ一リーブデータ D 24, D 2 5に対応するものである。
ディン夕一リーバ 3 5は、 符号化装置 1， ， におけるィン夕一リ一パ 32によ りィンターリーブされたィン夕一リーブデ一夕 D 24， D 2 5のビッ ト配列を、 それそれ、 元の符号化データ D 2 2， D 23のビヅ ト配列に戻すように、 軟出力 復号回路 34から出力される軟入力の外部情報 D 3 1にディンターリーブを施す < ディン夕ーリーバ 3 5は、 ディン夕一リーブして得られたデータを後段の軟出力 復号回路 36における符号ビッ トに対する事前確率情報 D 32として出力する。 軟出力復号回路 36は、 符号化装置 1 ' ' における畳み込み符号化器 3 1に対 応して備えられるものであり、 L o g— B CJRに基づく MAP復号を行う。 軟 出力復号回路 36は、 ディンターリーバ 3 5から出力された軟入力の符号ビッ ト に対する事前確率情報 D 32を入力するとともに、 値が "0" である情報ビッ ト に対する事前確率情報 D 33を入力し、 これらの事前確率情報 D 32， D 33を 用いて、 L 0 g— B C J Rアルゴリズムに基づく MAP復号を行い、 外符号の軟 出力復号を行う。 軟出力復号回路 3 6は、 符号の拘束条件により求められる外部 情報 D 34， D 3 5を生成し、 外部情報 D 34を復号データ D 36として外部に 出力するとともに、 外部情報 D 35をインタ一リーバ 37に軟出力として出力す る。
ィンタ一リーバ 37は、 軟出力復号回路 36から出力された軟入力である符号 ビッ トに対する外部情報 D 3 5に対して、 符号化装置 1 ' ' におけるインタ一リ —バ 32と同一の置換位置情報に基づいたィンタ一リーブを施す。 ィンタ一リー バ 37は、 イン夕一リーブして得られたデ一夕を軟出力復号回路 34における情 報ビッ トに対する事前確率情報 D 30として出力する。
このような復号装置 3 ' ' は、 符号化装置 1 ' ' における畳み込み符号化器 3 1， 33のそれそれに対応する軟出力復号回路 3 6 , 34を備えることによって、 復号装置 3 ' と同様に、 復号複雑度が高い符号を複雑度の小さい要素に分解し、 軟出力復号回路 34 , 36の間の相互作用により特性を逐次的に向上させること ができる。 復号装置 3 ' ' は、 受信値 D 2 9を受信すると、 所定の繰り返し回数 での繰り返し復号を行い、 この復号動作の結果得られた軟出力の外部情報に基づ いて、 復号データ D 3 6を出力する。
なお、 S CT CMによる符号化を行う符号化装置は、 符号化装置 1 ' ' の最終 段に、 例えば 8 P S K変調方式による変調を行う変調器を備えることによって実 現することができる。 また、 S C T CMによる符号の復号を行う復号装置は、 復 号装置 3 ' ' と同様の構成で実現することができ、 受信値として、 同相成分及び 直交成分のシンポルを直接入力することになる。
2. 要素復号器の詳細
本発明の実施の形態として示す復号装置 3は、 図 7中破線部又は図 9中破線部 に示すように、 軟出力復号回路とィンタ一リーバ若しくはディン夕一リーバとを 少なく とも含むモジュールを上述した要素復号器とし、 複数の要素復号器を連接 して PCCC、 S CCC、 TTCM又は S CT CMのうち、 任意の符号を復号す るものである。 ここで、 デインタ一リーバは、 インタ一リーバと逆の置換位置情 報に基づいてデータを並べ替えるものであることから、 ィン夕一リ一パの 1形態 として擬制することができる。 そこで、 要素復号器としては、 軟出力復号回路と ィンターリーバとを備えるものであればよく、 ィン夕一リーブ処理とディンター リーブ処理とを、 ィン夕ーリーバとディンタ一リーバとの機能の切り替えを行う ことで実現することができる。 そこで、 以下では、 特に区別を要しない場合には、 ィンタ一リーバはディンターリーバの機能を併有するものとして説明する。
さて、 このような復号装置 3における要素復号器について、 以下詳細に説明す る。 なお、 以下では、 必要に応じて、 符号化装置 1における各要素符号化器が備 えるシフ トレジスタの内容を表す M個のステート （遷移状態） を m (0 , 1， ·
• ·， M— 1) で表し、 時刻 tのステートを S tで表す。 さらに、 1タイムスロッ トに kビッ トの情報が入力されるものとすると、 時刻 tにおける入力を i t =
( i ti, i t2, · · · , i tk) で表し、 入力系統を I Λ= ( i i, ± 2 , ·
• · , ± τ) で表す。 このとき、 ステート m， からステート mへの遷移がある場 合には、 その遷移に対応する情報ビッ トを i (m， ， m) = ( i！ (m， ， m) ， i 2 (m， ， m) ， · · · , i k (m' , m) ) で表す。 さらにまた、 1タイムス 口ッ 卜に nビッ トの符号が出力されるものとすると、 時刻 tにおける出力を X t = ( X t l , X t 2 , · · · ， X t n) で表し、 出力系統を X 1 T = ( X 1 , X 2 ,
• · · ， τ) で表す。 このとき、 ステート m， からステ一ト mへの遷移がある 場合には、 その遷移に対応する符号ビッ トを： x: (m， , m) = (x！ (m， ， m) ， x 2 (m， ， m) ， · · · ， χη (m， , m) ) で表す。 また、 無記憶通信 路 2は、 ： !τを入力とし、 Υ Λを出力するものとする。 ここで、 1タイムス ロッ トに ηビッ トの受信値が出力されるものとすると、 時刻 tにおける出力を y t = ( y 1 1 , y t2 , · · ·， ytn) で表し、 Υ Λ= ( y y 2 , · · ·， y
T) で表す。
2— 1 要素復号器の全体構成
ここでは、 要素復号器の全体構成について、 図 1 0乃至図 1 2を用いて説明す る。
図 1 0に概略を示す要素復号器 50は、 大規模集積回路 （Large- Scale Integ rated circuit；以下、 L S Iと記す。 ） として各部を単一半導体基板に集積させ、 1チップとして構成される。 要素復号器 50は、 各部を制御する制御回路 60と、 復号する受信値を選択する復号受信値選択回路 70と、 フレームの先頭を検出す るエッジ検出回路 80と、 軟出力復号を行う軟出力復号回路 9 0と、 入力したデ —夕の順序を並べ替えるィンターリーバ 1 00と、 このィンターリーバ 1 00が 参照する置換先のァドレスデータを保持するァドレス用記憶回路 1 1 0と、 1 0 個のセレクタ 1 2 0 !， 1 2 02 , 1 2 03 , 1 2 04 , 1 2 05 , 1 206, 1 2 0 7 , 1 208, 1 2 09, 1 2 0！。と、 システムの検証のために用いられる信号線 1 30とを備える。
ここで、 同図に示す要素復号器 50の左半分部分の詳細を図 1 1に示し、 右半 分部分の詳細を図 1 2に示す。
制御回路 60は、 復号受信値選択回路 70、 軟出力復号回路 90、 インターリ —ノ 1 00、 アドレス用記憶回路 1 1 0、 及び、 9個のセレクタ 1 202， 1 2 0 3 , 1 2 04 , 1 2 05, 1 2 0 1 2 0 τ, 1 2 08) 1 2 09 , 1 20 !。に対して、 それそれ、 各種情報を生成して供給するとともに、 ァドレス用記憶回路 1 1 0か らの情報を受け取り、 各部の動作を制御する。
具体的には、 制御回路 60は、 復号受信値選択回路 70に対して、 受信値 R (受信値 TR) のうち、 復号すべき受信値である復号受信値 T S Rを選択させる ための受信値選択情報 CR Sを生成して供給する。
また、 制御回路 60は、 軟出力復号回路 90に対して、 受信値 Rとして入力さ れるデータが、 実際には受信値又は外部情報のいずれであるのか、 さらには、 符 号化装置 1が T T CMや S CT CMによる符号化を行うものであった場合におけ る I/Q値であるのか、 といった受信値 Rの形式を示す受信値形式情報 CRT Y と、 事前確率情報がビッ ト単位で入力されるのかシンボル単位で入力されるのか、 といった事前確率情報の形式を示す事前確率情報形式情報 CAP Pと、 符号化装 置 1における要素符号化器の符号化率を示す符号化率情報 CR ATと、 符号化装 置 1における要素符号化器の生成行列を示す生成行列情報 CGと、 符号化装置 1 が T T CMや S C T CMによる符号化を行うものであった場合における信号点の 配置を示す信号点配置情報 C S I Gとを生成して供給する。
さらに、 制御回路 60は、 ィンタ一リーバ 1 00に対して、 いかなるィン夕一 リーブを行うかの種別を示すィン夕一リーバタイプ情報 C I NTと、 ィンタ一リ —ブ長を示すィンタ一リーブ長情報 C I N Lと、 後述するように複数シンボル間 で順序を相互に置換するための入出力置換情報といった当該ィン夕一リーバ 1 0 0の処理内容に関するィン夕一リ一バ入出力置換情報 C I PTと、 符号の終結位 置を示す終結位置情報 CNF Tと、 符号の終結期間を示す終結期間情報 CNF L と、 符号の終結ステートを示す終結ステート情報 CNFDと、 符号がパンクチヤ されている場合におけるパンクチヤ周期を示すパンクチヤ周期情報 CNE Lと、 パンクチヤパターンを示すパンクチヤパターン情報 CNE Pとを生成して供給す る。 また、 制御回路 60は、 ィンタ一リーバ 1 00に対して、 後述する動作モ一 ドを示す動作モード情報 CB Fを生成して供給する。
さらにまた、 制御回路 60は、 アドレス用記憶回路 1 1 0にインタ一リーバ 1 00が参照する置換先のァドレスデータを書き込む場合には、 このァドレス用記 憶回路 1 1 0対して、 インターリーバタイブ情報 C I NTと、 ァドレス用記憶回 路 1 1 0のァドレスを示すァドレス C I ADと、 ィンターリーバ 1 00が参照す る置換先のァドレスデータである書き込みデータ C I WDとを供給する。
また、 制御回路 60は、 6個のセレクタ 1 202， 1 2 03 , 1 204 , 1 205j 1 20 a , 1 207に対して、 動作モード情報 CB Fを供給するとともに、 3つの セレクタ 1 208， 1 2 09 , 1 2 0 i。に対して、 後述する検証モードであるか否 かを示す検証モ一ド情報 CTHRを供給する。
一方、 制御回路 60は、 アドレス用記憶回路 1 1 0に保持されているインター リーバ 1 0 0が参照する置換先のァドレスデ一夕である読み出しァドレスデ一夕 ADAを入力する。 このような制御回路 6 0は、 復号受信値選択回路 7 0、 軟出力復号回路 9 0、 インターリ一ノ 1 0 0、 及び、 セレクタ 1 2 02, 1 2 0 1 2 0 1 2 05, 1 2 0 β, 1 2 0 1 2 0 s, 1 2 0 s, 1 2 0 i。に対して、 生成した各種情報を 供給し、 各部の動作を制御するとともに、 ァドレス用記憶回路 1 1 0に対するァ ドレスデータの書き込み制御 · 動作等を行う。
復号受信値選択回路 7 0は、 後述するように、 任意の符号の復号を行うために 設けられるものであって、 制御回路 6 0から供給される受信値選択情報 CR Sに 基づいて、 入力された受信値 T Rのうち、 復号受信値 T S Rを選択する。 復号受 信値選択回路 7 0は、 選択した復号受信値 T S Rを軟出力復号回路 9 0に供給す る。
具体的には、 復号受信値選択回路 7 0は、 例えば受信値 TRが 6系統の受信値 T R O , TR 1 , TR 2 , T R 3 , TR 4 , T R 5からなり、 このうち 4系統の 受信値を復号受信値 T S R 0 , T S R 1 , T S R 2， T S R 3 として選択するも のとすると、 例えば図 1 3に示すように、 4つのセレクタ 7 1 ， 7 2， 7 3 , 7 4を有するものとして実現することができる。 このとき、 制御回路 6 0から供給 される受信値選択情報 C R Sは、 各セレクタ 7 1 , 7 2， 7 3 , 7 4に対して個 別に与えられ、 4系統の受信値選択情報 CR S 0 , CR S 1 , CR S 2 , CR S 3からなる。
すなわち、 セレクタ 7 1は、 受信値選択情報 CR S 0に基づいて、 受信値 T R 0， T R 1 , T R 2 , T R 3 , T R 4 , T R 5のうち、 所定の受信値を選択し、 復号受信値 T S R 0として軟出力復号回路 9 0に供給する。
また、 セレクタ 7 2は、 受信値選択情報 CR S 1に基づいて、 受信値 TR 0 , TR 1 , T R 2 , TR 3 , TR 4， T R 5のうち、 所定の受信値を選択し、 復号 受信値 T S R 1 として軟出力復号回路 9 0に供給する。
さらに、 セレクタ 7 3は、 受信値選択情報 C R S 2に基づいて、 受信値 TR 0， T R 1 , T R 2 , T R 3 , TR 4， T R 5のうち、 所定の受信値を選択し、 復号 受信値 T S R 2 として軟出力復号回路 9 0に供給する。
そして、 セレクタ 7 4は、 受信値選択情報 CR S 3に基づいて、 受信値 TR 0， T R 1 , T R 2， T R 3 , T R 4 , T R 5のうち、 所定の受信値を選択し、 復号 受信値 T S R 3として軟出力復号回路 9 0に供給する。
このように、 復号受信値選択回路 70は、 制御回路 60から供給される受信値 選択情報 CR Sに基づいて、 復号受信値 T SRを選択し、 軟出力復号回路 9 0に 供給する。
エッジ検出回路 8 0は、 外部から供給されるインタ一リーブの開始位置、 すな わち、 フレームの先頭を示すインタ一リーブ開始位置信号 I L S (インタ一リ一 ブ閧始位置信号 T I L S) を入力し、 入力される受信値 TRを構成するフレーム の先頭を検出する。 エッジ検出回路 80は、 検出したフレームの先頭を示すエツ ジ信号 TE I L Sを軟出力復号回路 9 0及びセレクタ 1 205に供給する。
具体的には、 エッジ検出回路 80は、 例えば図 1 4に示すように、 レジスタ 8 1と、 ANDゲート 82とを有するものとして実現することができる。
レジスタ 8 1は、 例えば 1ビッ トからなるィンターリーブ閧始位置信号 T I L Sを 1クロックだけ保持する。 レジスタ 8 1は、 保持した遅延インターリーブ閧 始位置信号 T I L SDを ANDゲート 8 2に供給する。
ANDゲート 8 2は、 インタ一リーブ開始位置信号 T I L Sと、 レジスタ 8 1 から供給される 1クロック前のィン夕一リーブ開始位置信号 T I L Sである遅延 ィンターリーブ開始位置信号 T I L SDを反転したデータとの論理積をとる。 A NDゲ一ト 82は、 得られた論理積をエツジ信号 T E I L Sとして軟出力復号回 路 9 0及びセレクタ 1 2 05に供給する。
すなわち、 エッジ検出回路 80は、 例えば外部から供給されるインターリーブ 開始位置信号 T I L Sが "0" から " 1 " へと切り替わることを検出すればよく、 ANDゲ一ト 82による論理積をとることによって、 受信値 TRを構成するフレ —ムの先頭が入力されたことを検出することができる。
軟出力復号回路 9 0は、 復号受信値選択回路 7 0から供給される復号受信値 T SRと、 事前確率情報として外部から供給される外部情報又はインタ一リーブデ —夕 EXT (外部情報又はインタ一リーブデータ T EXT) とを用いて、 L o g — B C J Rアルゴリズムに基づく MAP復号を行う。
このとき、 軟出力復号回路 90は、 制御回路 60から供給される受信値形式情 報 CRTYと、 事前確率情報形式情報 C APPと、 符号化率情報 CRATと、 生 成行列情報 CGと、 必要に応じて信号点配置情報 C S I Gとの他、 外部から供給 されるパンクチヤパターンを示す消去情報 E R S (消去情報 TER S) 及び事前 確率情報消去情報 E A P (事前確率情報消去情報 TE AP) と、 符号の終結時刻 を示す終結時刻情報 TNP (終結時刻情報 TTNP) と、 終結ステートを示す終 結ステート情報 TNS (終結ステート情報 T TN S) とを用いて、 復号処理を行
Ό。
軟出力復号回路 9 0は、 復号処理の結果得られた軟出力 SO L及び外部情報 S OEをセレクタ 1 2 0 ,に供給する。 このとき、 軟出力復号回路 90は、 外部から 供給される出力データ選択制御信号 I TM (出力データ選択制御信号 C I TM) に基づいて、 情報シンポル又は情報ビッ トに対する情報と符号シンポル又は符号 ビッ トに対する情報とを選択的に出力する。 また、 軟出力復号回路 9 0は、 硬判 定をした場合には、 復号値である軟出力を硬判定して得られた復号値硬判定情報 S D H及び受信値を硬判定して得られた受信値硬判定情報 S RHを外部に出力す る。 このときも、 軟出力復号回路 9 0は、 出力データ選択制御信号 C I TMに基 づいて、 情報シンポル又は情報ビッ トに対する情報と符号シンポル又は符号ビッ トに対する情報とを選択的に出力する。
また、 軟出力復号回路 90は、 後述するように、 受信値 TR、 外部情報又はィ ンターリーブデータ TEXT、 及び、 エッジ検出回路 80から供給されるエッジ 信号 TE I L Sを、 それそれ、 遅延させることもできる。 この場合、 軟出力復号 回路 90は、 受信値 TRを遅延させた遅延受信値 SDRをセレクタ 1 203, 1 2 06に供給し、 外部情報又はィン夕ーリーブデータ TEXTを遅延させた遅延外部 情報 SDEXをセレクタ 1 202に供給し、 エッジ信号 T E I L Sを遅延させた遅 延エッジ信号 SD I L Sをセレクタ 1 205に供給する。
なお、 軟出力復号回路 90の詳細については "2— 2" において述べる。
イン夕一リーバ 1 00は、 セレクタ 1 2 04から供給されたデ一夕 T I Iに対し て、 図示しない符号化装置 1におけるィン夕一リーバと同一の置換位置情報に基 づいたインタ一リーブ、 若しくは、 符号化装置 1におけるイン夕一リーバにより インタ一リーブされたィン夕ーリーブデータのビッ ト配列を元のデータのビッ ト 配列に戻すようなディンターリーブを施す。 このとき、 イン夕一リーバ 1 00は、 外部から供給されるィンターリーブモ一ド信号 D I N (ィンターリーブモ一ド信 号 CD I N) に基づいて、 インタ一リーバ又はディンターリーバとして機能する。 ィンタ一リーバ 1 00は、 セレクタ 1 2 05から供給されるィ ン夕一リーブ開始 位置信号 T I Sを入力すると、 アドレス用記憶回路 1 1 0に対して、 ァドレスデ —夕 I AAを与えてァドレスを指定することによって、 当該ァドレス用記憶回路 1 1 0に保持されているァドレスデータを読み出しァドレスデータ AD Aとして 読み出し、 この読み出しアドレスデータ ADAに基づいて、 インタ一リーブ又は ディンタ一リーブを行う。 このとき、 インタ一リーバ 1 00は、 制御回路 60か ら供給されるイン夕一リーバタイプ情報 C I NTと、 ィン夕一リーブ長情報 C I NLと、 インタ一リーバ入出力置換情報 C I P Tとを用いて、 インターリーブ又 はディンターリーブを行う。 ィンタ一リーバ 1 00は、 ィン夕ーリーブ又はディ ンターリーブして得られたィン夕一リーバ出力データ 1 10をセレクタ 1 207に 供給する。
また、 インタ一リーバ 1 00は、 後述するように、 セレクタ 1 203から供給さ れる受信値 TR又は遅延受信値 SDRのうちのいずれか一方のデータ TD Iを遅 延させることもできる。 このとき、 イン夕一リーバ 1 00は、 制御回路 60から 供給される動作モード情報 CB Fに基づいて、 データ TD Iを遅延させる。 イン ターリーバ 1 00は、 デ一夕 TD Iを遅延させて得られたィンタ一リーブ長遅延 受信値 I DOをセレクタ 1 206に供給する。
さらに、 イン夕一リ一バ 1 00は、 後述するように、 制御回路 60から供給さ れる終結位置情報 CNF Tと、 終結期間情報 CNF Lと、 終結ステート情報 CN FDと、 パンクチヤ周期情報 CNE Lと、 パンクチヤパターン情報 CNE Pとに 基づいて、 当該要素復号器を複数連接した場合において、 次段の要素復号器にお ける符号の終結時刻及び終結ステートを示す終結時刻情報 I G T及び終結ステー ト情報 I G Sと、 符号のパンクチヤ位置を示す消去位置情報 I GE及びインタ一 リ一パ無出力位置情報 I NOとを生成する。 これと同時に、 インタ一リーバ 1 0 0は、 セレクタ 1 205から供給されるィン夕ーリーブ開始位置信号 T I Sを遅延 させ、 遅延インターリーブ開始位置信号 I D Sを生成する。 ィンタ一リーバ 1 0 0は、 生成した終結時刻情報 I GT、 終結ステート情報 I G S、 消去位置情報 I GE、 インターリーバ無出力位置情報 I N〇、 及び、 遅延インターリーブ開始位 置信号 I D Sを、 生成次段情報として、 フレームの先頭に同期させ、 セレクタ 1 2 0 i。に供給する。
なお、 ィンタ一リーバ 1 00の詳細については "2— 3" において述べる。 アドレス用記憶回路 1 1 0は、 図示しないが、 例えば、 複数バンクの RAM (Random Access Memory) や選択回路等を有し、 インターリーバ 1 00によるィ ン夕一リーブ又はディンタ一リーブの際に参照されるデ一夕の置換位置情報をァ ドレスデータとして保持する。 このァドレス用記憶回路 1 1 0に保持されている アドレスデ一夕は、 インターリーバ 1 00により当該ァドレス用記憶回路 1 1 0 のアドレスがァドレスデ一夕 I A Aとして指定されることによって、 読み出しァ ドレスデータ ADAとして読み出される。 また、 ァドレス用記憶回路 1 1 0に対 するアドレスデータの書き込みは、 制御回路 60により行われ、 当該アドレス用 記憶回路 1 1 0のアドレスがアドレス C I ADとして指定されることによって、 ァドレスデータが書き込みデータ C IWDとして書き込まれる。 このようにする ことによって、 ァドレス用記憶回路 1 1 0には、 任意のィン夕一リーブのパター ンを書き込むことができる。 なお、 ァドレス用記憶回路 1 1 0は、 インタ一リ一 ノヽ' 1 00の内部に備えるようにしてもよい。 すなわち、 要素復号器 50は、 イン 夕一リーバ 1 00とァドレス用記憶回路 1 1 0との両者を以て、 ィン夕一リーブ 処理又はディンタ一リーブ処理を行う。
セレクタ 1 20：は、 出力データ選択制御信号 C I TMに基づいて、 軟出力復号 回路 90から供給される軟出力 S 0 Lと外部情報 S 0 Eとのうち、 いずれか一方 を選択し、 データ T LXとしてセレクタ 1 202に供給する。 すなわち、 セレクタ 1 20 tは、 軟出力復号回路 9 0が、 繰り返し復号における過程で外部情報を出力 すべきものであるのか、 或いは、 最終結果としての軟出力を出力すべきものであ るのかを、 決定するために設けられるものである。
セレクタ 1 202は、 動作モード情報 C B Fに基づいて、 軟出力復号回路 9 0か ら供給される遅延外部情報 SDEXと、 セレクタ 1 2 0 !から供給されるデータ T LXとのうち、 いずれか一方を選択し、 データ TD LXとして、 セレクタ 1 20 4 , 1 207に供給する。 ここで、 要素復号器 5 0の動作モードについて説明する。 要素復号器 5 0は、 例えば 6つの動作モ一ドを有する。 第 1 には、 軟出力復号回路 9 0及びイン夕一 リーバ 1 0 0が、 それそれ、 通常の軟出力復号処理及びイン夕一リーブ処理を行 ぅモ一ドである。 第 2には、 軟出力復号回路 9 0のみが通常の軟出力復号処理を 行うモードである。 第 3には、 ィンタ一リーバ 1 0 0のみが通常のィンターリー ブ処理を行うモードである。 第 4には、 軟出力復号回路 9 0及びィンタ一リーバ 1 0 0が、 それそれ、 通常の軟出力復号処理及びインタ一リーブ処理を行わずに、 遅延回路として機能するモードである。 第 5には、 軟出力復号回路 9 0のみが通 常の軟出力復号処理を行わずに、 遅延回路として機能するモードである。 第 6に は、 インターリーバ 1 0 0のみが通常のィンタ一リーブ処理を行わずに、 遅延回 路として機能するモードである。 これらの動作モードは、 制御回路 6 0により決 定され、 動作モード情報 C B Fとして各部に供給される。 以下では、 必要に応じ て、 第 1のモード乃至第 3のモードを通常モードと総称し、 第 4のモード乃至第 6のモードを遅延モードと総称する。
具体的には、 セレクタ 1 2 0 2は、 動作モード情報 C B Fが、 軟出力復号回路 9 0が要する処理時間と同時間の遅延、 ィン夕一リーバ 1 0 0が要する処理時間と 同時間の遅延、 又は、 軟出力復号回路 9 0及びインターリーバ 1 0 0が要する処 理時間と同時間の遅延のいずれかを行うべき遅延モードを示すものであった場合 には、 遅延外部情報 S D E Xを選択して出力し、 動作モード情報 C B Fが、 軟出 カ復号回路 9 0及び/又はイン夕一リーバ 1 0 0による遅延を行わず、 軟出力復 号回路 9 0及び/又はィンタ一リーバ 1 0 0による処理を行う通常モ一ドを示す ものであった場合には、 データ T L Xを選択して出力する。 すなわち、 セレクタ 1 2 0 2は、 要素復号器 5 0の動作モードが遅延モードであるのか、 或いは、 通常 モードであるのかを、 決定するために設けられるものであり、 各動作モードに応 じて、 出力するデ一夕を選択する。
セレクタ 1 2 0 3は、 動作モ一ド情報 C B Fに基づいて、 受信値 T Rと、 軟出力 復号回路 9 0から供給される遅延受信値 S D Rとのうち、 いずれか一方を選択し、 デ一夕 T D I としてイン夕一リ一バ 1 0 0に供給する。 具体的には、 セレクタ 1 2 0 3は、 動作モード情報 C B Fが、 インタ一リーバ 1 0 0による処理のみを行う 通常モ一ド、 又は、 ィンタ一リーバ 1 0 0が要する処理時間と同時間の遅延を行 うべき遅延モードを示すものであった場合には、 受信値 T Rを選択して出力し、 動作モード情報 C B Fが、 それ以外の通常モード又は遅延モードを示すものであ つた場合には、 遅延受信値 S D Rを選択して出力する。 すなわち、 セレクタ 1 2 0 3は、 ィン夕一リーバ 1 0 0に入力されるデータとして、 軟出力復号回路 9 0に よる軟出力復号処理又は軟出力復号回路 9 0が要する処理時間と同時間の遅延を 行ったものを用いるか否かを決定するために設けられるものであり、 各動作モ一 ドに応じて、 出力するデータを選択する。
セレクタ 1 2 0 4は、 動作モード情報 C B Fに基づいて、 外部情報又はィン夕一 リーブデ一夕 T E X Tと、 セレクタ 1 2 0 2から供給されるデータ T D L Xとのう ち、 いずれか一方を選択し、 データ T I I としてィンターリーバ 1 0 0に供給す る。 具体的には、 セレクタ 1 2 0 4は、 動作モード情報 C B Fが、 ィン夕一リーバ 1 0 0に る処理のみを行う通常モード、 又は、 ィン夕一リーバ 1 0 0が要する 処理時間と同時間の遅延を行うべき遅延モードを示すものであった場合には、 外 部情報又はインタ一リーブデ一夕 T E X Tを選択して出力し、 動作モード情報 C B Fが、 それ以外の通常モード又は遅延モードを示すものであった場合には、 デ —タ T D L Xを選択して出力する。 すなわち、 セレクタ 1 2 0 4は、 インタ一リー ノ、' 1 0 0に入力されるデータとして、 軟出力復号回路 9 0による軟出力復号処理 又は軟出力復号回路 9 0が要する処理時間と同時間の遅延を行ったものを用いる か否かを決定するために設けられるものであり、 各動作モードに応じて、 出力す るデータを選択する。
セレクタ 1 2 0 5は、 動作モード情報 C B Fに基づいて、 エッジ検出回路 8 0か ら供給されるエッジ信号 T E I L Sと、 軟出力復号回路 9 0から供給される遅延 エッジ信号 S D I L Sとのうち、 いずれか一方を選択し、 インタ一リーブ開始位 置信号 T I Sとしてインタ一リーバ 1 0 0に供給する。 具体的には、 セレクタ 1 2 0 5は、 動作モード情報 C B Fが、 イン夕一リ一バ 1 0 0による処理のみを行う 通常モード、 又は、 インタ一リーバ 1 0 0が要する処理時間と同時間の遅延を行 うべき遅延モードを示すものであった場合には、 エッジ信号 T E I L Sを選択し て出力し、 動作モード情報 C B Fが、 それ以外の通常モード又は遅延モードを示 すものであった場合には、 遅延エッジ信号 S D I L Sを選択して出力する。 すな わち、 セレクタ 1 2 0 5は、 イン夕一リーノ 1 0 0に入力されるデータとして、 軟 出力復号回路 9 0による軟出力復号処理又は軟出力復号回路 9 0が要する処理時 間と同時間の遅延を行ったものを用いるか否かを決定するために設けられるもの であり、 各動作モードに応じて、 出力するデ一夕を選択する。
セレクタ 1 2 0 βは、 動作モード情報 C B Fに基づいて、 軟出力復号回路 9 0か ら供給される遅延受信値 S D Rと、 インタ一リーバ 1 0 0から供給されるインタ 一リーブ長遅延受信値 I D Oとのうち、 いずれか一方を選択し、 遅延受信値 T D Rとしてセレクタ 1 2 0 8に供給する。 具体的には、 セレクタ 1 2 0 6は、 動作モ —ド情報 C B Fが、 軟出力復号回路 9 0による処理のみを行う通常モード、 又は、 軟出力復号回路 9 0が要する処理時間と同時間の遅延を行うべき遅延モードを示 すものであった場合には、 遅延受信値 S D Rを選択して出力し、 それ以外の通常 モ一ド又は遅延モ一ドを示すものであった場合には、 ィンタ一リーブ長遅延受信 値 I D Oを選択して出力する。 すなわち、 セレクタ 1 2 0 6は、 出力すべきデータ として、 インターリーバ 1 0 0によるィンタ一リーブ処理又はイン夕一リーバ 1 0 0が要する処理時間と同時間の遅延を行ったものを用いるか否かを決定するた めに設けられるものであり、 各動作モードに応じて、 出力するデ一夕を選択する。 セレクタ 1 2 0 7は、 動作モード情報 C B Fに基づいて、 ィンタ一リーバ 1 0 0 から供給されるィン夕一リーバ出力データ I I 0と、 セレクタ 1 2 0 2から供給さ れるデータ T D L Xとのうち、 いずれか一方を選択し、 軟出力 T S Oとしてセレ クタ 1 2 0 9に供給する。 具体的には、 セレクタ 1 2 0 7は、 動作モード情報 C B Fが、 軟出力復号回路 9 0による処理のみを行う通常モード、 又は、 軟出力復号 回路 9 0が要する処理時間と同時間の遅延を行うべき遅延モードを示すものであ つた場合には、 デ一夕 T D L Xを選択して出力し、 それ以外の通常モード又は遅 延モ一ドを示すものであった場合には、 ィンタ一リーバ出力デ一夕 I I 0を選択 して出力する。 すなわち、 セレクタ 1 2 0 7は、 出力すべきデータとして、 イン夕 一リーバ 1 0 0によるィン夕一リーブ処理又はィンターリーバ 1 0 0が要する処 理時間と同時間の遅延を行ったものを用いるか否かを決定するために設けられる ものであり、 各動作モードに応じて、 出力するデ一夕を選択する。 セレクタ 1 208は、 検証モード情報 C THRに基づいて、 セレクタ 1 2 06か ら供給される遅延受信値 TDRと、 信号線 1 30により伝送されてくるスルー信 号とのうち、 いずれか一方を選択し、 遅延受信値 TRNとして外部に出力する。 なお、 遅延受信値 TRNは、 遅延受信値 RNとして出力される。 すなわち、 セレ クタ 1 2 08は、 次段の要素復号器に対する遅延受信値を出力するのか、 システム の検証を行うのかを、 決定するために設けられるものである。
セレクタ 1 209は、 検証モード情報 C T HRに基づいて、 セレクタ 1 20マか ら供給される軟出力 T S 0と、 信号線 1 30により伝送されてくるスル一信号と のうち、 いずれか一方を選択し、 軟出力 T I NTとして外部に出力する。 なお、 この軟出力 T I NTは、 軟出力 I NTとして出力される。 すなわち、 セレクタ 1 209は、 次段の要素復号器に対する軟出力を出力するのか、 システムの検証を行 うのかを、 決定するために設けられるものである。
セレクタ 1 20 。は、 検証モ一ド情報 C THRに基づいて、 ィン夕一リーバ 1 00から供給される終結時刻情報 I GT及び終結ステート情報 I G Sと、 消去位 置情報 I GE及びィンタ一リーバ無出力位置情報 I NOと、 遅延ィン夕一リーブ 開始位置信号 I D Sとからなる生成次段情報と、 信号線 1 30により伝送されて くるスルー信号とのうち、 いずれか一方を選択し、 次段終結時刻情報 T TNPN 及び次段終結ステ一ト情報 TTNSNと、 次段消去位置情報 T E R S N及び次段 事前確率情報消去情報 T E APNと、 次段インタ一リーブ開始位置信号 T I L S Nとして外部に出力する。 なお、 これらの次段終結時刻情報 T TNPN、 次段終 結ステート情報 TTNSN、 次段消去位置情報 TER SN、 次段事前確率情報消 去情報 TEAPN、 及び、 次段インターリーブ開始位置信号 T I L SNは、 それ それ、 次段終結時刻情報 TNPN、 次段終結ステート情報 TN SN、 次段消去位 置情報 ER SN、 次段事前確率情報消去情報 E A PN、 及び、 次段イン夕一リ一 ブ閧始位置信号 I L SNとして出力される。 すなわち、 セレクタ 1 2 0！。は、 次 段の要素復号器に対する次段情報を出力するのか、 システムの検証を行うのかを、 決定するために設けられるものである。
信号線 1 30は、 後述するように、 主に、 複数の要素復号器 50を連接するこ とにより上述した復号装置 3 ' ， 3， ' と同様の復号装置 3を構成した場合にお けるシステムの検証を行うために用いられるものである。 信号線 1 30は、 受信 値 TR、 外部情報又はイン夕一リーブデータ TEXT、 消去情報 TER S、 事前 確率情報消去情報 T E AP、 終結時刻情報 TTNP、 終結ステート情報 T TN S、 及び、 ィンタ一リーブ開始位置信号 T I L Sのそれそれを伝送するための信号線 を束ねて構成され、 これらの信号をセレクタ 1 208， 1 2 0 s, 1 20 i。に供給 する。
このような要素復号器 50は、 例えば、 図 7中破線部又は図 9中破線部に示し たように、 軟出力復号回路とィン夕一リーバ若しくはディンターリーバとを少な くとも含むモジュールと等価なものである。 この要素復号器 50は、 複数連接さ れることによって、 P C CC、 S CC C、 T T CM又は S C T CMのうち、 任意 の符号を復号することができる復号装置 3を構成することができる。 なお、 要素 復号器 50の全体に関する各種特徴については、 後述する "4. " においてさら に説明する。
以下、 軟出力復号回路 90及びィン夕一リーバ 1 00についてさらに詳細に説 明していく。
2 - 2 軟出力復号回路の詳細
まず、 軟出力復号回路 90について詳述する。 軟出力復号回路 90は、 図 1 5 に概略を示すように、 符号化装置 1における要素符号化器の符号情報を生成する 符号情報生成回路 1 5 1と、 符号化装置 1におけるパンクチヤパターンを示す内 部消去情報を生成する内部消去情報生成回路 1 5 2と、 符号化装置 1における終 結情報を生成する終結情報生成回路 1 5 3と、 復号処理のために入力されるべき 受信値と事前確率情報とを選択するとともに、 符号出力が存在しない位置を尤度 が "0" のシンポルに置き換える受信値及び事前確率情報選択回路 1 54と、 受 信デ一夕と遅延用のデータとをともに記憶する受信デ一夕及び遅延用記憶回路 1 5 5と、 第 1の対数尤度である対数尤度 Iァを算出する I ァ算出回路 1 56と、 符号化装置 1に応じて算出した対数尤度 Iァを分配する Iァ分配回路 1 57と、 第 2の対数尤度である対数尤度 Iひを算出する I ひ算出回路 1 58と、 第 3の対 数尤度である対数尤度 I ?を算出する I ?算出回路 1 59と、 算出した対数尤度 I を記憶する I ?記憶回路 1 60と、 対数軟出力 I人を算出する軟出力算出回 路 1 6 1と、 受信値と事前確率情報とを分離する受信値又は事前確率情報分離回 路 1 6 2と、 外部情報を算出する外部情報算出回路 1 6 3と、 対数軟出力 I入の 振幅を調整するとともに所定のダイナミックレンジにクリップ （clip) する振幅 調整及びクリップ回路 1 6 4と、 復号値である軟出力及び受信値を硬判定する硬 判定回路 1 6 5とを有する。
ここで、 同図に示す軟出力復号回路 9 0の左半分部分の詳細を図 1 6に示し、 右半分部分の詳細を図 1 Ίに示す。
符号情報生成回路 1 5 1は、 制御回路 6 0から供給される符号化率情報 CR A Tと生成行列情報 C Gとに基づいて、 符号化装置 1における要素符号化器の符号 情報を生成する。 具体的には、 符号情報生成回路 1 5 1は、 符号化装置 1におけ る要素符号化器の入力ビット数を示す入力ビット数情報 I Nと、 符号化装置 1に おける要素符号化器が畳み込み符号化器である場合に、 その畳み込み符号化器が いわゆるボーゼンクラフト （Wozencraft) 型であるかマッシイ （Massey) 型であ るかを示す型情報 WMと、 符号化装置 1における要素符号化器のシフ トレジスタ、 すなわち、 ステート （遷移状態） を表すメモリの数を示すメモリ数情報 MNと、 符号化装置 1における要素符号化器の状態遷移図であるトレリスにおいて、 各枝 に関する時間軸に沿った入出力情報を示す枝入出力情報 B I 0と、 符号化装置 1 における要素符号化器からの出力が存在しており、 対応する受信値が存在してい ることを表す出力位置の有効性を示す有効出力位置情報 P Eとを生成する。
ここで、 ポーゼンクラフト型の畳み込み符号化器とマッシイ型の畳み込み符号 化器とについて説明する。
ポーゼンクラフト型の畳み込み符号化器は、 遅延素子と組み合わせ回路とから なり、 遅延素子に対して時系列にデ一夕が保持されるものである。 ボーゼンクラ フト型の畳み込み符号化器の例としては、 例えば図 1 8に示すように、 4つのシ フ トレジスタ 2 0 1 t， 2 0 12 , 2 0 1 2 0 14と、 1 6個の排他的論理和回 路 2 0 2 2 0 22, 2 0 2 2 0 24, 2 0 25, 2 0 2 2 0 27, 2 0 28, 2 0 29, 2 0 210 , 2 0 211 , 2 0 2 , 2 0 2 i3, 2 0 2 M , 2 0 2 , 2 0 216及び 2 0個の ANDゲート G 0 [0 ] ， GB [ 0 ] ， GB [ 1 ] ， GB
[ 2 ] , GB [3 ] ， G 1 [0 ] , G 1 [ 1 ] ， G 1 [ 2 ] , G 1 [ 3] , G 1 [4] ， G 2 [0 ] , G 2 [ 1 ] , G 2 [ 2] , G 2 [ 3 ] ， G 2 [4] ， G 3 [ 0 ] , G 3 [ 1 ] ， G 3 [2 ] , G 3 [3] ， G 3 [4] で表される組み合わ せ回路とを有し、 符号化率が " 1 /4" の畳み込み演算を行うものがある。 なお、 この畳み込み符号化器において、 ANDゲート G O [ 0] ， GB [0 ] ， GB [ 1 ] , GB [ 2 ] , GB [3 ] , G 1 [ 0] , G 1 [ 1 ] , G 1 [ 2 ] , G 1 [ 3 ] , G 1 [4] ， G 2 [0 ] , G 2 [ 1 ] , G 2 [ 2 ] , G 2 [ 3 ] ， G 2 [4] , G 3 [ 0 ] ， G 3 [ 1 ] , G 3 [ 2 ] ， G 3 [ 3 ] , G 3 [4] は、 符 号構成により結線するか否かを示すものであり、 全ての ANDゲートが用いられ るわけではない。 すなわち、 この畳み込み符号化器は、 これらの ANDゲート G 0 [0 ] ， GB [ 0 ] ， GB [ 1 ] ， GB [2 ] ， GB [ 3] , G 1 [ 0] ， G 1 [ 1 ] ， G 1 [ 2 ] , G 1 [ 3] ， G 1 [4] ， G 2 [ 0] , G 2 [ 1 ] , G
2 [ 2 ] , G 2 [ 3] , G 2 [4] , G 3 [0] ， G 3 [ 1 ] ， G 3 [ 2 ] , G
3 [ 3 ] , G 3 [4] によって、 組み合わせ回路が変化し、 符号構成が変化する ものであって、 ステ一ト数が最大で "24 = 1 6" のポーゼンクラフト型の畳み込 み演算を行うことができるものである。 この畳み込み符号化器の生成行列 Gは次 式 （2 7 ) で表される。 次式 （2 7 ) において、 GB (D) ， G 1 (D) ， G 2
(D) ， G 3 (D) は、 それぞれ、 次式 （2 8 ) 乃至次式 （3 1 ) で表される。
G 1 (D) G 2 (D) G [D)
G GO
GB [D) GB (D) GB {D) (27)
GB(D) = I + GB[O]D + GB[I]D2 + GB [2]D2+ GB [S] D4 (28) Gl(D) = Gl [0] + Gl [11 D + Gl[2] £>2 + G 1 [3] D3 + G 1 [4]が (29)
G2 {D)
Figure imgf000055_0001
G2 [3]D3 + G2 [4] D* (30)
G3 (D) = G 3 [θ] + G 3 [l]D + G 3[2]D2 + G 3 [s] D3 + G3 [4] D4 (31)
また、 ポーゼンクラフト型の畳み込み符号化器の例としては、 例えば図 1 9に 示すように、 3つのシフトレジスタ 2 03 !, 2032, 2033と、 1 2個の排他 的論理和回路 2 04 2042 , 204 a , 2044, 2 045, 204 β , 204 7 , 2048, 2049 , 20410 , 2041 1 , 204 i 2及び 1 5個の A N Dゲ一ト G 1 [0] , G 1 [ 1 ] , G 1 [2] , G 1 [3] , G 1 [4] , G 2 [0] , G 2 [ 1 ] ， G 2 [2] , G 2 [3] ， G 2 [4] ， G 3 [0] ， G 3 [ 1 ] ， G 3 [2] , G 3 [3] ， G 3 [4] で表される組み合わせ回路とを有し、 符号 化率が "2/3" の畳み込み演算を行うものがある。 なお、 この畳み込み符号化 器においても、 ANDゲート G 1 [0] , G 1 [ 1 ] ， G 1 [ 2 ] , G 1 [3] ， G 1 [4] , G 2 [0] , G 2 [ 1 ] ， G 2 [2] , G 2 [3] , G 2 [4] ， G 3 [0] ， G 3 [ 1 ] ， G 3 [2] , G 3 [3] , G 3 [4] は、 符号構成に より結線するか否かを示すものであり、 全ての ANDゲートが用いられるわけで はなく、 組み合わせ回路が変化し、 符号構成が変化するものであって、 ステート 数が最大で "23 = 8" のポーゼンクラフト型の畳み込み演算を行うことができる ものである。 この畳み込み符号化器の生成行列 Gは次式 （32) で表される。 次 式 （32) において、 G i l (D) , G 2 1 (D) ， G 3 1 (D) , G 1 2 (D) ， G 22 (D) ， G 32 (D) は、 それそれ、 次式 （33) 乃至次式 （ 3 8) で表される。 G 11 [D] G21 [D) G 31(D)
G = (32) G 12 [D) G 22(D) G 32(D)
GII(D) = GI[O] +GI[I]D+GI [2]D2
(33)
G 21 ( ) = G 2 [θ] + G 2 [l] + G 2 [2] D2 (34)
G 31 (D) = G 3 [O] + G 3 [l] Z + G 3 [2] D1 (35)
G 12 ( ) = G 1 [3] + G 1 [4] D (36)
G22(i)) = G2[3] + G2[4]/) (37)
G 32 (Z) = G 3 [3] + G 3 [4] D (38)
一方、 マッシイ型の畳み込み符号化器は、 遅延素子と組み合わせ回路とからな り、 入力ビットのいずれかが組織成分としてそのまま出力される構成とされるも のであり、 遅延素子に対して時系列にデータが保持されないものである。 マツシ ィ型の畳み込み符号化器の例としては、 例えば図 2 0に示すように、 3つのシフ トレジス夕 20 5 ,, 20 5 , 2 0 53と、 4つの排他的論理和回路 2 0 6！ , 2 062, 20 63, 2 064及び 1 1個の ANDゲート GB [0] , GB [ 1 ] ， G B [2] , G 1 [0] , G 1 [ 1 ] , G 1 [2] , G 1 [3] ， G 2 [0] , G 2 [ 1 ] ， G 2 [ 2 ] ， G 2 [3] で表される組み合わせ回路とを有し、 符号化 率が "2/3" の畳み込み演算を行うものがある。 なお、 この畳み込み符号化器 においても、 ANDゲート GB [0] , GB [ 1 ] , GB [2 ] ， G 1 [0] , G 1 [ 1 ] ， G 1 [2] , G 1 [3] ， G 2 [0] ， G 2 [ 1 ] ， G 2 [2] ， G 2 [3] は、 符号構成により結線するか否かを示すものであり、 全ての AND ゲートが用いられるわけではなく、 組み合わせ回路が変化し、 符号構成が変化す るものであって、 ステート数が最大で "23= 8" のマッシイ型の畳み込み演算を 行うことができるものである。 この畳み込み符号化器の生成行列 Gは次式 （3 9 ) で表される。 次式 （39) において、 GB (D) , G 1 (D) ， G 2 (D) は、 それそれ、 次式 （40) 乃至次式 （42) で表される。
Figure imgf000057_0001
G B [D) = 1 + G
Figure imgf000057_0002
+ G B[l]D2 + G B [2] D3 (40) G I (D) = G\ [O] + G1 [I]D + G1[2]DZ + G1 [3] D3 (41)
G 2 (D) = G 2 [0] + G2[l]D + G 2[2]D2 + G 2 [3] D3 (42) また、 マッシイ型の畳み込み符号化器の例としては、 例えば図 2 1に示すよう に、 2つのシフ トレジスタ 207 2 072と、 3つの排他的論理和回路 2 08 1 , 2082， 2 083及び 1 1個の ANDゲート GB [0] ， GB [ 1 ] , G 1 [0] ， G 1 [ 1 ] ， G 1 [2] ， G 2 [ 0 ] , G 2 [ 1 ] , G 2 [2] ， G 3 [0] , G 3 [ 1 ] ， G 3 [2] で表される組み合わせ回路とを有し、 符号化率 が " 3/3" の畳み込み演算を行うものがある。 なお、 この畳み込み符号化器に おいても、 ANDゲート GB [0] ， GB [ 1 ] ， G 1 [0] ， G 1 [ 1] , G 1 [2] , G 2 [0] ， G 2 [ 1 ] , G 2 [2] , G 3 [0] , G 3 [ 1] ， G 3 [2] は、 符号構成により結線するか否かを示すものであり、 全ての ANDゲ —トが用いられるわけではなく、 組み合わせ回路が変化し、 符号構成が変化する ものであって、 ステート数が最大で "22=4" のマッシイ型の畳み込み演算を行 うことができるものである。 この畳み込み符号化器の生成行列 Gは次式 （43) で表される。 次式 （43) において、 GB (D) ， G 1 (D) , G 2 (D) ， G 3 (D) は、 それぞれ、 次式 （44) 乃至次式 （47) で表される。
Figure imgf000058_0001
G B (D) = 1 + G B[0]D + G B[l]D2 (44)
GI (D) = GI [O] + GI [I]D + GI [2]D2 (45)
G2{D) = G2[0] + G2[I]D + G2[2]D' (46)
G 3 (D) = G 3 [θ] + G 3 [l] D + G 3 [2] D2 (47)
ここで、 符号情報生成回路 1 5 1により生成される情報について具体的に説明 するために、 各畳み込み符号化器の具体例を示す。
まず、 図 18に示したボーゼンクラフト型の畳み込み符号化器としては、 1 5 個の ANDゲ一ト GO [0] , GB [2] ， GB [3] , G 1 [0] ， G 1
[ 1 ] ， G 1 [3] ， G 1 [4] , G 2 [0] ， G 2 [2] ， G 2 [4] , G 3 [0] , G 3 [ 1 ] ， G 3 [2] , G 3 [3] ， G 3 [4] を結線すると、 図 2 2に示すように、 4つのシフトレジス夕 20 1 !, 20 12 , 20 13 , 20 14と、 1 1個の排他的論理和回路 202 2024, 2025, 2027, 2028 , 20 21 0 , 2021 2 , 20213 , 20214 , 202 ", 20216とを有するものが考 えられる。 この畳み込み符号化器は、 1ビットの入力データ i。を入力すると、 こ の入力デ一夕 i。に対して畳み込み演算を行い、 演算結果を 4ビットの出力データ Oo, 01 , O 2 , 03として出力する。
この畳み込み符号化器におけるトレリスを記述すると、 図 23に示すようにな る。 同図において、 各枝に付されたラベルは枝番号を示している。 この枝番号に 対する遷移前後のステートと入力データ/出力データとの関係は、 次表 1に示す ようになる。 ここでは、 ステートは、 シフ トレジスタ 20 14、 シフ トレジスタ 2 0 13、 シフ トレジスタ 20 12及びシフ トレジス夕 20 1 の内容を順次並べたも のであり、 "0000 " 、 "000 1 "、 "00 10"、 "00 1 1"、 "0 1 00"、 "0101，，、 "0 1 1 0，，、 "0 1 1 1，，、 " 1000，，、 "1 00 1，，、 "1 0 10"、 " 1 01 1"、 " 1 100"、 " 1 10 1"、 " 1 1 1 0"、 " 1 1 1 1，， のステート番号を、 それそれ、 "0"、 " 1"、 "2"、 " 3，，、 " 4，，、 " 5，，、 " 6，，、 "マ" 、 " 8，，、 " 9，，、 "10"、 " 1 1"、 "1 2"、 "1 3"、 " 14"、 " 1 5" と表している。 また、 入力デ一 夕/出力デ一夕は、 i。/03， 0 0 0。である。
Figure imgf000061_0001
このように、 図 2 2に示す畳み込み符号化器におけるステ一ト数は 1 6となり、 トレリスは、 各ステートから次時刻におけるステートへと 2本のパスが到達する 構造であり、 全 32本の枝を有する構造を有するものとなる。
符号情報生成部 1 5 1は、 この畳み込み符号化器の場合、 入力ビッ ト数情報 I Nとして " 1ビッ ト" を、 型情報 WMとして "ポーゼンクラフ ト型" を、 メモリ 数情報 MNとして "4" を、 枝入出力情報 B I 0として表 1に示すような各枝の 入出力パターンを生成する。
また、 図 1 9に示したポーゼンクラフ ト型の畳み込み符号化器としては、 9個 の ANDゲート G 1 [ 2 ] , G 1 [3] , G 2 [0] , G 2 [4] , G 3 [0] ， G 3 [ 1 ] , G 3 [2] ， G 3 [3] ， G 3 [4] を結線すると、 図 24に示す ように、 3つのシフ トレジス夕 2 03 2032 , 2033と、 6個の排他的論理 和回路 2 045， 2 046, 2049, 204 !。， 2 04 Η, 2 0412とを有するも のが考えられる。 この畳み込み符号化器は、 2ビッ トの入力データ i。， を入 力すると、 これらの入力データ i。， i！に対して畳み込み演算を行い、 演算結果 を 3ビヅ トの出力データ 0。， 01 , 02として出力する。
この畳み込み符号化器における トレリスを記述すると、 図 2 5に示すようにな る。 同図において、 各枝に付されたラベルは枝番号を示している。 この枝番号に 対する遷移前後のステ一トと入力デ一夕/出力データとの関係は、 次表 2に示す ようになる。 ここでは、 ステートは、 シフ トレジスタ 2033、 シフ トレジス夕 2 032及びシフ トレジスタ 2 0 3 iの内容を順次並べたものであり、 "000" 、 "00 1，， 、 '（0 1 0，， 、 "0 1 1，， 、 " 1 00" 、 '（ 1 0 1，， 、 " 1 1 0" 、 " 1 1 1 " のステート番号を、 それそれ、 "0" 、 " 1 " 、 "2" 、 "3" 、 "4" 、 "5" 、 "6" 、 "7" と表している。 また、 入力データ/出力データ は、 i l5 i。/02， 0 i, 0。である。 9i/Jz.sz.dTHd纖 O；AV：
Figure imgf000063_0001
このように、 図 24に示す畳み込み符号化器におけるステート数は 8となり、 トレリスは、 各ステートから次時刻におけるステ一トへと 4本のパスが到達する 構造であり、 全 32本の枝を有するものとなる。
符号情報生成部 1 5 1は、 この畳み込み符号化器の場合、 入力ビッ ト数情報 I Nとして "2ビッ ト" を、 型情報 WMとして "ポーゼンクラフ ト型" を、 メモリ 数情報 MNとして "3" を、 枝入出力情報 B I 0として表 2に示すような各枝の 入出力パターンを生成する。
さらに、 図 20に示したマッシイ型の畳み込み符号化器としては、 3つの AN Dゲート GB [2] ， G 1 [2] ， G 2 [ 1 ] を結線すると、 図 2 6に示すよう に、 3つのシフ トレジス夕 205 20 52, 2 0 53と、 2つの排他的論理和回 路 2 0 62, 20 63とを有するものが考えられる。 この畳み込み符号化器は、 2 ビッ トの入力デ一夕 i。， i tを入力すると、 これらの入力デ一夕 i。， i !に対し て再帰的組織畳み込み演算を行い、 演算結果を 3ビッ トの出力データ 0。， 0,, 02として出力する。
この畳み込み符号化器における トレリスを記述すると、 図 2 7に示すようにな る。 同図において、 各枝に付されたラベルは枝番号を示している。 この枝番号に 対する遷移前後のステ一トと入力データ/出力データとの関係は、 次表 3に示す ようになる。 ここでは、 ステートは、 シフ トレジス夕 205 !、 シフ トレジス夕 2 052及びシフ トレジスタ 2 0 53の内容を順次並べたものであり、 "000" 、 "00 1 " 、 "0 1 0" 、 "0 1 1 " 、 " 1 00，， 、 " 1 0 1 " 、 " 1 1 0" 、 " 1 1 1 " のステート番号を、 それそれ、 "0" 、 " 1 " 、 "2" 、 "3"、 "4" 、 "5" 、 "6" 、 "7" と表している。 また、 入力デ一夕/出力データ は、 i i。/02, 01 , 0。である。 9卜 s/z-o纖：：
Figure imgf000065_0001
このように、 図 26に示す畳み込み符号化器におけるステ一ト数は 8となり、 トレリスは、 各ステートから次時刻におけるステ一トへと 4本のパスが到達する 構造であり、 全 32本の枝を有するものとなる。
符号情報生成部 1 5 1は、 この畳み込み符号化器の場合、 入力ビッ ト数情報 I Nとして "2ビッ ト" を、 型情報 WMとして "マッシイ型" を、 メモリ数情報 M Nとして "3" を、 枝入出力情報 B I 0として表 3に示すような各枝の入出力パ ターンを生成する。
さらにまた、 図 2 1に示したマッシイ型の畳み込み符号化器としては、 6個の ANDゲート GB [ 1 ] ， G 1 [0] ， G 1 [ 1 ] ， G 1 [2] ， G 2 [0] ， G 3 [0] を結線すると、 図 28に示すように、 2つのシフ トレジス夕 207 2072と、 3つの排他的論理和回路 208 2082, 2083とを有するもの が考えられる。 この畳み込み符号化器は、 3ビッ トの入力データ i 0 , i i , i2を 入力すると、 これらの入力データ i。， i i , i 2に対して再帰的組織畳み込み演算 を行い、 演算結果を 3ビッ トの出力デ一夕 0。， 01 , 02として出力する。
この畳み込み符号化器における トレリスを記述すると、 図 29に示すようにな る。 同図において、 各枝に付されたラベルは枝番号を示している。 この枝番号に 対する遷移前後のステ一トと入力データ/出力データとの関係は、 次表 4に示す ようになる。 ここでは、 ステートは、 シフ トレジス夕 207 !及びシフ トレジス夕 2072の内容を順次並べたものであり、 "00"、 "0 1"、 " 10"、 "1 1， ' のステート番号を、 それそれ、 "0"、 " 1"、 "2"、 "3" と表してい る。 また、 入力データ/出力データは、 i2, i i , i。/〇2， 0 i , 0。である。
Figure imgf000067_0001
このように、 図 2 8に示す畳み込み符号化器におけるステート数は 4となり、 トレリスは、 各ステートから次時刻におけるステートへと 4組のパラレルバスが 到達する構造であり、 全 32本の枝を有するものとなる。
符号情報生成部 1 5 1は、 この畳み込み符号化器の場合、 入力ビット数情報 I Nとして "3ビット" を、 型情報 WMとして "マッシイ型" を、 メモリ数情報 M Nとして "2" を、 枝入出力情報 B I 0として表 4に示すような各枝の入出力パ ターンを生成する。
このように、 符号情報生成回路 1 5 1は、 符号化装置 1における要素符号化器 に応じた符号情報を生成する。 特に、 符号情報生成回路 1 5 1は、 符号に応じた トレリス上の全ての枝の入出力パターンを算出し、 枝入出力情報 B I 0を生成す るが、 これについては、 さらに後述する。 符号情報生成回路 1 5 1は、 生成した 入力ビット数情報 I Nを、 終結情報生成回路 1 53、 受信値及び事前確率情報 1 54、 Iァ算出回路 1 5 6、 Iァ分配回路 1 57、 Iひ算出回路 1 58、 I ?算 出回路 1 59、 軟出力算出回路 1 6 1、 受信値又は事前確率情報分離回路 1 6 2、 及び、 硬判定回路 1 6 5に供給する。 また、 符号情報生成回路 1 5 1は、 生成し た型情報 WMを、 Iァ算出回路 1 56、 Iァ分配回路 1 57、 Iひ算出回路 1 5 8及び I ?算出回路 1 59に供給する。 さらに、 符号情報生成回路 1 5 1は、 生 成したメモリ数情報 MNを、 終結情報生成回路 1 5 3、 Iァ分配回路 1 57、 I ひ算出回路 1 58、 I /5算出回路 1 59、 及び、 軟出力算出回路 1 6 1に供給す る。 さらにまた、 符号情報生成回路 1 5 1は、 生成した枝入出力情報 B I 0を、 Iァ分配回路 1 57及び軟出力算出回路 1 6 1に供給する。 また、 符号情報生成 回路 1 5 1は、 生成した有効出力位置情報 PEを内部消去情報生成回路 1 52に 供給する。
内部消去情報生成回路 1 52は、 外部から供給される消去情報 T E R Sと、 符 号情報生成回路 1 5 1から供給される有効出力位置情報 P Eとに基づいて、 パン クチャパターンと有効出力位置とを総括的に考慮して得られる符号出力が存在し ない位置を示す内部消去位置情報 I ER Sを生成する。
具体的には、 内部消去情報生成回路 1 5 2は、 例えば図 30に示すように、 4 つの ORゲート 2 1 1 2 1 1 2 1 13, 2 1 14を有するものとして実現す ることができる。
ORゲート 2 1 1 2 1 12, 2 1 13, 2 1 14は、 それそれ、 消去情報 T E R Sと、 符号情報生成回路 1 5 1から供給される有効出力位置情報 PEを反転し たデータとの論理和をとる。 ORゲート 2 1 1 2 1 12 , 2 1 13, 2 1 14は、 それそれ、 得られた論理和を内部消去位置情報 I E R Sとして受信値及び事前確 率情報選択回路 1 54に供給する。
このように、 内部消去情報生成回路 1 5 2は、 ORゲ一ト 2 1 1 2 1 12， 2 1 13, 2 1 14による論理和をとることによって、 符号出力が存在しない位置 を示す内部消去位置情報 I ER Sを生成する。
終結情報生成回路 1 53は、 外部から供給される終結時刻情報 T TNP及び終 結ステート情報 T TNSと、 符号情報生成回路 1 5 1から供給される入力ビッ ト 数情報 I N及びメモリ数情報 MNとに基づいて、 符号化装置 1における終結情報 を生成する。 具体的には、 終結情報生成回路 1 5 3は、 終結時刻情報 T TNP、 終結ステート情報 T TN S、 入力ビッ 卜数情報 I N及びメモリ数情報 MNに基づ いて、 符号化装置 1における終結時刻を示す終結時刻情報 TP M及び終結ステー トを示す終結ステート情報 T SMを生成する。
終結情報生成回路 1 53は、 例えば図 3 1に示すように、 複数のレジス夕 2 1 21 , 2 1 22 , 2 1 23, 2 1 24, 2 1 25, 2 1 26と、 複数のセレクタ 2 1 3 1 , 2 1 32, 2 1 33, 2 1 3" 2 1 3 2 1 36, 2 1 37 , 2 1 38 , 2 1 3 9と、 ANDゲート 2 1 4とを有するものとして実現することができる。
レジスタ 2 1 2！は、 外部から供給される終結時刻情報 T TNPを 1クロックだ け保持し、 保持した終結時刻情報 TTNPをレジスタ 2 1 22及びセレクタ 2 1 3 3に供給する。
レジスタ 2 1 22は、 レジスタ 2 1 2！から供給される終結時刻情報 T TNPを 1クロックだけ保持し、 保持した終結時刻情報 TTNPをレジスタ 2 1 23及びセ レク夕 2 1 34に供給する。
レジスタ 2 1 23は、 レジスタ 2 1 22から供給される終結時刻情報 T TNPを 1クロックだけ保持し、 保持した終結時刻情報 TTNPをセレクタ 2 1 35に供給 する。 レジス夕 2 1 24は、 外部から供給される終結ステート情報 T TNSを 1クロッ クだけ保持し、 保持した終結ステート情報 TTNSをレジスタ 2 1 25及びセレク 夕 2 1 36に供給する。
レジス夕 2 1 25は、 レジス夕 2 1 24から供給される終結ステ一ト情報 T TN Sを 1クロックだけ保持し、 保持した終結ステート情報 T TN Sをレジスタ 2 1
2 β及びセレクタ 2 1 37に供給する。
レジスタ 2 1 26は、 レジスタ 2 1 25から供給される終結ステート情報 Τ ΤΝ Sを 1クロヅクだけ保持し、 保持した終結ステート情報 T TN Sをセレクタ 2 1
38に供給する。
セレクタ 2 1 3 は、 入力ビヅ ト数情報 I Nに基づいて、 メモリ数情報 MNのう ち、 例えば、 符号化装置 1における要素符号化器のメモリ数が " 1 " であること を示す情報と、 メモリ数が " 2" であることを示す情報とのうち、 いずれか一方 を選択する。 具体的には、 セレクタ 2 1 3 ,は、 例えば、 符号化装置 1における入 カビッ ト数が " 1 " である場合には、 メモリ数が " 1 " であることを示す情報を 選択する。 セレクタ 2 1 3！は、 選択したデ一夕を選択用の制御信号としてセレク 夕 2 1 33に供給する。
セレクタ 2 1 32は、 入力ビヅ ト数情報 I Nに基づいて、 メモリ数情報 MNのう ち、 例えば、 符号化装置 1における要素符号化器のメモリ数が "2" であること を示す情報と、 メモリ数が " 3" であることを示す情報とのうち、 いずれか一方 を選択する。 具体的には、 セレクタ 2 1 32は、 例えば、 符号化装置 1における入 カビッ ト数が " 1 " である場合には、 メモリ数が "2" であることを示す情報を 選択する。 セレクタ 2 1 32は、 選択したデータを選択用の制御信号としてセレク 夕 2 1 34に供給する。
セレクタ 2 1 33は、 セレクタ 2 1 3 iにより選択されたデ一夕に基づいて、 レ ジスタ 2 1 2 ,から供給される終結時刻情報 T TNPと値が " 1 " であるデータと のうち、 いずれか一方を選択する。 具体的には、 セレクタ 2 1 33は、 符号化装置 1における要素符号化器のメモリ数が " 1 " である場合には、 レジスタ 2 1 2！か ら供給される終結時刻情報 TTNPを選択する。 セレクタ 2 1 33は、 選択したデ —タを ANDゲート 2 1 4に供給する。 セレクタ 2 1 34は、 セレクタ 2 1 32により選択されたデータに基づいて、 レ ジス夕 2 1 22から供給される終結時刻情報 T TNPと値が " 1 " であるデータと のうち、 いずれか一方を選択する。 具体的には、 セレクタ 2 1 34は、 符号化装置
1における要素符号化器のメモリ数が "2 " である場合には、 レジス夕 2 1 22か ら供給される終結時刻情報 T TNPを選択する。 セレクタ 2 1 34は、 選択したデ 一夕を ANDゲート 2 14に供給する。
セレクタ 2 1 35は、 メモリ数情報 MNに基づいて、 レジス夕 2 1 23から供給 される終結時刻情報 T TNPと値が " 1 " であるデータとのうち、 いずれか一方 を選択する。 具体的には、 セレクタ 2 1 35は、 符号化装置 1における要素符号化 器のメモリ数が "3" である場合には、 レジスタ 2 1 23から供給される終結時刻 情報 T TNPを選択する。 セレクタ 2 1 35は、 選択したデータを ANDゲート 2
1 4に供給する。
セレクタ 2 1 36は、 メモリ数情報 MNに基づいて、 レジスタ 2 1 24から供給 される終結ステート情報 T TN Sと値が "0" であるデ一夕とのうち、 いずれか 一方を選択する。 具体的には、 セレクタ 2 1 3 βは、 符号化装置 1における要素符 号化器のメモリ数が " 1 " である場合には、 レジスタ 2 1 24から供給される終結 ステート情報 T T N Sを選択する。 セレクタ 2 1 36は、 選択したデータをセレク 夕 2 1 38に供給する。
セレクタ 2 1 37は、 メモリ数情報 ΜΝに基づいて、 レジスタ 2 1 25から供給 される終結ステート情報 T TN Sと値が "0" であるデ一タとのうち、 いずれか 一方を選択する。 具体的には、 セレクタ 2 1 37は、 符号化装置 1における要素符 号化器のメモリ数が "2" である場合には、 レジスタ 2 1 25から供給される終結 ステート情報 T T N Sを選択する。 セレクタ 2 1 37は、 選択したデータをセレク 夕 2 1 38に供給する。
セレクタ 2 1 38は、 メモリ数情報 ΜΝに基づいて、 レジス夕 2 1 2 eから供給 される終結ステート情報 T TN Sと値が "0" であるデータとのうち、 いずれか 一方を選択する。 具体的には、 セレクタ 2 1 38は、 符号化装置 1における要素符 号化器のメモリ数が "3" である場合には、 レジスタ 2 1 26から供給される終結 ステート情報 T TNSを選択する。 セレクタ 2 1 38は、 選択したデータをセレク 夕 2 1 38に供給する。
セレクタ 2 1 39は、 入力ビッ ト数情報 I Nに基づいて、 外部から供給される終 結ステート情報 T TNSと、 セレクタ 2 1 36， 2 1 37 , 2 1 38から供給される データとのうち、 いずれか一方を選択する。 セレクタ 2 1 39は、 選択したデータ を終結ステート情報 T SMとして受信データ及び遅延用記憶回路 1 5 5に供給す る。
ANDゲート 2 14は、 外部から供給される終結時刻情報 T TNPと、 セレク 夕 2 1 33, 2 1 34 , 2 1 35から供給されるデ一夕との論理積をとる。 ANDゲ —ト 2 1 4は、 得られた論理積を終結時刻情報 TPMとして受信データ及び遅延 用記憶回路 1 5 5に供給する。
このような終結情報生成回路 1 53は、 メモリ数情報 MNに基づいて、 終結期 間を把握し、 この終結期間に応じたデ一夕の選択をセレクタ 2 1 33, 2 1 34) 2 1 35, 2 1 36, 2 1 37, 2 1 38により行うことによって、 任意の終結期間 の終結情報を生成することができる。 特に、 終結情報生成回路 1 53は、 後述す るように、 符号化装置 1における要素符号化器がボーゼンクラフ ト型の畳み込み 符号化器であった場合には、 終結情報として、 入力ビッ ト数分の情報を終結期間 分だけ生成することによって、 終結ステートを明示する。 また、 終結情報生成回 路 1 53は、 後述するように、 符号化装置 1における要素符号化器が例えばマツ シィ型といつたポーゼンクラフ ト型の畳み込み符号化器以外のものであった場合 には、 終結情報として、 終結ステ一トを示す情報を 1タイムスロッ トで生成する ことによって、 終結ステ一トを 1タイムスロヅ 卜で明示する。
受信値及び事前確率情報選択回路 1 54は、 後述するように、 任意の符号の復 号を行うために設けられるものである。 受信値及び事前確率情報選択回路 1 54 は、 制御回路 6 0から供給される受信値形式情報 CRT Yと、 符号情報生成回路 1 5 1から供給される入力ビツ ト数情報 I Nと、 外部から供給される事前確率情 報消去情報 TE APと、 内部消去情報生成回路 1 52から供給される内部消去位 置情報 I E R Sとに基づいて、 入力した復号受信値 T S Rと外部情報又はィンタ —リーブデータ TEXTとのうち、 軟出力復号を行うために必要な情報を選択す る。 また、 受信値及び事前確率情報選択回路 1 54は、 後述するように、 内部消 去情報生成回路 1 52から供給される内部消去位置情報 I E R Sに基づいて、 符 号出力が存在しない位置を尤度が "0" のシンポルに置き換える。 すなわち、 受 信値及び事前確率情報選択回路 1 54は、 符号出力が存在しない位置に相当する ビヅ 卜が " 0 " であるか " 1 " であるかの確率が " 1/2" であるものとするよ うな情報を出力する。
具体的には、 受信値及び事前確率情報選択回路 1 54は、 例えば、 復号受信値 T S Rが 4系統の復号受信値 T S R 0， T SR 1， T SR 2 , T SR 3からなる とともに、 外部情報又はィン夕一リーブデ一夕 TEXTが 3系統の外部情報又は インターリーブデータ T E X T 0， TEXT l , TEXT 2からなるものとする と、 例えば図 3 2に示すように、 1 6個のセレクタ 2 1 5 2 1 52 , 2 1 53, 2 1 54 , 2 1 55, 2 1 5 2 1 57 , 2 1 58, 2 1 5 2 1 5 ι ο , 2 1 5 Η , 2 1 5 ΐ 2 , 2 1 5 ΐ 3 , 2 1 5 ΐ 4 , 2 1 5 i 5 j 2 1 51βとを有するものとして実現 することができる。
セレクタ 2 1 5 ,は、 受信値形式情報 CRT Yに基づいて、 復号受信値 T SR 0 と、 外部情報又はイン夕一リーブデ一夕 T EX T 0とのうち、 いずれか一方を選 択する。 具体的には、 セレクタ 2 1 5！は、 受信値形式情報 C R T Yが外部情報を 示すものであった場合には、 外部情報又はィンタ一リーブデータ T E X T 0を選 択する。 セレクタ 2 1 5 ,は、 選択したデ一夕をセレクタ 2 1 58に供給する。 セレクタ 2 1 52は、 受信値形式情報 CRT Yに基づいて、 復号受信値 T SR 1 と、 外部情報又はインタ一リーブデ一夕 TEXT 1とのうち、 いずれか一方を選 択する。 具体的には、 セレクタ 2 1 52は、 受信値形式情報 CRT Yが外部情報を 示すものであった場合には、 外部情報又はインタ一リーブデータ TEXT 1を選 択する。 セレクタ 2 1 52は、 選択したデ一夕をセレクタ 2 1 59に供給する。 セレクタ 2 1 53は、 受信値形式情報 CRT Yに基づいて、 復号受信値 T SR 2 と、 外部情報又はインターリーブデ一夕 TEXT 2とのうち、 いずれか一方を選 択する。 具体的には、 セレクタ 2 1 53は、 受信値形式情報 CRT Yが外部情報を 示すものであった場合には、 外部情報又はィン夕一リーブデータ T E XT 2を選 択する。 セレクタ 2 1 53は、 選択したデータをセレクタ 2 1 5！。に供給する。 セレクタ 2 1 54は、 受信値形式情報 CRT Yに基づいて、 外部情報又はイン夕 —リーブデータ T EXT 0と、 値が "◦" である事前確率情報とのうち、 いずれ か一方を選択する。 具体的には、 セレクタ 2 1 54は、 受信値形式情報 CRT Yが 外部情報を示すものであった場合には、 値が "0" である事前確率情報を選択す る。 セレクタ 2 1 54は、 選択したデータをセレクタ 2 1 512に供給する。
セレクタ 2 1 55は、 受信値形式情報 CR TYに基づいて、 外部情報又はイン夕 —リーブデータ TEXT 1と、 値が " 0" である事前確率情報とのうち、 いずれ か一方を選択する。 具体的には、 セレクタ 2 1 55は、 受信値形式情報 CRT Yが 外部情報を示すものであった場合には、 値が "0" である事前確率情報を選択す る。 セレクタ 2 1 55は、 選択したデ一夕をセレクタ 2 1 5 , 3に供給する。
セレクタ 2 1 5 βは、 受信値形式情報 CRT Υに基づいて、 外部情報又はインタ 一リーブデ一夕 TEXT 2と、 値が "0" である事前確率情報とのうち、 いずれ か一方を選択する。 具体的には、 セレクタ 2 1 56は、 受信値形式情報 CRTYが 外部情報を示すものであった場合には、 値が "0" である事前確率情報を選択す る。 セレクタ 2 1 5 βは、 選択したデータをセレクタ 2 1 5！ 4に供給する。
セレクタ 2 1 57は、 受信値形式情報 C R Τ Υに基づいて、 内部消去位置情報 I ER Sのうち、 例えば、 符号化装置 1における要素符号化器から出力される出力 ビッ トのうちの 1シンポル目が存在しないことを示す情報と、 2シンボル目が存 在しないことを示す情報とのうち、 いずれか一方を選択する。 具体的には、 セレ クタ 2 1 57は、 符号化装置 1が T T CM又は S C T CMによる符号化を行うもの でないことを受信値形式情報 CR TYが示すものであった場合には、 2シンポル 目が存在しないことを示す情報を選択する。 セレクタ 2 1 57は、 選択したデータ を選択用の制御信号としてセレクタ 2 1 59に供給する。 なお、 このセレクタ 2 1 57による選択動作は、 符号化装置 1が T T CMや S C T CMによる符号化を行う ものであった場合における消去動作に起因するものである。 すなわち、 符号化装 置 1が T T CMや S C T CMによる符号化を行うものであった場合における消去 動作は、 同相成分及び直交成分のシンボルをともに消去するものとなるため、 セ レク夕 2 1 57は、 2シンポル目が存在しないことを示す情報を選択することにな る。
セレクタ 2 1 58は、 内部消去位置情報 I ER Sに基づいて、 セレクタ 2 1 5 i から供給されるデ一夕と、 値が "0" である情報とのうち、 いずれか一方を選択 する。 具体的には、 セレクタ 2 1 58は、 内部消去位置情報 I ERSが符号化装置 1における要素符号化器から出力される出力ビッ トのうちの 1シンポル目が存在 しないことを示すものであった場合には、 値が "0" である情報を選択する。 セ レク夕 2 1 58により選択されたデータは、 セレクタ 2 1 59, 2 1 510 , 2 1 5 14 , 2 1 5 i s , 2 1 51βから供給されるデータとともに束ねられ、 選択受信値及 び事前確率情報 RAPとして受信データ及び遅延用記憶回路 1 55に供給される。 セレクタ 2 1 59は、 セレクタ 2 1 57から供給されるデ一夕に基づいて、 セレ クタ 2 1 52から供給されるデータと、 値が "0" である情報とのうち、 いずれか 一方を選択する。 具体的には、 セレクタ 2 1 59は、 セレクタ 2 1 57から供給さ れるデ一夕が符号化装置 1における要素符号化器から出力される出力ビッ トのう ちの 2シンボル目が存在しないことを示すものであった場合には、 値が "0" で ある情報を選択する。 セレクタ 2 1 59により選択されたデータは、 セレクタ 2 1 58 , 2 1 510 , 2 1 514 , 2 1 5 i s , 2 1 516から供給されるデータとともに束 ねられ、 選択受信値及び事前確率情報 RAPとして受信データ及び遅延用記憶回 路 1 55に供給される。
セレクタ 2 15 i。は、 内部消去位置情報 I ERSに基づいて、 セレクタ 2 1 5 3から供給されるデータと、 値が "0" である情報とのうち、 いずれか一方を選択 する。 具体的には、 セレクタ 2 1 5！。は、 内部消去位置情報 I ER Sが符号化装 置 1における要素符号化器から出力される出力ビッ トのうちの 3シンポル目が存 在しないことを示すものであった場合には、 値が "0" である情報を選択する。 セレクタ 2 1 5 ,。により選択されたデータは、 セレクタ 2 1 58, 2 1 59, 2 1 514 , 2 1 5 i s , 2 1 51 βから供給されるデ一夕とともに束ねられ、 選択受信値 及び事前確率情報 RAPとして受信データ及び遅延用記憶回路 1 55に供給され る。
セレクタ 2 1 5 Hは、 内部消去位置情報 I ER Sに基づいて、 復号受信値 T S R 3と、 値が " 0" である情報とのうち、 いずれか一方を選択する。 具体的には、 セレクタ 2 1 5 Hは、 内部消去位置情報 I ER Sが符号化装置 1における要素符 号化器から出力される出力ビッ トのうちの 4シンポル目が存在しないことを示す ものであった場合には、 値が "0" である情報を選択する。 セレクタ 2 1 5 nは、 選択したデータをセレクタ 2 1 5 , 5に供給する。
セレクタ 2 1 512は、 事前確率情報消去情報 T E APに基づいて、 セレクタ 2 1 54から供給されるデ一夕と、 値が "0" である情報とのうち、 いずれか一方を 選択する。 具体的には、 セレクタ 2 1 512は、 事前確率情報消去情報 T E APが パンクチヤされていることを示すものであった場合には、 値が "0" である情報 を選択する。 セレクタ 2 1 512は、 選択したデータをセレクタ 2 1 515, 2 1 5 16に供給する。
セレクタ 2 1 513は、 事前確率情報消去情報 TEAPに基づいて、 セレクタ 2 1 55から供給されるデータと、 値が "0" である情報とのうち、 いずれか一方を 選択する。 具体的には、 セレクタ 2 1 513は、 事前確率情報消去情報 T E APが パンクチヤされていることを示すものであった場合には、 値が "0" である情報 を選択する。 セレクタ 2 1 513は、 選択したデ一夕をセレクタ 2 1 516に供給す る。
セレクタ 2 1 514は、 事前確率情報消去情報 TEAPに基づいて、 セレクタ 2 1 56から供給されるデータと、 値が "0" である情報とのうち、 いずれか一方を 選択する。 具体的には、 セレクタ 2 1 514は、 事前確率情報消去情報 T E APが パンクチヤされていることを示すものであった場合には、 値が "0" である情報 を選択する。 セレクタ 2 1 514により選択されたデータは、 セレクタ 2 1 58， 2 1 59, 2 1 510, 2 1 5 is, 2 1 516から供給されるデータとともに束ねられ、 選択受信値及び事前確率情報 RAPとして受信データ及び遅延用記憶回路 1 55 に供給される。
セレクタ 2 1 515は、 入力ビヅ ト数情報 I Nに基づいて、 セレクタ 2 1 5 か ら供給されるデータと、 セレクタ 2 1 5 > 2から供給されるデータとのうち、 いず れか一方を選択する。 具体的には、 セレクタ 2 1 515は、 符号化装置 1における 要素符号化器の符号化率が "1/n" で表され、 且つ、 入力ビッ ト数が "1 " で あることを入力ビヅ ト数情報 I Nが示すものであった場合には、 セレクタ 2 1 5 uから供給されるデータを選択する。 セレクタ 2 1 515により選択されたデータ は、 セレクタ 2 1 58， 2 1 59, 2 1 510, 2 1 5 Η， 2 1 516から供給される データとともに束ねられ、 選択受信値及び事前確率情報 RAPとして受信データ 及び遅延用記憶回路 1 5 5に供給される。
セレクタ 2 1 51 βは、 入力ビッ ト数情報 I Νに基づいて、 セレクタ 2 1 512か ら供給されるデータと、 セレクタ 2 1 513から供給されるデータとのうち、 いず れか一方を選択する。 具体的には、 セレクタ 2 1 51 βは、 符号化装置 1における 要素符号化器の符号化率が " 1 /η" で表され、 且つ、 入力ビッ ト数が " 1 " で あることを入力ビヅ ト数情報 I Νが示すものであった場合には、 セレクタ 2 1 5 i 2から供給されるデータを選択する。 セレクタ 2 1 516により選択されたデ一夕 は、 セレクタ 2 1 58， 2 1 59, 2 1 510 , 2 1 5 Η, 2 1 515から供給される デ一夕とともに束ねられ、 選択受信値及び事前確率情報 RAPとして受信データ 及び遅延用記憶回路 1 5 5に供給される。
このような受信値及び事前確率情報選択回路 1 54は、 セレクタ 2 1 5 2 1 52 , 2 1 53 , 2 1 54 , 2 1 55 , 2 1 56により復号受信値 T S Rと外部情報又 はィンタ一リーブデータ TEXTとを選択することによって、 これらの復号受信 値 T SRと外部情報文はィン夕ーリーブデ一夕 TEXTとを符号尤度として切り 替えることができ、 軟出力復号を行うために入力されるべき情報を適切に選択す ることができる。 また、 受信値及び事前確率情報選択回路 1 54は、 セレクタ 2 1 58, 2 1 59, 2 1 5 to , 2 1 5 n , 2 1 512, 2 1 513, 2 1 514による選 択動作を行うことによって、 符号出力が存在しない位置を尤度が "0" のシンポ ルに置き換えることができる。
受信データ及び遅延用記憶回路 1 5 5は、 図示しないが、 例えば、 複数バンク の RAMと、 制御回路と、 選択回路とを有する。 受信データ及び遅延用記憶回路 1 55は、 終結情報生成回路 1 53から供給される終結時刻情報 TPM及び終結 ステート情報 T SMと、 受信値及び事前確率情報選択回路 1 54から供給される 選択受信値及び事前確率情報 RAPとを記憶する。
そして、 受信データ及び遅延用記憶回路 1 5 5は、 内部の制御回路による制御 の下に、 記憶した終結時刻情報 TPM及び終結ステート情報 T SMのうち、 所定 の情報を選択回路により選択し、 Iひ算出回路 1 58にて用いる終結情報 T A L、 I ?算出回路 1 59にて用いる終結情報 T B 0 , TB Iとして出力する。 終結情 報 TALは、 所定の遅延が施された後、 終結情報 T A L Dとして Iひ算出回路 1 58に供給される。 また、 終結情報 TB 0 , TB 1は、 それそれ、 所定の遅延が 施された後、 終結情報 TB 0 D, TB 1 Dとして 1 /5算出回路 1 59に供給され る。
また、 受信データ及び遅延用記憶回路 1 55は、 内部の制御回路による制御の 下に、 記憶した選択受信値及び事前確率情報 RAPのうち、 所定の情報を選択回 路により選択し、 Iひ算出回路 1 5 8にて用いる受信データ DA、 Ι ？算出回路 1 59にて用いる 2系統の受信データ DB 0， D B 1として出力する。 受信デ一 夕 D Aは、 Iァ算出回路 1 56に供給されるとともに、 所定の遅延が施された後、 遅延受信データ D ADとして受信値又は事前確率情報分離回路 1 6 2に供給され る。 また、 受信デ一夕 DB 0， DB 1は、 それそれ、 I ァ算出回路 1 5 6に供給 される。
なお、 要素復号器 50は、 連続データを処理する方法として知られるいわゆる スライディ ングウィンドウ処理を行うが、 このスライディングウィ ン ドウ処理を 行う際の受信データ及び遅延用記憶回路 1 55及び後述する I ?記憶回路 1 60 におけるメモリマネジメン卜の手法として、 本願出願人が既に国際特許出願して いる国際公開番号 WO 9 9 /62 1 83号公報に記載されているものを採用して いる。 すなわち、 要素復号器 50は、 簡略的に説明すると、 受信データ及び遅延 用記憶回路 1 5 5から、 所定の打ち切り長で区切られた受信データを読み出し、 I ?記憶回路 1 60によって、 対数尤度 I ?を記憶することによって、 最終的に 対数軟出力 I λが本来の時系列順に求められるようなメモリマネジメントを行う < ただし、 要素復号器 50は、 国際公開番号 WO 9 9 / 6 2 1 83号公報に記載さ れているように、 対数尤度 Iァを算出してからメモリマネジメントを行うのでは なく、 受信データを受信データ及び遅延用記憶回路 1 5 5に記憶してから、 適切 なメモリマネジメントの下に受信デ一夕を読み出し、 対数尤度 Iァを算出してい る。
さらに、 受信データ及び遅延用記憶回路 1 5 5は、 後述するように、 遅延用の データを記憶することもできる。 すなわち、 受信データ及び遅延用記憶回路 1 5 5は、 受信値 TRと、 エッジ検出回路 80から供給されるェヅジ信号 T E I L S とを記憶し、 軟出力復号回路 9 0が要する処理時間と同時間だけ遅延させる。 受 信データ及び遅延用記憶回路 1 5 5は、 受信値 T Rを遅延させて得られた遅延受 信値 PDRを、 遅延受信値 S D Rとしてセレクタ 1 2 03， 1 2 06に供給する。 また、 受信データ及び遅延用記憶回路 1 5 5は、 エッジ信号 T E I L Sを遅延さ せて得られた遅延エッジ信号 PD I Lを、 遅延エッジ信号 SD I L Sとしてセレ クタ 1 2 05に供給する。
Iァ箅出回路 1 5 6は、 受信データ及び遅延用記憶回路 1 5 5から供給される 受信デ一夕 DA, DB 0， DB 1を用いて、 対数尤度 Iァを算出する。 具体的に は、 Iァ算出回路 1 5 6は、 "2. " の冒頭に記載した表記に基づく と、 受信値 y t毎に、 次式 （48) に示す演算を行い、 各時刻 tにおける対数尤度 I ァを算 出する。 なお、 次式 （48) に示す s gnは、 正負を識別する符号を示す定数、 すなわち、 "+ 1 " 又は "一 1 " のいずれかである。 この定数 s g nは、 要素復 号器 50が対数尤度として負値のみを扱う系として構成される場合には、 "+ 1 " をとり、 要素復号器 50が対数尤度として正値のみを扱う系として構成され る場合には、 "一 1 " をとる。 すなわち、 I y算出回路 1 5 6は、 受信値 y t毎 に、 符号の出力パターンと受信値により決定される確率ァを対数表記した対数尤 度 Iァ又は確率ァを対数表記して正負識別符号を反転した対数尤度 I ァを算出す る。
I Ί, [πι', 777 ) = sgn
j
Figure imgf000079_0001
(48) なお、 以下では、 必要に応じて、 要素復号器 50が対数尤度として負値又は正 値のみを扱う系として構成される場合における議論を行うものの、 特に断りがな い場合は、 定数 s gnが "一 1 " である場合、 すなわち、 要素復号器 5 0が対数 尤度として正値のみを扱う系として構成され、 確率が高いものほど小さい値で表 すものとして説明する。
このとき、 Iァ算出回路 1 5 6は、 制御回路 60から供給される受信値形式情 報 CRTY、 事前確率情報形式情報 CAP P、 及び、 符号化装置 1が TT CMや S C T CMによる符号化を行うものであった場合には信号点配置情報 C S I Gと、 符号情報生成回路 1 5 1から供給される入力ビット数情報 I N及び型情報 WMと に基づいて、 対数尤度 I yを算出する。 Iァ算出回路 1 5 6は、 算出した対数尤 度 Iァを Iァ分配回路 1 57に供給する。 すなわち、 Iァ算出回路 1 56は、 I ひ算出回路 1 58にて用いる対数尤度 I ァを対数尤度 G Aとして Iァ分配回路 1 57に供給するとともに、 I ?算出回路 1 59にて用いる対数尤度 Iァを対数尤 度 GB 0， GB 1として Iァ分配回路 1 57に供給する。
このような Iァ算出回路 1 5 6は、 例えば図 33に示すように、 2系統の対数 尤度 1 ? 0， のうち、 対数尤度 I ? 0を.算出するために用いる対数尤度 I ァを算出する 1 ? 0用 I ァ算出回路 2 20 ,と、 対数尤度 I β 1を算出するために 用いる対数尤度 Iァを算出する I /51用 Iァ算出回路 2 2 02と、 対数尤度 Iひを 算出するために用いる対数尤度 Iァを算出する Iひ用 I ァ算出回路 2 2 03とを有 するものとして実現することができる。 ここで、 これらの I 50用 Iァ算出回路 2 2 0 " 用 Iァ算出回路 2 202及び Iひ用 Iァ算出回路 2 203は、 入力 されるデータが異なるのみで同一の構成で実現できることから、 ここでは、 I ? 0用 Iァ算出回路 22 0！のみの説明を行い、 I ;51用 I ァ算出回路 2 202及び Iひ用 Iァ算出回路 2 2 03の説明は図示とともに省略する。
I ? 0用 Iァ算出回路 220！は、 情報 ·符号 Iァ算出回路 22 1と、 Iァ正規 化回路 2 2 2とを有する。
情報，符号 Iァ算出回路 22 1は、 後述するように、 受信値及び事前確率情報 からなる受信データ DB 0を入力すると、 受信値形式情報 CRTY、 事前確率情 報形式情報 CAP P、 信号点配置情報 C S I G及び入力ビッ ト数情報 I Nに基づ いて、 あり得る全ての入出力パターン分の対数尤度 Iァ又は少なくとも一部の入 出力パターン分の対数尤度 Iァを算出する。
このとき、 情報，符号 Iァ算出回路 2 2 1は、 符号化装置 1が T T CMや S C T CMによる符号化を行うものでない場合には、 入力した受信データ D B 0から、 事前確率情報といわゆる通信路値との和を対数尤度 Iァとして算出する。
また、 情報 ·符号 I ァ算出回路 2 2 1は、 符号化装置 1が TT CMや S C T C Mによる符号化を行うものであった場合には、 入力した受信データ D B 0の内積 を算出することによって、 対数尤度 I ァを算出する。 これは、 I / Q平面上での ユークリッド距離が対数尤度 Iァとなるが、 P S K変調方式の場合には、 符号化 装置からの出力の送信振幅が一定値をとることから、 ュ一クリッド距離を求める ことは、 内積を求めることと等価となるからである。
情報 ·符号 Iァ算出回路 2 2 1は、 算出した対数尤度 Iァを、 Iァ正規化回路 2 2 2に供給する。
Iァ正規化回路 2 2 2は、 後述するように、 情報 ·符号 Iァ算出回路 2 2 1に よる演算結果の分布の偏りを是正するための正規化を行う。 具体的には、 Iァ正 規化回路 2 2 2は、 情報 '符号 Iァ算出回路 2 2 1により算出された複数の対数 尤度 Iァのうち、 確率が最大値を有するものに対応する対数尤度を、 とり得る確 率の最大値に対応する対数尤度に合わせるように、 各対数尤度に対して所定の演 算を施す。 すなわち、 Iァ正規化回路 2 2 2は、 要素復号器 5 0が対数尤度を負 値として扱う場合には、 情報 ·符号 Iァ算出回路 2 2 1により算出された複数の 対数尤度 Iァのうち、 最大値を有するものを、 要素復号器 5 0が表現可能な最大 値に合わせるように、 複数の対数尤度 Iァのそれそれに対して所定の値を加算す るような正規化を行う。 また、 Iァ正規化回路 2 2 2は、 要素復号器 5 0が対数 尤度を正値として扱う場合には、 情報 ·符号 Iァ算出回路 2 2 1により算出され た複数の対数尤度 Iァのうち、 最小値を有するものを、 要素復号器 5 0が表現可 能な最小値に合わせるように、 複数の対数尤度 I ァのそれそれから所定の値を減 算するような正規化を行う。 I ァ正規化回路 2 2 2は、 正規化後の対数尤度 Iァ を、 必要なダイナミックレンジに応じてクリッピングを行い、 対数尤度 G B 0と して Iァ分配回路 1 5 7に供給する。
このような I 0用 Iァ算出回路 2 2 0！は、 対数尤度 I β 0を算出するために 用いる対数尤度 Iァを算出し、 対数尤度 G B 0として Iァ分配回路 1 5 7に供給 する。
また、 I ? 1用 Iァ算出回路 2 2 0 2は、 I ? 0用 Iァ算出回路 2 2 0！に入力 される受信データ D Β 0の代わりに、 受信データ D Β 1を入力し、 1 ? 0用 Iァ 算出回路 2 2 0 と同様の処理を行う。 I ? 1用 I ァ算出回路 2 2 0 2は、 対数尤 度 I ? 1を算出するために用いる対数尤度 Iァを算出し、 対数尤度 GB 1として Iァ分配回路 1 57に供給する。
同様に、 Iひ用 Iァ算出回路 2 2 03は、 I 0用 Iァ算出回路 2 20 ,に入力 される受信デ一夕 D B 0の代わりに、 受信デ一夕 DAを入力し、 1 ? 0用 I ァ算 出回路 22 0！と同様の処理を行う。 Iひ用 Iァ算出回路 22 03は、 対数尤度 I αを算出するために用いる対数尤度 Iァを算出し、 対数尤度 G Αとして Iァ分配 回路 1 57に供給する。
このような Iァ算出回路 1 5 6は、 受信デ一夕 DA， DB 0， DB 1を用いて、 対数尤度 I ァとして算出した対数尤度 GA， GB 0， GB 1を生成し、 これらの 対数尤度 GA， GB O , GB 1を Iァ分配回路 1 57に供給する。
Iァ分配回路 1 57は、 後述するように、 Iァ算出回路 1 5 6から供給される 対数尤度 GA， GB O , GB 1を、 それそれ、 符号構成に応じて分配する。 すな わち、 Iァ分配回路 1 57は、 符号構成に応じたトレリス上の枝に対応するよう に、 対数尤度 GA, GB 0， GB 1を分配する。 このとき、 Iァ分配回路 1 57 は、 制御回路 60から供給される生成行列情報 CGと、 符号情報生成回路 1 5 1 から供給される入力ビッ ト数情報 I N、 型情報 WM、 メモリ数情報 MN及び枝入 出力情報 B I 0とに基づいて、 対数尤度 GA， GB O , GB 1を分配する。
また、 Iァ分配回路 1 57は、 後述するように、 トレリス上にパラレルパスが 存在する符号を復号する際には、 これらのパラレルパスを束ねる機能を兼ね備え る。
Iァ分配回路 1 57は、 分配して得られた対数尤度 Iァを Iひ算出回路 1 58 及び I ^算出回路 1 5 9に供給する。 すなわち、 Iァ分配回路 1 57は、 Iひ算 出回路 1 58にて用いる対数尤度 Iァを対数尤度 D G Aとして Iひ算出回路 1 5 8に供給するとともに、 I ?算出回路 1 59にて用いる対数尤度 Iァを対数尤度 DGB O , DGB 1 として 1 ?算出回路 1 59に供給する。 また、 Iァ分配回路 1 57は、 後述するように、 パラレルパスを束ねない状態で得られる対数尤度 I ァを対数尤度 D GABとして I ひ算出回路 1 58に供給する。
具体的には、 Iァ分配回路 1 57は、 例えば図 34に示すように、 符号構成に 応じたトレリス上の枝の入出力情報を算出する枝入出力情報算出回路 2 2 3と、 2系統の対数尤度 I ? 0 , のうち、 対数尤度 I 5 0を算出するために用い る対数尤度 I ァを分配する I 5 0用 I ァ分配回路 2 2 4 ,と、 対数尤度 I ? 1 を算 出するために用いる対数尤度 I Ύを分配する I 1用 I ァ分配回路 2 2 4 2と、 対 数尤度 I ひを算出するために用いる対数尤度 I ァを分配する I ひ用 I ァ分配回路 2 2 4 3と、 トレリス上にパラレルパスが存在する符号の場合に、 対数尤度 I β 0 を算出するために用いる当該パラレルパスを処理する I ? 0用パラレルパス処理 回路 2 2 5 ,と、 トレリス上にパラレルパスが存在する符号の場合に、 対数尤度 I β 1を算出するために用いる当該パラレルパスを処理する β 1用パラレルパス 処理回路 2 2 5 2と、 トレリス上にパラレルパスが存在する符号の場合に、 対数尤 度 I ひを算出するために用いる当該パラレルパスを処理する I ひ用パラレルパス 処理回路 2 2 5 3とを有するものとして実現することができる。
枝入出力情報算出回路 2 2 3は、 生成行列情報 C Gと、 入力ビッ ト数情報 I N と、 型情報 WMと、 メモリ数情報 M Nと、 枝入出力情報 B I 0とに基づいて、 符 号構成を識別し、 当該符号構成に対応する トレリス上の枝の時間軸とは逆順に沿 つた枝入出力情報を算出する。 枝入出力情報算出回路 2 2 3は、 算出した枝入出 力情報 B I を I 0用 I ァ分配回路 2 2 4！及び I 5 1用 I ァ分配回路 2 2 4 2に 供給する。
I ? 0用 I ァ分配回路 2 2 4！は、 対数尤度 G B 0を入力すると、 枝入出力情報 B Iに基づいて、 符号構成に応じた分配を行う。 I ? 0用 I ァ分配回路 2 2 4！は、 分配して得られた対数尤度 P G B 0を I ? 0用パラレルパス処理回路 2 2 5！に供 給する。
I ? 1用 I ァ分配回路 2 2 4 2は、 対数尤度 G B 1を入力すると、 枝入出力情報 B Iに基づいて、 符号構成に応じた分配を行う。 I /? 1用 I ァ分配回路 2 2 4 2は、 分配して得られた対数尤度 P G B 1 を I ? 1用パラレルパス処理回路 2 2 5 2に供 給する。
I ひ用 I ァ分配回路 2 2 4 3は、 対数尤度 G Aを入力すると、 枝入出力情報 B I 0に基づいて、 符号構成に応じた分配を行う。 I ひ用 I ァ分配回路 2 2 4 3は、 分 配して得られた対数尤度 P G Aを I ひ用パラレルパス処理回路 2 2 5 3に供給する。 また、 I ひ用 I ァ分配回路 2 2 4 3は、 分配して得られた対数尤度 P G Aを、 対数 尤度 DGABとして Iひ算出回路 1 58に供給する。
I 0用パラレルパス処理回路 22 5 iは、 後述するように、 対数尤度 P GB 0 を入力すると、 この対数尤度 P GB 0がパラレルパスに対応するものであった場 合には、 対数尤度 PGB 0を束ね、 対数尤度 DGB 0、 すなわち、 対数尤度 1 ? 0を算出するために用いる対数尤度 Iァとして出力する。 また、 1 ? 0用パラレ ルパス処理回路 2 2 5！は、 入力した対数尤度 P GB 0がパラレルパスに対応する ものでなかった場合には、 この対数尤度 P GB 0を対数尤度 D GB 0としてその まま出力する。 このとき、 I ? 0用パラレルパス処理回路 22 5 は、 入力ビッ ト 数情報 I Nに基づいて、 出力すべき対数尤度 DGB 0を選択する。
具体的には、 I ? 0用パラレルパス処理回路 2 2 5！は、 図 3 5に示すように、 復号の対象とする符号のステート数のうちの最大値の数のパラレルパス用 l o g 一 s um演算回路 2 2 6 nと、 2対 1の選択を行うセレクタ 2 27とを有する。 こ こでは、 I ? 0用パラレルパス処理回路 2 2 5！は、 トレリス上にパラレルパスが 存在する符号のうち、 最大で 3 2本の枝を有する トレリスで表され且つ最大で 4 ステートを有する符号、 より具体的には、 4ステートに対して各ステートに 8本 のパスが到達するようなパラレルパスがトレリス上に存在する符号の復号を行う ものとし、 32本の枝を 1 6個の対数尤度 Iァに変換するための 1 6個のパラレ ルパス用 10 g— s um演算回路 2 2 6 2 2 62, 2 2 63 , · · · ， 2 2 6 i 6を有するものとする。
パラレルパス用 10 g— s um演算回路 22 6 iは、 図 3 6に示すように、 2つ の差分器 2 29 22 92と、 3つのセレクタ 230 , 2 3 1， 233と、 これ らのセレクタ 2 30， 2 3 1， 233による選択動作を制御するための制御信号 を生成する選択用制御信号生成回路 23 2と、 いわゆる l o g— s um補正にお ける補正項の値をテーブルとして記憶する R OM (Read Only Memory) 等から構 成されるルックァヅプテーブル 234と、 加算器 2 35とを有する。 これらの各 部のうち、 差分器 2 2 91 , 2 2 92、 セレクタ 230， 23 1及び選択用制御信 号生成回路 232は、 比較及び絶対値算出回路 2 2 8を構成する。
比較及び絶対値算出回路 2 2 8は、 入力した 2つのデータの大小を比較し、 こ れらの 2つのデータの差分値の絶対値を算出する。 差分器 2 2 9 iは、 3 2通りの対数尤度 I ァの集合である対数尤度 P G B 0のう ち、 2つの対数尤度 I ァである対数尤度 P G 0 0と対数尤度 P G 0 1 との差分を とる。 厳密には、 差分器 2 2 9！は、 対数尤度 P G 0 0， P G 0 1が、 それそれ、 例えば 9 ビッ トからなるものとすると、 対数尤度 P G 0 0の下位 6 ビッ トのデ一 夕の最上位ビッ トに " 1 " を付したものと、 対数尤度 P G O 1の下位 6ビッ トの データの最上位ビッ 卜に " 0 " を付したものとの差分をとる。 差分器 2 2 9！は、 算出した差分値 D A 1 をセレクタ 2 3 0及び選択用制御信号生成回路 2 3 2に供 給する。
差分器 2 2 9 2は、 対数尤度 P G O 1 と対数尤度 P G O 0との差分をとる。 厳密 には、 差分器 2 2 9 2は、 対数尤度 P G 0 0， P G 0 1が、 それそれ、 例えば 9 ビ ヅ トからなるものとすると、 対数尤度 P G 0 1の下位 6 ビッ トのデ一夕の最上位 ビッ トに " 1 " を付したものと、 対数尤度 P G 0 0の下位 6ビッ トのデ一夕の最 上位ビッ トに " 0 " を付したものとの差分をとる。 差分器 2 2 9 2は、 算出した差 分値 D A 0をセレクタ 2 3 0及び選択用制御信号生成回路 2 3 2に供給する。 セレクタ 2 3 0は、 選択用制御信号生成回路 2 3 2から供給される制御信号 S L 1に基づいて、 差分器 2 2 9 iから供給される差分値 D A 1 と、 差分器 2 2 9 2 から供給される差分値 D A 0とのうち、 値が大きいものを選択する。 セレクタ 2 3 0は、 選択して得られたデータ C Aをセレクタ 2 3 1に供給する。
セレクタ 2 3 1は、 選択用制御信号生成回路 2 3 2から供給される制御信号 S L 2に基づいて、 セレクタ 2 3 0から供給されるデータ C Aと、 所定の値 Mを有 するデータとのうち、 いずれか一方を選択する。 具体的には、 デ一夕 C Aとして 供給される差分値に対する補正項の値は、 所定の値に漸近する性質を有している ことから、 セレクタ 2 3 1は、 データ C Aの値が所定の値 Mを超過している場合 には、 所定の値 Mを有するデータを選択する。 セレクタ 2 3 1は、 選択して得ら れたデ一夕 D Mをルックアツプテ一ブル 2 3 4に供給する。
選択用制御信号生成回路 2 3 2は、 対数尤度 P G 0 0， P G 0 1 と、 差分値 D A 1， D A 0とに基づいて、 セレクタ 2 3 0 , 2 3 3による選択動作を制御する ための制御信号 S L 1 を生成するとともに、 セレクタ 2 3 1による選択動作を制 御するための制御信号 S L 2を生成する。 この際、 選択用制御信号生成回路 2 3 2は、 対数尤度 P G 00 , P G 0 1に基づいて、 メ ト リックの上位ビッ トと下位 ビッ トとを分割して、 選択用の判定文を示す制御信号 S L 1 , S L 2を生成する が、 これについては後述する。
このような比較及び絶対値算出回路 2 28は、 対数尤度 PG 00 , PG 0 1の 差分値の絶対値を算出する。 この際、 比較及び絶対値算出回路 228においては、 後述するように、 差分器 2 29！に供給されるデータは、 対数尤度 PG 0 0， PG 0 1が、 それそれ、 例えば 9ビッ トからなるものとすると、 対数尤度 P GO 0の 下位 6ビッ トのデータの最上位ビッ トに " 1 " を付したものと、 対数尤度 P G 0 1の下位 6ビヅ トのデータの最上位ビッ トに "0" を付したものとである。 同様 に、 比較及び絶対値算出回路 22 8においては、 差分器 2 292に供給されるデ一 夕は、 対数尤度 P G 00の下位 6ビッ トのデータの最上位ビヅ トに "0" を付し たものと、 対数尤度 PG 0 1の下位 6ビッ 卜のデータの最上位ビッ 卜に "1 " を 付したものとである。 すなわち、 差分器 2 291 , 2292には、 対数尤度 P G 0 0 , P G 0 1のうちの下位ビヅ トの最上位ビッ トに " 1 " 又は " 0 " が付された データが供給されるが、 これは、 対数尤度 PG O O , PG 0 1の大小比較を高速 に行うためであり、 また、 選択用制御信号生成回路 2 32によって、 メ トリ ック の上位ビッ トと下位ビッ 卜とを分割して、 選択用の判定文を作成することに関係 がある。 これについては後述するものとする。
セレクタ 23 3は、 選択用制御信号生成回路 2 32から供給される制御信号 S L 1に基づいて、 対数尤度 PB 00 , PG 0 1のうち、 値が小さいものを選択す る。 セレクタ 2 33は、 選択して得られたデータ S P Gを加算器 2 3 5に供給す る。
ルックァヅプテ一ブル 2 34は、 10 g— s um補正における補正項の値をテ —ブルとして記憶する。 ルックアップテーブル 2 34は、 セレクタ 2 3 1から供 給されるデータ DMの値に対応する補正項の値をテーブルから読み出し、 データ RDMとして加算器 2 3 5に供給する。
加算器 2 35は、 セレクタ 2 33から供給されるデータ SPGと、 ルックアツ プテーブル 234から供給されるデータ RDMとを加算し、 対数尤度 Iァを算出 する。 加算器 2 35は、 算出した対数尤度 Iァを対数尤度 PP G O 0としてセレ クタ 2 2 7に供給する。
このようなパラレルバス用 1 0 g— s um演算回路 2 2 6！は、 パラレルパスに 対応する 2つの対数尤度 P G 0 0， P G 0 1を束ね、 対数尤度 P P G 0 0として セレクタ 2 2 7に供給する。
パラレルパス用 1 0 g— s um演算回路 2 2 62は、 パラレルパス用 1 o g— s 11 m演算回路 2 2 6 と同様の構成からなり、 パラレルパスに対応する 2つの対数 尤度 P G 0 2， P G 0 3を束ね、 対数尤度 PP G O 1 としてセレクタ 2 2 7に供 給する。
また、 パラレルパス用 1 0 g— s um演算回路 2 2 63は、 パラレルパス用 l o - s um演算回路 2 2 6！と同様の構成からなり、 パラレルパスに対応する 2つ の対数尤度 P G 04， P G 0 5を束ね、 対数尤度 P P G 0 2としてセレクタ 2 2 7に供給する。
さらに、 パラレルバス用 1 o g— s um演算回路 2 2 616は、 パラレルパス用 1 o g - s um演算回路 2 2 6！と同様の構成からなり、 パラレルパスに対応する 2つの対数尤度 P G 0 3 0， P G 0 3 1 を束ね、 対数尤度 P P G 1 5としてセレ クタ 2 2 7に供給する。
このように、 複数のパラレルバス用 1 0 g— s um演算回路 2 2 6 πは、 それそ れ、 パラレルパスに対応する 2つの対数尤度を束ねる。 各パラレルパス用 l o g — s um演算回路 2 2 6 nにより束ねられて得られた対数尤度 P P G 0 0， PP G 0 1， PP G 0 2 , · · ·， PP G 1 5は、 対数尤度 P P Gとしてセレクタ 2 2 7に供給される。
I β 0用パラレルパス処理回路 2 2 5！において、 セレクタ 2 2 7は、 入力ビヅ ト数情報 I Νに基づいて、 I ? 0用 I ァ分配回路 2 2 4！から供給される対数尤度 P GB 0のうち、 下位のメ トリ ックに相当するものと、 各パラレルパス用 l o g - s um演算回路 2 2 6 nから供給される対数尤度 PP Gとのうち、 いずれか一方 を選択する。 具体的には、 セレクタ 2 2 7は、 符号化装置 1における要素符号化 器がトレリス上にパラレルパスが存在する符号化を行うものであった場合には、 対数尤度 PP Gを選択する。 すなわち、 ここでは、 セレクタ 2 2 7による選択動 作を制御するための制御信号として、 入力ビッ ト数情報 I Nを用いているが、 実 際には、 トレリス上にパラレルパスが存在する符号であるか否かを示す制御信号 がセレクタ 22 7に入力される。
このような I ? 0用パラレルパス処理回路 2 2 5 tは、 対数尤度 P GB 0を入力 すると、 この対数尤度 PGB 0がパラレルパスに対応するものであった場合には、 セレクタ 2 27によって、 束ねられた対数尤度 P P Gを選択し、 この対数尤度 P PGと、 対数尤度 PGB 0のうち、 上位のメ ト リ ックに相当するものとを併せ、 対数尤度 D GB 0として I ?算出回路 1 59に供給する。 また、 1 ? 0用パラレ ルパス処理回路 2 2 5 tは、 対数尤度 PGB 0がパラレルパスに対応するものでな かった場合には、 この対数尤度 PGB 0を対数尤度 DGB 0としてそのまま出力 する。
I ? 1用パラレルバス処理回路 2 2 52は、 I /50用パラレルパス処理回路 2 2 5 tと同様の構成からなるため、 詳細な説明は省略するが、 対数尤度 PGB 1を入 力すると、 この対数尤度 P GB 1がパラレルパスに対応するものであった場合に は、 対数尤度 P GB 1を束ね、 対数尤度 D GB 1、 すなわち、 対数尤度 I ^ 1を 算出するために用いる対数尤度 Iァとして 1 ?算出回路 1 59に供給する。 また、 I β 1用パラレルパス処理回路 2 2 52は、 入力した対数尤度 PGB 1がパラレル パスに対応するものでなかった場合には、 この対数尤度 P GB 1を対数尤度 D G B 1としてそのまま 1 /5算出回路 1 59に供給する。
また、 Iひ用パラレルパス処理回路 2 2 53も、 I ? 0用パラレルパス処理回路 2 2 5 ,と同様の構成からなるため、 詳細な説明は省略するが、 対数尤度 PG Aを 入力すると、 この対数尤度 P G Aがパラレルパスに対応するものであった場合に は、 対数尤度 PGAを束ね、 対数尤度 DGA、 すなわち、 対数尤度 Iひを算出す るために用いる対数尤度 Iァとして Iひ算出回路 1 58に供給する。 また、 I ひ 用パラレルパス処理回路 2 253は、 入力した対数尤度 P G Aがパラレルパスに対 応するものでなかった場合には、 この対数尤度 P G Aを対数尤度 D G Aとしてそ のまま Iひ算出回路 1 58に供給する。
このような I ァ分配回路 1 57は、 対数尤度 GA， GB 0， GB 1を、 それそ れ、 符号構成に応じて分配し、 さらに、 トレリス上にパラレルパスが存在する符 号を復号する際には、 これらのパラレルパスを束ね、 得られた対数尤度 DGA， DGABを Iひ算出回路 1 58に供給するとともに、 得られた対数尤度 D G B 0， D GB 1を 1 ?算出回路 1 59に供給する。
Iひ算出回路 1 58は、 Iァ分配回路 1 57から供給される対数尤度 DGA， DGABを用いて、 対数尤度 Iひを算出する。 具体的には、 I ひ算出回路 1 58 は、 "2. " の冒頭に記載した表記に基づく と、 対数尤度 Iァを用いて、 次式 (49) に示す演算を行い、 各時刻 tにおける対数尤度 I ひを算出する。 なお、 次式 （49) における演算子 "#" は、 いわゆる 10 g— s um演算を示すもの であり、 入力 "0" でステート m， からステート mへと遷移するときにおける対 数尤度と、 入力 " 1 " でステート m， ， からステート mへと遷移するときにおけ る対数尤度との 1 o g— s um演算を示すものである。 より具体的には、 Iひ算 出回路 1 5 8は、 定数 s gnが "+ 1 " の場合には、 次式 （50) に示す演算を 行うことによって、 一方、 定数 s g nが "一 1 " の場合には、 次式 （5 1 ) に示 す演算を行うことによって、 各時刻 tにおける対数尤度 Iひを算出する。 すなわ ち、 Iひ算出回路 1 58は、 対数尤度 I ァに基づいて、 受信値 y t毎に、 符号化 開始ステートから時系列順に各ステートに至る確率ひを対数表記した対数尤度 I ひ又は確率ひを対数表記して正負識別符号を反転した対数尤度 Iひを算出する。
I xt (m) = I α 】 [m') + I Y, [m'， m) ^ ^ + " )) (49)
I a [m ] = max I a.
Figure imgf000090_0001
+ log ' — 1 ('»') + I V, ('"' · "')) - l «, _ ! ('»") + 1 I'"" · ,")1
+ e
(50)
+ l ( im' m
* 1 V, ('"" .
Figure imgf000090_0002
(51 ) このとき、 I ひ算出回路 1 5 8は、 制御回路 6 0から供給される生成行列情報 C Gと、 符号情報生成回路 1 5 1から供給される入力ビッ ト数情報 I N、 型情報 WM及びメモリ数情報 M Nと、 受信データ及び遅延用記憶回路 1 5 5から供給さ れる終結情報 T A L Dとに基づいて、 対数尤度 I ひを算出する。 I ひ算出回路 1 5 8は、 算出した対数尤度 I ひ と対数尤度 I ァとの和を軟出力算出回路 1 6 1に 供給する。 すなわち、 I ひ算出回路 1 5 8は、 後述するように、 算出した対数尤 度 I ひをそのまま出力するのではなく、 対数軟出力 I 人の算出に用いる対数尤度 I aと対数尤度 I ァとの和を、 データ A Gとして出力する。
具体的には、 I ひ算出回路 1 5 8は、 例えば図 3 7に示すように、 制御信号を 生成する制御信号生成回路 2 4 0と、 トレリス上の各ステートから次時刻におけ るステートへと 2本のパスが到達するような符号に対して、 加算比較選択 （add co即 are se lect) 処理及び 1 o g— s u m補正により補正項を追加する処理を行 う加算比較選択回路 2 4 1 と、 トレリス上の各ステ一トから次時刻におけるステ —トへと 4本、 又は、 符号によっては 8本のパスが到達するような符号に対して、 加算比較選択処理及び 1 0 g— s u m袖正により補正項を追加する処理を行う加 算比較選択回路 242と、 対数尤度 Iひと対数尤度 Iァとの和を算出する Iひ + Iァ算出回路 243と、 3対 1の選択を行うセレクタ 244とを有するものとし て実現することができる。
制御信号生成回路 240は、 生成行列情報 CG、 入力ビッ ト数情報 I N、 型情 報 WM及びメモリ数情報 MNを用いて、 トレリス上の各ステートから次時刻にお けるステートへと 4本のパスが到達するような符号における遷移元のステ一トを 算出し、 制御信号 P S Tとして加算比較選択回路 242に供給する。
加算比較選択回路 24 1は、 トレリス上の各ステ一卜から次時刻におけるステ ートへと 2本のパスが到達するような符号に対して、 加算比較選択処理及び 10 - s um補正により補正項を追加する処理を行うことによって、 l o g— s u m演算を行う。
具体的には、 加算比較選択回路 24 1は、 図 38に示すように、 トレリス上の 各ステ一トから次時刻におけるステートへと 2本のパスが到達するような符号の うち、 復号の対象とする符号のステート数のうちの最大値の数の 10 g— s um 演算回路 245 nを有する。 ここでは、 加算比較選択回路 24 1は、 最大で 1 6ス テートを有する符号の復号を行うものとし、 1 6個の 10 g— s um演算回路 2 451 , 2452 , 2453 , · · · , 245！ 6を有するものとする。
これらの l o g— s um演算回路 2451 , 2452, 2453, · · ·， 245 16には、 それそれ、 トレリス上の遷移に基づいて、 トレリス上の出力パターンに 対応する枝の対数尤度 Iァと、 各ステートにおける 1時刻前の対数尤度 Iひが供 給される。 すなわち、 10 g— s um演算回路 245 24 52, 2453, · · . , 2451βには、 それぞれ、 対数尤度 D GAのうち、 トレリス上の出力パ夕一 ンに対応する枝の対数尤度 Iァに相当するものと、 算出した 1時刻前の対数尤度 ALのうち、 各ステートにおける対数尤度 Iひに相当するものとが供給される。 そして、 l o g— s um演算回路 245 24 52, 2453, · · ·， 245 i 6は、 それそれ、 次時刻の各ステートにおける対数尤度 Iひを対数尤度 ALとして 求める。 各 l o g— s um演算回路 245 2452, 2453, · · ·， 245 1 βに対する対数尤度 ALの分配は、 符号構成に応じて異なり、 ここではメモリ数 情報 ΜΝに基づいて、 図示しないセレクタ等により決定される。 この対数尤度 A Lの分配については、 さらに後述する。
具体的には、 1 0 g— s um演算回路 2 4 5！は、 3つの加算器 2 4 6 !， 2 4 62 j 2 4 9と、 1 0 g— s um補正における補正項の値を算出する補正項算出回 路 2 4 7と、 セレクタ 2 4 8と、 I ひ正規化回路 2 5 0とを有する。
加算器 2 4 6 iは、 対数尤度 D G Aのうちの対数尤度 D G A 0 0を入力するとと もに、 1時刻前に算出された対数尤度 A Lのうち、 符号に応じて該当するものを 対数尤度 A 0として入力し、 これらの対数尤度 D G A 0 0， A 0を加算する。 加 算器 2 4 6 "ま、 加算して得られた対数尤度 I ひと対数尤度 I Ύとの和を示すデ一 夕 AM0を補正項算出回路 2 4 7及びセレクタ 2 4 8に供給する。
加算器 2 4 62は、 対数尤度 D G Aのうちの対数尤度 D G A 0 1を入力するとと もに、 1時刻前に算出された対数尤度 A Lのうち、 符号に応じて該当するものを 対数尤度 A 1として入力し、 これらの対数尤度 D G A 0 1， A 1を加算する。 加 算器 2 4 62は、 加算して得られた I ひ + Iァを示すデータ AM 1を補正項算出回 路 2 4 7及びセレクタ 2 4 8に供給する。
補正項算出回路 2 4 7は、 加算器 2 4 6！から供給されるデ一タ AM 0と、 加算 器 2 4 62から供給されるデータ AM 1とを入力し、 補正項の値を示すデータ DM を算出する。 この補正項算出回路 2 4 7は、 図 3 9に示すように、 2つの差分器 2 5 1 1 , 2 5 12と、 1 0 g— s um補正における補正項の値をテ一ブルとして 記憶する 2つのルックアップテーブル 2 5 21 } 2 5 22と、 3つのセレクタ 2 4 8 , 2 5 4， 2 5 5による選択動作を制御するための制御信号を生成する選択用 制御信号生成回路 2 5 3と、 2つのセレクタ 2 5 4 , 2 5 5とを有する。
差分器 2 5 1 tは、 加算器 2 4 6 ,から供給されるデ一夕 AM 0と、 加算器 2 4 62から供給されるデータ AM 1との差分をとる。 厳密には、 差分器 2 5 1 iは、 デ一夕 AM 0， AM 1が、 それそれ、 例えば 1 2ビッ 卜からなるものとすると、 データ AM 0の下位 6ビヅ トのデ一夕の最上位ビヅ 卜に " 1 " を付したものと、 デ一夕 AM 1の下位 6ビヅ トのデータの最上位ビヅトに "0" を付したものとの 差分をとる。 差分器 2 5 1！は、 算出した差分値 D A 1をルックアップテーブル 2 5 2 ,及び選択用制御信号生成回路 2 5 3に供給する。
差分器 2 5 12は、 デ一夕 AM 1と、 データ AM 0との差分をとる。 厳密には、 差分器 2 5 1 は、 デ一夕 AMO， AM 1が、 それそれ、 例えば 1 2ビヅ トからな るものとすると、 データ AM Iの下位 6ビッ トのデータの最上位ビッ トに " 1" を付したものと、 デ一夕 AM 0の下位 6ビッ 卜のデータの最上位ビヅ トに "0" を付したものとの差分をとる。 差分器 2 5 12は、 算出した差分値 D A 0をルック アップテーブル 2 5 22及び選択用制御信号生成回路 2 53に供給する。
ルックアツブテ一ブル 2 52 2 5 22は、 それそれ、 l o g— s um補正に おける補正項の値をテ一ブルとして記憶する。 ルックアツプテ一ブル 2 52 iは、 差分器 2 5 1 ,から供給される差分値 D A 1の値に対応する補正項の値をテーブル から読み出し、 データ RDA 1としてセレクタ 2 54に供給する。 また、 ルック アップテーブル 2 522は、 差分器 25 12から供給される差分値 D A 0の値に対 応する補正項の値をテ一ブルから読み出し、 データ RDA 0としてセレクタ 2 5 4に供給する。
選択用制御信号生成回路 2 53は、 データ AM 0 , AM 1と、 差分値 DA 1， DA 0とに基づいて、 セレクタ 248， 2 54による選択動作を制御するための 制御信号 S E Lを生成するとともに、 セレクタ 2 5 5による選択動作を制御する ための制御信号 S Lを生成する。 この際、 選択用制御信号生成回路 2 53は、 上 述した選択用制御信号生成回路 2 32と同様に、 データ AM 0， AM Iに基づい て、 メ ト リックの上位ビッ トと下位ビッ トとを分割して、 選択用の判定文を示す 制御信号 SE L， S Lを生成するが、 これについては後述する。
セレクタ 2 54は、 選択用制御信号生成回路 2 5 3から供給される制御信号 S E Lに基づいて、 ルックアップテーブル 2 52！から供給されるデータ R D A 1 と、 ルックアップテ一ブル 2 5 22から供給されるデ一夕 R D A 0とのうち、 いずれか 一方を選択する。 具体的には、 セレクタ 2 54は、 デ一夕 AM0の値がデータ A M 1の値よりも大きい場合には、 ルックアップテ一ブル 2 5 2！からのデータ R D A 1を選択する。 すなわち、 セレクタ 2 54は、 データ AM 0とデータ AM 1と の差分値の絶対値に対応する補正項の値を選択する。 セレクタ 254は、 選択し て得られたデータ C Aをセレクタ 2 5 5に供給する。
セレクタ 2 5 5は、 選択用制御信号生成回路 2 53から供給される制御信号 S Lに基づいて、 セレクタ 2 54から供給されるデータ C Aと、 所定の値 Mを有す るデータとのうち、 いずれか一方を選択する。 具体的には、 デ一夕 CAとして供 給される差分値に対する補正項の値は、 所定の値に漸近する性質を有しているこ とから、 セレクタ 255は、 デ一夕 C Aの値が所定の値 Mを超過している場合に は、 所定の値 Mを有するデ一夕を選択する。 セレクタ 255は、 選択して得られ たデ一夕 DMを加算器 249に供給する。
このような補正項算出回路 247は、 10 g— s um補正における補正項の値 を算出する。 この際、 補正項算出回路 247は、 後述するように、 入力した 2つ のデータの差分値の絶対値を算出してから補正項の値を求めるのではなく、 複数 の補正項の値を算出し、 その中から適切なものを選択する。 また、 補正項算出回 路 247においては、 差分器 25 1 ,に供給されるデータは、 加算器 2461から 供給されるデータ AM 0及び加算器 2462から供給されるデータ AM 1が、 それ それ、 例えば 1 2ビッ トからなるものとすると、 データ AM 0の下位 6ビッ トの デ一夕の最上位ビヅ トに " 1 " を付したものと、 データ AM 1の下位 6ビッ トの データの最上位ビッ トに "0" を付したものとである。 同様に、 補正項算出回路 247においては、 差分器 25 12に供給されるデータは、 データ AM 0の下位 6 ビヅ トのデ一夕の最上位ビッ 卜に "0" を付したものと、 データ AM 1の下位 6 ビッ トのデ一夕の最上位ビッ トに "1 " を付したものとである。 すなわち、 差分 器 25 1 2522には、 加算器 2461 , 2462から供給されるデータのうち の下位ビッ トの最上位ビッ 卜に "1 " 又は "0" が付されたデータが供給される が、 これは、 データ AM 0 , AM 1の大小比較を高速に行うためであり、 また、 選択用制御信号生成回路 253によって、 メ ト リ ックの上位ビッ 卜と下位ビッ ト とを分割して、 選択用の判定文を作成することに関係がある。 これについては後 述するものとする。
セレクタ 248は、 選択用制御信号生成回路 253から供給される制御信号 S E Lに基づいて、 データ AMO , AM Iのうち、 値が小さいものを選択する。 セ レクタ 248は、 選択して得られたデータ SAMを加算器 249に供給する。 加算器 249は、 セレクタ 248から供給されるデ一夕 SAMと、 補正項算出 回路 247から供給されるデータ DMとを加算し、 対数尤度 I αを算出する。 加 算器 247は、 算出した対数尤度 Iひを対数尤度 CMとして I α正規化回路 25 0に供給する。
I ひ正規化回路 2 50は、 加算器 249から供給される対数尤度 CMの分布の 偏りを是正するための正規化を行う。 この正規化処理については各種方法が考え られるが、 これについては後述する。 また、 I ひ正規化回路 2 50は、 終結情報 TALDを用いて、 終結処理も行う。 Iひ正規化回路 2 50は、 正規化後の対数 尤度 Iひを、 必要なダイナミックレンジに応じてクリッピングを行い、 対数尤度 A L 00として、 所定の 10 g— s um演算回路 245 2452, 2453, · • • , 245！ 6に供給する。 このとき、 対数尤度 A L 00は、 図示しないレジス 夕により 1時刻分の遅延がなされた後、 所定の 1 o g— s um演算回路 2451 , 24 52, 2453, · · · , 24516に供給される。
このような 10 g— s um演算回路 245 tは、 対数尤度 A L 00を求めて出力 するとともに、 データ AM0， AM 1を束ねてデータ AG 00として出力する。 すなわち、 1 o g— s um演算回路 245！は、 求めた対数尤度 A L 00を、 次時 刻における対数尤度 Iひの算出に用いるために、 所定の 10 g— s um演算回路 2451 , 2452, 24 53, · · · ， 245！ βに供給するとともに、 対数尤度 I ひの算出過程において求めた対数尤度 Iひと対数尤度 Iァとの和 I α + Iァを示 すデータ AG 00を出力する。
10 g— s um演算回路 2452は、 1 o g— s um演算回路 245 tと同様の 構成からなるため、 詳細な説明は省略するが、 対数尤度 DG Aのうちの対数尤度 DGA 0 2 , DGA 03と、 1時刻前に算出された対数尤度 A Lのうち、 符号に 応じて該当するものを対数尤度 A 0， A 1として入力し、 これらの対数尤度 DG A 02 , DGA 03 , A 0， A 1を用いて、 対数尤度 Iひを算出し、 対数尤度 A L 0 1として、 所定の 1 o g— s um演算回路 245 2452, 2453, · · • , 24516に供給するとともに、 対数尤度 Iひと対数尤度 Iァとの和 Iひ + I ァを示すデータ AG O 1を出力する。
また、 10 g— s um演算回路 2453も、 1 o g— s u m演算回路 245 ,と 同様の構成からなるため、 詳細な説明は省略するが、 対数尤度 DGAのうちの対 数尤度 DGA04 , DGA 05と、 1時刻前に算出された対数尤度 A Lのうち、 符号に応じて該当するものを対数尤度 A 0， A 1として入力し、 これらの対数尤 度 DGA 04 , D G A 05 , A 0 , A lを用いて、 対数尤度 Iひを算出し、 対数 尤度 A L 02として、 所定の 10 g— s um演算回路 245 2452, 245 3 , · · · , 24 516に供給するとともに、 対数尤度 Iひと対数尤度 Iァとの和 I ひ + 1ァを示すデータ AG 02を出力する。
さらに、 10 g— s um演算回路 24516も、 1 o g— s u m演算回路 245 ,と同様の構成からなるため、 詳細な説明は省略するが、 対数尤度 DG Αのうちの 対数尤度 DGA 30， DGA3 1と、 1時刻前に算出された対数尤度 A Lのうち、 符号に応じて該当するものを対数尤度 A 0， A 1 として入力し、 これらの対数尤 度 DGA30 , DGA 3 1， A 0 , A lを用いて、 対数尤度 Iひを算出し、 対数 尤度 A L 1 5として、 所定の 10 g— s um演算回路 245 ι , 2452, 245 3 , · · ·， 24516に供給するとともに、 対数尤度 Iひと対数尤度 I ァとの和 I a + Iァを示すデータ AG 1 5を出力する。
このような加算比較選択回路 24 1は、 トレリス上の各ステートから次時刻に おけるステートへと 2本のパスが到達するような符号における対数尤度 Iひを算 出する。 加算比較選択回路 24 1は、 後述するように、 算出した対数尤度 Iひを 出力するのではなく、 対数尤度 I αと対数尤度 I ァとの和 Iひ + 1ァを出力する。 すなわち、 加算比較選択回路 24 1は、 10 g— s um演算回路 245 245 2 , 2453 , · · · , 24516のそれそれにより求められたデ一夕 AG 00 , A G 0 1 , AG 02 , · · · ， AG 1 5を束ね、 デ一夕 A G Tとしてセレクタ 24 4に供給する。
加算比較選択回路 242は、 トレリス上の各ステートから次時刻におけるステ ートへと 4本、 又は、 符号によっては 8本のパスが到達するような符号に対して、 加算比較選択処理及び 10 g— s um補正により補正項を追加する処理を行うこ とによって、 10 g— s um演算を行う。
具体的には、 加算比較選択回路 242は、 図 40に示すように、 トレリス上の 各ステートから次時刻におけるステートへと 4本、 又は、 符号によっては 8本の パスが到達するような符号のうち、 復号の対象とする符号のステート数のうちの 最大値の数の 10 g— s um演算回路 2 56 nを有する。 ここでは、 加算比較選択 回路 242は、 最大で 8ステートを有する符号の復号を行うものとし、 8個の 1 o g— s um演算回路 2 56 · . · ， 2 5 68を有するものとする。
これらの 1 o g— s um演算回路 2 5 61} · · · , 2 568には、 それそれ、 上述した加算比較選択回路 24 1における l o g— s um演算回路 245 i, 24 52 , 2453, · · · , 24516と同様に、 トレリス上の遷移に基づいて、 トレ リス上の出力パターンに対応する枝の対数尤度 Iァと、 各ステートにおける 1時 刻前の対数尤度 Iひが供給される。 すなわち、 10 g— s um演算回路 256 • · · , 2 568には、 それそれ、 対数尤度 D G Aのうち、 トレリス上の出力パ夕 —ンに対応する枝の対数尤度 Iァに相当するものと、 算出した 1時刻前の対数尤 度 ALのうち、 各ステ一卜における対数尤度 Iひに相当するものとが供給される。 そして、 l o g— s um演算回路 2 5 6 . . · ， 2 568は、 それそれ、 次時 刻の各ステートにおける対数尤度 I ひを対数尤度 A Lとして求める。 各 10 g— s um演算回路 2 56., · · · , 25 68に対する対数尤度 A Lの分配は、 符号 構成に応じて異なり、 ここでは制御信号 P S Tに基づいて、 図示しないセレクタ 等により決定される。 この対数尤度 ALの分配については、 さらに後述する。 具体的には、 10 g— s um演算回路 2 56 iは、 5つの加算器 2 57 2 5 72 , 2 573, 2 574, 27 1と、 1 o g— s u m補正における補正項の値を算 出する 6個の補正項算出回路 2 5 8 2 582, 2 583, 2 584, 2 585 , 2 5 8 eと、 1 1個のセレクタ 2 59， 2 60 , 2 6 1 , 2 62 , 2 63 , 2 64 , 2 6 5， 2 66， 2 67 , 268 , 2 69と、 セレクタ 2 69による選択動作を 制御するための制御信号を生成する選択用制御信号生成回路 270と、 Iひ正規 化回路 272とを有する。
加算器 2 57 ,は、 対数尤度 DGAのうちの対数尤度 DGA 00を入力するとと もに、 1時刻前に算出された対数尤度 A Lのうち、 符号に応じて該当するものを 対数尤度 A 0として入力し、 これらの対数尤度 D G A 00 , A 0を加算する。 加 算器 2 57 tは、 加算して得られた対数尤度 Iひと対数尤度 I ァとの和を示すデ一 夕 AM0を補正項算出回路 2 58 l5 2 583, 2 585及びセレクタ 2 59に供給 する。
加算器 2 572は、 対数尤度 D G Aのうちの対数尤度 D G A 0 1を入力するとと もに、 1時刻前に算出された対数尤度 A Lのうち、 符号に応じて該当するものを 対数尤度 A 1として入力し、 これらの対数尤度 D G A 0 1， A 1を加算する。 加 算器 2 572は、 加算して得られた Iひ + Iァを示すデータ AM 1を補正項算出回 路 2 58 2 584, 2 586及びセレクタ 2 59に供給する。
加算器 2 573は、 対数尤度 D G Aのうちの対数尤度 D G A 0 2を入力するとと もに、 1時刻前に算出された対数尤度 A Lのうち、 符号に応じて該当するものを 対数尤度 A 2として入力し、 これらの対数尤度 D G A 0 2 , A 2を加算する。 加 算器 2 573は、 加算して得られた I α + Iァを示すデ一夕 AM 2を補正項算出回 路 2 5 82， 2 583, 2 584及びセレクタ 2 60に供給する。
加算器 2 574は、 対数尤度 D G Aのうちの対数尤度 D G A 03を入力するとと もに、 1時刻前に算出された対数尤度 A Lのうち、 符号に応じて該当するものを 対数尤度 A 3として入力し、 これらの対数尤度 D G A 0 3 , A 3を加算する。 加 算器 2 574は、 加算して得られた Iひ + I ァを示すデ一夕 AM 3を補正項算出回 路 2 5 82， 2 58 s, 2 58 β及びセレクタ 2 60に供給する。
補正項算出回路 2 58 iは、 先に図 39に示した補正項算出回路 247と同様の 構成からなるため、 ここでは詳細を省略するが、 加算器 2 57！から供給されるデ —夕 AM0と、 加算器 2 572から供給されるデータ AM 1とを入力し、 補正項の 値を示すデータ DM 0を算出する。 この際、 補正項算出回路 2 58！は、 補正項算 出回路 247と同様に、 入力した 2つのデータの差分値の絶対値を算出してから 補正項の値を求めるのではなく、 複数の補正項の値を算出し、 その中から適切な ものを選択する。 また、 補正項算出回路 2 58 においては、 加算器 2 57 !, 2 572から供給されるデータ AM 0 , AM 1のうちの下位ビヅ 卜の最上位ビヅトに " 1 " 又は "0" が付されたデ一夕間の差分をとり、 デ一夕 AM0， AM 1の大 小比較を高速に行う。 補正項算出回路 2 58！は、 算出したデータ DM 0をセレク タ 2 68に供給する。 また、 補正項算出回路 2 58 !は、 セレクタ 2 59 , 2 6 1 , 2 6 2 , 2 63 , 2 64による選択動作を制御するための制御信号 S E L 0を生 成する。
補正項算出回路 2 582は、 先に図 39に示した補正項算出回路 247と同様の 構成からなるため、 ここでは詳細を省略するが、 加算器 2 573から供給されるデ 一夕 AM 2と、 加算器 2 574から供給されるデ一夕 AM 3とを入力し、 補正項の 値を示すデータ DM 1を算出する。 この際、 補正項算出回路 2 582は、 補正項算 出回路 247と同様に、 入力した 2つのデータの差分値の絶対値を算出してから 補正項の値を求めるのではなく、 複数の補正項の値を算出し、 その中から適切な ものを選択する。 また、 補正項算出回路 2 582においては、 加算器 2 573, 2 574から供給されるデ一夕 AM 2， AM 3のうちの下位ビヅトの最上位ビッ トに " 1 " 又は "0" が付されたデ一夕間の差分をとり、 データ AM2， AM3の大 小比較を高速に行う。 補正項算出回路 2 582は、 算出したデータ DM 1をセレク 夕 2 68に供給する。 また、 補正項算出回路 2 582は、 セレクタ 2 60 , 2 6 5: 2 66による選択動作を制御するための制御信号 S E L 1を生成する。
補正項算出回路 2 583は、 先に図 39に示した補正項算出回路 247と同様の 構成からなるため、 ここでは詳細を省略するが、 加算器 2 57 ,から供給されるデ 一夕 AM 0と、 加算器 2 5 73から供給されるデータ AM2とを入力し、 補正項の 値を示すデ一夕 DM 2を算出する。 この際、 補正項算出回路 2 583は、 補正項算 出回路 247と同様に、 入力した 2つのデータの差分値の絶対値を算出してから 補正項の値を求めるのではなく、 複数の補正項の値を算出し、 その中から適切な ものを選択する。 また、 補正項算出回路 2 583においては、 加算器 2 571 , 2 573から供給されるデータ AM 0， AM 2のうちの下位ビットの最上位ビヅ トに " 1 " 又は "0" が付されたデータ間の差分をとり、 デ一夕 AMO , AM2の大 小比較を高速に行う。 補正項算出回路 2 583は、 算出したデータ DM 2をセレク タ 2 63に供給する。 また、 補正項算出回路 2 5 83は、 最終的にセレクタ 2 67 : 2 68による選択動作を制御するための制御信号 S E L 8となる制御信号 S E L 2を生成し、 この制御信号 SE L 2をセレクタ 2 6 1及び選択用制御信号生成回 路 270に供給する。
補正項算出回路 2 584は、 先に図 39に示した補正項算出回路 247と同様の 構成からなるため、 ここでは詳細を省略するが、 加算器 2 572から供給されるデ —夕 AM 1 と、 加算器 2 573から供給されるデータ AM 2とを入力し、 補正項の 値を示すデータ DM 3を算出する。 この際、 補正項算出回路 2 584は、 補正項算 出回路 247と同様に、 入力した 2つのデータの差分値の絶対値を算出してから 補正項の値を求めるのではなく、 複数の補正項の値を算出し、 その中から適切な ものを選択する。 また、 補正項算出回路 2 584においては、 加算器 2 572 , 2 5 73から供給されるデータ AM 1 , AM 2のうちの下位ビッ トの最上位ビヅ卜に " 1 " 又は "0" が付されたデータ間の差分をとり、 データ AM I， AM2の大 小比較を高速に行う。 補正項算出回路 2 584は、 算出したデータ DM3をセレク 夕 2 63に供給する。 また、 補正項算出回路 2 584は、 最終的にセレクタ 2 67 2 68による選択動作を制御するための制御信号 S E L 8となる制御信号 S E L 3を生成し、 この制御信号 S E L 3をセレクタ 2 6 1及び選択用制御信号生成回 路 270に供給する。
補正項算出回路 2 585は、 先に図 39に示した補正項算出回路 247と同様の 構成からなるため、 ここでは詳細を省略するが、 加算器 2 57！から供給されるデ 一夕 AM 0と、 加算器 2 574から供給されるデータ AM 3とを入力し、 補正項の 値を示すデータ DM4を算出する。 この際、 補正項算出回路 2 585は、 補正項算 出回路 247と同様に、 入力した 2つのデ一夕の差分値の絶対値を算出してから 補正項の値を求めるのではなく、 複数の補正項の値を算出し、 その中から適切な ものを選択する。 また、 補正項算出回路 2 585においては、 加算器 2 571 , 2 574から供給されるデータ AM 0， AM 3のうちの下位ビッ トの最上位ビットに "1 " 又は "0" が付されたデータ間の差分をとり、 データ AM 0 , AM 3の大 小比較を高速に行う。 補正項算出回路 2 5 85は、 算出したデータ DM 4をセレク 夕 2 64に供給する。 また、 補正項算出回路 2 5 85は、 最終的にセレクタ 2 67 , 2 68による選択動作を制御するための制御信号 S E L 8となる制御信号 S E L を生成し、 この制御信号 SE L 4をセレクタ 2 6 2及び選択用制御信号生成回 路 2 70に供給する。
補正項算出回路 2 586は、 先に図 39に示した補正項算出回路 247と同様の 構成からなるため、 ここでは詳細を省略するが、 加算器 2 5 72から供給されるデ —タ AM 1 と、 加算器 2 574から供給されるデータ AM 3とを入力し、 補正項の 値を示すデ一夕 DM 5を算出する。 この際、 補正項算出回路 2 586は、 補正項算 出回路 247と同様に、 入力した 2つのデータの差分値の絶対値を算出してから 補正項の値を求めるのではなく、 複数の補正項の値を算出し、 その中から適切な ものを選択する。 また、 補正項算出回路 2 58 βにおいては、 加算器 2 572， 2 574から供給されるデ一夕 AM 1， AM 3のうちの下位ビッ トの最上位ビヅ トに " 1 " 又は "0" が付されたデ一夕間の差分をとり、 データ AM 1， AM3の大 小比較を高速に行う。 補正項算出回路 2 586は、 算出したデータ DM 5をセレク タ 2 64に供給する。 また、 補正項算出回路 2 586は、 最終的にセレクタ 2 67 2 68による選択動作を制御するための制御信号 S E L 8となる制御信号 S E L 5を生成し、 この制御信号 S E L 5をセレクタ 2 62及び選択用制御信号生成回 路 270に供給する。
セレクタ 259は、 補正項算出回路 2 58！から供給される制御信号 S E L 0に 基づいて、 データ AM0， AM Iのうち、 値が小さいものを選択する。 セレクタ 2 59は、 選択して得られたデ一夕 S AM 0をセレクタ 2 67に供給する。
セレクタ 2 60は、 補正項算出回路 2 582から供給される制御信号 S E L 1に 基づいて、 デ一夕 AM2， AM3のうち、 値が小さいものを選択する。 セレクタ 2 60は、 選択して得られたデ一夕 S AM 1をセレクタ 2 67に供給する。
セレクタ 2 6 1は、 補正項算出回路 2 58 ,から供給される制御信号 S E L 0に 基づいて、 制御信号 S E L 2， S E L 3のうち、 いずれか一方を選択する。 具体 的には、 セレクタ 2 6 1は、 データ AM 1よりもデ一夕 AM 0の方が値が大きい 場合には、 制御信号 S E L 3を選択する。 セレクタ 2 6 1は、 選択して得られた 制御信号 S E L 6をセレクタ 2 6 5に供給する。
セレクタ 2 62は、 補正項算出回路 2 58 ,から供給される制御信号 S E L 0に 基づいて、 制御信号 S E L 4 , S E L 5のうち、 いずれか一方を選択する。 具体 的には、 セレクタ 2 62は、 データ AM 1よりもデ一夕 AM 0の方が値が大きい 場合には、 制御信号 S E L 5を選択する。 セレクタ 2 62は、 選択して得られた 制御信号 S E L 7をセレクタ 2 6 5に供給する。
セレクタ 263は、 補正項算出回路 2 58 ,から供給される制御信号 S E L 0に 基づいて、 デ一夕 DM2 , DM3のうち、 いずれか一方を選択する。 具体的には、 セレクタ 2 63は、 データ AM 1よりもデータ AM 0の方が値が大きい場合には、 データ DM 3を選択する。 セレクタ 2 63は、 選択して得られたデ一夕 D S 0を セレクタ 2 66に供給する。
セレクタ 264は、 補正項算出回路 2 58 ,から供給される制御信号 S E L 0に 基づいて、 デ一夕 DM4， DM5のうち、 いずれか一方を選択する。 具体的には、 セレクタ 2 64は、 データ AM Iよりもデータ AM0の方が値が大きい場合には、 デ一夕 DM 5を選択する。 セレクタ 2 64は、 選択して得られたデ一夕 D S 1を セレクタ 2 66に供給する。
セレクタ 2 6 5は、 補正項算出回路 2 582から供給される制御信号 S E L 1に 基づいて、 制御信号 SE L 6 , SE L 7のうち、 いずれか一方を選択する。 具体 的には、 セレクタ 2 65は、 データ AM 3よりもデータ AM 2の方が値が大きい 場合には、 制御信号 S E L 7を選択する。 セレクタ 2 65は、 選択して得られた 制御信号 S E L 8をセレクタ 2 67， 2 68における選択用の制御信号として供 給する。
セレクタ 2 6 6は、 補正項算出回路 2 582から供給される制御信号 S E L 1に 基づいて、 データ D S O , D S 1のうち、 いずれか一方を選択する。 具体的には、 セレクタ 2 66は、 データ AM3よりもデータ AM 2の方が値が大きい場合には、 デ一夕 D S 1を選択する。 セレクタ 2 6 6は、 選択して得られたデ一夕 D S 2を セレクタ 2 69に供給する。
セレクタ 26 7は、 制御信号 S E L 8に基づいて、 デ一夕 SAM0， SAM 1 のうち、 いずれか一方を選択する。 具体的には、 セレクタ 267は、 制御信号 S E L 8が制御信号 S E L 7であった場合には、 データ S AM 1を選択する。 セレ ク夕 2 67は、 選択して得られたデータ S AM 2を加算器 27 1に供給する。 セレクタ 2 6 8は、 制御信号 S E L 8に基づいて、 デ一夕 DM0， DM 1のう ち、 いずれか一方を選択する。 具体的には、 セレクタ 2 68は、 制御信号 S E L 8が制御信号 S E L 7であった場合には、 デ一夕 DM 1を選択する。 セレクタ 2 68は、 選択して得られたデ一夕 D S 3をセレクタ 2 69に供給する。
セレクタ 2 69は、 選択用制御信号生成回路 2 70から供給される制御信号 S E L 9に基づいて、 データ D S 2， D S 3のうち、 いずれか一方を選択する。 セ レクタ 2 69は、 選択して得られたデータ RDMを加算器 27 1に供給する。 選択用制御信号生成回路 270は、 制御信号 S E L 2， SE L 3， S E L 4 , SE L 5に基づいて、 セレクタ 2 69による選択動作を制御するための制御信号 S E L 9を生成する。 具体的には、 選択用制御信号生成回路 270は、 制御信号 S E L 2 , SE L 3 , S E L 4， S E L 5の論理積と、 制御信号 SE L 2 , S E L 3， SE L 4， S E L 5の論理積の否定との論理和をとることによって、 制御 信号 S E L 9を生成する。
加算器 2 7 1は、 セレクタ 2 67から供給されるデ一夕 SAM2と、 セレクタ 2 69から供給されるデータ RDMとを加算し、 対数尤度 Iひを算出する。 加算 器 27 1は、 算出した対数尤度 Iひを対数尤度 CMとして Iひ正規化回路 2 72 に供給する。
Iひ正規化回路 272は、 上述した I α正規化回路 2 50と同様に、 加算器 2 7 1から供給される対数尤度 CMの分布の偏りを是正するための正規化を行う。 また、 Iひ正規化回路 2 72は、 終結情報 T A L Dを用いて、 終結処理も行う。 Iひ正規化回路 2 72は、 正規化後の対数尤度 Iひを、 必要なダイナミ ックレン ジに応じてクリッビングを行い、 対数尤度 A L 00として、 所定の 10 g— s u m演算回路 2 5 6 · · · ， 2 5 68に供給する。 このとき、 対数尤度 AL 00 は、 図示しないレジス夕により 1時刻分の遅延がなされた後、 所定の l o g— s um演算回路 2 5 6 · · · ， 2 568に供給される。
このような 10 g— s um演算回路 2 5 6 ,は、 対数尤度 A L 00を求めて出力 するとともに、 データ AMO , AM I , AM 2 , AM 3を束ねてデ一夕 A G 00 として出力する。 すなわち、 l o g— s um演算回路 2 5 6 iは、 求めた対数尤度 AL 00を、 次時刻における対数尤度 Iひの算出に用いるために、 所定の l o g 一 s um演算回路 2 56., · · · ， 2 5 68に供給するとともに、 対数尤度 Iひ の算出過程において求めた対数尤度 I ひと対数尤度 Iァとの和 Iひ + Iァを示す データ AG 00を出力する。
この際、 10 g— s um演算回路 2 56！は、 各ステ一卜に到達した 4本のパス、 又は、 符号によっては 8本のパスを束ねて得られる 4組のパスに対応する尤度を 示すデータ AM0， AM I , AM 2 , A Μ 3の中から選択した 2つのパスに対応 するデータの組み合わせの全てについて尤度の大小を比較することによって、 こ れらのデータ AMO , AM I , AM 2 , ΑΜ3のうち、 尤度の高い少なく とも 2 つ以上のパスに対応するデ一夕を求め、 これらのパスに対応するデータの中から、 最も尤度の高いパスである最尤パスに対応するデータを選択する。 より具体的に は、 1 o g— s um演算回路 2 56 tは、 データ AM0， AM I , AM 2 , AM 3 について、 いわば勝ち抜き戦に喩えられる動作を行うことによって、 デ一夕 AM 0の値、 データ AM Iの値、 データ AM 2の値及びデ一夕 AM 3の値の大小を比 較し、 最尤パスに対応するデータを選択する。
また、 10 g— s um演算回路 2 5 68は、 1 o g— s u m演算回路 2 56！と 同様の構成からなるため、 詳細な説明は省略するが、 対数尤度 DGAのうちの対 数尤度 DGA 2 8 , DGA 29 , DGA30 , DGA 3 1 と、 1時刻前に算出さ れた対数尤度 ALのうち、 符号に応じて該当するものを対数尤度 A 0， A 1 , A 2， A3として入力し、 これらの対数尤度 D G A 28， DGA 29 , DGA30 , DGA3 1 , A O , A 1 , A 2 , A3を用いて、 対数尤度 Iひを算出し、 対数尤 度 AL 07として、 所定の 10 g— s um演算回路 2 5 6 · · · ， 2 5 68に 供給するとともに、 対数尤度 Iひと対数尤度 I ァとの和 I «+ Ιァを示すデータ AG 07を出力する。
このような加算比較選択回路 242は、 トレリス上の各ステートから次時刻に おけるステートへと 4本、 又は、 符号によっては 8本のパスが到達するような符 号における対数尤度 Iひを算出する。 加算比較選択回路 242は、 上述した加算 比較選択回路 24 1と同様に、 算出した対数尤度 Iひを出力するのではなく、 対 数尤度 Iひと対数尤度 I yとの和 1 «+ 1ァを出力する。 すなわち、 加算比較選 択回路 242は、 10 g— s um演算回路 2 5 6 · · · ， 2 5 68のそれそれ により求められたデ一夕 AGO 0， · · · , AG 07を束ね、 データ AGFとし てセレクタ 244に供給する。 また、 加算比較選択回路 242は、 l o g— s u m演算回路 2 56 · · · ， 2 5 68のそれそれにより求められた対数尤度 A L 00， . . . ， A L 07を束ね、 対数尤度 A Lとして I ひ + 1ァ算出回路 243 に供給する。 なお、 加算比較選択回路 242は、 本来は、 トレリス上の各ステ一 卜から次時刻におけるステートへと 4本のパスが到達するような符号における対 数尤度 Iひを求めるために設けられるものであるが、 上述したように、 符号によ つては 8本のパスが到達するような符号における対数尤度 I αを求めることがで きる。 これについては、 " 5— 5— 3 " 及び " 5— 5 _ 5 " に詳述する。
Iひ + Iァ算出回路 243は、 後述するように、 例えば先に図 2 1に示した畳 み込み符号化器による符号のように、 トレリス上にパラレルパスが存在する符号 を復号するために設けられるものであり、 対数尤度 Iひと対数尤度 Iァとの和を 算出する。 具体的には、 I α + I ァ算出回路 243は、 図 4 1に示すように、 3 つのセレクタ 2 73， 2 74, 2 7 5と、 ここでは 4つの Iひ + Iァ算出セル回 路 27 6 27 62, 2 763 , 2 764とを有する。
セレクタ 273は、 メモリ数情報 ΜΝに基づいて、 加算比較選択回路 242か ら供給される対数尤度 A Lのうち、 符号に応じて該当する所定の対数尤度 A L 0 0， A L 0 1のうち、 いずれか一方を選択する。 セレクタ 27 3は、 選択して得 られた対数尤度 A L 0 1 Sを Iひ + Iァ算出セル回路 27 6 2762, 2 7 6 3 , 2764に供給する。
セレクタ 274は、 メモリ数情報 MNに基づいて、 加算比較選択回路 242か ら供給される対数尤度 A Lのうち、 符号に応じて該当する所定の対数尤度 A L 0 1， AL 0 2のうち、 いずれか一方を選択する。 セレクタ 274は、 選択して得 られた対数尤度 A L 02 Sを I «+ Iァ算出セル回路 27 6 2 762, 2 7 6 3 , 2764に供給する。
セレクタ 27 5は、 メモリ数情報 MNに基づいて、 加算比較選択回路 242か ら供給される対数尤度 A Lのうち、 符号に応じて該当する所定の対数尤度 A L 0 1， AL 03のうち、 いずれか一方を選択する。 セレクタ 27 5は、 選択して得 られた対数尤度 A L 03 Sを Iひ + Iァ算出セル回路 2 7 6 2 762, 2 7 6 3, 2764に供給する。
Iひ + Iァ算出セル回路 27 6！は、 8個の加算器 2 77 ,, 2 772, 2 773, 2774, 27 75, 2 77 β , 2 777 , 2 778を有する。
加算器 277！は、 Iァ分配回路 1 57から供給される対数尤度 D GABのうち, 符号に応じて該当する所定の対数尤度 D GAB 00と、 加算比較選択回路 242 から供給される対数尤度 A Lのうち、 符号に応じて該当する所定の対数尤度 A L 00とを加算する。 加算器 277 iは、 加算して得られたデ一夕をデータ AM 0と して出力する。
加算器 2772は、 Iァ分配回路 1 57から供給される対数尤度 D GABのうち、 符号に応じて該当する所定の対数尤度 D GAB 0 1 と、 加算比較選択回路 242 から供給される対数尤度 A Lのうち、 符号に応じて該当する所定の対数尤度 A L 00とを加算する。 加算器 2772は、 加算して得られたデ一夕をデータ AM 1と して出力する。
加算器 2 773は、 Iァ分配回路 1 57から供給される対数尤度 D GABのうち、 符号に応じて該当する所定の対数尤度 D GAB 02と、 セレクタ 2 73から供給 される対数尤度 A L 0 1 Sとを加算する。 加算器 2 773は、 加算して得られたデ 一夕をデータ AM2として出力する。
加算器 2 774は、 Iァ分配回路 1 57から供給される対数尤度 D GABのうち、 符号に応じて該当する所定の対数尤度 D GAB 03と、 セレクタ 273から供給 される対数尤度 A L 0 1 Sとを加算する。 加算器 27 74は、 加算して得られたデ 一夕をデータ AM3として出力する。
加算器 2 775は、 I ァ分配回路 1 57から供給される対数尤度 D GABのうち、 符号に応じて該当する所定の対数尤度 D GAB 04と、 セレクタ 2 74から供給 される対数尤度 A L 0 2 Sとを加算する。 加算器 2 775は、 加算して得られたデ 一夕をデータ AM4として出力する。
加算器 2 マ 7 eは、 Iァ分配回路 1 57から供給される対数尤度 D GABのうち、 符号に応じて該当する所定の対数尤度 D GAB 05と、 セレクタ 2 74から供給 される対数尤度 AL 02 Sとを加算する。 加算器 2 7 76は、 加算して得られたデ —タをデータ AM 5として出力する。
加算器 2 777は、 Iァ分配回路 1 57から供給される対数尤度 D GABのうち、 符号に応じて該当する所定の対数尤度 D GAB 06と、 セレクタ 2 75から供給 される対数尤度 A L 03 Sとを加算する。 加算器 2 7 77は、 加算して得られたデ 一夕をデータ AM6として出力する。
加算器 2 778は、 Iァ分配回路 1 57から供給される対数尤度 D GABのうち、 符号に応じて該当する所定の対数尤度 D GAB 07と、 セレクタ 27 5から供給 される対数尤度 AL 03 Sとを加算する。 加算器 2 7 78は、 加算して得られたデ 一夕をデータ AM7として出力する。
このような I « + I ァ算出セル回路 2 7 6 "ま、 Iァ分配回路 1 57によりパラ レルパスを束ねない状態で得られる対数尤度 Iァを示す対数尤度 D GABと、 加 算比較選択回路 242により算出される対数尤度 A Lとを加算することによって、 パラレルパスを束ねた場合に対数軟出力 I 人を求める際に用いる対数尤度 Iひと 対数尤度 Iァとの和を算出する。 I α + Iァ算出セル回路 27 6！は、 算出したデ —夕 AMO , AM I , AM 2 , AM 3 , ΑΜ4， AM 5 , AM 6 , AM 7をデー タ AG 00として出力する。
また、 Iひ + Iァ算出セル回路 2 7 62は、 Iひ + Iァ算出セル回路 27 6 と 同様の構成からなるため、 詳細な説明は省略するが、 対数尤度 DGABのうち、 符号に応じて該当する所定の対数尤度 D GAB 08 , DGAB 09 , DGAB 1 0 , DGAB 1 1 , DGAB 1 2 , DGAB 1 3 , DGAB 1 4 , DGAB 1 5 と、 対数尤度 ALのうち、 符号に応じて該当する所定の対数尤度 A L 00と、 対 数尤度 AL O I S , A L 02 S , AL 03 Sとを用いて、 パラレルパスを束ねた 場合に対数軟出力 I λを求める際に用いる対数尤度 Iひと対数尤度 I ァとの和を 算出する。 Iひ + 1ァ算出セル回路 2 7 62は、 算出したデータをデータ AG O 1 として出力する。
さらに、 Iひ + Iァ算出セル回路 2763は、 Iひ + Iァ算出セル回路 2 7 6 と同様の構成からなるため、 詳細な説明は省略するが、 対数尤度 DGABのうち、 符号に応じて該当する所定の対数尤度 D GAB 1 6， DGAB 1 7， DGAB 1 8 , DGAB 1 9 , DGAB 20 , DGAB 2 1 , DGAB 22 , D GAB 2 3 と、 対数尤度 ALのうち、 符号に応じて該当する所定の対数尤度 A L 00と、 対 数尤度 AL O I S, A L 02 S , AL 03 Sとを用いて、 パラレルパスを束ねた 場合に対数軟出力 I人を求める際に用いる対数尤度 Iひと対数尤度 I yとの和を 算出する。 Iひ + Iァ算出セル回路 2 7 63は、 算出したデータをデータ AG 02 として出力する。
さらにまた、 I «+ Iァ算出セル回路 2 7 64は、 Iひ + Iァ算出セル回路 2 7 6 と同様の構成からなるため、 詳細な説明は省略するが、 対数尤度 DGABのう ち、 符号に応じて該当する所定の対数尤度 D GAB 24 , DGAB 2 5 , DGA B 2 6 , DGAB 27 , DGAB 28 , DGAB 2 9 , DGAB 30 , DGAB 3 1と、 対数尤度 A Lのうち、 符号に応じて該当する所定の対数尤度 A L 00と、 対数尤度 A L O I S, A L 02 S , AL 03 Sとを用いて、 パラレルパスを束ね た場合に対数軟出力 I 人を求める際に用いる対数尤度 I ひと対数尤度 I ァとの和 を算出する。 I ひ + I ァ算出セル回路 2 7 6 4は、 算出したデータをデータ A G 0 3として出力する。
このような I ひ + I ァ算出回路 2 4 3は、 対数尤度 I ひと対数尤度 I ァとの和 を算出し、 算出したデータ A G 0 0 ， A G 0 1 , A G 0 2 , A G 0 3を束ね、 デ —夕 A G Eとしてセレクタ 2 4 4に供給する。
セレクタ 2 4 4は、 入力ビッ ト数情報 I Nに基づいて、 加算比較選択回路 2 4 1から供給される対数尤度 I ひと対数尤度 I ァとの和を示すデータ A G丁と、 加 算比較選択回路 2 4 2から供給される対数尤度 I ひと対数尤度 I ァとの和を示す データ A G Fと、 I ひ + 1 ァ算出回路 2 4 3から供給される対数尤度 I ひと対数 尤度 I ァとの和を示すデ一夕 A G Eとのうち、 いずれか一のデータを選択する。 具体的には、 セレクタ 2 4 4は、 符号化装置 1における要素符号化器による符号 が、 トレリス上にパラレルパスが存在せず且つ各ステートから次時刻におけるス テートへと 2本のパスが到達するような符号であった場合には、 データ A G Tを 選択し、 符号化装置 1における要素符号化器による符号が、 トレリス上にパラレ ルパスが存在せず且つ各ステートから次時刻におけるステートへと 4本のパスが 到達するような符号であった場合には、 データ A G Fを選択し、 符号化装置 1に おける要素符号化器による符号が、 最大で 3 2本の枝を有する トレリスで表され 且つ最大で 4ステートを有する符号、 より具体的には、 4ステートに対して各ス テートに 8本のパスが到達するようなパラレルパスがトレリス上に存在する符号 であった場合には、 データ A G Eを選択する。 すなわち、 ここでは、 セレクタ 2 4 4による選択動作を制御するための制御信号として、 入力ビッ ト数情報 I Nを 用いているが、 実際には、 符号構成の示す制御信号がセレクタ 2 4 4に入力され る。
このような I ひ算出回路 1 5 8は、 対数尤度 I ひを算出し、 この算出した対数 尤度 Ι αをそのまま出力するのではなく、 対数軟出力 I 入の算出に用いる対数尤 度 I ひと対数尤度 I ァとの和を、 データ A Gとして出力する。 このデータ A Gは、 所定の遅延が施された後、 データ A G Dとして軟出力算出回路 1 6 1に供給され る。 I /?算出回路 1 5 9は、 Iァ分配回路 1 57から供給される対数尤度 DGB 0， D GB 1を用いて、 対数尤度 I ?を算出する。 具体的には、 1 /7算出回路 1 5 9 は、 "2. " の冒頭に記載した表記に基づく と、 対数尤度 Iァを用いて、 次式
(52 ) に示す演算を行い、 各時刻 tにおける 2系統の対数尤度 I ?を並列的に 算出する。 なお、 次式 （ 5 2) における演算子 "#" は、 上述したように、 10 g - s um演算を示すものであり、 入力 "0" でステート m， からステ一ト mへ と遷移するときにおける対数尤度と、 入力 " 1 " でステート m， ' からステート mへと遷移するときにおける対数尤度との 10 g— s um演算を示すものである。 より具体的には、 I ?算出回路 1 59は、 定数 s gnが "+ 1 " の場合には、 次 式 （53) に示す演算を行うことによって、 一方、 定数 s gnが "一 1 " の場合 には、 次式 （54) に示す演算を行うことによって、 各時刻 tにおける対数尤度 I ?を算出する。 すなわち、 I ^算出回路 1 59は、 対数尤度 Iァに基づいて、 受信値 y t毎に、 打ち切りステ一トから時系列の逆順に各ステ一卜に至る確率/? を対数表記した対数尤度 I ?又は確率 ?を対数表記して正負識別符号を反転した 対数尤度 I を算出する。
I = (I β,+1 + 1 " ))
(52)
m = max
I βί + 1 + 1 " (w， m')，i βΓ + 11^") + I Y( + 1 m , m
IP , + j {>"') + 1vi + i ('«. '»'))-(' + i【"'"） + ' Y, +】（"' . "'"))
1 +e
(53) I β ) = mm \m ,m m m , m
1 P I + 1 ('"') + 1 +】 ("' ' '"')) - (' P , + 1 ("'") + 1 Y , + ] ("'， "'"))
Figure imgf000110_0001
(54) このとき、 I ?算出回路 1 59は、 制御回路 60から供給される生成行列情報 CGと、 符号情報生成回路 1 5 1から供給される入力ビッ ト数情報 I N、 型情報 WM及びメモリ数情報 MNと、 受信データ及び遅延用記憶回路 1 55から供給さ れる終結情報 TB 0 D， TB I Dとに基づいて、 対数尤度 I ?を算出する。 I ? 算出回路 1 59は、 算出した 2系統の対数尤度 I βを、 対数尤度 Β 0， Β 1とし て I 3記憶回路 1 60に供給する。
具体的には、 1 ?算出回路 1 59は、 例えば図 42に示すように、 制御信号を 生成する制御信号生成回路 280と、 2系統の対数尤度 I 3のうちの一方の対数 尤度 I ? 0を算出するための I β 0用加算比較選択回路 2 8 1 と、 対数尤度 I β 1を算出するための I β 1用加算比較選択回路 2 8 2とを有するものとして実現 することができる。
制御信号生成回路 28 0は、 生成行列情報 CG、 入力ビッ ト数情報 I N、 型情 報 WM及びメモリ数情報 MNを用いて、 トレリス上の各ステートから次時刻にお けるステートへと 4本のパスが到達するような符号における遷移先のステートを 算出し、 制御信号 N S Tとして I ? 0用加算比較選択回路 2 8 1及び I 31用加 算比較選択回路 2 82に供給する。
I β 0用加算比較選択回路 2 8 1は、 対数尤度 I β 0を算出するために設けら れるものである。 I ? 0用加算比較選択回路 2 8 1は、 トレリス上の各ステート から次時刻におけるステ一トへと 2本のパスが到達するような符号に対して、 加 算比較選択処理及び 10 g— s um補正により補正項を追加する処理を行う加算 比較選択回路 2 83と、 トレリス上の各ステ一卜から次時刻におけるステー卜へ と 4本、 又は、 符号によっては 8本のパスが到達するような符号に対して、 加算 比較選択処理及び 10 g— s um補正により補正項を追加する処理を行う加算比 較選択回路 284と、 2対 1の選択を行うセレクタ 285とを有する。
加算比較選択回路 283は、 トレリス上の各ステートから次時刻におけるステ 一トへと 2本のパスが到達するような符号に対して、 加算比較選択処理及び 10 - s um補正により補正項を追加する処理を行うことによって、 10 g— s u m演算を行う。
具体的には、 加算比較選択回路 283は、 図 43に示すように、 上述した加算 比較選択回路 24 1と同様に、 トレリス上の各ステー卜から次時刻におけるステ —トへと 2本のパスが到達するような符号のうち、 復号の対象とする符号のステ ―ト数のうちの最大値の数の 10 g— s um演算回路 286。を有する。 ここでは、 加算比較選択回路 283は、 最大で 1 6ステ一トを有する符号の復号を行うもの とし、 1 6個の 1 o g— s um演算回路 286 2862 , 2863, · · ·， 2 861βを有するものとする。
これらの l o g— s um演算回路 2861 , 2862, 2863, · · · , 286 16には、 それそれ、 トレリス上の遷移に基づいて、 トレリス上の出力パターンに 対応する枝の対数尤度 Iァと、 各ステートにおける 1時刻前の対数尤度 I ? 0が 供給される。 すなわち、 10 g— s um演算回路 286 2862, 2863, · • ·， 28616には、 それそれ、 対数尤度 DGB 0のうち、 トレリス上の出力パ ターンに対応する枝の対数尤度 Iァに相当するものと、 算出した 1時刻前の対数 尤度 B T Tのうち、 各ステートにおける対数尤度 I β 0に相当するものとが供給 される。 そして、 l o g— s um演算回路 286 !， 2862, 2863) · · · , 28616は、 それそれ、 次時刻の各ステートにおける対数尤度 I ?を対数尤度 B T Tとして求める。 各 10 g— s um演算回路 286！， 2862, 2863 , · · ·， 286 ieに対する対数尤度 B T Tの分配は、 符号構成に応じて異なり、 ここ ではメモリ数情報 MNに基づいて、 図示しないセレクタ等により決定される。 こ の対数尤度 B T Tの分配については、 さらに後述する。
具体的には、 10 g— s um演算回路 286！は、 3つの加算器 287 !, 28 72 , 290と、 10 g— s um補正における補正項の値を算出する補正項算出回 路 288と、 セレクタ 289と、 1 ？ 0正規化回路 29 1とを有する。 加算器 287 tは、 対数尤度 DGB 0のうちの対数尤度 DGB 00を入力すると ともに、 1時刻前に算出された対数尤度 B TTのうち、 符号に応じて該当するも のを対数尤度 B 0として入力し、 これらの対数尤度 D GB 00 , B 0を加算する。 加算器 2 87！は、 加算して得られた対数尤度 I βと対数尤度 Iァとの和を示すデ —夕 AM 0を補正項算出回路 288及びセレクタ 289に供給する。
加算器 2 872は、 対数尤度 DGB 0のうちの対数尤度 DGB 0 1を入力すると ともに、 1時刻前に算出された対数尤度 B T Tのうち、 符号に応じて該当するも のを対数尤度 B 1として入力し、 これらの対数尤度 D GB 0 1， B 1を加算する。 加算器 2 872は、 加算して得られた I ? 0 + Iァを示すデータ AM 1を補正項箅 出回路 2 88及びセレクタ 289に供給する。
補正項算出回路 2 88は、 先に図 39に示した補正項算出回路 247と同様の 構成からなるため、 ここでは詳細を省略するが、 加算器 2 87！から供給されるデ —夕 AM0と、 加算器 2 872から供給されるデ一夕 AM 1とを入力し、 補正項の 値を示すデータ DMを算出する。 この際、 補正項算出回路 288は、 補正項算出 回路 247と同様に、 入力した 2つのデータの差分値の絶対値を算出してから補 正項の値を求めるのではなく、 複数の補正項の値を算出し、 その中から適切なも のを選択する。 また、 補正項算出回路 2 88においては、 加算器 2 871 , 2 87 2から供給されるデータ AM 0， AM Iのうちの下位ビヅ 卜の最上位ビットに " 1 " 又は "0" が付されたデータ間の差分をとり、 データ AM0， AM Iの大 小比較を高速に行う。 補正項算出回路 2 88は、 算出したデータ DMを加算器 2 9 0に供給する。 また、 補正項算出回路 2 88は、 セレクタ 289による選択動 作を制御するための制御信号 S E Lを生成する。
セレクタ 289は、 補正項算出回路 2 88から供給される制御信号 SE Lに基 づいて、 デ一夕 AMO , AM Iのうち、 値が小さいものを選択する。 セレクタ 2 8 9は、 選択して得られたデ一夕 S AMを加算器 2 9 0に供給する。
加算器 2 90は、 セレクタ 2 89から供給されるデ一夕 SAMと、 補正項算出 回路 2 88から供給されるデータ DMとを加算し、 対数尤度 I β 0を算出する。 加算器 2 9 0は、 算出した対数尤度 I β 0を対数尤度 CMとして I β 0正規化回 路 2 9 1に供給する。 I β 0正規化回路 29 1は、 上述した Iひ正規化回路 2 50と同様に、 加算器 29 0から供給される対数尤度 CMの分布の偏りを是正するための正規化を行う。 また、 I ? 0正規化回路 2 9 1は、 終結情報 TB 0 Dを用いて、 終結処理も行う。 I β 0正規化回路 29 1は、 正規化後の対数尤度 I ? 0を、 必要なダイナミック レンジに応じてクリッビングを行い、 対数尤度 Β Τ 00として、 所定の 10 g— s um演算回路 2 86 2 862, 2 8 63, · · · , 2 8 616に供給する。 この とき、 対数尤度 B T 00は、 図示しないレジスタにより 1時刻分の遅延がなされ た後、 所定の 10 g— s um演算回路 28 61 , 2 862, 28 63, · · · ， 2 8 61βに供給される。
このような l o g— s um演算回路 2 8 6 iは、 対数尤度 B T O Oを求めて出力 する。 すなわち、 l o g— s um演算回路 28 6！は、 求めた対数尤度 B T 00を、 次時刻における対数尤度 I ? 0の算出に用いるために、 所定の 10 g— s um演 算回路 2 8 6 2862 , 2863 , · · · , 2 8 616に供給するとともに、 外部 に出力する。
l o g- s um演算回路 2862は、 1 o g— s um演算回路 286 ,と同様の 構成からなるため、 詳細な説明は省略するが、 対数尤度 DGB 0のうちの対数尤 度 DGB 02 , DGB 03と、 1時刻前に算出された対数尤度 Β Τ Τのうち、 符 号に応じて該当するものを対数尤度 Β 0， B 1 として入力し、 これらの対数尤度 DGB 02 , D GB 03 , B O , Β 1を用いて、 対数尤度 I ? 0を算出し、 対数 尤度 B T O 1として、 所定の 10 g— s um演算回路 2 86 2 862, 286 3， · · · ， 28 6！ 6に供給するとともに、 外部に出力する。
また、 10 g— s um演算回路 2 8 63も、 1 o g— s u m演算回路 2 8 6 iと 同様の構成からなるため、 詳細な説明は省略するが、 対数尤度 DGB 0のうちの 対数尤度 DGB 04， DGB 0 5と、 1時刻前に算出された対数尤度 B T Tのう ち、 符号に応じて該当するものを対数尤度 B 0 , B 1として入力し、 これらの対 数尤度 DGB 04, DGB 05 , B 0 , B 1を用いて、 対数尤度 I ? 0を算出し、 対数尤度 B T 0 2として、 所定の 10 g— s um演算回路 2 86！， 2 8 62, 2 863, · · · ， 28616に供給するとともに、 外部に出力する。
さらに、 10 g— s um演算回路 28 616も、 1 o g— s u m演算回路 28 6 と同様の構成からなるため、 詳細な説明は省略するが、 対数尤度 DGB 0のうち の対数尤度 DGB 30， D GB 3 1と、 1時刻前に算出された対数尤度 B T Tの うち、 符号に応じて該当するものを対数尤度 B 0， B 1として入力し、 これらの 対数尤度 D GB 30， DGB 3 1， B 0 , B 1を用いて、 対数尤度 I ? 0を算出 し、 対数尤度 B T 1 5として、 所定の 1 o g— s um演算回路 28 6 ,, 28 62, 2 8 63, · · · ， 286 i eに供給するとともに、 外部に出力する。
このような加算比較選択回路 2 83は、 トレリス上の各ステートから次時刻に おけるステートへと 2本のパスが到達するような符号における対数尤度 I ? 0を 算出する。 加算比較選択回路 283は、 1 o g— s um演算回路 2 8 6 28 6 286 , · · · ， 2 8 616のそれそれにより求められたデータ B T 00 , B T 0 1 , B T 02 , - - · , B T 1 5を束ね、 対数尤度 B T Tとしてセレクタ 2 85に供給する。
加算比較選択回路 284は、 トレリス上の各ステ一卜から次時刻におけるステ —トへと 4本、 又は、 符号によっては 8本のパスが到達するような符号に対して、 加算比較選択処理及び 1 o g— s um補正により補正項を追加する処理を行うこ とによって、 10 g— s um演算を行う。
具体的には、 加算比較選択回路 2 84は、 図 44に示すように、 上述した加算 比較選択回路 242と同様に、 トレ リス上の各ステートから次時刻におけるステ —トへと 4本、 又は、 符号によっては 8本のパスが到達するような符号のうち、 復号の対象とする符号のステ一ト数のうちの最大値の数の 1 o g— s um演算回 路 2 92 nを有する。 ここでは、 加算比較選択回路 284は、 最大で 8ステ一トを 有する符号の復号を行うものとし、 8個の 10 g— s um演算回路 2 92 · · • ， 29 28を有するものとする。
これらの 10 g— s um演算回路 29 2 ' · · ， 2 9 28には、 それぞれ、 上述した加算比較選択回路 283における 1 o g— s um演算回路 2 86 i, 2 8 62, 28 63 , · · · ， 2 8 6 1 βと同様に、 トレリス上の遷移に基づいて、 トレ リス上の出力パターンに対応する枝の対数尤度 Iァと、 各ステ一卜における 1時 刻前の対数尤度 I ? 0が供給される。 すなわち、 10 g— s um演算回路 2 9 2 1, · · · ， 2 9 28には、 それそれ、 対数尤度 DGB 0のうち、 トレリス上の出 力パターンに対応する枝の対数尤度 Iァに相当するものと、 算出した 1時刻前の 対数尤度 B T Fのうち、 各ステートにおける対数尤度 I ? 0に相当するものとが 供給される。 そして、 l o g— s um演算回路 29 21 , · · ·， 2 9 28は、 そ れぞれ、 次時刻の各ステートにおける対数尤度 I β 0を対数尤度 B T Fとして求 める。 各 10 g— s um演算回路 2 9 21 , · · ·， 2 9 28に対する対数尤度 B T Fの分配は、 符号構成に応じて異なり、 ここでは制御信号 N S Tに基づいて、 図示しないセレクタ等により決定される。 この対数尤度 B T Fの分配については、 さらに後述する。
具体的には、 10 g— s um演算回路 292 tは、 5つの加算器 293 2 9 32, 29 33, 29 34, 307と、 1 o g— s u m補正における補正項の値を箅 出する 6個の補正項算出回路 294 2 942 , 2 943, 2 944, 2 945, 2 946と、 1 1個のセレクタ 2 9 5， 2 9 6， 2 9 7 , 2 9 8 , 299， 300， 30 1 , 302， 303， 304 , 305と、 セレクタ 305による選択動作を 制御するための制御信号を生成する選択用制御信号生成回路 306と、 I ? 0正 規化回路 308とを有する。
加算器 2 93 iは、 対数尤度 D GB 0のうちの対数尤度 D GB 00を入力すると ともに、 1時刻前に算出された対数尤度 B T Fのうち、 符号に応じて該当するも のを対数尤度 B 0として入力し、 これらの対数尤度 DGB 00， B 0を加算する。 加算器 2 9 3 iは、 加算して得られた対数尤度 I β 0と対数尤度 Iァとの和を示す デ一夕 AM 0を補正項算出回路 2 94 2 943, 2 945及びセレクタ 29 5に 供給する。
加算器 2 932は、 対数尤度 D GB 0のうちの対数尤度 DGB 0 1を入力すると ともに、 1時刻前に算出された対数尤度 B TFのうち、 符号に応じて該当するも のを対数尤度 B 1として入力し、 これらの対数尤度 D GB 0 1 , B 1を加算する。 加算器 2 932は、 加算して得られた I /50 + I ァを示すデータ AM 1を補正項算 出回路 2 94 2 944, 2946及びセレクタ 29 5に供給する。
加算器 2933は、 対数尤度 D GB 0のうちの対数尤度 D GB 0 2を入力すると ともに、 1時刻前に算出された対数尤度 B T Fのうち、 符号に応じて該当するも のを対数尤度 B 2として入力し、 これらの対数尤度 D GB 02， B 2を加算する。 加算器 2933は、 加算して得られた I ? 0 + Iァを示すデータ AM 2を補正項算 出回路 2942, 2 943, 2944及びセレクタ 29 6に供給する。
加算器 2 93 は、 対数尤度 DGB 0のうちの対数尤度 DGB 03を入力すると ともに、 1時刻前に算出された対数尤度 B T Fのうち、 符号に応じて該当するも のを対数尤度 B 3として入力し、 これらの対数尤度 D GB 03， B 3を加算する。 加算器 2 9 34は、 加算して得られた I 50 + Iァを示すデ一夕 AM 3を補正項算 出回路 2942， 2 945, 294 β及びセレクタ 29 6に供給する。
補正項算出回路 2 94 ,は、 先に図 39に示した補正項算出回路 247と同様の 構成からなるため、 ここでは詳細を省略するが、 加算器 2 93 iから供給されるデ —夕 AM0と、 加算器 2 9 32から供給されるデータ AM 1とを入力し、 補正項の 値を示すデータ DM0を算出する。 この際、 補正項算出回路 2 94 ,は、 補正項算 出回路 247と同様に、 入力した 2つのデータの差分値の絶対値を算出してから 補正項の値を求めるのではなく、 複数の補正項の値を算出し、 その中から適切な ものを選択する。 また、 補正項算出回路 2 94！においては、 加算器 2 9 31 , 2 932から供給されるデ一夕 AM 0， AM 1のうちの下位ビヅ トの最上位ビットに " 1 " 又は "0" が付されたデータ間の差分をとり、 データ AM 0， AM 1の大 小比較を高速に行う。 補正項算出回路 2 94 ,は、 算出したデータ DM0をセレク 夕 304に供給する。 また、 補正項算出回路 294 !は、 セレクタ 29 5 , 2 9 7 , 29 8 , 2 99， 300による選択動作を制御するための制御信号 S E L 0を生 成する。
補正項算出回路 2 942は、 先に図 39に示した補正項算出回路 247と同様の 構成からなるため、 ここでは詳細を省略するが、 加算器 29 33から供給されるデ 一夕 AM 2と、 加算器 2 934から供給されるデータ AM 3とを入力し、 補正項の 値を示すデータ DM 1を算出する。 この際、 補正項算出回路 2942は、 補正項算 出回路 247と同様に、 入力した 2つのデータの差分値の絶対値を算出してから 補正項の値を求めるのではなく、 複数の補正項の値を算出し、 その中から適切な ものを選択する。 また、 補正項算出回路 2 942においては、 加算器 2 9 33 , 2 934から供給されるデ一夕 AM 2 , AM 3のうちの下位ビッ トの最上位ビッ トに " 1 " 又は "0" が付されたデータ間の差分をとり、 データ AM 2， AM 3の大 小比較を高速に行う。 補正項算出回路 2 942は、 算出したデ一夕 DM 1をセレク 夕 304に供給する。 また、 補正項算出回路 2942は、 セレクタ 29 6， 30 1 : 302による選択動作を制御するための制御信号 S E L 1を生成する。
補正項算出回路 2 943は、 先に図 39に示した補正項算出回路 247と同様の 構成からなるため、 ここでは詳細を省略するが、 加算器 2 93 ,から供給されるデ 一夕 AM0と、 加算器 2 9 33から供給されるデ一夕 AM2とを入力し、 補正項の 値を示すデータ DM 2を算出する。 この際、 補正項算出回路 2 943は、 補正項算 出回路 247と同様に、 入力した 2つのデータの差分値の絶対値を算出してから 補正項の値を求めるのではなく、 複数の補正項の値を算出し、 その中から適切な ものを選択する。 また、 補正項算出回路 2 943においては、 加算器 2 93 ,, 2 933から供給されるデ一夕 AM 0， AM 2のうちの下位ビヅ トの最上位ビヅトに " 1 " 又は "0" が付されたデータ間の差分をとり、 データ AM0， AM2の大 小比較を高速に行う。 補正項算出回路 2 943は、 算出したデ一夕 DM 2をセレク 夕 2 9 9に供給する。 また、 補正項算出回路 2943は、 最終的にセレクタ 303: 304による選択動作を制御するための制御信号 S E L 8となる制御信号 S E L 2を生成し、 この制御信号 S E L 2をセレクタ 2 9 7及び選択用制御信号生成回 路 30 6に供給する。
補正項算出回路 2 944は、 先に図 39に示した補正項算出回路 247と同様の 構成からなるため、 ここでは詳細を省略するが、 加算器 2 932から供給されるデ —夕 AM Iと、 加算器 2933から供給されるデ一夕 AM2とを入力し、 補正項の 値を示すデ一夕 DM3を算出する。 この際、 補正項算出回路 2 944は、 補正項算 出回路 247と同様に、 入力した 2つのデ一夕の差分値の絶対値を算出してから 補正項の値を求めるのではなく、 複数の補正項の値を算出し、 その中から適切な ものを選択する。 また、 補正項算出回路 2 944においては、 加算器 2 9 32, 2 933から供給されるデ一夕 AM 1， AM 2のうちの下位ビヅ トの最上位ビットに " 1 " 又は "0" が付されたデータ間の差分をとり、 デ一夕 AM I， AM 2の大 小比較を高速に行う。 補正項算出回路 2 944は、 算出したデータ DM3をセレク タ 2 9 9に供給する。 また、 補正項算出回路 2 944は、 最終的にセレクタ 303， 304による選択動作を制御するための制御信号 S E L 8となる制御信号 S E L 3を生成し、 この制御信号 S E L 3をセレクタ 2 9 7及び選択用制御信号生成回 路 306に供給する。
補正項算出回路 2 945は、 先に図 39に示した補正項算出回路 247と同様の 構成からなるため、 ここでは詳細を省略するが、 加算器 2 93 iから供給されるデ —夕 AM0と、 加算器 2934から供給されるデ一夕 AM3とを入力し、 補正項の 値を示すデータ DM4を算出する。 この際、 補正項算出回路 2 945は、 補正項算 出回路 247と同様に、 入力した 2つのデ一夕の差分値の絶対値を算出してから 補正項の値を求めるのではなく、 複数の補正項の値を算出し、 その中から適切な ものを選択する。 また、 補正項算出回路 2 945においては、 加算器 2 931 , 2 934から供給されるデータ AM 0 , AM 3のうちの下位ビヅ トの最上位ビヅ卜に
"1 " 又は "0" が付されたデ一夕間の差分をとり、 データ AM 0， AM 3の大 小比較を高速に行う。 補正項算出回路 2 945は、 算出したデータ DM 4をセレク 夕 300に供給する。 また、 補正項算出回路 2 945は、 最終的にセレク夕 303： 304による選択動作を制御するための制御信号 S E L 8となる制御信号 S E L 4を生成し、 この制御信号 S E L 4をセレクタ 2 9 8及び選択用制御信号生成回 路 306に供給する。
補正項算出回路 2 946は、 先に図 39に示した補正項算出回路 247と同様の 構成からなるため、 ここでは詳細を省略するが、 加算器 2 932から供給されるデ —タ AM 1と、 加算器 2 9 34から供給されるデータ AM 3とを入力し、 補正項の 値を示すデータ DM 5を算出する。 この際、 補正項算出回路 2 946は、 補正項算 出回路 247と同様に、 入力した 2つのデ一夕の差分値の絶対値を算出してから 補正項の値を求めるのではなく、 複数の補正項の値を算出し、 その中から適切な ものを選択する。 また、 補正項算出回路 294 βにおいては、 加算器 2 9 32> 2 9 34から供給されるデ一夕 AM 1 , AM 3のうちの下位ビッ トの最上位ビヅ 卜に
" 1 " 又は "0" が付されたデ一夕間の差分をとり、 データ AM I , AM 3の大 小比較を高速に行う。 補正項算出回路 2 946は、 算出したデータ DM 5をセレク 夕 300に供給する。 また、 補正項算出回路 2946は、 最終的にセレクタ 303 , 304による選択動作を制御するための制御信号 S E L 8となる制御信号 S E L 5を生成し、 この制御信号 S E L 5をセレクタ 2 9 8及び選択用制御信号生成回 路 30 6に供給する。
セレクタ 29 5は、 補正項算出回路 2 94！から供給される制御信号 S E L 0に 基づいて、 データ AM0， AM Iのうち、 値が小さいものを選択する。 セレクタ 2 9 5は、 選択して得られたデ一夕 SAM 0をセレクタ 303に供給する。
セレクタ 29 6は、 補正項算出回路 2 942から供給される制御信号 S E L 1に 基づいて、 データ AM2 , AM3のうち、 値が小さいものを選択する。 セレクタ 29 6は、 選択して得られたデータ S AM 1をセレクタ 303に供給する。
セレクタ 297は、 補正項算出回路 2 94 ,から供給される制御信号 S E L 0に 基づいて、 制御信号 SE L 2， S E L 3のうち、 いずれか一方を選択する。 具体 的には、 セレクタ 2 97は、 データ AM 1よりもデ一夕 AM0の方が値が大きい 場合には、 制御信号 S E L 3を選択する。 セレクタ 29 7は、 選択して得られた 制御信号 S E L 6をセレクタ 30 1に供給する。
セレクタ 298は、 補正項算出回路 2 94 ,から供給される制御信号 S E L 0に 基づいて、 制御信号 SE L 4， S E L 5のうち、 いずれか一方を選択する。 具体 的には、 セレクタ 2 98は、 データ AM 1よりもデ一夕 AM 0の方が値が大きい 場合には、 制御信号 SE L 5を選択する。 セレクタ 2 9 8は、 選択して得られた 制御信号 S E L 7をセレクタ 30 1に供給する。
セレクタ 29 9は、 補正項算出回路 2 94！から供給される制御信号 S E L 0に 基づいて、 デ一夕 DM2 , DM3のうち、 いずれか一方を選択する。 具体的には、 セレクタ 299は、 デ一夕 AM Iよりもデ一夕 AM 0の方が値が大きい場合には、 データ DM 3を選択する。 セレクタ 2 9 9は、 選択して得られたデータ D S 0を セレクタ 302に供給する。
セレクタ 300は、 補正項算出回路 2 94 iから供給される制御信号 S E L 0に 基づいて、 データ DM4 , DM5のうち、 いずれか一方を選択する。 具体的には、 セレクタ 300は、 デ一夕 AM Iよりもデータ AM 0の方が値が大きい場合には、 データ DM 5を選択する。 セレクタ 300は、 選択して得られたデータ D S 1を セレクタ 302に供給する。
セレクタ 30 1は、 補正項算出回路 2 942から供給される制御信号 S E L 1に 基づいて、 制御信号 S E L 6， SE L 7のうち、 いずれか一方を選択する。 具体 的には、 セレクタ 30 1は、 データ AM 3よりもデータ AM 2の方が値が大きい 場合には、 制御信号 S E L 7を選択する。 セレクタ 30 1は、 選択して得られた 制御信号 S E L 8をセレクタ 303， 304における選択用の制御信号として供 給する。
セレクタ 302は、 補正項算出回路 2 942から供給される制御信号 S E L 1に 基づいて、 デ一夕 D S 0， D S 1のうち、 いずれか一方を選択する。 具体的には、 セレクタ 302は、 データ AM 3よりもデ一夕 AM 2の方が値が大きい場合には、 デ一夕 D S 1を選択する。 セレクタ 302は、 選択して得られたデータ D S 2を セレクタ 305に供給する。
セレクタ 303は、 制御信号 S E L 8に基づいて、 データ SAM 0， SAM 1 のうち、 いずれか一方を選択する。 具体的には、 セレクタ 30 3は、 制御信号 S E L 8が制御信号 S E L 7であった場合には、 データ S AM 1を選択する。 セレ クタ 3 03は、 選択して得られたデ一夕 S AM 2を加算器 307に供給する。 セレクタ 304は、 制御信号 S E L 8に基づいて、 データ DM 0 , DM 1のう ち、 いずれか一方を選択する。 具体的には、 セレクタ 304は、 制御信号 SE L 8が制御信号 S E L 7であった場合には、 データ DM 1を選択する。 セレクタ 3 04は、 選択して得られたデータ D S 3をセレクタ 30 5に供給する。
セレクタ 30 5は、 選択用制御信号生成回路 306から供給される制御信号 S E L 9に基づいて、 データ D S 2， D S 3のうち、 いずれか一方を選択する。 セ レクタ 30 5は、 選択して得られたデ一夕 RDMを加算器 307に供給する。 選択用制御信号生成回路 306は、 制御信号 S E L 2， SE L 3， S E L 4， S E L 5に基づいて、 セレクタ 305による選択動作を制御するための制御信号 S E L 9を生成する。 具体的には、 選択用制御信号生成回路 306は、 制御信号 S E L 2 , SE L 3 , S E L 4 , S E L 5の論理積と、 制御信号 S E L 2 , S E L 3 , S E L4 , S E L 5の論理積の否定との論理和をとることによって、 制御 信号 S E L 9を生成する。
加算器 3 07は、 セレクタ 303から供給されるデータ SAM 2と、 セレクタ 30 5から供給されるデータ RDMとを加算し、 対数尤度 I β 0を算出する。 加 算器 307は、 算出した対数尤度 I β 0を対数尤度 CMとして I /50正規化回路 308に供給する。
I ? 0正規化回路 308は、 上述した I ? 0正規化回路 29 1と同様に、 加算 器 307から供給される対数尤度 CMの分布の偏りを是正するための正規化を行 う。 また、 I ? 0正規化回路 308は、 終結情報 T B 0 Dを用いて、 終結処理も 行う。 I 50正規化回路 308は、 正規化後の対数尤度 I ? 0を、 必要なダイナ ミ ックレンジに応じてクリ ッビングを行い、 対数尤度 B T 00として、 所定の 1 0 g— s um演算回路 2921 , · · ·， 2928に供給する。 このとき、 対数尤 度 BT 00は、 図示しないレジス夕により 1時刻分の遅延がなされた後、 所定の 10 g— s um演算回路 292 · · · , 2928に供給される。
このような l o g— s um演算回路 292！は、 対数尤度 BT 00を求めて出力 する。 すなわち、 l o g— s um演算回路 292！は、 求めた対数尤度 B T 00を、 次時刻における対数尤度 I 0の算出に用いるために、 所定の 10 g— sum演 箅回路 202 !, · · ·， 2928に供給するとともに、 外部に出力する。
この際、 10 g— s u m演算回路 292 iは、 各ステートに到達した 4本のパス- 又は、 符号によっては 8本のパスを束ねて得られる 4組のパスに対応する尤度を 示すデ一夕 AM0， AM I , AM 2 , AM 3の中から選択した 2つのパスに対応 するデータの組み合わせの全てについて尤度の大小を比較することによって、 こ れらのデータ AMO , AM I , AM 2 , ΑΜ3のうち、 尤度の高い少なくとも 2 つ以上のパスに対応するデ一夕を求め、 これらのパスに対応するデータの中から、 最も尤度の高いパスである最尤パスに対応するデータを選択する。 より具体的に は、 10 g— s um演算回路 292 ,は、 データ AM0， AM I , AM 2 , AM 3 について、 いわば勝ち抜き戦に喩えられる動作を行うことによって、 データ AM 0の値、 データ AM Iの値、 デ一夕 AM 2の値及びデータ AM 3の値の大小を比 較し、 最尤パスに対応するデータを選択する。
また、 10 g— s um演算回路 2928は、 1 o g— s u m演算回路 292 iと 同様の構成からなるため、 詳細な説明は省略するが、 対数尤度 DGB 0のうちの 対数尤度 DGB 28， DGB 29 , DGB 30 , DGB 3 1と、 1時刻前に算出 された対数尤度 B T Fのうち、 符号に応じて該当するものを対数尤度 B 0 , B 1 , B 2 , B 3として入力し、 これらの対数尤度 D GB 28， DGB 29 , DGB 3 0 , D GB 3 1 , B O , B 1 , B 2 , B 3を用いて、 対数尤度 I ? 0を算出し、 対数尤度 B T 07として、 所定の l o g— s um演算回路 29 2 · · · ， 2 9 28に供給するとともに、 外部に出力する。
このような加算比較選択回路 284は、 トレリス上の各ステートから次時刻に おけるステートへと 4本、 又は、 符号によっては 8本のパスが到達するような符 号における対数尤度 I β 0を算出する。 加算比較選択回路 284は、 1 o g— s um演算回路 2 9 2 · · · ， 2 928のそれそれにより求められたデ一夕 B T 00， . . .， B T 0 7を束ね、 データ B T Fとしてセレクタ 285に供給する。 なお、 加算比較選択回路 284は、 上述した加算比較選択回路 242と同様に、 本来は、 トレリス上の各ステートから次時刻におけるステートへと 4本のパスが 到達するような符号における対数尤度 I 0を求めるために設けられるものであ るが、 上述したように、 符号によっては 8本のパスが到達するような符号におけ る対数尤度 I 0を求めることができる。 これについては、 "5— 5— 3"及び "5— 5— 5" に詳述する。
セレクタ 28 5は、 入力ビッ ト数情報 I Nに基づいて、 加算比較選択回路 2 8 3から供給される対数尤度 I β 0を示す対数尤度 Β Τ Τと、 加算比較選択回路 2 84から供給される対数尤度 1 ? 0を示すデータ BT Fとのうち、 いずれか一方 を選択する。 具体的には、 セレクタ 2 8 5は、 符号化装置 1における要素符号化 器による符号が、 トレリス上にパラレルパスが存在せず且つ各ステ一トから次時 刻におけるステートへと 2本のパスが到達するような符号であった場合には、 対 数尤度 Β Τ Τを選択し、 符号化装置 1における要素符号化器による符号が、 トレ リス上にパラレルパスが存在せず且つ各ステートから次時刻におけるステ一トへ と 4本のパスが到達するような符号であった場合には、 対数尤度 B T Fを選択す る。 すなわち、 ここでは、 セレクタ 285による選択動作を制御するための制御 信号として、 入力ビッ ト数情報 I Νを用いているが、 実際には、 符号構成の示す 制御信号がセレクタ 28 5に入力される。
このような I ? 0用加算比較選択回路 2 8 1は、 対数尤度 I ? 0を算出し、 こ の算出した対数尤度 I；50を、 対数尤度 Β 0として出力する。 この対数尤度 Β 0 は、 I /5記憶回路 1 60に供給される。 一方、 I ? 1用加算比較選択回路 282は、 対数尤度 I ? 1を算出するために 設けられるものである。 I /51用加算比較選択回路 282は、 1 ? 0用加算比較 選択回路 28 1と同様の構成からなるため、 詳細な説明は省略するが、 対数尤度 D GB 0及び終結情報 T B 0 Dの代わりに対数尤度 D GB 1及び終結情報 T B 1 Dを入力して対数尤度 I ? 1を算出し、 この算出した対数尤度 I ? 1を、 対数尤 度 B 1として出力する。 この対数尤度 B 1は、 I ^記憶回路 1 60に供給される ( このような I ?算出回路 1 59は、 2系統の対数尤度 I ? 0， I ? 1を並列的 に算出し、 これらの算出した対数尤度 I ? 0 , 1 /51を、 それそれ、 対数尤度 B
0， B 1として I ?記憶回路 1 60に供給する。
1 ?記憶回路 1 60は、 図示しないが、 例えば、 複数バンクの RAMと、 制御 回路と、 選択回路とを有する。 I 5記憶回路 1 60は、 I ?算出回路 1 59から 供給される対数尤度 B 0 , B 1を記憶する。 そして、 I ?記憶回路 1 60は、 内 部の制御回路による制御の下に、 記憶した対数尤度 B O , B 1のうち、 所定の情 報を選択回路により選択し、 対数軟出力 I人を算出するために用いる対数尤度 B Tとして、 軟出力算出回路 1 6 1に供給する。 なお、 要素復号器 50は、 上述し たように、 スライディングウインドウ処理を行う際の I ?記憶回路 1 60におけ るメモリマネジメントの手法として、 国際公開番号 W 099/62 1 83号公報 に記載されているものを採用しており、 上述した受信デ一夕及び遅延用記憶回路 1 55に対するメモリマネジメントを行うとともに、 I ?記憶回路 1 60に対す るメモリマネジメントを行うことによって、 最終的に対数軟出力 I λを本来の時 系列順に求めることができる。
軟出力算出回路 1 6 1は、 Iひ算出回路 1 58から供給されるデ一夕 AG Dと、
1 ?記憶回路 1 60から供給される対数尤度 B Tとを用いて、 対数軟出力 I入を 算出する。 具体的には、 軟出力算出回路 1 61は、 "2. " の冒頭に記載した表 記に基づくと、 対数尤度 Iァ、 対数尤度 Iひ及び対数尤度 I ?を用いて、 次式
(55) に示す演算を行い、 各時刻 tにおける対数軟出力 I λを算出する。 なお、 次式 （55) における演算子 "#∑" は、 上述した演算子 "#" で表される 10 g- s um演算の累積加算演算を示すものである。
Figure imgf000124_0001
また、 軟出力算出回路 1 6 1は、 シンポル単位又はビッ ト単位で対数軟出力 I λを算出することもできる。 軟出力算出回路 1 6 1は、 外部から供給される出力 デ一夕選択制御信号 C I ΤΜと、 制御回路 6 0から供給される事前確率情報形式 情報 CAP Ρと、 符号情報生成回路 1 5 1から供給される入力ビッ ト数情報 I N、 メモリ数情報 MN及び枝入出力情報 B I 0とに基づいて、 情報シンポル又は情報 ビッ トに対する事後確率情報に対応する対数軟出力 I 人、 又は、 符号シンポル又 は符号ビッ卜に対する事後確率情報に対応する対数軟出力 I人を算出する。 軟出 力算出回路 1 6 1は、 シンボル単位で算出した対数軟出力 Iえ又はビット単位で 算出した対数軟出力 I人を、 それそれ、 対数軟出力 S LM， B LMとして、 外部 情報算出回路 1 6 3、 振幅調整及びクリップ回路 1 6 4、 及び、 硬判定回路 1 6 5に供給する。
具体的には、 軟出力算出回路 1 6 1は、 例えば図 4 5に示すように、 対数尤度 I aと対数尤度 I ァと対数尤度 I との和を算出する I ひ + I ァ + I ?算出回路 3 1 0と、 ィネーブル信号を生成するイネ一ブル信号生成回路 3 1 1と、 例えば 6個の 1 0 g— s um演算回路 3 1 2 3 1 22, 3 1 23, 3 1 24 , 3 1 25 , 3 1 26と、 対数軟出力 I 入を算出する I入算出回路 3 1 3とを有するものとして 実現することができる。
I ひ + Iァ + I ^算出回路 3 1 0は、 対数尤度 I ?を分配する I ?分配回路 3 1 4と、 復号の対象とする符号のステート数のうちの最大値、 ここでは 3 2個の 加算器 3 1 5 !, 3 1 52 ) 3 1 53, 3 1 54, 3 1 55, 3 1 56 , · · · ， 3 1 53 1 , 3 1 532とを有する。
I ?分配回路 3 1 4は、 I ?記憶回路 1 6 0から供給される対数尤度 B Tを符 号構成に応じて分配する。 すなわち、 1 /3分配回路 3 1 4は、 符号構成に応じた トレリスに対応するように、 対数尤度 B Tを分配する。 このとき、 1 ?分配回路 3 1 4は、 符号情報生成回路 1 5 1かち供給される入力ビット数情報 I Nに基づ いて、 対数尤度 B Tを分配する。 1 ?分配回路3 1 4は、 分配して得られた対数 尤度 I 5を加算器 3 1 5 3 1 52, 3 1 53, 3 1 54 , 3 1 55, 3 1 5 e , · • · , 3 1 53 1 , 3 1 532に供給する。 すなわち、 I ?分配回路 3 1 4は、 対数 軟出力 I λの算出に用いる対数尤度 I 5を対数尤度 B T Dとして加算器 3 1 5.,
1 52 , 3 丄 53， 3 丄 3 4， 3 1 ο 5 , 1 ο β , · · · ， 3 1 531 , o 1 532 ^ 供給する。
加算器 3 1 5 ,は、 I ひ算出回路 1 5 8から供給される対数尤度 I ひ と対数尤度 Iァとの和を示すデータ A GDのうちのデータ AG 0 0と、 I 分配回路 3 1 4 から供給される対数尤度 B TDのうちの対数尤度 B TD 0 0とを加算する。 加算 器 3 1 5 iは、 加算して得られた対数尤度 I ひ と対数尤度 Iァと対数尤度 I βヒの 和をデータ AGB 0 0として出力する。
加算器 3 1 52は、 I ひ算出回路 1 5 8から供給されるデータ AGDのうちのデ 一夕 AG O 1と、 I ?分配回路 3 1 4から供給される対数尤度 B T Dのうちの対 数尤度 B T D 0 0とを加算する。 加算器 3 1 52は、 加算して得られた対数尤度 I ひ と対数尤度 I yと対数尤度 I 5との和をデ一夕 AGB 0 1として出力する。 加算器 3 1 53は、 I ひ算出回路 1 5 8から供給されるデータ AGDのうちのデ —タ AG 0 2と、 I 分配回路 3 1 4から供給される対数尤度 B T Dのうちの対 数尤度 B T D 0 1とを加算する。 加算器 3 1 53は、 加算して得られた対数尤度 I ひ と対数尤度 I ァと対数尤度 1 ?との和をデータ AGB 0 2として出力する。 加算器 3 1 54は、 I ひ算出回路 1 5 8から供給されるデータ A GDのうちのデ —夕 AG O 3と、 I ?分配回路 3 1 4から供給される対数尤度 B T Dのうちの対 数尤度 B T D 0 1とを加算する。 加算器 3 1 54は、 加算して得られた対数尤度 I ひ と対数尤度 I ァと対数尤度 I ?との和をデータ AGB 0 3として出力する。 加算器 3 1 55は、 I ひ算出回路 1 5 8から供給されるデータ AGDのうちのデ —夕 AG O 4と、 I ?分配回路 3 1 4から供給される対数尤度 B T Dのうちの対 数尤度 B T D 0 2とを加算する。 加算器 3 1 55は、 加算して得られた対数尤度 I aと対数尤度 Iァと対数尤度 1 /5との和をデータ AGB 0 4として出力する。 加算器 3 1 5 は、 I ひ算出回路 1 5 8から供給されるデータ AGDのうちのデ 一夕 AG 0 5と、 I ^分配回路 3 1 4から供給される対数尤度 B T Dのうちの対 数尤度 B T D 0 2とを加算する。 加算器 3 1 56は、 加算して得られた対数尤度 I ひと対数尤度 I Ίと対数尤度 1 ?との和をデ一夕 AGB 0 5として出力する。 加算器 3 1 531は、 I α算出回路 1 5 8から供給されるデ一夕 A G Dのうちの データ AG 3 0と、 I ^分配回路 3 1 4から供給される対数尤度 B T Dのうちの 対数尤度 B TD 1 5とを加算する。 加算器 3 1 531は、 加算して得られた対数尤 度 I ひと対数尤度 Iァと対数尤度 I ?との和をデータ AGB 3 0として出力する。 加算器 3 1 532は、 I ひ算出回路 1 5 8から供給されるデータ AGDのうちの データ AG 3 1と、 I ?分配回路 3 1 4から供給される対数尤度 B T Dのうちの 対数尤度 B TD 1 5とを加算する。 加算器 3 1 532は、 加算して得られた対数尤 度 I ひと対数尤度 I γと対数尤度 1 5との和をデータ AGB 3 1として出力する。 このような I ひ + Iァ + I ?算出回路 3 1 0は、 対数尤度 I ひと対数尤度 Iァ と対数尤度 I との和を算出し、 算出したデータ AGB 0 0 , AG Β 0 1 , AG B 0 2 , AGB 0 3 , AGB 0 4 , AGB 0 5 , · · ·， AGB 3 0 , AG B 3 1を束ね、 データ AGBとして l o g— s um演算回路 3 1 2 !, 3 1 22， 3 1
2 3 1 24, 3 1 2 3 1 2 βに供給する。
イネ一ブル信号生成回路 3 1 1は、 セレクタ 3 2 3 3 2 32, 3 2 33, 3 2
34による選択動作を制御するための制御信号を生成する選択用制御信号生成回路 3 1 6と、 シンポル該当枝選出回路 3 1 9及びビッ ト該当枝選出回路 3 2 0， 3 2 1 ， 3 2 2により選出されるべき枝を選択するための有効枝選択回路 3 1 7と、 対数軟出力 I人の算出時に参照すべき枝入出力情報 Β I 0を選択する出力デ一夕 選択回路 3 1 8と、 シンポル単位で対数軟出力 I 人を算出する際に当該シンボル に該当する枝を選出するシンボル該当枝選出回路 3 1 9と、 ビッ ト単位で対数軟 出力 I入を算出する際に当該ビッ 卜に該当する枝を選出するビット該当枝選出回 路 3 2 0， 3 2 1 ， 3 2 2と、 セレクタ 3 2 3 3 2 32, 3 2 33, 3 2 34と を有する。
選択用制御信号生成回路 3 1 6は、 外部から供給される出力データ選択制御信 号 C I ΤΜと、 制御回路 6 0から供給される事前確率情報形式情報 CAP Ρとに 基づいて、 セレクタ 32 3 32 32 j 3233, 3234による選択動作を制御 するための制御信号 A Pを生成する。
有効枝選択回路 3 1 7は、 符号情報生成回路 1 5 1から供給される入力ビット 数情報 I N及びメモリ数情報 MNに基づいて、 シンポル該当枝選出回路 3 1 9及 びビッ ト該当枝選出回路 3 20， 32 1 , 32 2のそれそれに入力される枝入出 力情報 B I 0が有効であるか否かを示す制御信号 M 1， M 2 , M 3を生成する。 すなわち、 有効枝選択回路 3 1 7は、 シンボル該当枝選出回路 3 1 9及びビッ ト 該当枝選出回路 3 2 0， 3 2 1， 32 2のそれそれにより選出されるべき枝を選 択するための制御信号 M 1 , M 2 , M 3を生成する。 有効枝選択回路 3 1 7は、 生成した制御信号 M 1 , M 2をビヅ ト該当枝選出回路 32 0， 32 1 , 322に 供給するとともに、 制御信号 M 3をシンポル該当枝選出回路 3 1 9及びビット該 当枝選出回路 3 2 0 , 32 1 , 32 2に供給する。
出力データ選択回路 3 1 8は、 外部から供給される出力データ選択制御信号 C I TMと、 符号情報生成回路 1 5 1から供給される入力ビット数情報 I Nとに基 づいて、 符号情報生成回路 1 5 1から供給される枝入出力情報 B I 0の中から、 符号構成に応じた枝に対応するものを選択する。 出力データ選択回路 3 1 8は、 選択した枝入出力情報 B I 00をビッ ト該当枝選出回路 3 20に供給するととも に、 選択した枝入出力情報 B I 01をビット該当枝選出回路 32 1に供給すると ともに、 選択した枝入出力情報 B I 02をビッ ト該当枝選出回路 3 2 2に供給す る。
シンボル該当枝選出回路 3 1 9は、 シンポル単位で対数軟出力 I λを算出する ために設けられるものである。 シンボル該当枝選出回路 3 1 9は、 符号情報生成 回路 1 5 1から供給される枝入出力情報 Β I 0を用いて、 当該シンポルに該当す る枝を選出する。 このとき、 シンポル該当枝選出回路 3 1 9は、 有効枝選択回路 3 1 7から供給される制御信号 Μ3に基づいて枝を選出する。 シンポル該当枝選 出回路 3 1 9は、 選出した枝に対応する入力が "0" であるか " 1 " であるかを 示すイネ一ブル信号 S Ε Ν 0 , S EN 1， SEN 2 , S EN3を生成し、 イネ一 ブル信号 S E N 0をセレクタ 32 3！に供給するとともに、 イネ一ブル信号 SEN 1をセレクタ 3 232に供給するとともに、 イネ一ブル信号 SEN 2をセレクタ 3 233に供給するとともに、 ィネーブル信号 SEN 3をセレクタ 3234に供給す る。
ビッ ト該当枝選出回路 320は、 ビッ ト単位で対数軟出力 I入を算出するため に設けられるものである。 ビッ ト該当枝選出回路 320は、 出力データ選択回路 3 1 8から供給される枝入出力情報 B 1〇 0を用いて、 当該ビッ トに該当する枝 を選出する。 このとき、 ビッ ト該当枝選出回路 320は、 有効枝選択回路 3 1 7 から供給される制御信号 M 1， M 2 , M 3に基づいて枝を選出する。 ビッ ト該当 枝選出回路 320は、 選出した枝に対応する入力が "0" であるか " 1"である かを示すイネ一ブル信号 E N 00， E N 0 1を生成し、 ィネーブル信号 E N 00 をセレクタ 323！に供給するとともに、 ィネーブル信号 E NO 1をセレクタ 32
32に供給する。
ビッ ト該当枝選出回路 32 1は、 ビッ ト該当枝選出回路 320と同様に、 ビッ ト単位で対数軟出力 I人を算出するために設けられるものである。 ビッ ト該当枝 選出回路 32 1は、 出力データ選択回路 3 18から供給される枝入出力情報 B I 01を用いて、 当該ビッ トに該当する枝を選出する。 このとき、 ビッ ト該当枝選 出回路 32 1は、 有効枝選択回路 3 1 7から供給される制御信号 M 1 , M 2， M 3に基づいて枝を選出する。 ビッ ト該当枝選出回路 32 1は、 選出した枝に対応 する入力が "0" であるか "1" であるかを示すイネ一ブル信号 EN 10, EN 1 1を生成し、 イネ一ブル信号 EN 1 0をセレクタ 3233に供給するとともに、 イネ一ブル信号 E N 1 1をセレクタ 3234に供給する。
ビッ ト該当枝選出回路 322は、 ビッ ト該当枝選出回路 320と同様に、 ビッ ト単位で対数軟出力 Iえを算出するために設けられるものである。 ビッ ト該当枝 選出回路 322は、 出力データ選択回路 3 18から供給される枝入出力情報 B I 02を用いて、 当該ビッ トに該当する枝を選出する。 このとき、 ビッ ト該当枝選 出回路 322は、 有効枝選択回路 3 1 7から供給される制御信号 M 1， M 2， M 3に基づいて枝を選出する。 ビッ ト該当枝選出回路 322は、 選出した枝に対応 する入力が "0" であるか "1" であるかを示すイネ一ブル信号 E N 20, EN 2 1を生成し、 ィネーブル信号 EN 20を 10 g— s um演算回路 3 1 25に供給 するとともに、 イネ一ブル信号 EN 2 1を 10 g— s um演算回路 3 1 26に供給 する。
セレクタ 323 ,は、 選択用制御信号生成回路 3 1 6から供給される制御信号 A Pに基づいて、 シンボル該当枝選出回路 3 19から供給されるイネ一ブル信号 S EN0と、 ビッ ト該当枝選出回路 320から供給されるィネーブル信号 E N 00 とのうち、 いずれか一方を選択する。 具体的には、 セレクタ 323 iは、 制御信号 APが、 情報シンポル又は情報ビッ トに対する情報を出力する旨を出力データ選 択制御信号 C I TMが示し、 且つ、 シンポル単位である旨を事前確率情報形式情 報 CAP Pが示すものであった場合には、 シンポル該当枝選出回路 3 1 9から供 給されるイネ一ブル信号 S EN 0を選択する。 セレクタ 323 !は、 選択したイネ —ブル信号 EN S 0を 10 g— s um演算回路 3 1 2！に供給する。
セレクタ 3232は、 選択用制御信号生成回路 3 1 6から供給される制御信号 A Pに基づいて、 シンポル該当枝選出回路 3 19から供給されるィネーブル信号 S EN 1と、 ビヅ ト該当枝選出回路 320から供給されるイネ一ブル信号 E NO 1 とのうち、 いずれか一方を選択する。 具体的には、 セレクタ 3232は、 制御信号 APが、 情報シンポル又は情報ビッ トに対する情報を出力する旨を出力データ選 択制御信号 C I TMが示し、 且つ、 シンボル単位である旨を事前確率情報形式情 報 CAPPが示すものであった場合には、 シンポル該当枝選出回路 3 1 9から供 給されるイネ一ブル信号 S EN 1を選択する。 セレクタ 3232は、 選択したイネ —ブル信号 ENS 1を 10 g— s um演算回路 3 1 22に供給する。
セレクタ 3233は、 選択用制御信号生成回路 3 1 6から供給される制御信号 A Pに基づいて、 シンポル該当枝選出回路 3 1 9から供給されるィネーブル信号 S EN2と、 ビッ ト該当枝選出回路 32 1から供給されるィネーブル信号 EN 1 0 とのうち、 いずれか一方を選択する。 具体的には、 セレクタ 3233は、 制御信号 APが、 情報シンボル又は情報ビッ 卜に対する情報を出力する旨を出力データ選 択制御信号 C I TMが示し、 且つ、 シンポル単位である旨を事前確率情報形式情 報 CAPPが示すものであった場合には、 シンボル該当枝選出回路 3 1 9から供 給されるイネ一ブル信号 S EN 2を選択する。 セレクタ 3233は、 選択したイネ —ブル信号 EN S 2を 10 g— s um演算回路 3 1 23に供給する。
セレクタ 3234は、 選択用制御信号生成回路 3 1 6から供給される制御信号 A Pに基づいて、 シンボル該当枝選出回路 3 1 9から供給されるイネ一ブル信号 S EN 3と、 ビッ ト該当枝選出回路 32 1から供給されるイネ一ブル信号 EN 1 1 とのうち、 いずれか一方を選択する。 具体的には、 セレクタ 3 234は、 制御信号 APが、 情報シンポル又は情報ビッ トに対する情報を出力する旨を出力データ選 択制御信号 C I TMが示し、 且つ、 シンポル単位である旨を事前確率情報形式情 報 CAPPが示すものであった場合には、 シンボル該当枝選出回路 3 1 9から供 給されるィネーブル信号 S EN 3を選択する。 セレクタ 3 234は、 選択したイネ —ブル信号 EN S 3を 10 g— s um演算回路 3 1 24に供給する。
このようなィネーブル信号生成回路 3 1 1は、 出力データ選択制御信号 C I T M、 事前確率情報形式情報 CAP P、 メモリ数情報 MN及び枝入出力情報 B I 0 を用いて、 選出した枝に対応するイネ一ブル信号 E N S 0， ENS 1， EN S 2 , ENS 3， E N 20 , EN 2 1を生成し、 1 o g— s u m演算回路 3 1 2 i , 3 1 22 , 3 1 23 , 3 1 24, 3 1 25, 3 1 2 eに供給する。
1 o g— s um演算回路 3 1 2 iは、 図 46に示すように、 復号の対象とする符 号のステート数のうちの最大値を Mとすると、 MX 2— 1で表される数の l o g 一 s um演算セル回路 32 5nを有する。 ここでは、 l o g— s um演算回路 3 1 2！は、 最大で 1 6ステートを有する符号の復号を行うものとし、 3 1個の 10 g 一 s um演算セル回路 32 5 · · · ， 32 531を有するものとする。
10 g— s um演算セル回路 32 5 は、 2つの差分器 32 6 3 2 62と、 6 個のセレクタ 3 27 , 32 8， 32 9 , 332， 336， 338と、 セレクタ 3 2 7 , 32 8 , 32 9による選択動作を制御するための制御信号を生成する選択 用制御信号生成回路 330と、 セレクタ 332による選択動作を制御するための 制御信号を生成する選択用制御信号生成回路 33 1と、 ANDゲート 333と、 ORゲート 334と、 l o g— s um補正における補正項の値をテ一ブルとして 記憶するルックァヅブテーブル 33 5と、 加算器 337とを有する。
差分器 326 ,は、 1ひ+ 1ァ + 1 ?算出回路3 1 0から供給されるデータ AG Bのうち、 符号に応じて該当する所定のデータ A GB 000， AGB 00 1の差 分をとる。 厳密には、 差分器 32 6 iは、 デ一夕 AGB 000 , AGB 00 1が、 それそれ、 例えば 1 3ビッ トからなるものとすると、 データ AGB 000の下位 6ビッ トのデ一夕の最上位ビッ トに " 1 " を付したものと、 デ一夕 A G B 00 1 の下位 6ビッ 卜のデータの最上位ビヅ 卜に "0" を付したものとの差分をとる。 差分器 32 6！は、 算出した差分値 D A 1をセレクタ 3 2 7及び選択用制御信号生 成回路 330に供給する。
差分器 3 262は、 Iひ + Iァ + I /5算出回路 3 1 0から供給されるデータ AG Bのうち、 符号に応じて該当する所定のデータ AGB 00 1， AGB 000の差 分をとる。 厳密には、 差分器 32 62は、 データ AGB 000， AGB 00 1が、 それそれ、 例えば 1 3ビッ トからなるものとすると、 データ AGB 00 1の下位 6ビヅ トのデータの最上位ビッ トに " 1 " を付したものと、 デ一夕 AGB 000 の下位 6ビッ トのデータの最上位ビッ 卜に "0" を付したものとの差分をとる。 差分器 32 62は、 算出した差分値 DA 0をセレクタ 3 28及び選択用制御信号生 成回路 330に供給する。
セレクタ 32 7は、 選択用制御信号生成回路 330から供給される制御信号 S L 1に基づいて、 差分器 32 6！から供給される差分値 D A 1と、 所定の値 N 1を 有するデータとのうち、 いずれか一方を選択する。 具体的には、 差分値 D A 1に 対する補正項の値は、 所定の値に漸近する性質を有していることから、 セレクタ 32 7は、 差分値 D A 1の値が所定の値 N 1を超過している場合には、 所定の値 N 1を有するデ一夕を選択する。 セレクタ 32 7は、 選択して得られたデータ S 0八 1をセレク夕 3 2 9に供給する。
セレクタ 328は、 選択用制御信号生成回路 330から供給される制御信号 S L 1に基づいて、 差分器 3 2 62から供給される差分値 D A 0と、 所定の値 N 1を 有するデ一夕とのうち、 いずれか一方を選択する。 具体的には、 差分値 DA 0に 対する補正項の値は、 所定の値に漸近する性質を有していることから、 セレクタ 328は、 差分値 D A 0の値が所定の値 N 1を超過している場合には、 所定の値 N 1を有するデータを選択する。 セレクタ 32 8は、 選択して得られたデータ S DA 0をセレクタ 3 2 9に供給する。
セレクタ 32 9は、 選択用制御信号生成回路 330から供給される制御信号 S L 2に基づいて、 セレクタ 32 7から供給されるデ一夕 S D A 1と、 セレクタ 3 2 8から供給されるデータ SDA 0とのうち、 いずれか一方を選択する。 具体的 には、 セレクタ 329は、 データ AGB 000の値がデータ AGB 00 1の値よ りも大きい場合には、 セレクタ 327から供給されるデ一夕 SDA 1を選択する, セレクタ 329は、 選択して得られたデータ DMをルックアップテーブル 335 に供給する。
選択用制御信号生成回路 330は、 デ一夕 AGB 00， AGB 0 1と、 差分値 DA I , DA0とに基づいて、 セレクタ 327 , 328による選択動作を制御す るための制御信号 S L 1を生成するとともに、 セレクタ 329による選択動作を 制御するための制御信号 S L 2を生成する。 選択用制御信号生成回路 330は、 生成した制御信号 S L 2を選択用制御信号生成回路 33 1にも供給する。 この際、 選択用制御信号生成回路 330は、 上述した選択用制御信号生成回路 232と同 様に、 デ一夕 AGB 00 , AGB 0 1に基づいて、 メ ト リ ヅクの上位ビヅ 卜と下 位ビッ トとを分割して、 選択用の判定文を示す制御信号 S L 1， S L 2を生成す るが、 これについては後述する。
選択用制御信号生成回路 33 1は、 イネ一ブル信号生成回路 3 1 1から供給さ れるィネーブル信号 EN S 0のうちのイネ一ブル信号 E N 000， EN 00 1と、 制御信号 S L 2とに基づいて、 セレクタ 332による選択動作を制御するための 制御信号 S E Lを生成する。
セレクタ 332は、 選択用制御信号生成回路 33 1から供給される制御信号 S E Lに基づいて、 データ AGB 000, AGB 00 1のうち、 いずれか一方を選 択する。 セレクタ 332は、 選択して得られたデータ D AGを加算器 337に供 給する。
ANDゲート 333は、 ィネーブル信号 E N 000 , EN00 1の論理積をと る。 ANDゲート 333は、 得られた論理積 E N Aを選択用の制御信号としてセ レク夕 336に供給する。
ORゲート 334は、 ィネーブル信号 E N 000， E N 001の論理和をとる c ORゲート 334は、 得られた論理和 ENを選択用の制御信号としてセレクタ 3 38に供給するとともに、 ィネーブル信号 EN 100として l o g— s um演算 セル回路 32517に供給する。
ルックアップテーブル 335は、 10 g— s um補正における補正項の値をテ —ブルとして記憶する。 ルックアップテーブル 335は、 セレクタ 329から供 給されるデータ DMの値に対応する補正項の値をテ一ブルから読み出し、 データ RDMとしてセレクタ 336に供給する。
セレクタ 336は、 ANDゲート 333から供給される論理積 E N Aに基づい て、 ルックァヅブテ一ブル 335から供給されるデ一夕 R DMと、 所定の値 N 2 を有するデータとのうち、 いずれか一方を選択する。 具体的には、 セレクタ 33 6は、 論理積 ENAが "1" であった場合には、 デ一夕 RDMを選択する。 セレ クタ 336は、 選択して得られたデ一夕 S DMを加算器 337に供給する。 なお、 所定の値 N 2は、 後述するデータ C AGの正負識別符号を統一するように加算す るオフセッ ト値である。 すなわち、 データ AGB 000， AGB 00 1のうちの いずれか一方であるデータ D AGは、 正負を跨いだ値をとることが考えられるが、 正負両方の値を表現することは、 回路規模の増大を招く。 そこで、 l o g_su m演算セル回路 325 においては、 デ一夕 D AGの正負識別符号を統一するよう に、 後述する加算器 337により加算すべき所定の値 N 2を導入している。
加算器 337は、 セレクタ 332から供給されるデータ DAGと、 セレクタ 3 36から供給されるデータ S DMとを加算する。 加算器 337は、 算出したデ一 夕 CAGをセレクタ 338に供給する。
セレクタ 338は、 ORゲート 334から供給される論理和 E Nに基づいて、 加算器 337から供給されるデータ C AGと、 所定の値 N 3を有するデ一夕との うち、 いずれか一方を選択する。 具体的には、 セレクタ 338は、 論理和 ENが " 1 " であった場合には、 デ一夕 C AGを選択する。 セレクタ 338は、 選択し て得られたデータ AG Lを 10 g— s um演算セル回路 32517に供給する。 このような l o g— s um演算回路 325 ,は、 Iひ + 1ァ + 算出回路 3 1 0から供給されるデータ A GB 000及びデータ AGB 00 1、 並びに、 イネ一 ブル信号生成回路 3 1 1から供給されるィネーブル信号 EN 000及びイネ一ブ ル信号 EN 00 1を用いて、 後述するように、 いわば勝ち抜き戦における第 1回 戦に喩えられる動作を行うことによって、 対数軟出力 I人を算出する際に行われ る 10 g— s um演算の累積加算演算における一の 10 g— s um演算を行う。 10 g - s um演算回路 325 ,は、 算出したデータ AGLをデ一夕 AGB 100 として、 勝ち抜き戦における第 2回戦に喩えられる動作を行う 1 o g— s um演 算セル回路 32517に供給するとともに、 ィネーブル信号 EN 1 00を 10 g— s um演算セル回路 325！ 7に供給する。
l o g- s um演算回路 3252は、 1 o g— s um演算回路 325！と同様の 構成からなるため、 詳細な説明は省略するが、 Iひ + Iァ + I 5算出回路 3 1 0 から供給されるデータ AGB 002及びデータ AGB 003、 並びに、 イネ一ブ ル信号生成回路 3 1 1から供給されるイネ一ブル信号 E N 002及びイネ一ブル 信号 EN 003を用いて、 勝ち抜き戦における第 1回戦に喩えられる動作を行う ことによって、 l o g— s um演算の累積加算演算における一の 10 g— s um 演算を行う。 10 g— s um演算回路 3252は、 算出したデ一夕 A G Lをデ一夕 AGB 1 0 1として、 l o g— s um演算セル回路 325 に供給するとともに、 ィネーブル信号 EN 1 0 1を 1 o g— s um演算セル回路 32517に供給する。
10 g— s um演算回路 32 53は、 1 o g— s um演算回路 325 iと同様の 構成からなるため、 詳細な説明は省略するが、 Iひ + Iァ + I ^算出回路 3 10 から供給されるデ一夕 AGB 004及びデータ AGB 005、 並びに、 イネ一ブ ル信号生成回路 3 1 1から供給されるイネ一ブル信号 EN 004及びィネーブル 信号 EN 005を用いて、 勝ち抜き戦における第 1回戦に喩えられる動作を行う ことによって、 l o g— s um演算の累積加算演算における一の 10 g— s um 演算を行う。 1 o g— s um演算回路 3253は、 算出したデータ A G Lをデータ AGB 1 02として、 勝ち抜き戦における第 2回戦に喩えられる動作を行う 10 g— s um演算セル回路 325！ 8に供給するとともに、 ィネーブル信号 EN 1 0 2を 10 g— s um演算セル回路 32518に供給する。
l o g- s um演算回路 32 54は、 l o g— s um演算回路 325 iと同様の 構成からなるため、 詳細な説明は省略するが、 Iひ + Iァ + I ?算出回路 3 10 から供給されるデ一夕 AGB 006及びデ一夕 AGB 007、 並びに、 イネ一ブ ル信号生成回路 3 1 1から供給されるイネ一ブル信号 EN 006及びイネ一ブル 信号 EN 007を用いて、 勝ち抜き戦における第 1回戦に喩えられる動作を行う ことによって、 l o g— s um演算の累積加算演算における一の 10 g— s um 演算を行う。 10 g— s um演算回路 3254は、 算出したデータ A G Lをデータ AGB 1 0 3として、 l o g— s um演算セル回路 3 2 518に供給するとともに、 イネ一ブル信号 E N 1 0 3を l o g— s um演算セル回路 3 2 518に供給する。
1 0 g— s um演算回路 3 2 55は、 1 o g— s um演算回路 3 2 5 ,と同様の 構成からなるため、 詳細な説明は省略するが、 I ひ + I ァ + I /5算出回路 3 1 0 から供給されるデ一夕 AGB 0 0 8及びデ一夕 AGB 0 0 9、 並びに、 イネーブ ル信号生成回路 3 1 1から供給されるイネ一ブル信号 E N 0 0 8及びイネ一ブル 信号 E N 0 0 9を用いて、 勝ち抜き戦における第 1回戦に喩えられる動作を行う ことによって、 l o g— s um演算の累積加算演算における一の 1 0 g— s um 演算を行う。 1 o g— s um演算回路 3 2 55は、 算出したデータ A G Lをデータ AGB 1 04として、 勝ち抜き戦における第 2回戦に喩えられる動作を行う 1 0 g- s um演算セル回路 3 2 519に供給するとともに、 イネ一ブル信号 EN 1 0 4を 1 o g— s um演算セル回路 3 2 519に供給する。
1 0 g - s um演算回路 3 2 56は、 1 o g— s um演算回路 3 2 5 ,と同様の 構成からなるため、 詳細な説明は省略するが、 I ひ + I ァ + I 5算出回路 3 1 0 から供給されるデ一夕 AGB 0 1 0及びデータ AGB 0 1 1、 並びに、 イネーブ ル信号生成回路 3 1 1から供給されるイネ一ブル信号 Ε Ν 0 1 0及びイネ一ブル 信号 Ε Ν 0 1 1 を用いて、 勝ち抜き戦における第 1回戦に喩えられる動作を行う ことによって、 l o g— s um演算の累積加算演算における一の 1 o g— s um 演算を行う。 1 o g— s um演算回路 3 2 56は、 算出したデータ A G Lをデータ AGB 1 0 5として、 l o g— s um演算セル回路 3 2 519に供給するとともに、 ィネーブル信号 E N 1 0 5を l o g— s um演算セル回路 3 2 519に供給する。
1 0 g— s um演算回路 3 2 57は、 1 o g— s um演算回路 3 2 5！と同様の 構成からなるため、 詳細な説明は省略するが、 I « + I ァ + I ?算出回路 3 1 0 から供給されるデ一夕 AGB 0 1 2及びデータ AGB 0 1 3、 並びに、 イネーブ ル信号生成回路 3 1 1から供給されるィネーブル信号 EN 0 1 2及びイネ一ブル 信号 E N 0 1 3を用いて、 勝ち抜き戦における第 1回戦に喩えられる動作を行う ことによって、 l o g— s um演算の累積加算演算における一の 1 0 g— s um 演算を行う。 1 0 g— s um演算回路 3 2 57は、 算出したデータ A G Lをデータ AGB 1 0 6として、 勝ち抜き戦における第 2回戦に喩えられる動作を行う 1 o g— s um演算セル回路 3252。に供給するとともに、 ィネーブル信号 EN 10 6を 10 g— s um演算セル回路 3252。に供給する。
l o g- s um演算回路 3258は、 1 o g— s um演算回路 325！と同様の 構成からなるため、 詳細な説明は省略するが、 Iひ + Iァ + I ?算出回路 3 10 から供給されるデ一夕 AGB 0 14及びデ一夕 AGB 0 1 5、 並びに、 イネ一ブ ル信号生成回路 3 1 1から供給されるイネ一ブル信号 E N 0 14及びィネーブル 信号 EN 0 1 5を用いて、 勝ち抜き戦における第 1回戦に喩えられる動作を行う ことによって、 l o g— s um演算の累積加算演算における一の 10 g— s um 演算を行う。 l o g— s um演算回路 32 58は、 算出したデータ A G Lをデータ AGB 1 07として、 l o g— s um演算セル回路 3252。に供給するとともに、 イネ一ブル信号 EN 107を l o g— s um演算セル回路 3252。に供給する。
1 o g - s um演算回路 3259は、 l o g— s um演算回路 325 iと同様の 構成からなるため、 詳細な説明は省略するが、 Iひ + Iァ + I ?算出回路 3 10 から供給されるデータ AGB 0 1 6及びデ一夕 AG B 0 1 7、 並びに、 イネ一ブ ル信号生成回路 3 1 1から供給されるィネーブル信号 E N 0 1 6及びィネーブル 信号 EN 0 17を用いて、 勝ち抜き戦における第 1回戦に喩えられる動作を行う ことによって、 l o g— s um演算の累積加算演算における一の 10 g— s um 演算を行う。 10 g— s um演算回路 3259は、 算出したデータ A G Lをデ一夕 AGB 1 08として、 勝ち抜き戦における第 2回戦に喩えられる動作を行う 10 g- s um演算セル回路 3252 ,に供給するとともに、 ィネーブル信号 EN 10 8を 10 g— s um演算セル回路 32521に供給する。
10 g - s um演算回路 325 !。は、 l o g— s um演算回路 325！と同様の 構成からなるため、 詳細な説明は省略するが、 Iひ + Iァ + I 3算出回路 3 10 から供給されるデータ AGB 0 18及びデータ AGB 0 1 9、 並びに、 イネ一ブ ル信号生成回路 3 1 1から供給されるイネ一ブル信号 E N 0 18及びィネーブル 信号 EN 0 19を用いて、 勝ち抜き戦における第 1回戦に喩えられる動作を行う ことによって、 l o g— s um演算の累積加算演算における一の 10 g— s um 演算を行う。 10 g— s um演算回路 325 ,。は、 算出したデ一夕 A G Lをデ一 タ AGB 109として、 10 g— s um演算セル回路 32521に供給するととも に、 イネ一ブル信号 EN 1 09を 1 o g— s um演算セル回路 32521に供給す る。
10 g— s um演算回路 325 は、 1 o g— s um演算回路 325 >と同様の 構成からなるため、 詳細な説明は省略するが、 Iひ + Iァ + I 5算出回路 3 1 0 から供給されるデ一夕 AGB 020及びデータ AGB 02 1、 並びに、 イネ一ブ ル信号生成回路 3 1 1から供給されるィネーブル信号 E N 020及びイネ一ブル 信号 EN02 1を用いて、 勝ち抜き戦における第 1回戦に喩えられる動作を行う ことによって、 l o g— s um演算の累積加算演算における一の 1 o g— s um 演算を行う。 10 g— s um演算回路 325 uは、 算出したデータ A G Lをデ一 タ AGB 1 10として、 勝ち抜き戦における第 2回戦に喩えられる動作を行う 1 0 g— s um演算セル回路 32522に供給するとともに、 イネ一ブル信号 EN 1 1 0を 1 o g— s um演算セル回路 32522に供給する。
10 g— s um演算回路 32512は、 1 o g— s um演算回路 325 ,と同様の 構成からなるため、 詳細な説明は省略するが、 1ひ+ 1ァ + 1 ?算出回路3 1 0 から供給されるデータ AGB 022及びデ一夕 AGB 023、 並びに、 イネ一ブ ル信号生成回路 31 1から供給されるイネ一ブル信号 Ε Ν 022及びィネーブル 信号 EN 023を用いて、 勝ち抜き戦における第 1回戦に喩えられる動作を行う ことによって、 l o g— s um演算の累積加算演算における一の 10 g— s um 演算を行う。 l o g— s um演算回路 32512は、 算出したデ一夕 A G Lをデ一 夕 AGB 1 1 1として、 10 g— s um演算セル回路 32522に供給するととも に、 ィネーブル信号 E N 1 1 1を 10 g— s um演算セル回路 32 522に供給す る。
l o g- s um演算回路 32513は、 l o g— s um演算回路 325 iと同様の 構成からなるため、 詳細な説明は省略するが、 Iひ + Iァ + I ?算出回路 3 1 0 から供給されるデータ AGB 024及びデータ AGB 025、 並びに、 イネ一ブ ル信号生成回路 3 1 1から供給されるイネ一ブル信号 E N 024及びイネ一ブル 信号 EN 025を用いて、 勝ち抜き戦における第 1回戦に喩えられる動作を行う ことによって、 l o g— s um演算の累積加算演算における一の 10 g— s um 演算を行う。 10 g— s um演算回路 32513は、 算出したデータ A G Lをデ一 タ AGB 1 1 2 として、 勝ち抜き戦における第 2回戦に喩えられる動作を行う 1 0 g— s um演算セル回路 3 2 523に供給するとともに、 イネ一ブル信号 E N 1 1 2を 1 0 g— s um演算セル回路 3 2 523に供給する。
1 0 g - s um演算回路 3 2 514は、 1 o g— s um演算回路 3 2 5 ！と同様の 構成からなるため、 詳細な説明は省略するが、 I ひ + I ァ + I ?算出回路 3 1 0 から供給されるデータ AGB 0 2 6及びデータ AGB 0 2 7、 並びに、 イネ一ブ ル信号生成回路 3 1 1から供給されるイネ一ブル信号 E N 0 2 6及びィネーブル 信号 E N 0 2 7を用いて、 勝ち抜き戦における第 1回戦に喻えられる動作を行う ことによって、 l o g— s um演算の累積加算演算における一の 1 0 g— s um 演算を行う。 1 o g— s um演算回路 3 2 5 Hは、 算出したデータ A G Lをデ一 夕 AGB 1 1 3として、 l o g— s um演算セル回路 3 2 523に供給するととも に、 ィネーブル信号 E N 1 1 3を 1 0 g— s um演算セル回路 3 2 523に供給す る。
1 0 g— s um演算回路 3 2 515は、 l o g— s um演算回路 3 2 5！と同様の 構成からなるため、 詳細な説明は省略するが、 I ひ + I ァ + I /5算出回路 3 1 0 から供給されるデ一夕 AGB 0 2 8及びデ一夕 AGB 0 2 9、 並びに、 イネ一ブ ル信号生成回路 3 1 1から供給されるイネ一ブル信号 E N 0 2 8及びイネ一ブル 信号 E N 0 2 9を用いて、 勝ち抜き戦における第 1回戦に喩えられる動作を行う ことによって、 l o g— s um演算の累積加算演算における一の 1 0 g— s um 演算を行う。 1 0 g— s um演算回路 3 2 515は、 算出したデータ A G Lをデ一 夕 AGB 1 1 4として、 勝ち抜き戦における第 2回戦に喩えられる動作を行う 1 0 g - s um演算セル回路 3 2 524に供給するとともに、 イネ一ブル信号 EN 1 1 4を 1 0 g— s um演算セル回路 3 2 524に供給する。
l o g— s um演算回路 3 2 516は、 l o g— s um演算回路 3 2 5 tと同様の 構成からなるため、 詳細な説明は省略するが、 I ひ + I ァ + I ?算出回路 3 1 0 から供給されるデータ AGB 0 3 0及びデータ AGB 0 3 1、 並びに、 イネ一ブ ル信号生成回路 3 1 1から供給されるイネ一ブル信号 E N 0 3 0及びイネ一ブル 信号 E N 0 3 1 を用いて、 勝ち抜き戦における第 1回戦に喩えられる動作を行う ことによって、 l o g— s um演算の累積加算演算における一の 1 0 g— s um 演算を行う。 1 o g— s um演算回路 32516は、 算出したデ一夕 A G Lをデ一 夕 AGB 1 1 5として、 l o g— s um演算セル回路 32524に供給するととも に、 イネ一ブル信号 E N 1 1 5を 10 g— s um演算セル回路 32524に供給す る。
1 o g - s um演算回路 32517は、 1 o g— s um演算回路 325 tと同様の 構成からなるため、 詳細な説明は省略するが、 1 o g— s um演算セル回路 32 5 ,から供給されるデ一夕 AGB 100及びイネ一ブル信号 EN 1 00、 並びに、 10 g - s um演算セル回路 3252から供給されるデ一夕 A G B 10 1及びィネ —ブル信号 EN 1 0 1を用いて、 勝ち抜き戦における第 2回戦に喩えられる動作 を行うことによって、 10 g— s um演算の累積加算演算における一の l o g— sum演算を行う。 10 g— s um演算回路 32517は、 算出したデ一夕 AGL をデータ AGB 200として、 勝ち抜き戦における第 3回戦に喩えられる動作を 行う 10 g— sum演算セル回路 32525に供給するとともに、 イネ一ブル信号 EN 200を l o g— s um演算セル回路 32525に供給する。
10 g - s um演算回路 32518は、 1 o g— s um演算回路 325！と同様の 構成からなるため、 詳細な説明は省略するが、 1 o g— s um演算セル回路 32 53から供給されるデータ AG B 102及びイネ一ブル信号 EN 102、 並びに、 10 g— s um演算セル回路 3254から供給されるデータ A GB 103及びイネ —ブル信号 EN 103を用いて、 勝ち抜き戦における第 2回戦に喩えられる動作 を行うことによって、 l o g— s um演算の累積加算演算における一の l o g— s um演算を行う。 10 g— s um演算回路 32518は、 算出したデータ AG L をデータ AGB 20 1として、 l o g— s um演算セル回路 32525に供給する とともに、 ィネーブル信号 EN 20 1を l o g— s um演算セル回路 32525に 供給する。
l o - s um演算回路 32519は、 1 o g— s um演算回路 325！と同様の 構成からなるため、 詳細な説明は省略するが、 10 g— s um演算セル回路 32 55から供給されるデータ AG B 104及びイネ一ブル信号 EN 104、 並びに、 1 o g - s um演算セル回路 3256から供給されるデータ A G B 105及びィネ —ブル信号 EN 1 05を用いて、 勝ち抜き戦における第 2回戦に喩えられる動作 を行うことによって、 l o g— s um演算の累積加算演算における一の l o g— s um演算を行う。 10 g— s um演算回路 32519は、 算出したデータ AGL をデータ AGB 202として、 勝ち抜き戦における第 3回戦に喩えられる動作を 行う 10 g— s um演算セル回路 32526に供給するとともに、 ィネーブル信号 EN202を l o g— s um演算セル回路 3252 βに供給する。
10 g - s um演算回路 3252。は、 l o g— s um演算回路 32 5 ,と同様の 構成からなるため、 詳細な説明は省略するが、 10 g— s um演算セル回路 32 5マから供給されるデータ A GB 1 06及びィネーブル信号 EN 106、 並びに、 10 g- s um演算セル回路 3258から供給されるデ一夕 A G B 107及びイネ —ブル信号 EN 107を用いて、 勝ち抜き戦における第 2回戦に喩えられる動作 を行うことによって、 l o g— s um演算の累積加算演算における一の l o g— s um演算を行う。 10 g— s um演算回路 3252。は、 算出したデータ AGL をデ一夕 AGB 203として、 l o g— s um演算セル回路 32526に供給する とともに、 イネ一ブル信号 E N 203を l o g— s um演算セル回路 32526に 供給する。
10 g- s um演算回路 32521は、 l o g— s um演算回路 32 5 >と同様の 構成からなるため、 詳細な説明は省略するが、 10 g— s um演算セル回路 32 59から供給されるデータ AGB 1 08及びイネ一ブル信号 E N 1 08、 並びに、 10 g- s um演算セル回路 325！。から供給されるデ一夕 A G B 1 09及びィ ネーブル信号 EN 1 09を用いて、 勝ち抜き戦における第 2回戦に喩えられる動 作を行うことによって、 10 g— s um演算の累積加算演算における一の l o g 一 s um演算を行う。 l o g— s um演算回路 32521は、 算出したデ一夕 AG Lをデータ AGB 204として、 勝ち抜き戦における第 3回戦に喩えられる動作 を行う 10 g— sum演算セル回路 32527に供給するとともに、 ィネーブル信 号 EN204を 10 g— s um演算セル回路 32527に供給する。
l o - s um演算回路 32522は、 1 o g— s um演算回路 325！と同様の 構成からなるため、 詳細な説明は省略するが、 10 g— s um演算セル回路 32 5 から供給されるデータ AG B 1 10及びイネ一ブル信号 EN 1 1 0、 並びに、 10 g- s um演算セル回路 32512から供給されるデ一夕 AGB 1 1 1及びィ ネーブル信号 EN 1 1 1を用いて、 勝ち抜き戦における第 2回戦に喩えられる動 作を行うことによって、 l o g— s um演算の累積加算演算における一の l o g 一 s um演算を行う。 10 g— s um演算回路 32522は、 算出したデータ AG Lをデータ AGB 205として、 l o g— s um演算セル回路 32527に供給す るとともに、 ィネーブル信号 E N 205を l o g— s um演算セル回路 32527 に供給する。
l o - s um演算回路 32523は、 1 o g— s um演算回路 325！と同様の 構成からなるため、 詳細な説明は省略するが、 10 g— s um演算セル回路 32 513から供給されるデータ AGB 1 1 2及びイネ一ブル信号 EN 1 1 2、 並びに、 10 - s um演算セル回路 325！ 4から供給されるデータ A G B 1 13及びィ ネーブル信号 E N 1 13を用いて、 勝ち抜き戦における第 2回戦に喩えられる動 作を行うことによって、 10 g— s um演算の累積加算演算における一の l o g 一 s um演算を行う。 10 g— s um演算回路 32523は、 算出したデータ AG Lをデータ AGB 206として、 勝ち抜き戦における第 3回戦に喩えられる動作 を行う 10 g— s um演算セル回路 32 528に供給するとともに、 イネ一ブル信 号 EN 206を l o g— s um演算セル回路 32528に供給する。
l o - sum演算回路 32524は、 1 o g— s um演算回路 325 と同様の 構成からなるため、 詳細な説明は省略するが、 10 g— s um演算セル回路 32 515から供給されるデータ AGB 1 14及びイネ一ブル信号 EN 1 14、 並びに、 10 - s um演算セル回路 325 , βから供給されるデータ A G B 1 1 5及びィ ネーブル信号 EN 1 1 5を用いて、 勝ち抜き戦における第 2回戦に喩えられる動 作を行うことによって、 l o g— s um演算の累積加算演算における一の l o g - s um演算を行う。 10 g— s um演算回路 32524は、 算出したデータ AG Lをデ一夕 AGB 207として、 l o g— s um演算セル回路 32528に供給す るとともに、 イネ一ブル信号 E N 207を l o g— s um演算セル回路 32528 に供給する。
10 g— s um演算回路 32525は、 l o g— s um演算回路 325 と同様の 構成からなるため、 詳細な説明は省略するが、 10 g— s um演算セル回路 32 517から供給されるデータ AGB 200及びイネ一ブル信号 E N 200、 並びに、 1 o g- s um演算セル回路 325 i 8から供給されるデ一夕 A G B 20 1及びィ ネーブル信号 EN 20 1を用いて、 勝ち抜き戦における第 3回戦に喩えられる動 作を行うことによって、 l o g— s um演算の累積加算演算における一の l o g 一 s um演算を行う。 10 g— s um演算回路 32525は、 算出したデータ AG Lをデータ AGB 300として、 勝ち抜き戦における第 4回戦に喩えられる動作 を行う 10 g— s um演算セル回路 32529に供給するとともに、 イネ一ブル信 号 EN300を l o g— s um演算セル回路 32529に供給する。
l o g- s um演算回路 32 526は、 1 o g— s um演算回路 32 5！と同様の 構成からなるため、 詳細な説明は省略するが、 10 g— s um演算セル回路 32 519から供給されるデータ AGB 202及びイネ一ブル信号 E N 202、 並びに、 1 o g- s um演算セル回路 32 52。から供給されるデータ A G B 203及びィ ネーブル信号 EN 203を用いて、 勝ち抜き戦における第 3回戦に喩えられる動 作を行うことによって、 l o g— s um演算の累積加算演算における一の l o g 一 s um演算を行う。 10 g— s um演算回路 32526は、 算出したデ一夕 AG Lをデータ AGB 30 1として、 l o g— s um演算セル回路 32 529に供給す るとともに、 ィネーブル信号 E N 301を l o g— s um演算セル回路 32529 に供給する。
l o g- s um演算回路 32527は、 1 o g— s um演算回路 325 ,と同様の 構成からなるため、 詳細な説明は省略するが、 1 o g— s um演算セル回路 32 521から供給されるデータ AGB 204及びイネ一ブル信号 E N 204、 並びに、 10 g - s um演算セル回路 32 522から供給されるデータ A GB 205及びィ ネーブル信号 EN 205を用いて、 勝ち抜き戦における第 3回戦に喩えられる動 作を行うことによって、 10 g— s um演算の累積加算演算における一の l o g 一 s um演算を行う。 10 g— s um演算回路 32527は、 算出したデ一夕 AG Lをデ一夕 AGB 302として、 勝ち抜き戦における第 4回戦に喩えられる動作 を行う 1 o g— s um演算セル回路 3253。に供給するとともに、 ィネーブル信 号 EN302を l o g— s um演算セル回路 3253。に供給する。
l o - s um演算回路 32528は、 1 o g— s um演算回路 325 ,と同様の 構成からなるため、 詳細な説明は省略するが、 10 g— s um演算セル回路 32 523から供給されるデータ AGB 206及びイネ一ブル信号 E N 206、 並びに、 10 g - s um演算セル回路 32524から供給されるデータ A G B 207及びィ ネーブル信号 EN 207を用いて、 勝ち抜き戦における第 3回戦に喩えられる動 作を行うことによって、 10 g— s um演算の累積加算演算における一の l o g 一 s um演算を行う。 10 g— s um演算回路 32 528は、 算出したデータ AG Lをデータ AGB 303として、 l o g— s um演算セル回路 3253。に供給す るとともに、 イネ一ブル信号 EN 303を 10 g— s um演算セル回路 32530 に供給する。
1 o g - s um演算回路 32529は、 1 o g— s um演算回路 325 iと同様の 構成からなるため、 詳細な説明は省略するが、 1 o g— s um演算セル回路 32 525から供給されるデ一夕 AG B 300及びイネ一ブル信号 E N 300、 並びに、 1 o - s um演算セル回路 3252 βから供給されるデ一夕 A G B 30 1及びィ ネーブル信号 EN30 1を用いて、 勝ち抜き戦における第 4回戦に喩えられる動 作を行うことによって、 1 o g— s um演算の累積加算演算における一の 10 g 一 s um演算を行う。 10 g— s um演算回路 32529は、 算出したデータ AG Lをデータ AGB 400として、 勝ち抜き戦における第 5回戦、 ここでは決勝戦 に喩えられる動作を行う 10 g— s U m演算セル回路 32531に供給するととも に、 ィネーブル信号 E N 400を l o g— s um演算セル回路 32531に供給す る。
10 g— s um演算回路 3253。は、 l o g— s um演算回路 325！と同様の 構成からなるため、 詳細な説明は省略するが、 10 g— s um演算セル回路 32 527から供給されるデータ AG B 302及びイネ一ブル信号 EN 302、 並びに、 10 g— s um演算セル回路 32528から供給されるデータ A G B 303及びィ ネーブル信号 E N 303を用いて、 勝ち抜き戦における第 4回戦に喩えられる動 作を行うことによって、 l o g— s um演算の累積加算演算における一の l o g ― s um演算を行う。 10 g— s um演算回路 3253。は、 算出したデータ AG Lをデータ AGB 40 1として、 l o g— s um演算セル回路 32531に供給す るとともに、 ィネーブル信号 EN 40 1を 10 g— s um演算セル回路 32531 に供給する。 1 o g - s um演算回路 32531は、 1 o g— s um演算回路 325 iと同様の 構成からなるため、 詳細な説明は省略するが、 10 g— s um演算セル回路 32 529から供給されるデ一夕 AG B 400及びイネ一ブル信号 E N 400、 並びに、 10 g - s um演算セル回路 3253。から供給されるデ一夕 A G B 40 1及びィ ネーブル信号 EN 40 1を用いて、 勝ち抜き戦における決勝戦に喩えられる動作 を行うことによって、 l o g— s um演算の累積加算演算における一の l o g— s um演算を行う。 1 o g— s um演算回路 32531は、 算出したイネ一ブル信 号 EN 500を出力することはないが、 算出したデータ AGLをデータ AGB 5 00として出力する。 なお、 デ一夕 AGB 500は、 デ一夕 L 00として I入算 出回路 3 1 3に供給される。
このような l o g— s um演算回路 3 1 2 ,は、 デ一夕 A G Bとイネ一ブル信号 ENS 0とを用いて、 トレリス上の各枝に対応するイネ一ブル信号に基づいた勝 ち抜き戦に喩えられる動作を行うことによって、 例えばトレリス上の枝の入力が "0" である 10 g— s um演算の累積加算演算を行い、 デ一夕 L 00を算出す る。
l o - s um演算回路 3 1 22は、 1 o g— s um演算回路 3 12！と同様の 構成からなるため、 詳細な説明は省略するが、 データ AGBとイネ一ブル信号 E NS 1とを用いて、 10 g— s um演算回路 3 1 2 ,と同様に、 トレリス上の各枝 に対応するィネーブル信号に基づいた勝ち抜き戦に喩えられる動作を行うことに よって、 例えばトレリス上の枝の入力が " 1 " である 10 g— s um演算の累積 加算演算を行い、 デ一夕 L 0 1を算出する。 10 g— s um演算回路 3 1 22は、 算出したデータ L 0 1を I人算出回路 3 1 3に供給する。
また、 10 g— s um演算回路 3 1 23も、 1 o g— s u m演算回路 3 1 2 iと 同様の構成からなるため、 詳細な説明は省略するが、 デ一夕 AGBとイネ一ブル 信号 ENS 2とを用いて、 10 g— s um演算回路 3 1 2 ,と同様に、 トレリス上 の各枝に対応するィネーブル信号に基づいた勝ち抜き戦に喩えられる動作を行う ことによって、 例えばトレリス上の枝の入力が "◦" である 10 g— s um演算 の累積加算演算を行い、 デ一夕 L 10を算出する。 10 g— s um演算回路 3 1 23は、 算出したデ一夕 L 1 0を I入算出回路 3 1 3に供給する。 さらに、 1 o g— s um演算回路 3 1 2 も、 1 o g— s u m演算回路 3 1 2 , と同様の構成からなるため、 詳細な説明は省略するが、 デ一夕 AGBとイネーブ ル信号 EN S 3とを用いて、 10 g— s um演算回路 3 1 2 ,と同様に、 トレリス 上の各枝に対応するイネ一ブル信号に基づいた勝ち抜き戦に喩えられる動作を行 うことによって、 例えばトレリス上の枝の入力が " 1 " である 10 g— s um演 算の累積加算演算を行い、 データ L 1 1を算出する。 10 g— s um演算回路 3 1 24は、 算出したデータ L I 1を Ι λ算出回路 3 13に供給する。
さらにまた、 10 g— s um演算回路 3 1 25も、 1 o g— s u m演算回路 3 1 2！と同様の構成からなるため、 詳細な説明は省略するが、 データ AG Bとイネ一 ブル信号 E N S 20とを用いて、 1 o g— s um演算回路 3 1 2 ,と同様に、 トレ リス上の各枝に対応するイネ一ブル信号に基づいた勝ち抜き戦に喩えられる動作 を行うことによって、 例えばトレリス上の枝の入力が "0 " である 10 g— s u m演算の累積加算演算を行い、 データ L 20を算出する。 l o g— s um演算回 路 3 1 25は、 算出したデ一夕 L 20を I人算出回路 3 1 3に供給する。
また、 1 o g— s um演算回路 3 1 26も、 1 o g— s u m演算回路 3 1 2 ,と 同様の構成からなるため、 詳細な説明は省略するが、 データ AGBとィネーブル 信号 ENS 2 1とを用いて、 10 g— s um演算回路 3 1 2！と同様に、 トレリス 上の各枝に対応するイネ一ブル信号に基づいた勝ち抜き戦に喩えられる動作を行 うことによって、 例えばトレリス上の枝の入力が " 1，， である 10 g— s um演 算の累積加算演算を行い、 データ L 2 1を算出する。 10 g— s um演算回路 3 1 26は、 算出したデータ L 2 1を I λ算出回路 3 13に供給する。
Ι λ算出回路 3 1 3は、 3つの差分器 324 3242, 3243を有する。 差分器 324 >は、 10 g— s um演算回路 3 12 ,から供給されるデ一夕 L 0 0と、 10 g— s um演算回路 3 1 22から供給されるデ一夕 L 0 1との差分をと る。 差分器 324！により算出されたデータ LM0は、 例えば 2の補数 （2's com Plement) 表記変換等が施される。
差分器 3242は、 10 g— s um演算回路 3 123から供給されるデ一夕 L 1 0と、 10 g— s um演算回路 3 1 24から供給されるデータ L 1 1との差分をと る。 差分器 3242により算出されたデータ LM 1は、 例えば 2の補数表記変換等 が施される。
差分器 3 243は、 1 o g— s um演算回路 3 1 24から供給されるデータ L 2 0と、 10 g— s um演算回路 3 1 26から供給されるデ一夕 L 2 1との差分をと る。 差分器 3243により算出されたデータ LM2は、 例えば 2の補数表記変換等 が施される。
このような I λ算出回路 3 1 3は、 10 g— s um演算回路 3 1 2 3 1 22, 3 1 2 3 1 24のそれそれから供給され、 いわゆるス ト レー トバイナリ （stra ight binary) 表記とされるデータ L 00， L 0 1 , L 1 0 , L 1 1を束ね、 シン ボル単位で算出した対数軟出力 S LMとして出力する。 また、 I人算出回路 3 1 3は、 差分器 324 3242, 3 243のそれそれにより算出した 2の補数表記 とされるデ一夕 LMO , LM 1 , LM2を束ね、 ビット単位で算出した対数軟出 力 B LMとして出力する。
以上のように構成される軟出力算出回路 1 6 1は、 ィネーブル信号を用いた勝 ち抜き戦に喩えられる動作を行うことによって、 トレリス上の各枝の入力に応じ た 10 g— s um演算の累積加算演算を実現し、 シンボル単位又はビッ ト単位で 対数軟出力 I λを算出することができ、 それそれ、 対数軟出力 S LM， B LMと して出力する。 これらの対数軟出力 S LM， B LMは、 外部情報算出回路 1 63、 振幅調整及びクリッブ回路 1 64、 及び、 硬判定回路 1 6 5に供給される。
受信値又は事前確率情報分離回路 1 6 2は、 受信データ及び遅延用記憶回路 1 55から出力され、 所定の遅延が施された遅延受信データ DADから、 受信値又 は事前確率情報を分離して取り出すものである。 受信値又は事前確率情報分離回 路 1 62は、 制御回路 60から供給される受信値形式情報 CR TYと、 符号情報 生成回路 1 5 1から供給される入力ビット数情報 I Nとに基づいて、 入力した遅 延受信データ DADを分離する。
具体的には、 受信値又は事前確率情報分離回路 1 62は、 例えば図 47に示す ように、 4つのセレクタ 34 1， 342， 343 , 344を有するものとして実 現することができる。
セレクタ 34 1は、 入力ビット数情報 I Nに基づいて、 遅延受信データ DAD のうちの遅延受信データ DAD 3 , DAD 4のうち、 いずれか一方を選択する。 具体的には、 セレクタ 34 1は、 要素符号化器に対する入力ビッ ト数が " 1 " で あった場合には、 遅延受信データ DAD 4を選択する。 セレクタ 34 1は、 選択 したデータを遅延受信データ D A Sとして出力する。
セレクタ 342は、 受信値形式情報 CRT Yに基づいて、 遅延受信データ D A Dのうちの遅延受信データ DAD 0と、 セレクタ 34 1から供給される遅延受信 データ DASとのうち、 いずれか一方を選択する。 具体的には、 セレクタ 342 は、 受信値形式情報 CRT Yが外部情報を示すものであった場合には、 遅延受信 データ DAD 0を選択する。 セレクタ 342は、 選択したデータを遅延受信デー タ P D 0として出力する。
セレクタ 343は、 受信値形式情報 C R T Yに基づいて、 遅延受信デ一夕 D A Dのうちの遅延受信データ DAD 1 , DAD 4のうち、 いずれか一方を選択する。 具体的には、 セレクタ 343は、 受信値形式情報 CR TYが外部情報を示すもの であった場合には、 遅延受信データ DAD 1を選択する。 セレクタ 343は、 選 択したデータを遅延受信デ一夕 PD 1として出力する。
セレクタ 344は、 受信値形式情報 CRT Yに基づいて、 遅延受信データ D A Dのうちの遅延受信デ一夕 DAD 2 , DAD 5のうち、 いずれか一方を選択する。 具体的には、 セレクタ 344は、 受信値形式情報 C R T Yが外部情報を示すもの であった場合には、 遅延受信データ D AD 2を選択する。 セレクタ 344は、 選 択したデ一夕を遅延受信データ PD 2として出力する。
このような受信値又は事前確率情報分離回路 1 62は、 入力した遅延受信デー 夕 DADのうち、 遅延受信データ DAD O , DAD 1， DAD 2， DAD 3を束 ね、 いわゆるオフセッ トバイナリ （offset binary) 表記とされる遅延受信値 D R Cとして出力するとともに、 遅延受信データ DAS， D AD 4 , DAD 5を束ね、 遅延事前確率情報 D APとして出力するとともに、 遅延受信データ PD 0， PD 1 , PD 2を束ね、 遅延外部情報 DEXとして出力する。 遅延受信値 DRCは、 外部情報算出回路 1 63及び硬判定回路 1 65に供給され、 遅延事前確率情報 D APは、 外部情報算出回路 1 63に供給され、 遅延外部情報 DEXは、 そのまま、 遅延外部情報 SDEXとしてセレクタ 1 2 02に供給される。
外部情報算出回路 1 63は、 軟出力算出回路 1 6 1から供給される対数軟出力 S LM又は対数軟出力 B LMと、 受信値又は事前確率情報分離回路 1 6 2から供 給される遅延受信値 DR C又は遅延事前確率情報 DAPとを用いて、 外部情報 0 Eを算出する。
具体的には、 外部情報算出回路 1 63は、 例えば図 48に示すように、 情報ビ ッ トに対する外部情報を算出する情報ビッ ト外部情報算出回路 350と、 情報シ ンボルに対する外部情報を算出する情報シンボル外部情報算出回路 3 5 1と、 符 号に対する外部情報を算出する符号外部情報算出回路 3 52と、 2つのセレクタ 3 53， 3 54とを有するものとして実現することができる。
情報ビッ ト外部情報算出回路 350は、 例えば 3つの外部情報算出セル回路 3 5 51 , 35 52, 3553を有する。 これらの外部情報算出セル回路 3 5 5 ,， 3 552, 35 53は、 それそれ、 実質的には、 対数軟出力 B LMと遅延事前確率情 報 DAPとの差分をとる図示しない差分器から構成される。
外部情報算出セル回路 355！は、 対数軟出力 B LMのうちの対数軟出力 B LM 0と、 遅延事前確率情報 DAPのうちの遅延事前確率情報 DAP 0との差分を算 出し、 この差分値に対して、 振幅調整及びクリッピングを施し、 さらにオフセヅ トバイナリ表記変換等を施した後、 外部情報 E X 0として出力する。
外部情報算出セル回路 35 52は、 対数軟出力 B LMのうちの対数軟出力 B LM 1と、 遅延事前確率情報 DAPのうちの遅延事前確率情報 DAP 1 との差分を算 出し、 この差分値に対して、 振幅調整及びクリ ッピングを施し、 さらにオフセッ トバイナリ表記変換等を施した後、 外部情報 E X 1として出力する。
外部情報算出セル回路 3 5 53は、 対数軟出力 B LMのうちの対数軟出力 B LM 2と、 遅延事前確率情報 DAPのうちの遅延事前確率情報 DAP 2との差分を算 出し、 この差分値に対して、 振幅調整及びクリ ッピングを施し、 さらにオフセッ トバイナリ表記変換等を施した後、 外部情報 EX 2として出力する。
このような情報ビッ ト外部情報算出回路 350は、 例えば 3系統の外部情報 E X 0 , E X 1 , E X 2をビッ ト単位で算出し、 これらの外部情報 EX 0， E X 1 , EX 2を束ねて外部情報 E XBとしてセレクタ 3 53に供給する。
情報シンポル外部情報算出回路 3 5 1は、 例えば 4つの外部情報算出セル回路 35 61 , 3 562, 3 563, 3 5 64と、 正規化回路 3 57とを有する。 これら の各部のうち、 外部情報算出セル回路 3 5 61 , 3 562, 35 63, 35 64は、 それそれ、 外部情報算出セル回路 35 5 35 52, 3 5 53と同様に、 実質的に は、 対数軟出力 S LMと遅延事前確率情報 DAPとの差分をとる図示しない差分 器から構成される。
外部情報算出セル回路 3 56 iは、 対数軟出力 S LMのうちの対数軟出力 S LM 0と、 所定の値 Mを有するデータとの差分を算出し、 この差分値に対して、 振幅 調整及びクリッビングを施した後、 外部情報 ED 0として正規化回路 3 57に供 給する。
外部情報算出セル回路 3 562は、 対数軟出力 S LMのうちの対数軟出力 S LM 1と、 遅延事前確率情報 DAPのうちの遅延事前確率情報 DAP 0との差分を算 出し、 この差分値に対して、 振幅調整及びクリッピングを施した後、 外部情報 E D 1として正規化回路 3 57に供給する。
外部情報算出セル回路 3563は、 対数軟出力 S LMのうちの対数軟出力 S LM 2と、 遅延事前確率情報 DAPのうちの遅延事前確率情報 DAP 1との差分を算 出し、 この差分値に対して、 振幅調整及びクリッピングを施した後、 外部情報 E D 2として正規化回路 3 57に供給する。
外部情報算出セル回路 3 564は、 対数軟出力 S LMのうちの対数軟出力 S LM 3と、 遅延事前確率情報 DAPのうちの遅延事前確率情報 DAP 2との差分を算 出し、 この差分値に対して、 振幅調整及びクリッピングを施した後、 外部情報 E D 3として正規化回路 357に供給する。
正規化回路 357は、 後述するように、 外部情報算出セル回路 35 61 , 35 6 2 , 35 63) 35 64により算出された外部情報 E D 0 , ED 1， ED 2 , ED 3 の分布の偏りを是正し且つ情報量を削減するための正規化を行う。 具体的には、 正規化回路 357は、 外部情報算出セル回路 3 5 61 , 35 62, 3 563, 35 6 4により算出された外部情報 E D 0， ED I , ED 2 , ED 3のうち、 最大値を有 するものを、 例えば "0" といった所定の値に合わせるように、 外部情報 ED 0， E D 1 , ED 2 , ED 3のそれそれに対して所定の値を加算した後、 必要なダイ ナミヅクレンジに応じてクリッピングを行い、 さらに、 ある 1つのシンポルに対 する外部情報の値を、 他の全てのシンポルに対する外部情報の値から差分するよ うな正規化を行う。 正規化回路 3 57は、 正規化後の外部情報を外部情報 E X 0， E X 1 , E X 2として出力する。
このような情報シンポル外部情報算出回路 3 5 1は、 例えば 3系統の外部情報 EX O , E X 1 , E X 2をシンボル単位で算出し、 これらの外部情報 EX0， E X I， EX 2を束ねて外部情報 EX Sとしてセレクタ 3 5 3に供給する。
符号外部情報算出回路 3 52は、 例えば 3つの外部情報算出セル回路 3581 , 35 82, 35 83を有する。 これらの外部情報算出セル回路 3 58 3582, 3583は、 それそれ、 外部情報算出セル回路 3 551 , 3 552, 3 5 53と同様 に、 実質的には、 対数軟出力 B LMと遅延受信値 DR Cとの差分をとる図示しな い差分器から構成される。
外部情報算出セル回路 3 58！は、 対数軟出力 B LMのうちの対数軟出力 B LM 0と、 遅延受信値 DRCのうちの遅延受信値 AP S 0との差分を算出し、 この差 分値に対して、 振幅調整及びクリッピングを施し、 さらにオフセッ トバイナリ表 記変換等を施した後、 外部情報 E X 0として出力する。
外部情報算出セル回路 3 582は、 対数軟出力 B LMのうちの対数軟出力 B LM 1と、 遅延受信値 D R Cのうちの遅延受信値 AP S 1との差分を算出し、 この差 分値に対して、 振幅調整及びクリッピングを施し、 さらにオフセッ トバイナリ表 記変換等を施した後、 外部情報 EX 1 として出力する。
外部情報算出セル回路 3 583は、 対数軟出力 B LMのうちの対数軟出力 B LM 2と、 遅延受信値 DR Cのうちの遅延受信値 AP S 2との差分を算出し、 この差 分値に対して、 振幅調整及びクリッピングを施し、 オフセヅ トバイナリ表記変換 等を施した後、 外部情報 EX 2として出力する。
このような符号外部情報算出回路 3 52は、 例えば 3系統の外部情報 EX 0， EX 1 , EX 2を算出し、 これらの外部情報 EX 0， E X 1 , EX 2を束ねて外 部情報 EX Cとしてセレクタ 3 54に供給する。
セレクタ 3 53は、 事前確率情報形式情報 CAPPに基づいて、 情報ビット外 部情報算出回路 3 50から供給される外部情報 EXBと、 情報シンボル外部情報 算出回路 3 5 1から供給される外部情報 E X Sとのうち、 いずれか一方を選択す る。 具体的には、 セレクタ 353は、 事前確率情報形式情報 CAP Pがシンポル 単位であることを示すものであった場合には、 外部情報 E X Sを選択する。 セレ クタ 3 53は、 選択して得られた外部情報 E Sをセレクタ 354に供給する。 セレクタ 354は、 出力データ選択制御信号 C I TMに基づいて、 セレクタ 3 53から供給される外部情報 E Sと、 符号外部情報算出回路 3 52から供給され る外部情報 EX Cとのうち、 いずれか一方を選択する。 具体的には、 セレクタ 3
54は、 出力データ選択制御信号 C I TMが符号に対する情報を出力する旨を示 すものであった場合には、 外部情報 EXCを選択する。 セレクタ 354は、 選択 して得られた外部情報 OEを外部に出力する。
このような外部情報算出回路 1 63は、 入力した対数軟出力 S LM又は対数軟 出力 B LMと、 遅延受信値 D CR又は遅延事前確率情報 DAPとを用いて、 外部 情報 OEを算出し、 この外部情報 OEを、 そのまま、 外部情報 SOEとしてセレ クタ 1 2 0 ,に供給する。
振幅調整及びクリ ッブ回路 1 64は、 図示しないが、 シンポル単位の対数軟出 力 S LMの振幅を調整するとともに所定のダイナミ ヅクレンジにクリ ヅプする回 路と、 ビッ ト単位の対数軟出力 B LMの振幅を調整するとともに所定のダイナミ ックレンジにクリ ップする回路とを有する。 このとき、 振幅調整及びクリップ回 路 1 64は、 外部から供給される出力データ選択制御信号 C I TMと、 制御回路
60から供給される事前確率情報形式情報 CAPPとに基づいて、 対数軟出力 S LM, B LMのそれそれの振幅を調整するとともに所定のダイナミ ックレンジに クリ ップしたデ一夕のうち、 いずれか一方を、 振幅調整後の対数軟出力 0 Lとし て出力する。 この対数軟出力 O Lは、 そのまま、 軟出力 S 0 Lとしてセレクタ 1 2 0 ,に供給される。
硬判定回路 1 6 5は、 復号値である対数軟出力 S LM， B LMを硬判定すると ともに、 遅延受信値 DR Cを硬判定する。 このとき、 硬判定回路 1 6 5は、 外部 から供給される出力デ一夕選択制御信号 C I TMと、 制御回路 60から供給され る受信値形式情報 C R T Y、 事前確率情報形式情報 C A P P及び信号点配置情報 C S I Gとに基づいて、 対数軟出力 S LM， B LM及び遅延受信値 D R Cを硬判 定する。 なお、 ここでは、 符号化装置 1が T T CMや S C T CMによる符号化を 行うものであった場合には、 この符号化装置 1は、 8 P S K変調方式による変調 を行うものとし、 信号点配置情報 C S I Gは、 8系統の信号点配置情報 C S I G 0, C S I G 1 , C S I G 2 , C S I G3 , C S I G4, CS I G 5， CS I G 6， CS I G7からなるものとする。
具体的には、 硬判定回路 1 65は、 例えば図 49に示すように、 インバ一夕 3 6◦と、 値が最小であるシンボルを算出する最小シンポル算出回路 36 1と、 後 述するセレクタ 369による選択動作を制御するための制御信号を生成する選択 用制御信号生成回路 368と、 セレクタ 369 , 37 1と、 符号化装置 1が T T CMや S C T CMによる符号化を行うものであった場合における I /Q値のデマ ッビングを行う I/Qデマヅブ回路 370とを有するものとして実現することが できる。
ィンバ一夕 360は、 軟出力算出回路 1 6 1から供給され、 2の補数表記とさ れる対数軟出力 B LMのうち、 所定のビッ ト群を反転し、 復号ビッ ト硬判定情報 B HDとして出力する。
最小シンポル算出回路 36 1は、 例えば、 3つの比較回路 362， 364 , 3 66と、 3つのセレクタ 363， 365， 367とを有するものとして実現する ことができる。
比較回路 362は、 軟出力算出回路 1 6 1から供給され、 ス トレートバイナリ 表記とされる対数軟出力 S LMのうち、 対数軟出力 S LM0， S LM 1の大小関 係を比較する。 比較回路 362は、 求めた大小関係を示す制御信号 S L 0をセレ クタ 367に供給するとともに、 選択用の制御信号としてセレクタ 363に供給 する。
セレクタ 363は、 比較回路 362から供給される制御信号 S L 0に基づいて、 対数軟出力 S LM0， S LM 1のうち、 値が小さいものを選択する。 セレクタ 3 63は、 選択して得られたデ一夕 S S L 0を比較回路 366に供給する。
比較回路 364は、 軟出力算出回路 1 6 1から供給される対数軟出力 S L の うち、 対数軟出力 S LM2 , S LM3の大小関係を比較する。 比較回路 364は、 求めた大小関係を示す制御信号 S L 1をセレクタ 367に供給するとともに、 選 択用の制御信号としてセレクタ 365に供給する。
セレクタ 365は、 比較回路 364から供給される制御信号 S L 1に基づいて、 対数軟出力 S LM2 , S LM3のうち、 値が小さいものを選択する。 セレクタ 3 6 5は、 選択して得られたデータ S S L 1を比較回路 3 6 6に供給する。
比較回路 36 6は、 セレクタ 3 63から供給されるデータ S S L 0と、 セレク 夕 3 65から供給されるデータ S S L 1との大小関係を比較する。 比較回路 3 6 6は、 求めた大小関係を示す制御信号 S E L 1を選択用の制御信号としてセレク タ 3 67に供給する。
セレクタ 367は、 比較回路 36 6から供給される制御信号 S E L 1に基づい て、 比較回路 3 62から供給される制御信号 S L 0と、 比較回路 364から供給 される制御信号 S L 1とのうち、 いずれか一方を選択する。 具体的には、 セレク タ 367は、 データ S S L 0の値がデ一夕 S S L 1の値よりも大きい場合には、 制御信号 S L 1を選択する。 セレクタ 367は、 選択して得られたデ一夕を制御 信号 S E L 0として出力する。
このような最小シンボル算出回路 3 6 1は、 シンポル単位の対数軟出力 S LM のうち、 値が最小であるものを算出し、 制御信号 S E L 0 , S E L 1を束ねた復 号シンボル硬判定情報 S HDとして、 セレクタ 3 69に供給する。
選択用制御信号生成回路 368は、 外部から供給される出力デ一夕選択制御信 号 C I TMと、 制御回路 60から供給される事前確率情報形式情報 CAP Pとに 基づいて、 セレクタ 3 69による選択動作を制御するための制御信号 A I Sを生 成する。
セレクタ 369は、 選択用制御信号生成回路 3 68から供給される制御信号 A I Sに基づいて、 ィンバータ 3 60から供給される復号ビッ ト硬判定情報 BHD と、 最小シンボル算出回路 36 1から供給される復号シンポル硬判定情報 S HD とのうち、 いずれか一方を選択する。 具体的には、 セレクタ 369は、 制御信号 A I Sが、 情報シンボル又は情報ビッ 卜に対する情報を出力する旨を出力データ 選択制御信号 C I TMが示し、 且つ、 シンポル単位である旨を事前確率情報形式 情報 CAP Pが示すものであった場合には、 復号シンボル硬判定情報 S HDを選 択する。 セレクタ 3 69は、 選択したデータを復号値硬判定情報 DHD 1として 出力する。
硬判定回路 1 65は、 これらの各部によって、 復号ビッ ト硬判定情報 BHDと 復号シンポル硬判定情報 S HDとを求め、 セレクタ 3 69により選択された復号 値硬判定情報 DHD 1を、 復号値硬判定情報 D HDとして出力する。 この復号値 硬判定情報 DHDは、 そのまま、 復号値硬判定情報 S D Hとして外部に出力され る。
なお、 硬判定回路 1 6 5は、 復号ビッ ト硬判定情報 BHDを求めるにあたって、 インバータ 360を用いているが、 これは、 データの表記法に起因するものであ る。 すなわち、 復号ビッ ト硬判定情報 BHDは、 上述したように、 2の補数表記 とされる対数軟出力 B LMを前提に求められるものである。 そのため、 硬判定回 路 1 65は、 ィンバ一夕 360によって、 対数軟出力 B LMのうち、 所定のビヅ ト群、 具体的には最上位ビッ トを反転して得られた反転ビグ トを用いて判定する ことによって、 ビッ ト単位で算出した対数軟出力 B LMを硬判定することができ る。
また、 硬判定回路 1 65において、 I/Qデマップ回路 370は、 例えば、 デ マッピング用のテ一ブルを記憶するルックァヅプテ一ブル 37 2と、 7個のセレ クタ 373， 374 , 375 , 376 , 377 , 37 9 , 380と、 セレクタ 3 79， 380による選択動作を制御するための制御信号を生成する選択用制御信 号生成回路 378とを有するものとして実現することができる。
ルックアップテーブル 372は、 受信値のデマッピング用のテーブルを記憶す る。 具体的には、 ルックアップテーブル 372は、 後述するように、 I/Q平面 における I軸に対する境界値をテーブルとして記憶する。 ルックアップテーブル 372は、 オフセッ トバイナリ表記とされる遅延受信値 DRCのうち、 同相成分 に対応する遅延受信値 I Rの値と、 直交成分に対応する遅延受信値 QRの値との 組み合わせに対応する境界値をテ一ブルから読み出し、 例えば 4系統の境界値デ —夕 BDR 0， BDR 1 , B D R 2 , B D R 3として選択用制御信号生成回路 3 78に供給する。
セレクタ 373は、 遅延受信値 QRに基づいて、 信号点配置情報 C S I G 2 , C S I G 6のうち、 いずれか一方を選択する。 具体的には、 セレクタ 373は、 遅延受信値 QRが正値を示すものであった場合には、 信号点配置情報 C S I G 2 を選択する。 セレクタ 373は、 選択したデータを信号点配置情報 S S S S 0と してセレクタ 380に供給する。
セレクタ 374は、 遅延受信値 QRに基づいて、 信号点配置情報 C S I G 3 , C S I G 5のうち、 いずれか一方を選択する。 具体的には、 セレクタ 374は、 遅延受信値 QRが正値を示すものであった場合には、 信号点配置情報 C S I G 3 を選択する。 セレクタ 374は、 選択したデータを信号点配置情報 S S 0として セレクタ 376に供給する。
セレクタ 375は、 遅延受信値 QRに基づいて、 信号点配置情報 C S I G 1， C S I G 7のうち、 いずれか一方を選択する。 具体的には、 セレクタ 375は、 遅延受信値 QRが正値を示すものであった場合には、 信号点配置情報 C S I G 1 を選択する。 セレクタ 375は、 選択したデータを信号点配置情報 S S 1として セレクタ 376に供給する。
セレクタ 376は、 遅延受信値 I Rに基づいて、 セレクタ 374から供給され る信号点配置情報 S S Oと、 セレクタ 375から供給される信号点配置情報 S S 1とのうち、 いずれか一方を選択する。 具体的には、 セレクタ 376は、 遅延受 信値 I Rが正値を示すものであった場合には、 信号点配置情報 S S 1を選択する t セレクタ 376は、 選択したデ一夕を信号点配置情報 S S S 0としてセレクタ 3 79に供給する。
セレクタ 377は、 遅延受信値 I Rに基づいて、 所定の値 Mを有するデータと、 信号点配置情報 C S I G 4とのうち、 いずれか一方を選択する。 具体的には、 セ レクタ 377は、 遅延受信値 I Rが正値を示すものであった場合には、 所定の値 Mを有するデータを選択する。 セレクタ 377は、 選択したデータを信号点配置 情報 S S S 1としてセレクタ 379に供給する。
選択用制御信号生成回路 378は、 遅延受信値 QRと、 ルックアップテーブル 372から供給される境界値デ一夕 B D R 0， B D R 1 , BDR 2， BDR 3と に基づいて、 セレクタ 379による選択動作を制御するための制御信号 S E L 5 を生成するとともに、 セレクタ 380による選択動作を制御するための制御信号 S E L 6を生成する。
セレクタ 379は、 選択用制御信号生成回路 378から供給される制御信号 S E L 5に基づいて、 信号点配置情報 S S S 0， S S S 1のうち、 いずれか一方を 選択する。 セレクタ 379は、 選択したデータを信号点配置情報 S S S S 1とし てセレクタ 380に供給する。
セレクタ 380は、 選択用制御信号生成回路 378から供給される制御信号 S E L 6に基づいて、 信号点配置情報 S S S S 0， S S S S 1のうち、 いずれか一 方を選択する。 セレクタ 380は、 選択したデータを受信値硬判定情報 I RHと してセレクタ 37 1に供給する。
このような I/Qデマツブ回路 370は、 符号化装置 1が T T CMや S CT C Mによる符号化を行うものであった場合における受信値硬判定情報 I R Hを求め る。
さらに、 硬判定回路 1 6 5において、 セレクタ 37 1は、 遅延受信値 DC Rの うちの所定のビッ ト群からなり、 オフセッ トバイナリ表記の硬判定結果を示す受 信値硬判定情報 BRHと、 I/Qデマップ回路 370から供給される受信値硬判 定情報 I RHとのうち、 いずれか一方を選択する。 具体的には、 セレクタ 37 1 は、 符号化装置 1が TT CMや S C T CMによる符号化を行うものであることを 受信値形式情報 CR TYが示すものであった場合には、 受信値硬判定情報 I RH を選択する。 セレクタ 37 1は、 選択したデータを受信値硬判定情報 RHDとし て出力する。 この受信値硬判定情報 RHDは、 そのまま、 受信値硬判定情報 SR Hとして外部に出力される。
なお、 硬判定回路 1 65は、 受信値硬判定情報 B RHを求めるにあたって、 上 述した復号ビッ ト硬判定情報 BHDを求める場合のようにビッ ト反転処理を行わ ないが、 これは、 データの表記法に起因するものである。 すなわち、 受信値硬判 定情報 BRHは、 上述したように、 オフセッ トバイナリ表記とされる遅延受信値 D R Cを前提に求められるものである。 そのため、 硬判定回路 1 6 5は、 遅延受 信値 D R Cのうちの所定のビッ ト群、 具体的には最上位ビッ トを用いて判定する ことによって、 遅延受信値 DR Cを硬判定することができる。
このような硬判定回路 1 65は、 復号値である対数軟出力 S LM, B LMを硬 判定して復号値硬判定情報 SDHを求めるとともに、 遅延受信値 D R Cを硬判定 して受信値硬判定情報 S RHを求める。 これらの復号値硬判定情報 S DH及び受 信値硬判定情報 SRHは、 それそれ、 復号値硬判定情報 DHD及び受信値硬判定 情報 RHDとして外部に出力され、 必要に応じてモニタされる。
以上説明した軟出力復号回路 9 0は、 軟入力の復号受信値 T S Rを入力すると. Iァ算出回路 1 5 6及び Iァ分配回路 1 57によって、 受信値を受信する毎に、 対数尤度 I ァを算出し、 Iひ算出回路 1 5 8によって、 対数尤度 Iひを算出した 後、 全ての受信値を受信すると、 I 算出回路 1 59によって、 全ての時刻にお ける各ステートについて、 対数尤度 I ?を算出する。 そして、 要素復号器 5 0は、 軟出力算出回路 1 6 1によって、 算出した対数尤度 Iひ， I 及び Iァを用いて, 各時刻における対数軟出力 Iえを算出し、 この対数軟出力 I λを外部に出力する か、 若しくは、 外部情報算出回路 1 63に供給する。 また、 要素復号器 50は、 外部情報算出回路 1 63によって、 各時刻における外部情報を算出する。 このよ うに、 要素復号器 50は、 復号受信値 T SRと外部情報又はイン夕一リ一ブデー 夕 TEXTとを用いて、 L o g— B C J Rアルゴリズムを適用した軟出力復号を 行うことができる。 特に、 軟出力復号回路 90は、 P C C C、 S C C C、 TT C M又は S C T CMにおける要素符号化器の符号構成に拘泥せず、 任意の符号に対 する軟出力復号を行うことができる。
なお、 軟出力復号回路 90に関する各種特徴については、 後述する "5. " に おいてさらに説明する。
2 - 3 インタ一リーバの詳細
つぎに、 インターリーバ 1 00について詳述する。 具体的な構成の説明に先立 つて、 ィンターリーバ 1 00の基本的な設計概念について説明する。
イン夕一リーバ 1 00は、 後述するように、 ィンタ一リーブ処理及びディンタ —リーブ処理を行うとともに、 入力した受信値を遅延させることもできる。 その ため、 イン夕一リーバ 1 00は、 入力した受信値を遅延させるための RAMと、 入力したデータにィン夕一リーブを施すための RAMとを備えるものとする。 な お、 これらの RAMは、 後述するように、 実際には、 共用されるものであって、 施すべきィンタ一リーブの種類を含む符号構成を示すモードに応じて切り替えら れて使用されるものである。
遅延用の RAMは、 例えば図 50に示すように、 ィン夕ーリーバ 1 00が有す る後述する制御回路からは、 バンク A， Bからなるデュアルポートの 1つの R A Mに見えるように構成される。 ここで、 制御回路は、 この RAMに対するデータ の書き込みに用いる書き込みァドレスと、 デ一夕の読み出しに用いる読み出しァ ドレスとによって、 同時に偶数アドレス又は奇数アドレスにアクセスすることは できないものとする。 ィンタ一リーバ 1 00においては、 この遅延用の RAMを 用いて偶数長遅延させる場合には、 例えば、 0， 1， 2 , 3， 4， ' ， '， D L — 2， D L - 1 , 0， 1 , 2， · · ' といった書き込みアドレスに基づいて、 R AMにおける各ァドレスにデ一夕が記憶される。 そして、 ィンターリ一パ 1 00 においては、 例えば、 1， 2， 3， 4， 5 , · · · , D L— 1 , 0 , 1， 2 , 3： • · · といった読み出しアドレスに基づいて、 RAMにおける各アドレスからデ —夕が読み出される。 また、 イン夕一リーバ 1 00は、 奇数長遅延させる場合に は、 .偶数長遅延させた出力をレジスタ等に保持させることにより実現する。 実際 には、 遅延用の RAMは、 例えば図 5 1に示すように、 パンク A， Bのそれそれ の上位ァドレス及び下位ァドレス用の複数個の RAMから構成される。 そのため、 イン夕一リーバ 1 00においては、 例えば図 52に示すように、 制御回路により 発生したアドレスを適切に変換して各 RAMに与える必要がある。 なお、 図 5 1 において、 アドレスの最上位ビヅ トを反転させているのは、 後述するように、 複 数のシンボルを入出力する際に、 ァドレスの指定を簡易にするためである。
一方、 イン夕一リーブ用の RAMは、 例えば図 53に示すように、 制御回路か らは、 バンク A, Bからなる 2つの RAMに見えるように構成される。 イン夕一 リーバ 1 00は、 上述したように、 ィンターリーブ処理とディン夕一リーブ処理 とを切り替えることができる。 そこで、 ィンタ一リーバ 1 ◦ 0においては、 ィン ターリーブ処理を行う場合には、 通常、 例えば 0 , 1 , 2， 3， · · · といった ようにカウン トアップ、 又は、 · · · ， 3， 2， 1 , 0といったようにカウント ダウンしていくことにより発生されるシーケンシャルな書き込みァドレスに基づ いて、 書き込み用のバンク Aとしての RAMにおける各ァドレスにデータが記憶 される。 そして、 インタ一リーバ 1 00においては、 ランダムな読み出しァドレ スに基づいて、 読み出し用のバンク Bとしての RAMにおける各ァドレスからデ —夕が読み出される。 一方、 ィン夕一リーバ 1 00においては、 ディンタ一リ一 ブ処理を行う場合には、 インタ一リーブ処理とは逆に、 ランダムな書き込みアド レスに基づいて、 書き込み用のバンク Aとしての RAMにおける各アドレスにデ 一夕が記憶されるとともに、 シーケンシャルな読み出しアドレスに基づいて、 読 み出し用のバンク Bとしての RAMにおける各ァドレスからデータが読み出され る。 ィン夕一リーバ 1 00においては、 例えば図 54に示すように、 シーケンシ ャルな書き込みァドレスとランダムな読み出しァドレスとに基づいて、 バンク A: Bのそれそれに用いるァドレスに変換し、 各 RAMに与えることになる。
つぎに、 インターリーバ 1 00から見たァドレス用記憶回路 1 1 0に対する入 出力について説明する。
アドレス用記憶回路 1 1 0は、 基本的に、 ィン夕一リーバ 1 00から供給され るシーケンシャルなアドレスデ一夕 I A Aに基づいて、 例えば 3系統のランダム なアドレスデ一夕である読み出しアドレスデ一夕 AD A 0， ADA 1 , ADA 2 を出力するものとする。 このように、 インターリーバ 1 00に対して、 アドレス 用記憶回路 1 1 0から複数系統の読み出しアドレスデータ AD Aが与えられるこ とによって、 ィン夕ーリーバ 1 00は、 最大で 3シンポルのデータに対する複数 種類のィンタ一リーブを行うことができる。
例えば、 インタ一リーバ 1 00は、 図 55 Aに示すように、 1シンポルの入力 データに対して、 ランダムなイン夕一リーブを施す場合には、 アドレス用記憶回 路 1 1 0からの 3系統の読み出しァドレスデ一夕 ADA0， ADA 1 , ADA 2 のうち、 読み出しアドレスデ一夕 AD A 0を用いて、 インタ一リーブを行う。 な お、 以下の説明では、 ランダムなイン夕一リーブをランダムイン夕一リーブと称 するものとする。
また、 イン夕一リーバ 1 00は、 同図 Bに示すように、 2シンポルの入力デ一 夕に対して、 ランダムインターリーブを施す場合には、 アドレス用記憶回路 1 1 0からの 3系統の読み出しアドレスデータ AD A 0， AD A 1 , ADA 2のうち、 読み出しアドレスデ一夕 ADA 0， ADA 1を用いて、 インタ一リーブを行う。 さらに、 インターリーバ 1 00は、 同図 Cに示すように、 2シンボルの入力デ —夕に対して、 互いに異なるァドレスに基づいて個別的にィン夕一リーブを施す 場合には、 アドレス用記憶回路 1 1 0からの 3系統の読み出しァドレスデータ A DA 0， AD A 1 , ADA 2のうち、 読み出しアドレスデータ A D A 0 , ADA 1を用いて、 イ ンタ一リーブを行う。 なお、 以下の説明では、 このようなイン夕 一リーブをインライン （inline) イン夕一リーブと称するものとする。
さらにまた、 インターリーバ 1 00は、 同図 Dに示すように、 2シンポルの入 力データに対して、 各ビッ トの組み合わせを保持するように、 すなわち、 各シン ボルに対して同一のァドレスに基づいたィンタ一リーブを施す場合には、 ァドレ ス用記憶回路 1 1 0からの 3系統の読み出しァドレスデータ ADA 0， ADA 1 : ADA 2のうち、 読み出しアドレスデ一夕 AD A 0 , ADA 1を用いて、 イン夕 —リーブを行う。 なお、 以下の説明では、 このようなインターリーブをペアワイ ズ （pair wise) ィンタ一リーブと称するものとする。
また、 インターリーバ 1 00は、 同図 Eに示すように、 3シンポルの入力デー 夕に対して、 ランダムインターリーブを施す場合には、 アドレス用記憶回路 1 1 0からの 3系統の読み出しアドレスデ一夕 ADA 0， ADA 1 , ADA 2の全て を用いて、 インタ一リーブを行う。
さらに、 インタ一リーバ 1 00は、 同図 Fに示すように、 3シンポルの入力デ —夕に対して、 インラインインターリーブを施す場合には、 アドレス用記憶回路 1 1 0からの 3系統の読み出しァドレスデータ ADA 0 , AD A 1 , ADA 2の 全てを用いて、 インタ一リーブを行う。
さらにまた、 インタ一リーバ 1 00は、 同図 Gに示すように、 3シンポルの入 カデ一夕に対して、 ペアワイズイン夕一リーブを施す場合には、 アドレス用記憶 回路 1 1 0からの 3系統の読み出しァドレスデ一夕 AD A 0 , AD A 1， ADA 2の全てを用いて、 インタ一リーブを行う。
このように、 インタ一リーバ 1 00は、 アドレス用記憶回路 1 1 0から与えら れる複数系統の読み出しァドレスデータ ADAを用いて、 複数種類のィン夕一リ —ブを行うことができる。 なお、 複数種類のインターリーブとは、 当該イン夕一 リーブと逆の置換を行う複数種類のディンタ一リーブを含むことは勿論である。 ィンタ一リーバ 1 00は、 複数個の RAMを有し、 ィン夕一リーブの種別に応じ て、 使用する RAMを適切に選択して切り替えることによって、 複数種類のイン タ一リーブを実現する。
なお、 複数の RAMの具体的な利用方法については後述する。 さて、 このようなィン夕一リーブ処理又はディンターリーブ処理を行うことが 可能であるィンタ一リーバ 1 00は、 例えば図 56に示すように構成される。 ィ ンタ一リーバ 1 00は、 ァドレス発生等の各種処理を行う制御回路 400と、 遅 延ァドレスを発生する遅延ァドレス発生回路 40 1と、 奇数長遅延を補償するた めの奇数長遅延補償回路 402と、 入力したアドレスデータをインターリーブ用 のァドレスデータに変換するィンタ一リ一プアドレス変換回路 403と、 入力し たア ドレスデータを遅延用のァドレスデ一夕に変換する遅延ァドレス変換回路 4 04と、 後述する記憶回路 4071 , 4072, · · · , 407 に分配するァド レスデータを選択するア ドレス選択回路 405と、 記憶回路 407 4072, • • •， 40716に分配するデータを選択する入力データ選択回路 40 6と、 例 えば 1 6個の記憶回路 4071 , 4072, · · ·， 40716と、 出力するデ一夕 を選択する出力データ選択回路 408とを有する。
制御回路 400は、 後述する記憶回路 4071 , 4072, · · ·， 40716に 対するデータの書き込み及び/または読み出しを制御するものであって、 セレク 夕 1 205から供給されるィンタ一リーブ閧始位置信号 T I Sを入力すると、 イン タ一リーブ又はディンターリーブの際に用いる書き込みァドレスと読み出しアド レスとを発生する。 このとき、 制御回路 400は、 外部から供給されるインター リーブモード信号 CD I Nと、 制御回路 60から供給されるィン夕一リーブ長情 報 C I NL及びィン夕一リーブ長だけ遅延すべき旨を示す動作モード情報 CB F とに基づいて、 書き込みアドレスと読み出しアドレスとを発生する。 制御回路 4 00は、 発生したシーケンシャルなアドレスデ一夕である書き込みアドレスデ一 夕 I WAをインタ一リーブアドレス変換回路 403に供給する。 また、 制御回路 400は、 発生したシーケンシャルなァドレスデータ I A Aをァドレス用記憶回 路 1 1 0に供給するとともに、 インターリーブ長遅延読み出しアドレスデ一夕 I RAとしてインタ一リーブァドレス変換回路 403に供給する。
さらに、 制御回路 400は、 後述するように、 制御回路 60から供給される終 結位置情報 CNFTと、 終結期間情報 CNFLと、 終結ステート情報 CNF Dと、 パンクチヤ周期情報 CNEしと、 パンクチヤパターン情報 CNEPとを入力する と、 イン夕一リーブ長情報 C I NLに基づいて、 インターリーバ無出力位置情報 CNOと、 遅延インターリーブ開始位置信号 C D Sとを生成するとともに、 終結 時刻情報 CGTと、 終結ステート情報 CG Sと、 消去位置情報 CGEとを生成す る。 制御回路 400は、 インタ一リーブ長分の時間の経過後に、 生成したこれら の情報を、 それそれ、 インタ一リーバ無出力位置情報 I NO、 遅延インターリー ブ開始位置信号 I D S、 終結時刻情報 I G丁と、 終結ステート情報 I G Sと、 消 去位置情報 I GEとして、 フレームの先頭に同期させてセレクタ 1 20！。に供給 する。 また、 制御回路 400は、 生成したイン夕一リーバ無出力位置情報 C NO をァドレス選択回路 40 5にも供給する。
なお、 後述するが、 制御回路 400により発生されたシーケンシャルなァドレ スデ一夕である書き込みァドレスデータ I WAは、 イン夕一リーブモ一ド信号 C D I Nが、 当該ィン夕一リーバ 1 00がィン夕ーリーブ処理を行う旨を指示する ものであった場合には、 記憶回路 407 !, 4072, · · ·， 40716に対する デ一夕の書き込みに用いるアドレスデータとなるが、 イン夕一リーブモ一ド信号 CD I Nが、 当該ィンターリーバ 1 00がディンターリ一ブ処理を行う旨を指示 するものであった場合には、 記憶回路 4071 , 4072， · · ·， 407 "から のデ一夕の読み出しに用いるアドレスデータとなる。 同様に、 制御回路 400に より発生されたシーケンシャルなァドレスデータ I A Aは、 ィンタ一リーブモー ド信号 CD I Nが、 当該ィンタ一リーバ 1 00がィンタ一リーブ処理を行う旨を 指示するものであった場合には、 記憶回路 407 !, 4072, · · ·， 40716 からのデータの読み出しに用いるランダムなァドレスデータをァドレス用記憶回 路 1 1 0から読み出すためのものとなるが、 インタ一リーブモード信号 CD I N が、 当該ィン夕一リーバ 1 00がディンターリーブ処理を行う旨を指示するもの であった場合には、 記憶回路 4071 , 40 72， · · ·， 40716に対するデー 夕の書き込みに用いるランダムなアドレスデータをアドレス用記憶回路 1 1 0か ら読み出すためのものとなる。
また、 制御回路 40 0は、 書き込みアドレスと読み出しアドレスとを発生する 際には、 図示しないカウンタによりカウン トアップしていくことによって、 シー ケンシャルなァドレスデータを発生するが、 書き込みァドレス用のカウン夕と、 読み出しアドレス用のカウン夕とは、 後述するが、 個別に設けられるものである 遅延ァドレス発生回路 40 1は、 制御回路 60から供給されるィン夕一リーブ 長情報 C I NLに基づいて、 遅延用のアドレスデータを発生する。 遅延アドレス 発生回路 40 1は、 発生した書き込み用のァドレスデ一夕である遅延用書き込み アドレスデ一夕 DWAと、 読み出し用のァドレスデータである遅延用読み出しァ ドレスデ一夕 DR Aとを遅延ァドレス変換回路 404に供給する。
奇数長遅延補償回路 402は、 奇数長遅延を補償するために設けられるもので ある。 すなわち、 ィン夕ーリーバ 1 00は、 上述したように、 遅延を行う際には 2バンクの RAMを用いて構成される。 そして、 ィン夕一リーバ 1 00は、 後述 するように、 各バンクの間で 1タイムスロッ ト毎にデ一夕の書き込み及び読み出 しを切り替えることから、 遅延長、 すなわち、 インタ一リーブ長の半分のタイム スロッ ト分のワード数の RAMを 2バンク用いることによって、 データの遅延を 実現することができる。 しかしながら、 イン夕一リーバ 1 00は、 この場合には、 遅延長が偶数長に限定されることになる。 そこで、 奇数長遅延補償回路 402は、 奇数長遅延に対応するために設けられるものであって、 制御回路 60から供給さ れるインタ一リーブ長情報 C I N Lに基づいて、 偶数長遅延を行う場合には、 デ 一夕 TD Iに対して、 RAMによる遅延のみを行い、 奇数長遅延を行う場合には、 データ TD Iに対して、 RAMによる遅延長一 1分の遅延と、 レジスタによる 1 タイムスロッ ト分の遅延を行うように、 遅延の対象とするデ一夕であるデ一夕 T D Iを選択する。
具体的には、 奇数長遅延補償回路 402は、 データ T D Iが 6系統のデ一夕 T D I O , TD I 1 , T D I 2 , T D I 3 , T D I 4 , TD I 5からなるものとす ると、 例えば図 57に示すように、 6個のレジス夕 4 1 0 4 1 02 , 4 1 03, 4 1 04 , 4 1 05, 4 1 06と、 6個のセレクタ 4 1 1 4 1 12， 4 1 13, 4 1 14 , 4 1 15, 4 1 16とを有するものとして実現することができる。
レジスタ 4 1 0 ,は、 データ T D I 0を入力すると、 このデータ TD I 0を 1夕 ィムスロヅ ト分だけ保持する。 レジスタ 4 1 0 iは、 保持したデータ D D D 0をセ レクタ 4 1 1 iに供給する。
レジス夕 4 1 02は、 データ T D I 1を入力すると、 このデータ T D I 1を 1タ ィムスロッ ト分だけ保持する。 レジスタ 4 1 02は、 保持したデータ D D D 1をセ レクタ 4 1 1 に供給する。
レジスタ 4 1 03は、 データ T D I 2を入力すると、 このデータ TD I 2を 1夕 ィムスロッ ト分だけ保持する。 レジスタ 4 1 03は、 保持したデータ DDD 2をセ レク夕 4 1 13に供給する。
レジス夕 4 1 0 は、 データ T D I 3を入力すると、 このデ一夕 TD I 3を 1夕 ィムスロッ ト分だけ保持する。 レジスタ 4 1 0 は、 保持したデ一夕 DDD 3をセ レクタ 4 1 14に供給する。
レジスタ 4 1 05は、 データ T D I 4を入力すると、 このデ一夕 TD I 4を 1夕 ィムスロッ ト分だけ保持する。 レジス夕 4 1 05は、 保持したデータ DD D 4をセ レクタ 4 1 15に供給する。
レジスタ 4 1 06は、 データ TD I 5を入力すると、 このデータ TD I 5を 1タ ィムスロッ ト分だけ保持する。 レジスタ 4 1 0βは、 保持したデータ DDD 5をセ レクタ 4 1 1 に供給する。
セレクタ 4 1 1！は、 ィンタ一リーブ長情報 C I NLに基づいて、 レジスタ 4 1 0 iから供給されるデータ D D D 0と、 データ TD I 0とのうち、 いずれか一方を 選択する。 具体的には、 セレクタ 4 1 1！は、 ィンタ一リーブ長が偶数長であった 場合には、 データ TD I 0を選択する。 セレクタ 4 1 1 iは、 選択したデータ D S 0を、 データ D 0として入力デ一夕選択回路 406に供給する。 なお、 このセレ クタ 4 1 1！に入力されるィンターリーブ長情報 C I NLは、 実際には、 当該イン 夕一リーブ長情報 C I NLを表すビッ ト列の最下位ビッ トで足りることはいうま でもない。
セレクタ 4 1 12は、 ィン夕一リーブ長情報 C I NLに基づいて、 レジス夕 4 1 02から供給されるデータ DDD 1と、 データ TD I 1とのうち、 いずれか一方を 選択する。 具体的には、 セレクタ 4 1 12は、 ィンタ一リーブ長が偶数長であった 場合には、 デ一夕 TD I 1を選択する。 セレクタ 4 1 12は、 選択したデータ D S 1を、 データ D 1として入力データ選択回路 40 6に供給する。 なお、 このセレ クタ 4 1 12に入力されるィンタ一リーブ長情報 C I NLは、 実際には、 当該イン 夕一リーブ長情報 C I NLを表すビッ ト列の最下位ビッ 卜で足りることはいうま でもない。 セレクタ 4 1 1 は、 ィンタ一リーブ長情報 C I NLに基づいて、 レジスタ 4 1 03から供給されるデータ D D D 2と、 デ一夕 TD I 2とのうち、 いずれか一方を 選択する。 具体的には、 セレクタ 4 1 13は、 ィンタ一リーブ長が偶数長であった 場合には、 データ T D I 2を選択する。 セレクタ 4 1 13は、 選択したデータ D S 2を、 データ D 2として入力データ選択回路 40 6に供給する。 なお、 このセレ クタ 4 1 13に入力されるィンタ一リーブ長情報 C I NLは、 実際には、 当該ィン 夕一リーブ長情報 C I NLを表すビッ ト列の最下位ビッ トで足りることはいうま でもない。
セレクタ 4 1 14は、 ィン夕一リーブ長情報 C I NLに基づいて、 レジス夕 4 1 04から供給されるデ一夕 D D D 3と、 データ TD I 3とのうち、 いずれか一方を 選択する。 具体的には、 セレクタ 4 1 14は、 ィン夕一リーブ長が偶数長であった 場合には、 データ T D I 3を選択する。 セレクタ 4 1 14は、 選択したデータ D S 3を、 データ D 3として入力データ選択回路 406に供給する。 なお、 このセレ ク夕 4 1 14に入力されるィンタ一リーブ長情報 C I NLは、 実際には、 当該イン 夕一リーブ長情報 C I N Lを表すビヅ ト列の最下位ビヅ トで足りることはいうま でもない。
セレクタ 4 1 15は、 ィンタ一リーブ長情報 C I NLに基づいて、 レジス夕 4 1 05から供給されるデータ D D D 4と、 データ TD I 4とのうち、 いずれか一方を 選択する。 具体的には、 セレクタ 4 1 15は、 インタ一リーブ長が偶数長であった 場合には、 データ TD I 4を選択する。 セレクタ 4 1 15は、 選択したデータ D S 4を、 データ D 4として入力データ選択回路 40 6に供給する。 なお、 このセレ ク夕 4 1 15に入力されるィン夕一リーブ長情報 C I N Lは、 実際には、 当該ィン 夕一リーブ長情報 C I NLを表すビッ ト列の最下位ビッ トで足りることはいうま でもない。
セレクタ 4 1 1 βは、 ィン夕一リーブ長情報 C I NLに基づいて、 レジスタ 4 1 06から供給されるデータ D D D 5と、 データ TD I 5とのうち、 いずれか一方を 選択する。 具体的には、 セレクタ 4 1 16は、 ィン夕一リーブ長が偶数長であった 場合には、 データ TD I 5を選択する。 セレクタ 4 1 16は、 選択したデ一夕 D S 5を、 デ一夕 D 5として入力データ選択回路 40 6に供給する。 なお、 このセレ クタ 4 1 16に入力されるィンターリーブ長情報 C I N Lは、 実際には、 当該イン 夕一リーブ長情報 C I NLを表すビッ ト列の最下位ビッ 卜で足りることはいうま でもない。
このような奇数長遅延補償回路 402は、 データ TD Iを入力すると、 偶数長 遅延の場合には、 データ TD Iをレジス夕を通さないで出力し、 奇数長遅延の場 合には、 デ一夕 TD Iをレジスタにより 1タイムスロヅ トだけ保持してから出力 する。
イン夕一リーブァドレス変換回路 40 3は、 外部から供給されるィンターリー ブモード信号 C D I Nと、 制御回路 60から供給されるィンタ一リ一バタイプ情 報 C I NT及びィンタ一リーブ長だけ遅延すべき旨を示す動作モード情報 CB F とに基づいて、 制御回路 400から供給されるシーケンシャルなァドレスデ一夕 である書き込みァドレスデータ I WA及びィン夕一リーブ長遅延読み出しァドレ スデータ I R Aと、 アドレス用記憶回路 1 1 0から供給されるランダムなァドレ スデ一夕である読み出しァドレスデ一夕 ADAとのうち、 所望のァドレスデータ を選択し、 イン夕一リーブ用のアドレスデータに変換する。 イン夕一リーブアド レス変換回路 403は、 変換して得られた例えば 6系統のアドレスデータ AA 0， BA O , A A 1 , B A 1 , A A 2 , B A 2をアドレス選択回路 40 5に供給する。 また、 イン夕一リーブアドレス変換回路 403は、 入力した情報に基づいて、 出 力データ選択回路 408における選択動作を指示するための例えば 4系統の制御 信号 I OB S， I OBP O , I OBP 1 , I OBP 2を生成し、 これらの制御信 号を出力データ選択回路 408に供給する。
遅延ァドレス変換回路 404は、 遅延ァドレス発生回路 40 1から供給される 遅延用書き込みァドレスデ一夕 DWAと、 遅延用読み出しァドレスデータ DR A とのうち、 所望のアドレスデータを選択し、 遅延用のアドレスデ一夕に変換する。 遅延アドレス変換回路 404は、 変換して得られた例えば 2系統のアドレスデー 夕 DAA, DBAをア ドレス選択回路 405に供給する。 また、 遅延ア ドレス変 換回路 404は、 入力した情報に基づいて、 出力デ一夕選択回路 408における 選択動作を指示するための例えば 2系統の制御信号 D OB S， DOBPを生成し、 これらの制御信号を出力デ一夕選択回路 408に供給する。 ァドレス選択回路 40 5は、 制御回路 60から供給されるィンターリーバタイ プ情報 C I NTと、 制御回路 400から供給されるィンターリーバ無出力位置情 報 C NOとに基づいて、 インタ一リ一ブァドレス変換回路 40 3から供給される ア ドレスデ一夕 AA O , BAO , A A 1 , B A 1 , A A 2 , BA2と、 遅延アド レス変換回路 4◦ 4から供給されるアドレスデ一夕 D A A, DBAとのうち、 記 憶回路 407 4072, · · ·， 40716に分配するアドレスデータを選択す る。 ァドレス選択回路 40 5は、 選択したアドレスデータ AR 00， AR 0 1 ,
• ' ·， AR 1 5を、 それぞれ、 記憶回路 4071 , 4072, · · ·， 407 i e に供給する。
また、 アドレス選択回路 405には、 インターリーバタイブ情報 C I NTと、 インターリーバ無出力位置情報 CNOとの他に、 図示しないが、 制御回路 400 により生成され且つィンタ一リーブァドレス変換回路 40 5を経て入力される制 御信号であって、 ィン夕一リーブ又はディンターリーブを行う際における記憶回 路 407 4072, · · · , 40716に対する書き込み許可信号や書き込み用 のバンクを示す信号と、 遅延ァドレス変換回路 404により生成される制御信号 であって、 遅延を行う際における記憶回路 4071 , 4072 , · · ·， 407 ! β に対する書き込み許可信号や書き込み用のパンクを示す信号とが入力される。 ァ ドレス選択回路 40 5は、 これらの情報に基づいて、 記憶回路 407 4072,
• · ·， 40716に対する書き込み許可信号 XWEと、 記憶回路 4071 , 407 2 , · · ·， 40716に対するクロック信号を阻止するためのクロック阻止 （clo ck inhibit) 信号 I Hと、 記憶回路 407 i , 4072, · · ·， 407 i eに対す るデータの書き込みをいわゆるパーシャルライ ト （partial write) として行わせ るためのパーシャルライ ト制御信号 PWとを生成する。 ァドレス選択回路 405 は、 これらの書き込み許可信号 XWE、 クロック阻止信号 I H及びパーシャルラ ィ ト制御信号 PWを、 記憶回路 4071 , 4072， · · · , 40716に供給する。 入力データ選択回路 40 6には、 セレクタ 1 2 04から供給される例えば 3系統 のデ一夕 T I I 0 , T i l l , T I I 2がデータ 1 0， I I， 1 2として入力さ れるとともに、 奇数長遅延補償回路 402から供給されるデ一タ D 0， D 1 , D 2 , D 3， D 4， D 5が入力される。 入力デ一夕選択回路 406は、 外部から供 給されるィンタ一リーブモード信号 CD I Nと、 制御回路 60から供給されるィ ンタ—リーバタイブ情報 c I NT及びィンタ一リーバ入出力置換情報 C I PTと に基づいて、 データ 1 0 , I I， 1 2 , D 0 , D 1 , D 2 , D 3 , D 4 , D 5の うち、 記憶回路 407 !， 4072, · · · , 407 ^ βに分配するデ一夕を選択す る。 特に、 入力デ一夕選択回路 40 6は、 入力したデータにインターリーブ又は ディンタ一リーブを施す場合には、 デ一夕 1 0， I I， 1 2を入力し、 これらの データ 1 0， I I , 1 2のうち、 記憶回路 40 71 , 4072, · · ·， 40716 に分配するデータを選択する。 また、 入力データ選択回路 40 6は、 入力したデ 一夕を遅延させる場合には、 遅延用のデ一夕 D 0， D 1 , D 2， D 3 , D 4 , D 5を入力し、 これらのデータ D O , D 1 , D 2 , D 3 , D 4 , D 5のうち、 記憶 回路 407 !， 4072, · · · , 407 , βに分配するデータを選択する。 入力デ —夕選択回路 406は、 選択したデ一夕 I R 00， I R 0 1 , · · ·， I R 1 5 を、 それそれ、 記憶回路 407 4072j · · ·， 40716に供給する。
なお、 この入力データ選択回路 406は、 後述するように、 複数シンポルに対 してイン夕一リーブを施す場合に、 各シンポル間で相互に置換する機能を有する。 すなわち、 入力データ選択回路 40 6は、 イン夕一リーバ入出力置換情報 C I Ρ Τに基づいて、 入力したデータ I 0， I I， I 2について、 各シンボルの順序を 入れ替える機能を有する。
記憶回路 4071 , 4072, · · ·， 40716は、 それそれ、 パーシャルライ ト機能を有する RAMの他、 複数のセレクタ等を有する。 記憶回路 407 !, 40 72, · · · , 40716は、 それそれ、 アドレス選択回路 40 5から供給されるァ ドレスデータ AR 00， AR 0 1 , · · ·， AR 1 5により指定されたアドレス に対して、 入力データ選択回路 406から供給されるデータ I R 00， I R 0 1，
• · ·， I R 1 5を書き込み、 記憶する。 そして、 記憶回路 4071 , 4072 ,
• · ·， 4071βは、 それそれ、 アドレス選択回路 40 5から供給されるァドレ スデータ AR 00 , AR 0 1 , · · ·， AR 1 5により指定されたァドレスから、 記憶しているデータを読み出し、 デ一夕〇R 00， 0 R 0 1 , · · · , OR 1 5 として出力データ選択回路 408に供給する。 このとき、 記憶回路 407 !， 40 72 , · · · , 40716は、 それそれ、 アドレス選択回路 40 5から供給される書 き込み許可信号 XWEに基づいて、 データの書き込みを開始する。 また、 記憶回 路 407 ,， 4072, · · ·， 40716は、 それそれ、 クロック阻止信号 I Hに 基づいて、 書き込み及び/又は読み出しを含む一切の動作を停止することもでき る。
さらに、 記憶回路 4071 , 4072, · · ·， 40716は、 それそれ、 パ一シ ャルライ ト制御信号 PWに基づいて、 パーシャルライ ト機能によるデータの書き 込みを行うこともできる。 すなわち、 通常の RAMにおいては、 その書き込み動 作は、 あるアドレスが指定された場合に、 このアドレスに対応するビッ ト数分の メモリセルが選択され、 これらの全てのメモリセルに情報を一度に書き込むこと により行われる。 一方、 パーシャルライ トの RAMにおいては、 その書き込み動 作は、 選択された全てのメモリセルに情報を一度に書き込むものではなく、 アド レスにより選択されたメモリセルのうち、 任意のビヅ 卜のメモリセルにのみ書き 込むことにより行われる。 記憶回路 4071 , 4072, · · .， 40716は、 そ れそれ、 このようなパーシャルライ ト機能を有する RAMを有しており、 パーシ ャルライ ト制御信号 PWに基づいて、 指定アドレスの一部分への情報の書き込み を行うこともできる。
インタ一リーバ 100は、 これらの記憶回路 407 4072, . · · , 40 7！ 6に対するデータの書き込み及び/又は読み出しを制御することによって、 ィ ン夕一リーブ処理及びディンターリーブ処理、 並びに、 受信値の遅延処理を実現 することができる。
具体的には、 記憶回路 4071 , 4072， · · · , 40716は、 それそれ、 例 えば図 58に示すように、 ィンバ一夕 420と、 5つのセレクタ 42 1 , 422 , 423， 425， 426と、 パーシャルライ ト機能付きの RAM 424とを有す るものとして実現することができる。 なお、 同図においては、 記憶回路 407と 総称する。 また、 同図においては、 アドレス選択回路 405から供給されるアド レスデータ AR 00， AR 0 1 , · · · , AR 1 5をァドレスデ一夕 ARと総称 するとともに、 入力データ選択回路 406から供給されるデ一夕 I R 00 , I R 0 1 , · · ·， I R 1 5をデータ I Rと総称するものとし、 さらに、 出力デ一夕 選択回路 408に供給するデータ OR 00， OR 0 1 , · · ·， OR 1 5をデ一 タ ORと総称するものとする。
インバー夕 420は、 アドレスデータ ARの最上位ビッ トを入力し、 この最上 位ビッ トを反転する。 ィンバ一夕 420は、 反転して得られた反転ビッ ト I AR をセレクタ 42 1に供給する。
セレクタ 42 1は、 アドレス選択回路 405から供給されるパーシャルライ ト 制御信号 PWに基づいて、 ィンパ一タ 420から供給される反転ビヅ ト I ARと、 値が " 0" であるビッ トとのうち、 いずれか一方を選択し、 1 ビッ トのデータ H PWとして出力する。 具体的には、 セレクタ 42 1は、 パーシャルライ ト制御信 号 PWが、 パーシャルライ ト機能によるデータの書き込みを指示するものであつ た場合には、 反転ビッ ト I A Rを選択する。 このセレクタ 42 1により選択され たデ一夕 HPWは、 例えば 8ビッ トにパラレル変換され、 デ一夕 V I Hとして R AM424に供給される。
セレクタ 422は、 ァドレス選択回路 405から供給されるパーシャルライ ト 制御信号 PWに基づいて、 アドレスデータ ARの最上位ビッ トと、 値が "0" で あるビッ トとのうち、 いずれか一方を選択し、 1ビッ トのデータ L PWとして出 力する。 具体的には、 セレクタ 42 2は、 パーシャルライ ト制御信号 PWが、 パ —シャルライ ト機能によるデータの書き込みを指示するものであった場合には、 ァドレスデータ A Rの最上位ビッ トを選択する。 このセレクタ 42 2により選択 されたデータ LP Wは、 例えば 8ビッ トにパラレル変換され、 データ V I とし て R AM424に供給される。
セレクタ 423には、 データ I Rが上位ビヅ トと下位ビッ トとに分割されて入 力される。 例えば、 セレクタ 42 3には、 デ一夕 I Rが 1 6ビッ トからなる場合 には、 上位 8ビッ トのデ一夕 I R [ 1 5 ： 8] と、 下位 8ビッ トのデータ I R [7 : 0] が入力される。 セレクタ 42 3は、 ァドレス選択回路 405から供給 されるパーシャルライ ト制御信号 PWに基づいて、 データ I Rの上位ビッ トと下 位ビッ トとのうち、 いずれか一方を選択する。 具体的には、 セレクタ 423は、 パーシャルライ ト制御信号 PWが、 パーシャルライ ト機能によるデータの書き込 みを指示するものであった場合には、 デ一夕 I Rの下位ビッ トを選択する。 この セレクタ 423により選択されたデ一夕 I R 1は、 デ一夕 I Rの下位ビッ トのデ 一夕 I R Oと束ねられ、 デ一夕 I (= {I R 1， I R 0} ) として RAM424 に供給される。
RAM424は、 簡潔に言えば、 アドレスデ一夕 ARに基づいて、 デ一夕 I R の書き込み及びデ一夕 ORの読み出しを行うものであるが、 上述したように、 パ —シャルライ ト機能を有することから、 単純に、 アドレスデ一夕 AR及びデータ I Rを入力し、 データ ORを出力する構成とはなっていない。
R AM424には、 アドレス選択回路 405から供給される書き込み許可信号 XWE及びクロック阻止信号 I Hが供給される。 RAM424は、 書き込み許可 信号 XWEが入力されると、 データの書き込みが可能な状態となる。 RAM42 4には、 ァドレスデータ A Rの最上位ビヅ トを除いたデ一夕であるアドレスデ一 夕 I Aと、 デ一夕 V I H， V I Lとに基づいて、 デ一夕 I (= { I R 1， I R 0} ) が書き込まれる。 また、 R AM424からは、 ア ドレスデータ I Aと、 デ —夕 V I H， V I Lとに基づいて、 データ OH， O Lが読み出される。 これらの データ OH, O Lは、 ともに、 セレクタ 42 5， 42 6に供給される。 また、 R AM424は、 クロック阻止信号 I Hが入力されると、 書き込み及び/又は読み 出しを含む一切の動作を停止する。
なお、 RAM424に対して入出力される各デ一夕の詳細については後述する ものとする。
セレクタ 42 5は、 セレクタ 42 2から供給されたデ一夕 L PWに所定の遅延 が施されたデータ LPDに基づいて、 RAM 424から供給されるデ一夕 0 H， 〇 Lのうち、 いずれか一方を選択し、 デ一夕 SOHとして出力する。 具体的には、 セレクタ 425は、 データ LPDが "0" であった場合には、 デ一夕 OHを選択 し、 データ LP Dが " 1 " であった場合には、 データ 0 Lを選択する。 すなわち、 セレクタ 425は、 パーシャルライ ト機能によるデータの書き込み及び読み出し を考慮し、 アドレス方向で、 上位ビッ トのデータ又は下位ビッ トのデータのうち のいずれを出力すべきかを決定するために設けられるものである。
セレクタ 42 6は、 セレクタ 42 2から供給されたデータ L PWに所定の遅延 が施されたデータ LPDに基づいて、 RAM 424から供給されるデ一夕 0 H， O Lのうち、 いずれか一方を選択し、 デ一夕 S 0 Lとして出力する。 具体的には、 セレクタ 426は、 デ一夕 LPDが "0" であった場合には、 データ 0 Lを選択 し、 デ一夕 LPDが " 1 " であった場合には、 デ一夕 OHを選択する。 すなわち、 セレクタ 42 6は、 セレクタ 42 5と同様に、 パーシャルライ ト機能によるデ一 夕の書き込み及び読み出しを考慮し、 アドレス方向で、 上位ビッ トのデータ又は 下位ビッ 卜のデータのうちのいずれを出力すべきかを決定するために設けられる ものである。
なお、 セレクタ 42 5により選択されたデータ S OHと、 セレクタ 426によ り選択されたデ一夕 S 0 Lとは、 データ OR (= {S OH, S O L} ) として、 出力デ一夕選択回路 408に供給される。
このような記憶回路 407 4072, · · · , 407 は、 それそれ、 アド レスデ一夕 AR 00 , AR 0 1 , - - · , AR 1 5に基づいて、 デ一夕 I R 00， I R 0 1 , . . .， I R 1 5の書き込み、 及び、 デ一夕 OR 00 , 0 R 0 1 , · • · , 0 R 1 5の読み出しを行う。
なお、 記憶回路 4071 , 40 72, · · ·， 40716は、 それそれ、 上述した ように、 パーシャルライ ト機能によるデータの書き込みを可能とするが、 これに ついては後述する。
出力データ選択回路 408は、 外部から供給されるィンターリーブモード信号 CD I Nと、 制御回路 60から供給されるィンタ一リーバタイプ情報 C I NT及 びィン夕一リーパ入出力置換情報 C I P Tと、 インターリーブァドレス変換回路 403から供給される制御信号 I OB S , I OBP 0 , I OBP 1 , I OBP 2 と、 遅延アドレス変換回路 404から供給される制御信号 DOB S, DOBPと に基づいて、 記憶回路 4071 , 4072, · · ·， 4071 βのそれそれから供給 されるデータ OR 00 , 0 R 0 1 , · · · , OR 1 5のうち、 出力すべきデータ を選択する。 出力デ一夕選択回路 408は、 入力したデ一夕にイン夕一リーブ又 はディンターリーブを施した場合には、 選択したデータを、 例えば 3系統のイン ターリーバ出力データ 1 100， 1 101， 1 102として、 それそれ、 セレク タ 1 207に供給する。 また、 出力データ選択回路 408は、 入力したデ一夕を遅 延させた場合には、 選択したデータを、 例えば 6系統のインターリーブ長遅延受 信値 I D〇 0， I D 01 , I D 02 , I D 03 , I D04 , I D05として、 そ れそれ、 セレクタ 1 2 06に供給する。
なお、 この出力データ選択回路 408は、 後述するように、 複数シンボルに対 してディンタ一リーブを施す場合に、 各シンポル間で相互に置換する機能を有す る。 すなわち、 出力デ一夕選択回路 40 8は、 インターリーバ入出力置換情報 C I P Tに基づいて、 出力するィン夕一リーバ出力デ一夕 1 100， 1 101， I I 02について、 各シンポルの順序を入れ替える機能を有する。
以上説明したィンタ一リーバ 1 00は、 ィンタ一リ一ブ処理を行う場合には、 制御回路 400により発生したシーケンシャルなァドレスデータである書き込み アドレスデータ I WAを用いて、 アドレス選択回路 40 5によって、 適切な記憶 回路 407 4072, · · · , 4071βにァドレスを分配するとともに、 入力 データ選択回路 406によって、 デ一夕 1 0， I I , 1 2を適切な記憶回路 40 71 , 4072, · · ·， 40716にアドレスを分配し、 これらの記憶回路 407 1 , 4072, . · . , 40716にデ一夕を書き込む。 一方、 インターリーバ 1 0 0は、 制御回路 400により発生したシーケンシャルなアドレスデ一夕 I A Αに 基づいてアドレス用記憶回路 1 1 0から読み出されたランダムなアドレスデータ である読み出しァドレスデータ ADAを用いて、 ァドレス選択回路 40 5によつ て、 適切な記憶回路 407 ,, 4072, · · ·， 40716にアドレスを分配し、 記憶回路 407 4072, · · ·， 40716に記憶されているデータを読み出 す。 そして、 インタ一リーバ 1 00は、 出力データ選択回路 408によって、 適 切な記憶回路 40715 4072, · · · , 40716から出力されるデ一夕を選択 し、 インターリーバ出力デ一夕 I I 00， 1 101 , I 102として出力する。 このようにすることによって、 インタ一リーバ 1 00は、 インタ一リーブ処理を 行うことができる。
また、 イン夕一リーバ 1 00は、 ディンターリーブ処理を行う場合には、 制御 回路 400により発生したシーケンシャルなァドレスデ一夕 I A Αに基づいてァ ドレス用記憶回路 1 1 0から読み出されたランダムなアドレスデ一夕である読み 出しア ドレスデータ ADAを用いて、 ァドレス選択回路 405によって、 適切な 記憶回路 407 l 5 4072 , · · ·， 40716にアドレスを分配するとともに、 入力デ一夕選択回路 406によって、 データ I 0 , I I , 1 2を適切な記憶回路 407 i , 4072 , · . ·， 40716にアドレスを分配し、 これらの記憶回路 4 071 , 4072, · · ·， 407 i 6にデータを書き込む。 一方、 インタ一リ一バ 1 00は、 制御回路 400により発生したシーケンシャルなァドレスデ一夕であ る書き込みァドレスデータ IWAを用いて、 ァドレス選択回路 405によって、 適切な記憶回路 4071 , 4072} · · ·， 40716にァドレスを分配し、 記憶 回路 407 4072> · · · , 40716に記憶されているデ一夕を読み出す。 そして、 インターリーバ 1 00は、 出力データ選択回路 408によって、 適切な 記憶回路 407 !, 4072, · · · , 4 0716から出力されるデータを選択し、 インタ一リーバ出力デ一夕 I I O 0 , 1 101， I 102として出力する。 この ようにすることによって、 インターリーバ 1 00は、 ディン夕一リーブ処理を行 うことができる。
さらに、 インタ一リーバ 1 00は、 入力したデ一夕を遅延させる場合には、 制 御回路 400により発生した書き込みァドレスデ一夕 IWAを用いて、 アドレス 選択回路 405によって、 適切な記憶回路 4071 , 4072, · · ·， 407 ι β にアドレスを分配するとともに、 入力データ選択回路 406によって、 デ一夕 D 0 , D 1 , D 2 , D 3 , D 4 , D 5を適切な記憶回路 407！， 4072, · · · , 40716にアドレスを分配し、 これらの記憶回路 407！， 4072 , · · ·， 4 071βにデ一夕を書き込む。 一方、 ィン夕ーリーバ 1 00は、 制御回路 400に より発生したシーケンシャルなアドレスデータであるィン夕一リーブ長遅延読み 出しアドレスデ一夕 I R Αを用いて、 アドレス選択回路 40 5によって、 適切な 記憶回路 4071 , 4072, · · · , 40716にァドレスを分配し、 記憶回路 4 071 , 4072, · · ·， 407 , 6に記憶されているデ一夕を読み出す。 そして、 インターリーパ 1 00は、 出力デ一夕選択回路 408によって、 適切な記憶回路 4071 , 4072, · · · , 40716から出力されるデータを選択し、 インタ一 リーブ長遅延受信値 I D 00 , I D 0 1 , I D02 , I D 03 , I D 04 , I D 05として出力する。 このようにすることによって、 インターリーバ 1 00は、 入力したデ一夕を遅延させることができる。
つぎに、 ィン夕一リ一バ 1 00における RAMの利用方法の具体例について説 明する。 要素復号器 50は、 データ用の RAMとして、 インタ一リーバ 1 00における 記憶回路 407 !， 4072, · · ·， 40716のそれそれが有する 1 6個の R A Mを備え、 アドレス用の RAMとして、 アドレス用記憶回路 1 1 0が有する複数 の RAMを備える。 ここでは、 記憶回路 407 4072, · · ·， 407 の それそれが有する 1 6個の RAMは、 1 6ビッ ト X 409 6ヮードの記憶容量を 有するものとし、 ァドレス用記憶回路 1 1 0は、 1 4ビッ ト X 409 6ワードの 記憶容量を有する 6個の RAMを備えるものとする。 また、 記憶回路 407 4 072 , · . .， 4071 βにおける RAMを、 それそれ、 RAMD 0 1 , D 02 , • · . , D 1 6と称するとともに、 アドレス用記憶回路 1 1 0における RAMを、 RAMAと称するものとする。
まず、 1シンボルの入力データに対して、 ランダムインターリーブを施す例に ついて説明する。 ここでは、 符号化装置 1が、 符号化率が " 1 /6以上" の P C C Cを行うものであり、 入力されるデ一夕の容量が " 1 6キロワ一ド以下" であ るものとする。
この場合、 インタ一リーバ 1 00は、 1シンポルのデータについてイン夕一リ —ブを施すとともに、 6シンボルのデータについて遅延を施す必要がある。 そこ で、 ィンタ一リーバ 1 00は、 例えば図 59 Aに示すように、 1 6個の RAM D 0 1， D 02 , · · ·， D 1 6のうち、 1 2個の RAMD 0 1 , D 0 2 , D 03 , D 04 , D 05 , D 0 6 , D 07 , D 08 , D 09 , D 1 0 , D l l , D 1 2を 遅延に用いるとともに、 同図 Bに示すように、 残りの 4つの R AMD 1 3 , D 1 4, D 1 5 , D 1 6をインタ一リーブに用いる。 また、 アドレス用の RAMとし ては、 同図 Cに示すように、 6個の RAMAのうち、 任意の 4つの RAMAを用 いればよい。 したがって、 イン夕一リーバ 1 0 0及びアドレス用記憶回路 1 1 0 は、 同図 Dに示すように、 2つの RAMAを用いないことになる。
より具体的には、 インターリーバ 1 00は、 同図 A及び同図 Bに示すように、 R AMD 0 1 , D 02 , D 05 , D 0 6 , D 09 , D 1 0 , D 1 3 , D 14を、 上述したバンク A (A。， A ,) として用い、 RAMD 03 , D 04 , D 07 , D 08 , D l l , D 1 2 , D 1 5 , D 1 6を、 上述したバンク B (B。， B とし て用いる。 すなわち、 ィンタ一リーバ 1 00は、 RAMD 0 1 , D 0 2 , D 05 , D 0 6 , D 09， D 1 0 , D 1 3 , D 1 4に対してデータを書き込んでいる場合 には、 RAMD 03 , D 04 , D 07 , D 08 , D l l , D 1 2 , D 1 5 , D 1 6からデ一夕を読み出し、 RAMD 03， D 04 , D 07 , D 08， D l l , D 1 2， D 1 5 , D 1 6に対してデータを書き込んでいる場合には、 RAMD 0 1 , D 0 2 , D 05 , D 06 , D 09 , D 1 0 , D 1 3 , D 1 4からデータを読み出 す。
R AMD 0 1 , D O 2には、 それそれ、 アドレス選択回路 405から供給され るアドレスデータ AR 00， AR 0 1に基づいて、 入力データ選択回路 40 6か らデータ I R O O , I R 0 1として、 遅延用のデ一夕 D 0， D 1が供給され、 書 き込まれる。 このとき、 RAMD 0 1には、 デ一夕 D 0， D 1のうち、 0乃至 4 キロワード分のデータが書き込まれ、 RAMD 0 2には、 4乃至 8キロワード分 のデ一夕が書き込まれる。 また、 RAMD 05 , D O 6には、 それそれ、 ァドレ ス選択回路 40 5から供給されるァドレスデ一夕 AR 04， AR 0 5に基づいて、 入力デ一夕選択回路 40 6からデータ I R 04 , I R 0 5として、 遅延用のデ一 夕 D 2 , D 3が供給され、 書き込まれる。 このとき、 RAMD 05には、 データ D 2 , D 3のうち、 0乃至 4キロワード分のデータが書き込まれ、 RAMD 0 6 には、 4乃至 8キロワード分のデータが書き込まれる。 さらに、 RAMD 09 , D 1 0には、 それそれ、 ァドレス選択回路 40 5から供給されるァドレスデータ AR 08 , AR 09に基づいて、 入力データ選択回路 406からデータ I R 08 , I R 09として、 遅延用のデータ D 4， D 5が供給され、 書き込まれる。 このと き、 RAMD 09には、 データ D 4 , D 5のうち、 0乃至 4キロワード分のデ一 夕が書き込まれ、 RAMD 1 0には、 4乃至 8キロワード分のデータが書き込ま れる。
これと同時に、 RAMD 03 , D 04 , D 07 , D 08 , D 1 1 , D 1 2から は、 それぞれ、 記憶しているデ一夕が、 データ OR 0 2 , OR 03 , OR 0 6 , OR 07 , OR 1 0 , OR 1 1として読み出され、 出力データ選択回路 408に 供給される。 なお、 データの読み出しは、 データの書き込み時と同様に、 ァドレ ス選択回路 40 5から供給されるァドレスデータに基づいて行われる。
同様に、 RAMD 03 , D O 4には、 それそれ、 アドレス選択回路 405から 供給されるアドレスデータ AR 0 2， AR 03に基づいて、 入力データ選択回路 406からデータ I R 0 2 , I R 03として、 遅延用のデータ D 0， D 1が供給 され、 書き込まれる。 このとき、 RAMD 03には、 データ D O， D 1のうち、 0乃至 4キロワード分のデータが書き込まれ、 RAMD 04には、 4乃至 8キロ ワード分のデ一夕が書き込まれる。 また、 RAMD 07 , D O 8には、 それぞれ、 ァドレス選択回路 40 5から供給されるァドレスデータ AR 06， AR 07に基 づいて、 入力データ選択回路 40 6からデータ I R 06 , I R 07として、 遅延 用のデータ D 2 , D 3が供給され、 書き込まれる。 このとき、 RAMD 07には、 データ D 2 , D 3のうち、 0乃至 4キロワード分のデ一夕が書き込まれ、 RAM D 08には、 4乃至 8キロワード分のデ一夕が書き込まれる。 さらに、 RAMD 1 1 , D 1 2には、 それそれ、 ァドレス選択回路 40 5から供給されるアドレス データ AR 1 0， AR 1 1に基づいて、 入力データ選択回路 4◦ 6からデータ I R 1 0 , I R 1 1として、 遅延用のデータ D 4 , D 5が供給され、 書き込まれる c このとき、 R AMD 1 1には、 データ D 4 , D 5のうち、 0乃至 4キロワード分 のデータが書き込まれ、 RAMD 1 2には、 4乃至 8キロワード分のデータが書 き込まれる。
これと同時に、 RAMD 0 1 , D 02 , D 0 5 , D 0 6 , D 09 , D 1 0から は、 それそれ、 記憶しているデ一夕が、 デ一夕 OR 00， OR 0 1 , 0 R 04 , 0 R 05 , OR 08 , 0 R 09として読み出され、 出力データ選択回路 408に 供給される。 なお、 データの読み出しは、 デ一夕の書き込み時と同様に、 ァドレ ス選択回路 405から供給されるァドレスデ一夕に基づいて行われる。
また、 R AMD 1 3 , D 14， D 1 5， D 1 6は、 それそれ、 パーシャルライ ト制御信号 PWに基づいて、 パーシャルライ トの RAMとして機能し、 擬似的に 8ビヅ ト X 8 1 92ヮ一ドの記憶容量を有する RAMとして作用する。
R AMD 1 3 , D 1 4には、 それそれ、 アドレス選択回路 40 5から供給され るアドレスデ一夕 AR 1 2， AR 1 3に基づいて、 入力データ選択回路 40 6か らデ一夕 I R 1 2， I R 1 3として、 インタ一リーブ用のデータ 1 0が供給され、 書き込まれる。 このとき、 RAMD 1 3には、 データ 1 0のうち、 0乃至 8キロ ワード分のデータが書き込まれ、 RAMD 1 4には、 8乃至 1 6キロワード分の データが書き込まれる。
これと同時に、 R AMD 1 5 , D 1 6からは、 それそれ、 記憶しているデータ が、 データ OR 1 4， 0 R 1 5として読み出され、 出力データ選択回路 408に 供給される。 なお、 デ一夕の読み出しは、 データの書き込み時と同様に、 ァドレ ス選択回路 40 5から供給されるァドレスデータに基づいて行われる。
同様に、 R AMD 1 5 , D 1 6には、 それそれ、 ァドレス選択回路 405から 供給されるァドレスデ一夕 AR 1 4， AR 1 5に基づいて、 入力データ選択回路 406からデータ I R 1 5 , I R 1 6として、 インターリーブ用のデータ I 0が 供給され、 書き込まれる。 このとき、 RAMD 1 5には、 デ一夕 1 0のうち、 0 乃至 8キロワード分のデータが書き込まれ、 RAMD 1 6には、 8乃至 1 6キロ ワード分のデータが書き込まれる。
これと同時に、 R AMD 1 3 , D 14からは、 それそれ、 記憶しているデ一夕 が、 デ一夕 OR 1 2， OR 1 3として読み出され、 出力データ選択回路 408に 供給される。 なお、 データの読み出しは、 データの書き込み時と同様に、 ァドレ ス選択回路 405から供給されるァドレスデータに基づいて行われる。
このようにすることによって、 インターリーバ 1 00は、 符号化装置 1によつ て、 符号化率が " 1/6以上" の P C C Cが行われ、 データの容量が "1 6キロ ヮ一ド以下" である 1シンポルの入力データに対して、 ランダムィン夕一リーブ 及び遅延を施すことができる。
つぎに、 2シンボルの入力デ一夕に対して、 ランダムインターリーブを施す例 について説明する。 ここでは、 符号化装置 1が、 符号化率が " 1/3以上" の S C C Cを行うものであり、 入力されるデ一夕の容量が "8キロヮード以下" であ るものとする。
この場合、 インタ一リーバ 1 00は、 2シンポルのデータについてイン夕一リ ーブを施すとともに、 6シンポルのデータについて遅延を施す必要がある。 そこ で、 インターリーバ 1 00は、 例えば図 60 Aに示すように、 1 6個の RAM D 0 1 , D 02， · · ·， D 1 6のうち、 6個の RAMD 0 1 , D 02 , D 03 , D 04, D 0 5 , D 0 7を遅延に用いるとともに、 同図 Bに示すように、 8個の R AMD 09 , D 1 0 , D 1 1 , D 1 2 , D 1 3 , D 1 4 , D 1 5 , D 1 6をィ ン夕ーリーブに用いる。 また、 アドレス用の RAMとしては、 同図 Cに示すよう に、 6個の RAMAのうち、 任意の 4つの RAMAを用いればよい。 したがって、 インタ一リーバ 1 00及びァドレス用記憶回路 1 1 0は、 同図 Dに示すように、 2つの RAMD 0 6 , D 08と、 2つの R A M Aとを用いないことになる。
より具体的には、 インタ一リーバ 1 00は、 同図 A及び同図 Bに示すように、 R AMD 0 1 , D 02 , D 05 , D 09 , D 1 0 , D 1 3 , D 1 4を、 上述した パンク A ( Ao) として用い、 RAMD 0 3 , D 04 , D 07 , D 1 1 , D 1 2 , D 1 5， D 1 6を、 上述したバンク B (Bo) として用いる。 すなわち、 イン夕一 リーバ 1 00は、 RAMD 0 1 , D 02 , D 05 , D 09 , D 1 0 , D 1 3 , D 14に対してデータを書き込んでいる場合には、 RAMD 03 , D 04 , D 07 , D 1 1 , D 1 2 , D 1 5 , D 1 6からデータを読み出し、 RAMD 03， D 04 , D 07 , D 1 1 , D 1 2 , D 1 5 , D 1 6に対してデ一夕を書き込んでいる場合 には、 RAMD 0 1 , D 02 , D 0 5 , D 09 , D 1 0 , D 1 3 , D 1 4からデ 一夕を読み出す。
R AMD 0 1には、 ァドレス選択回路 405から供給されるアドレスデータ A R 00に基づいて、 入力データ選択回路 406からデ一夕 I R 00として、 遅延 用のデータ D 0， D 1が供給され、 書き込まれる。 このとき、 RAMD 0 1には、 0乃至 4キロワード分のデ一夕 D 0， D 1が書き込まれる。 また、 RAMD 05 には、 ァドレス選択回路 405から供給されるアドレスデ一夕 AR 04に基づい て、 入力デ一夕選択回路 406からデータ I R 04として、 遅延用のデータ D 2， D 3が供給され、 書き込まれる。 このとき、 RAMD 0 5には、 0乃至 4キロワ ード分のデータ D 2， D 3が書き込まれる。 さらに、 RAMD 02には、 ァドレ ス選択回路 40 5から供給されるァドレスデータ AR 0 1に基づいて、 入力デ一 夕選択回路 40 6からデータ I R 0 1として、 遅延用のデータ D 4， D 5が供給 され、 書き込まれる。 このとき、 RAMD 02には、 0乃至 4キロワード分のデ —夕 D 4， D 5が書き込まれる。
これと同時に、 RAMD 03 , D 04 , D 07からは、 それそれ、 記憶してい るデータが、 デ一夕 OR 02 , OR 03 , OR 06として読み出され、 出力デ一 夕選択回路 408に供給される。 なお、 データの読み出しは、 データの書き込み 時と同様に、 ァドレス選択回路 405から供給されるァドレスデータに基づいて 行われる。
同様に、 RAMD 0 3には、 アドレス選択回路 40 5から供給されるアドレス デ一夕 AR 02に基づいて、 入力データ選択回路 406からデ一夕 I R 02とし て、 遅延用のデ一夕 D O , D 1が供給され、 書き込まれる。 このとき、 RAMD 03には、 0乃至 4キロワード分のデータ D 0 , D 1が書き込まれる。 また、 R AMD 07には、 ァドレス選択回路 405から供給されるァドレスデータ AR 0 6に基づいて、 入力データ選択回路 40 6からデータ I R 06として、 遅延用の データ D 2 , D 3が供給され、 書き込まれる。 このとき、 RAMD 07には、 0 乃至 4キロワード分のデータ D 2， D 3が書き込まれる。 さらに、 RAMD 04 には、 ア ドレス選択回路 405から供給されるァドレスデータ AR 03に基づい て、 入力デ一夕選択回路 406からデータ I R 03として、 遅延用のデ一夕 D 4: D 5が供給され、 書き込まれる。 このとき、 RAMD 04には、 0乃至 4キロワ ード分のデ一夕 D 4 , D 5が書き込まれる。
これと同時に、 RAMD 0 1 , D 02 , D 05からは、 それそれ、 記憶してい るデータが、 デ一夕 OR 00， 0 R 0 1 , OR 04として読み出され、 出力デ一 夕選択回路 408に供給される。 なお、 データの読み出しは、 データの書き込み 時と同様に、 ァドレス選択回路 40 5から供給されるアドレスデ一夕に基づいて 行われる。
また、 RAMD 09 , D 1 0 , D 1 1 , D 1 2 , D 1 3 , D 14 , D 1 5 , D 1 6は、 それそれ、 パーシャルライ ト制御信号 PWに基づいて、 パーシャルライ 卜の RAMとして機能し、 擬似的に 8ビッ ト X 8 1 9 2ヮードの記憶容量を有す る RAMとして作用する。
R AMD 1 3には、 ァドレス選択回路 405から供給されるァドレスデータ A R 1 2に基づいて、 入力データ選択回路 406からデータ I R 1 2として、 イン 夕一リーブ用のデータ I 0が供給され、 書き込まれる。 このとき、 RAMD 1 3 には、 0乃至 8キロワード分のデータ I 0が書き込まれる。 また、 RAMD 14 にも、 RAMD 1 3と同様に、 アドレス選択回路 40 5から供給されるアドレス デ一夕 AR 1 3に基づいて、 入力デ一夕選択回路 40 6からデータ I R 1 3とし て、 インターリーブ用のデータ I 0が供給され、 書き込まれる。 このとき、 RA MD 1 4には、 0乃至 8キロワード分のデ一夕 I 0が書き込まれる。 さらに、 R AMD 0 9には、 ァドレス選択回路 4 0 5から供給されるアドレスデータ A R 0 8に基づいて、 入力デ一夕選択回路 4 0 6からデ一夕 I R 0 8として、 インター リーブ用のデータ I 1が供給され、 書き込まれる。 このとき、 RAMD 0 9には、 0乃至 8キロワ一ド分のデータ I 1が書き込まれる。 また、 RAMD 1 0にも、 RAMD 0 9と同様に、 アドレス選択回路 4 0 5から供給されるアドレスデータ AR 0 9に基づいて、 入力デ一夕選択回路 4 0 6からデータ I R 0 9として、 ィ ンタ一リーブ用のデ一夕 I 1が供給され、 書き込まれる。 このとき、 RAMD 1 0には、 0乃至 8キロワード分のデータ I 1が書き込まれる。
これと同時に、 R AMD 1 1 , D 1 5からは、 それそれ、 記憶しているデータ が、 データ OR 1 0， 0 R 1 4として読み出され、 2シンポルのデータのうち、 1系統のシンボルデータとして、 出力データ選択回路 4 0 8に供給される。 また、 R AMD 1 2 , D 1 6からは、 それそれ、 記憶しているデータが、 データ OR 1 1， OR 1 5として読み出され、 2シンポルのデータのうち、 他の 1系統のシン ボルデ一夕として、 出力デ一夕選択回路 4 0 8に供給される。 なお、 データの読 み出しは、 データの書き込み時と同様に、 アドレス選択回路 4 0 5から供給され るァドレスデータに基づいて行われる。
同様に、 R AMD 1 5には、 ァドレス選択回路 4 0 5から供給されるァドレス データ AR 1 4に基づいて、 入力デ一夕選択回路 4 0 6からデ一夕 I R 1 4とし て、 インターリーブ用のデ一夕 I 0が供給され、 書き込まれる。 このとき、 RA MD 1 5には、 0乃至 8キロワード分のデータ I 0が書き込まれる。 また、 RA MD 1 6にも、 RAMD 1 5と同様に、 ア ドレス選択回路 4 0 5から供給される ア ドレスデ一夕 AR 1 5に基づいて、 入力データ選択回路 4 0 6からデータ I R 1 5として、 イン夕一リーブ用のデータ 1 0が供給され、 書き込まれる。 このと き、 R AMD 1 6には、 0乃至 8キロワード分のデータ I 0が書き込まれる。 さ らに、 R AMD 1 1には、 ァドレス選択回路 4 0 5から供給されるァドレスデ一 タ AR 1 0に基づいて、 入力デ一夕選択回路 4 0 6からデ一夕 I R 1 0として、 インタ一リーブ用のデータ I 1が供給され、 書き込まれる。 このとき、 RAMD 1 1には、 0乃至 8キロワード分のデ一夕 I 1が書き込まれる。 また、 RAMD 1 2にも、 R AMD 1 1と同様に、 アドレス選択回路 405から供給されるァド レスデータ AR 1 1に基づいて、 入力データ選択回路 406からデータ I R 1 1 として、 インタ一リーブ用のデータ I 1が供給され、 書き込まれる。 このとき、 R AMD 1 2には、 0乃至 8キロワ一ド分のデ一夕 I 1が書き込まれる。
これと同時に、 R AMD 09， D 1 3からは、 それそれ、 記憶しているデ一夕 が、 データ OR 08 , 0 R 12として読み出され、 2シンポルのデ一夕のうち、 1系統のシンボルデ一夕として、 出力データ選択回路 408に供給される。 また、 R AMD 1 0, D 14からは、 それそれ、 記憶しているデータが、 データ OR 0 9， 0 R 1 3として読み出され、 2シンポルのデータのうち、 他の 1系統のシン ポルデータとして、 出力デ一夕選択回路 408に供給される。 なお、 データの読 み出しは、 データの書き込み時と同様に、 アドレス選択回路 405から供給され るァドレスデータに基づいて行われる。
このようにすることによって、 インターリーバ 100は、 符号化装置 1によつ て、 符号化率が " 1 / 3以上" の S C C Cが行われ、 デ一夕の容量が " 8キロワ ―ド以下" である 2シンポルの入力データに対して、 ランダムインタ一リーブ及 び遅延を施すことができる。
つぎに、 2シンポルの入力デ一夕に対して、 インラインインターリーブを施す 例について説明する。 ここでは、 符号化装置 1が、 パンクチヤされた S CCCを 行うものであり、 入力されるデータの容量が " 1 2キロワード以下" であるもの とする。
この場合、 イン夕一リーバ 1 00は、 2シンポルのデータについてインタ一リ —ブを施すとともに、 4シンボルのデータについて遅延を施す必要がある。 そこ で、 ィンタ一リーバ 100は、 例えば図 6 1 Aに示すように、 16個の RAM D 0 1， D 02 , · . ·， D 1 6のうち、 8個の RAMD 0 1 , D 02 , D 03 , D 04 , D 05 , D 06 , D 07 , D 08を遅延に用いるとともに、 同図 Bに示 すように、 8個の RAMD 09 , D 1 0 , D 1 1 , D 1 2 , D 13 , D 14 , D 1 5 , D 1 6をイン夕一リーブに用いる。 また、 アドレス用の RAMとしては、 同図 Cに示すように、 6個の RAMAの全てを用いることになる。 より具体的には、 インタ一リーバ 1 00は、 同図 A及び同図 Bに示すように、 R AMD 0 1 , D 02 , D 05 , D 06 , D 09 , D 1 0 , D 1 3 , D 14を、 上述したバンク A (Α。， Α,) として用い、 RAMD 03， D 04 , D 07 , D 08， D 1 1， D 1 2 , D 1 5， D 1 6を、 上述したバンク B (B。， B とし て用いる。 すなわち、 イン夕一リーバ 1 00は、 RAMD 0 1 , D 02 , D 0 5 : D 06 , D 09 , D 1 0 , D 1 3 , D 1 4に対してデ一夕を書き込んでいる場合 には、 RAMD 03 , D 04 , D 07 , D 08 , D 1 1 , D 1 2 , D 1 5 , D 1 6からデータを読み出し、 RAMD 03 , D 04 , D 0 7 , D 08 , D 1 1 , D 1 2 , D 1 5， D 1 6に対してデ一夕を書き込んでいる場合には、 R AMD 0 1： D 02 , D 05 , D 0 6 , D 09 , D 1 0 , D 1 3 , D 1 4からデ一夕を読み出 す。
R AMD 0 1 , D O 2には、 それそれ、 アドレス選択回路 405から供給され るアドレスデータ AR 00， AR 0 1に基づいて、 入力データ選択回路 40 6か らデ一夕 I R 00 , I R 0 1として、 遅延用のデータ D 0， D 1が供給され、 書 き込まれる。 このとき、 RAMD 02は、 同図 A中斜線部に示すように、 ワード 方向に半分の記憶領域にのみデ一夕 D 0， D 1を記憶し、 残りの記憶領域には、 データを記憶することはない。 すなわち、 RAMD 0 1には、 データ D O , D 1 のうち、 0乃至 4キロワード分のデ一夕が書き込まれ、 RAMD 0 2には、 4乃 至 6キロワード分のデータが書き込まれる。 また、 RAMD 0 5 , D O 6には、 それそれ、 アドレス選択回路 40 5から供給されるアドレスデータ AR 04， A R 0 5に基づいて、 入力データ選択回路 406からデ一夕 I R 04， I R 0 5と して、 遅延用のデータ D 2 , D 3が供給され、 書き込まれる。 このとき、 RAM D O 6は、 同図 A中斜線部に示すように、 RAMD 0 2と同様に、 ワード方向に 半分の記憶領域にのみデータ D 2 , D 3を記憶し、 残りの記憶領域には、 デ一夕 を記憶することはない。 すなわち、 RAMD 05には、 データ D 2， D 3のうち、 ◦乃至 4キロワード分のデータが書き込まれ、 RAMD 0 6には、 4乃至 6キロ ヮード分のデータが書き込まれる。
これと同時に、 RAMD 03 , D 04 , D 07 , D 08からは、 それそれ、 記 憶しているデ一夕が、 デ一夕 OR 02， 0 R 03 , OR 06 , OR 07として読 み出され、 出力データ選択回路 408に供給される。 このとき、 RAMD 04, D O 8は、 それそれ、 同図 A中斜線部に示すように、 ワード方向に半分の記憶領 域にのみデータを記憶しており、 残りの記憶領域には、 デ一夕が記憶されていな い。 なお、 デ一夕の読み出しは、 データの書き込み時と同様に、 アドレス選択回 路 40 5から供給されるァドレスデータに基づいて行われる。
同様に、 RAMD 03 , D O 4には、 それそれ、 アドレス選択回路 405から 供給されるアドレスデ一夕 AR 02， AR 03に基づいて、 入力データ選択回路 406からデ一夕 I R 02 , I R 03として、 遅延用のデータ D 0， D 1が供給 され、 書き込まれる。 このとき、 RAMD 04は、 同図 A中斜線部に示すように、 ワード方向に半分の記憶領域にのみデータ D 0， D 1を記憶し、 残りの記憶領域 には、 データを記憶することはない。 すなわち、 RAMD 03には、 データ D O： D 1のうち、 0乃至 4キロワード分のデータが書き込まれ、 RAMD 04には、 4乃至 6キロワード分のデ一夕が書き込まれる。 また、 RAMD 07 , D 08に は、 それぞれ、 アドレス選択回路 40 5から供給されるアドレスデータ AR 06 , AR 0 7に基づいて、 入力データ選択回路 406からデ一夕 I R 0 6 , I R 07 として、 遅延用のデータ D 2， D 3が供給され、 書き込まれる。 このとき、 RA MD 0 8は、 同図 A中斜線部に示すように、 RAMD 04と同様に、 ワード方向 に半分の記憶領域にのみデータ D 2 , D 3を記憶し、 残りの記憶領域には、 デー 夕を記憶することはない。 すなわち、 RAMD 07には、 データ D 2， D 3のう ち、 0乃至 4キロワード分のデ一夕が書き込まれ、 RAMD 08には、 4乃至 6 キロワ一ド分のデータが書き込まれる。
これと同時に、 RAMD 0 1 , D 02 , D 0 5 , D 0 6からは、 それそれ、 記 憶しているデータが、 デ一夕 OR 00 , 0 R 0 1 , 0 R 04 , OR 05として読 み出され、 出力データ選択回路 408に供給される。 このとき、 RAMD 02 , D O 6は、 それそれ、 同図 A中斜線部に示すように、 ワード方向に半分の記憶領 域にのみデ一夕を記億しており、 残りの記憶領域には、 デ一夕が記憶されていな い。 なお、 デ一夕の読み出しは、 データの書き込み時と同様に、 アドレス選択回 路 40 5から供給されるァドレスデータに基づいて行われる。
また、 RAMD 09 , D 1 0 , D 1 1 , D 1 2 , D 1 3 , D 14 , D 1 5 , D 1 6は、 それそれ、 パーシャルライ ト制御信号 PWに基づいて、 パーシャルライ トの RAMとして機能し、 擬似的に 8ビッ ト X 8 1 92ヮードの記憶容量を有す る RAMとして作用する。
R AMD 1 3 , D 1 4には、 それそれ、 アドレス選択回路 405から供給され るアドレスデータ AR 1 2， AR 1 3に基づいて、 入力デ一夕選択回路 406か らデ一夕 I R 1 2 , I R 1 3として、 インタ一リーブ用のデータ I 0が供給され、 書き込まれる。 このとき、 RAMD 1 4は、 同図 B中斜線部に示すように、 ヮー ド方向に半分の記憶領域にのみデータ I 0を記憶し、 残りの記憶領域には、 デ一 夕を記憶することはない。 すなわち、 R AMD 1 3には、 デ一夕 I 0のうち、 0 乃至 8キロワード分のデータが書き込まれ、 RAMD 1 4には、 8乃至 1 2キロ ワード分のデ一夕が書き込まれる。 また、 RAMD 09 , D 1 0には、 それそれ、 ァドレス選択回路 405から供給されるァドレスデ一夕 A R 08， AR 09に基 づいて、 入力デ一夕選択回路 40 6からデ一夕 I R 08， I R 09として、 イン 夕一リーブ用のデ一夕 I 1が供給され、 書き込まれる。 このとき、 RAMD 1 0 は、 同図 B中斜線部に示すように、 RAMD 1 4と同様に、 ワード方向に半分の 記憶領域にのみデータ I 1を記憶し、 残りの記憶領域には、 データを記憶するこ とはない。 すなわち、 RAMD 09には、 データ I 1のうち、 0乃至 8キロヮー ド分のデータが書き込まれ、 RAMD 1 0には、 8乃至 1 2キロワード分のデー 夕が書き込まれる。
これと同時に、 R AMD 1 5， D 1 6からは、 それそれ、 記憶しているデータ が、 データ OR 1 4, OR 1 5として読み出され、 2シンボルのデータのうち、 1系統のシンボルデ一夕として、 出力データ選択回路 408に供給される。 この とき、 RAMD 1 6は、 同図 B中斜線部に示すように、 ワード方向に半分の記憶 領域にのみデータを記憶しており、 残りの記憶領域には、 データが記憶されてい ない。 また、 R AMD 1 1， D 1 2からは、 それそれ、 記憶しているデータが、 データ OR 1 0 , OR 1 1として読み出され、 2シンポルのデータのうち、 他の 1系統のシンボルデータとして、 出力データ選択回路 408に供給される。 この とき、 RAMD 1 2は、 同図 B中斜線部に示すように、 RAMD 1 6と同様に、 ヮ一ド方向に半分の記憶領域にのみデータを記憶しており、 残りの記憶領域には、 データが記憶されていない。 なお、 データの読み出しは、 データの書き込み時と 同様に、 ァドレス選択回路 405から供給されるァドレスデータに基づいて行わ れる。
同様に、 R AMD 1 5， D 1 6には、 それそれ、 ァドレス選択回路 405から 供給されるアドレスデ一夕 AR 14， AR 1 5に基づいて、 入力データ選択回路 406からデ一夕 I R 1 4 , I R 1 5として、 インタ一リーブ用のデ一夕 I 0が 供給され、 書き込まれる。 このとき、 RAMD 1 6は、 同図 B中斜線部に示すよ うに、 ワード方向に半分の記憶領域にのみデータ I 0を記憶し、 残りの記憶領域 には、 データを記憶することはない。 すなわち、 R AMD 1 5には、 データ I 0 のうち、 0乃至 8キロワード分のデータが書き込まれ、 RAMD 1 6には、 8乃 至 1 2キロワード分のデータが書き込まれる。 また、 R AMD 1 1 , D 1 2には、 それそれ、 アドレス選択回路 405から供給されるア ドレスデ一夕 AR 1 0， A R 1 1に基づいて、 入力データ選択回路 406からデ一夕 I R 1 0 , I R 1 1と して、 インターリーブ用のデータ I 1が供給され、 書き込まれる。 このとき、 R AMD 1 2は、 同図 B中斜線部に示すように、 RAMD 1 6と同様に、 ワード方 向に半分の記憶領域にのみデータ I 1を記憶し、 残りの記憶領域には、 データを 記憶することはない。 すなわち、 R AMD 1 1には、 デ一夕 I 1のうち、 0乃至 8キロワード分のデ一夕が書き込まれ、 RAMD 1 2には、 8乃至 1 2キロワ一 ド分のデータが書き込まれる。
これと同時に、 R AMD 1 3 , D 1 4からは、 それそれ、 記憶しているデータ が、 データ OR 1 2 , 0 R 1 3として読み出され、 2シンボルのデ一夕のうち、 1系統のシンポルデ一夕として、 出力データ選択回路 408に供給される。 この とき、 RAMD 14は、 同図 B中斜線部に示すように、 ワード方向に半分の記憶 領域にのみデ一夕を記憶しており、 残りの記憶領域には、 データが記憶されてい ない。 また、 R AMD 09， D 1 0からは、 それそれ、 記憶しているデータが、 データ OR 08 , 0 R 09として読み出され、 2シンポルのデ一夕のうち、 他の 1系統のシンボルデ一夕として、 出力データ選択回路 408に供給される。 この とき、 RAMD 1 0は、 同図 B中斜線部に示すように、 RAMD 1 4と同様に、 ヮ一ド方向に半分の記憶領域にのみデ一夕を記憶しており、 残りの記憶領域には、 データが記憶されていない。 なお、 データの読み出しは、 データの書き込み時と 同様に、 ァドレス選択回路 40 5から供給されるァドレスデータに基づいて行わ れる。
このようにすることによって、 インターリーバ 1 00は、 符号化装置 1によつ て、 パンクチヤされた S C C Cが行われ、 データの容量が "1 2キロワード以 下" である 2シンポルの入力デ一夕に対して、 インラインィン夕一リーブ及び遅 延を施すことができる。
つぎに、 2シンボルの入力データに対して、 ペアワイズインタ一リーブを施す 例について説明する。 ここでは、 符号化装置 1が S CC Cを行うものであるもの とする。
この場合、 イン夕一リーバ 1 00は、 2シンポルのデ一夕についてイ ン夕一リ ーブを施すとともに、 4シンポルのデ一夕について遅延を施す必要がある。 そこ で、 ィンタ一リーバ 1 00は、 例えば図 62 Aに示すように、 1 6個の RAMD 0 1， D 02 , · · · , D 1 6のうち、 8個の RAMD 0 1 , D 0 2 , D 03 , D 04 , D 05 , D 0 6 , D 07 D 08を遅延に用いるとともに、 同図 Bに示す ように、 8個の RAMD 09 , D 1 0 , D l l , D 1 2 , D 1 3, D 1 4 , D 1 5， D 1 6をイン夕一リーブに用いる。 また、 アドレス用の R AMとしては、 同 図 Cに示すように、 6個の RAMAのうち、 任意の 4つの RAMAを用いればよ い。 したがって、 イン夕一リーバ 1 00及びアドレス用記憶回路 1 1 0は、 同図 Dに示すように、 2つの R AMAを用いないことになる。
より具体的には、 インタ一リーバ 1 00は、 同図 A及び同図 Bに示すように、 R AMD 0 1 , D 02 , D 05 , D 0 6 , D 09 , D 1 0 , D 1 3 , D 14を、 上述したバンク A (A。， A i) として用い、 RAMD 03 , D 04 , D 07 , D 08， D l l , D 1 2， D 1 5 , D 1 6を、 上述したバンク B (B。， Β,) とし て用いる。 すなわち、 ィン夕一リ一パ 1 00は、 RAMD 0 1 , D 02， D 0 5 : D 0 6 , D 09 , D 1 0 , D 1 3 , D 14に対してデ一夕を書き込んでいる場合 には、 RAMD 03 , D 04 , D 07 , D 08 , D 1 1 , D 1 2 , D 1 5 , D 1 6からデータを読み出し、 RAMD 03 , D 04 , D 07 , D 08 , D 1 1 , D 1 2 , D 1 5 , D 1 6に対してデータを書き込んでいる場合には、 RAMD 0 1 , D 02 , D 05 , D 06 , D 09 , D 1 0 , D 1 3 , D 1 4からデータを読み出 す。 このとき、 RAMD 1 3, D 1 4と、 RAMD 09 , D 1 0とは、 同一のァ ドレスに基づいて動作し、 RAMD 1 5 , D 1 6と、 RAMD 1 1 , D 1 2とは、 同一のァドレスに基づいて動作する。
R AMD 0 1 , D 02には、 それそれ、 ァドレス選択回路 405から供給され るアドレスデータ AR 00， AR 0 1に基づいて、 入力データ選択回路 40 6か らデータ I R 00 , I R 0 1として、 遅延用のデータ D 0 , D 1が供給され、 書 き込まれる。 このとき、 RAMD 0 1には、 デ一夕 D 0， D 1のうち、 0乃至 4 キロワード分のデータが書き込まれ、 RAMD 02には、 4乃至 8キロワード分 のデータが書き込まれる。 また、 RAMD 05 , D O 6には、 それそれ、 ァドレ ス選択回路 40 5から供給されるァドレスデ一夕 AR 04 , AR 0 5に基づいて、 入力データ選択回路 40 6からデータ I R 04， I R 0 5として、 遅延用のデ一 夕 D 2， D 3が供給され、 書き込まれる。 このとき、 RAMD 05には、 デ一夕 D 2 , D 3のうち、 0乃至 4キロワード分のデ一夕が書き込まれ、 RAMD 06 には、 4乃至 8キロワード分のデ一夕が書き込まれる。
これと同時に、 RAMD 03 , D 04 , D 07 , D 08からは、 それそれ、 記 憶しているデ一夕が、 データ OR 02 , 0 R 03 , 0 R 0 6 , OR 07として読 み出され、 出力データ選択回路 408に供給される。 なお、 データの読み出しは、 デ一夕の書き込み時と同様に、 ァドレス選択回路 40 5から供給されるアドレス データに基づいて行われる。
同様に、 RAMD 0 3 , D O 4には、 それそれ、 アドレス選択回路 405から 供給されるアドレスデータ AR 02， AR 03に基づいて、 入力データ選択回路 406からデ一夕 I R 0 2， I R 03として、 遅延用のデータ D 0， D 1が供給 され、 書き込まれる。 このとき、 RAMD 03には、 デ一夕 D 0， D 1のうち、 0乃至 4キロワード分のデータが書き込まれ、 RAMD 04には、 4乃至 8キロ ワード分のデータが書き込まれる。 また、 RAMD 07 , D O 8には、 それそれ、 ァドレス選択回路 40 5から供給されるァドレスデ一夕 AR 06 , AR 07に基 づいて、 入力データ選択回路 40 6からデータ I R 0 6， I R 07として、 遅延 用のデ一夕 D 2 , D 3が供給され、 書き込まれる。 このとき、 RAMD 07には、 デ一夕 D 2， D 3のうち、 0乃至 4キロワード分のデータが書き込まれ、 RAM D O 8には、 4乃至 8キロヮード分のデ一夕が書き込まれる。
これと同時に、 RAMD 0 1 , D 0 2 , D 0 5 , D 0 6からは、 それそれ、 記 憶しているデータが、 データ OR 00， OR 0 1 , 0 R 04 , OR 0 5として読 み出され、 出力データ選択回路 408に供給される。 なお、 データの読み出しは、 データの書き込み時と同様に、 ァドレス選択回路 405から供給されるアドレス データに基づいて行われる。
また、 RAMD 09 , D 1 0 , D 1 1 , D 1 2 , D 1 3 , D 1 4 , D 1 5 , D 1 6は、 それそれ、 パーシャルライ ト制御信号 PWに基づいて、 パーシャルライ トの RAMとして機能し、 擬似的に 8ビッ ト X 8 1 92ワードの記憶容量を有す る RAMとして作用する。
R AMD 1 3 , D 1 4には、 それそれ、 アドレス選択回路 405から供給され るアドレスデータ AR 1 2， AR 1 3に基づいて、 入力データ選択回路 40 6か らデ一夕 I R 1 2 , I R 1 3として、 インターリーブ用のデータ I 0が供給され、 書き込まれる。 このとき、 RAMD 1 3には、 データ 1 0のうち、 0乃至 8キロ ワード分のデータが書き込まれ、 RAMD 14には、 8乃至 1 6キロワード分の デ一夕が書き込まれる。 また、 R AMD 09 , D 1 0には、 それそれ、 アドレス 選択回路 405から供給されるァドレスデータ AR 08， AR 09に基づいて、 入力デ一夕選択回路 40 6からデータ I R 08 , I R 09として、 イン夕ーリ一 ブ用のデータ I 1が供給され、 書き込まれる。 このとき、 RAMD 09には、 デ —夕 I Iのうち、 0乃至 8キロワード分のデータが書き込まれ、 RAMD 1 0に は、 8乃至 1 6キロワード分のデータが書き込まれる。
これと同時に、 RAMD 1 5 , D 1 6からは、 それそれ、 記憶しているデータ が、 データ OR 1 4 , 0 R 1 5として読み出され、 2シンポルのデ一夕のうち、 1系統のシンポルデータとして、 出力データ選択回路 408に供給される。 また、 R AMD 1 1， D 1 2からは、 それそれ、 記憶しているデータが、 データ OR 1 0 , 0 R 1 1として読み出され、 2シンポルのデータのうち、 他の 1系統のシン ボルデ一タとして、 出力データ選択回路 408に供給される。 なお、 データの読 み出しは、 データの書き込み時と同様に、 アドレス選択回路 40 5から供給され るァドレスデ一夕に基づいて行われる。
同様に、 R AMD 1 5 , D 1 6には、 それそれ、 ァドレス選択回路 405から 供給されるアドレスデータ AR 1 4 , AR 1 5に基づいて、 入力デ一夕選択回路 406からデータ I R 1 4， I R 1 5として、 イン夕一リーブ用のデ一夕 1 0が 供給され、 書き込まれる。 このとき、 RAMD 1 5には、 データ 1 0のうち、 0 乃至 8キロワード分のデータが書き込まれ、 RAMD 1 6には、 8乃至 1 6キロ ワード分のデータが書き込まれる。 また、 R AMD 1 1 , D 1 2には、 それそれ、 ァドレス選択回路 405から供給されるァドレスデ一夕 AR 1 0， AR 1 1に基 づいて、 入力デ一夕選択回路 40 6からデータ I R 1 0， I R 1 1として、 イン 夕一リーブ用のデ一夕 I 1が供給され、 書き込まれる。 このとき、 RAMD 1 1 には、 デ一夕 I 1のうち、 0乃至 8キロワード分のデータが書き込まれ、 RAM D 1 2には、 8乃至 1 6キロワード分のデータが書き込まれる。
これと同時に、 R AMD 1 3， D 1 4からは、 それそれ、 記憶しているデータ が、 データ OR 1 2， OR 1 3として読み出され、 2シンポルのデータのうち、 1系統のシンボルデ一夕として、 出力データ選択回路 408に供給される。 また、 R AMD 09 , D 1 0からは、 それそれ、 記憶しているデータが、 デ一夕 OR 0 8 , 0 R 09として読み出され、 2シンポルのデータのうち、 他の 1系統のシン ポルデータとして、 出力データ選択回路 408に供給される。 なお、 デ一夕の読 み出しは、 データの書き込み時と同様に、 アドレス選択回路 405から供給され るァドレスデ一夕に基づいて行われる。
このようにすることによって、 インタ一リーバ 1 00は、 符号化装置 1により S C C Cが行われた 2シンポルの入力データに対して、 ペアワイズインターリー ブ及び遅延を施すことができる。
つぎに、 3シンポルの入力データに対して、 ランダムインタ一リーブを施す例 について説明する。 ここでは、 符号化装置 1が、 符号化率が " 1/3以上" の S CC Cを行うものであり、 入力されるデータの容量が "4キロワード以下" であ るものとする。
この場合、 イン夕一リーバ 1 00は、 3シンボルのデータについてインターリ —ブを施すとともに、 4シンポルのデ一夕について暹延を施す必要がある。 そこ で、 ィンタ一リーバ 1 0 0は、 例えば図 63 Aに示すように、 1 6個の RAMD 0 1 , D 02 , · · ·， D 1 6のうち、 4つの RAMD 0 1 , D 03 , D 05 , D 07を遅延に用いるとともに、 同図 Bに示すように、 1 2個の RAMD 02 , D 04 , D 06 , D 08 , D 09 , D 1 0 , D 1 1 , D 1 2 , D 1 3 , D 1 4 , D 1 5 , D 1 6をィンタ一リーブに用いる。 また、 アドレス用の RAMとしては、 同図 Cに示すように、 6個の RAMAのうち、 任意の 3つの RAMAを用いれば よい。 したがって、 ィンタ一リーバ 1 00及びァドレス用記憶回路 1 1 0は、 同 図 Dに示すように、 3つの RAMAを用いないことになる。
より具体的には、 イン夕一リーバ 1 00は、 同図 A及び同 0Bに示すように、 R AMD 0 1 , D 02， D 05 , D 06 , D 09 , D 1 0 , D 1 3 , D 14を、 上述したバンク A (Ao) として用い、 RAMD 03 , D 04 , D 07 , D 08 , D 1 1 , D 1 2 , D 1 5 , D 1 6を、 上述したバンク B (Bo) として用いる。 す なわち、 イン夕一リーバ 1 00は、 RAMD 0 1 , D 02 , D 05 , D 06 , D 09， D 1 0 , D 1 3 , D 1 4に対してデータを書き込んでいる場合には、 RA MD 03 , D 04 , D 07 , D 08 , D 1 1 , D 1 2 , D 1 5 , D 1 6からデー タを読み出し、 RAMD 03 , D 04 , D 07 , D 08 , D l l , D 1 2 , D 1 5 , D 1 6に対してデータを書き込んでいる場合には、 RAMD 0 1 , D O 2， D 05 , D 06 , D 0 9 , D 1 0 , D 1 3 , D 1 4からデータを読み出す。
R AMD 0 1には、 ァドレス選択回路 405から供給されるァドレスデータ A R 00に基づいて、 入力デ一夕選択回路 406からデ一夕 I R 00として、 遅延 用のデ一夕 D 0， D 1が供給され、 書き込まれる。 このとき、 RAMD 0 1は、 同図 A中斜線部に示すように、 ヮ一ド方向に半分の記憶領域にのみデ一夕 D 0， D 1を記憶し、 残りの記憶領域には、 データを記憶することはない。 すなわち、 RAMD 0 1には、 0乃至 2キロワード分のデータ D 0 , D 1が書き込まれる。 また、 RAMD 05には、 アドレス選択回路 40 5から供給されるア ドレスデ一 タ AR 04に基づいて、 入力データ選択回路 406からデータ I R 04として、 遅延用のデ一夕 D 2 , D 3が供給され、 書き込まれる。 このとき、 RAMD 0 5 は、 同図 A中斜線部に示すように、 R AMD 0 1と同様に、 ワード方向に半分の 記憶領域にのみデータ D 2 , D 3を記憶し、 残りの記憶領域には、 データを記憶 することはない。 すなわち、 RAMD 0 5には、 0乃至 2キロワード分のデータ D 2 , D 3が書き込まれる。
これと同時に、 RAMD 03 , D O 7からは、 それそれ、 記憶しているデ一夕 が、 データ OR 02 , 0 R 06として読み出され、 出力データ選択回路 408に 供給される。 このとき、 RAMD 03 , D O 7は、 それそれ、 同図 A中斜線部に 示すように、 ワード方向に半分の記憶領域にのみデータを記憶しており、 残りの 記憶領域には、 デ一夕が記憶されていない。 なお、 デ一夕の読み出しは、 データ の書き込み時と同様に、 ァドレス選択回路 405から供給されるァドレスデータ に基づいて行われる。
同様に、 RAMD 03には、 アドレス選択回路 40 5から供給されるアドレス データ AR 02に基づいて、 入力デ一夕選択回路 4 06からデータ I R 02とし て、 遅延用のデータ D O , D 1が供給され、 書き込まれる。 このとき、 RAMD 03は、 同図 A中斜線部に示すように、 ワード方向に半分の記憶領域にのみデ一 夕 D 2 , D 3を記憶し、 残りの記憶領域には、 データを記憶することはない。 す なわち、 RAMD 03には、 0乃至 2キロワード分のデータ D 0 , D 1が書き込 まれる。 また、 RAMD 07には、 ア ドレス選択回路 405から供給されるアド レスデータ AR 0 6に基づいて、 入力データ選択回路 406からデータ I R 06 として、 遅延用のデ一夕 D 2 , D 3が供給され、 書き込まれる。 このとき、 RA MD 07は、 同図 A中斜線部に示すように、 RAMD 03と同様に、 ワード方向 に半分の記憶領域にのみデ一夕 D 2， D 3を記憶し、 残りの記憶領域には、 デ一 タを記憶することはない。 すなわち、 RAMD 07には、 0乃至 2キロワード分 のデ一夕 D 2， D 3が書き込まれる。
これと同時に、 R AMD 0 1 , D 0 5からは、 それそれ、 記憶しているデ一夕 が、 デ一夕 OR 00， OR 04として読み出され、 出力データ選択回路 408に 供給される。 このとき、 RAMD 0 1 , D 05は、 それそれ、 同図 A中斜線部に 示すように、 ワード方向に半分の記憶領域にのみデータを記憶しており、 残りの 記憶領域には、 データが記憶されていない。 なお、 データの読み出しは、 データ の書き込み時と同様に、 ァドレス選択回路 40 5から供給されるァドレスデータ に基づいて行われる。 また、 RAMD 0 2， D 04 , D 0 6 , D 08 , D 09 , D 1 0 , D 1 1 , D 1 2 , D 1 3 , D 1 4 , D 1 5 , D 1 6は、 それそれ、 パーシャルライ 卜の R A Mとして機能せず、 通常の記憶容量を有する RAMとして作用する。
R AMD 1 3には、 ァドレス選択回路 405から供給されるァドレスデ一夕 A R 1 2に基づいて、 入力データ選択回路 406からデータ I R 1 2として、 イン 夕一リーブ用のデ一夕 I 0が供給され、 書き込まれる。 このとき、 RAMD 1 3 は、 同図 B中斜線部に示すように、 ビッ ト方向に半分の記憶領域にのみデータ I 0を記憶し、 残りの記憶領域には、 データを記憶しない、 若しくは、 同じデータ 1 0を記憶する。 また、 RAMD 09には、 アドレス選択回路 40 5から供給さ れるア ドレスデータ AR 08に基づいて、 入力データ選択回路 40 6からデータ I R 08として、 イン夕一リーブ用のデータ I I， 1 2が供給され、 書き込まれ る。 さらに、 RAMD 1 4には、 ァドレス選択回路 40 5から供給されるァドレ スデータ AR 1 3に基づいて、 入力デ一夕選択回路 40 6からデータ I R 1 3と して、 インターリーブ用のデータ I 0が供給され、 書き込まれる。 このとき、 R AMD 1 4は、 同図 B中斜線部に示すように、 R AMD 1 3と同様に、 ビッ ト方 向に半分の記憶領域にのみデータ I 0を記憶し、 残りの記憶領域には、 データを 記憶しない、 若しくは、 同じデータ I 0を記憶する。 また、 R AMD 1 0には、 ァドレス選択回路 40 5から供給されるァドレスデータ AR 09に基づいて、 入 力データ選択回路 40 6からデータ I R 09として、 インタ一リーブ用のデータ 1 1 , 1 2が供給され、 書き込まれる。 さらにまた、 RAMD 06には、 ァドレ ス選択回路 405から供給されるァドレスデ一夕 AR 0 5に基づいて、 入力デ一 タ選択回路 406からデータ I R 0 5として、 イン夕一リーブ用のデータ 1 0が 供給され、 書き込まれる。 このとき、 RAMD 0 6は、 同図 B中斜線部に示すよ うに、 RAMD 1 3と同様に、 ビッ ト方向に半分の記憶領域にのみデ一夕 I 0を 記憶し、 残りの記憶領域には、 デ一夕を記憶しない、 若しくは、 同じデータ 1 0 を記憶する。 また、 RAMD 02には、 ア ドレス選択回路 405から供給される アドレスデータ AR 0 1に基づいて、 入力データ選択回路 406からデータ I R 0 1として、 インタ一リーブ用のデータ I I， 1 2が供給され、 書き込まれる。 これと同時に、 R AMD 1 1 , D 1 5からは、 それそれ、 記憶しているデ一夕 が、 データ OR 1 0 , 0 R 14として読み出され、 3シンポルのデータのうち、 1系統のシンポルデータとして、 出力データ選択回路 408に供給される。 この とき、 R AMD 1 5は、 同図 B中斜線部に示すように、 ビッ ト方向に半分の記憶 領域にのみデータを記憶しており、 残りの記憶領域には、 データが記憶されてい ない、 若しくは、 同じデ一夕が記憶されている。 また、 R AMD 1 1からは、 2 系統のデータが出力されるが、 これらのデ一夕は、 図示しないセレクタにより一 方が選択され、 出力データ選択回路 40 8に供給される。 さらに、 RAMD 1 2 : D 1 6からは、 それそれ、 記憶しているデータが、 デ一夕 OR 1 1， OR 1 5と して読み出され、 3シンボルのデ一夕のうち、 他の 1系統のシンポルデータとし て、 出力データ選択回路 408に供給される。 このとき、 RAMD 1 6は、 同図 B中斜線部に示すように、 RAMD 1 5と同様に、 ビッ ト方向に半分の記憶領域 にのみデータを記憶しており、 残りの記憶領域には、 デ一夕が記憶されていない、 若しくは、 同じデータが記憶されている。 また、 RAMD 1 2からは、 2系統の データが出力されるが、 これらのデ一夕は、 図示しないセレクタにより一方が選 択され、 出力データ選択回路 408に供給される。 さらにまた、 RAMD 04, D 08からは、 それそれ、 記憶しているデータが、 データ OR 03， OR 07と して読み出され、 3シンボルのデータのうち、 さらに他の 1系統のシンポルデ一 夕として、 出力デ一夕選択回路 408に供給される。 このとき、 RAMD 08は、 同図 B中斜線部に示すように、 RAMD 1 5と同様に、 ビッ ト方向に半分の記憶 領域にのみデータを記憶しており、 残りの記憶領域には、 データが記憶されてい ない、 若しくは、 同じデータが記憶されている。 また、 RAMD 04からは、 2 系統のデータが出力されるが、 これらのデ一夕は、 図示しないセレクタにより一 方が選択され、 出力データ選択回路 40 8に供給される。 なお、 データの読み出 しは、 デ一夕の書き込み時と同様に、 アドレス選択回路 405から供給されるァ ドレスデ一夕に基づいて行われる。
同様に、 R AMD 1 5には、 ァドレス選択回路 405から供給されるアドレス デ一夕 AR 14に基づいて、 入力デ一夕選択回路 406からデータ I R 14とし て、 インタ一リーブ用のデ一夕 I 0が供給され、 書き込まれる。 このとき、 RA MD 1 5は、 同図 B中斜線部に示すように、 ビッ ト方向に半分の記憶領域にのみ データ 1 0を記憶し、 残りの記憶領域には、 デ一夕を記憶しない、 若しくは、 同 じデータ I 0を記憶する。 また、 R AMD 1 1には、 ァドレス選択回路 405か ら供給されるア ドレスデ一夕 AR 1 0に基づいて、 入力デ一夕選択回路 406か らデ一夕 I R 1 0として、 インタ一リーブ用のデータ I I , 1 2が供給され、 書 き込まれる。 さらに、 R AMD 1 6には、 アドレス選択回路 40 5から供給され るア ドレスデータ AR 1 5に基づいて、 入力デ一夕選択回路 40 6からデータ I R 1 5として、 イン夕一リーブ用のデータ 1 0が供給され、 書き込まれる。 この とき、 RAMD 1 6は、 同図 B中斜線部に示すように、 RAMD 1 5と同様に、 ビッ ト方向に半分の記憶領域にのみデータ I 0を記憶し、 残りの記憶領域には、 デ一夕を記憶しない、 若しくは、 同じデ一夕 I 0を記憶する。 また、 R AMD 1 2には、 ァドレス選択回路 40 5から供給されるァドレスデ一タ AR 1 1に基づ いて、 入力デ一夕選択回路 40 6からデ一夕 I R 1 1として、 インタ一リ一ブ用 のデ一夕 I 1 , 1 2が供給され、 書き込まれる。 さらにまた、 R AMD 08には、 ァドレス選択回路 405から供給されるァドレスデータ AR 0 7に基づいて、 入 カデ一夕選択回路 40 6からデータ I R 07として、 インタ一リーブ用のデ一夕 1 0が供給され、 書き込まれる。 このとき、 RAMD 08は、 同図 B中斜線部に 示すように、 RAMD 1 5と同様に、 ビッ ト方向に半分の記憶領域にのみデータ 1 0を記憶し、 残りの記憶領域には、 データを記憶しない、 若しくは、 同じデー 夕 I 0を記憶する。 また、 R AMD 04には、 ァドレス選択回路 40 5から供給 されるア ドレスデータ AR 03に基づいて、 入力データ選択回路 40 6からデー 夕 I R 03として、 イン夕一リーブ用のデ一夕 I I， 1 2が供給され、 書き込ま れる。
これと同時に、 R AMD 1 1， D 1 5からは、 それそれ、 記憶しているデータ が、 デ一夕 OR 1 0， OR 14として読み出され、 3シンポルのデ一夕のうち、 1系統のシンボルデータとして、 出力デ一夕選択回路 408に供給される。 この とき、 RAMD 1 5は、 同図 B中斜線部に示すように、 ビッ ト方向に半分の記憶 領域にのみデータを記憶しており、 残りの記憶領域には、 データが記憶されてい ない、 若しくは、 同じデータが記憶されている。 また、 R AMD 1 1からは、 2 系統のデータが出力されるが、 これらのデ一夕は、 図示しないセレクタにより一 方が選択され、 出力デ一夕選択回路 408に供給される。 さらに、 RAMD 1 2 : D 1 6からは、 それそれ、 記憶しているデータが、 デ一夕 OR 1 1 , OR 1 5と して読み出され、 3シンポルのデータのうち、 他の 1系統のシンボルデ一夕とし て、 出力デ一夕選択回路 408に供給される。 このとき、 RAMD 1 6は、 同図 B中斜線部に示すように、 RAMD 1 5と同様に、 ビッ ト方向に半分の記憶領域 にのみデータを記憶しており、 残りの記憶領域には、 データが記憶されていない、 若しくは、 同じデータが記憶されている。 また、 RAMD 1 2からは、 2系統の データが出力されるが、 これらのデータは、 図示しないセレクタにより一方が選 択され、 出力データ選択回路 408に供給される。 さらにまた、 RAMD 04 , D 08からは、 それそれ、 記憶しているデータが、 データ OR 03， OR 07と して読み出され、 3シンボルのデ一夕のうち、 さらに他の 1系統のシンボルデ一 夕として、 出力データ選択回路 40 8に供給される。 このとき、 RAMD 08は、 同図 B中斜線部に示すように、 R AMD 1 5と同様に、 ビッ ト方向に半分の記憶 領域にのみデ一夕を記憶しており、 残りの記憶領域には、 データが記憶されてい ない、 若しくは、 同じデ一夕が記憶されている。 また、 RAMD 04からは、 2 系統のデータが出力されるが、 これらのデ一夕は、 図示しないセレクタにより一 方が選択され、 出力データ選択回路 40 8に供給される。 なお、 データの読み出 しは、 デ一夕の書き込み時と同様に、 アドレス選択回路 405から供給されるァ ドレスデータに基づいて行われる。
このようにすることによって、 イン夕一リーバ 1 00は、 符号化装置 1によつ て、 符号化率が " 1 /3以上" の S C C Cが行われ、 データの容量が " 4キロワ ―ド以下" である 3シンボルの入力データに対して、 ランダムインタ一リーブ及 び遅延を施すことができる。
つぎに、 3シンポルの入力データに対して、 インラインインタ一リーブを施す 例について説明する。 ここでは、 符号化装置 1が、 符号化率が " 2Z3"の S C T CMを行うものであり、 入力されるデータの容量が " 1 6キロヮード以下" で あるものとする。
この場合、 イン夕一リーバ 1 00は、 3シンポルのデータについてイン夕ーリ —ブを施すとともに、 6シンポルのデータについて遅延を施す必要がある。 そこ で、 ィンタ一リーバ 1 00は、 例えば図 64 Aに示すように、 1 6個の R AMD 0 1， D 0 2 , · · · , D 1 6のうち、 6個の RAMD 0 1 , D 0 2 , D 03 , D 04 , D 05 , D 07を遅延に用いるとともに、 同図 Bに示すように、 6個の R AMD 0 9 , D 1 1 , D 1 3， D 1 4， D 1 5 , D 1 6をィン夕一リーブに用 いる。 また、 アドレス用の RAMとしては、 同図 Cに示すように、 6個の RAM Aの全てを用いることになる。 ただし、 これらの 6個の R AMAは、 それそれ、 同図 C中斜線部に示すように、 ビッ ト方向に 1 4ビッ トの記憶領域を有するうち、 1 3ビッ ト分の記憶領域のみを用いる。 したがって、 インターリーバ 1 00及び ァドレス用記憶回路 1 1 0は、 同図 Dに示すように、 4つの RAMD 06, D O 8 , D 1 0 , D 1 2を用いないことになる。
より具体的には、 インターリーバ 1 00は、 同図 A及び同図 Bに示すように、 R AMD 0 1 , D 02 , D O 5， D 09 , D 1 3 , D 1 4を、 上述したパンク A (Ao) として用い、 RAMD 0 3 , D 04 , D 07 , D 1 1 , D 1 5 , D 1 6を, 上述したバンク B (Bo) として用いる。 すなわち、 ィン夕一リーバ 1 00は、 R AMD 0 1 , D 02 , D 05 , D 0 9 , D 1 3 , D 1 4に対してデ一タを書き込 んでいる場合には、 RAMD 03 , D 04 , D 07 , D 1 1 , D 1 5 , D 1 6か らデ一夕を読み出し、 RAMD 03 , D 04 , D 07 , D l l , D 1 5 , D 1 6 に対してデータを書き込んでいる場合には、 RAMD 0 1 , D 02 , D 05 , D 09 , D 1 3 , D 1 4からデータを読み出す。
R AMD 0 1には、 ァドレス選択回路 405から供給されるァドレスデータ A R 00に基づいて、 入力デ一夕選択回路 406からデータ I R 00として、 遅延 用のデータ D O , D 1が供給され、 書き込まれる。 このとき、 RAMD 0 1には、 0乃至 4キロワード分のデータ D 0 , D 1が書き込まれる。 また、 RAMD 05 には、 アドレス選択回路 405から供給されるァドレスデ一夕 AR 04に基づい て、 入力データ選択回路 406からデ一夕 I R 04として、 遅延用のデータ D 2 , D 3が供給され、 書き込まれる。 このとき、 RAMD 0 5には、 0乃至 4キロワ —ド分のデ一夕 D 2 , D 3が書き込まれる。 さらに、 RAMD 02には、 ァドレ ス選択回路 40 5から供給されるァドレスデータ AR 0 1に基づいて、 入力デ一 夕選択回路 40 6からデータ I R 0 1として、 遅延用のデータ D 4， D 5が供給 され、 書き込まれる。 このとき、 RAMD 02には、 0乃至 4キロワード分のデ 一夕 D 4， D 5が書き込まれる。
これと同時に、 RAMD 03 , D 04 , D 07からは、 それそれ、 記憶してい るデ一夕が、 データ OR 02 , OR 03 , OR 0 6として読み出され、 出力デー 夕選択回路 408に供給される。 なお、 デ一夕の読み出しは、 データの書き込み 時と同様に、 ァドレス選択回路 40 5から供給されるァドレスデータに基づいて 行われる。
同様に、 RAMD 03には、 ア ドレス選択回路 405から供給されるアドレス データ AR 02に基づいて、 入力デ一夕選択回路 406からデータ I R 02とし て、 遅延用のデ一夕 D 0， D 1が供給され、 書き込まれる。 このとき、 RAMD 03には、 0乃至 4キロワード分のデータ D 0 , D 1が書き込まれる。 また、 R AMD 07には、 ァドレス選択回路 40 5から供給されるァドレスデ一夕 AR 0 6に基づいて、 入力デ一夕選択回路 406からデータ I R 06として、 遅延用の デ一夕 D 2 , D 3が供給され、 書き込まれる。 このとき、 RAMD 0 7には、 0 乃至 4キロワード分のデ一夕 D 2 , D 3が書き込まれる。 さらに、 RAMD 04 には、 ァドレス選択回路 405から供給されるァドレスデータ AR 03に基づい て、 入力データ選択回路 406からデータ I R 03として、 遅延用のデ一夕 D 4 , D 5が供給され、 書き込まれる。 このとき、 RAMD 04には、 0乃至 4キロワ —ド分のデータ D 4， D 5が書き込まれる。
これと同時に、 RAMD 0 1 , D O 2 , D O 5からは、 それそれ、 記憶してい るデータが、 データ OR 00， 0 R 0 1 , OR 04として読み出され、 出力デ一 夕選択回路 408に供給される。 なお、 デ一夕の読み出しは、 データの書き込み 時と同様に、 ァドレス選択回路 40 5から供給されるァドレスデータに基づいて 行われる。
また、 RAMD 09 , D 1 1 , D 1 3 , D 1 4 , D 1 5 , D 1 6は、 それぞれ、 パーシャルライ ト制御信号 PWに基づいて、 パーシャルライ 卜の RAMとして機 能し、 擬似的に 8ビヅ ト X 8 1 9 2ヮ一ドの記憶容量を有する RAMとして作用 する。
R AMD 1 3には、 ァドレス選択回路 405から供給されるァドレスデータ A R 1 2に基づいて、 入力データ選択回路 406からデータ I R 1 2として、 イン ターリーブ用のデータ I 0が供給され、 書き込まれる。 このとき、 RAMD 1 3 には、 0乃至 8キロワード分のデータ I 0が書き込まれる。 また、 RAMD 09 には、 ァドレス選択回路 405から供給されるァドレスデータ AR 08に基づい て、 入力データ選択回路 406からデ一夕 I R 08として、 インターリーブ用の データ I 1が供給され、 書き込まれる。 このとき、 RAMD 09には、 0乃至 8 キロワード分のデ一夕 I 1が書き込まれる。 さらに、 R AMD 1 4には、 ァドレ ス選択回路 40 5から供給されるァドレスデータ AR 1 3に基づいて、 入力デ一 夕選択回路 40 6からデータ I R 1 3として、 ィン夕ーリーブ用のデータ I 2が 供給され、 書き込まれる。 このとき、 RAMD 1 4には、 0乃至 8キロワード分 のデータ I 2が書き込まれる。
これと同時に、 R AMD 1 5からは、 記憶しているデータが、 データ OR 1 4 として読み出され、 3シンポルのデータのうち、 1系統のシンボルデータとして、 出力データ選択回路 408に供給される。 また、 R AMD 1 1からは、 記憶して いるデータが、 デ一夕 0 R 1 0として読み出され、 3シンポルのデータのうち、 他の 1系統のシンポルデータとして、 出力デ一夕選択回路 408に供給される。 さらに、 R AMD 1 6からは、 記憶しているデータが、 データ OR 1 5として読 み出され、 3シンポルのデータのうち、 さらに他の 1系統のシンボルデータとし て、 出力データ選択回路 408に供給される。 なお、 デ一夕の読み出しは、 デ一 夕の書き込み時と同様に、 ァドレス選択回路 40 5から供給されるァドレスデ一 夕に基づいて行われる。
同様に、 R AMD 1 5には、 ァドレス選択回路 40 5から供給されるァドレス デ一夕 AR 1 4に基づいて、 入力データ選択回路 40 6からデータ I R 14とし て、 イン夕一リーブ用のデータ 1 0が供給され、 書き込まれる。 このとき、 RA MD 1 5には、 0乃至 8キロワード分のデ一夕 I 0が書き込まれる。 また、 RA MD 1 1には、 ァドレス選択回路 40 5から供給されるァドレスデータ A R 1 0 に基づいて、 入力データ選択回路 40 6からデータ I R 1 0として、 インターリ —ブ用のデ一夕 I 1が供給され、 書き込まれる。 このとき、 RAMD 1 1には、 0乃至 8キロワード分のデ一夕 I 1が書き込まれる。 さらに、 R AMD 1 6には、 ァドレス選択回路 40 5から供給されるァドレスデータ AR 1 5に基づいて、 入 カデ一夕選択回路 40 6からデータ I R 1 5として、 ィンタ一リーブ用のデータ I 2が供給され、 書き込まれる。 このとき、 RAMD 1 6には、 0乃至 8キロワ ード分のデータ I 2が書き込まれる。
これと同時に、 RAMD 1 3からは、 記憶しているデータが、 デ一夕 OR 1 2 として読み出され、 3シンボルのデータのうち、 1系統のシンポルデータとして、 出力デ一夕選択回路 408に供給される。 また、 RAMD 09からは、 記憶して いるデータが、 デ一夕 0 R 08として読み出され、 3シンポルのデータのうち、 他の 1系統のシンポルデータとして、 出力デ一タ選択回路 408に供給される。 さらに、 RAMD 1 4からは、 記憶しているデ一夕が、 データ OR 1 3として読 み出され、 3シンボルのデ一夕のうち、 さらに他の 1系統のシンポルデータとし て、 出力データ選択回路 408に供給される。 なお、 データの読み出しは、 デ一 夕の書き込み時と同様に、 ァドレス選択回路 405から供給されるアドレスデ一 夕に基づいて行われる。
このようにすることによって、 インタ一リーバ 1 00は、 符号化装置 1によつ て、 符号化率が "2/3" の S C T CMが行われ、 データの容量が " 1 6キロワ ―ド以下" である 3シンポルの入力データに対して、 ィンラインィン夕ーリーブ 及び遅延を施すことができる。
つぎに、 3シンボルの入力データに対して、 ペアワイズインターリーブを施す 例について説明する。 ここでは、 符号化装置 1が T T CMを行うものであり、 入 力されるデ一夕の容量が "32キロワ一ド以下" であるものとする。
この場合、 インターリ一バ 1 00は、 3シンボルのデータについてインタ一リ —ブを施すとともに、 2シンポルのデ一夕について遅延を施す必要がある。 そこ で、 ィンターリーバ 1 00は、 例えば図 6 5 Aに示すように、 1 6個の RAMD 0 1 , D 0 2 , · · · , D 1 6のうち、 4つの RAMD 0 1 , D 02 , D 03 , D 04を遅延に用いるとともに、 同図 Bに示すように、 1 2個の RAMD 0 5 , D 06 , D 07 , D 08 , D 09 , D 1 0 , D 1 1 , D 1 2 , D 1 3 , D 1 4 , D 1 5 , D 1 6をインタ一リーブに用いる。 また、 アドレス用の RAMとしては、 同図 Cに示すように、 6個の RAMAのうち、 任意の 4つの RAMAを用いれば よい。 したがって、 ィンタ一リーバ 1 00及びァドレス用記憶回路 1 1 0は、 同 図 Dに示すように、 2つの RAMAを用いないことになる。
より具体的には、 インタ一リーバ 1 00は、 同図 A及び同図 Bに示すように、 R AMD 0 1 , D 02 , D 05 , D 06 , D 09 , D 1 0 , D 1 3 , D 14を、 上述したバンク A (Ao, A i) として用い、 RAMD 03 , D 04 , D 07 , D 08 , D l l , D 1 2 , D 1 5 , D 1 6を、 上述したバンク B (B。， B J とし て用いる。 すなわち、 ィン夕一リーバ 1 00は、 RAMD 0 1， D 02 , D 0 5 : D 06 , D 09 , D 1 0 , D 1 3 , D 1 4に対してデ一夕を書き込んでいる場合 には、 RAMD 03 , D 04 , D 07 , D 08 , D 1 1 , D 1 2 , D 1 5 , D 1 6からデータを読み出し、 RAMD 03 , D 04 , D 07 , D 08 , D 1 1 , D 1 2， D 1 5 , D 1 6に対してデータを書き込んでいる場合には、 R AMD 0 1 , D 02 , D 05 , D 0 6， D 09 , D 1 0 , D 1 3 , D 1 4からデ一夕を読み出 す。 このとき、 RAMD 1 3 , D 1 4と、 RAMD 09 , D 1 0と、 RAMD 0 5， D O 6とは、 同一のアドレスに基づいて動作し、 RAMD 1 5 , D 1 6と、 R AMD 1 1 , D 1 2と、 RAMD 07 , D 0 8とは、 同一のァドレスに基づい て動作する。
R AMD 0 1 , D 0 2には、 それそれ、 ァドレス選択回路 405から供給され るアドレスデ一夕 AR 00， AR 0 1に基づいて、 入力デ一夕選択回路 40 6か らデータ I R 00， I R 0 1として、 遅延用のデ一夕 D 0， D 1が供給され、 書 き込まれる。 このとき、 RAMD 0 1には、 データ D 0， D 1のうち、 0乃至 4 キロワード分のデータが書き込まれ、 RAMD 02には、 4乃至 8キロワード分 のデータが書き込まれる。
これと同時に、 RAMD 03 , D 04からは、 それそれ、 記憶しているデータ が、 データ OR 02 , OR 03として読み出され、 出力データ選択回路 408に 供給される。 なお、 データの読み出しは、 データの書き込み時と同様に、 ァドレ ス選択回路 405から供給されるァドレスデ一夕に基づいて行われる。
同様に、 RAMD 0 3 , D O 4には、 それそれ、 ア ドレス選択回路 405から 供給されるアドレスデ一夕 AR 02， AR 03に基づいて、 入力デ一夕選択回路 406からデータ I R 02 , I R 03として、 遅延用のデ一夕 D 0， D 1が供給 され、 書き込まれる。 このとき、 RAMD 03には、 データ D O , D 1のうち、 0乃至 4キロワード分のデ一夕が書き込まれ、 RAMD 04には、 4乃至 8キロ ワード分のデ一夕が書き込まれる。
これと同時に、 R AMD 0 1 , D 0 2からは、 それそれ、 記憶しているデータ が、 データ OR 0 0 , OR 0 1として読み出され、 出力デ一夕選択回路 408に 供給される。 なお、 データの読み出しは、 データの書き込み時と同様に、 ァドレ ス選択回路 405から供給されるァドレスデータに基づいて行われる。
また、 RAMD 0 5 , D 06 , D 07 , D 08 , D 09 , D 1 0 , D 1 1 , D 1 2， D 1 3 , D 1 4 , D 1 5 , D 1 6は、 それそれ、 パーシャルライ ト制御信 号 PWに基づいて、 パーシャルライ トの RAMとして機能し、 擬似的に 8ビッ ト X 8 1 9 2ヮ一ドの記憶容量を有する RAMとして作用する。
R AMD 1 3 , D 1 4には、 それそれ、 アドレス選択回路 405から供給され るアドレスデ一夕 AR 1 2 , AR 1 3に基づいて、 入力データ選択回路 406か らデ一夕 I R 1 2 , I R 1 3として、 インタ一リーブ用のデータ I 0が供給され、 書き込まれる。 このとき、 RAMD 1 3には、 データ 1 0のうち、 0乃至 8キロ ワード分のデ一夕が書き込まれ、 R AMD 14には、 8乃至 1 6キロワード分の デ一夕が書き込まれる。 また、 RAMD 09 , D 1 0には、 それぞれ、 アドレス 選択回路 405から供給されるァドレスデータ AR 08 , AR 09に基づいて、 入力データ選択回路 40 6からデータ I R 08 , I R 09として、 イン夕一リー ブ用のデ一夕 I 1が供給され、 書き込まれる。 このとき、 RAMD 09には、 デ 一夕 I 1のうち、 0乃至 8キロヮード分のデ一夕が書き込まれ、 R AMD 1 0に は、 8乃至 1 6キロワード分のデ一夕が書き込まれる。 さらに、 R AMD 05， D O 6には、 それそれ、 アドレス選択回路 405から供給されるアドレスデ一夕 A 04 , AR 0 5に基づいて、 入力データ選択回路 406からデ一夕 I R 04， I R 0 5として、 インターリーブ用のデータ I 2が供給され、 書き込まれる。 こ のとき、 RAMD 05には、 デ一夕 1 2のうち、 0乃至 8キロワード分のデ一夕 が書き込まれ、 RAMD 0 6には、 8乃至 1 6キロワード分のデータが書き込ま れる。
これと同時に、 RAMD 1 5 , D 1 6からは、 それそれ、 記憶しているデ一夕 が、 デ一夕 OR 1 4， 0 R 1 5として読み出され、 3シンポルのデータのうち、 1系統のシンポルデータとして、 出力データ選択回路 408に供給される。 また、 R AMD 1 1， D 1 2からは、 それぞれ、 記憶しているデ一夕が、 データ OR 1 0 , 0 R 1 1として読み出され、 3シンポルのデ一夕のうち、 他の 1系統のシン ボルデ一夕として、 出力データ選択回路 408に供給される。 さらに、 RAMD 07， D O 8からは、 それそれ、 記憶しているデータが、 デ一夕 OR 0 6， OR
07として読み出され、 3シンボルのデータのうち、 さらに他の 1系統のシンポ ルデ一夕として、 出力データ選択回路 408に供給される。 なお、 データの読み 出しは、 デ一夕の書き込み時と同様に、 アドレス選択回路 40 5から供給される ァドレスデ一夕に基づいて行われる。
同様に、 R AMD 1 5， D 1 6には、 それそれ、 ァドレス選択回路 405から 供給されるアドレスデ一夕 AR 14 , AR 1 5に基づいて、 入力デ一夕選択回路 406からデータ I R 14， I R 1 5として、 インタ一リーブ用のデータ 1 0が 供給され、 書き込まれる。 このとき、 RAMD 1 5には、 デ一夕 1 0のうち、 0 乃至 8キロワード分のデータが書き込まれ、 RAMD 1 6には、 8乃至 1 6キロ ワード分のデータが書き込まれる。 また、 R AMD 1 1 , D 1 2には、 それそれ、 ァドレス選択回路 405から供給されるァドレスデータ A R 1 0， AR 1 1に基 づいて、 入力データ選択回路 406からデータ I R 1 0， I R 1 1として、 イン 夕一リーブ用のデータ I 1が供給され、 書き込まれる。 このとき、 RAMD 1 1 には、 データ I 1のうち、 0乃至 8キロワード分のデータが書き込まれ、 RAM D 1 2には、 8乃至 1 6キロヮード分のデータが書き込まれる。 さらに、 RAM D O 7 , D O 8には、 それそれ、 アドレス選択回路 40 5から供給されるァドレ スデ一夕 AR 06， AR 07に基づいて、 入力データ選択回路 40 6からデ一夕
1 R 0 6 , I R 07として、 インタ一リーブ用のデータ 1 2が供給され、 書き込 まれる。 このとき、 RAMD 07には、 データ 1 2のうち、 0乃至 8キロワード 分のデ一夕が書き込まれ、 RAMD 08には、 8乃至 1 6キロワード分のデ一夕 が書き込まれる。
これと同時に、 R AMD 1 3， D 1 4からは、 それそれ、 記憶しているデ一夕 が、 デ一夕 OR 1 2， OR 1 3として読み出され、 3シンポルのデ一夕のうち、 1系統のシンポルデータとして、 出力データ選択回路 4 0 8に供給される。 また、 R AMD 0 9 , D 1 0からは、 それそれ、 記憶しているデータが、 データ O R 0 8 , 0 R 0 9として読み出され、 3シンポルのデータのうち、 他の 1系統のシン ボルデ一タとして、 出力データ選択回路 4 0 8に供給される。 さらに、 RAMD 0 5 , D O 6からは、 それそれ、 記憶しているデータが、 データ O R 0 4， O R 0 5として読み出され、 3シンポルのデータのうち、 さらに他の 1系統のシンポ ルデ一夕として、 出力デ一夕選択回路 4 0 8に供給される。 なお、 データの読み 出しは、 データの書き込み時と同様に、 アドレス選択回路 4 0 5から供給される ァドレスデ一夕に基づいて行われる。
このようにすることによって、 インタ一リーバ 1 0 0は、 符号化装置 1によつ て、 T T CMが行われ、 デ一夕の容量が " 3 2キロワード以下" である 3シンポ ルの入力データに対して、 ペアワイズィンタ一リーブ及び遅延を施すことができ る。
以上のように、 インタ一リーバ 1 0 0は、 遅延用の R AMとィン夕ーリーブ用 の R AMとを共用し、 施すべきィンタ一リーブの種類を含む符号構成を示すモー ドに応じて、 使用する R AMを切り替え、 適切な R AMに対するデ一夕の書き込 み及び/又は読み出しを行うことによって、 複数種類のィン夕一リーブ処理及び 遅延処理を行うことができ、 各種符号の復号に利用することができる。
なお、 ィンターリーパ 1 0 0に関する各種特徴については、 後述する " 6. " においてさらに説明する。
3. 要素復号器を連接して構成される復号装置
つぎに、 上述した要素復号器 5 0を連接することにより繰り返し復号を行うこ とができる復号装置 3について説明する。
上述したように、 復号装置 3は、 要素復号器 5 0を複数連接することにより構 成され、 符号化装置 1による P C C C、 S C C C、 T T CM及び S C T CMによ る符号に対して、 繰り返し復号を行うことができる。
復号装置 3は、 図 6 6に示すように、 要素符号の数と少なく とも繰り返し復号 の繰り返し回数 Nとの積、 例えば、 2 X N個の要素復号器 5 0 , 5 0 12, · · · , 5 O NI, 5 0 N2とを備える。 この復号装置 3は、 無記憶通信路 2上で発生し たノイズの影響により軟入力とされる受信値から繰り返し復号により復号データ DE Cを求めることによって、 符号化装置 1における入力データを推定するもの である。 この復号装置 3において、 連続する 2つの要素復号器 50 n， 5012や、 要素復号器 50N1， 50N2は、 それそれ、 当該復号装置 3が先に図 7又は図 9に 示した復号装置 3 ' , 3 ' ' を構成する場合には、 1回分の繰り返し復号を実現 するものである。 すなわち、 符号化装置 1が先に図 6に示した符号化装置 1 ' で ある場合には、 要素復号器 5 O il, 5012 , · ' · ， 50 M l , 50M2のうち、 要 素復号器 5 O で表されるものは、 畳み込み符号化器 1 2に対応して備えられ、 且つ、 繰り返し回数 i回目の復号処理を行うものを示し、 要素復号器 50i2で表 されるものは、 畳み込み符号化器 14に対応して備えられ、 且つ、 繰り返し回数 i回目の復号処理を行うものを示している。 また、 符号化装置 1が先に図 8に示 した符号化装置 1 ' ， である場合には、 要素復号器 50 n， 5012 , · · · , 5 OMI, 5 0M2のうち、 要素復号器 5 0 uで表されるものは、 内符号の符号化を行 う畳み込み符号化器 33に対応して備えられ、 且つ、 繰り返し回数 i回目の復号 処理を行うものを示し、 要素復号器 50 i2で表されるものは、 外符号の符号化を 行う畳み込み符号化器 3 1に対応して備えられ、 且つ、 繰り返し回数 i回目の復 号処理を行うものを示している。
具体的には、 要素復号器 5 O Hには、 受信値 Rと、 事前確率情報としての外部 情報又はィンターリーブデータ EXTとが入力されるとともに、 消去情報 ERS、 事前確率情報消去情報 E AP、 終結時刻情報 TNP、 終結ステート情報 TNS、 及び、 インターリーブ開始位置信号 I L Sが入力される。 また、 要素復号器 50 nには、 出力デ一夕選択制御信号 I TM及びィンタ一リーブモ一ド信号 D I Nが 入力される。
要素復号器 50 Hは、 上述した処理を行うことにより得られた遅延受信値 RN と軟出力 I NTとを出力するとともに、 次段消去位置情報 E R SN、 次段事前確 率情報消去情報 EAPN、 次段終結時刻情報 TNPN、 次段終結ステート情報 T NSN、 及び、 次段インタ一リーブ開始位置信号 I L SNを出力する。 このとき、 要素復号器 5 O Hは、 復号装置 3が先に図 7に示した復号装置 3' であった場合 には、 ィン夕一リーブモ一ド信号 D I Nに基づいて、 ィン夕一リーバ 1 00を、 イン夕一リーブ処理を行うものとして機能させる。 また、 要素復号器 5 O Hは、 復号装置 3が先に図 9に示した復号装置 3 ' ， であった場合には、 インタ一リー ブモード信号 D I Nに基づいて、 ィン夕一リーバ 1 00を、 ディンタ一リーブ処 理を行うものとして機能させる。 さらに、 要素復号器 5 O nは、 出力デ一夕選択 制御信号 I TMに基づいて、 軟出力復号回路 9 0から出力される対数軟出力 I λ である軟出力 S 0 L又は外部情報 S〇Εのうちの一方を選択することで、 最終的 に軟出力 I N Tとして出力されるデータを決定することができる。 ここでは、 軟 出力 I N Tは、 外部情報であるものとする。 さらにまた、 要素復号器 5 O Hは、 必要に応じて、 復号値硬判定情報 D HD及び受信値硬判定情報 RHDを出力する こともできる。
また、 要素復号器 5012には、 前段の要素復号器 50 uから出力された遅延受 信値 RN、 軟出力 I NT、 次段消去位置情報 E R SN、 次段事前確率情報消去情 報 EAPN、 次段終結時刻情報 TNPN、 次段終結ステート情報 T N S N、 及び、 次段インターリーブ開始位置信号 I L SNが、 それそれ、 受信値 R、 外部情報又 はインターリーブデータ EXT、 消去情報 ER S、 事前確率情報消去情報 E AP、 終結時刻情報 TNP、 終結ステート情報 TNS、 及び、 イン夕一リーブ開始位置 信号 I L Sとして入力される。 また、 要素復号器 5012には、 出力データ選択制 御信号 I TM及びィンターリーブモード信号 D I Nが入力される。
要素復号器 5012は、 要素復号器 50 と同様に、 上述した処理を行うことに より得られた遅延受信値 R Nと軟出力 I N Tとを出力するとともに、 次段消去位 置情報 ER SN、 次段事前確率情報消去情報 E A PN、 次段終結時刻情報 TNP N、 次段終結ステート情報 TNSN、 及び、 次段インタ一リーブ開始位置信号 I L SNを出力する。 このとき、 要素復号器 5012は、 復号装置 3が先に図 7に示 した復号装置 3 ' であった場合には、 インターリーブモード信号 D I Nに基づい て、 インタ一リーバ 1 00を、 ディン夕一リーブ処理を行うものとして機能させ る。 また、 要素復号器 5012は、 復号装置 3が先に図 9に示した復号装置 3， ' であった場合には、 イン夕一リーブモード信号 D I Nに基づいて、 インタ一リ一 ノヽ' 1 0◦を、 イン夕一リーブ処理を行うものとして機能させる。 さらに、 要素復 号器 5012は、 出力デ一夕選択制御信号 I TMに基づいて、 軟出力復号回路 9 0 から出力される対数軟出力 Iえである軟出力 S 0 L又は外部情報 S 0 Eのうちの 一方を選択することで、 最終的に軟出力 I NTとして出力されるデータを決定す ることができる。 ここでは、 軟出力 I N Tは、 外部情報であるものとする。 さら にまた、 要素復号器 5012は、 必要に応じて、 復号値硬判定情報 DHD及び受信 値硬判定情報 R HDを出力することもできる。
このような要素復号器 5012は、 遅延受信値 RN、 軟出力 I NT、 次段消去位 置情報 ER SN、 次段事前確率情報消去情報 E A PN、 次段終結時刻情報 TNP N、 次段終結ステート情報 TN SN、 及び、 次段インタ一リーブ閧始位置信号 I L SNを、 それそれ、 図示しない次段の要素復号器 5021に出力する。
さらに、 要素復号器 50N1には、 図示しない前段の要素復号器 50N-12から出 力された遅延受信値 RN、 軟出力 I NT、 次段消去位置情報 ER SN、 次段事前 確率情報消去情報 E APN、 次段終結時刻情報 TNP N、 次段終結ステート情報 TNSN、 及び、 次段インタ一リーブ開始位置信号 I L S Nが、 それそれ、 受信 値 R、 外部情報又はインターリーブデータ EXT、 消去情報 ERS、 事前確率情 報消去情報 EAP、 終結時刻情報 TNP、 終結ステート情報 TNS、 及び、 イン ターリーブ開始位置信号 I L Sとして入力される。 また、 要素復号器 50N1には、 出力データ選択制御信号 I TM及びィンターリーブモ一ド信号 D I Nが入力され る。
要素復号器 50N1は、 要素復号器 50 uと同様に、 上述した処理を行うことに より得られた遅延受信値 RNと軟出力 I NTとを出力するとともに、 次段消去位 置情報 ER SN、 次段事前確率情報消去情報 E A PN、 次段終結時刻情報 TNP N、 次段終結ステート情報 TNSN、 及び、 次段インタ一リ一ブ開始位置信号 I L SNを出力する。 このとき、 要素復号器 50N1は、 復号装置 3が先に図 7に示 した復号装置 3 ' であった場合には、 インターリーブモード信号 D I Nに基づい て、 インターリーバ 1 00を、 インターリーブ処理を行うものとして機能させる c また、 要素復号器 50 N1は、 復号装置 3が先に図 9に示した復号装置 3 ' ， であ つた場合には、 インタ一リーブモード信号 D I Nに基づいて、 インターリーバ 1 00を、 ディン夕一リーブ処理を行うものとして機能させる。 さらに、 要素復号 器 50N1は、 出力データ選択制御信号 I TMに基づいて、 軟出力復号回路 9 0か ら出力される対数軟出力 I人である軟出力 S〇 L又は外部情報 S 0 Eのうちの一 方を選択することで、 最終的に軟出力 I NTとして出力されるデ一夕を決定する ことができる。 ここでは、 軟出力 I N Tは、 外部情報であるものとする。 さらに また、 要素復号器 50N1は、 必要に応じて、 復号値硬判定情報 DHD及び受信値 硬判定情報 RHDを出力することもできる。
そして、 最終段の要素復号器 50 N2には、 前段の要素復号器 50N1から出力さ れた遅延受信値 RN、 軟出力 I NT、 次段消去位置情報 E R S N、 次段事前確率 情報消去情報 EAPN、 次段終結時刻情報 TNPN、 次段終結ステート情報 TN SN、 及び、 次段イン夕一リーブ開始位置信号 I L S Nが、 それそれ、 受信値 R、 外部情報又はインタ一リーブデ一夕 EX T、 消去情報 ER S、 事前確率情報消去 情報 EAP、 終結時刻情報 TNP、 終結ステート情報 TNS、 及び、 インターリ —ブ開始位置信号 I L Sとして入力される。 また、 要素復号器 50N2には、 出力 データ選択制御信号 I TM及びィン夕ーリーブモード信号 D I Nが入力される。 要素復号器 50N2は、 上述した処理を行うことにより得られた軟出力 I NTを 出力するとともに、 必要に応じて、 復号値硬判定情報 D HD及び受信値硬判定情 報 RHDを出力する。 このとき、 要素復号器 50N2は、 復号装置 3が先に図 7に 示した復号装置 3， であった場合には、 イン夕一リーブモード信号 D I Nに基づ いて、 インタ一リーバ 1 00を、 ディンターリーブ処理を行うものとして機能さ せる。 また、 要素復号器 50N2は、 復号装置 3が先に図 9に示した復号装置 3 ' ' であった場合には、 イン夕一リーブモード信号 D I Nに基づいて、 インタ一リ ーバ 1 00を、 インターリーブ処理を行うものとして機能させる。 さらに、 要素 復号器 50 N2は、 出力データ選択制御信号 I TMに基づいて、 軟出力 I NTと出 力すべきデータとして対数軟出力 I人を選択し、 この対数軟出力 I 入を、 最終結 果である復号データ D E Cとして出力する。 なお、 要素復号器 50 N2は、 必要に 応じて、 遅延受信値 RNと軟出力 I NT、 次段消去位置情報 E R S N、 次段事前 確率情報消去情報 E APN、 次段終結時刻情報 TNPN、 次段終結ステート情報 TNSN、 及び、 次段インターリーブ開始位置信号 I L SNを出力することもで きる。
このような復号装置 3は、 符号化装置 1における各要素符号化器に対応する要 素復号器 50 ， 50 i2を備えることによって、 復号複雑度が高い符号を複雑度 の小さい要素に分解し、 要素復号器 50 ^， 5 0 i2の間の相互作用により特性を 逐次的に向上させることができる。 復号装置 3は、 受信値を受信すると、 2 X N 個の要素復号器 5 O il, 5012 , · · ·， 50 N l , 50N2によって、 繰り返し回 数が最大で Nの繰り返し復号を行い、 復号データ D E Cを出力する。
なお、 復号装置 3は、 2 xN個の要素復号器 5011 , 5012, · ' · , 50N1: 50N2を連接することによって、 最大で繰り返し回数が Nの繰り返し復号を行う ことができるが、 要素復号器 5 0 11 , 5 0 12, · · ·， 5 O NI, 5 0 N2に備わる 遅延機能を用いることによって、 後述するように、 繰り返し回数が N以下の繰り 返し復号を行うこともできる。
また、 T T CM方式及び S C T CM方式による符号の復号を行う復号装置は、 上述した復号装置 3と同様の構成で実現することができ、 受信値として、 同相成 分及び直交成分のシンポルを直接入力することになる。
4. 要素復号器の全体に関する特徴
つぎに、 要素復号器 5 0に関する特徴毎の説明を行う。 以下の特徴は、 要素復 号器 50の機能として備えられるものであるが、 特徴の概念を明確化するために、 適宜簡略化した図面を用いて説明する。
4 - 1 符号尤度の切り替え機能
上述した受信値及び事前確率情報選択回路 1 54に関する特徴である。 受信値 及び事前確率情報選択回路 1 54は、 上述したように、 任意の符号の復号を行う ために設けられるものである。
例えば、 符号化装置 1が P C C C又は T T CMによる符号化を行うものであつ た場合には、 先に図 7に示したように、 軟出力復号を行うために入力されるべき 情報は、 受信値と、 前段のインタ一リーバ又はディンターリーバから供給される 外部情報となる。 また、 例えば、 符号化装置 1が S C C C又は S C T CMによる 符号化を行うものであった場合には、 先に図 9に示したように、 内符号の軟出力 復号を行うために入力されるべき情報は、 受信値と、 前段のインタ一リーバから 供給される外部情報となり、 外符号の軟出力復号を行うために入力されるべき情 報は、 ディンターリーバから供給される外部情報と、 値が "0" である事前確率 情報となる。 さらに、 符号化装置 1がパンクチヤを行うものであった場合には、 その旨を示す情報を事前確率情報として入力する必要がある。 このように、 要素 復号器 5 0は、 任意の符号の復号を行うためには、 各符号に応じて、 軟出力復号 を行うために必要な情報を選択する必要がある。
そこで、 要素復号器 5 0は、 受信値及び事前確率情報選択回路 1 5 4を備える ことによって、 入力される受信値と事前確率情報とのうち、 軟出力復号を行うた めに入力されるべき情報を符号に応じて適切に選択する。 このようにすることに よって、 要素復号器 5 0は、 P C C C、 S C C C、 T T CM又は S C T CMとい つた任意の符号を復号することが可能な汎用性のある構造となる。
すなわち、 復号装置 3は、 P C C C、 S C C C、 T T CM又は S C T CMとい つた任意の符号を、 同一配線の L S Iからなる要素復号器 5 0を複数連接するだ けで繰り返し復号することが可能となる。 そのため、 復号装置 3は、 例えば実験 を行う場合等にも、 ユーザに高い利便を提供することができる。
なお、 要素復号器 5 0は、 受信値及び事前確率情報選択回路 1 5 4を、 必ずし も軟出力復号回路 9 0の内部又は前段に備える必要はない。 すなわち、 要素復号 器 5 0は、 前段の要素復号器からの情報の中から、 軟出力復号に必要な情報を選 択する構成とする必要はない。 例えば、 要素復号器 5 0は、 セレクタ 1 2 08， 1 2 09, 1 2 0！。の後段に受信値及び事前確率情報選択回路 1 5 4を設け、 遅延受 信値 T RNと軟出力 T I N Tとを符号尤度として切り替えることによって、 次段 の要素復号器において軟出力復号を行うために必要な情報を選択するようにして もよい。
図 3 2を用いて説明した受信値及び事前確率情報選択回路 1 5 4の場合には、 復号装置 3を構成する隣接する 2つの要素復号器 5 0 A， 5 O Bは、 簡略化すると 例えば図 6 7に示す構成として表すことができる。 すなわち、 要素復号器 5 O Bは、 前段の要素復号器 5 0 Aから出力された遅延受信値 RNを受信値 Rとして入力する とともに、 軟出力 I N Tを外部情報又はィン夕一リーブデ一夕 E X Tとして入力 し、 受信値 T Rを、 遅延するための信号線と復号受信値 T S Rとするための信号 線とを備えるものとして表される。 この場合、 要素復号器 5 ◦ Bに備えられる受信 値及び事前確率情報選択回路 1 5 4は、 実質的には、 復号受信値 T S Rと外部情 報又はイン夕一リーブデ一夕 TEXTとを選択的に出力するセレクタ 50 1と、 外部情報又はィン夕一リーブデ一夕 TEXTと値が "0" である事前確率情報と を選択的に出力するセレクタ 50 2とを有するものとして表される。
これに対して、 セレクタ 1 2 08， 1 2 09, 1 20！。の後段に受信値及び事前 確率情報選択回路 1 54を設ける場合には、 復号装置 3を構成する隣接する 2つ の要素復号器 50 c， 5 0Dは、 簡略化すると例えば図 6 8に示す構成として表す ことができる。 すなわち、 要素復号器 50 cに備えられる受信値及び事前確率情報 選択回路 1 54は、 実質的には、 遅延受信値 TRNと軟出力 T I NTとを選択的 に出力するセレクタ 503と、 軟出力 T I NTと値が " 0" である事前確率情報 とを選択的に出力するセレクタ 504とを有するものとして表される。 この場合、 要素復号器 50Dは、 前段の要素復号器 50 cにおけるセレクタ 503から出力さ れた遅延受信値 RNを受信値 Rとして入力するとともに、 セレクタ 504から出 力された軟出力 I NTを外部情報又はィンタ一リーブデータ EXTとして入力し、 さらに、 遅延受信値 TRNを入力することになる。 この場合、 受信値及び事前確 率情報選択回路 1 54は、 セレクタ 503， 504とともに、 インタ一リーバ 1 00の内部に備えられてもよい。
このように、 要素復号器 50は、 受信値及び事前確率情報選択回路 1 54を設 ける位置について限定されるものではない。 ただし、 図 68に示すように、 前段 の要素復号器によって、 次段の要素復号器における軟出力復号に必要な情報を選 択する構成は、 2つの要素復号器の間で遅延させた受信値を別途入出力する必要 があることから、 ピン数を多く要することになる。
4 - 2 受信値の遅延機能
上述した受信デ一夕及び遅延用記憶回路 1 5 5及びィン夕一リーバ 1 00に関 する特徴である。
例えば、 符号化装置 1が P C C C又は T T CMによる符号化を行うものであつ た場合には、 先に図 7に示したように、 軟出力復号を行うために必要な情報とし て、 受信値が入力される必要がある。 また、 例えば、 符号化装置 1が S C CC又 は S C T CMによる符号化を行うものであった場合には、 先に図 9に示したよう に、 内符号の軟出力復号を行うために必要な情報として、 受信値が入力される必 要がある。
そこで、 要素復号器 5 0は、 上述したように、 受信データ及び遅延用記憶回路 1 5 5を備えることによって、 復号の対象とする復号受信値 T S R以外の受信値 を含めた全ての受信値 T Rを記憶し、 少なく とも軟出力復号回路 9 0が要する処 理時間と同時間だけ遅延させるとともに、 イン夕一リーバ 1 0 0によって、 受信 値 T R又は遅延受信値 S D Rのうちのいずれか一方であるデータ T D I を、 少な く とも当該ィン夕一リーバ 1 0 0が要する処理時間と同時間だけ遅延させる、 す なわち、 インターリーブ長分だけ遅延させる。
このようにすることによって、 復号装置 3は、 外部に RAMや F I F O (Firs t In First Out) 等の遅延用の回路を備える必要がないことから、 回路規模を削 減することができ、 P C C C、 S C C C、 T T CM又は S C T CMといった任意 の符号を、 同一配線の L S Iからなる要素復号器 5 0を複数連接するだけで繰り 返し復号することが可能となる。
なお、 要素復号器 5 0は、 軟出力復号回路 9 0が要する処理時間と同時間だけ 受信値を遅延させるために、 受信データ及び遅延用記憶回路 1 5 5を用いる必要 はなく、 遅延用の回路を別途備えるようにしてもよい。 この場合、 要素復号器 5 0は、 遅延用の回路を軟出力復号回路 9 0に内部に備える必要もない。
すなわち、 復号装置 3を構成する隣接する 2つの要素復号器 5 0 E， 5 O Fは、 簡略化すると例えば図 6 9に示すように、 軟出力復号回路 9 0と、 インタ一リー ノヽ' 1 0 0との他に、 受信値を遅延させる遅延回路 5 1 0を備えるものとして表さ れる。 勿論、 この遅延回路 5 1 0は、 軟出力復号回路 9 0が要する処理時間と同 時間だけ遅延させる記憶回路と、 ィン夕ーリーバ 1 0 0が要する処理時間と同時 間だけ遅延させる記憶回路とに分離されていてもよい。 このように、 要素復号器 5 0は、 全ての受信値を遅延させるための遅延線を備えるものであればよい。 勿論、 要素復号器 5 0は、 実際には、 インタ一リーバ 1 0 0が要する処理時間 と同時間の遅延を実現するために、 ィン夕ーリーブ 1 0 0を用いて後述する手法 を採用しているが、 これについては後述する。
4 - 3 復号受信値選択機能
上述した復号受信値選択回路 7 0に関する特徴である。 復号受信値選択回路 7 0は、 上述したように、 任意の符号の復号を行うために設けられるものである。 軟出力復号を行うために必要とされる受信値は、 符号により異なる。 そこで、 要素復号器 5 0は、 復号受信値選択回路 7 0を備えることによって、 全ての受信 値 T Rの中から、 復号の対象とする受信値 T S Rを符号に応じて適切に選択する < 換言すれば、 復号装置 3を構成する隣接する 2つの要素復号器 5 Oc, 5 O Hは、 簡略化すると例えば図 7 0に示すように、 軟出力復号回路 9 0と、 インターリー バ 1 0 0と、 受信値を遅延させる遅延回路 5 1 0との他に、 全ての受信値を遅延 させるための遅延線から、 所定の信号線を選択的に取り出す復号受信値選択回路 7 0を備えるものとして表される。
このように、 遅延回路 5 1 0に入力される受信値の中から、 所定の受信値を選 択的に取り出すことによって、 復号装置 3は、 P C C C、 S C C C、 T T C M又 は S C T C Mといった任意の符号を、 同一配線の L S Iからなる要素復号器 5 0 を複数連接するだけで繰り返し復号することが可能となる。
4 - 4 復号用の記憶回路と遅延用の記憶回路の共用
上述した受信データ及び遅延用記憶回路 1 5 5に関する特徴である。
受信データ及び遅延用記億回路 1 5 5は、 上述したように、 復号に用いる受信 デ一夕である選択受信値及び事前確率情報 R A Pと、 遅延用のデータである受信 値 T Rとを、 ともに記憶する。 すなわち、 受信デ一夕及び遅延用記憶回路 1 5 5 は、 選択受信値及び事前確率情報 R A Pと受信値 T Rとを、 ともに記憶すること ができる容量の R AMを有しており、 図示しない制御回路による制御の下に、 各 情報の書き込み及び/又は読み出しを選択的に行う。 このとき、 受信データ及び 遅延用記憶回路 1 5 5は、 I ひ算出回路 1 5 8にて用いる受信データ D Aと、 受 信値 T Rとを、 同一のワードに書き込み、 受信データ D Aが読み出される夕イ ミ ングに合わせて、 記憶している受信値 T Rを遅延受信値 P D Rとして出力する。 このように、 復号装置 3は、 記憶する対象の用途が異なる記憶回路の共用を図 ることで、 回路規模を削減することができ、 P C C C、 S C C C、 T T C M又は S C T C Mといった任意の符号を、 同一配線の L S Iからなる要素復号器 5 0を 複数連接するだけで繰り返し復号することが可能となる。
4 - 5 フレーム先頭情報の遅延機能 上述した受信データ及び遅延用記憶回路 1 5 5に関する特徴である。
エッジ検出回路 8 0により検出したフレームの先頭を示すエッジ信号 T E I L Sは、 インターリーブの開始位置を示すものである。 そのため、 イン夕一リーバ 1 0 0は、 軟出力復号回路 9 0による軟出力復号の結果得られる情報が入力され るのと同期して、 エッジ信号 T E I L Sに相当する信号が入力される必要がある ( そのため、 エッジ信号 T E I L Sは、 軟出力復号回路 9 0が要する処理時間と同 時間だけ遅延される必要がある。
そこで、 要素復号器 5 0は、 上述したように、 受信データ及び遅延用記憶回路 1 5 5を備えることによって、 軟出力復号回路 9 0に対して、 復号する情報のフ レーム先頭にエッジ信号 T E I L Sを同期させて入力し、 軟出力復号回路 9 0が 要する処理時間と同時間だけ遅延させる。 このとき、 受信データ及び遅延用記憶 回路 1 5 5は、 I ひ算出回路 1 5 8にて用いる受信デ一夕 D Aと、 エッジ信号 T E I L Sとを、 同一のワードに書き込み、 受信データ D Aが読み出されるタイ ミ ングに合わせて、 記憶しているエッジ信号 T E I L Sを遅延エッジ信号 P D I L として出力する。
このようにすることによって、 復号装置 3は、 外部にエッジ信号を遅延させる ための遅延用の回路を備える必要がなく、 さらに、 遅延用の回路と受信データの 記憶用の回路とを共用できることから、 回路規模の削減と利便の向上を図ること ができ、 P C C C、 S C C C、 T T C M又は S C T C Mといった任意の符号を、 同一配線の L S Iからなる要素復号器 5 0を複数連接するだけで繰り返し復号す ることが可能となる。
なお、 要素復号器 5 0は、 エッジ信号を遅延させるために、 受信データ及び遅 延用記憶回路 1 5 5を用いる必要はなく、 遅延用の回路を軟出力復号回路 9 0の 内部に別途備えるようにしてもよい。 すなわち、 要素復号器 5 0は、 エッジ信号 を遅延させるための遅延線を備えるものであればよい。
また、 要素復号器 5 0は、 復号する情報のフレーム長が軟出力復号回路 9 0が 要する処理時間よりも大きい場合には、 復号遅延を計数する図示しないカウン夕 に基づいて、 エッジ信号を遅延又は生成してィンターリーバ 1 0 0に出力するよ うにしてもよい。 4 - 6 軟出力復号回路又はインタ一リーバ単体動作機能
上述したセレクタ 1 204， 1 2 07に関する特徴であり、 付随的に、 上述した セレクタ 1 203, 1 20 1 206にも関する特徴である。
要素復号器 50は、 符号化装置 1による符号を繰り返し復号する際の要素符号 化器に対応するものであることは上述した通りであるが、 このような用途以外に も、 軟出力復号回路 90又はィンタ一リーバ 1 00の機能のみを果たすような動 作モードを切り替える機能を有する。 すなわち、 要素復号器 50は、 上述したよ うに、 制御回路 60により動作モード情報 CB Fを生成し、 この動作モード情報 CB Fに基づいて、 セレクタ 1 2 03， 1 20 1 205, 1 206, 1 207によ る選択動作を行わせることによって、 軟出力復号回路 90及びィンタ一リーバ 1 00が、 それそれ、 通常の軟出力復号処理及びインターリーブ処理を行うモード と、 軟出力復号回路 9 0のみが通常の軟出力復号処理を行うモードと、 インター リーバ 1 00のみが通常のィン夕一リーブ処理を行うモードとを実現する。
具体的には、 セレクタ 1 203は、 上述したように、 動作モード情報 CB Fに基 づいて、 受信値 TRと、 軟出力復号回路 90から供給される遅延受信値 SDRと のうち、 いずれか一方を選択する。 すなわち、 要素復号器 50は、 このセレクタ 1 203によって、 インタ一リーバ 1 00に入力される受信値として、 軟出力復号 回路 9 0による軟出力復号処理又は軟出力復号回路 90が要する処理時間と同時 間の遅延を行ったものを用いるか否かを決定することができる。
また、 セレクタ 1 204は、 上述したように、 動作モード情報 CB Fに基づいて、 外部情報又はィンターリーブデータ TEXTと、 セレクタ 1 202から供給される データ TD LXとのうち、 いずれか一方を選択する。 すなわち、 要素復号器 50 は、 このセレクタ 1 204によって、 ィン夕一リーバ 1 00に入力される外部情報 又は軟出力として、 軟出力復号回路 9 0による軟出力復号処理又は軟出力復号回 路 9 0が要する処理時間と同時間の遅延を行ったものを用いるか否かを決定する ことができる。
さらに、 セレクタ 1 205は、 上述したように、 動作モ一ド情報 CB Fに基づい て、 エッジ検出回路 80から供給されるエッジ信号 TE I L Sと、 軟出力復号回 路 90から供給される遅延エッジ信号 S D I L Sとのうち、 いずれか一方を選択 する。 すなわち、 要素復号器 5 0は、 このセレクタ 1 2 0 5によって、 インタ一リ ーバ 1 0 0に入力されるエッジ信号として、 軟出力復号回路 9 0による軟出力復 号処理又は軟出力復号回路 9 0が要する処理時間と同時間の遅延を行ったものを 用いるか否かを決定することができる。
さらにまた、 セレクタ 1 2 0 6は、 上述したように、 動作モード情報 C B Fに基 づいて、 軟出力復号回路 9 0から供給される遅延受信値 S D Rと、 インターリ一 ノヽ' 1 0 0から供給されるインターリーブ長遅延受信値 I D Oとのうち、 いずれか 一方を選択する。 すなわち、 要素復号器 5 0は、 このセレクタ 1 2 0 6によって、 出力すべき受信値として、 ィンタ一リーバ 1 0 0によるィンターリーブ処理又は ィンターリーバ 1 0 0が要する処理時間と同時間の遅延を行ったものを用いるか 否かを決定することができる。
また、 セレクタ 1 2 0 7は、 上述したように、 動作モード情報 C B Fに基づいて、 インタ一リーバ 1 0 0から供給されるィン夕一リ一バ出力デ一夕 I I 0と、 セレ クタ 1 2 0 2から供給されるデータ T D L Xとのうち、 いずれか一方を選択する。 すなわち、 要素復号器 5 0は、 このセレクタ 1 2 0 7によって、 出力すべき外部情 報又は軟出力として、 インターリーバ 1 0 0によるィンタ一リーブ処理又はィン 夕一リーバ 1 0 0が要する処理時間と同時間の遅延を行ったものを用いるか否か を決定することができる。
このようにすることによって、 要素復号器 5 0は、 例えば、 軟出力復号処理の みが必要とされるモードの場合には、 軟出力復号回路 9 0のみを動作させること ができ、 一方、 インターリーブ処理のみが必要とされるモードの場合には、 イン 夕一リーバ 1 0 0のみを動作させることができる。
また、 要素復号器 5 0は、 イン夕一リーバ 1 0 0のみが通常のイン夕一リーブ 処理を行うモードの場合には、 符号化装置として用いることもできる。 これは、 符号化装置における要素符号化器は、 通常、 遅延素子と組み合わせ回路とからな り、 いわゆる F P G A等により容易に実現することができるためである。 したが つて、 要素復号器 5 0は、 例えば、 先に図 6に示した符号化装置 1 ' を実現する 場合には、 例えば制御回路 6 0等により畳み込み符号化器 1 2， 1 4を実現する ことができる。 また、 要素復号器 5 0は、 上述したように、 インターリ一パ 1 0 0が遅延回路としての機能を併有することから、 符号化装置 1 ' におけるインタ —リーバ 1 3と遅延器 1 1の機能をィンタ一リーバ 1 0 0により実現することが できる。 同様に、 要素復号器 5 0は、 先に図 8に示した符号化装置 1 ' ' のよう な S C C Cによる符号化を行う符号化装置も容易に実現することができる。
このように、 要素復号器 5 0は、 動作モードを切り替えることができ、 繰り返 し復号以外にも、 豊富な利用用途と優れた利便を提供することができる。
なお、 要素復号器 5 0は、 セレクタ 1 2 0 3， 1 2 0 4 , 1 2 0 s , 1 2 0 β , 1 2 0 7のみで動作モ一ドを切り替えるのではなく、 他のセレク夕を用いるといった ように、 別の構成で多種の動作モードを実現するようにしてもよい。
4 - 7 遅延モード切り替え機能
上述したセレクタ 1 2 0 2及びィン夕一リーバ 1 0 0に関する特徴である。 繰り返し復号は、 先に図 7又は図 9に示したように、 符号化装置 1における要 素符号化器の数と同数の要素復号器の組み合わせをもって、 1回の復号となる。 すなわち、 繰り返し復号は、 少なく とも 2つ以上の要素復号器を 1組とし、 1回 の復号を行う。 そして、 繰り返し復号は、 繰り返し回数を複数とすることで、 最 終的な復号結果を得る。
ここで、 各種符号に応じた最適な繰り返し回数を決定するには、 通常、 繰り返 し回数を変更した実験を行う必要がある。 この場合、 繰り返し回数に応じた数の 要素復号器を連接することにより複数の復号装置を構成すれば実験を行うことも できる。 また、 任意の繰り返し回数の繰り返し復号を行うことが可能な数の要素 復号器を連接して 1つの復号装置を構成し、 この繰り返し回数以下の所望の繰り 返し回数に対応する要素復号器から夕ップを引き出すことによつても、 実験を行 うことは可能である。
しかしながら、 前者のような実験を行うには、 膨大な数の復号装置を構成する 必要があり、 多大な労力を要することが考えられる。 また、 後者のような実験を 行う場合にも、 復号装置の回路規模が増大する他、 繰り返し回数に応じて復号遅 延が変化することから、 繰り返し回数の変化による復号結果の比較を行うには望 ましくない。
そこで、 要素復号器 5 0は、 上述したように、 制御回路 6 0により動作モード 情報 C B Fを生成し、 この動作モード情報 C B Fに基づいて、 セレクタ 1 2 0 2に よる選択動作を行わせるとともに、 ィンターリーバ 1 0 0によるァドレス制御を 行わせることによって、 入力したデータを、 少なく とも軟出力復号回路 9 0が要 する処理時間と同時間の遅延、 少なく ともィンタ一リーバ 1 0 0が要する処理時 間と同時間の遅延、 又は、 少なく とも軟出力復号回路 9 0及びイン夕一リーバ 1 0 0が要する処理時間と同時間の遅延をさせる複数の遅延モードを実現する。 具体的には、 セレクタ 1 2 0 2は、 上述したように、 動作モード情報 C B Fが、 少なく とも軟出力復号回路 9 0が要する処理時間と同時間の遅延、 少なくともィ ン夕一リーバ 1 0 0が要する処理時間と同時間の遅延、 又は、 少なく とも軟出力 復号回路 9 0及びィンタ一リーバ 1 0 0が要する処理時間と同時間の遅延、 のい ずれかを行うべき遅延モ一ドを示すものであった場合には、 遅延外部情報 S D E Xを選択して出力し、 動作モード情報 C B Fが、 少なく とも軟出力復号回路 9 0 及び/又はィン夕一リーバ 1 0 0による遅延を行わず、 軟出力復号回路 9 0及び /又はィンタ一リーバ 1 0 0による処理を行う通常モードを示すものであった場 合には、 データ T L X、 すなわち、 軟出力復号回路 9 0による復号結果を選択し て出力する。 さらに換言すれば、 要素復号器 5 0は、 このセレクタ 1 2 0 2によつ て、 外部情報又は軟出力に対して、 少なく とも軟出力復号回路 9 0及びノ又はィ ン夕一リーバ 1 0 0が要する処理時間と同時間の遅延を行うか否かを決定するこ とができる。
また、 インタ一リーバ 1 0 0は、 上述したように、 遅延モードを示す動作モー ド情報 C B Fを入力すると、 アドレス制御を行うことによって、 見かけ上、 遅延 回路として機能することができる。 これについては、 後述する。
このようにすることによって、 復号装置 3としては、 考えられる繰り返し回数 の繰り返し復号を行うことが可能な数の要素復号器を連接して構成すれば、 任意 の繰り返し回数の繰り返し復号を行うことが可能となる。 例えば、 符号化装置 1 が先に図 6又は図 8に示した符号化装置 1， ， 1 ， ， であって、 2 0 0個の要素 復号器を連接して復号装置 3を構成した場合、 この復号装置 3は、 繰り返し回数 が最高で 1 0 0回の繰り返し復号を行うことができる。 この復号装置 3において、 繰り返し回数が 2 0回の繰り返し復号を行う場合には、 先頭から 4 0個目の要素 復号器は、 通常の軟出力復号処理及びィンターリーブ処理を行い、 残りの 1 60 個の要素復号器は、 少なく とも軟出力復号回路 90及びィン夕一リーバ 1 00が 要する処理時間と同時間の遅延を行う遅延モードの動作を行えばよい。
このように、 復号装置 3は、 複数の遅延モードを有し、 これらの遅延モードを 切り替えて用いることによって、 同一配線の L S Iからなる要素復号器 50を複 数連接するだけで、 全体の復号遅延を変化させることなく、 繰り返し回数を変更 した繰り返し復号を行うことが可能となり、 P C C C、 S CC C、 T T CM又は S C T CMといった任意の符号を、 所望の繰り返し回数で繰り返し復号すること が可能となる。
なお、 要素復号器 50は、 セレクタ 1 2 02のみで遅延モードを切り替えるので はなく、 例えば "4一 6" に示したように、 軟出力復号回路 9 0又はィン夕一リ ーバ 1 00を単体動作させるために、 動作モード情報 CB Fにより選択動作を行 うセレクタ 1 204， 1 2 07、 さらには付随的に、 セレクタ 1 203， 1 2 05, 1 2 0βといった複数のセレクタを利用することで、 多種の遅延モードを実現する ようにしてもよい。
4 - 8 次段情報生成機能
上述した制御回路 60及びィンタ一リーバ 1 00における制御回路 400に関 する特徴である。
複数の要素復号器を連接して復号装置 3を構成した場合、 各要素復号器には、 符号に関する各種情報が与えられる必要がある。 この各種情報としては、 終結情 報としての終結時刻及び終結ステ一ト、 消去情報としてのパンクチヤパターン、 及び、 フレームの先頭情報がある。 これらの情報を各要素復号器に対して与える ためには、 外部の制御回路等により必要な情報を生成することが考えられるが、 部品点数の増加や基板面積の増大を招くことになる。
そこで、 要素復号器 50は、 フレームの先頭情報及びインタ一リーブ長といつ た情報を把握することができるィンタ一リーバ 1 00を利用することによって、 次段の要素復号器に必要な情報を生成して出力する。 すなわち、 要素復号器 50 は、 上述したように、 制御回路 60によって、 静的な情報である終結位置情報 C NFTと、 終結期間情報 CNF Lと、 終結ステート情報 CNF Dと、 パンクチヤ 周期情報 CNE Lと、 パンクチヤパターン情報 CNE Pとを生成する。 そして、 要素復号器 50は、 制御回路 60により生成されるこれらの終結位置情報 CNF 丁と、 終結期間情報 CNF Lと、 終結ステート情報 CNFDと、 パンクチヤ周期 情報 CNE Lと、 パンクチヤパターン情報 CNE Pとがインターリ一バ 1 00に 対して入力されると、 インターリーバ 1 00における制御回路 400によって、 これらの情報に基づいて、 終結時刻情報 I GTと、 終結ステート情報 I GSと、 消去位置情報 I GEと、 インターリーバ無出力位置情報 I NOとを生成する。 そ して、 インターリーバ 1 00は、 制御回路 400による制御の下に、 制御回路 6 0から情報が入力されてからィン夕ーリーブ長分の時間の経過後に、 生成した終 結時刻情報 I GT、 終結ステート情報 I G S、 消去位置情報 I GE、 インターリ ーバ無出力位置情報 I NOを出力する。 また、 インターリーバ 1 00は、 セレク 夕 1 205から供給されるィン夕一リーブ開始位置信号 T I Sを、 インタ一リーブ 長分、 すなわち、 インターリーバ 1 00が要する処理時間と同時間だけ遅延させ て遅延ィンタ一リーブ閧始位置信号 I D Sを生成して出力する。
このようにすることによって、 要素復号器 50は、 生成した終結時刻情報 I G T、 終結ステート情報 I G S、 消去位置情報 I GE、 イン夕一リーバ無出力位置 情報 I NO、 及び、 遅延インタ一リーブ開始位置信号 I D Sを、 フレームの先頭 に同期させて出力することが容易に可能となる。
このように、 復号装置 3は、 各種情報を生成するための制御回路を外部に備え る必要がなく、 部品点数の削減を図ることができ、 P C C C、 S C C C、 TT C M又は S C T CMといった任意の符号を、 同一配線の L S Iからなる要素復号器 50を複数連接するだけで繰り返し復号することができる。
なお、 要素復号器 50は、 イン夕一リーバ 1 00における制御回路 400によ つて、 各種情報を生成してフレームの先頭に同期させて出力するのではなく、 ィ ンターリーブ閧始位置信号 T I L Sに同期させて各種情報を生成するようにして もよい。 すなわち、 復号装置 3は、 次段の要素復号器に必要な情報を前段の要素 復号器において生成するのではなく、 各要素復号器が終結情報及び消去情報とい つた各種情報を生成する制御回路を備え、 入力されたデータのフレームの先頭に 同期させて、 これらの情報を生成するようにしてもよい。 4 - 9 システム検証機能
上述したセレクタ 1 208， 1 2 0 1 20！。及び信号線 1 30に関する特徴 である。
要素復号器 50は、 例えば数百本といった膨大な数のピンを備えるものである。 そのため、 要素復号器 50を複数連接して復号装置 3を構成した場合には、 例え ばはんだ不良等に起因した導通不良の状態が起こりやすい。
そこで、 要素復号器 50は、 外部から入力される受信値 TR、 外部情報又はィ ンタ一リーブデータ TEXT、 消去情報 TER S、 事前確率情報消去情報 T E A P、 終結時刻情報 T TNP、 終結ステート情報 T TN S、 及び、 インタ一リーブ 開始位置信号 T I L Sのそれそれを伝送するための信号線を束ね外部へと通じる 信号線 1 30を備え、 この信号線 1 30によりスルー信号を伝送することによつ て、 導通検査といったシステムの検証を行う。
このとき、 要素復号器 50は、 制御回路 60により検証モード情報 C THRを 生成し、 この検証モード情報 C T HRに基づいて、 セレクタ 1 2 08， 1 20 1 20！。による選択動作を行わせることによって、 システムの検証を行うための 検証モードへの切り替えを行う。
具体的には、 セレクタ 1 208は、 上述したように、 検証モード情報 CTHRが 検証モ一ドを示すものであった場合には、 信号線 1 30により伝送されてくるス ルー信号を選択し、 遅延受信値 RNとして、 次段の要素復号器において受信値 R が入力される端子に出力する。
また、 セレクタ 1 2 09は、 上述したように、 検証モード情報 CTHRが検証モ 一ドを示すものであった場合には、 信号線 1 30により伝送されてくるスルー信 号を選択し、 軟出力 I NTとして、 次段の要素復号器において外部情報又はイン 夕一リーブデータ E X Tが入力される端子に出力する。
さらに、 セレクタ 1 20 ,。は、 上述したように、 検証モ一ド情報 C THRが検 証モ一ドを示すものであった場合には、 信号線 1 30により伝送されてくるスル 一信号を選択し、 次段終結時刻情報 TNPN、 次段終結ステート情報 TNSN、 次段消去位置情報 ER SN、 次段事前確率情報消去情報 E A PN、 及び、 次段ィ ンターリーブ開始位置信号 I L SNとして、 次段の要素復号器において終結時刻 情報 T N P、 終結ステート情報 T N S、 消去情報 T E R S、 事前確率情報消去情 報 T E A P、 及び、 インターリーブ開始位置信号 I L Sが入力される端子にそれ それ出力する。
このように、 復号装置 3は、 外部からの入力信号をそのまま外部に出力する機 能を有し、 検証モードの際にスル一信号を入出力することによって、 導通不良箇 所を容易に判別することができ、 ビン数が多い要素復号器を複数連接した場合で あっても、 容易にシステムの検証を行うことができ、 優れた利便を提供すること ができる。
5 . 軟出力復号回路に関する特徴
つぎに、 軟出力復号回路 9 0に関する特徴毎の説明を行う。 以下の特徴は、 軟 出力復号回路 9 0の機能として備えられるものであるが、 特徴の概念を明確化す るために、 適宜簡略化した図面を用いて説明する。
5— 1 符号情報の持たせ方
上述した符号情報生成回路 1 5 1に関する特徴である。 要素復号器 5 0は、 例 えば先に図 1 8乃至図 2 1に示した畳み込み符号化器といった任意の要素符号化 器による符号を、 符号に依らず同一の構成で軟出力復号することができるもので ある。 この目的を達成するために、 要素復号器 5 0は、 以下に示す 4つの特徴を 有する。
5 - 1 - 1 トレリス上の全枝の入出力パターンの算出
例えば、 先に図 1 8に示した畳み込み符号化器におけるトレリスは、 一例を図 2 3に示したように、 各ステートから次時刻におけるステートへと 2本のパスが 到達する構造であり、 全 3 2本の枝を有する構造を有するものとなる。 また、 先 に図 1 9に示した畳み込み符号化器におけるトレリスは、 一例を図 2 5に示した ように、 各ステ一トから次時刻におけるステ一トへと 4本のパスが到達する構造 であり、 全 3 2本の枝を有するものとなる。 さらに、 先に図 2 0に示した畳み込 み符号化器におけるトレリスは、 一例を図 2 7に示したように、 各ステートから 次時刻におけるステ一トへと 4本のパスが到達する構造であり、 全 3 2本の枝を 有するものとなる。 さらにまた、 先に図 2 1に示した畳み込み符号化器における トレリスは、 一例を図 2 9に示したように、 各ステートから次時刻におけるステ ートへと 4組のパラレルパスが到達する構造であり、 全 3 2本の枝を有するもの となる。 また、 これらの畳み込み符号化器は、 結線の仕方によりメモリ数が可変 となるが、 3 2本以下の枝を有する トレリスとなる。
そこで、 軟出力復号回路 9 0は、 トレリス上の枝の本数が所定の値以下となる ことに着目し、 符号構成を考慮せず、 トレリス上の枝を主体に考慮することによ つて、 全ての枝の入出力パターンを算出し、 この情報を対数尤度 I ァ及び対数軟 出力 I 入の算出の際に用いる。 具体的には、 軟出力復号回路 9 0は、 符号情報生 成回路 1 5 1によって、 トレリス上の全ての枝の入出力パターンを算出し、 この 情報を枝入出力情報 B I 0として、 I ァ分配回路 1 5 7及び軟出力算出回路 1 6 1に供給する。
なお、 枝入出力情報 B 1 0は、 対数尤度 I ひを算出するために、 遷移元のステ —卜から遷移先のステートへと、 時間軸に沿って算出される情報である。 すなわ ち、 枝入出力情報 B 1 0は、 遷移先のステートから見て入力される枝を基準とし た情報である。 一方、 軟出力復号回路 9 0においては、 対数尤度 1 ?を算出する ために、 遷移先のステートから遷移元のステートへと、 時間軸とは逆順に沿って 算出される枝入出力情報を算出する必要があるが、 これは、 I ァ分配回路 1 5 7 における枝入出力情報算出回路 2 2 3によって、 枝入出力情報 B I として算出さ れる。 すなわち、 枝入出力情報 B Iは、 遷移元のステートから見て出力していく 枝を基準とした情報である。
このようにすることによって、 要素復号器 5 0は、 所定の本数以下の枝を有す る任意のトレリス符号の復号を、 同一の構成で行うことができる。 すなわち、 通 常、 各符号構成に応じた固有のトレリスに基づいた復号を行う必要があるところ を、 要素復号器 5 0は、 トレリス上の枝に着目することによって、 符号構成に依 らず、 任意の符号の復号を行うことができる。 このとき、 要素復号器 5 0は、 要 素符号化器が非線形符号であった場合にも、 復号することができる。
なお、 ここでは、 3 2本以下の枝を有する トレリス構造となる符号の復号を行 う場合について説明したが、 要素復号器 5 0は、 この枝の本数に限定されるもの でないことはいうまでもない。 '
以下、 ここで示した手法における枝の番号付けとして、 3つの具体例を示す。 5 - 1 - 2 遷移元のステ一トと遷移先のステ一トとの間での番号付け
ポーゼンクラフト型の畳み込み符号化器においては、 遅延素子に対して時系列 にデータが保持されることから、 遷移先のステートが限定される。 具体的に説明 するために、 先に図 2 2に示した畳み込み符号化器を用いると、 遷移元のステ一 卜が " 0 0 0 0 " であつた場合には、 シフトレジスタ 2 0 1 3、 シフトレジスタ 2 0 1 2及びシフトレジスタ 2 0 1！の内容が、 次時刻ではシフトレジス夕 2 0 1 4、 シフトレジスタ 2 0 1 3及びシフトレジス夕 2 0 1 2の内容にそのまま移行するた め、 遷移先のステートは、 " 0 0 0 0 "、 " 0 0 0 1 " に限定される。 このよう に、 ボーゼンクラフト型の畳み込み符号化器においては、 メモリ数が決定された 時点で遷移先のステートが決定される。 そのため、 ポーゼンクラフト型の畳み込 み符号化器においては、 符号構成に依らず、 任意のステートと任意のステートと を結ぶ枝の有無を容易に求めることができる。
そこで、 軟出力復号回路 9 0は、 符号情報生成回路 1 5 1によって、 遷移元の ステ一トと遷移先のステ一トとを結ぶ枝に対して一意に番号付けを行う。 すなわ ち、 軟出力復号回路 9 0は、 ポーゼンクラフト型の畳み込み符号の復号を行う場 合には、 トレリスの一意性を利用した枝の番号付けを行う。 そして、 軟出力復号 回路 9 0は、 番号付けされた枝毎の入出力パターンを算出し、 この情報を時間軸 に沿って求められる枝入出力情報 B I 0として、 Iァ分配回路 1 5 7及び軟出力 算出回路 1 6 1に供給する。 また、 軟出力復号回路 9 0は、 Iァ分配回路 1 5 7 における枝入出力情報算出回路 2 2 3によって、 少なくともメモリ数情報 M N及 び枝入出力情報 B I 0に基づいて、 時間軸とは逆順に沿って求められる枝入出力 情報 B Iを算出し、 I ? 0用 Iァ分配回路 2 2 4 ,及び I ? 1用 Iァ分配回路 2 2 4 2に供給する。
具体的には、 軟出力復号回路 9 0は、 先に図 1 8に示した符号化率が " 1 / n " で表されるポーゼンクラフト型の畳み込み符号化器の復号を行う場合には、 符号情報生成回路 1 5 1によって、 例えば図 7 1に示すように、 メモリ数に応じ て各枝に対して一意に番号付けを行い、 時間軸に沿った枝入出力情報 B I 0を算 出する。 すなわち、 軟出力復号回路 9 0は、 符号情報生成回路 1 5 1によって、 メモリ数が " 4 " の畳み込み符号化器の復号を行う場合には、 同図 Aに示すよう に番号付けを行い、 メモリ数が "3" の畳み込み符号化器の復号を行う場合には、 同図 Bに示すように番号付けを行い、 メモリ数が "2" の畳み込み符号化器の復 号を行う場合には、 同図 Cに示すように番号付けを行い、 メモリ数が " 1" の畳 み込み符号化器の復号を行う場合には、 同図 Dに示すように番号付けを行う。 同 図においては、 例えば、 ステート番号が "0" のステートへと入力される 2本の 各枝に "0"， " 1 " の番号を付し、 ステート番号が " 1 " のステートへと入力 される 2本の各枝に "2" , "3" の番号を付している。
一方、 軟出力復号回路 90は、 枝入出力情報算出回路 2 23によって、 例えば 図 72に示すように、 メモリ数に応じて各枝に対して一意に番号付けを行い、 時 間軸とは逆順に沿った枝入出力情報 B Iを算出する。 すなわち、 軟出力復号回路 9 0は、 枝入出力情報算出回路 2 23によって、 メモリ数が "4" の畳み込み符 号化器の復号を行う場合には、 同図 Aに示すように番号付けを行い、 メモリ数が
"3" の畳み込み符号化器の復号を行う場合には、 同図 Bに示すように番号付け を行い、 メモリ数が "2" の畳み込み符号化器の復号を行う場合には、 同図 Cに 示すように番号付けを行い、 メモリ数が " 1 " の畳み込み符号化器の復号を行う 場合には、 同図 Dに示すように番号付けを行う。 同図においては、 例えば、 ステ ―ト番号が "0" のステートから出力していく 2本の各枝に "0" , " 1 " の番 号を付し、 ステート番号が "1 " のステートから出力していく 2本の各枝に
"2"， "3" の番号を付している。
また、 軟出力復号回路 90は、 先に図 1 9に示した符号化率が "2/3" で表 されるポーゼンクラフ ト型の畳み込み符号化器の復号を行う場合には、 符号情報 生成回路 1 5 1によって、 例えば図 73に示すように、 メモリ数に応じて各枝に 対して一意に番号付けを行い、 時間軸に沿った枝入出力情報 B I 0を算出する。 すなわち、 軟出力復号回路 90は、 符号情報生成回路 1 5 1によって、 メモリ数 が "3" の畳み込み符号化器の復号を行う場合には、 同図 Aに示すように番号付 けを行い、 メモリ数が "2" の畳み込み符号化器の復号を行う場合には、 同図 B に示すように番号付けを行う。 同図においては、 例えば、 ステート番号が "0" のステートへと入力される 4本の各枝に " 0"， " 1 " ， "2"， "3" の番号 を付し、 ステート番号が " 1 " のステートへと入力される 4本の各枝に "4"， "5" , "6"， " 7 " の番号を付している。
一方、 軟出力復号回路 9 0は、 枝入出力情報算出回路 2 23によって、 例えば 図 74に示すように、 メモリ数に応じて各枝に対して一意に番号付けを行い、 時 間軸とは逆順に沿った枝入出力情報 B Iを算出する。 すなわち、 軟出力復号回路 9 0は、 枝入出力情報算出回路 2 2 3によって、 メモリ数が "3" の畳み込み符 号化器の復号を行う場合には、 同図 Aに示すように番号付けを行い、 メモリ数が
"2" の畳み込み符号化器の復号を行う場合には、 同図 Bに示すように番号付け を行う。 同図においては、 例えば、 ステート番号が "0" のステートから出力し ていく 4本の各枝に " 0" , " 1 " , "2" , "3" の番号を付し、 ステート番 号が " 1 " のステートから出力していく 4本の各枝に " 4"， "5" ， "6"，
"7" の番号を付している。
このようにすることによって、 軟出力復号回路 9 0は、 符号構成に依らず、 枝 番号から、 遷移元のステ一トと遷移先のステ一トとを一意に把握することができ る。 したがって、 例えば、 あるステートの時にある入力がされたときの枝に対す る番号付けといった、 符号に依存した番号付けを行った場合には、 遷移元のステ —トと遷移先のステートとは、 一意に定まる必然性はないが、 軟出力復号回路 9 0は、 トレリスの一意性を利用して、 ステートに依存した枝の番号付けを行うこ とによって、 枝番号と入出力パターンとの関係が一意に定まることから、 簡易な 制御で復号を行うことができる。
なお、 この手法による枝の番号付けの具体例としては、 図 7 1乃至図 74に示 すものが挙げられるが、 遷移元のステ一トと遷移先のステ一トとを結ぶ枝に対し て一意に番号付けがされていれば、 具体的な番号は同図に示したものに限定され ることはない。
5 - 1 - 3 時間軸に沿った番号付け及び時間軸とは逆順に沿った番号付け 例えばマッシイ型といったポーゼンクラフト型の畳み込み符号化器以外のもの においては、 ポーゼンクラフト型の畳み込み符号化器のように、 遅延素子に対し て時系列にデータが保持されないことから、 遷移先のステートが限定されること はない。 具体的に説明するために、 先に図 2 6に示した畳み込み符号化器を用い ると、 遷移元のステートが " 000 " であった場合には、 次時刻におけるシフ ト レジスタ 2 0 5 の内容は、 前時刻におけるシフトレジス夕 2 0 5 2の内容がその まま移行したものではなく、 また、 次時刻におけるシフ トレジス夕 2 0 5 2の内容 は、 前時刻におけるシフトレジス夕 2 0 5 の内容がそのまま移行したものではな い。 そのため、 遷移先のステートは、 メモリ数毎には限定されず、 符号構成に応 じて多様となる。
そこで、 軟出力復号回路 9 0は、 符号情報生成回路 1 5 1によって、 遷移先の ステートから見て入力される枝を基準とした番号付けを行うとともに、 番号付け された枝毎の入出力パターンを算出し、 この情報を、 時間軸に沿って求められる 枝入出力情報 B I 0として、 Iァ分配回路 1 5 7及び軟出力算出回路 1 6 1に供 給する。 そして、 軟出力復号回路 9 0は、 Iひ算出回路 1 5 8における制御信号 生成回路 2 4 0によって、 符号構成に基づいて遷移元のステ一トを別途算出し、 制御信号 P S Tとして加算比較選択回路 2 4 2に供給する。 また、 軟出力復号回 路 9 0は、 Iァ分配回路 1 5 7における枝入出力情報算出回路 2 2 3によって、 少なくとも各時刻における出力に影響を与える生成行列情報 C Gに基づいて、 遷 移元のステートから見て出力していく枝を基準とした番号付けを行うとともに、 番号付けされた枝毎の入出力パターンを算出し、 この情報を、 時間軸とは逆順に 沿って求められる枝入出力情報 B Iとして、 I ? 0用 Iァ分配回路 2 2 4 ,及び I ? 1用 Iァ分配回路 2 2 4 2に供給する。 そして、 軟出力復号回路 9 0は、 I ?算 出回路 1 5 9における制御信号生成回路 2 8 0によって、 符号構成に基づいて遷 移先のステ一トを別途算出し、 制御信号 N S Tとして I ? 0用加算比較選択回路 2 8 1及び I ? 1用加算比較選択回路 2 8 2に供給する。
具体的には、 軟出力復号回路 9 0は、 先に図 2 0に示した符号化率が " 2 / 3 " で表されるマッシイ型の畳み込み符号化器の復号を行う場合には、 符号情報 生成回路 1 5 1によって、 例えば図 7 5に示すように、 メモリ数に応じて各枝に 対する番号付けを行い、 時間軸に沿った枝入出力情報 B I 0を算出する。 すなわ ち、 軟出力復号回路 9 0は、 符号情報生成回路 1 5 1によって、 メモリ数が " 3 " の畳み込み符号化器の復号を行う場合には、 同図 Aに示すように番号付け を行い、 メモリ数が " 2 " の畳み込み符号化器の復号を行う場合には、 同図 Bに 示すように番号付けを行う。 同図においては、 例えば、 ステート番号が " 0 " の ステートへと入力される 4本の各枝に " 0 " , " 1 " , "2" ， "3" の番号を 付し、 ステート番号が " 1" のステートへと入力される 4本の各枝に "4" ， "5" , "6" , "7" の番号を付している。 なお、 ここでは、 各ステートに入 力される 4本の枝に対する番号付けの手法の具体例については詳述しないが、 軟 出力復号回路 90は、 例えば、 入力パターンの情報と、 必要に応じて遷移元のス テートの情報とを用いて、 各枝に対する固有の番号付けを行うことができる。 一方、 軟出力復号回路 90は、 枝入出力情報算出回路 2 23によって、 例えば 図 76に示すように、 メモリ数に応じて各枝に対する番号付けを行い、 時間軸と は逆順に沿った枝入出力情報 B Iを算出する。 すなわち、 軟出力復号回路 90は、 枝入出力情報算出回路 2 23によって、 メモリ数が "3" の畳み込み符号化器の 復号を行う場合には、 同図 Aに示すように番号付けを行い、 メモリ数が " 2" の 畳み込み符号化器の復号を行う場合には、 同図 Bに示すように番号付けを行う。 同図においては、 例えば、 ステート番号が "0" のステートから出力していく 4 本の各枝に " 0"， " 1 " , "2" , "3" の番号を付し、 ステート番号が " 1 " のステートから出力していく 4本の各枝に " 4" , "5"， "6"，
"7" の番号を付している。 なお、 ここでは、 各ステートに入力される 4本の枝 に対する番号付けの手法の具体例については詳述しないが、 軟出力復号回路 90 は、 例えば入力パターンの情報のみを用いて、 各枝に対する固有の番号付けを行 うことができる。
このように、 軟出力復号回路 90は、 各ステート毎に、 時間軸に沿った番号付 けと、 時間軸とは逆順に沿った番号付けとを分けて行い、 入出力パターンを算出 するとともに、 符号構成に基づいて遷移元のステ一ト及び遷移先のステートを算 出する。 このようにすることによって、 軟出力復号回路 9 0は、 要素符号のパラ メ一夕により トレリスの形状が変化するマツシィ型の畳み込み符号であっても、 復号することが可能となる。
なお、 この手法による枝の番号付けの具体例としては、 図 7 5及び図 76に示 すものが挙げられるが、 具体的な番号は同図に示したものに限定されることはな い。 また、 ここでは、 マッシイ型の畳み込み符号化器の復号を行う場合について 説明したが、 この手法は、 マッシイ型の畳み込み符号以外の非線形符号を含む任 意の符号に適用できるものである。 勿論、 この手法は、 ポーゼンクラフト型の畳 み込み符号にも適用できるものである。
5 - 1 -4 トレリス全体の一意性に基づく番号付け
符号における入力ビット数がメモリ数以下の場合には、 トレリス上における各 ステートから次時刻における全てのステ一トへとパスが到達するトレリス構造と なる場合がある。 すなわち、 トレリスが、 各ステートから次時刻における全ての ステートへとパスが到達する構造を有する場合には、 符号構成に依らず、 一意に 遷移元のステート番号と遷移先のステート番号とを把握することができる。 そこで、 軟出力復号回路 90は、 符号情報生成回路 1 5 1によって、 トレリス 全体の構造の一意性に基づいて、 当該トレリス全体を考慮した全ての枝に対する 番号付けを行う。 そして、 軟出力復号回路 90は、 番号付けされた枝毎の入出力 パターンを算出し、 この情報を時間軸に沿って求められる枝入出力情報 B I 0と して、 I ァ分配回路 1 57及び軟出力算出回路 1 6 1に供給する。 また、 軟出力 復号回路 9 0は、 Iァ分配回路 1 57における枝入出力情報算出回路 2 23によ つて、 少なくともメモリ数情報 MN及び枝入出力情報 B I 0に基づいて、 時間軸 とは逆順に沿って求められる枝入出力情報 B Iを算出し、 I ? 0用 Iァ分配回路 2 24 i及び I ? 1用 Iァ分配回路 2242に供給する。
具体的には、 軟出力復号回路 90は、 先に図 2 1に示した符号化率が " 3/ 3" で表されるマッシイ型の畳み込み符号化器の復号を行う場合には、 符号情報 生成回路 1 5 1によって、 例えば図 77に示すように、 メモリ数に応じて各枝に 対して一意に番号付けを行い、 時間軸に沿った枝入出力情報 B I 0を算出する。 すなわち、 軟出力復号回路 90は、 符号情報生成回路 1 5 1によって、 メモリ数 が "2" の畳み込み符号化器の復号を行う場合には、 同図 Aに示すように番号付 けを行い、 メモリ数が "1 " の畳み込み符号化器の復号を行う場合には、 同図 B に示すように番号付けを行う。 同図 Aにおいては、 例えば、 ステート番号が "0" のステートへと入力される 8本の各枝を 2本ずつ束ねて得られる 4組の各 枝に " 0， 1"， "2 , 3" , "4， 5" , "6， 7" の番号を付し、 ステート 番号が " 1 " のステートへと入力される 8本の各枝を 2本ずつ束ねて得られる 4 組の各枝に " 8， 9 "， " 1 0， 1 1 "， "1 2 , 1 3"， " 1 4， 1 5，， の番 号を付している。 なお、 ここでは、 各ステートに入力される複数組の枝に対する 番号付けの手法、 及び、 1組の枝における各パラレルパスに対する番号付けの手 法の具体例については詳述しないが、 軟出力復号回路 9 0は、 例えば、 生成行列 情報 C Gに基づく場合分けを行い、 各場合において、 入力パターンの情報と遷移 元のステートの情報とを用いることによって、 各枝に対する固有の番号付けを行 うことができる。
一方、 軟出力復号回路 9 0は、 枝入出力情報算出回路 2 23によって、 例えば 図 78に示すように、 メモリ数に応じて各枝に対して一意に番号付けを行い、 時 間軸とは逆順に沿った枝入出力情報 B Iを算出する。 すなわち、 軟出力復号回路 90は、 枝入出力情報算出回路 2 23によって、 メモリ数が "2" の畳み込み符 号化器の復号を行う場合には、 同図 Aに示すように番号付けを行い、 メモリ数が " 1 " の畳み込み符号化器の復号を行う場合には、 同図 Bに示すように番号付け を行う。 同図 Aにおいては、 例えば、 ステート番号が "0" のステートから出力 していく 8本の各枝を 2本ずつ束ねて得られる 4組の各枝に " 0 , 1 " ， "2， 3" ， "4， 5" ， "6， 7" の番号を付し、 ステート番号が "1 " のステート から出力していく 8本の各枝を 2本ずつ束ねて得られる 4組の各枝に "8 , 9" ， " 1 0， 1 1" , " 1 2 , 1 3" , " 1 4 , 1 5" の番号を付している。 なお、 ここでは、 各ステートに入力される複数組の枝に対する番号付けの手法、 及び、 1組の枝における各パラレルパスに対する番号付けの手法の具体例については詳 述しないが、 軟出力復号回路 90は、 例えば、 生成行列情報 CGに基づく場合分 けを行い、 各場合において、 入力パターンの情報と遷移元のステートの情報とを 用いることによって、 各枝に対する固有の番号付けを行うことができる。
このように、 軟出力復号回路 90は、 トレリスが、 各ステートから次時刻にお ける全てのステ一トへとパスが到達するトレリス構造を有する場合には、 当該ト レリス全体の構造の一意性に基づいて、 全ての枝に対する番号付けを行うことに よって、 符号構成に依らず、 枝番号から、 遷移元のステートと遷移先のステート とを一意に把握することができる。 したがって、 軟出力復号回路 90は、 一意に 遷移元のステート番号と遷移先のステート番号とを把握でき、 簡易な制御で復号 を行うことができる。 なお、 この手法による枝の番号付けの具体例としては、 図 7 7及び図 78に示 すものが挙げられるが、 遷移元のステ一トと遷移先のステートとを結ぶ枝に対し て一意に番号付けがされていれば、 具体的な番号は同図に示したものに限定され ることはない。
5 - 2 終結情報の入力方法
上述した終結情報生成回路 1 53に関する特徴である。 P C C C、 S C C C、 T T CM及び S C T CMによる符号を繰り返し復号する場合には、 終結処理が必 須となる。 そこで、 要素復号器 50は、 以下に示す 2つの手法により終結情報を 生成する。
5 - 2 - 1 入力ビッ ト数分の情報の終結期間分の入力
上述したように、 ポーゼンクラフ ト型の畳み込み符号化器においては、 遷移先 のステートが限定される。 そこで、 軟出力復号回路 9 0は、 上述したように、 ボ ーゼンクラフ ト型の畳み込み符号を終結する場合には、 終結情報として、 畳み込 み符号化器に対する入力ビッ ト数分の情報を終結期間分だけ入力することによつ て、 終結ステートを明示する。
具体的には、 入力ビッ ト数が "1 " であり、 メモリ数が "2" のポーゼンクラ フ ト型の畳み込み符号化器による符号を "00" で表されるステートへ終結する 場合には、 軟出力復号回路 90は、 終結情報生成回路 1 53によって、 例えば図 79に示すように、 入力ビッ ト数分である 1ビッ トの " 0" を終結ステート情報 T SMとして 1タイムスロッ トで生成し、 メモリ数分である 2タイムスロッ ト分 だけ終結ステート情報 T SMを生成することによって、 "00" という終結ステ 一トを明示することができる。
このようにすることによって、 要素復号器 50は、 符号化率が k/nで表され る任意のポーゼンクラフ ト型の畳み込み符号の終結処理を行うことができる。 要 素復号器 50は、 終結情報を入力するためのピンを最小限に抑えた構成とするこ とができ、 例えば終結パターンが長くなり連続した終結処理が必要な場合にも、 終結情報を適切に生成することができ、 終結情報の入力の不整合を回避すること ができる。
5 - 2 - 2 終^ステ一トを示す ϋ報の 1タイムスロ ヅ トでの入力 上述したように、 例えばマツシィ型の畳み込み符号化器といったポーゼンクラ フ ト型の畳み込み符号化器以外の要素符号化器においては、 ポーゼンクラフ ト型 の畳み込み符号化器のように、 遷移先のステートが限定されることはない。 その ため、 ボーゼンクラフ ト型の畳み込み符号以外の符号を終結する場合には、 終結 情報として、 入力ビッ ト数分の情報を終結期間分だけ入力することはできない。 そこで、 軟出力復号回路 9 0は、 上述したように、 終結情報として、 終結ステ ―トを示す情報を 1タイムスロッ トで入力することによって、 終結ステ一トを明 示する。
具体的には、 入力ビッ ト数が " 1 " であり、 メモリ数が " 2 " のマッシイ型の 畳み込み符号化器による符号を " 0 0 " で表されるステートへ終結する場合には、 軟出力復号回路 9 0は、 終結情報生成回路 1 5 3によって、 例えば図 8 0に示す ように、 終結ステートを示す 2 ビッ トの " 0 0 " を終結ステート情報 T S Mとし て 1タイムスロッ トで生成することによって、 " 0 0 " という終結ステートを明 示することができる。
このようにすることによって、 要素復号器 5 0は、 符号構成に応じて トレリス の構造が変化するマッシイ型の畳み込み符号を含むいかなる トレリス符号であつ ても終結処理を行うことができる。 勿論、 要素復号器 5 0は、 この手法を用いて、 ポーゼンクラフ ト型の畳み込み符号の終結処理を行うこともできる。 また、 この 手法は、 例えばいわゆるビタビ復号といった軟出力復号以外の復号にも適用可能 なものである。
5 - 3 消去位置の処理
上述した受信値及び事前確率情報選択回路 1 5 4に関する特徴である。
軟出力復号においては、 通常、 少なく とも対数尤度 I ァの算出時まで、 パンク チヤ等により符号出力が存在しない位置を示す情報を別途保持しておく必要があ り、 この情報を保持する記憶回路を備える等の対処が必要であった。
そこで、 軟出力復号回路 9 0は、 上述したように、 受信値及び事前確率情報選 択回路 1 5 4によって、 内部消去情報生成回路 1 5 2から供給される内部消去位 置情報 I E R Sに基づいて、 符号出力が存在しない位置を尤度が " 0 " のシンポ ルに置き換える。 すなわち、 軟出力復号回路 9 0は、 符号出力が存在しない位置 に相当するビヅ トが "0" であるか " 1 " であるかの確率が " 1/2" であるも のとすることによって、 復号動作に影響を与えることなく、 消去されていること に等価な状況を生成する。
このようにすることによって、 要素復号器 50は、 符号出力が存在しない位置 を示す情報を保持する記憶回路を別途備える必要がないことから、 回路規模の削 減を図ることができる。
5 -4 対数尤度 Iァの算出及び分配
上述した Iァ箅出回路 1 56及び Iァ分配回路 1 57に関する特徴である。 上 述したように、 要素復号器 50は、 例えば先に図 1 8乃至図 2 1に示した畳み込 み符号化器といった任意の要素符号化器による符号を、 符号に依らず同一の構成 で軟出力復号することができるものである。 この目的を達成するために、 要素復 号器 50は、 対数尤度 Iァの算出及び分配に関し、 以下に示す 4つの特徴を有す る。
5 -4 - 1 全入出力パターン分の対数尤度 I yの算出 .分配
軟出力復号回路 90は、 任意の符号の復号を実現するために、 Iァ箅出回路 1 56によって、 あり得る全ての入出力パターン分の対数尤度 Iァを算出し、 Iァ 分配回路 1 57によって、 符号構成に応じて決定される入出力パ夕一ンに応じて 分配する。
ここで、 先に図 1 8乃至図 2 1に示した畳み込み符号化器を復号する場合につ いて考える。 これらの各畳み込み符号化器におけるトレリスは、 32本以下の枝 を有する構造となり、 多くとも 32通りの入出力パターンを有するものとなる。 そこで、 軟出力復号回路 9 0は、 図 8 1に概略を示すように、 Iァ算出回路 1 5 6における情報 ·符号 Iァ算出回路 2 2 1によって、 32通りの入出力パターン の全てを算出する。 なお、 同図において、 "Iァ （00/000 ) " は、 要素符 号化器における入力デ一夕/出力デ一夕が "00/000 " である枝に対応する 対数尤度 Iァを示している。 そして、 軟出力復号回路 9 0は、 符号構成に応じて 決定される入出力パターンに応じて、 上述した Iァ分配回路 1 57における Iひ 用 Iァ分配回路 2 243s I ? 0用 Iァ分配回路 2 24 i又は I ? 1用 Iァ分配回 路 2 242のそれそれに相当する 32個のセレクタ 52 0 5202, · · · ， 5 2 032のそれそれによつて、 3 2通りの対数尤度 Iァ （ 00/000 ) ， Iァ ( 0 1 /000 ) ， · · · ， I ァ （ 1 1/ 1 1 1 ) の中から一の対数尤度 Iァを 選択し、 選択されて得られた 3 2通りの対数尤度 Iァに対して所定の処理を施し た後、 各枝番号 0， 1， · · · ， 3 1に相当する対数尤度 Iァ （0) ， Iァ ( 1 ) ， . . . ， 1ァ （3 1 ) として分配して出力する。
このようにすることによって、 要素復号器 50は、 所定の本数以下の枝を有す る任意のトレリス符号の復号を、 同一の構成で行うことができる。 特に、 この手 法は、 入出力パターンが少なく、 トレリス上の枝の本数が多い場合には有効なも のとなる。
5 -4 - 2 少なくとも一部の入出力パターン分の対数尤度 Iァの算出 ·分配 ところで、 "5— 4— 1 " に示した手法の場合、 Iァ分配回路 1 57における Iひ用 Iァ分配回路 2 243、 I ? 0用 Iァ分配回路 2 24！又は I ? 1用 Iァ分 配回路 2 242は、 32通りの信号から一の信号を選択する、 すなわち、 32対 1 の選択を行うセレクタを少なくとも 32個有することになり、 回路規模が膨大な ものとなる可能性がある。
そこで、 軟出力復号回路 9 0は、 Iァ算出回路 1 5 6によって、 32通りの入 出力パターンの全てを算出するのではなく、 少なくとも一部の入出力パターン分 の対数尤度 Iァを算出し、 Iァ分配回路 1 57によって、 所望の対数尤度 Iァを 選択した後、 選択した各対数尤度 Iァを加算する。
具体的に説明するために、 ここでも、 先に図 1 8乃至図 2 1に示した畳み込み 符号化器を復号する場合について考える。 この場合、 図 1 8に示した畳み込み符 号化器は、 多くとも 1 6通りの入出力パターンを有し、 図 1 9に示した畳み込み 符号化器は、 多くとも 32通りの入出力パターンを有し、 図 2 0に示した畳み込 み符号化器は、 多くとも 8通りの入出力パターンを有し、 図 2 1に示した畳み込 み符号化器は、 多くとも 1 6通りの入出力パターンを有する。 ここで、 最も入出 力パターンが多い図 1 9に示した畳み込み符号化器は、 多くとも 4通りの入力パ ターンと、 多くとも 8通りの出力パターンを有する。 そこで、 軟出力復号回路 9 0は、 図 8 2に概略を示すように、 Iァ算出回路 1 56における情報 '符号 Iァ 算出回路 2 2 1によって、 4通りの入力パターンと、 8通りの出力パターンとに 応じた対数尤度 I ァを算出する。 そして、 軟出力復号回路 9 0は、 符号構成に応 じて決定される入出力パターンに応じて、 I ァ分配回路 1 5 7におけるセレクタ 5 3 0 ,によって、 4通りの入力パターンに対応する 4つの対数尤度 I ァの中から 一の対数尤度 I ァを選択するとともに、 I ァ分配回路 1 5 7におけるセレクタ 5 3 0 2によって、 8通りの入力パターンに対応する 8個の対数尤度 I ァの中から一 の対数尤度 I ァを選択し、 I ァ分配回路 1 5 7における加算器 5 3 1によって、 選択されて得られた 2つの対数尤度 I ァを加算し、 所定の処理を施した後、 枝番 号に相当する対数尤度 I ァとして分配して出力する。 I ァ分配回路 1 5 7は、 こ のような 2つのセレクタ 5 3 0 5 3 0 2と、 加算器 5 3 1 とを有する回路を多 く とも 3 2個有することによって、 上述した I ひ用 I ァ分配回路 2 2 4 3、 I β 0 用 I ァ分配回路 2 2 4 ,又は I ? 1用 I ァ分配回路 2 2 4 2のそれそれを構成する。 このようにすることによって、 要素復号器 5 0は、 3 2対 1の選択を行うセレ クタといった回路規模が膨大なセレクタを備える必要がなく、 4対 1の選択及び 8対 1の選択を行うセレクタといった回路規模が少ないセレクタと加算器とを備 えればよく、 少ない回路規模で、 所定の本数以下の枝を有する任意のトレリス符 号の復号を、 同一の構成で行うことができる。 特に、 この手法は、 トレリス上の 枝の本数に対して入出力パターンが多い場合には有効なものとなる。 また、 この 手法は、 例えば、 符号化装置 1が T T C M又は S C T C Mによる符号化を行うも のであった場合や、 符号化装置 1における入力データ及び出力デ一夕をシンボル 単位で復号する場合等、 入力ビッ ト及び出力ビッ トをビッ ト単位で分離すること ができない場合には、 極めて有効なものとなる。
5 - 4 - 3 全入出力パターン分の対数尤度 I ァに対する 1時刻毎の正規化
L 0 g— B C J Rアルゴリズムにおいては、 一般に、 対数尤度同士の差分値の みが結果に影響し、 対数尤度の値が大きいものほど重要度が高い。
しかしながら、 対数尤度 I ァは、 算出される過程において、 時刻の経過ととも に値の分布に偏りを生じ、 一定時間の経過後には、 対数尤度 I ァを算出する系が 表現可能な値の範囲を超過してしまうことがある。
例えば、 対数尤度 I ァをハードウェアのように正値のみを扱う系により算出す る場合には、 対数尤度 I ァの値は、 徐々に増大していき、 一定時間の経過後には、 ハードウェアが表現可能な値の範囲を超過してしまう。 また、 対数尤度 Iァを浮 動小数点演算を行う系のように負値のみを扱う系により算出する場合を考えると、 この場合には、 対数尤度 Iァの値は、 徐々に減少していき、 一定時間の経過後に は、 ソフトゥヱァとして表現可能な値の範囲を超過してしまう。 このように、 対 数尤度 Iァが表現可能な値の範囲を超過してしまい、 当該表現可能な値の範囲を 超過した対数尤度 Iァは、 クリップされることになる。
そこで、 軟出力復号回路 90は、 対数尤度 Iァがクリッブされ、 適切な対数尤 度同士の差分を表現することが困難となることを回避するために、 対数尤度 Iァ の分布の偏りを是正するための正規化を行う。
具体的には、 軟出力復号回路 90は、 "5— 4一 1 " に示した手法によりあり 得る全ての入出力パターン分の対数尤度 Iァを算出する場合には、 以下のような 正規化を行う。 すなわち、 軟出力復号回路 90は、 Iァ算出回路 1 56における Iァ正規化回路 222によって、 情報 ·符号 Iァ算出回路 22 1により算出され た複数の対数尤度 Iァ （00/000) ， Iァ （0 1/000) ， · · · , I 7 ( 1 1/1 1 1 ) のうち、 確率ァが最大値を有するものに対応する対数尤度 Iァ を、 とり得る確率の最大値に対応する対数尤度に合わせるように、 各対数尤度 I ァ （00/000) , Iァ （0 1/000) ， · · ·， Iァ （ 1 1/1 1 1 ) に 対して所定の演算を施す。
具体的には、 軟出力復号回路 90は、 要素復号器 50が対数尤度を負値として 扱う場合、 すなわち、 上述した定数 s g nが "+ 1 " の場合には、 図 83に概略 を示すように、 Iァ算出回路 1 56における Iァ正規化回路 222によって、 情 報 '符号 Iァ算出回路 22 1により算出された複数の対数尤度 Iァ （00/00 0) , Iァ （0 1/000) ， . . · ， Iァ （ 1 1/1 1 1 ) のうち、 最大値を 有するものを、 要素復号器 50が表現可能な最大値に合わせるように、 複数の対 数尤度 Iァ （00/000) ， Iァ （0 1/000) ， · · ·， Iァ （ 1 1/1 1 1 ) のそれそれに対して所定の値を加算する。
例えば、 1ァ正規化回路 222は、 ある時刻に算出された複数の対数尤度 Iァ ( 00/000 ) , Iァ （01/000) ， · · .， Iァ （ 1 1/1 1 1) 力 それそれ、 図 84 Aに示す分布を呈しているものとしたとき、 同図 Bに示すよう に、 これらの対数尤度 Iァ （00/000) ， Iァ （0 1/000) ， · · · ， Iァ （ 1 1 / 1 1 1 ) のうち、 最大値であるプロヅ ト Xで示す対数尤度 Iァ （ 1 1/1 1 1 ) を "0" とするように、 複数の対数尤度 Iァ （00/000) ， I ァ （0 1/000) ， · · ·， ；[ァ （ 1 1/1 1 1 ) のそれそれに対して所定の 値を加算する。
また、 軟出力復号回路 90は、 要素復号器 50が対数尤度を正値として扱う場 合、 すなわち、 上述した定数 s gnが "一 1" の場合には、 Iァ算出回路 1 56 における Iァ正規化回路 222によって、 情報 '符号 Iァ算出回路 22 1により 算出された複数の対数尤度 Iァ （00/000) ， Iァ （01/000) ， · ·
· ， Iァ （ 1 1/1 1 1 ) のうち、 最小値を有するものを、 要素復号器 50が表 現可能な最小値に合わせるように、 複数の対数尤度 Iァ （ 00/000 ) , Iァ
(0 1/000) ， · · · ， ：[ ァ （ 1 1/1 1 1 ) のそれそれから所定の値を減 算する。
例えば、 Iァ正規化回路 222は、 ある時刻に算出された複数の対数尤度 Iァ ( 00/000 ) , Iァ （01/000) , . . · , I 7 ( 1 1/1 1 1) が、 それそれ、 図 85 Aに示す分布を呈しているものとしたとき、 同図 Bに示すよう に、 これらの対数尤度 Iァ （00/000) ， Iァ （0 1/000) , · · · , Iァ （ 1 1 /1 1 1 ) のうち、 最小値であるプロット〇で示す対数尤度 Iァ （0 0/000 ) を "0" とするように、 複数の対数尤度 Iァ （00/000) ， I ァ （0 1/000) , · · ·， ：[ ァ （ 1 1/1 1 1 ) のそれそれから所定の値を 減算する。
軟出力復号回路 90は、 Iァ正規化回路 222によって、 このような正規化を 行った後、 必要なダイナミックレンジに応じてクリッピングを行い、 対数尤度 G A, GB 0 , GB 1として Iァ分配回路 1 57に供給する。
要素復号器 50は、 Iァ正規化回路 222によって、 1時刻毎にこのような正 規化を行うことで、 Iァ算出回路 1 56から Iァ分配回路 1 57へと供給される 対数尤度 GA, GB O , GB 1のビット数を削減することができる。 また、 要素 復号器 50は、 値が大きく重要度の高い対数尤度がクリップされる事態を招くこ とがなく、 適切な対数尤度同士の差分を表現することが可能となり、 高精度の復 号を行うことができる。
なお、 要素復号器 5 0は、 Iァ正規化回路 2 2 2を必ずしも Iァ算出回路 1 5 6の内部に備える必要はない。 例えば、 要素復号器 5 0は、 Iァ分配回路 1 5 7 の後段に Iァ正規化回路 2 2 2を設けるようにしてもよい。 勿論、 この手法は、 任意の符号の復号を実現する場合のみならず、 固定符号を復号する場合にも有効 なものである。
5 - 4 - 4 少なくとも一部の入出力パターン分の対数尤度 Iァに対する正規 lb
軟出力復号回路 9 0は、 " 5— 4一 2 " に示した手法により少なくとも一部の 入出力パターン分の対数尤度 Iァを算出する場合には、 以下のような正規化を行 う。 すなわち、 軟出力復号回路 9 0は、 Iァ算出回路 1 5 6における I ァ正規化 回路 2 2 2によって、 情報 ·符号 Iァ算出回路 2 2 1により算出された入力パ夕 —ンに応じた複数の対数尤度 Iァのうち、 確率ァが最大値を有するものに対応す る対数尤度 Iァを、 とり得る確率の最大値に対応する対数尤度に合わせるように、 各対数尤度 Iァに対して所定の演算を施す。
具体的には、 軟出力復号回路 9 0は、 要素復号器 5 0が対数尤度を負値として 扱う場合、 すなわち、 上述した定数 s g nが " + 1 " の場合には、 図 8 6に概略 を示すように、 Iァ算出回路 1 5 6における Iァ正規化回路 2 2 2によって、 情 報 ·符号 Iァ算出回路 2 2 1により算出された入力パターンに応じた複数の対数 尤度 Iァのうち、 最大値を有するものを、 要素復号器 5 0が表現可能な最大値に 合わせるように、 複数の対数尤度 Iァのそれそれに対して所定の値を加算すると ともに、 情報 '符号 Iァ算出回路 2 2 1により算出された出力パターンに応じた 複数の対数尤度 Iァのうち、 最大値を有するものを、 要素復号器 5 0が表現可能 な最大値に合わせるように、 複数の対数尤度 Iァのそれそれに対して所定の値を 加算し、 正規化を行う。
また、 軟出力復号回路 9 0は、 要素復号器 5 0が対数尤度を正値として扱う場 合、 すなわち、 上述した定数 s g nが "― 1 " の場合には、 Iァ算出回路 1 5 6 における Iァ正規化回路 2 2 2によって、 情報 '符号 Iァ算出回路 2 2 1により 算出された入力パターンに応じた複数の対数尤度 Iァのうち、 最小値を有するも のを、 要素復号器 5 0が表現可能な最小値に合わせるように、 複数の対数尤度 I ァのそれそれに対して所定の値を加算するとともに、 情報 ·符号 Iァ算出回路 2 2 1により算出された出力パターンに応 た複数の対数尤度 I yのうち、 最小値 を有するものを、 要素復号器 5 0が表現可能な最小値に合わせるように、 複数の 対数尤度 Iァのそれそれに対して所定の値を加算し、 正規化を行う。
すなわち、 軟出力復号回路 9 0は、 入力パターンに応じた対数尤度 Iァと、 出 力パターンに応じた対数尤度 Iァとに対して、 それそれ、 正規化を行う。
軟出力復号回路 9 0は、 Iァ正規化回路 2 2 2によって、 このような正規化を 行った後、 必要なダイナミックレンジに応じてクリッピングを行い、 対数尤度 G A , G B O , G B 1として Iァ分配回路 1 5 7に供給する。
要素復号器 5 0は、 Iァ正規化回路 2 2 2によって、 1時刻毎にこのような正 規化を行うことで、 最大値又は最小値を有する対数尤度 Iァを探索する規模を小 さくすることができ、 処理の高速化及び回路規模の削減を図ることができる。 そ して、 要素復号器 5 0は、 Iァ算出回路 1 5 6から Iァ分配回路 1 5 7へと供給 される対数尤度 G A , G B 0 ， G B 1のビット数を削減することができ、 値が大 きく重要度の高い対数尤度がクリッブされる事態を招くことがなく、 適切な対数 尤度同士の差分を表現することが可能となり、 高精度の復号を行うことができる ただし、 この場合、 符号構成によっては、 最終的な対数尤度 Iァの最大値又は 最小値が、 要素復号器 5 0が表現可能な最大値又は最小値に一致するとは限らな いが、 全ての入出力パターンが現れる場合には、 " 5— 4— 3 " に示した手法に よる正規化と同等になることから、 性能が劣化することはない。
なお、 要素復号器 5 0は、 この場合においても、 Iァ正規化回路 2 2 2を必ず しも Iァ算出回路 1 5 6の内部に備える必要はない。
5 - 5 対数尤度 I ひ， I ?の算出
上述した I ひ算出回路 1 5 8及び I /5算出回路 1 5 9に関する特徴である。 ま た、 特徴によっては、 Iァ分配回路 1 5 7に関するものもある。 要素復号器 5 0 は、 対数尤度 I ひ， I ?を算出するにあたって、 以下に示す 9つの特徴を有する。
5 - 5 - 1 対数尤度 I αと対数尤度 I yとの和の算出
軟出力復号において、 対数軟出力 I λを算出する際には、 上式 （5 5 ) に示し たように、 対数尤度 I ひと対数尤度 I ァとの和を予め求める必要がある。 すなわ ち、 軟出力復号においては、 通常、 対数軟出力 I 入を算出するために、 対数尤度 I aと対数尤度 I ァとの和を算出する回路を別途備える必要がある。 そのため、 対数軟出力 I λを算出する回路の規模が増大する虞がある。
そこで、 軟出力復号回路 9 0は、 対数尤度 I ひを算出する過程で求められる対 数尤度 I ひと対数尤度 I ァとの和 I ひ + I ァを、 対数軟出力 I 人の算出に流用す る。 具体的には、 軟出力復号回路 9 0は、 上述したように、 I α算出回路 1 5 8 によって、 算出した対数尤度 I ひをそのまま出力するのではなく、 算出した対数 尤度 I ひ と対数尤度 I ァとの和を出力する。 すなわち、 I ひ算出回路 1 5 8は、 加算比較選択回路 2 4 1 , 2 4 2により対数尤度 I ひを算出する過程で求められ る対数尤度 I ひと対数尤度 I ァとの和 I ひ + 1 ァを出力する。
このようにすることによって、 要素復号器 5 0は、 対数軟出力 Ι λを算出する ために必要となる対数尤度 I ひと対数尤度 I Ίとの和を算出する回路を備える必 要がなくなり、 回路規模の削減を図ることができる。
5 - 5 - 2 パラレルパスに対する前処理
例えば先に図 2 1 に示した畳み込み符号化器による符号のように、 トレリス上 にパラレルパスが存在する符号を復号したい場合がある。 ここで、 図 2 1に示し た畳み込み符号化器の場合を例とすると、 トレリスは、 先に図 2 9に一例を示し たように、 各ステ一トから次時刻におけるステ一トへと 2本 1組のパラレルパス が 4組到達する構造となる。 すなわち、 この場合のトレリスは、 各ステートに 8 本のパスが到達する構造となる。
ここで、 パラレルパスは、 遷移元のステートが同一であり且つ遷移先のステ一 トが同一であることに着目する。 すなわち、 パラレルパスは、 1本のパスとして 擬制できることに着目する。 この点に着目することによって、 軟出力復号回路 9 0は、 トレリス上にパラレルパスが存在する符号を復号する場合には、 対数尤度 I a , 1 5を算出する前に、 予めパラレルパスに対応する対数尤度 I ァに対して 1 0 g - s u m演算を行う。 具体的には、 軟出力復号回路 9 0は、 上述した I ァ 分配回路 1 5 7における I β 0用パラレルパス処理回路 2 2 5 " I β 1用パラレ ルパス処理回路 2 2 5 2及び I ひ用パラレルパス処理回路 2 2 5 3を備え、 パラレ ルパスに対応する対数尤度 I ァに対して 1 0 g— s u m演算を行い、 パラレルパ スを束ねる。
このようにすることによって、 要素復号器 5 0は、 I ひ算出回路 1 5 8及び I ?算出回路 1 5 9の処理の負担を軽減することができ、 性能を劣化することなく 処理の高速化を図ることができる。
なお、 要素復号器 5 0は、 I ァ分配回路 1 5 7にパラレルパスを束ねる機能を 持たせているが、 この構成に限定される必要はない。 すなわち、 要素復号器 5 0 としては、 対数尤度 I ひ， 1 /5の算出前に、 パラレルパスに対応する対数尤度 I ァを束ねればよい。 また、 ここでは、 2本のパラレルパスを 1組に束ねるものと して説明しているが、 例えば 4本といった任意の数のパラレルパスを 1組に束ね るようにしてもよい。
5 - 5 - 3 加算比較選択回路の共用
要素復号器 5 0は、 任意の符号の復号を可能とするものであるが、 入力ビッ ト 数を kとしたとき、 各符号を復号するためには、 対数尤度 I ひ， 1 5を算出する ために加算比較選択処理及び 1 o g— s u m補正により補正項を追加する処理を 行う加算比較選択回路として、 各ステー卜に 2 k本のパスが到達する トレリスに対 応するものを個別に備える必要がある。 このような加算比較選択回路は、 一般に、 要素符号化器に対する入力ビッ ト数 kが大きい符号に対応するものほど、 回路規 摸が増大し、 処理の負担が大きくなる。
ここで、 先に図 1 8乃至図 2 1に示した 4種類の畳み込み符号化器による符号 を復号する場合を考える。 この場合、 図 1 8に示した畳み込み符号化器による符 号に対応する加算比較選択処理回路としては、 各ステートから次時刻におけるス テ一トへと 2 2本のパスが到達する構造を有する トレリスに対応するものが必 要となる。 また、 図 1 9及び図 2 0に示した畳み込み符号化器による符号に対応 する加算比較選択処理回路としては、 各ステー卜から次時刻におけるステ一トへ と 2 2 = 4本のパスが到達する構造を有する トレリスに対応するものが必要となる c さらに、 図 2 1に示した畳み込み符号化器による符号に対応する加算比較選択処 理回路としては、 各ステー卜から次時刻におけるステートへと 2 3 = 8本のパスが 到達する構造を有する トレリスに対応するものが必要となる。 ところで、 図 2 1に示した畳み込み符号化器による符号は、 トレリス上にパラ レルパスが存在するものである。 このとき、 " 5— 5— 2 " に示した手法により パラレルパスを束ねた場合には、 この符号のトレリスは、 畳み込み符号化器にお けるメモリ数レ = 2を用いて、 各ステ一トから次時刻におけるステ一トへと 2 レ = 2 2 = 4本のパスが到達する構造を有するものと擬制することができる。
そこで、 軟出力復号回路 9 0は、 要素符号化器に対する入力ビッ ト数が k = 3 である符号に対応する加算比較選択回路を備えず、 要素符号化器に対する入力ビ ッ ト数が k = 2 =レである符号に対応する加算比較選択回路と共用する。
具体的には、 軟出力復号回路 9 0は、 I α算出回路 1 5 8における加算比較選 択回路として、 要素符号化器に対する入力ビッ ト数が k = 1， 2である符号に対 応する加算比較選択回路 2 4 1， 2 4 2のみを備えるとともに、 1 ？算出回路 1 5 9における加算比較選択回路としても、 要素符号化器に対する入力ビッ ト数が k = 1 , 2である符号に対応する加算比較選択回路 2 8 3 , 2 8 4のみを備え、 要素符号化器に対する入力ビッ ト数が k = 3である符号に対する処理を、 加算比 較選択回路 2 4 2， 2 8 4により行う。 すなわち、 軟出力復号回路 9 0は、 要素 符号化器に対する入力ビッ ト数が k = 3であり且つメモリ数がレ= 2 < kである 符号であって、 トレリス上にパラレルパスが存在する符号に対応する加算比較選 択回路の代わりに、 要素符号化器に対する入力ビッ ト数が k = 2 = である符号 に対応する加算比較選択回路を共用する。
このようにすることによって、 要素復号器 5 0は、 要素符号化器に対する入力 ビッ ト数が k = 3である符号に対応する加算比較選択回路を備える必要がなく、 回路規模の削減を図ることができる。
なお、 ここでは、 要素符号化器に対する入力ビッ ト数が k = 3である符号に対 応する加算比較選択回路を、 要素符号化器に対する入力ビッ ト数が k = 2である 符号に対応する加算比較選択回路と共用する例について説明したが、 要素復号器 5 0としては、 符号構成によっては、 例えば、 要素符号化器に対する入力ビッ ト 数が k = 2である符号に対応する加算比較選択回路を、 要素符号化器に対する入 力ビッ ト数が k = 1である符号に対応する加算比較選択回路と共用するといつた ように、 要素符号化器に対する入力ビッ ト数が小さい符号に対応する加算比較選 択回路と共用することもできる。 例えば、 要素符号化器に対する入力ビッ ト数が k = 3であり、 各ステートから任意のステ一トに対して 4本 1組のパラレルパス が 2組到達しているような符号において、 これらの 4本のパラレルパスを 1組に 束ねた場合には、 要素符号化器に対する入力ビッ ト数が k = 1である符号に対応 する加算比較選択回路と共用することができる。 すなわち、 要素復号器 5 0は、 要素符号化器に対する入力ビッ ト数が k tであり且つメモリ数がレ < k iである符 号であって、 トレリス上にパラレルパスが存在する符号に対応する加算比較選択 回路を、 要素符号化器に対する入力ビッ ト数が k 2 < k iであり且つメモリ数がレ である符号に対応する加算比較選択回路と共用することができるものである。
5 - 5 - 4 対数軟出力 I 人の算出用の対数尤度 I ァの出力
さて、 " 5— 5— 2 " に示した手法によりパラレルパスを束ねた場合には、 I ひ算出回路 1 5 8及び I ?算出回路 1 5 9における加算比較選択回路の処理が簡 易なものとなり、 処理の高速化の面で有効であることは、 上述した通りであるが、 最終的に必要な結果である対数軟出力 I 人を算出するためには、 各パラレルパス に対応する個別のメ ト リ ックが必要となる。 すなわち、 軟出力復号においては、 対数軟出力 I 人を算出する際には、 パラレルパスを束ねた場合の対数尤度 I ァを、 そのまま用いることはできない。
そこで、 軟出力復号回路 9 0は、 トレリス上にパラレルパスが存在する符号を 復号する場合であって、 パラレルパスを束ねた場合には、 対数軟出力 I 人を算出 するために用いる対数尤度 I ァを別途出力する。 具体的には、 軟出力復号回路 9 0は、 I ァ分配回路 1 5 7における I ひ用 I ァ分配回路 2 2 4 3により分配して得 られた対数尤度 P G Aを、 I ひ用パラレルパス処理回路 2 2 5 3に供給するととも に、 対数尤度 D G A Bとして別途出力する。
このようにすることによって、 要素復号器 5 0は、 復号結果に影響を与えるこ となく、 パラレルパスを束ねることが可能となり、 結果として、 I ひ算出回路 1 5 8及び I ?算出回路 1 5 9の処理の負担を軽減し、 性能を劣化することなく処 理の高速化を図ることが可能となる。 .すなわち、 要素復号器 5 0は、 パラレルパ スを束ねる際には、 必然的に、 対数軟出力 I 人を算出するために用いる対数尤度 I ァを別途出力することになる。 5 - 5 - 5 パラレルパスに対する対数尤度 I αと対数尤度 I ァとの和の算出 " 5— 5— 1 " に示したように、 対数軟出力 I えを算出するために、 対数尤度 I ひを算出する過程で求められる対数尤度 I ひ と対数尤度 I ァとの和 I ひ + I ァ を出力することは、 回路規模の削減の面から有効であるが、 トレリス上にパラレ ルパスが存在する符号を復号するにあたっては、 " 5— 5— 1 " に示した手法に より求めた対数尤度 I ひと対数尤度 I ァとの和 Ι α + Ι ァを、 そのまま出力する ことはできない。
そこで、 軟出力復号回路 9 0は、 トレリス上にパラレルパスが存在する符号を 復号する場合であって、 パラレルパスを束ねた場合には、 対数尤度 I ひを算出す るための加算比較選択回路とは別に、 対数尤度 I ひと対数尤度 I ァとの和 I ひ +
I ァを算出する回路を備え、 この算出結果を対数軟出力 I 入の算出に用いる。 具 体的には、 軟出力復号回路 9 0は、 I ひ算出回路 1 5 8における I ひ + I ァ算出 回路 2 4 3を備え、 この I ひ + I ァ算出回路 2 4 3によって、 加算比較選択回路
2 4 2により算出される対数尤度 I ひと、 I ァ分配回路 1 5 7によりパラレルパ スを束ねない状態で得られる対数尤度 I ァとを加算し、 この和を対数軟出力 I 入 の算出に用いる。
このようにすることによって、 要素復号器 5 0は、 復号結果に影響を与えるこ となく、 パラレルパスを束ねることが可能となり、 結果として、 I ひ算出回路 1 5 8及び I ?算出回路 1 5 9の処理の負担を軽減し、 性能を劣化することなく処 理の高速化を図ることが可能となる。 すなわち、 要素復号器 5 0は、 パラレルパ スを束ねる際には、 必然的に、 対数軟出力 I 人を算出するために用いる対数尤度 I aと対数尤度 I ァとの和を別途算出することになる。
5 - 5 - 6 符号構成に応じた対数尤度の選択
先に " 5— 1 一 2 " に示したように、 ボーゼンクラフ ト型の畳み込み符号化器 においては、 遅延素子に対して時系列にデ一夕が保持されることから、 遷移先の ステートが限定され、 トレリスに一意性が存在する。
そこで、 軟出力復号回路 9 0は、 ポーゼンクラフ ト型の畳み込み符号を復号す る場合には、 トレリスの一意性を利用して、 畳み込み符号化器のメモリ数が可変 となる場合にも容易に復号できる機能を備える。 具体的には、 軟出力復号回路 9 0は、 先に示した図 3 8、 図 40、 図 43及び図 44には図示していないが、 I ひ算出回路 1 58における加算比較選択回路 24 1 , 242と、 1 ?算出回路 1 59における加算比較選択回路 2 83， 2 84との内部に、 処理を行う対数尤度 Iひ， I ?を選択するセレクタを備える。
例えば、 先に図 1 8に示した畳み込み符号化器のように、 メモリ数が " 1 " 、 "2" 、 "3" 、 "4" の間で可変となる畳み込み符号化器における トレリスの 一例を、 メモリ数に応じてそれそれ、 図 87 A、 B、 C、 Dに示す。 すなわち、 同図 Aに示すトレリスは、 メモリ数が " 1 " の場合の一例であり、 同図 Bに示す トレリスは、 メモリ数が "2" の場合の一例であり、 同図 Cに示すトレリスは、 メモリ数が " 3" の場合の一例であり、 同図 Dに示したトレリスは、 メモリ数が "4" の場合の一例である。
これらの 4つのトレリスにおいてステート番号が " 0 " のステートを合わせ、 各トレリスを重ねると、 図 88に示すようになる。 同図において、 実線で示す枝 は、 図 87 Aに示したトレリス上の枝であり、 破線で示す枝は、 図 87 Bに示し たトレリス上の枝であり、 一点鎖線で示す枝は、 図 8 7 Cに示したトレリス上の 枝であり、 二点鎖線で示す枝は、 図 87 Dに示したトレリス上の枝である。 図 88からわかるように、 ステート番号が "0" 、 " 1 " のステートに到達す る枝は、 4通りの枝が重なったものと、 4通りの枝が互いに異なるステートから 到達するものとがある。 したがって、 畳み込み符号化器のメモリ数を可変にした 場合には、 メモリ数に応じて、 互いに異なるステートから到達する 4本の枝のう ちの 1本を選択すればよい。
また、 ステート番号が " 2" 、 "3" のステートに到達する枝は、 3通りの枝 が重なったものと、 3通りの枝が互いに異なるステー卜から到達するものとがあ る。 したがって、 畳み込み符号化器のメモリ数を可変にした場合には、 メモリ数 に応じて、 互いに異なるステー卜から到達する 3本の枝のうちの 1本を選択すれ ばよい。
さらに、 ステート番号が " 4" 、 "5" 、 "6" 、 "7" のステートに到達す る枝は、 2通りの枝が重なったものと、 2通りの枝が互いに異なるステートから 到達するものとがある。 したがって、 畳み込み符号化器のメモリ数を可変にした 場合には、 メモリ数に応じて、 互いに異なるステートから到達する 2本の枝のう ちの 1本を選択すればよい。
また、 ステート番号が " 8" 以降のステートに到達する枝は、 図 87 Dに示し た畳み込み符号化器によるもののみであることから、 枝の選択動作を行う必要は ない。
これらのことを考慮すると、 上述した 1 6個の 10 g_ sum演算回路 245 nを有する加算比較選択回路 24 1としては、 例えば図 89に概略を示すように、 4つのセレクタ 540 5402, 5403, 5404を有し、 次時刻における対 数尤度 A Lを算出する際に、 前時刻において算出した対数尤度 A Lを選択すれば よいことになる。
すなわち、 加算比較選択回路 24 1は、 セレクタ 540！によって、 メモリ数情 報 MNに基づいて、 前時刻において算出された対数尤度 A Lのうち、 遷移元のス テート番号が " 1 " であるステ一トに対応する対数尤度 A L 0 1、 遷移元のステ —ト番号が "2" であるステートに対応する対数尤度 A L 02、 遷移元のステ一 ト番号が "4" であるステートに対応する対数尤度 A L 04、 遷移元のステ一ト 番号が "8" であるステ一卜に対応する対数尤度 AL 08のうちの一の対数尤度 を選択する。 セレクタ 540 iは、 例えば、 要素符号化器がメモリ数が "1" のも のであった場合には、 対数尤度 AL 0 1を選択し、 要素符号化器がメモリ数が "2" のものであった場合には、 対数尤度 AL 02を選択し、 要素符号化器がメ モリ数が "3" のものであった場合には、 対数尤度 A L 04を選択し、 要素符号 化器がメモリ数が "4" のものであった場合には、 対数尤度 A L 08を選択する。 10 g- s um演算回路 2451 , 2452には、 対数尤度 AL 00が対数尤度 A 0として供給されるとともに、 セレクタ 540！により選択された対数尤度が対数 尤度 A 1として供給される。
また、 加算比較選択回路 24 1は、 セレクタ 5402によって、 メモリ数情報 M Nに基づいて、 前時刻において算出された対数尤度 A Lのうち、 遷移元のステ一 ト番号が "3" であるステートに対応する対数尤度 A L 03、 遷移元のステート 番号が " 5 " であるステートに対応する対数尤度 A L 05、 遷移元のステート番 号が "9" であるステ一トに対応する対数尤度 AL 09のうちの一の対数尤度を 選択する。 セレクタ 5402は、 例えば、 要素符号化器がメモリ数が "2" のもの であった場合には、 対数尤度 A L 03を選択し、 要素符号化器がメモリ数が
"3" のものであった場合には、 対数尤度 AL 0 5を選択し、 要素符号化器がメ モリ数が "4" のものであった場合には、 対数尤度 AL 09を選択する。 l o g 一 s um演算回路 24 53) 2454には、 対数尤度 A L 0 1が対数尤度 A 0とし て供給されるとともに、 セレクタ 5402により選択された対数尤度が対数尤度 A
1として供給される。
さらに、 加算比較選択回路 24 1は、 セレクタ 5403によって、 メモリ数情報 MNに基づいて、 前時刻において算出された対数尤度 A Lのうち、 遷移元のステ ート番号が "6" であるステ一卜に対応する対数尤度 A L 06、 遷移元のステ一 ト番号が " 1 0" であるステ一トに対応する対数尤度 A L 1 0のうちの一の対数 尤度を選択する。 セレクタ 5403は、 例えば、 要素符号化器がメモリ数が "3" のものであった場合には、 AL 06を選択し、 要素符号化器がメモリ数が " 4" のものであった場合には、 AL I Oを選択する。 10 g— s um演算回路 245 5, 245 βには、 対数尤度 A L 02が対数尤度 A 0として供給されるとともに、 セレクタ 5403により選択された対数尤度が対数尤度 A 1として供給される。 さらにまた、 加算比較選択回路 24 1は、 セレクタ 5404によって、 メモリ数 情報 MNに基づいて、 前時刻において算出された対数尤度 ALのうち、 遷移元の ステート番号が "7" であるステ一トに対応する対数尤度 AL 07、 遷移元のス テ一ト番号が "1 1 " であるステートに対応する対数尤度 A L 1 1のうちの一の 対数尤度を選択する。 セレクタ 5404は、 例えば、 要素符号化器がメモリ数が
"3" のものであった場合には、 AL 0 7を選択し、 要素符号化器がメモリ数が
"4" のものであった場合には、 A L 1 1を選択する。 10 g— s um演算回路 2457, 2458には、 対数尤度 A L 0 3が対数尤度 A 0として供給されるとと もに、 セレクタ 5404により選択された対数尤度が対数尤度 A 1として供給され る。
このように、 軟出力復号回路 90は、 加算比較選択回路内にセレクタを備える ことによって、 メモリ数が可変となるポーゼンクラフ ト型の畳み込み符号を復号 することができる。 すなわち、 軟出力復号回路 9 0は、 ボーゼンクラフ ト型の畳 み込み符号のトレリスの一意性を利用することによって、 メモリ数に応じた符号 のトレリスを効率よく重ねることができることから、 メモリ数が可変となる符号 の復号を可能とする要素復号器 5 0を容易に実現することができる。
なお、 ここでは、 I ひ算出回路 1 5 8における加算比較選択回路 2 4 1を例に あげて説明したが、 要素復号器 5 0は、 加算比較選択回路 2 4 2や、 1 /5算出回 路 1 5 9における加算比較選択回路 2 8 3 , 2 8 4においても、 同様の機能を備 えるものである。
また、 上述した例では、 最大で 4対 1の選択を行うセレクタを備えるものとし て説明したが、 トレリスの重ね方には任意性があり、 この重ね方によっては、 セ レク夕の規模を小さくすることも可能である。
5 - 5 - 7 対数尤度 I ひ， I ?に対する正規化
対数尤度 I ひ， I 5は、 上述した対数尤度 Iァと同様に、 算出される過程にお いて、 時刻の経過とともに値の分布に偏りを生じ、 一定時間の経過後には、 対数 尤度 I ひ， I ?を算出する系が表現可能な値の範囲を超過してしまうことがある c そこで、 軟出力復号回路 9 0は、 対数尤度 I ひ， I /5の分布の偏りを是正する ための正規化を行う。
この正規化の第 1の方法としては、 " 5— 4一 3 " に示した対数尤度 Iァに対 する正規化方法と同様に、 要素復号器 5 0が対数尤度を負値として扱う場合、 す なわち、 上述した定数 s g nが " + 1 " の場合には、 I ひ算出回路 1 5 8におけ る I ひ正規化回路 2 5 0 , 2 7 2及び I 算出回路 1 5 9における I β 0正規化 回路 2 9 1 , 3 0 8等によって、 1時刻毎に、 算出された複数の対数尤度 I ひ， 1 ?のうち、 最大値を有するものを、 要素復号器 5 0が表現可能な最大値に合わ せるように、 複数の対数尤度 I ひ， I ?のそれそれに対して所定の値を加算する ものが考えられる。 また、 正規化の第 1の方法としては、 要素復号器 5 0が対数 尤度を正値として扱う場合、 すなわち、 上述した定数 s g nが "一 1 " の場合に は、 I ひ算出回路 1 5 8における I α正規化回路 2 5 0 ， 2 7 2及び1 ?算出回 路 1 5 9における I β 0正規化回路 2 9 1 , 3 0 8等によって、 1時刻毎に、 算 出された複数の対数尤度 I α， 1 βのうち、 最小値を有するものを、 要素復号器 5 0が表現可能な最小値に合わせるように、 複数の対数尤度 I ひ， 1 ?のそれそ れから所定の値を減算するものが考えられる。
この第 1の方法による正規化を行う Iひ算出回路 1 58における l o g— s u m演算回路 245 256 ηと、 I ^算出回路 1 59における 1 o g— s um演 算回路 286 n， 292 nとは、 図 90に概略を示す 10 g— s um演算回路 55
0のように表すことができる。 すなわち、 1 o g— sum演算回路 550は、 対 数尤度 Iァと 1時刻前に算出された対数尤度 Iひ， I とを、 加算器 551によ り加算し、 得られたデータから補正項算出回路 552により補正項の値を算出す る。 そして、 l o g— s um演算回路 550は、 加算器 533によって、 加算器
55 1からのデ一夕と補正項算出回路 552からのデ一夕とを加算し、 正規化回 路 554によって、 加算器 553からのデータに基づく判定情報 J Dに基づいて、 上述した正規化を行う。 正規化されたデータは、 レジスタ 555により 1時刻分 だけ遅延され、 対数尤度 Iひ， I ?として、 加算器 55 1に供給されるとともに、 外部に出力される。
ここで、 対数尤度 Iひの正規化を行う場合について説明するために、 1時刻前 に算出された対数尤度 Iひと対数尤度 Iァのダイナミックレンジを、 それそれ、 a，gと表すものとすると、 正規化回路 554は、 図 9 1に示すような正規化を行 うことになる。 なお、 ここでは、 要素復号器 50が表現可能な最大値又は最小値 を " 0" とする。
このとき、 加算器 55 1により算出された対数尤度 Iひと対数尤度 Iァとの和 Iひ + Iァのダイナミックレンジは、 同図に示すように、 a + gで表される。 こ のときの対数尤度 Iひと対数尤度 Iァとの和 Iひ + Iァの最大値又は最小値を M 1と表す。 続いて、 補正項算出回路 552及び加算器 553による処理を経て得 られた l o g— s um演算後のデータのダイナミックレンジは、 l o g— sum 演算によるダイナミックレンジは増加しないことから、 a + gで表される。 この ときのデータの最大値又は最小値を M 2と表す。
正規化回路 554は、 10 g— s um演算後のデータの最大値又は最小値 M 2 を "0" とするような正規化を行うとともに、 ダイナミックレンジが a以上の値 をクリヅプする。 このとき、 正規化回路 554は、 判定情報 J Dに基づいて、 1 0 g— s um演算後のデータに対して加算又は減算すべき値を求め、 正規化を行 う。 また、 正規化回路 5 54は、 対数尤度 I ?に対しても同様の正規化を行う。 軟出力復号回路 9 0は、 このような正規化を 1時刻毎に行うことによって、 値 が大きく重要度の高い対数尤度がクリップされる事態を招くことがなく、 適切な 対数尤度同士の差分を表現することが可能となり、 高精度の復号を行うことがで きる。 特に、 軟出力復号回路 9 0は、 値が最大又は最小の対数尤度を "0" とす る正規化を行う場合には、 対数尤度が負値又は正値のみをとることから、 正方向 又は負方向の表現を必要とせず、 必要なダイナミックレンジを最小限に抑えるこ とができ、 回路規模の削減を図ることができる。
また、 軟出力復号回路 90は、 他の正規化方法を用いることもできる。 すなわ ち、 軟出力復号回路 90は、 第 2の方法として、 Iひ算出回路 1 58における I ひ正規化回路 2 50， 2 72及び I ?算出回路 1 59における I β 0正規化回路 2 9 1 , 308等によって、 算出された複数の対数尤度 Iひ， 1 /5のうち、 確率 が最大のメ トリックに対応する対数尤度 I ひ， I ?が所定の値を超過したときに、 複数の対数尤度 Iひ， I /5のそれそれに対して、 当該所定の値を用いた演算を行 ラ。
具体的には、 軟出力復号回路 9 0は、 要素復号器 50が対数尤度を負値として 扱う場合、 すなわち、 上述した定数 s g ηが " + 1 " の場合には、 Iひ算出回路 1 58における Iひ正規化回路 2 50， 2 72及び I 5算出回路 1 59における I β 0正規化回路 2 9 1， 308等によって、 算出された複数の対数尤度 Iひ， 1 /5のうち、 最大値を有するものが所定の値を超過したときに、 複数の対数尤度 I a, I のそれそれに対して所定の値を加算し、 要素復号器 50が対数尤度を 正値として扱う場合、 すなわち、 上述した定数 s g nが "一 1 " の場合には、 I ひ算出回路 1 58における Iひ正規化回路 2 50 , 2 7 2及び 1 ?算出回路 1 5 9における I β 0正規化回路 2 9 1 , 30 8等によって、 算出された複数の対数 尤度 Iひ， 1 ?のうち、 最小値を有するものが所定の値を超過したときに、 複数 の対数尤度 Iひ， I ?のそれぞれから所定の値を減算する。
特に、 軟出力復号回路 90は、 所定の値として、 ダイナミックレンジの 1/2 を採用することによって、 正規化処理が非常に簡易なものとなる。
これについて、 先に図 90に示した 10 g— s um演算回路 550を用いて説 明する。 ここで、 対数尤度 Iァのダイナミ ヅクレンジを gと表し、 1時刻前に算 出された対数尤度 Iひのダイナミ ックレンジが aで表され、 且つ、 この対数尤度 Iひのダイナミ ックレンジを X > aだけ確保してあるものとし、 確率が最大のメ ト リ ックに対応する最大値又は最小値を有する対数尤度 Iひの値を z <x/2と 表すものとすると、 正規化回路 554は、 図 9 2に示すような正規化を行うこと になる。
このとき、 加算器 55 1により算出された対数尤度 Iひと対数尤度 Iァとの和 Iひ + I ァのダイナミックレンジは、 上述したように、 x + gで表される。 また、 このときの対数尤度 Iひと対数尤度 Iァとの和 Iひ + Iァの最大値又は最小値は、 z + gと Xとのうちの値が小さい方である m i n ( z + , x ) で表される。 続 いて、 補正項算出回路 5 52及び加算器 5 53による処理を経て得られた l o g - s um演算後のデータのダイナミックレンジは、 10 g— s um演算によるダ イナミ ックレンジは増加しないことから、 x + gで表される。 このときのデ一夕 の最大値又は最小値は、 最大で補正項の最大値である 10 g 2 (2の自然対数 値） だけ変化することから、 mi n ( z + g, x) + l o g 2で表される。
正規化回路 554は、 mi n ( z + g , x) + l o g 2の値が、 対数尤度 I α のダイナミ ックレンジ χの 1 / 2である χ / 2を超過したと判定した場合には、 10 g- s um演算後のデータから、 xZ 2だけ減算して正規化を行うとともに、 ダイナミ ヅクレンジが X以上の値をクリッブする。 このときのデータの最大値又 は最小値は、 mi n ( z + g, x) + l o g 2— x/2で表される。 正規化回路 554は、 対数尤度 I ?に対しても同様の正規化を行う。
ここで、 l o g— s um演算後のデ一夕から対数尤度 Iひのダイナミ ックレン ジの 1/2の値を減算するということは、 10 g— s um演算後のデータの最上 位ビッ トを反転することに他ならない。 すなわち、 正規化回路 5 54は、 最上位 ビッ トが " 1 " となった 10 g— s um演算後のデ一夕に対して、 最上位ビッ ト を反転して "0" とするような処理を行うことによって、 正規化を行うことがで ぎる。
このように、 軟出力復号回路 9 0は、 算出された複数の対数尤度 Iひ， 1 βの うち、 確率が最大のメ ト リ ックに対応する対数尤度 Iひ， I ?が所定の値を超過 したと判定したときに、 複数の対数尤度 Iひ， I 5のそれそれに対して、 当該所 定の値を用いた演算を行い、 正規化を行うこともできる。 この場合、 軟出力復号 回路 9 0は、 所定の値として、 対数尤度 Iひ， I ?のダイナミ ックレンジの 1/ 2の値とすることによって、 最上位ビッ トを反転するだけでよく、 簡易な回路構 成の下に正規化を行うことができる。
さらに、 軟出力復号回路 9 0は、 さらに他の正規化方法を用いることもできる ( すなわち、 軟出力復号回路 9 0は、 第 3の方法として、 Iひ算出回路 1 58にお ける Iひ正規化回路 2 50， 2 72及び I ?算出回路 1 59における I 0正規 化回路 2 9 1 , 308等によって、 算出された複数の対数尤度 Iひ， I ?のうち、 確率が最大のメ ト リ ックに対応する対数尤度 Iひ， I ^が所定の値を超過したと きに、 次のタイムスロッ トにおいて、 上述した第 2の方法と同様に、 複数の対数 尤度 Iひ， I のそれそれに対して、 当該所定の値を用いた加算又は減算を行う c この第 3の方法による正規化を行う Iひ算出回路 1 58における 10 g— s u m演算回路 245 η， 2 56 πと、 I 5算出回路 1 59における 1 o g— s um演 算回路 2 86 n, 292 nとは、 図 9 3に概略を示す 10 g— s um演算回路 56 0のように表すことができる。 すなわち、 l o g— s um演算回路 5 60は、 対 数尤度 Iァと 1時刻前に算出された対数尤度 Iひ， I ?とを、 加算器 5 6 1によ り加算し、 得られたデータから補正項算出回路 5 62により補正項の値を算出し、 加算器 5 63によって、 加算器 56 1からのデータと補正項算出回路 562から のデ一夕とを加算する。 そして、 1 o g— sum演算回路 56 0は、 正規化回路 5 64によって、 レジス夕 56 5からのデータに基づく判定情報 J Dに基づいて、 上述した正規化を行う。 正規化されたデ一夕は、 レジスタ 56 5により 1時刻分 だけ遅延され、 対数尤度 Iひ， I /5として、 加算器 5 6 1に供給されるとともに、 外部に出力される。 すなわち、 10 g— s um演算回路 560は、 レジス夕 56 5から読み出されたデータが所定の値を超過したと判定されると、 次のタイムス ロヅ トにおいて、 正規化回路 5 64による正規化を行う。
ここで、 対数尤度 Iァのダイナミ ックレンジを gと表し、 1時刻前に算出され た対数尤度 Iひのダイナミ ックレンジが aで表され、 且つ、 この対数尤度 Iひの ダイナミ ヅクレンジを x>aだけ確保してあるものとし、 確率が最大のメ ト リヅ クに対応する最大値又は最小値を有する対数尤度 I ひの値を z <x/2と表すも のとすると、 正規化回路 5 6 4は、 図 9 4に示すような正規化を行うことになる。 このとき、 加算器 5 6 1により算出された対数尤度 I ひと対数尤度 I ァとの和 I ひ + I ァのダイナミ ックレンジは、 上述したように、 x + gで表される。 また、 このときの対数尤度 I αと対数尤度 I ァとの和 I α + I ァの最大値又は最小値も、 上述したように、 m i n ( z + g, x) で表される。 続いて、 補正項算出回路 5 6 2及び加算器 5 6 3による処理を経て得られた 1 0 g— s um演算後のデ一夕 のダイナミ ックレンジは、 1 0 g— s um演算によるダイナミ ックレンジは増加 しないことから、 x + gで表される。 このときのデータの最大値又は最小値は、 最大で補正項の最大値である 1 0 g 2だけ変化することから、 mi n ( z + g， x) + 1 o g 2で表される。
正規化回路 5 6 4は、 m i n ( z + g, x) + 1 o g 2の値が、 所定の値、 例 えば対数尤度 I ひのダイナミヅクレンジ Xの 1 /2である xZ2を超過したと判 定した場合には、 次のタイムス口ッ トにおける 1 0 g— s um演算後のデ一夕か ら、 x/2だけ減算して正規化を行う。 このときのデータの最大値又は最小値は、 m i n ( z + g, x) + l o g 2で表される。 正規化回路 5 6 4は、 対数尤度 I ?に対しても同様の正規化を行う。
軟出力復号回路 9 0は、 このような正規化を行うことによって、 正規化するか 否かの判定を 1 o g— s um演算の直後に行う必要がなく、 正規化処理の高速化 を図ることができる。
5 - 5 - 8 1 0 g— s um補正における補正項の算出
1 0 g— s um補正における補正項を算出する際には、 通常、 入力した 2つの データの差分値の大小を比較することで当該差分値の絶対値を算出し、 この絶対 値に対応する補正項の値を算出する。 すなわち、 1 0 g— s um演算を行う 1 0 g— s um演算回路 5 7 0は、 図 9 5に概略を示すように、 差分器 5 7 1 ！によつ て、 入力したデ一夕 AM 0とデータ AM 1 との差分値を算出するとともに、 差分 器 5 7 12によって、 データ AM I とデータ AM 0 との差分値を算出し、 これと同 時に、 比較回路 5 7 2によって、 データ AM 0とデ一夕 AM 1 との大小を比較し、 この比較結果に基づいて、 セレクタ 5 7 3によって、 差分器 5 7 1 , 5 7 12か らの 2つのデータのうち、 いずれか一方を選択し、 この選択されたデータに対応 する補正項の値をルヅクアップテーブル 574から読み出す。 そして、 l o g— s um演算回路 570は、 加算器 575によって、 補正項の値を示すデータ D M と、 デ一夕 AM0とデ一夕 AM 1とのうちのいずれか一方であるデータ SAMと を加算する。
ここで、 10 g— s um演算回路 570においては、 比較回路 572によるデ —夕 AM 0とデータ AM 1との大小比較が、 通常、 他の各部の処理に比較して時 間を要すことから、 結果的に、 データ S AMを求めるのに比較してデータ DMを 求めるのに時間を要し、 大きな遅延を招くことがある。
そこで、 軟出力復号回路 90は、 先に図 39に示したように、 入力した 2つの データの差分値の絶対値を算出してから補正項の値を求めるのではなく、 2つの 差分値に対応する複数の補正項の値を算出し、 その中から適切なものを選択する。 すなわち、 軟出力復号回路 90は、 入力した 2つのデータの差分値の大小比較と、 補正項の値の算出とを並列的に行う。
このような l o g— s um演算を行う 10 g— s um演算回路 580は、 図 9 6に概略を示すように、 差分器 58 1 こよって、 入力したデータ AM 0とデ一夕 AM 1との差分値を算出するとともに、 差分器 58 12によって、 デ一夕 AM Iと データ AM0との差分値を算出し、 差分器 58 1 iからのデータに対応する補正項 の値をルックアップテーブル 582！から読み出すとともに、 差分器 58 12から のデータに対応する補正項の値をルックアップテーブル 5822から読み出す。 こ れと同時に、 l o g— s um演算回路 580は、 上述した Iひ算出回路 158に おける選択用制御信号生成回路 253に対応する比較回路 583によって、 デ一 夕 AM0とデータ AM 1との大小を比較し、 この比較結果に基づいて、 セレクタ 584によって、 ルックアップテーブル 582 5822からの 2つのデ一夕の うち、 いずれか一方を選択し、 加算器 585によって、 この選択されたデータ D と、 データ AM 0とデ一夕 AM 1とのうちのいずれか一方であるデータ SAM とを加算する。
このように、 軟出力復号回路 90は、 2つの差分値に対応する複数の補正項の 値を算出し、 その中から適切なものを選択することによって、 対数尤度 Iひ， I ?を高速に求めることが可能となる。
5 - 5 - 9 l o g— s um演算における選択用の制御信号の生成
10 g— s um補正における補正項を算出する際には、 上述した Iひ算出回路 1 58における選択用制御信号生成回路 253のように、 2つのデータの大小を 比較する判定文を作成して選択用の制御信号を生成する必要がある。 具体的には、 選択用制御信号生成回路 253により作成される制御信号 S E Lの判定文は、 次 式 （56) に示すように、 データ AM0， AM 1の大小関係を示すものとなる。
SEL = [AMI≤ ΑΜθ] (56)
また、 10 g— s um補正における補正項は、 上述したように、 所定の値に漸 近する性質を有していることから、 変数となる 2つのデータの差分値の絶対値は、 所定の値にクリップされるべきである。 具体的には、 選択用制御信号生成回路 2 53により作成される制御信号 S Lの判定文は、 次式 （57) に示すように、 デ —夕 AMO, AM 1の差分値の絶対値と、 所定の値との大小関係を示すものとな る。
AMI -AMO 64 (57)
ここで、 データ AMO , ΑΜ Ιが、 それそれ、 1 2ビッ トからなるものとする と、 選択用制御信号生成回路 253は、 少なくとも 1 2ビットの比較回路を有す ることになり、 回路規模の増大を招くとともに、 処理の遅延を招く。
そこで、 選択用制御信号生成回路 253は、 少なくともデータ AM 0， AM I に基づいて、 メ トリックの上位ビットと下位ビットとを分割して、 選択用の判定 文を作成することによって、 制御信号 SE L, S Lを生成する。 すなわち、 選択 用制御信号生成回路 2 53は、 デ一夕 AM0， AM 1のそれそれを上位ビッ トと 下位ビットとに分割し、 データ AM 0 , AM 1の大小を比較する判定文を作成す る。
まず、 上式 （56) に示した判定文からなる制御信号 S E Lを生成することを 考える。
補正項算出回路 247は、 データ AM 0 , AM 1が例えば 1 2ビッ トからなる ものとすると、 デ一夕 AM 0の下位 6ビットのデータの最上位ビヅトに "1 " を 付したものと、 データ AM 1の下位 6ビヅトのデータの最上位ビッ トに "0" を 付したものとの差分をとる。 これと同時に、 補正項算出回路 247は、 デ一夕 A M0の下位 6ビヅトのデ一夕の最上位ビヅトに "0" を付したものと、 データ A M 1の下位 6ビッ卜のデータの最上位ビットに " 1 " を付したものとの差分をと る。 選択用制御信号生成回路 2 53は、 データ AM 0 , AM 1の他に、 これらの 差分値 D A 1， D A 0を用いて、 次式 （ 58) に示すような判定文を作成し、 制 御信号 S E Lを生成する。
SEL =
Figure imgf000256_0001
まず、 補正項算出回路 247は、 選択用制御信号生成回路 2 53によって、 デ —夕 AM 0 , AM Iの上位 6ビヅ ト AM0 [ 1 1 : 6] ， AM I [ 1 1 : 6] の 大小比較を行うことによって、 データ AM0， AM 1の大小関係を判別する。 す なわち、 データ AM0， AM Iの上位 6ビット AM 0 [ 1 1 ： 6 ] , AM I [ 1 1 ： 6] の大小関係は、 そのまま、 データ AM0， AM 1の大小関係を表すもの に他ならない。 そのため、 選択用制御信号生成回路 2 53は、 （AM0 [ 1 1 : 6] > AM 1 [ 1 1 : 6] ) という判定文を作成する。
また、 補正項算出回路 247は、 差分値 DA 1を求めることによって、 データ AM 0 , AM Iの下位 6ビッ トの大小関係を求めることができる。 すなわち、 差 分値 D A 1の最上位ビッ トが " 1 " であることは、 デ一夕 AM 0の下位 6ビッ ト の方がデータ AM 1の下位 6ビッ トよりも大きいことに他ならない。 この条件の 下で、 AM 1≤ AM 0が成立する場合を考えると、 データ AM 0の上位 6ビッ ト の方がデータ AM 1の上位 6ビッ トよりも大きい場合と、 データ AM 0の上位 6 ビッ トとデータ AM 1の上位 6ビッ トとが等しい場合とがある。 そのため、 選択 用制御信号生成回路 253は、 （ （AM0 [ 1 1 : 6] = = AM 1 [ 1 1 ： 6] ) &DA 1 [6] == 1 ) という判定文を作成する。
したがって、 選択用制御信号生成回路 2 53は、 上式 （58) に示した判定文 を作成することによって、 上式 （5 6) に示した判定文を実現することができる < すなわち、 選択用制御信号生成回路 2 53は、 6ビッ トの比較回路とイコール (=) 判定回路とを有するのみで実現することができ、 回路規模の削減を図るこ とができ、 処理の高速化も図ることができる。
つぎに、 上式 （ 57) に示した判定文からなる制御信号 S Lを生成することを 考える。
補正項算出回路 247は、 デ一夕 AM 0， AM 1が例えば 1 2ビッ トからなる ものとすると、 上述したように、 デ一夕 AM0の下位 6ビッ トのデ一夕の最上位 ビヅ トに " 1" を付したものと、 データ AM 1の下位 6ビヅ トのデータの最上位 ビッ トに "0" を付したものとの差分をとる。 これと同時に、 補正項算出回路 2 47は、 デ一夕 AM 0の下位 6ビヅ 卜のデータの最上位ビヅ トに "0" を付した ものと、 データ AM 1の下位 6ビッ 卜のデータの最上位ビッ トに " 1 " を付した ものとの差分をとる。 選択用制御信号生成回路 2 53は、 データ AM0， AM I の他に、 これらの差分値 DA 1， DA 0を用いて、 次式 （ 59 ) に示すような判 定文を作成し、 制御信号 S Lを生成する。 SL = \AMO [11： 6] = =AM1 [11：
|l'60,A 0 [ΐ1:6]|
に
VbQ, AMI [11 :6]J
Figure imgf000258_0001
(59)
まず、 補正項算出回路 247は、 選択用制御信号生成回路 2 53によって、 デ —夕 AM 0， AM Iの上位 6ビッ ト AM0 [ 1 1 : 6] , AM 1 [ 1 1 : 6] が 等しいか否かを判定する。 すなわち、 データ AM0， AM Iの上位 6ビッ ト AM 0 [ 1 1 ： 6] , AM 1 [ 1 1 : 6] が等しい場合には、 データ AMO , AM 1 の差分値の絶対値は、 所定の値未満、 ここでは 64未満となる。 そのため、 選択 用制御信号生成回路 2 53は、 （AMO [ 1 1 ： 6 ] = = AM 1 [ 1 1 ： 6 ] ) という判定文を作成する。
また、 デ一夕 AM 0の上位 6ビッ ト AM 0 [ 1 1 ： 6] が、 デ一夕 AM 1の上 位 6ビッ ト AM 1 [ 1 1 ： 6] よりも " 1 " だけ大きく、 且つ、 デ一夕 AM 0の 下位 6ビッ ト AM 0 [5 ： 0 ] が、 デ一夕 AM 1の下位 6ビッ ト AM 1 [5 ： 0 ] よりも小さい場合にも、 デ一夕 AM0， AM 1の差分値の絶対値は、 所定の 値未満、 ここでは 64未満となる。 ここで、 デ一夕 AM0の下位 6ビッ ト AM0 [5 ： 0 ] が、 データ AM 1の下位 6ビッ ト AM 1 [5 ： 0 ] よりも小さい場合 とは、 上述したことを考慮すると、 差分値 DA 1の最上位ビヅ ト DA 1 [6] が "0" である場合である。 そのため、 選択用制御信号生成回路 2 53は、 ( ( { 1， b 0 , AMO [ 1 1 ： 6] } == { 1， b O , AM I [ 1 1 ： 6] } + 7， d 1 ) &DA 1 [6] == 0 ) という判定文を作成する。
同様に、 デ一タ AM 1の上位 6ビヅ ト AM 1 [ 1 1 ： 6 ] が、 データ AM 0の 上位 6ビッ ト AM 0 [ 1 1 ： 6 ] よりも " 1 " だけ大きく、 且つ、 データ AM 1 の下位 6ビヅ ト AM 1 [ 5 ： 0 ] が、 データ AM 0の下位 6ビッ ト AM 0 [ 5 ： 0] よりも小さい場合にも、 データ AM0， AM 1の差分値の絶対値は、 所定の 値未満、 ここでは 64未満となる。 そのため、 選択用制御信号生成回路 253は、 ( ( {1， b 0， AM I [ 1 1 : 6] } == { 1， b 0， AM 0 [ 1 1 : 6] } + 7， d 1 ) &DA0 [6] == 0 ) という判定文を作成する。
したがって、 選択用制御信号生成回路 253は、 上式 （59) に示した判定文 を作成することによって、 上式 （57) に示した判定文を実現することができる, すなわち、 選択用制御信号生成回路 253は、 イコール （=) 判定回路を有する のみで実現することができ、 回路規模の削減を図ることができ、 処理の高速化も 図ることができる。
このように、 軟出力復号回路 90は、 10 g— s um補正における補正項を算 出する際に、 2つのデータの大小を比較するとともに、 変数となる 2つのデータ の差分値の絶対値はを所定の値にクリップするための選択用の制御信号を生成す る選択用制御信号生成回路の回路規模を削減することができ、 処理の高速化を図 ることもできる。
なお、 ここでは、 選択用制御信号生成回路 253について説明したが、 Iァ分 配回路 1 57における選択用制御信号生成回路 232ゃ軟出力算出回路 16 1に おける選択用制御信号生成回路 330についても、 同様の手法により制御信号を 生成することができる。
5 - 6 対数軟出力 Iえの算出
上述した軟出力算出回路 16 1に関する特徴である。 要素復号器 50は、 対数 軟出力 I人を算出するにあたって、 以下に示す 2つの特徴を有する。
5 - 6 - 1 ィネーブル信号を用いた 10 g— s um演算の累積加算演算 対数軟出力 I人を算出する際には、 トレリス上の各枝の入力に応じた l o g— s um演算の累積加算演算を行い、 入力が "0" の枝に応じた 10 g— sum演 算の累積加算演算結果と、 入力が " 1 " の枝に応じた 10 g— s um演算の累積 加算演算結果との差分をとる必要がある。
そこで、 軟出力復号回路 90においては、 任意の符号の復号を可能とするため に、 トレリス上の各枝に対応する対数尤度 Iひと対数尤度 Iァと対数尤度 I βヒ の和を算出するとともに、 各枝の入力を示すイネ一ブル信号を生成し、 このイネ 一ブル信号に基づいて、 勝ち抜き戦に喩えられる動作を行うことによって、 対数 軟出力 I入の算出を実現する。
ここで、 上述した軟出力算出回路 1 6 1における 10 g— s um演算回路 3 1 2 iが、 入力が "0" の枝に応じた 10 g— s um演算の累積加算演算を行うもの とする。 l o g— s um演算回路 3 1 2 !における l o g— s um演算セル回路 3 251 , · · · , 32531は、 それぞれ、 入力した 32系統のデ一夕 AG Bのうち、 2系統のデータ AGBを入力するとともに、 これらの 2系統のデ一夕 AGBのそ れそれに対応する 2系統のイネ一ブル信号 ENを入力する。
例えば、 10 g— s um演算セル回路 325 こ入力された 2系統のイネ一ブル 信号 E N 000 , E N 00 1の両者が、 入力が " 0 " であることを示すものであ つた場合には、 10 g— s um演算セル回路 325 ,は、 2系統のデータ AGB 0 00， AGB 00 1を用いた l o g— s um演算を行い、 この結果をデータ AG B 1 00として出力する。 また、 l o g— s um演算セル回路 325 tに入力され た 2系統のイネ一ブル信号 E N 000， EN00 1のうち、 ィネーブル信号 EN 000のみが、 入力が "0" であることを示すものであった場合には、 l o g— s um演算セル回路 325 iは、 2系統のデータ AGB 000 , AGB 00 1のう ち、 データ AGB 000に対して所定のオフセッ ト値 N 2を加算し、 デ一夕 AG B 1 00として出力する。 同様に、 l o g— s um演算セル回路 325！に入力さ れた 2系統のイネ一ブル信号 E N 000， EN00 1のうち、 ィネーブル信号 E N 00 1のみが、 入力が " 0" であることを示すものであった場合には、 l o g - s um演算セル回路 325！は、 データ AGB 00 1に対して所定のオフセッ ト 値 N 2を加算し、 データ AGB 1 00として出力する。 さらに、 l o g— sum 演算セル回路 325！に入力された 2系統のイネ一ブル信号 E N 000 , E N 00 1の両者が、 入力が "1" であることを示すものであった場合には、 l o g— s um演算セル回路 325 は、 2系統のデータ AGB 000， AGB 00 1を用い た 1 o g— s um演算結果又はデ一夕 AGB 0 0 0， AGB 0 0 1 自身を出力す ることはなく、 所定の値を有するデータをデータ A GB 1 0 0として出力する。 また、 1 0 g— s um演算セル回路 3 2 52， · · ·， 3 2 5 も、 1 o g - s u m演算セル回路 3 2 5 と同様の処理を行い、 選択的にデ一夕 A GBを出力する。 このようにすることによって、 l o g— s um演算回路 3 1 2 ,は、 入力が "0" の枝に応じたデータ AGBのみを用いた l o g— s um演算の累積加算演 算を行うことができる。
同様に、 l o g— s um演算回路 3 1 22, · · · , 3 1 26は、 入力が "0" 又は " 1 " の枝に応じたデータ AGBのみを用いた l o g— s um演算の累積加 算演算を行う。
このようにすることによって、 軟出力復号回路 9 0は、 所定の本数以下の枝を 有する任意のトレリス符号に対して、 対数軟出力 I えを算出することができる。 なお、 ここでは、 3 2本以下の枝を有する トレリス構造となる符号の復号を行 う場合について説明したが、 軟出力復号回路 9 0は、 この枝の本数に限定される ものでないことはいうまでもない。
5 - 6 - 2 イネ一ブル信号を用いない 1 0 g— s um演算の累積加算演算 ところで、 "5— 6— 1 " に示した手法の場合、 各 1 0 g— s um演算回路 3 1 21 , · · · , 3 1 26は、 それそれ、 3 2系統のデータ AG Bのうち、 入力が "0" 又は " 1 " である 1 6系統のデータ AGBを選択し、 これらの 1 6系統の データ AGBを用いた 1 o g— s um演算の累積加算演算を行うことに他ならな い。 そのため、 各 1 0 g— s um演算回路 3 1 21 , · · · , 3 1 26においては、 実際には、 3 1個の 1 0 g— s um演算セル回路のうち、 約半数のものしか動作 しないことになり、 効率を低くする虞がある。
そこで、 軟出力復号回路 9 0は、 "5— 6— 1 " に示した手法以外にも、 次の ような手法により対数軟出力 I 人を算出することができる。
すなわち、 図 9 7に概略を示すように、 軟出力算出回路 1 6 1， は、 予め選択 回路 5 9 0によって、 3 2系統のデータ A GBの中から、 トレリス上の各枝の入 出力パターンに応じて該当する枝を選択しておき、 8個の l o g— s um演算回 路 5 9 1 · · · 5 9 18のそれそれによつて、 選択された 1 6系統のデータ A GBを用いた 1 o g— s um演算を行う。 また、 軟出力算出回路 1 6 1 ' は、 図 示しないが、 4つの 10 g— s um演算回路のそれそれによつて、 8個の l o g - s um演算回路 59 1 · · · 59 18のそれそれから出力された 8系統のデ 一夕 A GBを用いた 10 g— s um演算を行い、 さらに、 2つの l o g— s um 演算回路のそれそれによつて、 4つの l o g— s um演算回路のそれそれから出 力された 4系統のデータ AGBを用いた 10 g— s um演算を行う。 そして、 軟 出力算出回路 1 6 1， は、 1 o g— s um演算回路 59 115によって、 2つの 1 0 g - s um演算回路のそれそれから出力された 2系統のデータ AGBを用いた 1 o g— s um演算を行う。
軟出力算出回路 1 6 1 ' は、 このような処理を、 入力が "0"又は " 1 " の場 合のそれそれについて行う。
このように、 軟出力算出回路 1 6 1 ' は、 予め選択回路 590によって、 32 系統のデータ AG Bの中から、 トレリス上の各枝の入出力パターンに応じて該当 する枝を選択しておき、 1 5個の 10 g— s um演算回路 59 1 i , · · · 59 1 15によって、 勝ち抜き戦に喩えられる動作を行い、 10 g— s um演算の累積加 算演算を実現することができる。
このような手法によっても、 軟出力復号回路 90は、 所定の本数以下の枝を有 する任意のトレリス符号に対して、 対数軟出力 I人を算出することができる。 なお、 ここでも、 32本以下の枝を有するトレリス構造となる符号の復号を行 う場合について説明したが、 軟出力復号回路 90は、 この枝の本数に限定される ものでないことはいうまでもない。
5 - 7 外部情報に対する正規化
上述した外部情報算出回路 1 63に関する特徴である。
軟出力復号回路 90は、 上述したように、 外部情報算出回路 163によって、 シンボル単位の外部情報とビット単位の外部情報とを算出することができる。 こ こで、 シンポル単位の外部情報を算出する際には、 例えば 2ビット 1シンボルと すると、 4つの外部情報が算出されることになる。
そこで、 軟出力復号回路 90は、 シンポル単位の外部情報の分布の偏りを是正 し且つ情報量を削減するための正規化を行い、 全てのシンボルに対する外部情報 を次段における事前確率情報として出力するのではなく、 "シンポルの数一 1 " の数の外部情報を出力する。
具体的には、 軟出力復号回路 90は、 図 98 Aに示すように、 例えば 4つのシ ンポル " 00"， "0 1"， " 1 0"， " 1 1 " のそれそれに対応する外部情報 ED O , ED I , E D 2 , E D 3を算出したものとすると、 同図 Bに示すように、 外部情報算出回路 1 63における正規化回路 357によって、 4つの外部情報 E D O , ED I , ED 2， ED 3のうち、 最大値を有する外部情報 E D 1を、 例え ば "0" といった所定の値に合わせるように、 外部情報 ED 0， ED 1， ED 2： E D 3のそれそれに対して所定の値を加算し、 外部情報 EA0， E A 1 , EA 2 : E A 3を求める。 軟出力復号回路 90は、 このような正規化を行うことによって、 外部情報の分布の偏りを是正することができる。
続いて、 軟出力復号回路 90は、 同図 Cに示すように、 正規化回路 357によ つて、 正規化後の 4つの外部情報 E A 0， E A 1 , E A 2 , EA3に対して、 必 要なダイナミックレンジに応じてクリッピングを行い、 外部情報 EN 0， EN 1 : EN 2 , EN3を求める。 軟出力復号回路 90は、 このようなクリッピングを行 うことによって、 値が大きく重要度の高い外部情報間の値の差を保持することが できる。
そして、 軟出力復号回路 90は、 同図 Dに示すように、 正規化回路 3 57によ つて、 例えば、 クリップ後の 4つの外部情報 EN 0， E N 1 , E N 2 , EN 3の うち、 "00" のシンポルに対する外部情報 E N 0の値を、 他の全てのシンボル "0 1 "， "1 0" ， " 1 1 " のそれそれに対する外部情報 E N 1， E N 2， E N3の値から差分する。 軟出力復号回路 9 0は、 このような正規化を行うことに よって、 4つの外部情報を出力するのではなく、 3つの外部情報の比を外部情報 E X 0 , E X 1 , E X 2として出力することができる。
このようにすることによって、 軟出力復号回路 9 0は、 1シンボル分の外部情 報を出力する必要がなく、 外部入出力ピン数の削減を図ることができる。 また、 軟出力復号回路 9 0は、 同図 Dに示した正規化を行う前に、 同図 Cに示したクリ ヅビングを行うことによって、 尤度の高いシンポルに対する外部情報間の値の差 を保持することができ、 高精度の復号を行うことができる。 なお、 ここでは、 4つのシンポルに対する外部情報を算出し、 正規化する場合 について説明したが、 軟出力復号回路 90としては、 4つ以外の数のシンポルに 対する外部情報の正規化を行うこともできる。
5 - 8 受信値の硬判定
上述した硬判定回路 1 65に関する特徴である。
受信値を硬判定する場合には、 通常、 I /<3平面上の受信値の正接 （tangent) を求めることが行われる。 しかしながら、 この方法の場合には、 例えば、 同相成 分及び直交成分が、 それそれ、 8ビッ トで表現されているものとすると、 8ビッ トのデ一夕同士の除算が必要となり、 回路規模の増大とともに、 処理の遅延を招
< o
これに代替する方法としては、 例えば、 同相成分及び直交成分が、 それそれ、 8ビットで表現されているものとすると、 合計 1 6ビッ ト = 65536通りの場 合分けを行い、 各場合における硬判定値を表引きすることが考えられる。 しかし ながら、 この方法の場合にも、 膨大な処理時間を要することから現実的ではない また、 他の方法としては、 I /Q平面上の受信値の角度を硬判定の領域の境界 と比較するため、 受信値の除算を行い、 境界の角度の正接と比較することが考え られる。 しかしながら、 この方法の場合にも、 8ビットのデ一タ同士の除算が必 要となるとともに、 領域の境界が一般には無理数で与えられるものであることか ら、 精度の検討がさらに必要となる。
そこで、 軟出力復号回路 90は、 受信値の同相成分又は直交成分のいずれかの 値に対する境界値を表引きにより求め、 他成分の値に応じて硬判定値を求める。 具体的には、 軟出力復号回路 90は、 符号化装置 1が 8 P S K変調方式による 変調を行うものであった場合には、 図 99に示すように、 I/Q平面を 8つの信 号点に応じた 8つの領域に区分けするために、 I軸又は Q軸のいずれかに対する 4つの境界線 （境界値デ一夕） BDR O , BDR l , BDR 2 , BDR 3を設け、 これらの境界値デ一夕 B D R 0 , BDR l , B D R 2 , BDR 3を、 上述した硬 判定回路 1 65におけるルックアップテーブル 372にテーブルとして記憶する。 なお、 同図においては、 同相成分及び直交成分は、 それそれ、 5ビッ トで表現さ れているものとし、 各ドッ トが各ビッ トを表しているものとする。 また、 領域 0 , 1 , 2， 3， 4, 5， 6 , 7にマツビングされている信号点の値は、 それそれ、 上述した信号点配置情報 C S I G 0， C S I G 1， CS I G 2， CS I G3 , C S I G 4 , CS I G 5 , C S I G 6 , CS I G 7で表される。
軟出力復号回路 90は、 上述したように、 硬判定回路 1 65によって、 I軸又 は Q軸のいずれかに対する 4つの境界値データ B D R 0 , B D R 1 , B DR 2 , BDR 3と、 他方の成分の値とを比較し、 受信値の信号点がどの領域に属するか を判定し、 硬判定値を求める。
このようにすることによって、 軟出力復号回路 90は、 ルックアップテーブル
372に記憶されるテーブルの容量を小さくすることができ、 精度の検討も不要 であることから、 回路規模を削減するとともに、 処理の高速化を図ることができ る。
なお、 ここでは、 8 P S K変調方式による信号点をデマツビングする場合につ いて説明したが、 この手法は、 いかなる P S K変調方式による信号点のデマツビ ングにも適用できるものである。
6. インタ一リーバに関する特徴
つぎに、 ィン夕一リーバ 100に関する特徴毎の説明を行う。 以下の特徴は、 インターリーバ 1 00の機能として備えられるものであるが、 特徴の概念を明確 化するために、 適宜簡略化した図面を用いて説明する。
6— 1 複数種類のインタ一リーブ機能
上述した記憶回路 407 4072, · · ·， 40716に対するデータの書き 込み及び/又は読み出しの制御に関する特徴である。
インタ一リーバ 1 00は、 上述したように、 施すべきィンタ一リーブの種類を 含む符号構成を示すモードに応じて、 複数の記憶回路 407：, 4072, · · · ,
4071βの中から、 データの書き込み及び/又は読み出しを行うべき適切なもの を選択し、 使用する記憶回路を切り替え、 複数種類のイン夕一リーブを実現する 具体的には、 ィン夕一リ一バ 100は、 制御回路 400によって、 書き込みァ ドレスと読み出しァドレスとを発生すると、 ァドレス選択回路 405によって、 ィンターリーバタイプ情報 C I NT及びィンターリーバ無出力位置情報 CNOに 基づいて、 アドレスデータ AA0， BA0， A A 1 , B A 1 , A A 2 , BA2と のうち、 記憶回路 407 i, 4072, · · · , 407 "に分配するァドレスデー タを選択する。 また、 イン夕一リーバ 1 00は、 入力データ選択回路 406によ つて、 インタ一リーブモード信号 CD I N、 インターリーバタイプ情報 C I NT 及びィン夕一リーバ入出力置換情報 C I P Tに基づいて、 インターリーブ用のデ 一夕 I 0 , I I， I 2、 及び、 遅延用のデ一夕 D 0， D l， D 2 , D 3 , D 4 , D 5のうち、 記憶回路 4071 , 4072, · · · ， 40716に分配するデ一夕を 選択する。
この具体例としては、 先に図 59乃至図 65に示したものが考えられる。 すな わち、 インターリ一バ 1 00は、 制御回路 400によって、 施すべきィン夕ーリ ーブの種類に拘泥せずにァドレスを発生した後、 ァドレス選択回路 405及び入 力データ選択回路 406によって、 施すべきィン夕一リーブの種類を含む符号構 成を示すモードに応じて、 記憶回路 4071 , 4072, · · · ， 4071βに対し てァドレス及びデータを分配し、 デ一夕を記憶回路 407！， 4072, · · 40716に記憶させる。
そして、 イン夕一リーバ 1 00は、 記憶回路 407 40 72, · · · , 40 7！ 6から読み出したデータを出力データ選択回路 408に供給し、 この出力デ一 夕選択回路 408によって、 インターリーブモード信号 CD I Ν、 イ ンターリー バタイブ情報 C I NT、 インターリーバ入出力置換情報 C I P T、 制御信号 10 B S, Ι ΟΒΡ 0 , I OBP l , I 0 Β Ρ 2 , DOB S, DOBPに基づいて、 デ一夕 OR 00， 0 R 0 1 , · · · ， OR 1 5のうち、 出力すべきデータを選択 し、 ィンターリーバ出力データ I I 0及びィンタ一リーブ長遅延受信値 I DOと して出力する。
このように、 インターリーバ 1 0◦は、 施すべきィンタ一リーブの種類を含む 符号構成を示すモードに応じて、 使用する記憶回路を切り替え、 アドレス及びデ —タを分配することによって、 複数種類のィン夕一リーブを実現することができ、 汎用性のあるものである。 そのため、 要素復号器 50は、 種々の符号に適応的に 対応した復号を行うことが可能となる。
6 - 2 インタ一リーブ用の記憶回路と遅延用の記憶回路の共用
"6— 1 " に示した機能に関連する特徴であり、 記憶回路 4071 , 4072 , • · ·， 40716に対するデ一夕の書き込み及び/又は読み出しの制御に関する 特徴である。
繰り返し復号においては、 受信値に対して、 インタ一リーバが要する処理時間 と同時間だけ、 すなわち、 インターリーブ長分の時間だけ遅延させる必要がある < ここで、 複数種類の符号の復号を行う場合には、 符号構成に応じて、 遅延すべき シンボル数が変化するとともに、 インターリーブ処理に要する記憶回路 （RA M) の数も変化する。
そこで、 イン夕一リーバ 1 00は、 上述したように、 インタ一リーブ用の記憶 回路と遅延用の記憶回路とを共用し、 符号構成に応じて、 複数の記憶回路 407 1 , 4072, · · ·， 4071βの中から、 使用する記憶回路を切り替え、 イン夕 一リーブ処理に使用しない記憶回路を遅延処理に使用し、 遅延処理に使用しない 記憶回路をィンタ一リーブ処理に使用する。
この具体例としては、 先に図 59乃至図 65に示したものが考えられる。 すな わち、 インターリーバ 1 00は、 ァドレス選択回路 405及び入力データ選択回 路 406によって、 符号構成に応じたィンターリーブ処理及び遅延処理をともに 考慮して、 記憶回路 4071 , 4072) · · ·， 40716に対するァドレスデー タ及びデ一夕の分配を行い、 出力デ一夕選択回路 408によって、 所望のデ一夕 を出力する。
このようにすることによって、 イン夕一リーバ 1 00は、 インターリーブ用の 記憶回路と遅延用の記憶回路とを個別に備える必要がなく、 最低限数の記憶回路 を備えればよく、 回路規模の削減を図ることができる。
6 - 3 クロック阻止信号による記憶回路の動作制御
上述したように、 インタ一リーバ 1 00は、 少なく とも RAMを有する複数の 記憶回路 407 ,， 4072, · · ·， 40716を備え、 これらの記憶回路 407 1 , 4072, · · ·， 4071βを用いて、 インタ一リーブ処理及び遅延処理を行 う。 この場合、 記憶回路 407 4—072, · · · , 40716は、 それそれ、 通 常、 クロック信号が入力される度に、 データの書き込み及び/又は読み出しとい つた動作を行う。
このようなインタ一リーバ 1 ◦ 0においては、 実際には、 不使用の記憶回路が 存在する場合がある。 具体的には、 先に図 60に示した例では、 記憶回路 407 6 , 4078における R AMD 0 6， D 08が不使用の R A Mとして存在し、 先に 図 64に示した例では、 記憶回路 4076， 407 s , 407 ， 40712におけ る RAMD 06 , D 08 , D 1 0 , D 1 2が不使用の R AMとして存在する。 そこで、 インターリーバ 1 00は、 ァドレス選択回路 405によって、 入力さ れたクロック信号を阻止するためのクロック阻止信号 I Hを発生し、 このクロッ ク阻止信号 I Hを不使用の記憶回路に与えることによって、 当該不使用の記憶回 路における書き込み及び/又は読み出しを含む一切の動作を停止させる。
より具体的には、 インタ一リーバ 1 00においては、 複数の記憶回路 407 ,, 4072) · · ·， 40 716のうち、 使用する記憶回路を、 アドレス方向で分割し て決定する。 そして、 インタ一リーバ 1 00は、 ァドレス選択回路 40 5によつ て、 書き込みァドレス及び/又は読み出しァドレスに該当しない記憶回路に対す るクロック阻止信号 I Hを発生し、 このクロック阻止信号 I Hを当該記憶回路に 与える。
このように、 ィン夕一リーバ 1 00は、 使用する記憶回路をアドレス方向で分 割し、 クロック阻止信号 I Hをアクティブにする機構を設けることによって、 不 使用の記憶回路の動作を停止させることができる。 したがって、 要素復号器 50 は、 全ての記憶回路 4071 , 4072, · · · , 40716を全てのクロック信号 に応じて動作せる必要がなく、 記憶回路の動作率を下げることができ、 結果とし て、 消費電力を下げることができる。
6 -4 ディン夕一リーブ機能
上述したように、 インタ一リーバ 1 00は、 インタ一リーブ処理とディンター リーブ処理との両者を行うことができる。
ところで、 一般には、 インターリーブ処理を行う際には、 シーケンシャルなァ ドレスデ一夕を用いて、 記憶回路に対するデータの書き込みを行い、 ランダムな アドレスデータを用いて、 記憶回路からのデータの読み出しを行う。 一方、 ディ ン夕ーリーブ処理を行う際には、 読み出し用のァドレスデータを生成するために、 ィンタ一リ一ブ処理で用いたァドレスデータを逆変換する必要がある。 そのため、 繰り返し復号を行う場合には、 ディンタ一リーブ処理で用いたァドレスデータを ィンタ一リーブ処理に用いるための変換用のァドレスデータと、 イン夕一リーブ 処理で用いたァドレスデ一夕をディンタ一リーブ処理に用いるための逆変換用の アドレスデ一夕との、 2通りのアドレスデータを個別に保持する必要があり、 回 路規模を圧迫する虞がある。
そこで、 イン夕一リーバ 1 00は、 ディン夕一リーブ処理を行う際には、 イン 夕一リーブ処理に用いる読み出し用のアドレスデ一夕を、 書き込み用のァドレス デ一夕として用い、 シーケンシャルなアドレスデータを用いて読み出すことによ つて、 ィンターリーブ処理とディンターリーブ処理との間で同一のァドレスデ一 夕を共用する。
具体的には、 インタ一リーバ 1 00は、 上述したように、 ィンタ一リーブ処理 を行う場合には、 制御回路 400によりシーケンシャルなァドレスデータである 書き込みアドレスデータ I W Aを発生し、 この書き込みァドレスデータ I WAを 用いて、 記憶回路 4071 , 4072, · · · , 407 , βに対するデータの書き込 みを行うとともに、 制御回路 400によりシーケンシャルなァドレスデ一夕 I A Aを発生し、 このアドレスデ一夕 I A Aに基づいて、 ランダムなアドレスデ一夕 である読み出しアドレスデータ A D Aをアドレス用記憶回路 1 1 0から読み出し、 この読み出しアドレスデータ ADAを用いて、 記憶回路 407 !, 4072, · · ·， 40716からのデータの読み出しを行う。
一方、 インターリーバ 1 00は、 上述したように、 ディン夕一リーブ処理を行 う場合には、 制御回路 400によりシーケンシャルなアドレスデータ I AAを発 生し、 このアドレスデータ I A Aに基づいて、 ランダムなアドレスデータである 読み出しァドレスデ一夕 AD Aをァドレス用記憶回路 1 1 0から読み出し、 この 読み出しアドレスデ一夕 ADAを用いて、 記憶回路 407 4072 , · · ·， 40716に対するデ一夕の書き込みを行うとともに、 制御回路 400によりシ一 ケンシャルなァドレスデータである書き込みァドレスデータ I W Aを発生し、 こ の書き込みアドレスデータ I WAを用いて、 記憶回路 407 4072, · · · , 40716からのデータの読み出しを行う。
このように、 インタ一リーバ 1 00は、 インターリーブ処理とディンターリ一 ブ処理との間で同一のアドレスデ一夕を共用し、 このアドレスデ一夕を、 インタ —リーブ処理とディンターリーブ処理とに応じて切り替える。 換言すれば、 イン 夕一リーバ 1 0 0は、 制御回路 4 0 0によって、 イン夕一リーブ処理に用いる読 み出し用のアドレスデータを、 ディンターリ一ブ処理に用いる書き込み用のァド レスデータとして用いるように切り替えるとともに、 ディンターリーブ処理に用 いる読み出し用のアドレスデータを、 ィン夕一リーブ処理に用いる書き込み用の アドレスデ一夕として用いるように切り替える。
このようなアドレスデ一夕の切り替えを行う制御回路 4 0 0は、 簡略化すると 例えば図 1 0 0に示す構成として表すことができる。 すなわち、 制御回路 4 0 0 は、 書き込み用のァドレスデ一夕を発生する書き込みァドレス発生回路 6 0 1 と、 読み出し用のァドレスデ一夕を発生する読み出しァドレス発生回路 6 0 2と、 2 つのセレクタ 6 0 3 6 0 3 2とを有するものとして表される。
制御回路 4 0 0は、 書き込みァドレス発生回路 6 0 1によって、 書き込み用の シーケンシャルなアドレスデ一夕を発生し、 セレクタ 6 0 3 6 0 3 2に供給す るとともに、 読み出しアドレス発生回路 6 0 2によって、 読み出し用のシーケン シャルなアドレスデ一夕を発生し、 セレクタ 6 0 3 6 0 3 2に供給する。 そし て、 セレクタ 6 0 3 6 0 3 2は、 インタ一リーブモード信号 C D I Nに基づい て、 書き込みァドレス発生回路 6 0 1から供給されるァドレスデ一夕と、 読み出 しアドレス発生回路 6 0 2から供給されるアドレスデータとのうち、 一方を選択 する。
具体的には、 セレクタ 6 0 3 ！は、 インターリーブモード信号 C D I Nが、 当該 インターリーバ 1 0 0がィンタ一リ一ブ処理を行う旨を指示するものであった場 合には、 書き込みァドレス発生回路 6 0 1から供給されるアドレスデ一夕を選択 し、 書き込みアドレスデ一夕 I W Aとして、 インターリーブアドレス変換回路 4 0 3に供給する。 また、 セレクタ 6 0 3 2は、 インタ一リーブモード信号 C D I N が、 当該イン夕一リーバ 1 0 0がインタ一リーブ処理を行う旨を指示するもので あった場合には、 読み出しアドレス発生回路 6 0 2から供給されるァドレスデ一 夕を選択し、 アドレスデ一夕 I A Aとして、 ァドレス用記憶回路 1 1 0及びィン 夕一リーブアドレス変換回路 4 0 3に供給する。
一方、 セレクタ 6 0 3 !は、 イン夕一リーブモード信号 C D I Nが、 当該インタ —リーバ 1 0 0がディンタ一リーブ処理を行う旨を指示するものであった場合に は、 読み出しアドレス発生回路 6 0 2から供給されるァドレスデ一夕を選択し、 書き込みァドレスデ一夕 I W Aとして、 イン夕一リーブァドレス変換回路 4 0 3 に供給する。 また、 セレクタ 6 0 3 2は、 イン夕一リーブモード信号 C D I Nが、 当該ィンターリーバ 1 0 0がディン夕一リーブ処理を行う旨を指示するものであ つた場合には、 書き込みァドレス発生回路 6 0 1から供給されるァドレスデ一夕 を選択し、 アドレスデ一夕 I A Aとして、 ァドレス用記憶回路 1 1 0及びインタ —リーブァドレス変換回路 4 0 3に供給する。
このように、 インタ一リーバ 1 0 0は、 インタ一リーブ処理とディンターリー ブ処理との間で共用するァドレスデータを、 制御回路 4 0 0により切り替えるこ とによって、 回路の簡略化及び規模削減を図ることができる。
6 - 5 書き込みアドレス及び読み出しアドレスの発生
書き込みアドレスと読み出しアドレスとを発生する際には、 通常、 カウン夕に よりカウントアップしていくことによって、 シーケンシャルなァドレスデ一夕を 発生する。 ここで、 書き込みアドレス用のカウン夕と読み出しアドレス用のカウ ン夕とを共用した場合には、 記憶回路に対する次のフレームの書き込みを開始す るまでは、 記憶回路からのデータの読み出しを開始することができない。
すなわち、 イン夕一リーバは、 書き込みアドレス用のカウンタと読み出しアド レス用のカウンタとを共用した場合には、 図 1 0 1に示すように、 Aで示すイン ターリ一ブ閧始位置信号が入力されると、 バンク Aの記憶回路に対するデータの 書き込みが行われる。 続いて、 インタ一リーパは、 Bで示す次のイン夕一リーブ 開始位置信号が入力されると、 バンク Aの記憶回路に記憶されているデータの読 み出しが行われるとともに、 バンク Bの記憶回路に対するデ一夕の書き込みが行 われる。 同様に、 インターリーバは、 Cで示す次のインターリーブ開始位置信号 が入力されると、 バンク Bの記憶回路に記憶されているデータの読み出しが行わ れるとともに、 バンク Aの記憶回路に対するデータの書き込みが行われる。
このように、 インタ一リーバは、 書き込みアドレス用のカウン夕と読み出しァ ドレス用のカウン夕とを共用した場合には、 記憶回路に対する次のフレームの書 き込みの開始と同時に、 記憶回路からのデータの読み出しを開始する。 ここで、 一般には、 外部から入力されるフレームの入力タイ ミングは変化し、 フレームが一定間隔でイン夕一リーバに入力されるとは限らない。 すなわち、 ィ ン夕一リーバは、 通常、 次のフレームが入力されるタイ ミングを把握することな く、 動作する必要がある。
このような状況の下で繰り返し復号を行うことを考慮した場合には、 外部情報 にインターリーブを施すとともに、 受信値を遅延させる必要があるが、 イン夕一 リーバにおいては、 受信値の入力タイ ミングがフレーム毎に異なることから、 遅 延量の差異が生じることがある。 すなわち、 インタ一リ一バにおいては、 同図に おいて、 A , Bで示す 2つのインターリーブ開始位置信号間の時間と、 B， Cで 示す 2つのインタ一リーブ開始位置信号間の時間とが異なることによって、 受信 値の遅延量が異なることがある。 この場合、 イン夕一リーバにおいては、 遅延さ せる受信値の入力夕ィ ミングを合わせることが困難であることから、 繰り返し復 号を実現するために複雑な処理を要することになる。
そこで、 インターリーバ 1 0 0は、 書き込みアドレス用のカウンタと読み出し ァドレス用のカウン夕とを個別に設けることによって、 記憶回路に対するデータ の書き込みが終了した後、 直ちにデータの読み出しを開始する構成とする。 具体的には、 インタ一リーバ 1 0 0は、 図 1 0 2に示すように、 Aで示すイン ターリーブ開始位置信号 T I Sが入力されると、 制御回路 4 0 0によって、 書き 込みァドレス用のカウンタをカウントアップし、 バンク Aの記憶回路に対するデ —夕の書き込みを行うと、 直ちに読み出しアドレス用のカウン夕をカウントアツ プし、 記憶したデータの読み出しを行う。 続いて、 ィン夕一リーバ 1 0 0は、 B で示す次のィン夕一リーブ開始位置信号 T I Sが入力されると、 制御回路 4 0 0 によって、 書き込みアドレス用のカウン夕をカウントアップし、 バンク Aの記憶 回路に対するデータの書き込みを行うと、 直ちに読み出しアドレス用のカウン夕 をカウン トアップし、 記憶したデータの読み出しを行う。 同様に、 イン夕一リー ノヽ' 1 0 0は、 Cで示す次のィン夕一リーブ開始位置信号 T I Sが入力されると、 書き込みアドレス用のカウンタをカウン トアップし、 バンク Aの記憶回路に対す るデータの書き込みを行うと、 直ちに読み出しァドレス用のカウンタをカウント アップし、 記憶したデータの読み出しを行う。 このように、 インタ一リーバ 1 0 0は、 書き込みアドレス用のカウンタと読み 出しァドレス用のカウンタとを個別に設けることによって、 記憶回路に対するデ 一夕の書き込みが終了すると、 直ちにデータの読み出しを開始することができる, すなわち、 インタ一リーバ 1 0 0は、 A , Bで示す 2つのインターリーブ閧始位 置信号 T I Sの間の時間と、 B , Cで示す 2つのインターリーブ開始位置信号 T I Sの間の時間とが異なる場合であっても、 遅延量を常にィンタ一リーブ長分に 固定することができ、 遅延させる受信値の入力タイ ミングを合わせることが容易 となる。
6 - 6 イン夕一リーブ長分の遅延機能
" 6— 5 " に示したように、 書き込みアドレス用のカウンタと読み出しァドレ ス用のカウン夕とを個別に設けた場合には、 イン夕一リーバ 1 0 0は、 受信値を 遅延させる際に、 記憶回路からのデータの読み出し順序を、 記憶回路に対するデ 一夕の書き込み順序と同一にする。 すなわち、 ィンタ一リーバ 1 0 0は、 受信値 を遅延させる際には、 読み出しアドレスを、 書き込みアドレスと同一にする。 このようにすることによって、 ィンターリーバ 1 0 0は、 ィンターリーブ長分 の遅延を実現することができる。 特に、 ィンタ一リーバ 1 0 0は、 読み出しァド レス用のカウン夕と、 書き込みアドレス用のカウン夕とを、 ともにカウントアツ プし、 シーケンシャルなアドレスデータを発生することによって、 容易にイン夕 一リーブ長分の遅延を実現することができる。
ィン夕ーリーバ 1 0 0は、 このような容易な手法を採用することで、 例えば、 繰り返し回数を変更した実験を行う場合には、 要素復号器を複数連接するだけで、 全体の復号遅延を変化させることなく、 繰り返し回数を変更した繰り返し復号を 行うことが可能となる。
6 - 7 アドレス空間の利用方法
複数シンポルを入力し、 複数シンボルを出力するイン夕一リーブを行う際のァ ドレスの表現手法に関する特徴である。
通常、 記憶回路における R A Mに対しては、 連続的なアドレスを割り当て、 こ の連続的なアドレス空間を用いてデ一夕の書き込みを行う。 ここで、 複数シンポ ルを入力し、 複数シンボルを出力するイン夕一リーブを行う際に、 複数の記憶回 路における RAMに対して、 連続的なァドレスを割り当てることを考える。
例えば、 入力シンボルとして 3シンボルのデ一夕を入力し、 出力シンポルとし て 3シンポルのデータを出力するようなィン夕一リーブを行う場合であって、 9 個の記憶回路の RAMO , RAM I , R AM 2 , R AM 3 , R AM 4 , RAM 5 R AM 6 , R AM 7 , R A M 8を用いてイン夕一リ一ブを行う場合には、 図 1 0 3に示すように、 RAM0， R AM 3 , RAM 6に対しては、 0シンポル目のデ —夕 1 0 (= 1 0 [0] ， 1 0 [ 1 ] ， 1 0 [2] , · · ·， 1 0 [3 1] ) が、 各タイムスロッ ト毎にワード方向に順次書き込まれ、 RAM I , RAM4, R A M 7に対しては、 1シンポル目のデータ I 1 (= 1 1 [0] , I I [ 1 ] ， I I [2] , · · ·， I 1 [ 3 1 ] ) が、 各夕ィムスロッ ト毎にヮ一ド方向に順次書 き込まれ、 RAM 2， RAM 5 , RAM 8に対しては、 2シンボル目のデータ I
2 (= 1 2 [0 ] ， 1 2 [ 1 ] ， 1 2 [2] , · . · , 1 2 [ 3 1 ] ) が、 各夕 ィムスロッ ト毎にワード方向に順次書き込まれる。 そして、 RAMO , RAM I : RAM2からは、 1系統のイン夕一リーバ出力デ一夕 I I 00が読み出され、 R AM 3 , R AM 4 , RAM5からは、 他の 1系統のインターリーバ出力デ一夕 I 101が読み出され、 RAM6 , R AM 7 , RAM8からは、 さらに他の 1系統 のィンターリーバ出力デ一夕 I I 02が読み出される。
このとき、 図 1 04に示すように、 データを書き込む際には、 RAMO, R A M 3 , RAM 6に対して、 それそれ、 例えば 0乃至 3 1までの連続的なァドレス が割り当てられるものとすると、 RAM I , RAM4 , RAM7には、 それそれ、
32乃至 63までの連続的なアドレスが割り当てられ、 さらに、 RAM2， R A M 5 , RAM8には、 それそれ、 64乃至 9 5までの連続的なアドレスが割り当 てられる。
これは、 ィンターリーブ長を可変にする場合等において各 RAMの全ての記憶 領域にデータが記憶されない場合であっても、 同様である。
例えば、 RAM0， RAM I , R AM 2 , R AM 3 , RAM4, R AM 5 , R AM 6 , R AM 7 , RAM8は、 それそれ、 同図に示した例では、 3 2タイムス 口ッ ト分のィン夕一リーブ長のィン夕一リーブを行うことができるが、 イン夕一 リーブ長を 1 0タイムスロッ ト分とした場合には、 例えば図 1 05に示すように、 R AM 0 , RAM 3 , RAM6に対しては、 それそれ、 3 2タイムスロッ ト分の 全記憶領域のうち、 0シンボル目のデータ I 0 (= I 0 [0] ， I 0 [ 1 ] ， I 0 [2] ， . · ·， 1 0 [9] ) が、 各タイムスロッ ト毎にワード方向に順次書 き込まれ、 残りの記憶領域にはデータが書き込まれない。 また、 RAM I , R A M4， RAM7に対しては、 それそれ、 32タイムスロッ ト分の全記憶領域のう ち、 1シンボル目のデータ I 1 (= 1 1 [0] , I I [ 1 ] ， I I [2] , · · • , I 1 [9] ) が、 各タイムスロッ ト毎にヮ一ド方向に順次書き込まれ、 残り の記憶領域にはデ一夕が書き込まれない。 さらに、 RAM 2， RAM 5， RAM 8に対しては、 それそれ、 32タイムスロッ ト分の全記憶領域のうち、 2シンポ ル目のデ一夕 1 2 (= 1 2 [0] ， 1 2 [ 1 ] , 1 2 [2] , · · · , 1 2 [ 3 1 ] ) が、 各タイムスロッ ト毎にヮ一ド方向に順次書き込まれ、 残りの記憶領域 にはデ一夕が書き込まれない。
このとき、 図 1 06に示すように、 デ一夕を書き込む際には、 RAMO, R A M 3 , RAM6に対して、 それそれ、 例えば 0乃至 9までの連続的なアドレスが 割り当てられ、 RAM I , RAM4 , RAM7には、 それそれ、 1 0乃至 1 9ま での連続的なアドレスが割り当てられ、 さらに、 RAM2， R AM 5 , RAM 8 には、 それそれ、 2 0乃至 29までの連続的なアドレスが割り当てられるといつ たように、 物理的に異なる複数の RAMにわたつて連続的なァドレスが割り当て られる。
しかしながら、 このようなアドレス空間を用いて、 RAMに対するデータの書 き込みを行った場合には、 デ一夕を読み出す際に、 タイムスロッ トと入力シンポ ルとの組み合わせを示すアドレスへの変換を行う必要がある。 例えば、 同図に示 す RAM0， RAM I , RAM2の中から、 " 1 2" のアドレス空間に記憶され ているデ一夕を読み出す際には、 " 1 2" というアドレスを示す情報から、 " 1 シンボル目の 2タイムス口ヅ ト" という情報への変換が必要となる。
そのため、 各 RAMに対して連続的なァドレスを割り当ててデータの書き込み を行う場合にば、 デ一夕の読み出しの際にァドレスの変換を行うための変換回路 を設ける必要がある。 特に、 シンポル数が 2のべき乗でない場合には、 アドレス の変換作業は複雑なものとなる。 そこで、 ィン夕一リーバ 1 00は、 置換先のァドレスを、 入力シンボルの情報 と、 各シンポル毎のタイムスロヅ トの情報との組み合わせで与える。
具体的には、 インターリーバ 1 00は、 上述したように、 例えば、 入力シンポ ルとして 3シンボルのデ一夕を入力し、 出力シンボルとして 3シンポルのデータ を出力するようなィンタ一リーブを行う場合であって、 9個の記憶回路の RAM 0 , RAM I , R AM 2 , R AM 3 , R AM4 , R AM 5 , R AM 6 , R AM 7： RAM8を用いて 32タイムスロヅ ト分のィン夕一リーブ長のィンタ一リーブを 行う場合には、 制御回路 400によって、 例えば図 1 07に示すように、 デ一夕 を書き込む際に、 RAM0， R AM 3 , RAM6に対して、 それそれ、 0— 0 , 0— 1， 0— 2， · · .， 0— 3 1といったように、 各タイムスロッ トを示す情 報と 0シンポル目であることを示す情報との組み合わせを、 アドレスとして与え る。 また、 イン夕一リーバ 1 00は、 RAM I , R AM 4 , RAM7に対して、 それそれ、 1— 0 , 1— 1 , 1— 2， · · ·， 1— 3 1 といったように、 各タイ ムスロッ トを示す情報と 1シンポル目であることを示す情報との組み合わせを、 アドレスとして与える。 さらに、 イン夕一リーバ 1 00は、 RAM 2 , RAM 5 : RAM8に対して、 それそれ、 2— 0， 2— 1 , 2— 2， · · ·， 2— 3 1とい つたように、 各タイムスログ トを示す情報と 2シンポル目であることを示す情報 との組み合わせを、 アドレスとして与える。
実際には、 同図に示すアドレスの割り当ては、 図 1 04に示したアドレスの割 り当てと等価なものである。 例えば同図に示す RAM0， RAM I , RAM2の 中から、 "34" のァドレス空間に記憶されているデータを読み出す場合を考え る。 この場合、 "34" というアドレスを示す情報は、 7桁で 2進数表記すると、 "0 1 000 1 0 " と表される。 ここで、 上位 2ビッ ト "0 1 " は、 1シンポル 目であることを示し、 下位 5ビヅ ト "000 1 0" は、 2タイムスロッ ト目であ ることを示すことがわかる。 すなわち、 図 1 07に示したアドレスの割り当ては、 図 1 04に示したアドレスの割り当てと実質的には等価であり、 デ一夕を読み出 す際のアドレスの変換作業は不要となる。
また、 インタ一リーバ 1 00は、 例えばィン夕一リーブ長を 1 0タイムスロヅ ト分としたィンターリーブを行う場合には、 例えば図 1 08に示すように、 デー タを書き込む際に、 RAM0， R AM 3 , RAM6に対して、 それそれ、 0— 0 : 0— 1， 0— 2 , . . .， 0— 9といったように、 各タイムスロッ トを示す情報 と 0シンポル目であることを示す情報との組み合わせを、 アドレスとして与える < また、 インタ一リーバ 1 00は、 RAM I , RAM 4， RAM 7に対して、 それ それ、 1— 0， 1— 1 , 1— 2， · · ·， 1— 9といったように、 各タイムス口 ッ トを示す情報と 1シンボル目であることを示す情報との組み合わせを、 ァドレ スとして与える。 さらに、 インターリーバ 1 00は、 RAM2 , RAM5, R A M8に対して、 それそれ、 2— 0 , 2— 1 , 2— 2， · · ·， 2— 9といったよ うに、 各タイムスロッ トを示す情報と 2シンポル目であることを示す情報との組 み合わせを、 アドレスとして与える。
同図に示すァドレスの割り当ては、 図 1 07に示したアドレスの割り当てと実 質的は同一なものであることがわかる。 そのため、 インタ一リーバ 1 00は、 ィ ンタ一リーブ長を可変にする場合等において各 RAMの全ての記憶領域にデ一夕 が記憶されない場合であっても、 デ一夕を読み出す際のァドレスの変換作業を不 要とすることができる。
このように、 インターリーバ 1 00は、 常に置換先のァドレスを、 入力シンポ ルの情報と、 各シンポル毎のタイムス口ヅ 卜の情報との組み合わせで与えること によって、 複数シンポルを入力し、 複数シンポルを出力するインタ一リーブを行 う場合であって、 インタ一リーブ長を可変にする場合であっても、 デ一夕を読み 出す際に、 アドレスの変換作業を行う必要がないことから、 特別なアドレスの変 換回路を設ける必要がなく、 回路規模の削減を図ることができる。
なお、 ィンタ一リーバ 1 00は、 図 1 07及び図 1 08に示したァドレスの割 り当てに限らず、 タイムスロッ トと入力シンポルとを識別可能な組み合わせであ れば、 いかなるものであってもよい。
6 - 8 パーシャルライ ト機能によるデ一夕の書き込み及び読み出し
上述した記憶回路 407 4072) · · ·， 407 "に関する特徴である。 上述したように、 記憶回路 407は、 パーシャルライ ト制御信号 PWに基づい て、 パーシャルライ ト機能を有する。 例えば、 記憶回路 407は、 通常時には、 図 1 09 Aに示すように、 （ビッ ト数 B) X (ワード数 W) の記憶容量を有する RAM424に対して Bビヅ トのデータが入出力されるが、 パーシャルライ トの RAMとして作用させる場合には、 同図 Bに示すように、 （ビッ ト数 B/2 ) X (ワード数 2 W) の記憶容量を有する RAM 424に対して B/2ビッ トのデ一 夕が入出力されるようなものとして擬似的に構成することができる。
これは、 通常、 ビッ ト数及びワード数のともに制限がある RAMをイン夕ーリ ーバに用いる場合には、 ィン夕ーリーブ長が RAMのワード数に応じて制限され るためである。 換言すれば、 インタ一リーバ 1 00は、 記憶回路 407における RAM424を、 パーシャルライ トの RAMとして作用させることによって、 R AM 42 における通常のヮード数よりも長いィンタ一リーブ長のィン夕一リ一 ブ処理をも実現することができる。
このとき、 インターリーバ 1 0 0には、 例えば 1 6ビヅ トといった RAMがパ —シャルライ ト機能時ではない通常時におけるビッ ト数のデータが入力されるこ とから、 パーシャルライ ト機能時には、 入力される 1 6ビッ トのデ一夕のうち、 所望の 8ビッ トのデータ毎に切り替えて RAM424に与える必要がある。
そこで、 インタ一リーバ 1 00においては、 記憶回路 407に対して入力され るデ一夕を上位ビヅ トと下位ビヅ トとに分割して 2シンポルのデータとし、 パー シャルライ ト機能時には、 これらの 2シンポルのデータのうち、 常に同一のデ一 タを選択するとともに、 読み出されたデータのうち、 アドレスに該当するものが、 常に出力するデータの同じ位置となるように、 デ一タを選択する。
具体的には、 記憶回路 407は、 パーシャルライ ト機能時には、 以下のように してデータの書き込み及び読み出しを行う。
すなわち、 記憶回路 407は、 セレクタ 42 1， 42 2のそれぞれによって、 ァドレスデータ ARの最上位ビッ トの反転ビッ ト I ARと、 ァドレスデータ AR の最上位ビッ トとを選択する。 これにより、 例えば、 アドレスデータ ARの最上 位ビッ トが " 0" であった場合には、 データ V I Hは、 8ビッ トデ一夕 " 1 1 1 1 1 1 1 1 " となり、 デ一タ V I Lは、 8ビッ トデ一夕 "00000000" と なる。 同様に、 アドレスデ一夕 ARの最上位ビヅ トが " 1" であった場合には、 デ一夕 V I Hは、 8ビッ トデ一夕 "00000000 " となり、 デ一夕 V I Lは、 8ビッ トデータ " 1 1 1 1 1 1 1 1 " となる。 ここで、 デ一夕 V I Hは、 RAM424の記憶領域におけるビヅ ト方向の上位 ァドレスに対するデータの書き込みを行うか否かを示すものであり、 データ V I Lは、 RAM 424の記憶領域におけるビヅ ト方向の下位ァドレスに対するデー 夕の書き込みを行うか否かを示すものである。 記憶回路 407は、 これらのデ一 夕 V I H, V I Lの各ビヅ トが "0" のァドレスに対してデータを書き込むもの とする。
これと同時に、 記憶回路 40 7は、 セレクタ 42 3によって、 デ一夕 I Rの下 位 8ビッ トのデータ I R [ 7 ： 0] を常に選択する。 これにより、 データ Iは、 デ一夕 I R [7 ： 0] が反復されたもの、 すなわち、 1 = { I R 1 , I R 0} = { I R [ 7 ： 0 ] , I R [ 7 ： 0 ] } となる。
そして、 記憶回路 407は、 アドレスデ一夕 ARの最上位ビッ トを除いたデー 夕であるアドレスデータ I Aと、 デ一夕 V I H, V I Lとに基づいて、 RAM 4 24に対して、 所定のヮードにおける上位ァドレス又は下位ァドレスのいずれか 一方に、 データ I R [7 : 0] を書き込む。 すなわち、 記憶回路 40 7は、 ァド レスデ一夕 A Rの最上位ビッ トが "0" であった場合には、 RAM424に対し て、 所定のヮードにおける下位ァドレスにデータ I R [ 7 ： 0 ] を書き込み、 ァ ドレスデータ ARの最上位ビヅ 卜が " 1 " であった場合には、 RAM424に対 して、 所定のヮードにおける上位ァドレスにデータ I R [ 7 ： 0] を書き込む。 このように、 記憶回路 407は、 パーシャルライ ト機能時には、 RAM424 に対して、 データ I Rの下位 8ビヅ トのデ一夕 I R [7 ： 0] のみを書き込む。 そして、 記憶回路 407は、 アドレスデ一夕 ARの最上位ビッ トを除いたデー 夕であるアドレスデータ I Aと、 データ V I H， V I Lとに基づいて、 RAM4 24から、 上位ァドレスに記憶されているデータをデータ OHとして読み出すと ともに、 下位アドレスに記憶されているデータをデータ OLとして読み出し、 セ レク夕 42 5， 42 6により選択させることによって、 データ ORを出力する。 このとき、 データ Oilは、 常に、 RAM424から読み出されたデータ OH， OLのうち、 アドレスに該当するものが、 出力するデータの同じ位置となるよう に構成される。 すなわち、 デ一夕 ORは、 デ一夕 LPDが "0" であった場合に は、 該当するアドレスが RAM424における下位アドレスであることから、 当 該下位ァドレスから読み出されたデータ O Lを下位ビッ トとし、 上位ァドレスか ら読み出されたデ一夕 OHを上位ビッ トとし、 OR= {S OH, SO L} = {0 H， 0 L} となる。 同様に、 データ ORは、 データ LPDが " 1 " であった場合 には、 該当するアドレスが RAM424における上位ァドレスであることから、 当該上位ァドレスから読み出されたデ一夕 OHを下位ビッ トとし、 下位アドレス から読み出されたデータ 0 Lを上位ビッ トとし、 OR= {SOH, S OL} = {0 L， OH} となる。
このように、 記憶回路 407は、 パーシャルライ ト機能時には、 常に、 入力さ れたデータ I Rを上位ビッ トと下位ビッ トとに分割して得られた下位ビッ トのデ 一夕 I R 0を R AM424に書き込むとともに、 常に、 RAM424から読み出 されたデータのうち、 アドレスに該当するものを、 出力するデ一夕の下位ビッ ト とする。
一方、 パーシャルライ ト機能時ではなく、 通常時には、 記憶回路 407は、 以 下のようにしてデータの書き込み及び読み出しを行う。
すなわち、 記憶回路 407は、 セレクタ 42 1， 42 2のそれそれによつて、 値が " 0" であるビッ トを選択する。 これにより、 例えば、 デ一夕 V I H， V I Lは、 常に 8ビッ トデータ "00000 000" となる。
これと同時に、 記憶回路 407は、 セレクタ 42 3によって、 データ I Rの上 位 8ビッ トのデ一夕 I R [ 1 5 : 8] を常に選択する。 これにより、 データ Iは、 I = { I R 1 , I R 0} = {I R [ 1 5 : 8] , I R [7 : 0] } となり、 デ一 夕 I Rそのものとなる。
そして、 記憶回路 407は、 デ一夕 V I H, V I Lが、 ともに、 "00000 000 " であることから、 ァドレスデ一夕 A Rの最上位ビヅ トを除いたデータで あるアドレスデ一夕 I Aと、 デ一夕 V I H, V I Lとに基づいて、 RAM424 に対して、 所定のワードにおける上位アドレス及び下位アドレスの両者に、 デ一 タ Iを書き込む。 すなわち、 記憶回路 407は、 RAM424に対して、 所定の ヮ一ドにおける上位ァドレスにデ一夕 I R [ 1 5 ： 8 ] を書き込み、 下位ァドレ スにデータ I R [7 ： 0] を書き込む。
このように、 記憶回路 407は、 通常時には、 RAM424に対して、 デ一夕 1 Rそのものを書き込む。
そして、 記憶回路 407は、 アドレスデータ ARの最上位ビッ トを除いたデ一 夕であるアドレスデータ I Aと、 デ一夕 V I H， V I Lとに基づいて、 RAM4
24から、 上位ァドレスに記憶されているデータをデ一夕 OHとして読み出すと ともに、 下位アドレスに記憶されているデータをデータ O Lとして読み出し、 セ レクタ 42 5 , 42 6により選択させることによって、 デ一夕〇Rを出力する。 このとき、 デ一夕 ORは、 デ一夕 LPDが "0" であることから、 常に、 RAM 424における下位ァドレスから読み出されたデ一夕 0 Lを下位ビッ トとし、 上 位アドレスから読み出されたデータ OHを上位ビッ トとし、 OR = {SOH, S OL} = {OH, O L} となる。 すなわち、 データ ORは、 RAM424におけ る所定のワードから読み出されたデータそのものとなる。
このように、 記憶回路 407は、 通常時には、 データ I Rを R AM424に対 して書き込み、 データ 0 Rとして出力する。
このようにすることによって、 イン夕一リ一バ 1 00は、 入出力される複数ビ ッ トのデータのうち、 上位ビヅ トのデータ又は下位ビッ 卜のデータのみを把握す れぱよく、 どのビッ トのデ一夕が書き込み及び読み出しに寄与しているのかを意 識する必要がない。 そのため、 インターリーバ 1 00は、 通常時には、 （ビッ ト 数 B) X (ワード数 W) の記憶容量を有する R AMを、 パーシャルライ トの RA Mとして作用させ、 半数ビッ ト X 2倍長ヮードの RAMとして用いることが容易 となる。
なお、 ここでは、 パーシャルライ ト機能時には、 R AM424の記憶容量が、 通常時に比べ、 半数ビッ ト X 2倍長ワードとなるものとして説明したが、 この手 法は、 この記憶容量に限定されるものではない。 この手法は、 パーシャルライ ト 機能時における RAM424の記憶容量が、 通常時に比べ、 例えば、 1/3数ビ ヅ ト X 3倍長ワード、 1 /4数ビッ ト X 4倍長ワード、 1ビッ ト Xビッ ト数倍長 ワードとなる場合といったように、 任意の記憶容量に応用可能である。
すなわち、 インタ一リーバとしては、 記憶回路に対して入力されるデータを少 なく とも上位ビッ トと下位ビッ トとに分割して少なく とも 2シンポルのデータと し、 パーシャルライ ト機能時には、 これらの少なく とも 2シンポルのデータのう ち、 常に同一のデータを選択するとともに、 読み出されたデ一夕のうち、 ァドレ スに該当するものが、 常に出力するデ一夕の同じ位置となるように、 デ一夕を選 択するようにすればよい。
6 - 9 偶数長遅延及び奇数長遅延への対応
上述した奇数長遅延補償回路 402及び記憶回路 407 4072, · · ·， 407 6に関する特徴である。
符号長可変の繰り返し復号を行う場合には、 可変長の遅延を行う必要がある。 インターリーバ 1 00は、 2バンクの RAMを用いて、 1夕ィムスロッ トでデ一 夕の書き込み及び読み出しを切り替えることによって、 遅延長、 すなわち、 イン ターリーブ長の半分の夕ィムスロッ ト分のヮ一ド数の R AMを用いれば、 イン夕 —リーブ長の遅延を実現することができる。
この動作を簡略化して説明するために、 3タイムスロッ ト分のワード数の RA Mを 2バンク用いて 6タイムスロヅ ト分のィンターリーブ長の遅延を実現する例 について図 1 1 0を用いて示す。 ここでは、 バンク A， Bの RAMには、 それそ れ、 便宜上 0 , 1， 2のアドレスが割り当てられているものとする。 また、 バン ク Aの RAMには、 アドレス 0 , 1， 2の各記憶領域に対して、 データ A, C , Eが予め記憶されており、 バンク Bの RAMには、 アドレス 1 , 2の各記憶領域 に対して、 データ B， Dが予め記憶されているとともに、 アドレス 0の記憶領域 には、 デ一夕が記憶されていないものとする。 さらに、 同図中においては、 デー 夕の書き込みを "W" で表し、 デ一夕の読み出しを "R" で表すものとする。 まず、 ィンタ一リーバ 1 0◦は、 0タイムスロッ ト目では、 バンク Aの R AM におけるアドレス 0の記憶領域から、 デ一夕 Aを読み出すとともに、 バンク Bの RAMにおけるァドレス 0の記憶領域に対して、 データ Fを書き込む。
続いて、 ィン夕ーリーバ 1 00は、 1タイムス口ヅ ト目では、 バンク Aの R A Mにおけるアドレス 0の記憶領域、 すなわち、 0夕ィムスロッ ト目でデータ Aが 読み出された記憶領域に対して、 データ Gを書き込むとともに、 バンク Bの RA Mにおけるァドレス 1の記憶領域から、 デ一夕 Bを読み出す。
続いて、 ィン夕一リーバ 1 00は、 2タイムスロヅ ト目では、 バンク Aの R A Mにおけるアドレス 1の記憶領域から、 データ Cを読み出すとともに、 バンク B の R A Mにおけるアドレス 1の記憶領域、 すなわち、 1タイムスロッ ト目でデ一 夕 Fが読み出された記憶領域に対して、 データ Hを書き込む。
続いて、 ィン夕一リ一バ 1 0 0は、 3タイムスロッ ト目では、 バンク Aの R A Mにおけるアドレス 1の記憶領域、 すなわち、 2タイムスロッ ト目でデータ Cが 読み出された記憶領域に対して、 デ一タ Iを書き込むとともに、 バンク Bの R A Mにおけるァドレス 2の記憶領域から、 データ Dを読み出す。
続いて、 ィン夕一リ一パ 1 0 0は、 4タイムスロッ ト目では、 バンク Aの R A Mにおけるアドレス 2の記憶領域から、 データ Eを読み出すとともに、 バンク B の R A Mにおけるアドレス 2の記憶領域、 すなわち、 3タイムスロヅ ト目でデー タ Dが読み出された記憶領域に対して、 デ一夕 Jを書き込む。
続いて、 インタ一リ一バ 1 0 0は、 5タイムスロッ ト目では、 バンク Aの R A Mにおけるアドレス 2の記憶領域、 すなわち、 4タイムスロッ ト目でデ一夕 が 読み出された記憶領域に対して、 データ Kを書き込むとともに、 バンク Bの R A Mにおけるァドレス 0の記憶領域から、 データ Fを読み出す。
そして、 ィン夕一リーバ 1 0 0は、 6タイムスロッ ト目では、 バンク Aの R A Mにおけるアドレス 0の記憶領域から、 データ Gを読み出すとともに、 バンク B の R A Mにおけるアドレス 0の記憶領域、 すなわち、 5タイムスロッ ト目でデ一 夕 Fが読み出された記憶領域に対して、 データ Lを書き込む。
イン夕一リーバ 1 0 0は、 このように 2バンクの R A Mを用いて、 1 タイムス ロッ トでデ一夕の書き込み及び読み出しを切り替える。 このような動作によるデ —夕の書き込み及び読み出しのタイ ミングチャートは、 図 1 1 1に示すようにな る。 すなわち、 バンク Bに書き込まれたデ一夕 Fは、 インターリーブ長分の時間 の経過後に読み出され、 同様に、 バンク Aに書き込まれたデータ Gも、 イン夕一 リーブ長分の時間の経過後に読み出されることになる。
このように、 イン夕一リーバ 1 0 0は、 一方のパンクにデータを書き込むとき、 他方のバンクからデータを読み出す動作を、 1 タイムスロヅ ト毎に切り替えるこ とによって、 ィンターリーブ長の半分のタイムスロヅ ト分のヮード数の R A Mを 2バンク用い、 ィンタ一リーブ長の遅延を実現することができる。
ところで、 この手法による遅延処理の場合、 R A Mの記憶容量が少なくて済む ことから、 回路規模の削減を図ることができるものの、 遅延長は偶数長に限られ る。
そこで、 インタ一リーバ 1 0 0は、 偶数長遅延のときには、 上述した動作を行 うことにより R A Mのみで遅延長分の遅延を行い、 奇数長遅延のときには、 上述 した動作を行い遅延長一 1分の遅延を行うとともに、 レジス夕を用いて 1タイム スロッ ト分の遅延を行うように、 切り替える機能を備えることによって、 偶数長 遅延及び奇数長遅延の両方に対応する。
具体的には、 イン夕一リーバ 1 0 0は、 上述したように、 奇数長遅延補償回路 4 0 2によって、 制御回路 6 0から供給されるィンターリーブ長情報 C I N Lに 基づいて、 偶数長遅延を行う場合には、 デ一タ T D Iに対して、 R A Mによる遅 延のみを行い、 奇数長遅延を行う場合には、 データ T D Iに対して、 R A Mによ る遅延長一 1分の遅延と、 レジスタによる 1タイムスロッ ト分の遅延を行うよう に、 遅延の対象とするデータであるデ一夕 T D Iを選択する。
このようにすることによって、 ィン夕ーリーバ 1 0 0は、 少ない回路規模の下 に、 偶数長遅延及び奇数長遅延の両方に対応することができる。
6 - 1 0 入出力順序入れ替え機能
上述した入力デ一夕選択回路 4 0 6及び出力データ選択回路 4 0 8に関する特 徴である。
軟出力復号回路 9 0は、 上述したように、 任意の符号の復号を可能とするもの であるが、 任意の符号の復号を行うために、 符号に応じた入出力パターンを予め 求めておく必要がある。 そのため、 軟出力復号回路 9 0は、 実際には、 全ての符 号の復号を 1つの回路で行うのは非常に困難であり、 任意に想定された符号を対 象とした復号を行うのが現実的である。
このように、 軟出力復号回路 9 0に限らず、 復号対象となる符号に限定がある 軟出力復号回路は、 一般に、 複数シンポルを入力し、 複数シンボルを出力する任 意の符号の軟出力復号を行う際、 当該任意の符号に対して、 入力シンボル間の順 序及び/又は出力シンボル間の順序のみが異なる符号を復号することができない 場合がある。
例えば、 要素復号器 5 0を連接して復号装置 3を構成し、 S C C Cによる符号 化を行う符号化装置による符号を復号する場合において、 当該符号化装置が、 外 符号の符号化を行う畳み込み符号化器として、 軟出力復号回路 9 0が復号可能な 任意の畳み込み符号化器を備え、 インターリーバとして、 インラインイン夕一リ ーブを行うものを備え、 さらに、 内符号の符号化を行う畳み込み符号化器として、 軟出力復号回路 9 0が復号可能な先に図 2 8に示した畳み込み符号化器を備える ものとする。 この場合、 復号装置 3は、 符号化装置による符号を復号することが 可能であることはいうまでもない。
ところで、 符号化装置における内符号の符号化を行う畳み込み符号化器として 図 1 1 2に示すものを用い、 軟出力復号回路 9 0が当該畳み込み符号を復号対象 としていない場合には、 復号装置 3は、 この符号化装置による符号を復号するこ とが不可能となる。
ここで、 同図に示す畳み込み符号化器は、 入力データ i。， i i , i 2を、 それそ れ、 0 , 1 ， 2シンポル目とすると、 図 2 8に示した畳み込み符号化器と比べ、 1シンボル目の入力データ i！と、 2シンボル目の入力データ i 2とを入れ替えた ものであることがわかる。 すなわち、 図 1 1 2に示す畳み込み符号化器を備える 符号化装置は、 図 1 1 3に示すように、 外符号の符号化を行う畳み込み符号化器 から出力される 3 ビヅ トの符号化デ一夕がィンターリーバに入力される際に、 1 シンポル目の符号化データと、 2シンボル目の符号化データとを入れ替え、 内符 号の符号化を行う畳み込み符号化器として、 図 2 8に示した畳み込み符号化器を 用いた符号化装置と等価なものであることがわかる。
このように、 復号装置 3は、 軟出力復号回路 9 0が復号対象としていない符号 を要素符号とする符号化装置に対しては、 当該要素符号が、 入力シンボル間の順 序及び/又は出力シンポル間の順序のみが異なるものであっても、 復号すること が不可能となる。
換言すれば、 符号化側としては、 例えばインラインインタ一リーブやペアワイ ズィンタ一リーブといった各シンポル毎に個別的にィンタ一リーブを施す場合に は、 入出力のシンポルの位置が一意に決定されるが、 入出力のシンボルの位置を 変化させた符号化 ことによって、 幅広い符号化を行うといった要求がある ことは否めない。 特に、 マッシイ型の符号を要素符号として用いている符号化装 置の場合、 組織成分の出力位置を入れ替えることによって、 多様な符号化を行う ことができる。 そのため、 復号装置としては、 このような符号の復号にも対応す る必要がある。
そこで、 ィンタ一リーバ 1 0 0は、 複数シンボルを入力し、 複数シンポルを出 力するインターリーブを行う際、 入力シンポル間の順序及び/又は出力シンポル 間の順序を入れ替える機能を有することによって、 同一ァドレスに基づいた複数 通りのィン夕一リーブを実現する。
具体的には、 イン夕一リーバ 1 0 0は、 インターリーブ処理を行う場合には、 入力データ選択回路 4 0 6によって、 ィンタ一リーバ入出力置換情報 C I P Tに 基づいて、 各シンボル間の入力順序を相互に置換し、 各シンポルの入力位置と出 力位置とを切り替える。
また、 インターリーバ 1 0 0は、 ディンターリーブ処理を行う場合には、 出力 データ選択回路 4 0 8によって、 ィンタ一リーバ入出力置換情報 C I P Tに基づ いて、 各シンポル間の出力順序を相互に置換し、 各シンボルの入力位置と出力位 置とを切り替える。
換言すれば、 復号装置 3が S C C Cによる符号の復号を行うものとすると、 当 該復号装置 3を構成する隣接する 2つの要素復号器 5 0 5 0 ま、 簡略化する と例えば図 1 1 4に示す構成として表すことができる。 ここでは、 入力シンポル 間の順序及び Z又は出力シンポル間の順序を入れ替える機能を有する回路を、 シ ンポル入れ替え回路と称するものとする。
すなわち、 要素復号器 5 0 !は、 軟出力復号回路 9 0から出力されたデ一夕がィ ンタ一リーバ 1 0 0に入力されると、 インタ一リーバ 1 0 0によって、 デインタ —リーブ処理を行う。 このとき、 要素復号器 5 0！は、 ィン夕一リーバ 1 0 0にお ける記憶回路 4 0 7を経ることによりディン夕ーリーブ処理が施された複数シン ポルからなるデータ O Rが出力デ一夕選択回路 4 0 8に相当するシンボル入れ替 え回路 6 1 0に入力されると、 このシンポル入れ替え回路 6 1 0によって、 出力 すべきィン夕一リーバ出力データ I I 0を選択した後、 複数シンボルからなるこ れらのインターリーバ出力データ I I 0について、 符号構成に応じて、 各シンポ ル間の入力順序を相互に置換し、 すなわち、 各シンポルの順序を入れ替え、 次段 の要素復号器 5 0 こ供給する。
一方、 要素復号器 5 0 ま、 要素復号器 5 0！から供給され、 軟出力復号回路 9 0により軟出力復号処理が施されたデータがインターリーバ 1 0 0に入力される と、 ィンタ一リ一パ 1 0 0によって、 ィン夕一リーブ処理を行う。 このとき、 要 素復号器 5 0 Jは、 インタ一リーパ 1 0 0における入力データ選択回路 4 0 6に相 当するシンボル入れ替え回路 6 1 1によって、 軟出力復号回路 9 0から供給され て各種処理が施された複数シンポルからなるデータ Iについて、 符号構成に応じ て、 各シンポルの順序を入れ替え、 デ一夕 I Rとして記憶回路 4 0 7に供給する。 このようにしてィン夕ーリーブが施されたデータは、 図示しない次段の要素復号 器に供給される。
このようにすることによって、 ィンタ一リーバ 1 0 0は、 入力シンボル間の順 序及び/又は出力シンボル間の順序を入れ替え、 同一ァドレスに基づいた複数通 りのィンターリーブを実現することができる。 特に、 ィン夕一リ一パ 1 0 0は、 通常のィンラインィンタ一リーバやペアワイズィン夕ーリーバのように、 入出力 されるシンポル数が同じであり且つ入力位置と出力位置とが 1対 1に決められて いるイン夕一リーブを行う場合には、 入力シンポルの位置と出力シンポルの位置 との接続を切り替えることが可能となる。
そのため、 要素復号器 5 0は、 復号対象となる符号に限定がある汎用の軟出力 復号回路を備えた場合であっても、 当該軟出力復号回路が復号可能な符号に対し て、 入力シンポル間の順序及び/又は出力シンポル間の順序のみが異なる符号を 復号することができる。 また、 要素復号器 5 0は、 軟出力復号回路 9 0が復号対 象とする符号の数を限定できることから、 回路の簡略化及び規模削減を図ること ができる。
なお、 ここでは、 各シンポルの順序を入れ替える機能をインタ一リーバ 1 0 0 に設けた例について説明したが、 必ずしもィン夕一リーバ 1 0 0の機能として設 ける必要はなく、 例えば軟出力復号回路 9 0の機能として設けるようにしてもよ い。
各シンポルの順序を入れ替える機能を軟出力復号回路 9 0の機能として設ける 場合、 復号装置 3が S C C Cによる符号の復号を行うものとすると、 当該復号装 置 3を構成する隣接する 2つの要素復号器 5 0 K， 5 (Kは、 簡略化すると例えば 図 1 1 5に示す構成として表すことができる。
すなわち、 要素復号器 5 0 κは、 軟出力復号回路 9 0及びィンタ一リーバ 1 0 0 によって、 通常の軟出力復号処理及びディンターリーブ処理を行い、 得られたデ 一夕を次段の要素復号器 5 0 Lに供給する。
一方、 要素復号器 5 0 Lは、 要素復号器 5 0 κから供給された複数シンボルから なるデータ、 すなわち、 外部情報又はインタ一リーブデータ T E X T等の軟出力 復号処理に必要な情報が軟出力復号回路 9 0に入力されると、 これらの情報につ いて、 シンポル入れ替え回路 6 1 2によって、 符号構成に応じて、 各シンポルの 順序を入れ替える。 さらに、 要素復号器 5 0 Lは、 軟出力復号回路 9 0と同様の各 種処理を経て、 外部情報算出回路 1 6 3により算出された複数シンポルからなる 外部情報 S O Eについて、 シンポル入れ替え回路 6 1 3によって、 符号構成に応 じて、 各シンポルの順序を入れ替え、 各種処理を施した後、 データ T I I として インターリーバ 1 0 0に供給する。 そして、 要素復号器 5 0 Lは、 入力されたデ一 夕 T I Iに対してィンターリーブ処理を施し、 図示しない次段の要素復号器に供 給する。
このようにすることによって、 軟出力復号回路 9 0は、 入力シンポル間の順序 及び/又は出力シンボル間の順序のみが異なる符号の復号が可能となる。 そのた め、 要素復号器 5 0は、 軟出力復号回路 9 0が復号対象とする符号の数を限定で きることから、 回路の簡略化及び規模削減を図ることができる。 特に、 要素復号 器 5 0は、 マッシイ型の符号を繰り返し復号する場合には、 組織成分の出力位置 を入れ替えた符号を復号することができる。
なお、 図 1 1 5に示した要素復号器 5 こおいて、 シンポル入れ替え回路 6 1 3を軟出力復号回路 9 0が有するものとして説明したが、 このシンポル入れ替え 回路 6 1 3をィンタ一リーバ 1 0 0が有してもよい。 すなわち、 要素復号器 5 0 は、 ディンターリーブ処理を行うィン夕一リーバ 1 0 0の後段、 及び、 インター リーブ処理を行うィンタ一リーバ 1 0 0の前段に、 符号構成に応じたシンボル入 れ替え回路を備えるものであればよい。 勿論、 復号装置 3が P C C Cによる符号 の復号を行うものである場合であっても、 要素復号器 5 0は、 ディン夕一リーブ 処理を行うィンタ一リーバ 1 0 0の後段、 及び、 ィンターリーブ処理を行うィン 夕一リーバ 1 0 0の前段に、 符号構成に応じたシンポル入れ替え回路を備える構 成とすればよい。
7 . まとめ
以上説明したように、 符号化装置 1 と復号装置 3とを用いて構成されるデータ 送受信システムにおいて、 復号装置 3を構成する要素復号器 5 0は、 受信値及び 事前確率情報選択回路 1 5 4によって、 符号出力が存在しない位置を尤度が " 0 " のシンポルに置換し、 この置換された情報を用いて軟出力復号を行うこと によって、 復号動作に影響を与えることなく、 消去されていることに等価な状況 を生成することができる。 そのため、 要素復号器 5 0は、 符号出力が存在しない 位置を示す情報を保持する記憶回路を別途備える必要がなく、 回路規模の削減を 図ることができる。
すなわち、 これらの符号化装置 1 と復号装置 3 とを用いて構成されるデ一夕送 受信システムは、 少ない回路規模の単純な構成で符号の消去位置を表現すること ができるものであり、 ユーザに高い利便を提供することができるものである。 また、 符号化装置 1 と復号装置 3とを用いて構成されるデータ送受信システム において、 復号装置 3を構成する要素復号器 5 0は、 トレリス上にパラレルパス が存在する符号を復号する場合には、 軟出力復号回路 9 0によって、 対数尤度 I ひ， 1 5を算出する前に、 予めパラレルパスに対応する対数尤度 I ァに対して 1 o g— s u m演算を行い、 パラレルパスを束ねることによって、 I ひ算出回路 1 5 8及び I ?算出回路 1 5 9の処理の負担を軽減することができ、 性能を劣化す ることなく処理の高速化を図ることができる。
すなわち、 これらの符号化装置 1 と復号装置 3とを用いて構成されるデータ送 受信システムは、 パラレルパスを束ねることによって、 高速に復号することがで きるものであり、 ユーザに高い利便を提供することができるものである。
また、 符号化装置 1 と復号装置 3とを用いて構成されるデータ送受信システム において、 復号装置 3を構成する要素復号器 5 0は、 軟出力復号回路 9 0におけ る I ひ算出回路 1 5 8によって、 算出した対数尤度 I ひをそのまま出力するので はなく、 算出した対数尤度 I ひ と対数尤度 I ァとの和を出力することによって、 対数軟出力 Iえを算出するために必要となる対数尤度 Iひと対数尤度 Iァとの和 を算出する回路を備える必要がなくなり、 回路規模の削減を図ることができる。 すなわち、 これらの符号化装置 1と復号装置 3とを用いて構成されるデータ送 受信システムは、 少ない回路規模の単純な構成で符号の復号を実現するものであ り、 ユーザに高い利便を提供することができるものである。
なお、 本発明は、 上述した実施の形態に限定されるものではなく、 例えば、 上 述した実施の形態では、 要素復号器 5 0が、 軟出力復号回路 9 0及びインターリ —バ 1 0 0等を L S Iとして集積させて構成されるものとして説明したが、 軟出 カ復号回路 9 0のみを L S I等の単一モジュールとして構成し、 この軟出力復号 回路 9 0を複数連接するとともに、 インタ一リーバ 1 0 0を含む他の各部を外付 けの機器として設けることによって、 復号装置 3として構成してもよい。 同様に、 本発明は、 イン夕一リーバ 1 0 0のみを L S I等の単一モジュールとして構成し、 このィンタ一リーバ 1 0 0を複数連接するとともに、 軟出力復号回路 9 0を含む 他の各部を外付けの機器として設けることによって、 復号装置 3として構成して もよい。 すなわち、 本発明は、 少なくとも軟出力復号回路 9 0又はインタ一リ一 ノヽ' 1 0 0が L S I等の単一モジュールとして構成されていれば、 繰り返し復号に 適用できるものである。
また、 上述した実施の形態では、 軟出力復号回路 9 0による補正項の算出の際 には、 補正項の値を R O M等から構成されるルックアップテーブルから読み出す ものとして説明したが、 本発明は、 R O Mの代わりに、 例えば R A M等の各種メ モリであってもよく、 また、 例えばいわゆる線形近似回路等を設けることによつ て、 補正項の値を算出する場合にも適用可能である。
さらに、 上述した実施の形態では、 インタ一リーバ 1 0 0に対して入出力され るシンボル数を最大で 3シンボルであるものとして説明したが、 本発明は、 3シ ンポル以上の任意の数のシンポルを入出力する場合にも適用することができる。 さらにまた、 上述した実施の形態では、 インタ一リーバ 1 0 0が 1 6個の記憶 回路 4 0 7 4 0 7 · · · ， 4 0 7 i eを有するものとして説明したが、 本発 明は、 符号構成に応じた任意の数の記憶回路を有する場合にも適用できることは 勿論である。 また、 上述した実施の形態では、 インタ一リーバ 1 00が対応可能なインタ一 リーブの種類として、 ランダムインタ一リーブ、 インラインインターリーブ及び ペアワイズインターリーブについて説明したが、 本発明は、 これらのイン夕一リ ーブの種類に限定されるものではなく、 他の種類のィン夕一リーブにも適用可能 である。
さらに、 上述した実施の形態では、 復号装置として、 L o g— B CJRァルゴ リズムに基づく MAP復号を行うものとして説明したが、 本発明は、 Max— L o g— B C J Rアルゴリズムに基づく M A P復号を行う復号装置であっても適用 可能である。
さらにまた、 上述した実施の形態では、 符号化装置及び復号装置をデータ送受 信システムにおける送信装置及び受信装置に適用して説明したが、 本発明は、 例 えばフロッピ一ディスク、 CD— ROM又は MO (Magneto Optical) といった磁 気、 光又は光磁気ディスク等の記録媒体に対する記録及び/又は再生を行う記録 及び/又は再生装置に適用することもできる。 この場合、 符号化装置により符号 化されたデータは、 無記憶通信路に等価とされる記録媒体に記録され、 復号装置 により復号されて再生される。
以上のように、 本発明は、 その趣旨を逸脱しない範囲で適宜変更が可能である ことはいうまでもない。

Claims

請求の範囲
1 . 軟入力とされる受信値に基づいて任意のステ一トを通過する確率を対数表 記した対数尤度を求め、 上記対数尤度を用いて復号を行う軟出力復号装置であつ て、
符号の消去位置を示す消去位置情報に基づいて、 符号出力が存在しない位置を 尤度が 0のシンポルに置換する 0シンポル置換手段と、
上記受信値及び事前確率情報を入力して軟出力復号を行い、 各時刻における軟 出力を対数表記した対数軟出力及び/又は外部情報を生成する軟出力復号手段と を備えること
を特徴とする軟出力復号装置。
2 . 上記軟出力復号手段は、
上記受信値毎に、 符号の出力パターンと上記受信値により決定される第 1の確 率を対数表記した第 1の対数尤度を算出する第 1の確率算出手段と、
上記第 1の対数尤度に基づいて、 上記受信値毎に、 符号化鬨始ステートから時 系列順に各ステ一トに至る第 2の確率を対数表記した第 2の対数尤度を算出する 第 2の確率算出手段と、
上記第 1の対数尤度に基づいて、 上記受信値毎に、 打ち切りステートから時系 列の逆順に各ステ一卜に至る第 3の確率を対数表記した第 3の対数尤度を算出す る第 3の確率算出手段と、
上記第 1の対数尤度と、 上記第 2の対数尤度と、 上記第 3の対数尤度とを用い て、 各時刻における軟出力を対数表記した対数軟出力を算出する軟出力算出手段 とを有すること
を特徴とする請求項 1記載の軟出力復号装置。
3 . 上記軟出力復号手段は、 上記軟出力算出手段から供給された上記対数軟出 力と、 事前確率情報とを用いて、 外部情報を算出する外部情報算出手段を有する こと
を特徴とする請求項 2記載の軟出力復号装置。
4 . 上記軟出力復号手段は、 上記第 1の対数尤度を、 符号構成に応じたトレリ ス上の枝に対応するように分配する第 1の確率分配手段を有すること
を特徴とする請求項 2記載の軟出力復号装置。
5 . 半導体基板に集積させて構成されていること
を特徴とする請求項 1記載の軟出力復号装置。
6 . 畳み込み符号の復号を行うこと
を特徴とする請求項 1記載の軟出力復号装置。
7 . L 0 g - B C J Rアルゴリズムに基づく最大事後確率復号を行うこと を特徴とする請求項 1記載の軟出力復号装置。
8 . 軟入力とされる受信値に基づいて任意のステートを通過する確率を対数表 記した対数尤度を求め、 上記対数尤度を用いて復号を行う軟出力復号方法であつ て、
符号の消去位置を示す消去位置情報に基づいて、 符号出力が存在しない位置を 尤度が 0のシンポルに置換する 0シンボル置換工程と、
上記受信値及び事前確率情報を入力して軟出力復号を行い、 各時刻における軟 出力を対数表記した対数軟出力及び/又は外部情報を生成する軟出力復号工程と を備えること
を特徴とする軟出力復号方法。
9 . 軟入力とされる受信値に基づいて任意のステートを通過する確率を対数表 記した対数尤度を求め、 上記対数尤度を用いて、 複数の要素符号をインターリー パを介して連接して生成された符号を繰り返し復号するための復号装置であって、 上記復号装置は、 上記要素符号を復号するための 1つの要素復号器又は連接さ れた複数の上記要素復号器で構成され、
それぞれの上記要素復号器は、
符号の消去位置を示す消去位置情報に基づいて、 符号出力が存在しない位置を 尤度が 0のシンボルに置換する 0シンポル置換手段と、
上記受信値及び事前確率情報を入力して軟出力復号を行い、 各時刻における軟 出力を対数表記した対数軟出力及び/又は外部情報を生成する軟出力復号手段と、 上記軟出力復号手段により生成された上記外部情報を入力し、 上記ィンターリ —バと同一の置換位置情報に基づいて、 上記外部情報の順序を置換して並べ替え る、 又は、 上記インターリーバにより並べ替えられた情報の配列を元に戻すよう に、 上記外部情報の順序を置換して並べ替えるィンタ一リーブ手段とを備えるこ と
を特徴とする復号装置。
1 0 . 上記要素復号器は、 半導体基板に集積させて構成されていること
を特徴とする請求項 9記載の復号装置。
1 1 . 並列連接符号化、 縦列連接符号化、 並列連接符号化変調又は縦列連接符 号化変調がなされた符号を繰り返し復号するためのものであること
を特徴とする請求項 9記載の復号装置。
1 2 . 上記要素符号は、 畳み込み符号であること
を特徴とする請求項 1 1記載の復号装置。
1 3 . 上記軟出力復号手段は、 L 0 g— B C J Rアルゴリズムに基づく最大事 後確率復号を行うこと
を特徴とする請求項 9記載の復号装置。
1 4 . 軟入力とされる受信値に基づいて任意のステートを通過する確率を対数 表記した対数尤度を求め、 上記対数尤度を用いて、 複数の要素符号を第 1のイン ターリ一ブ工程を介して連接して生成された符号を繰り返し復号するための復号 方法であって、
符号の消去位置を示す消去位置情報に基づいて、 符号出力が存在しない位置を 尤度が 0のシンボルに置換する 0シンボル置換工程と、
上記受信値及び事前確率情報を入力して軟出力復号を行い、 各時刻における軟 出力を対数表記した対数軟出力及び/又は外部情報を生成する軟出力復号工程と、 上記軟出力復号工程にて生成された上記外部情報を入力し、 上記第 1のィンタ
―リーブ工程と同一の置換位置情報に基づいて、 上記外部情報の順序を置換して 並べ替える、 又は、 上記第 1のインタ一リーブ工程にて並べ替えられた情報の配 列を元に戻すように、 上記外部情報の順序を置換して並べ替える第 2のィンタ一 リーブ工程とを備えること
を特徴とする復号方法。
1 5 . 軟入力とされる受信値に基づいて任意のステートを通過する確率を対数 表記した対数尤度を求め、 上記対数尤度を用いて復号を行う軟出力復号装置であ つて、
上記受信値毎に、 符号の出力パターンと上記受信値により決定される第 1の確 率を対数表記した第 1の対数尤度を算出する第 1の確率算出手段と、
上記第 1の対数尤度を、 符号構成に応じたトレリス上の枝に対応するように分 配する第 1の確率分配手段と、
遷移元のステ一卜が同一であり且つ遷移先のステ一卜が同一であるパラレルパ スが存在する符号を復号する場合には、 上記パラレルパスに対応する上記第 1の 対数尤度を束ねるパラレルパス処理手段とを備えること
を特徴とする軟出力復号装置。
1 6 . 上記第 1の対数尤度に基づいて、 上記受信値毎に、 符号化開始ステート から時系列順に各ステ一トに至る第 2の確率を対数表記した第 2の対数尤度を箅 出する第 2の確率算出手段と、
上記第 1の対数尤度に基づいて、 上記受信値毎に、 打ち切りステートから時系 列の逆順に各ステ一トに至る第 3の確率を対数表記した第 3の対数尤度を算出す る第 3の確率算出手段とを備え、
上記パラレルパス処理手段は、 上記第 2の確率算出手段及び上記第 3の確率算 出手段により上記第 2の対数尤度及び上記第 3の対数尤度を算出する前に、 上記 パラレルパスに対応する上記第 1の対数尤度を束ねること
を特徴とする請求項 1 5記載の軟出力復号装置。
1 7 . 上記第 1の確率分配手段は、 上記パラレルパス処理手段を有すること を特徴とする請求項 1 5記載の軟出力復号装置。
1 8 . 入力ビット数が k iであり且つメモリ数がレく である符号であって、 トレリス上にパラレルパスが存在する符号に対応する第 2の確率算出手段及び第 3の確率算出手段として、 それそれ、 入力ビッ ト数が k z k !であり且つメモリ 数がレである符号に対応する第 2の確率算出手段及び第 3の確率算出手段を用い ること
を特徴とする請求項 1 5記載の軟出力復号装置。
1 9 . 上記第 1の対数尤度と、 上記第 2の対数尤度と、 上記第 3の対数尤度と を用いて、 各時刻における軟出力を対数表記した対数軟出力を算出する軟出力算 出手段を備えること
を特徴とする請求項 1 5記載の軟出力復号装置。
2 0 . 上記第 1の確率分配手段は、 トレリス上にパラレルパスが存在する符号 を復号する場合であって、 パラレルパスを束ねた場合には、 上記対数軟出力を算 出するために用いる上記第 1の対数尤度を別途出力すること
を特徴とする請求項 1 9記載の軟出力復号装置。
2 1 . 上記第 1の確率分配手段から出力された上記対数軟出力を算出するため に用いる上記第 1の対数尤度と、 上記第 2の対数尤度とを加算する加算手段を備 え、
上記加算手段は、 算出結果を上記軟出力算出手段に供給すること
を特徴とする請求項 2 0記載の軟出力復号装置。
2 2 . 上記軟出力算出手段から供給された上記対数軟出力と、 事前確率情報と を用いて、 外部情報を算出する外部情報算出手段を備えること
を特徴とする請求項 1 9記載の軟出力復号装置。
2 3 . 半導体基板に集積させて構成されていること
を特徴とする請求項 1 5記載の軟出力復号装置。
2 4 . 畳み込み符号の復号を行うこと
を特徴とする請求項 1 5記載の軟出力復号装置。
2 5 . L 0 g— B C J Rアルゴリズムに基づく最大事後確率復号を行うこと を特徴とする請求項 1 5記載の軟出力復号装置。
2 6 . 軟入力とされる受信値に基づいて任意のステートを通過する確率を対数 表記した対数尤度を求め、 上記対数尤度を用いて復号を行う軟出力復号方法であ つて、
上記受信値毎に、 符号の出力パターンと上記受信値により決定される第 1の確 率を対数表記した第 1の対数尤度を算出する第 1の確率算出工程と、
上記第 1の対数 度を、 符号構成に応じたトレリス上の枝に対応するように分 配する第 1の確率分配工程と、 遷移元のステートが同一であり且つ遷移先のステー卜が同一であるパラレルパ スが存在する符号を復号する場合には、 上記パラレルパスに対応する上記第 1の 対数尤度を束ねるパラレルパス処理工程とを備えること
を特徴とする軟出力復号方法。
2 7 . 軟入力とされる受信値に基づいて任意のステ一トを通過する確率を対数 表記した対数尤度を求め、 上記対数尤度を用いて、 複数の要素符号をインターリ —バを介して連接して生成された符号を繰り返し復号するための復号装置であつ て、
上記復号装置は、 上記要素符号を復号するための 1つの要素復号器又は連接さ れた複数の上記要素復号器で構成され、
それそれの上記要素復号器は、
上記受信値及び事前確率情報を入力して軟出力復号を行い、 各時刻における軟 出力を対数表記した対数軟出力及び/又は外部情報を生成する軟出力復号手段と、 上記軟出力復号手段により生成された上記外部情報を入力し、 上記ィンタ一リ —バと同一の置換位置情報に基づいて、 上記外部情報の順序を置換して並べ替え る、 又は、 上記インターリーバにより並べ替えられた情報の配列を元に戻すよう に、 上記外部情報の順序を置換して並べ替えるインターリーブ手段とを備え、 上記軟出力復号手段は、
上記受信値毎に、 符号の出力パターンと上記受信値により決定される第 1の確 率を対数表記した第 1の対数尤度を算出する第 1の確率算出手段と、
上記第 1の対数尤度を、 符号構成に応じたトレリス上の枝に対応するように分 配する第 1の確率分配手段と、
遷移元のステ一トが同一であり且つ遷移先のステ一トが同一であるパラレルパ スが存在する符号を復号する場合には、 上記パラレルパスに対応する上記第 1の 対数尤度を束ねるパラレルパス処理手段とを有すること
を特徴とする復号装置。
2 8 . 上記軟出力復号手段は、
上記第 1の対数尤度に基づいて、 上記受信値毎に、 符号化開始ステートから時 系列順に各ステートに至る第 2の確率を対数表記した第 2の対数尤度を算出する 第 2の確率算出手段と、
上記第 1の対数尤度に基づいて、 上記受信値毎に、 打ち切りステートから時系 列の逆順に各ステートに至る第 3の確率を対数表記した第 3の対数尤度を算出す る第 3の確率算出手段とを有し、
上記パラレルパス処理手段は、 上記第 2の確率算出手段及び上記第 3の確率算 出手段により上記第 2の対数尤度及び上記第 3の対数尤度を算出する前に、 上記 パラレルパスに対応する上記第 1の対数尤度を束ねること
を特徴とする請求項 2 7記載の復号装置。
2 9 . 上記第 1の確率分配手段は、 上記パラレルパス処理手段を有すること を特徴とする請求項 2 7記載の復号装置。
3 0 . 入力ビット数が k！であり且つメモリ数がレ < k ,である符号であって、 トレリス上にパラレルパスが存在する符号に対応する第 2の確率算出手段及び第 3の確率算出手段として、 それそれ、 入力ビット数が k s k iであり且つメモリ 数がレである符号に対応する第 2の確率算出手段及び第 3の確率算出手段を用い ること
を特徴とする請求項 2 7記載の復号装置。
3 1 . 上記軟出力復号手段は、 上記第 1の対数尤度と、 上記第 2の対数尤度と、 上記第 3の対数尤度とを用いて、 各時刻における軟出力を対数表記した対数軟出 力を算出する軟出力算出手段を有すること
を特徴とする請求項 2 7記載の復号装置。
3 2 . 上記第 1の確率分配手段は、 トレリス上にパラレルパスが存在する符号 を復号する場合であって、 パラレルパスを束ねた場合には、 上記対数軟出力を算 出するために用いる上記第 1の対数尤度を別途出力すること
を特徴とする請求項 3 1記載の復号装置。
3 3 . 上記軟出力復号手段は、 上記第 1の確率分配手段から出力された上記対 数軟出力を算出するために用いる上記第 1の対数尤度と、 上記第 2の対数尤度と を加算する加算手段を有し、
±記加算手段は、 算出結果を上記軟出力算出手段に供給すること
を特徴とする請求項 3 2記載の復号装置。
3 4 . 上記軟出力復号手段は、 上記軟出力算出手段から供給された上記対数軟 出力と、 事前確率情報とを用いて、 外部情報を算出する外部情報算出手段を有す ること
を特徴とする請求項 3 1記載の復号装置。
3 5 . 上記要素復号器は、 半導体基板に集積させて構成されていること
を特徴とする請求項 2 7記載の復号装置。
3 6 . 並列連接符号化、 縦列連接符号化、 並列連接符号化変調又は縦列連接符 号化変調がなされた符号を繰り返し復号するためのものであること
を特徴とする請求項 2 7記載の復号装置。
3 7 . 上記要素符号は、 畳み込み符号であること
を特徴とする請求項 3 6記載の復号装置。
3 8 . 上記軟出力復号手段は、 L 0 g—B C J Rアルゴリズムに基づく最大事 後確率復号を行うこと
を特徴とする請求項 2 7記載の復号装置。
3 9 . 軟入力とされる受信値に基づいて任意のステートを通過する確率を対数 表記した対数尤度を求め、 上記対数尤度を用いて、 複数の要素符号を第 1のイン ターリーブ工程を介して連接して生成された符号を繰り返し復号するための復号 方法であって、
上記受信値及び事前確率情報を入力して軟出力復号を行い、 各時刻における軟 出力を対数表記した対数軟出力及び/又は外部情報を生成する軟出力復号工程と、 上記軟出力復号工程にて生成された上記外部情報を入力し、 上記第 1のイン夕
―リーブ工程と同一の置換位置情報に基づいて、 上記外部情報の順序を置換して 並べ替える、 又は、 上記第 1のイン夕一リーブ工程にて並べ替えられた情報の配 列を元に戻すように、 上記外部情報の順序を置換して並べ替える第 2のインタ一 リーブ工程とを備え、
上記軟出力復号工程は、
上記受信値毎に、 符号の出力パターンと上記受信値により決定される第 1の確 率を対数表記した第 1の対数尤度を算出する第 1の確率算出工程と、
上記第 1の対数尤度を、 符号構成に応じたトレリス上の枝に対応するように分 配する第 1の確率分配工程と、
遷移元のステートが同一であり且つ遷移先のステ一卜が同一であるパラレルパ スが存在する符号を復号する場合には、 上記パラレルパスに対応する上記第 1の 対数尤度を束ねるパラレルパス処理工程とを有すること
を特徴とする復号方法。
4 0 . 軟入力とされる受信値に基づいて任意のステ一トを通過する確率を対数 表記した対数尤度を求め、 上記対数尤度を用いて復号を行う軟出力復号装置であ つて、
上記受信値毎に、 符号の出力パターンと上記受信値により決定される第 1の確 率を対数表記した第 1の対数尤度を算出する第 1の確率算出手段と、
上記第 1の対数尤度に基づいて、 上記受信値毎に、 符号化閧始ステートから時 系列順に各ステ一トに至る第 2の確率を対数表記した第 2の対数尤度を算出する 第 2の確率算出手段と、
上記第 1の対数尤度に基づいて、 上記受信値毎に、 打ち切りステートから時系 列の逆順に各ステ一トに至る第 3の確率を対数表記した第 3の対数尤度を算出す る第 3の確率算出手段と、
上記第 1の対数尤度と、 上記第 2の対数尤度と、 上記第 3の対数尤度とを用い て、 各時刻における軟出力を対数表記した対数軟出力を算出する軟出力算出手段 とを備え、
上記第 2の確率算出手段は、 上記第 2の対数尤度を算出する過程で求められる 上記第 2の対数尤度と上記第 1の対数尤度との和を、 上記軟出力算出手段に供給 すること
を特徴とする軟出力復号装置。
4 1 . 上記軟出力算出手段から供給された上記対数軟出力と、 事前確率情報と を用いて、 外部情報を算出する外部情報算出手段を備えること
を特徴とする請求項 4 0記載の軟出力復号装置。
4 2；- 上記第 1の対数尤度を、 符号構成に応じたトレリス上の枝に対応するよ うに分配する第 1の確率分配手段を備えること
を特徴とする請求項 4 0記載の軟出力復号装置。
4 3 . 半導体基板に集積させて構成されていること
を特徴とする請求項 4 0記載の軟出力復号装置。
4 4 . 畳み込み符号の復号を行うこと
を特徴とする請求項 4 0記載の軟出力復号装置。
4 5 . L o g— B C J Rアルゴリズムに基づく最大事後確率復号を行うこと を特徴とする請求項 4 0記載の軟出力復号装置。
4 6 . 軟入力とされる受信値に基づいて任意のステ一トを通過する確率を対数 表記した対数尤度を求め、 上記対数尤度を用いて復号を行う軟出力復号方法であ つて、
上記受信値毎に、 符号の出力パターンと上記受信値により決定される第 1の確 率を対数表記した第 1の対数尤度を算出する第 1の確率算出工程と、
上記第 1の対数尤度に基づいて、 上記受信値毎に、 符号化開始ステートから時 系列順に各ステ一トに至る第 2の確率を対数表記した第 2の対数尤度を算出する 第 2の確率算出工程と、
上記第 1の対数尤度に基づいて、 上記受信値毎に、 打ち切りステートから時系 列の逆順に各ステートに至る第 3の確率を対数表記した第 3の対数尤度を算出す る第 3の確率算出工程と、
上記第 1の対数尤度と、 上記第 2の対数尤度と、 上記第 3の対数尤度とを用い て、 各時刻における軟出力を対数表記した対数軟出力を算出する軟出力算出工程 とを備え、
上記第 2の確率算出工程では、 上記第 2の対数尤度が算出される過程で求めら れる上記第 2の対数尤度と上記第 1の対数尤度との和が、 上記軟出力算出工程に て用いられるように出力されること
を特徴とする軟出力復号方法。
4 7 . 軟入力とされる受信値に基づいて任意のステ一トを通過する確率を対数 表記した対数尤度を求め、 上記対数尤度を用いて、 複数の要素符号をインターリ —パを介して連接して生成された符号を繰り返し復号するための復号装置であつ て、
上記復号装置は、 上記要素符号を復号するための 1つの要素復号器又は連接さ れた複数の上記要素復号器で構成され、
それそれの上記要素復号器は、
上記受信値及び事前確率情報を入力して軟出力復号を行い、 各時刻における軟 出力を対数表記した対数軟出力及び/又は外部情報を生成する軟出力復号手段と、 上記軟出力復号手段により生成された上記外部情報を入力し、 上記ィンタ一リ —バと同一の置換位置情報に基づいて、 上記外部情報の順序を置換して並べ替え る、 又は、 上記インタ一リーバにより並べ替えられた情報の配列を元に戻すよう に、 上記外部情報の順序を置換して並べ替えるィンタ一リーブ手段とを備え、 上記軟出力復号手段は、
上記受信値毎に、 符号の出力パターンと上記受信値により決定される第 1の確 率を対数表記した第 1の対数尤度を算出する第 1の確率算出手段と、
上記第 1の対数尤度に基づいて、 上記受信値毎に、 符号化開始ステートから時 系列順に各ステートに至る第 2の確率を対数表記した第 2の対数尤度を算出する 第 2の確率算出手段と、
上記第 1の対数尤度に基づいて、 上記受信値毎に、 打ち切りステートから時系 列の逆順に各ステートに至る第 3の確率を対数表記した第 3の対数尤度を算出す る第 3の確率算出手段と、
上記第 1の対数尤度と、 上記第 2の対数尤度と、 上記第 3の対数尤度とを用い て、 各時刻における軟出力を対数表記した対数軟出力を算出する軟出力算出手段 とを有し、
上記第 2の確率算出手段は、 上記第 2の対数尤度を算出する過程で求められる 上記第 2の対数尤度と上記第 1の対数尤度との和を、 上記軟出力算出手段に供給 すること
を特徴とする復号装置。
4 8 . 上記軟出力復号手段は、 上記軟出力算出手段から供給された上記対数軟 出力と、 事前確率情報とを用いて、 外部情報を算出する外部情報算出手段を有す ること
を特徴とする請求項 4 7記載の復号装置。
4 9 . 上記軟出力復号手段は、 上記第 1の対数尤度を、 符号構成に応じたトレ リス上の枝に対応するように分配する第 1の確率分配手段を有すること
を特徴とする請求項 4 7記載の復号装置。
5 0 . 上記要素復号器は、 半導体基板に集積させて構成されていること
を特徴とする請求項 4 7記載の復号装置。
5 1 . 並列連接符号化、 縦列連接符号化、 並列連接符号化変調又は縦列連接符 号化変調がなされた符号を繰り返し復号するためのものであること
を特徴とする請求項 4 7記載の復号装置。
5 2 . 上記要素符号は、 畳み込み符号であること
を特徴とする請求項 5 1記載の復号装置。
5 3 . 上記軟出力復号手段は、 L o g— B C J Rアルゴリズムに基づく最大事 後確率復号を行うこと
を特徴とする請求項 4 7記載の復号装置。
5 4 . 軟入力とされる受信値に基づいて任意のステートを通過する確率を対数 表記した対数尤度を求め、 上記対数尤度を用いて、 複数の要素符号を第 1のイン タ一リーブ工程を介して連接して生成された符号を繰り返し復号するための復号 方法であって、
上記受信値及び事前確率情報を入力して軟出力復号を行い、 各時刻における軟 出力を対数表記した対数軟出力及び/又は外部情報を生成する軟出力復号工程と、 上記軟出力復号工程にて生成された上記外部情報を入力し、 上記第 1のィンタ —リーブ工程と同一の置換位置情報に基づいて、 上記外部情報の順序を置換して 並べ替える、 又は、 上記第 1のインターリーブ工程にて並べ替えられた情報の配 列を元に戻すように、 上記外部情報の順序を置換して並べ替える第 2のィンター リーブ工程とを備え、
上記軟出力復号工程は、
上記受信値毎に、 符号の出力パターンと上記受信値により決定される第 1の確 率を対数表記した第 1の対数尤度を算出する第 1の確率算出工程と、
上記第 1の対数尤度に基づいて、 上記受信値毎に、 符号化開始ステートから時 系列順に各ステ一トに至る第 2の確率を対数表記した第 2の対数尤度を算出する 第 2の確率算出工程と、 上記第 1の対数尤度に基づいて、 上記受信値毎に、 打ち切りステートから時系 列の逆順に各ステートに至る第 3の確率を対数表記した第 3の対数尤度を算出す る第 3の確率算出工程と、
上記第 1の対数尤度と、 上記第 2の対数尤度と、 上記第 3の対数尤度とを用い て、 各時刻における軟出力を対数表記した対数軟出力を算出する軟出力算出工程 とを有し、
上記第 2の確率算出工程では、 上記第 2の対数尤度が算出される過程で求めら れる上記第 2の対数尤度と上記第 1の対数尤度との和が、 上記軟出力算出工程に て用いられるように出力されること
を特徴とする復号方法。
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