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WO2000033285A1 - Dispositif electro-optique et procede de fabrication - Google Patents

Dispositif electro-optique et procede de fabrication Download PDF

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WO2000033285A1
WO2000033285A1 PCT/JP1999/006719 JP9906719W WO0033285A1 WO 2000033285 A1 WO2000033285 A1 WO 2000033285A1 JP 9906719 W JP9906719 W JP 9906719W WO 0033285 A1 WO0033285 A1 WO 0033285A1
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WO
WIPO (PCT)
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film
contact hole
electro
conductive layer
optical device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP1999/006719
Other languages
English (en)
French (fr)
Inventor
Masao Murade
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to US09/600,701 priority Critical patent/US6657230B1/en
Priority to JP56032699A priority patent/JP3424234B2/ja
Publication of WO2000033285A1 publication Critical patent/WO2000033285A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

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    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6723—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device having light shields
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/481—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices

Definitions

  • the present invention belongs to the technical field of an electro-optical device of an active matrix driving system and a method of manufacturing the same, and particularly, relates to an electrical connection between a pixel electrode and a thin film transistor (hereinafter referred to as a TFT as appropriate) for pixel switching.
  • the present invention belongs to the technical field of an electro-optical device including a conductive layer for obtaining good conduction and a method of manufacturing the same.
  • a large number of scanning lines and data lines arranged vertically and horizontally and a large number of TFTs corresponding to their intersections are provided on a TFT array substrate. ing.
  • the scan line is connected to the gate electrode
  • the data line is connected to the source region of the semiconductor layer
  • the pixel electrode is connected to the drain region of the semiconductor layer.
  • the source and drain regions of such a TFT and the channel region between them are composed of a semiconductor layer formed on a TFT array substrate.
  • the pixel electrode is connected to the drain region of the semiconductor layer via wiring such as a scanning line, a capacitor line, and a data line having a multilayer structure and a plurality of interlayer insulating films for electrically insulating these from each other. Need to be done.
  • the semiconductor layer in a stacked structure is particularly used.
  • the interlayer distance from the pixel electrode to the pixel electrode is, for example, about 1000 nm or more, it is difficult to form a contact hole for electrically connecting the two. More specifically, as the etching is performed deeper, the etching accuracy decreases, and there is a possibility that a hole may penetrate a target semiconductor layer. It is extremely difficult to open a deep contact hole. For this reason, dry etching is combined with wet etching, Then, the diameter of the contact hole is increased by the etching, and it becomes difficult to lay out wirings and electrodes as necessary in a limited area on the substrate.
  • three electro-optical devices such as a liquid crystal device configured as described above were prepared, and each was used as a light valve for R (red), G (green), and B (blue). Color projectors have been developed.
  • the three-color lights separately modulated by the three electro-optical devices 500 R, 500 G, and 500 B After being combined into one projection light by 02, it is projected on the screen.
  • the prism 502 when the light is synthesized by the prism 502, the G light is not reflected by the prism 502 as compared with the R light and the B light reflected by the prism 502. That is, the number of times of light inversion is reduced once for G light.
  • the thickness of various conductive layers forming thin film transistors, data lines, scanning lines, capacitance lines, etc., and the thickness of interlayer insulating films interposed therebetween also increase. Since there is an inherent limit due to the manufacturing technology, the step on the surface of the pixel electrode becomes relatively large between the region where these wirings and elements are formed and the other region. When the step is increased in this way, the disclination region of the liquid crystal generated when the rubbing treatment is performed on the alignment film having the step is enlarged. As a result, there arises a problem that such a disclination region cannot be accommodated in a non-opening region which normally surrounds the opening region of each pixel in a lattice shape. Alternatively, if all such discrimination areas are dared to be covered by a light-shielding film or the like on the opposing substrate, there arises a problem that the aperture area in each pixel becomes very small.
  • the location and extent of the step caused by the step on the pixel electrode surface to cause disclination greatly depend on the direction of the rubbing treatment.
  • TN Transmission Nematic
  • the pixel electrode surface In the opening area of each pixel the degree of the disclination generation area at the right corner increases according to the step shape of the pixel, and conversely, when the counterclockwise TN liquid crystal is used, the pixel electrode surface Depending on the step shape, the degree of the discrimination generation area increases at the left corner in the opening area of each pixel.
  • the present invention has been made in view of the above-described problems, and even when a pixel pitch is reduced, a pixel electrode surface caused by the presence of a plurality of contact holes connecting a semiconductor layer and a pixel electrode via a conductive layer is formed.
  • An object of the present invention is to provide an electro-optical device having a high pixel opening area and capable of displaying high-quality images while efficiently reducing adverse effects due to depressions and irregularities, and a method for manufacturing the same.
  • the present invention provides: a plurality of scanning lines, a plurality of data lines, a thin film transistor and a pixel electrode arranged corresponding to intersections of the scanning lines and the data lines, A first contact hole for electrically connecting the pixel electrode and the conductive layer, the semiconductor layer comprising a semiconductor layer forming a thin film transistor and at least one conductive layer electrically connected between the pixel electrodes; Is characterized by being opened substantially symmetrically with respect to two adjacent data lines in plan view. According to such a configuration of the present invention, the first contact hole is opened at a position substantially symmetric with respect to two adjacent data lines.
  • the position symmetrical with respect to the adjacent data line is, for example, the center position of two data lines if there is one first contact hole, and two lines if there are two contact holes.
  • Various positions are conceivable depending on the number of the second contact holes, such as two positions symmetrical with respect to the center position between the lines.
  • the position symmetrical with respect to the two adjacent data lines usually coincides with the position symmetrical with respect to the central axis in the direction along the data line in the opening area of each pixel.
  • the central axis of the opening area of each pixel along a data line such as a square or a rectangle may not be simply determined, and the two are not necessarily the same.
  • the first contact hole reaches the pixel electrode, according to the current technology of forming this kind of pixel electrode, a portion corresponding to the first contact hole on the surface of the pixel electrode is more or less somewhere. Depressions and irregularities occur. The place where the dents and irregularities are generated is different from the flat case, for example, when the alignment film formed on the pixel electrode is subjected to a rubbing treatment or the like and the disclination of the electro-optical material occurs. Causes various defects to the substance.
  • the depressions and irregularities on the pixel electrode surface corresponding to the first contact hole are each It occurs at a position symmetrical with respect to two adjacent data lines for each pixel. Therefore, for example, considering the case where the rubbing treatment is performed on the alignment film formed on the pixel electrode for the clockwise TN liquid crystal and the case where the rubbing treatment is performed for the counterclockwise TN liquid crystal, Defects in the electro-optical material due to depressions and irregularities on the electrode surface occur in each pixel with the same tendency in each case.
  • the position symmetrical with respect to the data line in the present invention means that the position is symmetrical to the extent that display unevenness having directivity is substantially not generated along the scanning line.
  • a second contact hole interposed between the conductive layer and the semiconductor layer for electrically connecting the conductive layer and the semiconductor layer includes two adjacent contact holes in plan view. It is characterized in that it is opened almost symmetrically with respect to the data line.
  • the drain region of the semiconductor layer and the conductive layer are electrically connected via the second contact hole. Therefore, the diameter of the contact hole can be reduced as compared with the case where one contact hole is formed from the pixel electrode to the drain region of the semiconductor layer. In other words, the deeper the contact hole is, the lower the etching accuracy is. Therefore, in order to prevent penetration through a thin semiconductor layer, dry etching that can reduce the diameter of the contact hole is stopped halfway, and finally wet etching is performed. A process must be designed to open the hole to the semiconductor layer. For this reason, the diameter of the contact hole has to be increased by the non-directional jet etching.
  • each contact hole can be opened by dry etching. Or, at least, it is possible to shorten the opening distance by wet etching. As a result, the diameter of each of the first and second contact holes can be reduced, and the depressions and irregularities formed on the surface of the conductive layer in the first contact hole can be reduced. Is promoted. Further, since the depressions and irregularities formed on the surface of the pixel electrode in the first contact hole can be small, flattening of the pixel electrode portion is promoted.
  • the second contact hole is used for the pixel electrode via various conductive layers and interlayer insulating films. Since it is relatively far from the contact hole, it does not affect the shape of the pixel electrode surface as much as the first contact hole, but it does not affect the device specifications (required image quality, etc.) or the device design (the position of the second contact hole, etc.). From the relationship between the second contact hole and the like, it is conceivable that a dent or unevenness generated in the pixel electrode due to the second contact hole may cause generation of discrimination in the electro-optical material. Also, in the manufacturing process, there may be a case where it is desired to omit the flattening process for a region corresponding to the second contact hole.
  • the case of the first contact hole described above can be obtained.
  • the dents and irregularities on the pixel electrode surface corresponding to the first contact hole in each pixel unit are not biased in either direction along the scanning line, so that the entire image display area is directed along the scanning line. Display unevenness does not occur.
  • the present invention has a storage capacitor to be added to the pixel electrode, and the conductive layer, the first interlayer insulating film, the data line, and the second electrode are provided on one of the scanning line and one electrode of the storage capacitor.
  • An interlayer insulating film and the pixel electrode are laminated in this order, and the conductive layer and the pixel electrode are electrically connected via the first contact hole opened in the first and second interlayer insulating films. It is characterized by being electrically connected.
  • the conductive layer and the pixel electrode can be electrically connected via the first contact hole by relaying the conductive layer between the semiconductor layer and the data line.
  • the position of the first contact hole can be set to an arbitrary position in a plane region where the de-line does not exist.
  • a first insulating thin film serving as a first dielectric film is interposed between a first storage capacitor electrode formed of the same film as the semiconductor layer and a second storage capacitor electrode serving as the one electrode, A second insulating thin film serving as a second dielectric film is interposed between the second storage capacitor electrode and a third storage capacitor electrode including a part of the conductive layer.
  • the first insulating thin film is interposed between the first storage capacitor electrode made of the same film as the semiconductor layer and the second storage capacitor electrode as the one electrode, and the second storage capacitor electrode Since the second insulating thin film is interposed between the first storage capacitor electrode and a third storage capacitor electrode that is a part of the conductive layer, the first conductive layer is connected in parallel above and below the conductive layer with the conductive layer at the center. And a second storage capacitor is formed.
  • the storage capacitance can be increased by using the conductive layer three-dimensionally in the limited substrate region.
  • the present invention has a storage capacitor to be added to the pixel electrode, a first interlayer insulating film on the scanning line and one electrode of the storage capacitor, the data line and the conductive layer, An interlayer insulating film and the pixel electrode are stacked in this order, and the conductive layer and the pixel electrode are electrically connected via the first contact hole opened in the second interlayer insulating film. It is characterized by becoming.
  • the conductive layer is relayed between the semiconductor layer and the data line, so that the conductive layer and the pixel electrode can be electrically connected via the first contact hole.
  • the position of the first contact hole for electrically connecting the conductive layer and the pixel electrode can be set to an arbitrary position in a plane region where no data line exists. It is more advantageous.
  • a conductive layer and a data line can be formed at the same time, and the conductive layer can be formed without increasing the number of steps.
  • the data line is formed of an A1 film, a connection failure with an ITO film forming a pixel electrode may occur. Therefore, two or more conductive layers may be formed.
  • the present invention has a storage capacitor to be added to the pixel electrode, and a first dielectric between a first storage capacitor electrode formed of the same film as the semiconductor layer and the second storage capacitor electrode as one of the electrodes.
  • a first interlayer insulating film serving as a second dielectric film is interposed between the second storage capacitor electrode and the third storage capacitor electrode formed of the conductive layer.
  • the first dielectric film is interposed between the first storage capacitor electrode made of the same film as the semiconductor layer and the second storage capacitor electrode as the one electrode, and the second storage capacitor Since the first interlayer insulating film serving as the second dielectric film is interposed between the electrode and the third storage capacitor electrode that is a part of the conductive layer, the conductive layer is located at the center and is arranged in parallel above and below the conductive layer. The first and second storage capacitors connected to are formed. The storage capacity can be increased by using the conductive layer three-dimensionally in such a limited substrate region.
  • the scanning line and the second storage capacitor electrode are arranged substantially side by side in a plan view, and a second contact hole for connecting the semiconductor layer and the conductive layer is planar.
  • the hole is opened between the scanning line and the second storage capacitor electrode as seen in FIG. It is characterized by the following.
  • the configuration of the present invention it is possible to prevent a short circuit between the scanning line and the second storage capacitor electrode and the conductive layer electrically connected to the drain region of the semiconductor layer. That is, since the second contact hole reaches the semiconductor layer, the second contact hole cannot be formed at a position overlapping with the scanning line or the second storage capacitor electrode in a plan view.
  • the second contact hole is formed. Is formed between the scanning line and the second storage capacitor electrode in a plan view, such a configuration can prevent the above-mentioned short-circuit problem, and can be caused by the existence of the second contact hole.
  • a dent or unevenness generated on the surface of the pixel electrode via the interlayer insulating film can be located above the center region between the scanning line and the capacitance line. Therefore, the depressions and irregularities generated on the surface of the pixel electrode due to the presence of the second contact hole are located from the pixel opening region into the non-opening region according to the width of the scanning line and the second storage capacitor electrode. Even if such a depression or unevenness is not subjected to a flattening treatment for an interlayer insulating film or the like interposed in the middle, an adverse effect due to such a depression or unevenness can hardly reach the opening region.
  • the present invention is characterized in that the scanning line and the second storage capacitor electrode are arranged substantially side by side in plan view, and the second contact hole for electrically connecting the semiconductor layer and the conductive layer. Is characterized by being disposed at a position close to the opening region of the pixel of the second storage capacitor electrode when viewed in a plan view.
  • the second contact hole is opened on the side in contact with the opening area of the second storage capacitor electrode when viewed in plan.
  • the second contact hole since the second contact hole reaches the semiconductor layer of the thin film transistor, it cannot be formed at a position overlapping with the scanning line or the second storage capacitor electrode in plan view. That is, if they overlap, the second contact hole causes a short between the scanning line or the second storage capacitor electrode and the conductive layer.
  • the second contact hole since the second contact hole is opened on the side in contact with the opening region of the second storage capacitor electrode when viewed in plan, particularly, the critical scanning line and the conductive The possibility of short-circuit with the layer can be reduced as much as possible.
  • the second contact hole is separated from the pixel electrode via a plurality of conductive layers and interlayer insulating films, so that the second contact hole removes the interlayer insulating film and the like due to the presence of the second contact hole. Depressions and irregularities on the pixel electrode surface Is essentially small.
  • the dents and irregularities caused by the second contact hole are different from the pixel electrode.
  • the surface can be relatively easily planarized by an interlayer insulating film interposed therebetween.
  • the interlayer insulating film above the second contact hole is appropriately flattened, so that the opening area of each pixel is planarly connected to the opening area of the second storage capacitor electrode as described above.
  • At least one of the first and second contact holes is provided in plurality for each pixel.
  • the diameter of each contact hole required to obtain the same electrical conductivity can be reduced. Therefore, it is advantageous because dents and irregularities on the surface of the pixel electrode due to each contact hole can be reduced.
  • a redundant structure can be realized by using a plurality of contact holes, and the device defect rate can be reduced.
  • the first contact hole is opened substantially at the center in the width direction of the scanning line and the second storage capacitor electrode when viewed in plan.
  • the central portion in this aspect is a non-opening portion away from the boundary with the opening region so as to substantially reduce the adverse effect on the opening region due to the depression or unevenness due to the presence of the second contact hole. It is sufficient if it is the part that enters the area.
  • the present invention is characterized in that the first contact hole and the second contact hole are arranged so as to at least partially overlap in a plan view. According to such a configuration of the present invention, since the first contact hole and the second contact hole are arranged so as to overlap with each other, it is possible to have pixel symmetry. In addition, since irregularities due to the contact holes can be collected at one place, occurrence of disclination in electro-optical materials such as liquid crystal can be reduced.
  • the present invention is characterized in that one electrode of the storage capacitor is a capacitor line to which a predetermined potential is applied.
  • the potential of the capacitance line can be kept constant, and the potential of the second storage capacitor can be stabilized.
  • the present invention is characterized in that the conductive layer is provided so as to be substantially symmetrical with respect to a center line between adjacent data lines.
  • the configuration of the present invention it is possible to avoid the unevenness of the dents and unevenness on the surface of each pixel, and thus it is possible to prevent the occurrence of display unevenness in the entire image display area.
  • At least one of the substrate and the first and second interlayer insulating films is formed so that at least a portion facing a part of the data line is concavely depressed.
  • the step between the region where the thin film transistor, the scanning line, the second storage capacitor electrode, and the like are formed so as to overlap with the data line is reduced.
  • at least one of the first and second interlayer insulating films is formed by, for example, a CMP (Chemical Mechanical Polishing) process, a spin coating process, a riff opening method, an organic SOG (Spin On Glass) film, an inorganic
  • the surface on the side facing the pixel electrode, including the portion facing the first contact hole, is planarized by using an SOG film, a polyimide film, or the like.
  • the underlying surface of the pixel electrode is flattened, so that the pixel electrode can be further flattened.
  • Electro-optical materials such as liquid crystal caused by dents and irregularities on the pixel electrode surface In this case, the occurrence of discrimination and the like is reduced, and ultimately, a high-quality image can be displayed.
  • the conductive layer is formed of a conductive light-shielding film.
  • each pixel is formed by the conductive layer formed of the conductive light-shielding film.
  • a configuration in which a part or all of a conductive light-shielding film is provided on a TFT array substrate instead of a light-shielding film formed on an opposing substrate disposed opposite to the substrate is a substrate in a manufacturing process. This is extremely advantageous in that the pixel aperture ratio does not decrease due to displacement between the substrate and the counter substrate.
  • the conductive layer may be configured to define at least a part of an opening region of a pixel.
  • the opening area of the pixel it is possible to define the opening area of the pixel with the conductive layer alone or together with the light shielding film or the like formed on the counter substrate.
  • the opening area is defined without forming a light-shielding film on the other substrate, it is possible to reduce the number of steps in the manufacturing process and to prevent a decrease in the pixel aperture ratio and dispersion due to misalignment between the pair of substrates. It is also possible and advantageous.
  • the conductive layer is formed of a conductive polysilicon film.
  • the conductive layer made of a conductive polysilicon film does not exhibit a function as a light shielding film, but sufficiently exhibits a relay function for connecting a pixel electrode to a drain region of a semiconductor layer. obtain.
  • stress due to heat or the like is less likely to be generated between the conductive layer and the interlayer insulating film, which is useful for preventing cracks in the conductive layer and its surroundings.
  • the conductive layer is composed of two or more laminated films of a conductive polysilicon film and a high melting point metal.
  • the conductive layer made of the conductive polysilicon film does not exhibit the function as the light-shielding film, but can sufficiently exhibit the function of increasing the storage capacity and the relay function. Further, when the semiconductor layer and the polysilicon film of the conductive layer are electrically connected to each other, if the same polysilicon film is used, the contact resistance can be significantly reduced. Further, if a high melting point metal is laminated on such a conductive polysilicon film, the function as a light shielding film can be exhibited and the resistance can be further reduced.
  • a method of manufacturing an electro-optical device includes a plurality of scanning lines, a plurality of data lines, and a thin film disposed corresponding to an intersection of each of the scanning lines and a data line.
  • the electrical connection to the conductive layer is made through the hole.
  • Forming a pixel electrode Forming a pixel electrode.
  • the above-described first electro-optical device of the present invention can be manufactured using a relatively small number of steps and relatively simple steps.
  • the present invention provides a plurality of scanning lines, a plurality of data lines, a thin film transistor and a pixel electrode arranged corresponding to the intersection of the scanning line and the data line,
  • a method for manufacturing an electro-optical device comprising: a semiconductor layer to be formed; and at least one conductive layer electrically connected between the pixel electrode, wherein a substrate includes a source region, a channel region, and the drain region.
  • Forming the semiconductor layer having a pattern forming an insulating thin film on the semiconductor layer, forming the scanning line on the insulating thin film, and forming a first interlayer insulating film on the scanning line.
  • the electro-optical device can be manufactured with a relatively small number of steps and using relatively simple steps.
  • one electrode of a storage capacitor to be added to the pixel electrode is formed laterally and simultaneously using the same material along the scanning line. And forming a second contact hole between the scanning line and the one electrode in a plan view.
  • the electro-optical device can be manufactured with a relatively small number of steps and using relatively simple steps.
  • FIG. 1 is an equivalent circuit diagram of various elements, wiring, and the like provided in a plurality of pixels in a matrix forming an image display area in a liquid crystal device according to the first embodiment of the electro-optical device.
  • FIG. 2 is a plan view of a plurality of pixel groups adjacent to each other on a TFT array substrate on which data lines, scanning lines, pixel electrodes, light-shielding films, and the like are formed in the liquid crystal device according to the first embodiment.
  • FIG. 3 is a sectional view taken along line AA ′ of FIG.
  • FIG. 4 is a process diagram (part 1) for sequentially illustrating the manufacturing process of the liquid crystal device of the first embodiment.
  • FIG. 5 is a process diagram (part 2) for sequentially illustrating the manufacturing process of the liquid crystal device of the first embodiment.
  • FIG. 6 is a process diagram (part 3) for sequentially illustrating the manufacturing process of the liquid crystal device of the first embodiment.
  • FIG. 7 is a process diagram (part 4) for sequentially illustrating the manufacturing process of the liquid crystal device of the first embodiment.
  • FIG. 8 is a plan view of a plurality of pixel groups adjacent to each other on a TFT array substrate on which data lines, scanning lines, pixel electrodes, light-shielding films, and the like are formed in a liquid crystal device according to a second embodiment of the electro-optical device.
  • FIG. 9 is a plan view of a plurality of pixel groups adjacent to each other on a TFT array substrate on which data lines, scanning lines, pixel electrodes, light-shielding films, and the like are formed in the third embodiment of the electro-optical device.
  • FIG. 10 is a cross-sectional view taken along the line BB ′ of FIG.
  • FIG. 11 is a schematic plan view showing various arrangement examples of contact holes in the fourth embodiment of the electro-optical device.
  • FIG. 12 is a plan view of a liquid crystal device which is a fifth embodiment of the electro-optical device.
  • FIG. 13 is a cross-sectional view taken along line C-C of FIG.
  • FIG. 14 is a plan view of a liquid crystal device according to a sixth embodiment of the electro-optical device.
  • FIG. 15 is a cross-sectional view taken along the line DD ′ of FIG.
  • FIG. 16 is a sectional view of a liquid crystal device according to a seventh embodiment of the electro-optical device.
  • FIG. 17 is a cross-sectional view of a liquid crystal device according to an eighth embodiment of the electro-optical device.
  • FIG. 18 is a plan view of the TFT array substrate in the liquid crystal device of each embodiment together with the components formed thereon as viewed from the counter substrate side.
  • FIG. 19 is a sectional view taken along the line H—H ′ of FIG.
  • FIG. 20 is a conceptual diagram showing the principle of photosynthesis in a double-plate type color projector.
  • Insulating thin film (first dielectric film)
  • Second interlayer insulating film 8 a Contact hole
  • FIGS. Fig. 1 shows the structure of the image display area of the liquid crystal device.
  • Fig. 2 shows an equivalent circuit of various elements, wiring, etc. in a plurality of pixels formed in a trix shape.
  • Fig. 2 shows a plurality of adjacent pixels on a TFT array substrate on which data lines, scanning lines, pixel electrodes, light shielding films, etc. are formed.
  • FIG. 3 is a plan view of a pixel group, and FIG. 3 is a cross-sectional view taken along line AA of FIG. In FIG. 3, the scale of each layer and each member is made different so that each layer and each member have a size recognizable in the drawing.
  • a plurality of pixels formed in a matrix form an image display area of the liquid crystal device according to the present embodiment, and a plurality of TFTs 30 for controlling a pixel electrode 9a are formed in a matrix.
  • the data line 6a to which the image signal is supplied is electrically connected to the source region of the TFT 30.
  • the image signals S l, S 2,..., S n to be written to the data line 6 a may be supplied line-sequentially in this order, or may be supplied to a plurality of adjacent data lines 6 a. It may be supplied for each group.
  • the scanning line 3 a is electrically connected to the gate of the TFT 30, and the scanning signals G 1, G 2,..., Gm are pulsed to the scanning line 3 a at a predetermined timing. They are configured to be applied line-sequentially in order.
  • the pixel electrode 9a is electrically connected to the drain region of the TFT 30.
  • the image supplied from the data line 6a is obtained by closing the switch of the switching element TFT 30 for a certain period of time.
  • the image signals S 1, S 2 s,..., Sn of a predetermined level written to the liquid crystal via the pixel electrode 9 a are connected to a counter electrode (described later) formed on a counter substrate (described later).
  • the liquid crystal modulates light by changing the orientation and order of the molecular assembly according to the applied voltage level, thereby enabling gray scale display.
  • the incident light cannot pass through the liquid crystal portion according to the applied voltage.
  • the normally black mode the incident light does not pass through the liquid crystal portion according to the applied voltage.
  • light having a contrast corresponding to the image signal is emitted from the liquid crystal device as a whole.
  • a storage capacitor 70 is added in parallel with a liquid crystal capacitor formed between the pixel electrode 9a and the counter electrode.
  • the voltage of the pixel electrode 9a is held by the storage capacitor 70 for a time that is three orders of magnitude longer than the time when the source voltage is applied. Thereby, the holding characteristics are further improved, and a liquid crystal device having a high contrast ratio can be realized.
  • a plurality of transparent pixel electrodes 9a (outlined by dotted line portions 9a) are provided in a matrix, and the pixel electrodes 9a are provided.
  • a data line 6a, a scanning line 3a, and a capacitance line 3b are provided along the vertical and horizontal boundaries of.
  • the data line 6a is electrically connected to a source region to be described later in the semiconductor layer 1a made of a polysilicon film or the like via the contact hole 5, and the pixel electrode 9a is
  • the conductive layer as a buffer (hereinafter, referred to as a barrier layer) 80 is formed in each of the hatched regions and relays through the contact layer 8a and the contact hole 8b to form a semiconductor layer 1a. It is electrically connected to the drain region described later.
  • the scanning line 3a is arranged in the semiconductor layer 1a so as to face the channel region 1a ', and the portion of the scanning line 3a facing the channel region 1a, functions as a gate electrode.
  • the TFT 30 in which a part of the scanning line 3a is opposed to the gate region as a gate electrode in the channel region la, respectively. Is provided.
  • the capacitance line 3b protrudes forward (upward in the figure) along the data line 6a from the intersection with the main line extending almost linearly along the scanning line 3a and the data line 6a. And a projected portion.
  • each of the island-shaped barrier layers 80 is electrically connected to the drain region of the semiconductor layer 1a by a contact hole 8a, and is electrically connected to the pixel electrode 9a by a contact hole 8b. It functions as a conductive layer or buffer between the drain region and the pixel electrode 9a.
  • the barrier layer 80, the contact hole 8a and the contact hole 8b will be described later in detail.
  • a first light-shielding film 11a may be provided so as to pass under the scanning line 3a, the capacitance line 3b, and the TFT 30 in the regions indicated by thick lines in the drawing, respectively.
  • Each of the first light-shielding films 11a is formed in a striped shape along the scanning line 3a, and a portion that intersects with the data line 6a is formed wide at the bottom in the figure. The irradiation of light from the back surface of the TFT array substrate can be prevented by providing a portion where the channel region la 'of each TFT is covered when viewed from the TFT array substrate side.
  • the liquid crystal device includes a TFT array substrate 10 that forms an example of one substrate, and a TFT array substrate that forms an example of the other substrate that is disposed to face the substrate. And a substrate 20.
  • the TFT array substrate 10 is made of, for example, a quartz substrate, a glass substrate, or a silicon substrate
  • the counter substrate 20 is made of, for example, a glass substrate or a quartz substrate.
  • the pixel electrode 9a is provided on the TFT array substrate 10, and an alignment film 16 on which a predetermined alignment process such as a rubbing process is performed is provided above the pixel electrode 9a.
  • the pixel electrode 9a is made of, for example, a transparent conductive thin film such as an IT film.
  • the alignment film 16 is made of, for example, an organic thin film such as a polyimide thin film.
  • a counter electrode 21 is provided on the entire surface of the counter substrate 20, and an alignment film 22 on which a predetermined alignment process such as a rubbing process is performed is provided below the counter electrode 21.
  • the counter electrode 21 is made of, for example, a transparent conductive thin film such as an ITO film.
  • the alignment film 22 is made of an organic thin film such as a polyimide thin film.
  • the TFT array substrate 10 is provided with a pixel switching TFT 30 for controlling switching of each pixel electrode 9a at a position adjacent to each pixel electrode 9a.
  • the opposing substrate 20 is further provided with a second light shielding film 23 in a non-opening region of each pixel. Therefore, incident light from the side of the counter substrate 20 does not enter the channel region 1 a ′, the low-concentration source region 1 b and the low-concentration drain region 1 c of the semiconductor layer 1 a of the pixel switching TFT 30. Absent.
  • the second light-shielding film 23 has functions such as improvement of contrast and prevention of color mixing of color materials when a color filter is formed.
  • a space surrounded by a sealing material described later is provided between the TFT array substrate 10 and the opposing substrate 20, which are configured as described above and are arranged so that the pixel electrode 9a and the opposing electrode 21 face each other.
  • a liquid crystal which is an example of an electro-optical material, is sealed in the space, thereby forming a liquid crystal layer 50.
  • the liquid crystal layer 50 assumes a predetermined alignment state by the alignment films 16 and 22 when no electric field is applied from the pixel electrode 9a.
  • the liquid crystal layer 50 is made of, for example, a liquid crystal in which one or several kinds of nematic liquid crystals are mixed.
  • the sealing material is an adhesive made of, for example, a photo-curing resin or a thermosetting resin for bonding the TFT array substrate 10 and the counter substrate 20 around them, and a distance between the two substrates is set to a predetermined value.
  • a gap material such as glass fiber or glass beads is mixed.
  • a first array is provided between the TFT array substrate 10 and each pixel switching TFT 30 at a position facing the pixel switching TFT 30. It is preferable to provide a light shielding film 1 la.
  • the first light shielding film 1 la is preferably made of an opaque high melting point metal such as Ti (titanium), Cr (chromium), W (tungsten), Ta (tantalum), Mo (molybdenum) and Pb (lead). It consists of simple metals, alloys, metal silicides, etc., including at least one.
  • the first light-shielding film 11a is destroyed by the high-temperature treatment in the step of forming the pixel switching TFT 30 performed after the step of forming the first light-shielding film 11a on the TFT array substrate 10. Melting or melting. Since the first light-shielding film 1 la is formed, the reflected light (return light) from the TFT array substrate 10 side and the like have a channel region 1 a ′ of the semiconductor layer 1 a constituting the pixel switching TFT 30 and a low concentration. The incident on the source region 1b and the low-concentration drain region 1c can be prevented beforehand, and the characteristics of the pixel switching TFT 30 do not change or deteriorate due to the generation of a photocurrent due to this.
  • the striped first light-shielding film 1 la may extend below the scanning line 3 a and may be electrically connected to a constant potential source or a large capacity portion. With this configuration, the potential fluctuation of the first light-shielding film 11a does not adversely affect the pixel switching TFT 30 that is disposed to face the first light-shielding film 11a.
  • the constant potential source is a constant potential source such as a negative power supply or a positive power supply supplied to a peripheral circuit for driving the liquid crystal device (for example, a scanning line driving circuit, a data line driving circuit, or the like).
  • the first light-shielding film 1 la may be formed in a lattice shape along the data line 6 a and the scanning line 3 a, or at least the channel region 1 a ′ of the pixel switching TFT 30 or the low-concentration source.
  • An island shape may be formed so as to cover the region 1b and the low-concentration drain region 1c.
  • a base insulating film 12 is provided between the first light-shielding film 11a and the plurality of pixel switching TFTs 30.
  • the base insulating film 12 is provided to electrically insulate the semiconductor layer 1a constituting the pixel switching TFT 30 from the first light-shielding film 11a.
  • the base insulating film 12 since the base insulating film 12 is formed on the entire surface of the TFT array substrate 10, it also has a function as a base film for the pixel switching TFT 30. That is, the deterioration of the characteristics of the pixel switching TFT 30 due to the roughness of the surface of the TFT array substrate 10 at the time of polishing and the stains remaining after the cleaning are prevented. Has functions.
  • the base insulating film 12 is made of, for example, a high insulating glass such as NSG (non-doped silicate glass), PSG (phosphosilicate glass), BSG (boron silicate glass), BPSG (boron phosphor silicate glass), or an oxide. It consists of a silicon film, a silicon nitride film and the like.
  • the base insulating film 12 can also prevent the first light-shielding film 1 la from contaminating the pixel switching TFT 30 and the like.
  • the semiconductor layer 1a extends from the high-concentration drain region 1e to form a first storage capacitor electrode 1f, and a part of the capacitor line 3b opposed to the first storage capacitor electrode 1f serves as a second storage capacitor electrode.
  • a first storage capacitor ⁇ 0a is formed by extending the insulating thin film 2 functioning as a gate insulating film from a position facing the scanning line 3a and forming a first dielectric film sandwiched between these electrodes. Have been. Further, a part of the barrier layer 80 facing the second storage capacitor electrode is used as a third storage capacitor electrode, and the second dielectric film 81 is provided between these electrodes, so that the second storage capacitor 70 b Are formed. The first and second storage capacitors 70a and 70b are connected in parallel via a contact hole 8a to form a storage capacitor 70.
  • the insulating thin film 2 including the first dielectric film forming the first storage capacitor 70a is thin because it is nothing but the gate insulating film of the TFT 30 formed on the polysilicon film by high-temperature oxidation.
  • the first storage capacitor 70a can be configured as a large-capacity storage capacitor having a relatively small area.
  • the second dielectric film 81 can be formed similarly to the first dielectric film 2 or thinner than the first dielectric film 2, so that the adjacent data lines as shown in FIG. Utilizing the region between 6a, the second storage capacitor 7 Ob can be configured as a large-capacity storage capacitor with a relatively small area.
  • the three-dimensional storage capacitor 70 composed of the first storage capacitor 70a and the second storage capacitor 70Ob forms a liquid crystal disk along the area below the data line 6a and the scanning line 3a.
  • a large area storage capacitor with a small area can be formed by effectively utilizing a space outside the pixel opening region, ie, a region where line generation occurs (that is, a region where the capacitance line 3b is formed).
  • the second dielectric film 81 constituting the second storage capacitor 7 Ob may be a silicon oxide film, a silicon nitride film, or the like, or may be a multilayer film.
  • Various known techniques generally used to form insulating thin films (low-pressure CVD, plasma CVD, thermal oxidation, atmospheric pressure CVD, sputtering, ECR plasma, remote brazing, etc.)
  • the second dielectric film 81 can be formed by a Zuma method or the like. By forming the second dielectric film 81 thinner, the diameter of the contact hole 8a can be further reduced, so that the depressions and irregularities of the barrier layer 80 in the contact hole 8a described above can be further reduced. Flattening of the pixel electrode 9a located above is further promoted.
  • the TFT 30 for pixel switching has an LDD (Lightly Doped Drain) structure, and includes a scanning line 3a and a semiconductor layer 1a in which a channel is formed by an electric field from the scanning line 3a.
  • Channel region 1 a ′, insulating thin film 2 that isolates scanning line 3 a from semiconductor layer 1 a, data line 6 a, low-concentration source region 1 b and low-concentration drain region 1 c of semiconductor layer 1 a, semiconductor layer A high-concentration source region 1d of 1a and a high-concentration drain region 1e are provided.
  • a corresponding one of the plurality of pixel electrodes 9a is connected to the high-concentration drain region 1e via the barrier layer 80.
  • the low-concentration source region 1b and the high-concentration source region 1d and the low-concentration drain region 1c and the high-concentration drain region 1e form an n-type or p-type channel with respect to the semiconductor layer la, as described later. It is formed by doping a predetermined concentration of n-type or p-type impurities depending on the type.
  • An n-type channel TFT has the advantage of a high operating speed, and is often used as a pixel switching TFT 30 which is a pixel switching element.
  • the data line 6a is formed of a light-shielding and conductive thin film such as a low-resistance metal film such as an A1 (aluminum) film or an alloy film such as a metal silicide.
  • a first interlayer insulating film in which a contact hole 5 leading to the high-concentration source region 1d and a contact hole 8b leading to the barrier layer 80 are formed, respectively.
  • the film 4 is formed.
  • the data line 6a is electrically connected to the high-concentration source region 1d via the contact hole 5 to the high-concentration source region 1d.
  • a second interlayer insulating film 7 having a contact hole 8b to the barrier layer 80 is formed on the data line 6a and the first interlayer insulating film 4.
  • the pixel electrode 9a is electrically connected to the barrier layer 80 via the contact hole 8b, and is further connected to the high concentration drain region via the contact hole 8a via the barrier layer 80. 1e is electrically connected.
  • the above-described pixel electrode 9a is provided on the upper surface of the second interlayer insulating film 7 thus configured.
  • the pixel switching TFT 30 preferably has an LDD structure as described above.
  • the low-concentration source region 1b and the low-concentration drain region 1c may have an offset structure in which impurity ions are not implanted, or may have a high-concentration structure using the gate electrode that is a part of the scanning line 3a as a mask.
  • a self-aligned TFT in which impurity ions are implanted into the substrate to form a high-concentration source region 1 d and a high-concentration drain region 1 e in a self-aligned manner may be used.
  • a single gate structure in which only one gate electrode composed of a part of the scanning line 3a of the pixel switching TFT 30 is disposed between the high-concentration source region 1d and the high-concentration drain region 1e is provided.
  • two or more gate electrodes may be arranged between them. At this time, the same signal is applied to each gate electrode.
  • the TFT is constituted by a dual gate or a triple gate or more as described above, a leak current at a junction between a channel and a source-drain region can be prevented, and a current in an off state can be reduced. If at least one of these gate electrodes has an LDD structure or an offset structure, the off current can be further reduced, and a stable switching element can be obtained.
  • the high-concentration drain region 1 e and the pixel electrode 9 a are connected via the barrier layer 80 via the contact hole 8 a and the contact hole 8 b.
  • the diameter of each of the contact holes 8a and 8b can be reduced as compared with the case where one contact hole is opened from the pixel electrode 9a to the drain region.
  • the etching accuracy decreases as the contact hole is formed deeper, and therefore, in order to prevent penetration through a very thin semiconductor layer 1a of, for example, about 5 O nm,
  • the dry etching that can reduce the diameter of the contact hole must be stopped halfway, and a process must be implemented so that the hole is finally opened to the semiconductor layer 1a by the wet etching.
  • the pixel electrode 9a and the high-concentration drain region 1e may be electrically connected by two serial contact holes 8a and 8b.
  • Each of the contact holes 8b can be opened by dry etching. Or at least Also, it is possible to shorten the opening distance by the etching. However, in order to attach some tape to each of the contact holes 8a and 8b, a relatively short wet etching may be performed after dry etching.
  • the diameters of the contact hole 8a and the contact hole 8b can be reduced, and the depressions and irregularities formed on the surface of the barrier layer 80 in the contact hole 8a can be reduced.
  • flattening of the portion of the pixel electrode 9a located thereabove is promoted to some extent.
  • the depressions and irregularities formed on the surface of the pixel electrode 9a in the second contact hole 8b can be small, flattening of the pixel electrode 9a is promoted to some extent.
  • the barrier layer 80 is made of a conductive light-shielding film. Therefore, the pixel layer can be at least partially defined by the barrier layer 80.
  • the barrier layer 80 includes at least one of Ti, Cr, W, Ta, Mo, and Pb, which are opaque refractory metals, like the first light-shielding film 1 la. It consists of simple metals, alloys, and metal silicides. Since the contact resistance between the refractory metal and the ITO film forming the pixel electrode 9a is low, good electrical connection can be established between the barrier layer 80 and the pixel electrode 9a via the contact hole 8b.
  • the thickness of the barrier layer 80 is preferably, for example, about 5 O nm or more and about 500 nm or less. If the thickness is about 50 nm, the possibility that the second contact hole 8b penetrates at the time of opening is reduced in the manufacturing process, and if the thickness is about 50 nm, it is caused by the existence of the barrier layer 80. This is because irregularities on the surface of the pixel electrode 9a do not pose a problem or can be relatively easily planarized.
  • the pixel opening is defined by a light-shielding film such as the data line 6a, the barrier layer 80, and the first light-shielding film 11a, or the data line 6a and the barrier layer 80, etc. Is possible.
  • the second light-shielding film 23 is formed relatively large in consideration of the misalignment with the TFT array substrate 10.
  • the data line 6 a and the TFT array base such as layer 80 Since the pixel opening is defined by the light-shielding film formed on the plate 10 side, the pixel opening can be accurately defined, and the pixel is defined by the second light-shielding film 23 provided on the counter substrate 20.
  • the aperture ratio can be improved as compared with the case where the opening is determined.
  • the barrier layer 80 is made of a conductive light-shielding film.
  • the barrier layer 80 is not made of a refractory metal film, but is made of, for example, phosphorus or the like. It may be made of a low-resistance conductive polysilicon film. With this configuration, the barrier layer 80 does not exhibit a function as a light-shielding film, but can sufficiently exhibit the function of increasing the storage capacitance 70 and the inherent relay function of the barrier layer. Further, since stress due to heat or the like hardly occurs between the first interlayer insulating film 4 and the first interlayer insulating film 4, it is useful for preventing cracks in the barrier layer 80 and its surroundings.
  • the via layer 80 may be formed as a stacked film of two or more layers using a metal film on a polysilicon film. Further, three layers may be formed with a metal film interposed between two layers of polysilicon films. As described above, when the barrier layer 80 and the high-concentration drain region 1e are electrically connected to each other, if they are formed of the same polysilicon film, the contact resistance can be significantly reduced. On the other hand, the light shielding for defining the pixel opening region may be separately performed by the first light shielding film 11a and the second light shielding film 23.
  • contact hole 8b is formed at a position substantially symmetrical with respect to two adjacent data lines 6a in the non-opening region. That is, the connection hole 8b is opened substantially at the center of the two data lines 6a in plan view.
  • the contact hole 8b reaches the pixel electrode 9a, more or less some dents or irregularities are generated at locations corresponding to the contact hole 8b on the surface of the pixel electrode 9a.
  • the places where the depressions and irregularities occur cause the generation of liquid crystal disclination after the rubbing treatment or the like is performed on the alignment film 16 formed on the pixel electrode 9a.
  • the contact hole 8b is formed at a position substantially symmetrical with respect to the two adjacent data lines 6a in the non-opening region.
  • the depressions and irregularities on the surface of the corresponding pixel electrode 9a are generated at substantially symmetric positions with respect to two adjacent data lines 6a for each pixel. Therefore, the rubbing process is performed on the alignment film 16 counterclockwise as opposed to the case of the TN liquid crystal that rotates clockwise when viewed from the counter substrate 20 side.
  • the occurrence of such liquid crystal disclination due to the depressions and irregularities on the surface of the pixel electrode 9a has the same tendency for each pixel in both cases. Can be generated.
  • defects at specific locations were combined. Can prevent the situation from being increased.
  • the contact hole 8a is also formed at a position substantially symmetric with respect to the two adjacent data lines 6a in the non-opening region. Accordingly, since the contact hole 8a is relatively far from the pixel electrode 9a via the interlayer insulating film or the like, it does not affect the surface shape of the pixel electrode 9a as much as the contact hole 8b. However, as in the case of the contact hole 8b, the dents and irregularities on the surface of the pixel electrode 9a corresponding to the contact hole 8a can be prevented from being deviated in either direction along the scanning line for each pixel. .
  • the barrier layer 80 also has a substantially symmetrical planar shape with respect to the two adjacent data lines 6a in the non-opening region, so that the barrier layer 80
  • the unevenness of the pixel electrode 9a due to the thickness is also symmetric with respect to the two adjacent data lines 6a. Therefore, no matter which direction the rubbing process is performed, the adverse effect does not become asymmetric for each pixel. Further, since the barrier layer 80 is formed in an island shape for each pixel unit, the barrier layer 80 is not affected by the stress of the film forming the barrier layer 80.
  • the scanning lines 3a and the capacitance lines 3b are almost side by side in pairs in the non-opening region along the scanning line 3a.
  • the contact hole 8a is opened between the scanning line 3a and the capacitance line 3b in a region along the scanning line 3a in the non-opening region. Accordingly, there is no short circuit between the scanning line 3a or the capacitor line 3b and the high concentration drain region 1e, and further, the first interlayer insulating film 4 and the second interlayer insulating It is possible that the dents and irregularities generated on the surface of the pixel electrode 9a via the film 7 etc. can be located in the non-open area near the center between the scanning line 3a and the capacitance line 3b. Become.
  • the pixel electrode 9a Since the dents and irregularities that occur on the surface of the pixel are located in the non-opening area according to the width of the scanning line 3a and the capacitance line 3b from the pixel opening area, for example, flattening for such dents and irregularities Even if the process is not performed on the first interlayer insulating film 4 and the second interlayer insulating film 7 which are interposed in the middle, the adverse effect due to such dents and irregularities can hardly reach the opening region. As shown in FIG.
  • the line width of the scanning line 3a and the capacitance line 3b is prevented from becoming thin overall due to the presence of the contact hole 8a, or the width of the non-opening region is reduced.
  • the planar shape of the capacitor line 3b should be narrowed corresponding to the contact hole 8a ⁇ contact hole 8b formation area, thereby preventing the pixel aperture ratio from lowering. be able to.
  • the scanning line 3a may have a planar shape narrowed corresponding to the area where the contact hole 8a 8the contact hole 8b is formed, similarly to the capacitance line 3b.
  • the contact hole 8b may be provided on the capacitance line 3b.
  • a storage capacitor can be advantageously provided also in the opening region of the contact hole 8b.
  • the position of the contact hole 8b may be any position in a plane region where the data line 6a does not exist. Can be set to position.
  • the contact hole 8b is opened substantially at the center in the width direction parallel to the data line 6a in a region along the scanning line 3a in the non-opening region when viewed in a plan view. Therefore, the depressions and irregularities generated on the surface of the pixel electrode 9a due to the presence of the contact hole 8b are almost equal to the width of the non-opening region extending in the longitudinal direction along the scanning line 3a in plan view. It is possible to be located at the center. Therefore, it is possible to adopt a configuration in which the adverse effects due to the depressions and irregularities due to the presence of the contact hole 8b are unlikely to reach the opening region.
  • the planar shape of the contact holes 8a, 8b, and 5 may be circular, square, or other polygonal shapes.
  • the circular shape is particularly effective in preventing cracks in the interlayer insulating film around the contact hole. Help.
  • the contact hole 8a can be opened at an arbitrary plane position in a region where the data line 6a does not exist and the barrier layer 80 exists in a plan view. Since the degree of freedom in the position where b is opened is greatly increased, the degree of freedom in designing a planar layout is greatly increased, which is very convenient in practice.
  • FIGS. 4 to 7 are process diagrams showing each layer on the TFT array substrate side in each process corresponding to the AA ′ cross section of FIG.
  • a TFT array substrate 10 such as a quartz substrate, hard glass, or silicon substrate is prepared.
  • heat treatment is preferably performed in an inert gas atmosphere such as N 2 (nitrogen) and at a high temperature of about 900 to 130 ° C., and distortion generated in the TFT array substrate 10 in a high-temperature process performed later.
  • the TFT array substrate 10 is preliminarily heat-treated at the same temperature or a higher temperature in accordance with the highest processing temperature at the highest temperature in the manufacturing process.
  • a metal alloy film such as a metal such as Ti, Cr, W, Ta, Mo and Pb or a metal alloy film such as a metal silicide is coated on the entire surface of the TFT array substrate 10 thus treated.
  • the light-shielding film 11 having a thickness of about 100 to 50 O nm, preferably about 200 nm is formed by, for example, the following method. Note that an anti-reflection film such as a polysilicon film may be formed on the light-shielding film 11 to reduce surface reflection.
  • step (2) a photolithographic process is performed on the formed light shielding film 11.
  • a resist mask corresponding to the pattern of the first light-shielding film 1 la (see FIG. 2) by the process of FIG. 2
  • the first light-shielding film 11 a is etched by etching the light-shielding film 11 through the resist mask.
  • the TEOS (tetraethylorthosilicate) gas, TEB (tetraethyltetrasilicate) gas is deposited on the first light shielding film 1 la by, for example, normal pressure or reduced pressure CVD.
  • Ethyl 'borate' gas, TMOP (tetra 'methyl' oxy 'foslate) gas, etc. can be used to convert NSG, PSG, BSG, BPSG, etc. silicate glass film, silicon nitride film, silicon oxide film, etc.
  • the underlying insulating film 12 is formed.
  • the thickness of the base insulating film 12 is, for example, about 500 to 2000 nm. If return light from the back surface of the TFT array substrate 10 does not matter, the first light shielding film 11a and the base insulating film 12 need not be formed.
  • a flow rate of about 400 to 600 cc / min is formed on the base insulating film 12 in a relatively low temperature environment of about 450 to 550 ° C, preferably about 500 ° C.
  • An amorphous silicon film is formed by low-pressure CVD using monosilane gas, disilane gas, or the like (for example, CVD at a pressure of about 20 to 40 Pa).
  • the polysilicon film 1 is subjected to a heat treatment in a nitrogen atmosphere at about 600 to 700 ° C. for about 1 to 10 hours, preferably for 4 to 6 hours, so that the polysilicon film 1 has a thickness of about 50 to 20 Onm.
  • the solid phase is grown preferably to a thickness of about 100 nm.
  • heat treatment using RTA (Rapid Thermal Anneal) or laser heat treatment using an excimer laser or the like may be used.
  • an n-channel type pixel switching TFT 30 is formed as the pixel switching TFT 30 shown in FIG. 3, Sb (antimony), As (arsenic), and P (phosphorus) are formed in the channel region. ) May be slightly doped by ion implantation or the like.
  • the pixel switching TFT 30 is of a p-channel type, even if impurities such as Group III elements such as B (boron), Ga (gallium), and In (indium) are slightly doped by ion implantation or the like. good.
  • the polysilicon film 1 may be directly formed by a low pressure CVD method or the like without passing through the amorphous silicon film.
  • silicon ions are implanted into a polysilicon film deposited by a low-pressure CVD method or the like to make it amorphous once, and then recrystallized by heat treatment or the like. Then, the polysilicon film 1 may be formed.
  • a semiconductor layer 1a having a predetermined pattern as shown in FIG. 2 is formed by a photolithography step, an etching step and the like.
  • the semiconductor layer la constituting the pixel switching TFT 30 is thermally oxidized at a temperature of about 900 to 1300 ° C, preferably at a temperature of about 1000 ° C.
  • a thermal silicon oxide film 2a with a relatively small thickness of 2 nm is formed, and as shown in step (7), a high-temperature silicon oxide film (HTO film) is formed by a low-pressure CVD method or the like. Is deposited to a relatively thin thickness of about 5 Onm, and a first dielectric for forming a storage capacitor together with the insulating thin film 2 of the pixel switching TFT 30 having a multilayer structure including the thermal silicon oxide film 2a and the insulating film 2b. Form a film.
  • HTO film high-temperature silicon oxide film
  • the thickness of the semiconductor layer la is about 30 to 150 nm, preferably about 35 to 5 Onm, and the thickness of the insulating thin film (first dielectric film) 2 is about 20 nm. It will be about 150 nm thick, preferably about 30-100 nm thick.
  • the insulating thin film 2 having a single-layer structure may be formed only by thermally oxidizing the polysilicon film 1.
  • step (8) after the resist layer 500 is formed on the semiconductor layer 1 a except for the portion to be the first storage capacitor electrode 1 f by photolithography, an etching step, etc. At a dose of about 3 ⁇ 10 12 / cm 2 to lower the resistance of the first storage capacitor electrode 1 f.
  • a polysilicon film 3 is deposited by a low pressure CVD method or the like, and P is thermally diffused to make the polysilicon film 3 conductive.
  • a low-resistance polysilicon film in which P ions are introduced simultaneously with the formation of the polysilicon film 3 may be used.
  • the polysilicon film 3 is deposited to a thickness of about 100 to 500 nm, preferably about 300 nm.
  • a capacitor line 3b is formed along with a scanning line 3a having a predetermined pattern as shown in FIG. 2 by a photolithography process using a resist mask, an etching process, and the like.
  • the scanning line 3a and the capacitance line 3b may be formed of a metal alloy film such as a refractory metal or a metal silicide, or may be combined with a polysilicon film or the like.
  • a multi-layer wiring may be used.
  • the semiconductor layer la has a low-concentration source region 1b and a low-concentration TFT.
  • a low-concentration impurity of a group V element such as P, for example, P ion is 1-3 ⁇ 10 13 / cm Dope with a dose of 2 .
  • the semiconductor layer 1a below the scanning line 3a becomes the channel region 1a '.
  • step (12) in order to form the high-concentration source region 1d and the high-concentration drain region 1e that constitute the pixel switching TFT 30, the resist is formed using a mask wider than the scanning line 3a.
  • a high-concentration impurity of a group V element such as P is doped with, for example, P ions at a dose of 1 to 3 ⁇ 10 15 / cm 2 .
  • the pixel switching TFT 30 is a p-channel type, the lightly doped source region 1b, the lightly doped drain region 1c, the heavily doped source region 1d, and the heavily doped drain region 1e are formed in the semiconductor layer la.
  • Is formed by doping with an impurity of a group III element such as B may be used without performing low-concentration doping, and a self-aligned TFT may be formed by an ion implantation technique using P ions, B ions, or the like using the scanning line 3a as a mask. It may be TFT. The resistance of the capacitance line 3b and the scanning line 3a is further reduced by the impurity doping.
  • peripheral circuits such as a data line driving circuit and a scanning line driving circuit having a complementary structure composed of an n-channel TFT and a p-channel TFT are provided. It may be formed in a peripheral portion on the TFT array substrate 10.
  • the semiconductor layer 1a constituting the pixel switching TFT 30 in this embodiment is formed of a polysilicon film, the peripheral circuit can be formed in substantially the same process when the pixel switching TFT 30 is formed. It is advantageous in manufacturing.
  • a low-pressure CVD method, a plasma CVD method, and the like are formed on the capacitance line 3b, the scanning line 3a, and the insulating thin film (first dielectric film) 2.
  • High-temperature silicon oxide film (HTO film) ⁇ A second dielectric film 81 composed of a silicon nitride film is deposited to a relatively small thickness of about 20 Onm or less.
  • the second dielectric film 81 may be composed of a multilayer film, or the second dielectric film 81 may be formed by various known techniques generally used to form an insulating thin film of a TFT. It is possible.
  • the second dielectric film 81 In the case of the second dielectric film 81, if the thickness is too small as in the case of the first interlayer insulating film 4, the parasitic capacitance between the data line 6a and the scanning line 3a does not increase, and If the insulating film 2 is formed to be too thin like the insulating thin film 2 in the TFT 30, no peculiar phenomenon such as a tunnel effect will occur. Further, the second dielectric film 81 functions as a dielectric film between the second storage capacitance electrode that is a part of the capacitance line and the third storage capacitance electrode that is a part of the barrier layer 80.
  • the second dielectric film 81 is deposited, the larger the second storage capacitance 70 b becomes, so that it is thinner than the insulating thin film 2 on condition that no defect such as film peeling occurs. If the second dielectric film 81 is formed to be an extremely thin insulating film having a thickness of 5 O nm or less, the effect of the present embodiment can be increased.
  • a contact hole 8a for electrically connecting the nori layer 80 to the high concentration drain region 1e is formed by reactive ion etching, reactive ion beam etching, or the like. Is formed by dry etching. Since such dry etching has high directivity, a contact hole 8a having a small diameter can be formed. Alternatively, it may be used together with a wet etching which is advantageous for preventing the contact hole 8a from penetrating through the semiconductor layer 1a. This etching is also effective from the viewpoint of providing a taper for better electrical connection to the contact hole 8a.
  • a metal film such as Mo and Pb or a metal alloy film such as a metal silicide is formed by sputtering or the like to form a conductive film 80 having a thickness of about 50 to 500 nm. If it has a thickness of about 50 nm, there is almost no possibility that the contact hole 8b will penetrate when it is later opened.
  • an anti-reflection film such as a polysilicon film may be formed on the conductive film 80 to reduce surface reflection.
  • the conductive film 80 may use a polysilicon film or the like for stress relaxation.
  • two or more stacked conductive films 80 may be formed using a conductive polysilicon film as a lower layer and a metal film as an upper layer. This As described above, when the conductive film 80 'and the high-concentration drain region 1e are electrically connected to each other, if they are formed of the same polysilicon film, the contact resistance can be significantly reduced.
  • a resist mask corresponding to the pattern of the barrier layer 80 is formed on the formed conductive film 80 ′ by photolithography, and the resist mask is formed.
  • the barrier layer 80 including the third storage capacitor electrode is formed by etching the conductive film 80 through the intermediary of the conductive film 80.
  • the NSG, PSG, BSG, BP, and the like are covered so as to cover the second dielectric film 81 and the barrier layer 80, for example, by using a normal pressure or reduced pressure CVD method or TEOS gas.
  • a first interlayer insulating film 4 made of a silicate glass film such as SG, a silicon nitride film, a silicon oxide film, or the like is formed.
  • the thickness of the first interlayer insulating film 4 is preferably about 500 to 150 Onm. If the film thickness of the first interlayer insulating film 4 is 50 Onm or more, the parasitic capacitance between the data line 6a and the scanning line 3a causes little or no problem.
  • a heat treatment at about 1000 ° C. is performed for about 20 minutes to activate the high-concentration source region 1 d and the high-concentration drain region 1 e. Open contact hole 5. Also, a connection hole for connecting the scanning line 3 a and the capacitance line 3 b to a wiring (not shown) in the peripheral area of the TFT array substrate 10 is opened in the first interlayer insulating film 4 in the same process as the contact hole 5. Holes can be made.
  • a low-resistance metal such as A1 or a metal silicide such as A1 is formed as a metal film 6 on the first interlayer insulating film 4 by means of a spur ring or the like. Deposit to a thickness of ⁇ 50 Onm, preferably about 300 nm.
  • step (20) a photolithography line, an etching step, and the like are used to form a data line 6a.
  • a silicon or NSG, PSG, BSG, BPSG, or other silica is applied to cover the data line 6a using, for example, normal pressure or reduced pressure CVD or TEOS gas.
  • a second interlayer insulating film 7 composed of a glass film, a silicon nitride film and a silicon oxide film is formed. The thickness of the second interlayer insulating film 7 is approximately 500 to 1500 nm is preferred.
  • a contact hole 8b for electrically connecting the pixel electrode 9a and the barrier layer 80 is formed by dry etching such as reactive ion etching or reactive ion beam etching. It is formed by etching. Wet etching may be used to form a tapered shape.
  • a transparent conductive thin film 9 such as an ITO film is formed on the second interlayer insulating film 7 by sputtering or the like to a thickness of about 50 to 20 O nm.
  • a pixel electrode 9a is formed by photolithography, an etching step and the like.
  • the pixel electrode 9a may be formed from an opaque material having a high reflectance such as an A1 film.
  • a rubbing process is performed in a predetermined direction so as to have a predetermined pretilt angle, and the like. 6 (see Fig. 3) is formed.
  • the second light-shielding film 23 and a third light-shielding film as a frame described later are formed by, for example, metal chrome. Later, it is formed through a photolithography process and an etching process.
  • the second and third light-shielding films are formed from a metal material such as Cr, Ni, and A1, as well as a material such as a resin black in which carbon and Ti are dispersed in a photoresist. Is also good.
  • a light-shielding region is defined on the TFT array substrate 10 by the data line 6a, the NOR layer 80, the first light-shielding film 11a, etc., the second light-shielding film 23 on the opposing substrate 20 can be formed.
  • the third light-shielding film can be omitted.
  • a counter-electrode 21 is formed by depositing a transparent conductive thin film such as ITO to a thickness of about 50 to 20 O nm on the entire surface of the counter substrate 20 by sputtering or the like. Further, after a coating solution of a polyimide-based alignment film is applied to the entire surface of the counter electrode 21, a rubbing treatment is performed so as to have a predetermined pretilt angle and in a predetermined direction. ) Is formed.
  • a transparent conductive thin film such as ITO
  • the TFT array substrate 10 on which each layer is formed as described above and the opposing substrate 20 are bonded by a sealing material described later so that the alignment films 16 and 22 face each other. Then, for example, a liquid crystal obtained by mixing a plurality of types of nematic liquid crystals is sucked into a space between the two substrates by vacuum suction or the like, and a liquid crystal layer 50 having a predetermined thickness is formed.
  • the electro-optical device of the first embodiment can be manufactured using a relatively small number of t steps and relatively simple steps.
  • FIG. 8 is a plan view of a plurality of pixel groups adjacent to each other on a TFT array substrate on which a data line, a scanning line, a pixel electrode, a light-shielding film, and the like are formed in the second embodiment.
  • the same components as those in the first embodiment shown in FIG. 2 are denoted by the same reference numerals, and the description thereof will be omitted.
  • the contact hole 8a is located on the side of the non-open area that is in contact with the open area of the capacitance line 3b in the area along the scanning line 3a.
  • the hole is opened.
  • Other configurations are the same as those in the first embodiment.
  • the contact hole 8a is separated from the surface of the pixel electrode 9a through a plurality of conductive layers and interlayer insulating films in a three-dimensional manner.
  • the dents and irregularities that occur on the surface of the pixel electrode 9a due to its existence can be essentially small. Therefore, according to the present embodiment, the contact hole 8a is arranged at a position close to the opening area of each pixel in a plan view, and the arrangement is such that the scanning line 3a or the capacitor line 3 and the barrier layer 80 are not short-circuited. can get. As shown in FIG.
  • the width of the scanning line 3a and the capacitance line 3 does not become thinner due to the presence of the contact hole 8a, or the width of the non-opening region is reduced.
  • the planar shape of the capacitance line 3b may be narrowed corresponding to the formation region of the contact hole 8a.
  • FIG. 9 shows a plurality of adjacent pixels on a TFT array substrate on which data lines, scan lines, pixel electrodes, light-shielding films, etc. are formed in the third embodiment.
  • FIG. 10 is a plan view of the element group, and FIG. 10 is a cross-sectional view taken along the line BB ′. Further, in FIG. 10, the scale of each layer and each member is varied in order to make each layer and each member have a size recognizable in the drawing.
  • the same components as those in the first embodiment shown in FIGS. 2 and 3 are denoted by the same reference numerals, and description thereof will be omitted. I do.
  • the semiconductor layer 1a is connected to the high-concentration drain region 1e of the semiconductor layer 1a through a contact hole 88a. It has a first barrier layer 6c formed of the same layer as the cage data line 6a, and a second barrier layer 90 connected to the pixel electrode 9a via a contact hole 88b. Then, the first nori layer 6c and the second nori layer 90 are disposed to face each other with the interlayer line 6a and the interlayer insulating film 91 formed on the first barrier layer 6c interposed therebetween. And are electrically connected to each other via a contact hole 88 c formed in the interlayer insulating film 91. Other configurations are the same as those in the first embodiment.
  • the same material as the barrier layer 80 in the first embodiment is suitably used.
  • a refractory metal film such as Ti, Cr, W, Mo, Ta, or a metal silicide is used. If the second barrier layer 90 is composed of a film or the like, good electrical connection can be realized.
  • the pixel electrode 9a and the high-concentration drain region 1e can be electrically connected via the first barrier layer 6c and the second barrier layer 90.
  • the position of the contact hole 88a can be set at any position in the plane area where the data line 6a does not exist, and the position of the contact hole 88b can be set at any position on the interlayer insulating film 91. Therefore, the degree of freedom in design increases, which is advantageous.
  • the first barrier layer 6c made of the same film as the data line 6a is formed, for example, in the step (18) in the manufacturing process of the first embodiment, in the step (18) of the contact hole 8 reaching the high-concentration drain region 1e. 8a is opened, and in step (20), The A1 film formed in step (19) is photo-etched so that a pattern for forming the first barrier layer 6c remains above the high-concentration drain region le including the portion of the hole 88a. Etching may be applied. Further, the interlayer insulating film 91 and the second barrier layer 90 are formed on the data line 6a and the first barrier layer 6c by the steps (13) to (16) in the first embodiment. It may be formed by a similar process.
  • the line width of the scanning line 3a and the capacitance line 3b is not reduced as a whole due to the presence of the contact hole 88a, or the width of the non-opening region is not reduced.
  • the planar shape of the capacitance line 3b is preferably narrowed corresponding to the contact hole 88a forming region.
  • the contact holes 8a and 8b may be opened at different plane positions on the TFT array substrate 10, but may be overlapped. In particular, if the region corresponding to the contact hole 8a is flattened, no problem occurs even with the latter configuration.
  • at least one of the contact hole 8a and the contact hole 8b may be provided in a plurality for each pixel. If a plurality of contact holes 8a or contact holes 8b are opened for the same pixel, the diameter of each contact hole required to obtain the same electrical conductivity can be reduced. This is advantageous because the dents and irregularities on the surface of the pixel electrode 9a due to this can be reduced. In addition, a redundant structure can be realized with a plurality of contact holes, and the device defect rate can be reduced.
  • the fourth embodiment relates to a specific arrangement example of the contact holes 8a and the contact holes 8b as shown in the first and second embodiments, and other configurations are described above. The description is omitted because it is the same as any one of the embodiments.
  • the hatched portions in the figure are non-light-transmitting regions (non-opening regions) of the pixels.
  • the two contact holes 8a and the two contact holes 8b are located at positions slightly shifted from each other in the vertical direction and are adjacent to each other. Each is provided at a position symmetrical with respect to a.
  • one contact hole 8a and one contact hole 8b are located at positions slightly shifted from each other in the vertical direction and are adjacent to each other. Each is provided at a position symmetrical with respect to 6a.
  • one first contact hole 8a and two contact holes 8b are located at positions that are not displaced in the vertical direction and are adjacent to each other. Each is provided at a position symmetrical with respect to the line.
  • the number and arrangement of the contact holes 8a and the contact holes 8b are adjacent to each other as described above.
  • Various types of arrangements are possible that satisfy the condition that they are symmetric with respect to the two lines. It is needless to say that the arrangement of the contact holes in this embodiment can be applied to the contact holes 88a, the contact holes 88b and the contact holes 88c in the third embodiment.
  • FIG. 12 is a plan view of a plurality of pixel groups adjacent to each other on a TFT array substrate on which a data line, a scanning line, a pixel electrode, a light-shielding film, etc. are formed
  • FIG. C-C is a sectional view.
  • the same components as those in the first embodiment are denoted by the same reference numerals, and the description thereof will be omitted, and only different portions will be described.
  • the scale of each layer and each component is made different so that each layer and each component have a size recognizable on the drawing.
  • the fifth embodiment differs from the first embodiment in that the high-concentration drain region 1 e and the barrier layer 80 are connected via one contact hole 8 a.
  • the barrier layer 80 and the pixel electrode 9a are connected via one contact hole 8b.
  • the contact hole 8a and the contact hole 8b are arranged so as to overlap each other, and substantially at the center between the adjacent data lines 6a.
  • the second dielectric film 81 uses a thin film to form a storage capacitor, electrical connection is possible even if the contact holes 8a and 8b are formed in an overlapping manner. It will not be bad.
  • Contact hole 8a The pixels can have symmetry by combining the holes 8b with one another so as to overlap in a plane.
  • the capacitance line 3b cannot be formed on the contact hole 8a, if the contact hole 8b is formed so as to overlap with such a contact hole 8a, the capacitance line 3b will not be formed. It is possible to prevent the area of the capacitance line 3b from being reduced without being affected by 8b. In addition, since unevenness due to the contact hole can be collected at one place, the occurrence of liquid crystal discrimination can be reduced.
  • FIG. 14 is a plan view of a plurality of adjacent pixel groups on a TFT array substrate on which data lines, scanning lines, pixel electrodes, light-shielding films, etc. are formed.
  • FIG. It is D 'sectional drawing.
  • the same components as those in the first embodiment shown in FIGS. 2 and 3 are denoted by the same reference numerals, and description thereof will be omitted. I do.
  • the scale of each layer and each member is different so that each layer and each member have a size that can be recognized on the drawing.
  • the first light-shielding film 11b has a scanning line 3a, a capacitance line 3b and a data line when viewed from the TFT array substrate 10 side. It is provided so as to cover the overnight line 6a, that is, over the entire area of the lattice-shaped non-opening region surrounding each pixel. Further, the base insulating film 12 is provided with a contact hole 15 for electrically connecting the capacitance line 3b and the first light shielding film 1lb. The capacitance line 3b and the first light-shielding film 1lb are connected to a constant potential wiring in a peripheral region of the substrate. Other configurations are the same as those in the first embodiment.
  • the first light-shielding film 1 lb not only has a function of defining the pixel opening area but also has a function as a constant potential wiring or a redundant wiring of the capacitor line 3 b, and also has a function of defining the capacitor line itself. Resistance can be reduced, and image quality can be improved. With this configuration, it is possible to define the pixel opening region by the first light-shielding film 11b alone. Further, the potential of the capacitance line 3b and the first light-shielding film 11b can be set to the same constant potential. The adverse effects can be reduced. In addition, the underlying insulating film 12 interposed between the first light-shielding film 1 lb and the semiconductor layer 1 a can be used as a dielectric film to further add a storage capacitor.
  • the capacitor line 3b formed in the same process as the scanning line 3a may be provided in an island shape as a storage capacitor electrode for each pixel unit. No. With such a configuration, it is possible to improve the pixel aperture ratio.
  • a first light-shielding film 1 lb can be formed by changing the pattern of the resist mask in the step (2) in the manufacturing process (FIGS. 4 to 7) in the first embodiment.
  • the contact hole 15 may be formed by dry etching such as reactive ion etching or reactive ion beam etching between the steps (8) and (9) during the manufacturing process in the first embodiment. Good.
  • FIG. 16 is a sectional view of the seventh embodiment corresponding to the sectional view of FIG. 15 in the sixth embodiment.
  • the same components as those in the sixth embodiment shown in FIG. 15 are denoted by the same reference numerals, and the description thereof will be omitted.
  • the scale of each layer and each member is different so that each layer and each member have a size that can be recognized on the drawing.
  • the seventh embodiment differs from the first embodiment in that the second interlayer insulating film 7 'has a flat film surface.
  • the pixel electrode 9a and the alignment film 16 having the second interlayer insulating film 7 'as a base film are also flattened.
  • Other configurations are the same as those in the first embodiment.
  • the seventh embodiment a step with respect to another region where the scanning line 3a, the TFT 30 and the capacitor line 3b are formed so as to overlap the data line 6 is reduced. Since the pixel electrode 9a is flattened in this way, the occurrence of discrimination of the liquid crystal layer 50 can be reduced according to the degree of flattening. As a result, according to the seventh embodiment, it is possible to display a higher-quality image, and it is possible to widen the pixel opening area.
  • the flattening of the second interlayer insulating film 7 is performed, for example, by a CMP process, a spin coating process, a reflow process in the step (21) in the manufacturing process of the first embodiment. It may be performed by a method or the like, or by using an organic SOG film, an inorganic SOG film, a polyimide film, or the like.
  • FIG. 17 is a sectional view of the eighth embodiment corresponding to the sectional view of FIG. 15 in the sixth embodiment.
  • the same components as those in the sixth embodiment shown in FIG. 15 are denoted by the same reference numerals, and the description thereof will be omitted.
  • the scale of each layer and each member is made different so that each layer and each member have a size that can be recognized on the drawing.
  • the upper surface of the TFT array substrate 10 faces the data line 6a, the scanning line 3a, and the capacitor line 3b.
  • the pixel electrode 9a and the alignment film 16 formed on the TFT array substrate 10 via these wirings and interlayer insulating films are also flattened.
  • Other configurations are the same as those in the first embodiment.
  • the level difference between the region where the scanning line 3a, the TFT 30 and the capacitor line 3b and the like are formed so as to overlap the data line 6 is reduced. Since the pixel electrode 9a is planarized in this manner, the occurrence of disclination of the liquid crystal layer 50 can be reduced according to the degree of planarization. As a result, according to the seventh embodiment, higher-quality image display is possible, and it is also possible to increase the pixel aperture area.
  • the TFT array substrate 10 may be etched, for example, in a region where a concave depression is to be formed before the step (1) in the manufacturing process of the first embodiment.
  • each interlayer insulating film has a two-layer structure, and a thin portion consisting of only one layer is formed as a concave concave portion.
  • the thin film may be formed and etched so that the thick portion of the two layers becomes a concave bank portion.
  • each interlayer insulating film may have a single-layer structure, and a concave recess may be formed by etching.
  • etching such as reactive ion etching or reactive ion beam etching
  • the edge etching is used alone or in combination with the dry etching
  • the side wall surface of the concave depression can be formed in a tapered shape, so that it is formed in the concave depression in a later step. Since the residual of the polysilicon film and the resist around the side wall can be reduced, there is obtained an advantage that the yield is not reduced.
  • FIG. 18 is a plan view of the TFT array substrate 10 together with the components formed thereon as viewed from the counter substrate 20 side.
  • FIG. 19 is a plan view of FIG. 'It is a sectional view.
  • a sealing material 52 is provided on the TFT array substrate 10 along the edge thereof, and in parallel with the inside thereof, for example, from the same or different material as the second light shielding film 23.
  • a third light-shielding film 53 is provided as a frame for defining the periphery of the image display area.
  • a data line driving circuit 101 for driving the data line 6a by supplying an image signal to the data line 6a at a predetermined timing and an external circuit connection terminal 102 are provided with a TFT.
  • a scanning line driving circuit 104 that is provided along one side of the array substrate 10 and drives the scanning line 3a by supplying a scanning signal to the scanning line 3a at a predetermined timing is adjacent to this one side.
  • the scanning line driving circuit 104 may be provided on only one side.
  • the data line driving circuits 101 may be arranged on both sides along the sides of the image display area.
  • the odd-numbered data lines 6a supply an image signal from a data line driving circuit arranged along one side of the image display area, and the even-numbered data lines are connected to the opposite side of the image display area.
  • An image signal may be supplied from a data line driving circuit disposed along the line.
  • a plurality of wirings 105 for connecting the scanning line driving circuits 104 provided on both sides of the image display area are provided.
  • At least one portion of the corner of the counter substrate 20 is provided with a conductive material 106 for establishing electrical continuity between the TFT array substrate 10 and the counter substrate 20.
  • a counter substrate 20 having substantially the same contour as the sealing material 52 shown in FIG. 18 is fixed to the TFT array substrate 10 by the sealing material 52.
  • an image signal is transmitted to a plurality of data lines 6 a at a predetermined timing.
  • An inspection circuit or the like for inspection may be formed.
  • the second light-shielding film 23 on the opposing substrate 20 may be formed smaller than the light-shielding region on the TFT array substrate 10, and the second light-shielding film 23 may be easily formed depending on the use of the liquid crystal device. Can be removed.
  • TAB Tepe A driving LSI mounted on an automated bonding (automated bonding) substrate may be electrically and mechanically connected via an anisotropic conductive film provided on the periphery of the TFT array substrate 10.
  • TN Transmission Nematic
  • VA Very Aligned
  • PDLC Polymer Dispersed
  • a polarizing film, a retardation film, a polarizing plate, and the like are arranged in a predetermined direction according to an operation mode such as a liquid crystal mode or a normally white mode or a normally black mode.
  • the electro-optical device in each of the embodiments described above is applied to a projector that displays a power line, three electro-optical devices are used as light valves for RGB, respectively.
  • the light of each color decomposed via the dichroic mirror for color separation is respectively incident as projection light. Therefore, each In the embodiment, the counter substrate 20 is not provided with a color filter.
  • an RGB color filter may be formed on the opposing substrate 20 in a predetermined area facing the pixel electrode 9a where the second light-shielding film 23 is not formed, together with the protective film. In this way, the electro-optical device according to each embodiment can be applied to a direct-view or reflection-type liquid crystal television other than the projector.
  • a micro lens may be formed on the counter substrate 20 so as to correspond to one pixel.
  • a color filter layer with a color resist or the like below the pixel electrode 9a facing the RGB on the TFT array substrate 10.
  • a dichroic filter that produces RGB colors using light interference may be formed by depositing many layers of interference layers having different refractive indexes on the opposing substrate 20. According to the counter substrate with the dichroic fill, a brighter color electro-optical device can be realized.
  • incident light is incident from the side of the opposite substrate 20 as in the related art.
  • the TFT array substrate is provided.
  • the incident light may be made incident from the side of the counter substrate 20 and emitted from the side of the counter substrate 20. That is, even when the electro-optical device is mounted on the liquid crystal projector in this manner, light is prevented from being incident on the channel region 1 a ′ of the semiconductor layer 1 a and the low-concentration source region 1 b and the low-concentration drain region 1 c. It is possible to display high-quality images.
  • the first light-shielding film is provided between the surface of the TFT array substrate 10 and at least the channel region 1 a of the semiconductor layer 1 a and the low-concentration source region lb and the low-concentration drain region 1 c. Since 11a is formed, there is no need to use such an AR-coated polarizing plate or AR film, or to use a substrate obtained by subjecting the TFT array substrate 10 itself to AR processing.
  • the material cost can be reduced, and the yield is not significantly reduced due to dust, scratches or the like when attaching the polarizing plate, which is very advantageous.
  • a bright light source can be used or polarized light can be Even if the conversion is performed to improve the light use efficiency, image quality deterioration such as crosstalk due to light does not occur.
  • each pixel is described as a regular silicon type or coplanar type polysilicon TFT, but other types such as a reverse type silicon TFT or a morphous silicon TFT are used. Each embodiment is also effective for the above TFT.
  • the first electro-optical device of the present invention by devising the formation position of the second contact hole, the depressions and irregularities on the surface of the pixel electrode corresponding to the second contact hole for each pixel. Since the tendency of the defects caused by the stabilization is stabilized, the defect at a specific location in the image display area becomes more than a certain limit due to the presence of the contact hole, and the quality of the displayed image is degraded, or the entire electro-optical device is damaged. It is possible to efficiently prevent the situation of defective products. Further, according to the second electro-optical device, by devising the formation position of the first contact hole, the influence of the dents and irregularities on the pixel electrode surface corresponding to the first contact hole for each pixel is reduced.
  • the third electro-optical device a configuration in which a device defect hardly occurs is obtained by devising the formation position of the first contact hole, and the quality of the displayed image is degraded due to the presence of the contact hole, or This makes it possible to efficiently prevent the entire electro-optical device from becoming defective.
  • the electro-optical device can be manufactured using a relatively small number of steps and using relatively simple steps.

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Description

明細書 電気光学装置及びその製造方法
[技術分野]
本発明は、 アクティブマトリクス駆動方式の電気光学装置及びその製造方法の 技術分野に属し、 特に画素電極と画素スイッチング用の薄膜トランジスタ （Thin Film Transistor:以下適宜、 T F Tと称す） との間の電気的な導通を良好にとる ための導電層を備える電気光学装置及びその製造方法の技術分野に属する。
[背景技術]
従来、 T F T駆動によるアクティブマトリクス駆動方式の電気光学装置におい ては、 縦横に夫々配列された多数の走査線及びデータ線並びにこれらの各交点に 対応して多数の T F Tが T F Tアレイ基板上に設けられている。 各 T F Tは、 走 査線にゲート電極が接続され、 デ一夕線に半導体層のソース領域が接続され、 画 素電極に半導体層のドレイン領域が接続されている。
このような T F Tのソース領域及びドレイン領域並びにこれらの間にあるチヤ ネル領域は、 T F Tアレイ基板上に形成された半導体層から構成される。 画素電 極は、 積層構造をなす走査線、 容量線、 データ線等の配線及びこれらを相互に電 気的に絶縁するための複数の層間絶縁膜を介して、 半導体層のドレイン領域と接 続される必要がある。 ここで、 T F Tアレイ基板上に形成された半導体層の上に ゲートが設けられるトツプゲ一ト構造を有する正ス夕ガ型又はコブラナー型のポ リシリコン T F Tの場合などには特に、 積層構造における半導体層から画素電極 までの層間距離が例えば 1 0 0 0 nm程度又はそれ以上に長いため、 両者を電気 的に接続するためのコンタクトホールを閧孔するのが困難となる。 より具体的に は、 エッチングを深く行うのにつれてエッチング精度が低下して、 目標とする半 導体層を突き抜けて閧孔してしまう可能性が出て来るため、 ドライエッチングの みで、 このような深いコンタクトホールを開孔することが極めて困難となる。 こ のため、ドライエッチングにゥエツトエッチングを組み合わせて行ったりするが、 すると今度はゥエツトエッチングによりコンタクトホールの径が大きくなつてし まい、 限られた基板上領域において配線や電極を必要なだけレイァゥ卜するのが 困難となるのである。
そこで最近では、 走査線上に形成される層間絶縁膜に対して、 ソース領域に至 るコンタク卜ホールを開孔してデータ線とソース領域との電気的な接続をとる際 に、 ドレイン領域に至るコンタクトホールを開孔してこの層間絶縁膜上にデ一夕 線と同一層からなるバリア層と称される中継用の導電層を形成しておき、その後、 データ線及びこのバリア層上に形成された層間絶縁膜に対して、 画素電極からこ のバリア層に至るコンタクトホールを開孔することにより、 画素電極とドレイン 領域とを結ぶ技術が開発されている。
他方、 上述のように構成された液晶装置等の電気光学装置を 3個用意し、 夫々 を R (赤） 用、 G (緑） 用、 B (青） 用のライ トバルブとして用いた複板方式の カラープロジェクタが開発されている。 この複板方式によれば、 例えば図 2 0に 示すように、 3枚の電気光学装置 5 0 0 R、 5 0 0 G及び 5 0 0 Bにより別々に 光変調された 3色光は、 プリズム 5 0 2により一つの投射光に合成された後、 ス クリーン上に投射される。 このように、 プリズム 5 0 2で合成すると、 プリズム 5 0 2で反射する R光及び B光と比べて、 G光は、 プリズム 5 0 2で反射されな い。 即ち、 光の反転回数が一回だけ G光について少なくなる。 この現象は、 もち ろん G光の代わりに、 R光又は B光がプリズムで反射されないように光学系を構 成しても同じであり、 更に、 プリズム 5 0 2に代えてダイクロイツクミラー等を 用いて 3色光を合成した場合にも同様に起こる。 従って、 このような場合、 G用 の電気光学装置 5 0 0 Gは、 画像信号が何等かの形で左右に反転され、 電気光学 装置 5 0 O Rや 5 0 0 Bと比べて走査方向が逆転した駆動形式で使用され、 逆転 した画像が表示される。
この種の電気光学装置においては、 表示画像の高品位化という一般的な要請が 強く、 このためには、 画像表示領域の高精細化或いは画素ピッチの微細化及び高 画素開口率化 （即ち、 各画素において、 表示光が透過しない非画素開口領域に対 する、表示光が透過する画素開口領域の比率を高めること）が極めて重要となる。 しかしながら、 画素ピッチの微細化が進むと、 電極サイズや配線幅、 更にコン 夕クトホール径などには製造技術により本質的な微細化の限界があるため、 相対 的にこれらの配線や電極等が画像表示領域を占有する比率が高まるため、 画素開 口率が低くなつてしまうという問題点がある。
更に、 画素ピッチの微細化が進むと、 薄膜トランジスタ、 データ線、 走査線、 容量線などを形成する各種の導電層の膜厚やこれらの間に介在する層間絶縁膜の 膜厚などにも、 やはり製造技術により本質的な限界があるため、 これらの配線や 素子が形成された領域とそれ以外の領域との間で、 画素電極表面における段差が 相対的に大きくなつてくる。 このように段差が大きくなると、 段差のある配向膜 上をラビング処理した場合に発生する液晶のディスクリネーション領域は、 拡大 する。 この結果、 各画素の開口領域の周りを通常格子状に囲む非開口領域内に、 このようなディスクリネ一ション領域が収まらなくなるという問題点が生じる。 或いは、 このようなディスクリネ一シヨン領域を全て、 対向基板上の遮光膜等に より敢えて覆い隠すと、 今度は各画素における開口領域が非常に小さくなつてし まうという問題点が生じる。
ここで特に本願発明者による実験及び研究によれば、 画素電極表面における段 差がディスクリネーシヨンを引き起こす場所や程度は、 ラビング処理の方向に大 きく依存している。 例えば、 T N (Twisted Nematic)液晶を用いた場合、 ラビン グ処理を走査線及びデータ線に沿って行った場合に、 対向基板側から見て右回り に回転する T N液晶の場合では、 画素電極表面の段差形状に応じて各画素の開口 領域内において右隅でディスクリネ一ションの発生領域の度合レ、が大きくなつた り、 逆に左回りの T N液晶を用いた場合に、 画素電極表面の段差形状に応じて各 画素の開口領域内において左隅でディスクリネ一シヨンの発生領域の度合いが大 きくなつたりするのである。 このように、 各画素単位における画素電極表面の段 差形状に応じて指向性のあるディスクリネ一シヨンが発生してしまうという問題 点がある。 特にこのような指向性のあるディスクリネーシヨンは、 単一の電気光 学装置の場合には視認できないような程度であっても、 前述のように 3個の電気 光学装置を用いて複板方式のカラ一プロジェクタを構成した場合に、 視認できて しまう場合がある。 より具体的には、 各画素におけるディスクリネ一シヨンの発 生領域の傾向が同じである 2枚の電気光学装置 （図 2 0における電気光学装置 5 0 O R及び 5 0 O B ) と各画素におけるディスクリネ一シヨンの発生領域の傾向 が逆転している 1枚の電気光学装置 （図 2 0における電気光学装置 5 0 0 G) と で夫々変調された 3色の光を一つに合成すると、 各画素におけるディスクリネー シヨンの発生領域が局所的に相互に増長されて、 視覚上非常に目立つという現象 が生じる。 特に画素ピッチを微細化した 3枚の電気光学装置を用いて複板方式の カラ一プロジェクタを構成する場合には、 当該電気光学装置における装置欠陥率 が非常に高くなつてしまうという問題がある。 或いは、 特に画素ピッチを微細化 した 3枚の電気光学装置を用いて複板方式の力ラープロジエクタを構成する場合 には、 画素電極表面の段差に起因したディスクリネ一シヨンの発生による画像劣 化が激しく、 高品位の画像表示を行うのが極めて困難であるという問題がある。 他方、 前述したバリア層を用いる技術によれば、 各画素においてドレイン領域 から画素電極への電気的な接続をとるために、 少なくとも 2個のコンタク卜ホー ルを非開口領域内に開孔せねばならないため、 これらの 2個のコンタクトホール の存在に起因してその上方に位置する画素電極表面の複数個所に窪みや凹凸が生 じるという問題点が生じる。 そこで、 各種の平坦化技術により、 このような凹凸 を取り除く対策も考えられるが、 このような対策では、 製造プロセスの複雑化や コスト上昇を招き、 何より画素電極に直接接続される第 2コンタクトホールに対 しては、 他の層間絶縁膜や下地膜を平坦化したところで、 その開孔内部及びその 上に I T Oandium Tin Oxide)膜等から形成される画素電極表面における平坦化 は施せるものではない。 この結果、 複数のコンタクトホールの存在に起因する画 素電極表面の窪みや凹凸により、 前述のように液晶のディスクリネ一シヨンが各 画素の特定個所に生じてしまうか或いは各画素の開口領域を狭めねばならないと いう問題点が生じる。
本発明は上述の問題点に鑑みなされたものであり、 画素ピッチを微細化しても 半導体層と画素電極とを導電層を介して結ぶ複数のコンタク卜ホールの存在に起 因する画素電極表面における窪みや凹凸による悪影響を効率的に低減しつつ、 画 素開口領域が高く、 高品位の画像表示が可能な電気光学装置及びその製造方法を 提供することを課題とする。
[発明の開示] 本発明は上記課題を解決するために、 基板上に複数の走査線と、 複数のデ一夕 線と、 前記走査線とデータ線の交差に対応して配置された薄膜トランジスタ及び 画素電極と、 前記薄膜トランジス夕を構成する半導体層と前記画素電極間に電気 的に接続された少なくとも 1つの導電層とを有し、 前記画素電極と前記導電層と を電気的に接続するための第 1コンタクトホールは、 平面的に見て相隣接する 2 本のデータ線に対してほぼ対称となるように開孔されていることを特徴とする。 本発明のかかる構成によれば、 第 1コンタクトホールは、 相隣接する 2本のデ 一夕線に対してほぼ対称な位置に開孔されている。 ここに、 相隣接するデ一夕線 に対して対称な位置とは、 例えば、 第 1コンタクトホールが 1個であれば 2本の データ線の中央位置であり、 2個であれば 2本のデ一夕線間の中央位置に対して 線対称な 2つの位置であるといったように、 第 2コンタクトホールの個数に応じ て様々な位置が考えられる。 尚、 このように相隣接する 2本のデ一夕線に対して 対称な位置とは、 各画素の開口領域のデータ線に沿った方向の中心軸に対して線 対称な位置に通常は一致するが各画素の開口領域が正方形又は長方形等のデータ 線に沿った方向の中心軸が単純に定まらない場合もあり、 両者は必ずしも同意義 ではない。 ここで、 第 1コンタクトホールは、 画素電極に至るが故に、 現在のこ の種の画素電極を形成する技術によれば、 画素電極表面において第 1コンタクト ホールに対応する個所には、多かれ少なかれ何らかの窪みや凹凸が生じてしまう。 この窪みや凹凸が生じた個所は、 例えば画素電極上に形成された配向膜に対して ラビング処理等を行った後の電気光学物質のディスクリネーシヨンの発生など、 平坦な場合と異なり、 電気光学物質に対し様々な不良を引き起こす。 しかるに本 発明では、 第 1コンタクトホールは、 相隣接する 2本のデータ線に対して対称な 位置に開孔されているので、 第 1コンタクトホールに対応する画素電極表面の窪 みや凹凸は、 各画素毎に相隣接する 2本のデータ線に対して対称な位置に発生す る。 従って、 例えば画素電極上に形成された配向膜に対してラビング処理を右回 り方向の T N液晶用に行った場合と左回りの T N液晶用に行った場合とを考える と、 このような画素電極表面の窪みや凹凸に起因した電気光学物質の不良は、 ど ちらの場合にも各画素に同様の傾向で発生することになる。 この結果、 明視方向 が異なる複数の電気光学装置を組み合わせて複板方式のカラ一プロジェクタ等用 に使用する場合に、 前述した従来例のように （図 2 0参照） 、 特定個所における 不良が、 組み合わせたことにより増長される事態を防げる。 より一般には、 各画 素単位で第 1コンタクトホールに対応する画素電極表面の窪みや凹凸が走査線に 沿ったどちらの方向にも偏っていないため、 画像表示領域全体では、 走査線に沿 つて指向性を持つ表示むらが生じないで済むのである。 このように、 本発明にお けるデータ線に対して対称な位置とは、 走査線に沿って指向性を持つ表示むらが 実質的に生じない程度に対称であれば足りる意味である。
本発明は、 前記導電層と前記半導体層とを電気的に接続するために前記導電層 と前記半導体層との間に介在する第 2コンタクトホールは、 平面的に見て相隣接 する 2本のデータ線に対してほぼ対称となるように開孔されていることを特徴と する。
本発明のかかる構成によれば、 半導体層のドレイン領域と導電層とは第 2コン 夕クトホールを介して電気的に接続されている。 このため、 画素電極から半導体 層のドレイン領域まで一つのコンタクトホールを開孔する場合と比較して、 コン タクトホールの径を小さくできる。 即ち、 コンタクトホールを深く開孔する程ェ ツチング精度は落ちるため、 薄い半導体層における突き抜けを防止するために、 コンタクトホールの径を小さくできるドライエッチングを途中で停止して、 最終 的にウエットエッチングで半導体層まで開孔するように工程を組まねばならない。 このため、 指向性のないゥエツトエッチングによりコンタクトホールの径が広が らざるを得ないのである。 これに対して本発明では、 画素電極及び半導体層間を 2つの直列な第 1及び第 2コンタクトホールにより電気的に接続すればよいので、 各コンタクトホールをドライエッチングにより開孔することが可能となるか、 或 いは少なくともウエットエッチングにより開孔する距離を短くすることが可能と なる。 この結果、 第 1及び第 2コンタクトホールの径を夫々小さくでき、 第 1コ ン夕クトホールにおける導電層の表面に形成される窪みや凹凸も小さくて済むの で、 その上方に位置する画素電極部分における平坦化が促進される。 更に、 第 1 コンタクトホールにおける画素電極の表面に形成される窪みや凹凸も小さくて済 むので、 この画素電極部分における平坦化が促進される。
また、 第 2コンタクトホールは、 各種の導電層や層間絶縁膜を介して画素電極 から比較的離れているため、 第 1コンタクトホール程には画素電極表面の形状に 対して影響を及ぼさないが、装置仕様（要求される画像品位など）や装置設計（第 2コンタクトホールの位置や開口領域からの距離など） 等との関係から、 第 2コ ンタクトホールに起因して画素電極に生じる窪みや凹凸などが電気光学物質にお けるディスクリネーシヨンの発生等を引き起こす場合も考えられる。 また製造プ ロセス上、 第 2コンタクトホールに対応する領域についての平坦化処理を省略し たい場合も考えられる。 このような場合に、 第 2コンタクトホールを、 非開口領 域内において相隣接する 2本のデ一夕線に対してほぼ対称な位置に開孔しておけ ば、 前述した第 1コンタクトホールの場合と同様に、 各画素単位で第 1コンタク トホールに対応する画素電極表面の窪みや凹凸が走査線に沿ったどちらの方向に も偏っていないため、 画像表示領域全体では、 走査線に沿って指向性を持つ表示 むらが生じないで済むのである。
本発明は、 前記画素電極に付加する蓄積容量を有し、 前記走査線及び前記蓄積 容量の一方の電極の上に、 前記導電層と、 第 1層間絶縁膜と、 前記データ線と、 第 2層間絶縁膜と、 前記画素電極がこの順に積層されてなり、 前記導電層と前記 画素電極とは前記第 1及び第 2層間絶縁膜に開孔された前記第 1コンタクトホ一 ルを介して電気的に接続されてなることを特徴とする。
本発明のかかる構成によれば、 半導体層とデ一夕線との間に導電層を中継する ことにより、 導電層と画素電極とを第 1コンタクトホールを介して電気的に接続 可能である。 この際、 第 1コンタクトホールの位置は、 デ一夕線が存在しない平 面領域であれば任意の位置に設定できるので、 設計自由度が増し有利である。 本発明は、 前記半導体層と同一膜からなる第 1蓄積容量電極と前記一方の電極 である第 2蓄積容量電極との間に第 1誘電体膜となる第 1絶縁薄膜が介在されて なり、 前記第 2蓄積容量電極と前記導電層の一部からなる第 3蓄積容量電極との 間に第 2誘電体膜となる第 2絶縁薄膜が介在されてなることを特徴とする。
本発明のかかる構成によれば、 半導体層と同一膜からなる第 1蓄積容量電極と 前記一方の電極である第 2蓄積容量電極との間に第 1絶縁薄膜を介在させ、 第 2 蓄積容量電極と前記導電層の一部からなる第 3蓄積容量電極との間に第 2絶縁薄 膜が介在させているため、 導電層を中央にしてその上下に並列に接続された第 1 及び第 2の蓄積容量が形成される。 このように限られた基板領域に立体的に導電 層を利用して蓄積容量を増大させることができる。
本発明は、 前記画素電極に付加する蓄積容量を有し、 前記走査線及び前記蓄積 容量の一方の電極の上に第 1層間絶縁膜と、 前記デ一夕線及び前記導電層と、 第 2層間絶縁膜と、 前記画素電極がこの順に積層されてなり、 前記導電層と前記画 素電極とは前記第 2層間絶縁膜に開孔された前記第 1コンタクトホールを介して 電気的に接続されてなることを特徴とする。
本発明のかかる構成によれば、 半導体層とデータ線との間に導電層を中継する ことにより、 導電層と画素電極とを第 1コンタクトホールを介して電気的に接続 可能である。 この際、 導電層と画素電極とを電気的に接続するための第 1コン夕 クトホールの位置は、 デ一夕線が存在しない平面領域であれば任意の位置に設定 できるので、 設計自由度が増し有利である。 また、 導電層とデータ線とを同時に 形成することが可能であり、 工程を増やすことなく導電層を形成することが可能 である。 更に、 データ線を A 1膜で形成する場合、 画素電極を形成する I T O膜 との接続不良が発生する恐れがあるため、 導電層を 2層以上に形成しても良い。 本発明は、 前記画素電極に付加する蓄積容量を有し、 前記半導体層と同一膜か らなる第 1蓄積容量電極と前記一方の電極である第 2蓄積容量電極との間に第 1 誘電体膜が介在されてなり、 前記第 2蓄積容量電極と前記導電層からなる第 3蓄 積容量電極との間に第 2誘電体膜となる前記第 1層間絶縁膜が介在されてなるこ とを特徴とする。
本発明のかかる構成によれば、 半導体層と同一膜からなる第 1蓄積容量電極と 前記一方の電極である第 2蓄積容量電極との間に第 1誘電体膜が介在され、 第 2 蓄積容量電極と前記導電層の一部からなる第 3蓄積容量電極との間に第 2誘電体 膜となる前記第 1層間絶縁膜が介在されているため、 導電層を中央にしてその上 下に並列に接続された第 1及び第 2の蓄積容量が形成される。 このように限られ た基板領域に立体的に導電層を利用して蓄積容量を増大させることができる。 本発明は、 前記走査線と前記第 2蓄積容量電極は、 平面的に見てほぼ横並びに 配置されてなり、 前記半導体層と前記導電層とを接続するための第 2コンタクト ホールは、 平面的に見て前記走査線及び第 2蓄積容量電極の間に開孔されている ことを特徴とする。
本発明のかかる構成によれば、 走査線及び第 2蓄積容量電極と半導体層のドレ ィン領域に電気的に接続された導電層とのショートを防ぐことができる。 即ち、 第 2コンタクトホールは、 半導体層に至るがゆえに、 平面的に見て走査線や第 2 蓄積容量電極と重なる位置に形成することができないが、 本発明では、 第 2コン 夕ク卜ホールは平面的に見て走査線及び第 2蓄積容量電極の間に閧孔されている ので、 このような構成により上述のショートの問題を防ぐことができ、 且つ第 2 コンタクトホールの存在に起因してその上方に層間絶縁膜を介して画素電極表面 に生じる窪みや凹凸を、 走査線と容量線との間にある中央寄りの領域に位置させ ることが可能となる。 従って、 第 2コンタクトホールの存在に起因して画素電極 表面に生じる窪みや凹凸は、 画素開口領域から走査線や第 2蓄積容量電極の幅に 応じて非開口領域内へ入り込んで位置するので、 たとえこのような窪みや凹凸に 対する平坦化処理を途中に介在する層間絶縁膜等に施さなくても、 このような窪 みや凹凸による悪影響が、 開口領域に及び難い構成とすることができる。
本発明は、 前記走査線と前記第 2蓄積容量電極は、 平面的に見てほぼ横並びに 配置されてなり、 前記半導体層と前記導電層とを電気的に接続するための前記第 2コンタクトホールは、 平面的に見て前記第 2蓄積容量電極の画素の開口領域に 近い位置に配置されていることを特徴とする。
本発明のかかる構成によれば、 第 2コンタクトホールは、 平面的に見て第 2蓄 積容量電極の開口領域に接した側に開孔されている。 ここで、 第 2コンタクトホ ールは、 薄膜トランジスタの半導体層に至るが故に、 平面的に見て走査線や第 2 蓄積容量電極と重なる位置に形成することはできない。 即ち、 これらが重なるの では、 第 2コンタクトホールにより、 走査線や第 2蓄積容量電極と導電層とがシ ョートしてしまうのである。 しかるに本発明では、 第 2コンタクトホールは、 平 面的に見て第 2蓄積容量電極の開口領域に接した側に開孔されているので、特に、 電気光学装置として致命的な走査線と導電層とがショートする可能性を極力低減 できる。 そして、 第 2コンタクトホールは、 第 1コンタクトホールと異なり、 画 素電極から複数の導電層や層間絶縁膜を介して離れているので、 第 2コンタクト ホールの存在に起因して層間絶縁膜等を介して画素電極表面に生じる窪みや凹凸 は、 本来小さくて済む。 或いは、 前述の如くほぼ必然的に画素電極の表面に窪み や凹凸を引き起こすと共に平坦化が極めて困難な第 1コンタクトホールとは異な り、 第 2コンタクトホールに起因した窪みや凹凸は、 画素電極との間に介在する 層間絶縁膜により比較的容易に平坦化可能である。 従って、 必要に応じて第 2コ ン夕クトホールの上方における層間絶縁膜を適宜平坦化すれば、 上記の如き第 2 蓄積容量電極の開口領域に接した側という平面的に各画素の開口領域に近い位置 に第 1コンタクトホールを配置することにより、 第 2コンタクトホールの存在に 起因して走査線及び導電層間がショートしてしまう可能性を低減可能となるので める。
本発明は、 前記第 1及び第 2コンタクトホールのうち少なくとも一方は、 各画 素毎に複数設けられている。
本発明のかかる構成によれば、複数のコンタクトホールを開孔することにより、 同一の電気導電率を得るのに必要な各コンタクトホールにおける径を小さくでき る。 従って、 各コンタクトホールに起因した画素電極表面における窪みや凹凸を 小さくできるので有利である。 また、 複数のコンタクトホールにより、 冗長構造 を実現でき装置欠陥率を低下できる。
本発明は、 前記第 1コンタクトホールは、 平面的に見て前記走査線と前記第 2 蓄積容量電極の幅方向のほぼ中央部に開孔されている。
本発明のかかる構成によれば、 第 1コンタクトホールは、 走査線に沿った領域 内の幅方向のほぼ中央部に開孔されているので、 第 1コンタクトホールの存在に 起因して画素電極表面に生じる窪みや凹凸は、 走査線に沿って長手状に伸びる非 開口領域のうち幅方向の中央部に位置させることが可能となる。 従って、 第 1コ ンタクトホールの存在に起因する窪みや凹凸による悪影響が、 開口領域に及び難 い構成とすることができる。 このように、 この態様における中央部とは、 第 2コ ンタクトホールの存在に起因する窪みや凹凸が開口領域に及ぼす悪影響を実質的 に低減可能なだけ、 開口領域との境界から離れて非開口領域内へ入り込んだ部分 であれば足りる意味である。
本発明は、 前記第 1コンタクトホールと前記第 2コンタクトホ一ルとは平面的 に見て少なくとも部分的に重なるように配置されてなることを特徴とする。 本発明のかかる構成によれば、 第 1コンタクトホールと第 2コンタクトホール を重ねて配置されるため、 画素の対称性を有することができる。 また、 コンタク トホールによる凹凸を 1個所にまとめることができるので、 液晶等の電気光学物 質におけるデイスクリネーションの発生を低減することができる。
本発明は、 前記蓄積容量の一方の電極は所定の電位が印加される容量線である ことを特徴とする。
本発明のかかる構成によれば、 容量線の電位を一定にすることができ、 第 2蓄 積容量の電位を安定させることができる。
本発明は、 前記導電層は、 相隣接するデータ線間の中心線に対してほぼ対称と なるように設けられてなることを特徴とする。
本発明のかかる構成によれば、 各画素の表面の窪みや凹凸の偏りを避けること ができるため、 画像表示領域全体で、 表示むらの発生を防ぐことができる。
本発明は、前記基板及び前記第 1及び第 2層間絶縁膜のうち少なくとも一つは、 少なくとも前記データ線の一部に対向する部分が凹状に窪んで形成されるか、 あ るいは前記第 1層間絶縁膜と第 2層間絶縁膜のうちの少なくとも一方を平坦化処 理することにより、 前記画素電極の表面が平坦化されている。
本発明のかかる構成によれば、 データ線に重ねて薄膜トランジスタ、 走査線、 第 2蓄積容量電極等が形成される領域と他の領域との段差が低減される。 このよ うにして第 1及び第 2層間絶縁膜のうち少なくとも一つは、 例えば、 C M P (Chemical Mechanical Polishing) 処理、 スピンコート処理、 リフ口一法等や 有機 S O G (Spin On Glass)膜、 無機 S O G膜、 ポリイミ ド膜等を利用して、 第 1コンタクトホールに対向する箇所を含む画素電極に面する側の表面が平坦化さ れるか、 あるいは、 第 1及び第 2層間絶縁膜のうち、 少なくとも一つを凹状に窪 ませることにより、 画素電極の下地表面が平坦化されているので、 画素電極をよ り一層平坦化でき、 画素電極表面の窪みや凹凸に起因する液晶等の電気光学物質 におけるディスクリネ一シヨンの発生等が低減され、 最終的には高品位の画像表 示が可能となる。
本発明は、 前記導電層は、 導電性の遮光膜からなる。
本発明のかかる構成によれば、 導電性の遮光膜からなる導電層により、 各画素 の開口領域を少なくとも部分的に規定することが可能となる。このように例えば、 基板に対向して配置される対向基板に形成される遮光膜ではなく、 T F Tアレイ 基板上に導電性の遮光膜の一部或いは全部を設ける構成は、 製造プロセスにおけ る基板と対向基板との位置ずれによって画素開口率の低下を招かない点で極めて 有利である。
この導電層が遮光膜からなる態様では、 前記導電層は、 画素の開口領域の少な くとも一部を規定するように構成してもよい。
本発明のかかる構成によれば、 導電層単独で、 或いは対向基板に形成された遮 光膜等と共に、 画素の開口領域を規定することが可能となる。 特に他方の基板に 遮光膜を形成しないで開口領域を規定すれば、 製造プロセスにおける工程を削減 することが可能となると共に一対の基板間のァライメントずれによる画素開口率 の低下やばらっきを防ぐことも可能となり有利である。
本発明は、 前記導電層は、 導電性のポリシリコン膜から構成されている。
本発明のかかる構成によれば、 導電性のポリシリコン膜からなる導電層は、 遮 光膜としての機能は発揮しないが、 画素電極と半導体層のドレイン領域とを結ぶ 中継機能は十分に発揮し得る。 この場合には特に、 層間絶縁膜との間で熱等によ るストレスが発生しにくくなるので、 当該導電層及びその周辺におけるクラック 防止に役立つ。
本発明は、 導電層は、 導電性のポリシリコン膜と高融点金属との 2層以上の積 層膜からなる。
かかる構成によれば、 導電性のポリシリコン膜からなる導電層は、 遮光膜とし ての機能は発揮しないが、 蓄積容量を増加させる機能及び中継機能は十分に発揮 し得る。 また半導体層と導電層のポリシリコン膜を電気的に接続する際に、 同じ ポリシリコン膜で形成すると、 コンタクト抵抗を大幅に低減することができる。 また、 このような導電性のポリシリコン膜の上に高融点金属を積層すれば、 遮光 膜としての機能を発揮するとともに、 さらに抵抗を下げることができる。
本発明の電気光学装置の製造方法は上記課題を解決するために、 複数の走査線 と、 複数のデータ線と、 前記各走査線とデ一夕線の交差に対応して配置された薄 膜トランジスタ及び画素電極と、 前記薄膜トランジスタを構成する半導体層と前 記画素電極の間で電気的に接続された少なくとも 1つの導電層とを有する電気光 学装置の製造方法であって、 基板上に前記半導体層を形成する工程と、 前記半導 体層上に第 1絶縁薄膜を形成する工程と、 前記第 1絶縁薄膜上に前記走査線を形 成する工程と、 前記走査線上に第 2絶縁薄膜を形成する工程と、 前記第 2絶縁薄 膜上に前記導電層を形成する工程と、 前記導電層上に第 1層間絶縁膜を形成する 工程と、 前記第 1層間絶縁膜上に前記データ線を形成する工程と、 前記データ線 上に第 2層間絶縁膜を形成する工程と、 前記第 2層間絶縁膜の相隣接する 2本の 前記デ一夕線に対してほぼ対称な位置に前記第 1コンタクトホールを開孔するェ 程と、 前記第 1コンタクトホールを介して前記導電層に対して電気的な接続がと れるように前記画素電極を形成する工程とを含むことを特徴とする。
本発明のかかる構成によれば、 前述した本発明の第 1の電気光学装置を比較的 少ない工程数で且つ比較的簡単な各工程を用いて製造できる。
本発明は上記課題を解決するために、 複数の走査線と、 複数のデータ線と、 前 記走査線とデ一夕線の交差に対応して配置された薄膜トランジスタ及び画素電極 と、 前記薄膜トランジスタを構成する半導体層と前記画素電極との間で電気的に 接続された少なくとも 1つの導電層とを有する電気光学装置の製造方法であって、 基板にソース領域、 チャネル領域及び前記ドレイン領域を含む所定パターンを持 つ前記半導体層を形成する工程と、前記半導体層上に絶縁薄膜を形成する工程と、 前記絶縁薄膜上に前記走査線を形成する工程と、 前記走査線上に第 1層間絶縁膜 を形成する工程と、 前記第 1層間絶縁膜上に前記データ線と前記導電層とを形成 する工程と、 前記導電層上に第 2層間絶縁膜を形成する工程と、 前記第 2層間絶 縁膜の相隣接する 2本の前記データ線に対してほぼ対称な位置に前記第 1コン夕 クトホールを開孔する工程と、 前記第 1コンタクトホールを介して前記導電層に 対して電気的な接続がとれるように前記画素電極を形成する工程とを含むことを 特徴とする。
本発明のかかる構成によれば、 電気光学装置を比較的少ない工程数で且つ比較 的簡単な各工程を用いて製造できる。
本発明は、 前記走査線を形成する工程において、 前記画素電極に付加するため の蓄積容量の一方の電極を前記走査線に沿って横並びに同一材料で同時に形成す る工程を有し、 平面的に見て前記走査線と前記一方の電極の間に第 2コンタク ト ホールを開孔することを特徴とする。
本発明のかかる構成によれば、 電気光学装置を比較的少ない工程数で且つ比較 的簡単な各工程を用いて製造することができる。
本発明のこのような作用及び他の利得は次に説明する実施の形態から明らかに する。
[図面の簡単な説明]
図 1は、 電気光学装置の第 1実施形態である液晶装置における画像表示領域を 構成するマトリクス状の複数の画素に設けられた各種素子、 配線等の等価回路図 である。
図 2は、 第 1実施形態の液晶装置におけるデータ線、 走査線、 画素電極、 遮光 膜等が形成された T F Tアレイ基板の相隣接する複数の画素群の平面図である。 図 3は、 図 2の A— A ' 断面図である。
図 4は、 第 1実施形態の液晶装置の製造プロセスを順を追って示す工程図 （そ の 1 ) である。
図 5は、 第 1実施形態の液晶装置の製造プロセスを順を追って示す工程図 （そ の 2 ) である。
図 6は、 第 1実施形態の液晶装置の製造プロセスを順を追って示す工程図 （そ の 3 ) である。
図 7は、 第 1実施形態の液晶装置の製造プロセスを順を追って示す工程図 （そ の 4 ) である。
図 8は、 電気光学装置の第 2実施形態である液晶装置におけるデータ線、 走査 線、 画素電極、 遮光膜等が形成された T F Tアレイ基板の相隣接する複数の画素 群の平面図である。
図 9は、 電気光学装置の第 3実施形態におけるデータ線、 走査線、 画素電極、 遮光膜等が形成された T F Tアレイ基板の相隣接する複数の画素群の平面図であ る。
図 1 0は、 図 9の B— B ' 断面図である。 図 1 1は、 電気光学装置の第 4実施形態におけるコンタクトホールの各種の配 置例を示す図式的平面図である。
図 1 2は、 電気光学装置の第 5実施形態である液晶装置の平面図である。 図 1 3は、 図 1 2の C一 C， 断面図である。
図 1 4は、 電気光学装置の第 6実施形態である液晶装置の平面図である。 図 1 5は、 図 1 4の D— D ' 断面図である。
図 1 6は、 電気光学装置の第 7実施形態である液晶装置の断面図である。 図 1 7は、 電気光学装置に第 8実施形態である液晶装置の断面図である。 図 1 8は、 各実施形態の液晶装置における T F Tアレイ基板をその上に形成さ れた各構成要素と共に対向基板の側から見た平面図である。
図 1 9は、 図 1 8の H— H ' 断面図である。
図 2 0は、 複板方式のカラ一プロジェクタにおける光合成の原理を示す概念図 である。
[符号の説明]
l a…半導体層
1 a， …チャネル領域
l b…低濃度ソース領域
1 c…低濃度ドレイン領域
1 d…高濃度ソース領域
l e…高濃度ドレイン領域
1 f…第 1蓄積容量電極
2…絶縁薄膜 （第 1誘電体膜）
3 a…走査線
3 b…容量線
4…第 1層間絶縁膜
5…コンタクトホール
6 a…データ線
6 c…第 1バリア層
7…第 2層間絶縁膜 8 a…コンタクトホール
8 b…コンタクトホール
9 a…画素電極
10〜TFTアレイ基板
11 a…第 1遮光膜
12…下地絶縁膜
16…配向膜
20…対向基板
21…対向電極
22…配向膜
23…第 2遮光膜
30-TFT
50…液晶層
70…蓄積容量
70 a…第 1蓄積容量
7 Ob…第 2蓄積容量
80···ノ リァ層
81…第 2誘電体膜
88 a…コンタクトホール
88 b…コンタクトホール
88 c…コンタクトホール
90···第 2ノ リア層
9
[発明を実施するための最良の形態]
以下、 本発明の実施の形態を図面に基づいて説明する。
(電気光学装置の第 1実施形態）
本発明による電気光学装置の第 1実施形態である液晶装置の構成について、 図 1から図 3を参照して説明する。 図 1は、 液晶装置の画像表示領域を構成するマ トリクス状に形成された複数の画素における各種素子、配線等の等価回路であり、 図 2は、 データ線、 走査線、 画素電極、 遮光膜等が形成された T F Tアレイ基板 の相隣接する複数の画素群の平面図であり、 図 3は、 図 2の A— A， 断面図であ る。 尚、 図 3においては、 各層や各部材を図面上で認識可能な程度の大きさとす るため、 各層や各部材毎に縮尺を異ならしめてある。
図 1において、 本実施形態における液晶装置の画像表示領域を構成するマトリ クス状に形成された複数の画素は、 画素電極 9 aを制御するための T F T 3 0が マトリクス状に複数形成されており、 画像信号が供給されるデータ線 6 aが当該 T F T 3 0のソース領域に電気的に接続されている。 データ線 6 aに書き込む画 像信号 S l、 S 2、 ···、 S nは、 この順に線順次に供給しても構わないし、 相隣 接する複数のデ一夕線 6 a同士に対して、 グループ毎に供給するようにしても良 い。 また、 T F T 3 0のゲートに走査線 3 aが電気的に接続されており、 所定の タイミングで、 走査線 3 aにパルス的に走査信号 G 1、 G 2、 ···、 Gmを、 この 順に線順次で印加するように構成されている。 画素電極 9 aは、 T F T 3 0のド レイン領域に電気的に接続されており、 スイッチング素子である T F T 3 0を一 定期間だけそのスィツチを閉じることにより、 データ線 6 aから供給される画像 信号 S l、 S 2、 ···、 S nを所定のタイミングで書き込む。 画素電極 9 aを介し て液晶に書き込まれた所定レベルの画像信号 S 1、 S 2 s ···、 S nは、 対向基板 (後述する） に形成された対向電極 （後述する） との間で一定期間保持される。 液晶は、 印加される電圧レベルにより分子集合の配向や秩序が変化することによ り、 光を変調し、 階調表示を可能にする。 ノ一マリーホワイ トモードであれば、 印加された電圧に応じて入射光がこの液晶部分を通過不可能とされ、 ノーマリー ブラックモ一ドであれば、 印加された電圧に応じて入射光がこの液晶部分を通過 可能とされ、 全体として液晶装置からは画像信号に応じたコントラストを持つ光 が出射する。 ここで、 保持された画像信号がリークするのを防く'ために、 画素鼋 極 9 aと対向電極との間に形成される液晶容量と並列に蓄積容量 7 0を付加する。 例えば、 画素電極 9 aの電圧は、 ソース電圧が印加された時間よりも 3桁も長い 時間だけ蓄積容量 7 0により保持される。これにより、保持特性は更に改善され、 コントラスト比の高い液晶装置が実現できる。 図 2において、 液晶装置の T F Tアレイ基板上には、 マトリクス状に複数の透 明な画素電極 9 a (点線部 9 a， により輪郭が示されている）が設けられており、 画素電極 9 aの縦横の境界に各々沿ってデ一夕線 6 a、 走査線 3 a及び容量線 3 bが設けられている。 デ一夕線 6 aは、 コンタクトホール 5を介してポリシリコ ン膜等からなる半導体層 1 aのうち後述のソース領域に電気的に接続されており、 画素電極 9 aは、 図中右下がりの斜線で示した領域に夫々形成されておりバッフ ァとしての導電層 （以下、 バリア層と称す） 8 0を中継して、 コンタクトホール 8 a並びにコンタクトホール 8 bを介して半導体層 1 aのうち後述のドレイン領 域に電気的に接続されている。 また、 半導体層 1 aのうちチャネル領域 1 a ' に 対向するように走査線 3 aが配置されており、 走査線 3 aのチャネル領域 1 a， に対向する部分はゲート電極として機能する。 このように、 走査線 3 aとデ一夕 線 6 aとの交差する個所には夫々、 チャネル領域 l a， に走査線 3 aの一部がゲ ート電極として対向配置された T F T 3 0が設けられている。
容量線 3 bは、 走査線 3 aに沿ってほぼ直線状に伸びる本線部と、 デ一夕線 6 aと交差する箇所からデータ線 6 aに沿って前段側 （図中、 上向き） に突出した 突出部とを有する。
特に、 島状のバリア層 8 0は夫々、 コンタクトホール 8 aにより半導体層 1 a のドレイン領域に電気的に接続されており、 コンタクトホール 8 bにより画素電 極 9 aに電気的に接続されており、 ドレイン領域と画素電極 9 aとの間における 導電層或いはバッファとして機能している。 このバリア層 8 0、 コンタクトホ一 ル 8 a並びにコンタクトホール 8 bについては後に詳述する。
また、 図中太線で示した領域には夫々、 走査線 3 a、 容量線 3 b及び T F T 3 0の下側を通るように、 第 1遮光膜 1 1 aを設けてもよい。 第 1遮光膜 1 1 aは 夫々、 走査線 3 aに沿って縞状に形成されていると共に、 データ線 6 aと交差す る箇所が図中下方に幅広に形成されており、 この幅広の部分により各 T F Tのチ ャネル領域 l a ' を T F Tアレイ基板側から見て夫々覆う位置に設けることによ り、 T F Tアレイ基板裏面からの光の照射を防止できる。
次に図 3の断面図に示すように、 液晶装置は、 一方の基板の一例を構成する T F Tアレイ基板 1 0と、 これに対向配置される他方の基板の一例を構成する対向 基板 2 0とを備えている。 T F Tアレイ基板 1 0は、 例えば石英基板、 ガラス基 板、 シリコン基板からなり、 対向基板 2 0は、 例えばガラス基板や石英基板から なる。 T F Tアレイ基板 1 0には、 画素電極 9 aが設けられており、 その上側に は、 ラビング処理等の所定の配向処理が施された配向膜 1 6が設けられている。 画素電極 9 aは例えば、 I T〇膜などの透明導電性薄膜からなる。 また配向膜 1 6は例えば、 ポリイミ ド薄膜などの有機薄膜からなる。
他方、 対向基板 2 0には、 その全面に渡って対向電極 2 1が設けられており、 その下側には、 ラビング処理等の所定の配向処理が施された配向膜 2 2が設けら れている。 対向電極 2 1は例えば、 I T O膜などの透明導電性薄膜からなる。 ま た配向膜 2 2は、 ポリイミ ド薄膜などの有機薄膜からなる。
T F Tアレイ基板 1 0には、 各画素電極 9 aに隣接する位置に、 各画素電極 9 aをスィツチング制御する画素スィツチング用 T F T 3 0が設けられている。 対向基板 2 0には、 更に図 3に示すように、 各画素の非開口領域に、 第 2遮光 膜 2 3が設けられている。 このため、 対向基板 2 0の側から入射光が画素スイツ チング用 T F T 3 0の半導体層 1 aのチャネル領域 1 a ' や低濃度ソース領域 1 b及び低濃度ドレイン領域 1 cに侵入することはない。更に、第 2遮光膜 2 3は、 コントラス卜の向上、 カラ一フィル夕を形成した場合における色材の混色防止な どの機能を有する。
このように構成され、 画素電極 9 aと対向電極 2 1とが対面するように配置さ れた T F Tアレイ基板 1 0と対向基板 2 0との間には、 後述のシール材により囲 まれた空間に電気光学物質の一例である液晶が封入され、 液晶層 5 0が形成され る。 液晶層 5 0は、 画素電極 9 aからの電界が印加されていない状態で配向膜 1 6及び 2 2により所定の配向状態をとる。 液晶層 5 0は、 例えば一種又は数種類 のネマティック液晶を混合した液晶からなる。 シール材は、 T F Tアレイ基板 1 0及び対向基板 2 0をそれらの周辺で貼り合わせるための、 例えば光硬化性樹脂 や熱硬化性樹脂からなる接着剤であり、 両基板間の距離を所定値とするためのグ ラスファイバ一或いはガラスビーズ等のギャップ材が混入されている。
更に図 3に示すように、 画素スィツチング用 T F T 3 0に各々対向する位置に おいて T F Tアレイ基板 1 0と各画素スィツチング用 T F T 3 0との間に、 第 1 遮光膜 1 laを設けると良い。 第 1遮光膜 1 laは、 好ましくは不透明な高融点 金属である Ti (チタン） 、 Cr (クロム） 、 W (タングステン） 、 Ta (タン タル） 、 Mo (モリブデン） 及び Pb (鉛） のうちの少なくとも一つを含む、 金 属単体、 合金、 金属シリサイ ド等から構成される。 このような材料から構成すれ ば、 TFTアレイ基板 10上の第 1遮光膜 11 aの形成工程の後に行われる画素 スイッチング用 TFT 30の形成工程における高温処理により、 第 1遮光膜 11 aが破壊されたり溶融しないようにできる。 第 1遮光膜 1 laが形成されている ので、 T FTアレイ基板 10の側からの反射光 （戻り光） 等が画素スイッチング 用 TFT30を構成する半導体層 1 aのチャネル領域 1 a' や低濃度ソース領域 1 b及び低濃度ドレイン領域 1 cに入射する事態を未然に防ぐことができ、 これ に起因した光電流の発生により画素スイッチング用 T F T 30の特性が変化した り、 劣化することはない。
尚、 縞状に形成された第 1遮光膜 1 laは、 走査線 3 a下に延設されて、 定電 位源又は大容量部分に電気的に接続されてもよい。 このように構成すれば、 第 1 遮光膜 11 aに対向配置される画素スイッチング用 TFT 30に対し第 1遮光膜 11 aの電位変動が悪影響を及ぼすことはない。 この場合、 定電位源としては、 当該液晶装置を駆動するための周辺回路 （例えば、 走査線駆動回路、 デ一夕線駆 動回路等） に供給される負電源、 正電源等の定電位源、 接地電源、 対向電極 21 に供給される定電位源等が挙げられる。 尚、 第 1遮光膜 1 l aはデ一夕線 6 a及 び走査線 3 aに沿って格子状で形成しても良いし、 少なくとも画素スイッチング 用 T F T 30のチャネル領域 1 a ' や低濃度ソース領域 1 b及び低濃度ドレイン 領域 1 cを覆うように島状に形成しても良い。
更に、 第 1遮光膜 11 aと複数の画素スィツチング用 TFT30との間には、 下地絶縁膜 12が設けられている。 下地絶縁膜 12は、 画素スィツチング用 T F T 30を構成する半導体層 1 aを第 1遮光膜 11 aから電気的に絶縁するために 設けられるものである。 更に、 下地絶縁膜 12は、 TFTアレイ基板 10の全面 に形成されることにより、 画素スィヅチング用 TFT 30のための下地膜として の機能をも有する。即ち、 TFTアレイ基板 10の表面の研磨時における荒れや、 洗浄後に残る汚れ等で画素スィツチング用 TFT 30の特性の劣化等を防止する 機能を有する。 下地絶縁膜 1 2は、 例えば、 N S G (ノンドープトシリケ一トガ ラス） 、 P S G (リンシリケートガラス） 、 ： B S G (ボロンシリケ一トガラス） 、 B P S G (ボロンリンシリケートガラス） などの高絶縁性ガラス又は、 酸化シリ コン膜、 窒化シリコン膜等からなる。 下地絶縁膜 1 2により、 第 1遮光膜 1 l a が画素スィツチング用 T F T 3 0等を汚染する事態を未然に防ぐこともできる。 本実施形態では、 半導体層 1 aを高濃度ドレイン領域 1 eから延設して第 1蓄 積容量電極 1 f とし、これに対向する容量線 3 bの一部を第 2蓄積容量電極とし、 ゲート絶縁膜として機能する絶縁薄膜 2を走査線 3 aに対向する位置から延設し てこれらの電極間に挟持された第 1誘電体膜とすることにより、 第 1蓄積容量 Ί 0 aが形成されている。 更に、 この第 2蓄積容量電極と対向するバリア層 8 0の 一部を第 3蓄積容量電極とし、 これらの電極間に第 2誘電体膜 8 1を設けること により、 第 2蓄積容量 7 0 bが形成されている。 そして、 これら第 1及び第 2蓄 積容量 7 0 a及び 7 0 bがコンタクトホール 8 aを介して並列接続されて蓄積容 量 7 0が構成されている。 特に第 1蓄積容量 7 0 aを形成する第 1誘電体膜を含 む絶縁薄膜 2は、 高温酸化によりポリシリコン膜上に形成される T F T 3 0のゲ ート絶縁膜に他ならないので、 薄く且つ高耐圧の絶縁膜とすることができ、 第 1 蓄積容量 7 0 aは比較的小面積で大容量の蓄積容量として構成できる。 また、 第 2誘電体膜 8 1も、 第 1誘電体膜 2と同様に或いは第 1誘電体膜 2よりも薄く形 成することができるので、 図 2に示したように相隣接するデータ線 6 a間の領域 を利用して、 第 2蓄積容量 7 O bは比較的小面積で大容量の蓄積容量として構成 できる。 従って、 これら第 1蓄積容量 7 0 a及び第 2蓄積容量 7 O bから立体的 に構成される蓄積容量 7 0は、 データ線 6 a下の領域及び走査線 3 aに沿って液 晶のディスクリネ一シヨンが発生する領域（即ち、容量線 3 bが形成された領域） という画素開口領域を外れたスペースを有効に利用して、 小面積で大容量の蓄積 容量を形成することができる。
このように第 2蓄積容量 7 O bを構成する第 2誘電体膜 8 1は、 酸化シリコン 膜、 窒化シリコン膜等でもよいし、 多層膜から構成してもよい。 一般に絶縁薄膜 を形成するのに用いられる各種の公知技術 （減圧 C V D法、 プラズマ C V D法、 熱酸化法、 常圧 C V D法、 スパッタリング法、 E C Rプラズマ法、 リモートブラ ズマ法等） により、 第 2誘電体膜 8 1を形成可能である。 第 2誘電体膜 8 1を薄 く形成することにより、 コンタクトホール 8 aの径を更に小さく出来るので、 前 述したコンタク卜ホール 8 aにおけるバリア層 8 0の窪みや凹凸が更に小さくて 済み、 その上方に位置する画素電極 9 aにおける平坦化が更に促進される。
図 3において、画素スィツチング用 T F T 3 0は、 L D D (Lightly Doped Drain) 構造を有しており、 走査線 3 a、 当該走査線 3 aからの電界によりチャネルが形 成される半導体層 1 aのチャネル領域 1 a ' 、 走査線 3 aと半導体層 1 aとを絶 縁する絶縁薄膜 2、 データ線 6 a、 半導体層 1 aの低濃度ソース領域 1 b及び低 濃度ドレイン領域 1 c、 半導体層 1 aの高濃度ソース領域 1 d並びに高濃度ドレ イン領域 1 eを備えている。 高濃度ドレイン領域 1 eには、 複数の画素電極 9 a のうちの対応する一つがバリア層 8 0を中継して接続されている。 低濃度ソース 領域 1 b及び高濃度ソース領域 1 d並びに低濃度ドレイン領域 1 c及び高濃度ド レイン領域 1 eは後述のように、 半導体層 l aに対し、 n型又は p型のチャネル を形成するかに応じて所定濃度の n型用又は p型用の不純物をドープすることに より形成されている。 n型チャネルの T F Tは、 動作速度が速いという利点があ り、 画素のスィヅチング素子である画素スィツチング用 T F T 3 0として用いら れることが多い。本実施形態では特にデータ線 6 aは、 A 1 (アルミニウム）膜等 の低抵抗な金属膜や金属シリサイ ド等の合金膜などの遮光性且つ導電性の薄膜か ら構成されている。 また、 バリア層 8 0及び第 2誘電体膜 8 1の上には、 高濃度 ソース領域 1 dへ通じるコンタクトホール 5及びバリア層 8 0へ通じるコンタク トホール 8 bが各々形成された第 1層間絶縁膜 4が形成されている。 この高濃度 ソース領域 1 dへのコンタクトホール 5を介して、 データ線 6 aは高濃度ソース 領域 1 dに電気的に接続されている。 更に、 デ一夕線 6 a及び第 1層間絶縁膜 4 の上には、 バリア層 8 0へのコンタクトホール 8 bが形成された第 2層間絶縁膜 7が形成されている。 このコンタクトホール 8 bを介して、 画素電極 9 aはバリ ァ層 8 0に電気的に接続されており、 更にバリア層 8 0を中継してコンタクトホ ール 8 aを介して高濃度ドレイン領域 1 eに電気的に接続されている。 前述の画 素電極 9 aは、このように構成された第 2層間絶縁膜 7の上面に設けられている。 画素スィツチング用 T F T 3 0は、 好ましくは上述のように L D D構造を持つ が、 低濃度ソース領域 1 b及び低濃度ドレイン領域 1 cに不純物イオンの打ち込 みを行わないオフセヅト構造を持ってよいし、 走査線 3 aの一部であるゲート電 極をマスクとして高濃度で不純物イオンを打ち込み、 自己整合的に高濃度ソース 領域 1 d及び高濃度ドレイン領域 1 eを形成するセルファライン型の T F Tであ つてもよい。
また本実施形態では、 画素スイッチング用 T F T 3 0の走査線 3 aの一部から なるゲート電極を高濃度ソース領域 1 d及び高濃度ドレイン領域 1 e間に 1個の み配置したシングルゲ一ト構造としたが、 これらの間に 2個以上のゲート電極を 配置してもよい。 この際、 各々のゲート電極には同一の信号が印加されるように する。 このようにデュアルゲート或いはトリプルゲート以上で T F Tを構成すれ ば、 チャネルとソース一ドレイン領域接合部のリーク電流を防止でき、 オフ時の 電流を低減することができる。 これらのゲート電極の少なくとも 1個を L D D構 造或いはオフセット構造にすれば、 更にオフ電流を低減でき、 安定したスィッチ ング素子を得ることができる。
図 2及び図 3に示すように、 本実施形態の液晶装置では、 高濃度ドレイン領域 1 eと画素電極 9 aとをコン夕クトホール 8 a及びコンタクトホール 8 bを介し てバリア層 8 0を経由して電気的に接続するので、 画素電極 9 aからドレイン領 域まで一つのコンタクトホールを開孔する場合と比較して、 コンタクトホール 8 a及びコンタクトホール 8 bの径を夫々小さくできる。 即ち、 一つのコンタクト ホールを開孔する場合には、 コンタクトホールを深く開孔する程エッチング精度 は落ちるため、 例えば 5 O nm程度の非常に薄い半導体層 1 aにおける突き抜け を防止するためには、 コンタクトホールの径を小さくできるドライエッチングを 途中で停止して、 最終的にゥエツトエッチングで半導体層 1 aまで開孔するよう に工程を組まねばならない。 或いは、 ドライエッチングによる突き抜け防止用の ポリシリコン膜を別途設けたりする必要が生じてしまうのである。
これに対して本実施形態では、 画素電極 9 a及び高濃度ドレイン領域 1 eを 2 つの直列なコンタクトホール 8 a及びコンタクトホール 8 bにより電気的に接続 すればよいので、これらコンタクトホール 8 a及びコンタクトホール 8 bを夫々、 ドライエッチングにより開孔することが可能となるのである。 或いは、 少なくと もゥエツトエッチングにより開孔する距離を短くすることが可能となるのである。 但し、 コンタクトホール 8 a及びコンタクトホール 8 bに夫々、 若干のテ一パを 付けるために、 ドライエツチング後に敢えて比較的短時間のウエットエッチング を行うようにしてもよい。
以上のように本実施形態によれば、 コンタクトホール 8 a及びコンタクトホー ル 8 bの径を夫々小さくでき、 コンタクトホール 8 aにおけるバリア層 8 0の表 面に形成される窪みや凹凸も小さくて済むので、 その上方に位置する画素電極 9 aの部分における平坦化が、 ある程度促進される。 更に、 第 2コンタクトホール 8 bにおける画素電極 9 aの表面に形成される窪みや凹凸も小さくて済むので、 この画素電極 9 aの部分における平坦化が、 ある程度促進される。
本実施形態では特に、 バリア層 8 0は、 導電性の遮光膜からなる。 従って、 パ リア層 8 0により、 各画素開口領域を少なくとも部分的に規定することが可能と なる。 例えば、 バリア層 8 0は、 第 1遮光膜 1 l aと同じく、 不透明な高融点金 属である T i、 C r、 W、 T a、 M o及び P bのうちの少なくとも一つを含む、 金属単体、 合金、 金属シリサイ ド等から構成される。 これらの高融点金属と画素 電極 9 aを構成する I T O膜とのコンタクト抵抗は低いため、 コンタクトホール 8 bを介してバリア層 8 0及び画素電極 9 a間で良好に電気的な接続がとれる。 バリア層 8 0の膜厚は、 例えば 5 O nm以上 5 0 0 nm以下程度とするのが好ま しい。 5 0 nm程度の厚みがあれば、 製造プロセスにおける第 2コンタクトホー ル 8 bの開孔時に突き抜ける可能性は低くなり、 また 5 0 O nm程度であればバ リア層 8 0の存在に起因した画素電極 9 aの表面の凹凸は問題とならないか或い は比較的容易に平坦化可能だからである。 ここで、 デ一夕線 6 aとバリア層 8 0 と第 1遮光膜 1 1 aあるいは、 デ一夕線 6 aとバリア層 8 0等の遮光性を有する 膜により画素開口部を規定することが可能である。 このような場合、 対向基板 2 0に第 2遮光膜 2 3を形成しなくて済むため、工程を削減することが可能である。 さらに、 対向基板 2 0と T F Tアレイ基板 1 0とのァライメントずれによる画素 開口率の低下やばらつきを防ぐことができる。 また、 対向基板 2 0に第 2遮光膜 2 3を設ける場合は、 T F Tアレイ基板 1 0とのァライメントずれを考慮して大 きめに形成するが上述のようにデ一夕線 6 a、 ノ リア層 8 0等の T F Tアレイ基 板 1 0側に形成された遮光性の膜により画素開口部を規定するため、 精度よく画 素開口部を規定することができ、 対向基板 2 0に設けた第 2遮光膜 2 3により画 素開口部を決める場合に比べて開口率を向上させることができる。
尚、 本実施形態では、 バリア層 8 0が導電性の遮光膜からなるため様々な利点 が得られるが、 ノ リア層 8 0を、 高融点金属膜ではなく、 例えば、 リン等をド一 プした低抵抗な導電性のポリシリコン膜から構成してもよい。 このように構成す れば、 バリア層 8 0は、 遮光膜としての機能は発揮しないが、 蓄積容量 7 0を増 加させる機能及びバリア層本来の中継機能は十分に発揮し得る。 更に、 第 1層間 絶縁膜 4との間で熱等によるストレスが発生し難くなるので、 バリア層 8 0及び その周辺におけるクラック防止に役立つ。 また、 ノ リア層 8 0をポリシリコン膜 の上に金属膜を用いて 2層以上の積層膜で形成してもよい。 さらに、 2層のポリ シリコン膜の間に金属膜を挟んで 3層としてもよい。 このように、 バリア層 8 0 と高濃度ドレイン領域 1 eとを電気的に接続する際に、 同じポリシリコン膜で形 成すると、 コンタクト抵抗を大幅に低減することができる。 他方、 画素開口領域 を規定するための遮光については、 第 1遮光膜 1 1 aや第 2遮光膜 2 3により別 途行えばよい。
本実施の形態では特に、 コンタクトホール 8 bは、 非開口領域内において、 相 隣接する 2本のデータ線 6 aに対してほぼ対称な位置に開孔されている。 即ちコ ン夕クトホール 8 bは、 平面的に見て 2本のデ一夕線 6 aのほぼ中央位置に開孔 されている。 ここで、 コンタクトホール 8 bは、 画素電極 9 aに至るが故に、 画 素電極 9 aの表面においてコンタクトホール 8 bに対応する個所には、 多かれ少 なかれ何らかの窪みや凹凸が生じてしまう。 この窪みや凹凸が生じた個所は、 画 素電極 9 a上に形成された配向膜 1 6に対してラビング処理等を行った後の液晶 のディスクリネーシヨンの発生を引き起こす。 しかるに本実施形態では、 コン夕 クトホール 8 bは、 非開口領域内において相隣接する 2本のデ一夕線 6 aに対し てほぼ対称な位置に閧孔されているので、 コンタクトホール 8 bに対応する画素 電極 9 aの表面の窪みや凹凸は、 各画素毎に相隣接する 2本のデータ線 6 aに対 してほぼ対称な位置に発生する。 従って、 配向膜 1 6に対してラビング処理を対 向基板 2 0側から見て右回りに回転する T N液晶用に行った場合と逆に左回りに 回転する T N液晶用に行った場合とを考えると、 このような画素電極 9 aの表面 の窪みや凹凸に起因した液晶のディスクリネーシヨンの発生は、 どちらの場合に も各画素に同様の傾向で発生させることができる。 この結果、 明視方向の異なる 複数の液晶装置と左シフ卜用の液晶装置とを組み合わせて複板方式のカラープロ ジ工ク夕等用に使用する場合に、 特定個所における不良が組み合わせたことによ り増長される事態を防げる。
更に本実施形態では特に、 コンタクトホール 8 aも、 非開口領域内において相 隣接する 2本の前記デ一夕線 6 aに対してほぼ対称な位置に開孔されている。 従 つて、 コンタクトホール 8 aは、 層間絶縁膜等を介して画素電極 9 aから比較的 離れているめ、 コンタクトホール 8 b程には画素電極 9 aの表面の形状に対して 影響を及ぼさないものの、 コンタクトホール 8 bの場合と同様に、 各画素単位で コンタクトホール 8 aに対応する画素電極 9 aの表面の窪みや凹凸が走査線に沿 つたどちらの方向にも偏っていないようにできる。
尚、 本実施形態ではバリア層 8 0についても、 非開口領域内において相隣接す る 2本のデータ線 6 aに対してほぼ対称な平面形状を有しているため、 バリア層 8 0の膜厚に起因した画素電極 9 aにおける凹凸も、 相隣接する 2本のデ一夕線 6 aに対して対称となる。 従ってどちらの方向からラビング処理を施しても、 そ の悪影響が各画素毎に非対称となることはない。 また、 バリア層 8 0は各画素単 位毎に島状に形成されているため、 バリア層 8 0を形成する膜の応力の影響を受 けることがない。
また、 図 2に示すように、 走査線 3 aと容量線 3 bは、 非開口領域のうち走査 線 3 aに沿った領域内において、 平面的に見て一本ずつ対をなしてほぼ横並びに 配置されており、 コンタクトホール 8 aは、 非開口領域のうち走査線 3 aに沿つ た領域内において、 走査線 3 a及び容量線 3 bの間に開孔されている。 従って、 走査線 3 aや容量線 3 bと高濃度ドレイン領域 1 eとがショートすることなく、 しかもコンタクトホール 8 aの存在に起因してその上方に第 1層間絶縁膜 4及び 第 2層間絶縁膜 7等を介して画素電極 9 aの表面に生じる窪みや凹凸を、 非開口 領域のうち走査線 3 aと容量線 3 bとの間にある中央寄りの領域に位置させるこ とが可能となる。 従って、 コンタクトホール 8 aの存在に起因して画素電極 9 a の表面に生じる窪みや凹凸は、 画素開口領域から走査線 3 aや容量線 3 bの幅に 応じて非開口領域内へ入り込んで位置するので、 例えこのような窪みや凹凸に対 する平坦化処理を途中に介在する第 1層間絶縁膜 4及び第 2層間絶縁膜 7等に施 さなくても、 このような窪みや凹凸による悪影響が、 開口領域に及び難い構成と することができる。 尚、 図 2に示すように、 本実施形態では特に、 コンタクトホ —ル 8 aの存在により走査線 3 aや容量線 3 bの線幅が全体的に細くならないよ うに、 或いは非開口領域の幅が不必要に増大しないように、 容量線 3 bの平面形 状は、 コンタクトホール 8 aゃコンタクトホール 8 bの形成領域に対応してくび れ込むようにすると、 画素開口率の低下を防ぐことができる。 更に、 走査線 3 a も容量線 3 bと同様にその平面形状をコンタクトホール 8 aゃコンタク卜ホール 8 bの形成領域に対応してくびれ込むようにしても良い。 また、 コンタクトホー ル 8 bは、 容量線 3 b上に第 2誘電体膜 8 1を介してバリア層 8 0を積層してあ る場合には、 容量線 3 b上に設けても良い。 この場合には、 コンタクトホール 8 bの開孔領域にも蓄積容量を設けることができ有利である。
更にバリア層 8 0は、 データ線 6 aを構成する A 1層よりも下側に設けられて いるので、 コンタクトホール 8 bの位置は、 データ線 6 aが存在しない平面領域 であれば任意の位置に設定できる。
更にまた、 コンタクトホール 8 bは、 平面的に見て非開口領域のうち走査線 3 aに沿った領域内のデータ線 6 aに平行な幅方向のほぼ中央部に開孔されている。 よって、 コンタクトホール 8 bの存在に起因して画素電極 9 aの表面に生じる窪 みや凹凸は、 平面的に見て走査線 3 aに沿って長手状に伸びる非開口領域のうち 幅方向のほぼ中央部に位置させることが可能となる。 従って、 コンタクトホール 8 bの存在に起因する窪みや凹凸による悪影響が、 開口領域に及び難い構成とす ることができる。
尚、 コンタクトホール 8 a、 コンタクトホール 8 b及びコンタクトホール 5の 平面形状は、 円形や四角形或いはその他の多角形状等でもよいが、 円形は特にコ ン夕クトホールの周囲の層間絶縁膜等におけるクラック防止に役立つ。 そして、 良好に電気的な接続を得るために、 ドライエッチング後にゥェヅトエッチングを 行って、これらのコンタクトホールに夫々若干のテーパをつけることが好ましい。 以上説明したように第 1実施形態の液晶装置によれば、 コンタクトホール 8 a 並びにコンタクトホール 8 bの形成位置を工夫することにより、 各画素単位でコ ン夕クトホール 8 bに対応する画素電極 9 aの表面の窪みや凹凸に起因する不良 傾向が安定するため、 コンタクトホールの存在により画像表示領域内の特定個所 における不良が一定限度を超えて顕在化して、 表示画像の品位が劣化する事態、 或いは当該液晶装置全体が不良品となる事態を効率的に防ぐことが可能となる。 更に、 コンタクトホール 8 aの形成位置を工夫することにより装置欠陥が生じに くい構成が得られる。 加えて、 コンタクトホール 8 bは、 平面的に見てデータ線 6 aが存在せず且つバリア層 8 0が存在する領域であれば、 任意の平面位置に開 孔可能であるため、 コンタクトホール 8 bを開孔する位置の自由度が格段に高ま るので、 平面レイアウトに関する設計自由度が非常に高まり、 実用上大変便利で ある。
(電気光学装置の第 1実施形態における製造プロセス）
次に、 以上のような構成を持つ実施形態における液晶装置の製造プロセスにつ いて、 図 4から図 7を参照して説明する。 尚、 図 4から図 7は各工程における T F Tアレイ基板側の各層を、 図 3と同様に図 2の A— A ' 断面に対応させて示す 工程図である。
先ず図 4の工程 （ 1 ) に示すように、 石英基板、 ハードガラス、 シリコン基板 等の T F Tアレイ基板 1 0を用意する。 ここで、 好ましくは N 2 (窒素） 等の不 活性ガス雰囲気且つ約 9 0 0〜 1 3 0 0 °Cの高温で熱処理し、 後に実施される高 温プロセスにおける T F Tアレイ基板 1 0に生じる歪みが少なくなるように前処 理しておく。 即ち、 製造プロセスにおける最高温で高温処理される温度に合わせ て、事前に T F Tアレイ基板 1 0を同じ温度かそれ以上の温度で熱処理しておく。 そして、 このように処理された T F Tアレイ基板 1 0の全面に、 T i、 C r、 W、 T a、 M o及び P b等の金属や金属シリサイ ド等の金属合金膜を、 スパッ夕リン グ等により、 1 0 0〜5 0 O nm程度の膜厚、 好ましくは約 2 0 0 nmの膜厚の 遮光膜 1 1を形成する。 尚、 遮光膜 1 1上には、 表面反射を緩和するためにポリ シリコン膜等の反射防止膜を形成しても良い。
次に工程 （2 ) に示すように、 該形成された遮光膜 1 1上にフォトリソグラフ イエ程により第 1遮光膜 1 l aのパターン （図 2参照） に対応するレジストマス クを形成し、 該レジストマスクを介して遮光膜 11に対しエッチングを行うこと により、 第 1遮光膜 11 aを形成する。
次に工程 （3) に示すように、 第 1遮光膜 1 l aの上に、 例えば、 常圧又は減 圧 CVD法等により TEOS (テトラ .ェチル .オルソ .シリケ一ト） ガス、 T EB (テトラ 'ェチル 'ボートレート） ガス、 TMOP (テトラ 'メチル 'ォキ シ 'フォスレート） ガス等を用いて、 NSG、 PSG、 BSG、 BPSGなどの シリケ一トガラス膜、 窒化シリコン膜ゃ酸化シリコン膜等からなる下地絶縁膜 1 2を形成する。 この下地絶縁膜 12の膜厚は、 例えば、 約 500〜2000nm とする。尚、 TFTアレイ基板 10の裏面からの戻り光が問題にならない場合は、 第 1遮光膜 1 1 aや下地絶縁膜 12を形成しなくても良い。
次に工程 （4) に示すように、 下地絶縁膜 12の上に、 約 450〜550°C、 好ましくは約 500 °Cの比較的低温環境中で、 流量約 400~600 c c/mi nのモノシランガス、 ジシランガス等を用いた減圧 CVD (例えば、 圧力約 20 〜40Paの CVD) により、 アモルファスシリコン膜を形成する。 その後、 窒 素雰囲気中で、 約 600〜700°Cにて約 1〜10時間、 好ましくは、 4〜6時 間の熱処理を施すことにより、 ポリシリコン膜 1を約 50〜20 Onmの厚さ、 好ましくは約 100 nmの厚さとなるまで固相成長させる。 固相成長させる方法 としては、 RTA (Rapid Thermal Anneal)を使った熱処理でも良いし、 エキシマ レーザ一等を用いたレーザー熱処理でも良い。
この際、 図 3に示した画素スイッチング用 T FT 30として、 nチャネル型の 画素スィヅチング用 TFT 30を作成する場合には、当該チャネル領域に Sb (ァ ンチモン） 、 As (砒素） 、 P (リン） などの V族元素の不純物を僅かにイオン 注入等により ド一プしても良い。 また、 画素スイッチング用 TFT 30を pチヤ ネル型とする場合には、 B (ボロン） 、 Ga (ガリウム） 、 In (インジウム） などの III族元素の不純物を僅かにイオン注入等により ドープしても良い。 尚、 アモルファスシリコン膜を経ないで、 減圧 C VD法等によりポリシリコン膜 1を 直接形成しても良い。 或いは、 減圧 CVD法等により堆積したポリシリコン膜に シリコンイオンを打ち込んで一旦非晶質化し、 その後熱処理等により再結晶化さ せてポリシリコン膜 1を形成しても良い。
次に工程 （ 5 ) に示すように、 フォトリソグラフィ工程、 ェヅチング工程等に より、 図 2に示した如き所定パターンを有する半導体層 1 aを形成する。
次に工程 （6) に示すように、 画素スイッチング用 TFT30を構成する半導 体層 l aを約 900〜 1300 °Cの温度、 好ましくは約 1000 °Cの温度により 熱酸化することにより、 約 30 nmの比較的薄い厚さの熱酸化シリコン膜 2 aを 形成し、 更に工程 （7) に示すように、 減圧 CVD法等により高温酸化シリコン 膜 （HTO膜） ゃ窒化シリコン膜からなる絶縁膜 2bを約 5 Onmの比較的薄い 厚さに堆積し、 熱酸化シリコン膜 2 a及び絶縁膜 2 bを含む多層構造を持つ画素 スイッチング用 TFT 30の絶縁薄膜 2と共に蓄積容量形成用の第 1誘電体膜を 形成する。 この結果、 半導体層 l aの厚さは、 約 30〜 150 nmの厚さ、 好ま しくは約 35〜5 Onmの厚さとなり、 絶縁薄膜 （第 1誘電体膜） 2の厚さは、 約 20〜 150 nmの厚さ、 好ましくは約 30〜 100 nmの厚さとなる。 この ように高温熱酸化時間を短くすることにより、 特に 8ィンチ程度の大型基板を使 用する場合に熱によるそりを防止することができる。 但し、 ポリシリコン膜 1を 熱酸化することのみにより、 単一層構造を持つ絶縁薄膜 2を形成してもよい。 次に工程 （8) に示すように、 フォトリソグラフイエ程、 エッチング工程等に よりレジスト層 500を第 1蓄積容量電極 1 f となる部分を除く半導体層 1 a上 に形成した後、 例えば Pイオンをドーズ量約 3 X 1012/cm2でド一プして、 第 1蓄積容量電極 1 fを低抵抗化する。
次に工程 （9) に示すように、 レジスト層 500を除去した後、 減圧 CVD法 等によりポリシリコン膜 3を堆積し、 更に Pを熱拡散し、 ポリシリコン膜 3を導 電化する。 又は、 Pイオンをポリシリコン膜 3の成膜と同時に導入した低抵抗な ポリシリコン膜を用いてもよい。 ポリシリコン膜 3の膜厚は、 約 100〜 500 nmの厚さ、 好ましくは約 300 nmに堆積する。
次に図 5の工程 （10) に示すように、 レジストマスクを用いたフォトリソグ ラフイエ程、 エッチング工程等により、 図 2に示した如き所定パターンの走査線 3 aと共に容量線 3 bを形成する。 走査線 3 a及び容量線 3 bは、 高融点金属や 金属シリサイ ド等の金属合金膜で形成しても良いし、 ポリシリコン膜等と組み合 わせた多層配線としても良い。
次に工程 （11) に示すように、 図 3に示した画素スイッチング用 TFT 30 を LDD構造を持つ ηチャネル型の TFTとする場合、 半導体層 laに、 先ず低 濃度ソース領域 1 b及び低濃度ドレイン領域 1 cを形成するために、 走査線 3 a の一部からなるゲート電極をマスクとして、 Pなどの V族元素の不純物を低濃度 で例えば、 Pイオンを 1〜3 X 1013/cm2のドーズ量にてド一プする。 これ により走査線 3 a下の半導体層 1 aはチャネル領域 1 a' となる。
次に工程 （12) に示すように、 画素スイッチング用 TFT 30を構成する高 濃度ソース領域 1 d及び高濃度ドレイン領域 1 eを形成するために、 走査線 3 a よりも幅の広いマスクでレジスト層 600を走査線 3 a上に形成した後、 同じく Pなどの V族元素の不純物を高濃度で例えば、 Pイオンを l~3x l 015/cm 2のドーズ量にてドープする。 また、 画素スイッチング用 T FT 30を pチヤネ ル型とする場合、 半導体層 laに、 低濃度ソース領域 1 b及び低濃度ドレイン領 域 1 c並びに高濃度ソース領域 1 d及び高濃度ドレイン領域 1 eを形成するため に、 Bなどの III族元素の不純物を用いてド一プする。 尚、 例えば、 低濃度のド —プを行わずに、 オフセット構造の TFTとしてもよく、 走査線 3 aをマスクと して、 Pイオン、 Bイオン等を用いたイオン注入技術によりセルファライン型の T FTとしてもよい。 この不純物のド一プにより容量線 3 b及び走査線 3 aは更 に低抵抗化される。
尚、 これらの TFT 30の素子形成工程と並行して、 nチャネル型 T FT及び Pチャネル型 TFTから構成される相補型構造を持つデ一夕線駆動回路、 走査線 駆動回路等の周辺回路を T FTアレイ基板 10上の周辺部に形成してもよい。 こ のように、 本実施形態において画素スイッチング用 T F T 30を構成する半導体 層 1 aをポリシリコン膜で形成すれば、 画素スィツチング用 TFT 30の形成時 にほぼ同一工程で、 周辺回路を形成することができ、 製造上有利である。
次に工程 （13) に示すように、 レジスト層 600を除去した後、 容量線 3 b 及び走査線 3 a並びに絶縁薄膜 （第 1誘電体膜） 2上に、 減圧 CVD法、 プラズ マ CVD法等により高温酸化シリコン膜 （HTO膜） ゃ窒化シリコン膜からなる 第 2誘電体膜 81を約 20 Onm以下の比較的薄い厚さに堆積する。 但し、 前述 のように、 第 2誘電体膜 8 1は、 多層膜から構成してもよいし、 一般に T F Tの 絶縁薄膜を形成するのに用いられる各種の公知技術により、 第 2誘電体膜 8 1を 形成可能である。 第 2誘電体膜 8 1の場合には、 第 1層間絶縁膜 4の場合のよう に余り薄くするとデータ線 6 a及び走査線 3 a間の寄生容量が大きくなつてしま うことはなく、 また T F T 3 0における絶縁薄膜 2のように余り薄く形成すると トンネル効果等の特異現象が発生することもない。 また、 第 2誘電体膜 8 1は、 容量線の一部である第 2蓄積容量電極とバリア層 8 0の一部である第 3蓄積容量 電極との間の誘電体膜として機能する。 そして、 第 2誘電体膜 8 1を簿くするほ ど、 第 2蓄積容量 7 0 bは大きくなるので、 結局、 膜はがれなどの欠陥が生じな いことを条件に、 絶縁薄膜 2よりも薄い 5 O n m以下の厚みを持つ極薄い絶縁膜 となるように第 2誘電体膜 8 1を形成すると本実施形態の効果を増大させること ができる。
次に工程 （ 1 4 ) に示すように、 ノ リア層 8 0と高濃度ドレイン領域 1 eとを 電気的に接続するためのコンタクトホール 8 aを、 反応性イオンエッチング、 反 応性イオンビームエッチング等のドライエッチングにより形成する。 このような ドライエッチングは、 指向性が高いため、 小さな径のコンタクトホール 8 aを開 孔可能である。 或いは、 コンタクトホール 8 aが半導体層 1 aを突き抜けるのを 防止するのに有利なゥエツトエッチングを併用してもよい。 このゥエツトエッチ ングは、 コンタクトホール 8 aに対し、 より良好に電気的な接続をとるためのテ ーパを付与する観点からも有効である。
次に工程 （ 1 5 ) に示すように、 第 2誘電体膜 8 1及びコンタクトホール 8 a を介して視く高濃度ドレイン領域 1 eの全面に、 T i、 C r、 W、 T a、 M o及 び P b等の金属や金属シリサイ ド等の金属合金膜をスパッタリング等により成膜 して、 5 0〜5 0 0 nm程度の膜厚の導電膜 8 0， を形成する。 5 0 nm程度の 厚みがあれば、 後にコンタクトホール 8 bを開孔する時に突き抜ける可能性は殆 どない。 尚、 この導電膜 8 0， 上には、 表面反射を緩和するためにポリシリコン 膜等の反射防止膜を形成しても良い。 また、 導電膜 8 0， は応力緩和のためポリ シリコン膜等を用いても良い。 この際、 下層に導電性のポリシリコン膜を用いて 上層に金属膜を用いて 2層以上の積層された導電膜 8 0， を形成してもよい。 こ のように、 導電膜 80' と高濃度ドレイン領域 1 eとを電気的に接続する際に、 同じポリシリコン膜で形成すると、 コンタクト抵抗を大幅に低減することができ る。
次に図 6の工程 （ 16) に示すように、 該形成された導電膜 80' 上にフォト リソグラフィによりバリア層 80のパターン （図 2参照） に対応するレジストマ スクを形成し、 該レジストマスクを介して導電膜 80， に対しエッチングを行う ことにより、 第 3蓄積容量電極を含むバリア層 80を形成する。
次に工程 （ 17) に示すように、 第 2誘電体膜 81及びバリア層 80を覆うよ うに、 例えば、 常圧又は減圧 CVD法や TEOSガス等を用いて、 NSG、 PS G、 BSG、 BP SGなどのシリケートガラス膜、 窒化シリコン膜や酸化シリコ ン膜等からなる第 1層間絶縁膜 4を形成する。 第 1層間絶縁膜 4の膜厚は、 約 5 00〜150 Onmが好ましい。 第 1層間絶縁膜 4の膜厚が 50 Onm以上あれ ば、 デ一夕線 6 a及び走査線 3 a間における寄生容量は余り又は殆ど問題となら ない。
次に工程 （ 18) の段階で、 高濃度ソース領域 1 d及び高濃度ドレイン領域 1 eを活性化するために約 1000°Cの熱処理を 20分程度行った後、 デ一夕線 6 aに対するコンタクトホール 5を開孔する。 また、 走査線 3 aや容量線 3bを T F Tアレイ基板 10の周辺領域において図示しない配線と接続するためのコン夕 ク卜ホールも、 コンタクトホール 5と同一の工程により第 1層間絶縁膜 4に開孔 することができる。
次に、 工程 （19) に示すように、 第 1層間絶縁膜 4の上に、 スパヅ夕リング 等により、 遮光性の A 1等の低抵抗金属や金属シリサイド等を金属膜 6として、 約 100~50 Onmの厚さ、 好ましくは約 300 nmに堆積する。
次に工程 （20) に示すように、 フォトリソグラフイエ程、 エッチング工程等 により、 デ一夕線 6 aを形成する。
次に図 7の工程（21)に示すように、 データ線 6 a上を覆うように、 例えば、 常圧又は減圧 CVD法や TEOSガス等を用いて、 NSG、 P S G、 B S G、 B P S Gなどのシリケ一トガラス膜、 窒化シリコン膜ゃ酸化シリコン膜等からなる 第 2層間絶縁膜 7を形成する。 第 2層間絶縁膜 7の膜厚は、 約 500〜1500 nmが好ましい。
次に工程 （2 2 ) に示すように、 画素電極 9 aとバリア層 8 0とを電気的に接 続するためのコンタクトホール 8 bを、 反応性イオンエッチング、 反応性イオン ビームエッチング等のドライエッチングにより形成する。 テーパー状にするため にウエットエッチングを用いても良い。
次に工程 （2 3 ) に示すように、 第 2層間絶縁膜 7の上に、 スパヅ夕リング等 により、 I T O膜等の透明導電性薄膜 9を、約 5 0〜 2 0 O nmの厚さに堆積し、 更に工程 （2 4 ) に示すように、 フォトリソグラフイエ程、 エッチング工程等に より、 画素電極 9 aを形成する。 尚、 当該液晶装置を反射型の液晶装置に用いる 場合には、 A 1膜等の反射率の高い不透明な材料から画素電極 9 aを形成しても よい。
続いて、 画素電極 9 aの上にポリィミ ド系の配向膜の塗布液を塗布した後、 所 定のプレティルト角を持つように且つ所定方向でラビング処理を施すこと等によ り、 配向膜 1 6 (図 3参照） が形成される。
他方、 図 3に示した対向基板 2 0については、 ガラス基板等が先ず用意され、 第 2遮光膜 2 3及び後述する額縁としての第 3遮光膜が、 例えば金属クロムをス ノ ソ夕リングした後、 フォトリソグラフィ工程、 エツチング工程を経て形成され る。 尚、 これらの第 2及び第 3遮光膜は、 C r、 N i、 A 1などの金属材料の他、 力一ボンや T iをフォトレジス卜に分散した樹脂ブラヅクなどの材料から形成し てもよい。 尚、 T F Tアレイ基板 1 0上で、 データ線 6 a、 ノ リア層 8 0、 第 1 遮光膜 1 1 a等で遮光領域を規定すれば、 対向基板 2 0上の第 2遮光膜 2 3や第 3遮光膜を省くことができる。
その後、 対向基板 2 0の全面にスパッタリング等により、 I T O等の透明導電 性薄膜を、 約 5 0〜 2 0 O nmの厚さに堆積することにより、 対向電極 2 1を形 成する。 更に、 対向電極 2 1の全面にポリイミ ド系の配向膜の塗布液を塗布した 後、 所定のプレティルト角を持つように且つ所定方向でラビング処理を施すこと 等により、 配向膜 2 2 (図 3参照） が形成される。
最後に、 上述のように各層が形成された T F Tアレイ基板 1 0と対向基板 2 0 とは、 配向膜 1 6及び 2 2が対面するように後述するシ一ル材により貼り合わさ れ、 真空吸引等により、 両基板間の空間に、 例えば複数種類のネマティック液晶 を混合してなる液晶が吸引されて、 所定層厚の液晶層 5 0が形成される。
以上説明したように本実施形態における製造プロセスによれば、 比較的少な tヽ 工程数で且つ比較的簡単な各工程を用いて上述した第 1実施形態の電気光学装置 を製造できる。
(電気光学装置の第 2実施形態）
本発明による電気光学装置の第 2実施形態である液晶装置の構成について、 図 8を参照して説明する。 図 8は、 第 2実施形態におけるデ一夕線、 走査線、 画素 電極、 遮光膜等が形成された T F Tアレイ基板の相隣接する複数の画素群の平面 図である。 尚、 図 8に示した第 2実施形態において図 2に示した第 1実施形態と 同様の構成要素については、 同様の参照符号を付し、 その説明は省略する。
図 8において、 第 2実施形態では第 1実施形態とは異なり、 コンタクトホール 8 aは、 非開口領域のうち走査線 3 aに沿った領域内において、 容量線 3 bの開 口領域と接する側に開孔されている。 その他の構成については第 1実施形態の場 合と同様である。
ここで、 コンタクトホール 8 aは、 コンタクトホール 8 bと異なり、 3次元的 に見て画素電極 9 a表面から複数の導電層や層間絶縁膜を介して離れているので、 コンタク卜ホール 8 aの存在に起因して画素電極 9 aの表面に生じる窪みや凹凸 は、 本来小さくて済む。 従って、 本実施形態によれば、 平面的に各画素の開口領 域に近い位置にコンタクトホール 8 aを配置しつつ、 走査線 3 aや容量線 3 と パリア層 8 0とをショートしない配置が得られる。 尚、 図 8に示すように、 本実 施形態では特に、 コンタクトホール 8 aの存在により走査線 3 aや容量線 3わの 線幅が全体的に細くならないように、 或いは非開口領域の幅が不必要に増大しな いように、 容量線 3 bの平面形状は夫々、 コンタクトホール 8 aの形成領域に対 応してくびれ込むようにしても良い。
(電気光学装置の第 3実施形態）
本発明による電気光学装置の第 3実施形態である液晶装置の構成について、 図 9及び図 1 0を参照して説明する。 図 9は、 第 3実施形態におけるデータ線、 走 査線、 画素電極、 遮光膜等が形成された T F Tアレイ基板の相隣接する複数の画 素群の平面図であり、 図 1 0は、 その B— B ' 断面図である。 また、 図 1 0にお いては、 各層や各部材を図面上で認識可能な程度の大きさとするため、 各層や各 部材毎に縮尺を異ならしめてある。 尚、 図 9及び図 1 0に示した第 3実施形態に おいて図 2及び図 3に示した第 1実施形態と同様の構成要素については、 同様の 参照符号を付し、 その説明は省略する。
図 9及び図 1 0において、 第 3実施形態では、 第 1実施形態におけるバリア層 8 0の代りに、 半導体層 1 aの高濃度ドレイン領域 1 eにコンタクトホール 8 8 aを介して接続されておりデータ線 6 aと同一層から構成された第 1バリァ層 6 cと、 画素電極 9 aにコンタクトホール 8 8 bを介して接続された第 2バリア層 9 0とを備えている。 そして、 第 1ノ リア層 6 cと第 2ノ リア層 9 0とは、 デ一 夕線 6 a及び第 1バリア層 6 c上に形成された層間絶縁膜 9 1を介して対向配置 されており、 この層間絶縁膜 9 1に開孔されたコンタクトホール 8 8 cを介して 相互に電気的に接続されている。 その他の構成については第 1実施形態の場合と 同様である。
第 2バリア層 9 0の材質としては、 第 1実施形態におけるバリア層 8 0と同様 のものが好適に用いられる。 特に画素電極 9 aが I T O膜からなりデ一夕線 6 a が A 1膜からなる場合には、 T i、 C r、 W、 M o、 T a等の高融点金属膜や金 属シリサイ ド膜等から第 2バリア層 9 0を構成すれば、 良好に電気的な接続が実 現できる。
従って、 第 3実施形態によれば、 第 1バリア層 6 c及び第 2バリア層 9 0を介 して画素電極 9 aと高濃度ドレイン領域 1 eとの電気的な接続をとることができ る。 また、 第 1層間絶縁膜 4を介して容量線 3 bと第 1バリア層 6 cとが対向配 置される構造により蓄積容量を増大させることも可能となる。 更に、 コンタクト ホール 8 8 aの位置は、 データ線 6 aの存在しない平面領域における任意の位置 に設定でき、 コンタクトホール 8 8 bの位置は、 層間絶縁膜 9 1上の任意の位置 に設定できるので、 設計自由度が増し有利である。
このようなデ一夕線 6 aと同一膜からなる第 1バリア層 6 cは、 例えば、 第 1 実施形態の製造プロセスにおける工程 （ 1 8 ) において、 高濃度ドレイン領域 1 eに至るコンタクトホール 8 8 aを開孔し、 工程 （ 2 0 ) において、 このコン夕 クトホール 8 8 aの部分を含めて高濃度ドレイン領域 l eの上方に第 1バリア層 6 cを形成すべきのパターンが残るように、 工程 （ 1 9 ) で形成した A 1膜に対 してフォトエッチングを施せばよい。 更に層間絶縁膜 9 1及び第 2バリア層 9 0 については、 デ一夕線 6 a及び第 1バリア層 6 c上に、 第 1実施形態におけるェ 程 （ 1 3 ) から工程 （ 1 6 ) と同様のプロセスにより形成すればよい。
図 9に示すように、 本実施形態では、 コンタクトホール 8 8 aの存在により走 査線 3 aや容量線 3 bの線幅が全体的に細くならないように、 或いは非開口領域 の幅が不必要に増大しないように、 容量線 3 bの平面形状は夫々、 コンタクトホ —ル 8 8 aの形成領域に対応してくびれ込むようにすると良い。
(電気光学装置の第 4実施形態）
本発明による電気光学装置の第 4実施形態である液晶装置の構成について、 図 1 1を参照して説明する。
各実施形態において、 コンタクトホール 8 aとコンタクトホール 8 bとは、 T F Tアレイ基板 1 0上における相異なった平面位置に開孔されてもよいが、 相重 なってもよい。 特に、 コンタクトホール 8 aに対応する領域が平坦化されていれ ば、 後者のような構成でも問題は生じない。 また各実施形態において、 コンタク トホール 8 a及びコンタクトホール 8 bのうち少なくとも一方は、 各画素毎に複 数設けられていてもよい。 同一画素に対して複数のコンタクトホール 8 a又はコ ン夕クトホール 8 bを開孔すれば、 同一の電気導電率を得るのに必要な各コン夕 クトホールにおける径を小さくできるので、 各コンタクトホールに起因した画素 電極 9 aの表面における窪みや凹凸を小さくできるので有利である。 また、 複数 のコンタクトホールにより、 冗長構造を実現でき装置欠陥率を低下できる。 本第 4実施形態は、 第 1及び第 2実施形態に示す如きコンタク卜ホール 8 a及 びコンタクトホール 8 bの具体的な配置例に係るものであり、 その他の構成につ いては、 上述した各実施形態のいずれかと同一であるので説明は省略する。 尚、 図中斜線部は画素の非光透過領域 （非開口領域） である。
即ち、 図 1 1 ( a ) に示す配置例では、 2個のコンタクトホール 8 aと 2個の コンタクトホール 8 bとが、 相互に縦方向に若干ずれた位置であって相隣接する データ線 6 aに対して対称な位置に夫々設けられている。 図 1 1 ( b ) に示す配置例では、 1個のコンタクトホール 8 aと 1個のコン夕 クトホール 8 bとが、 相互に縦方向に若干ずれた位置であって相隣接するデ一夕 線 6 aに対して対称な位置に夫々設けられている。
図 1 1 ( c ) に示す配置例では、 1個の第 1コンタクトホール 8 aと 2個のコ ン夕クトホール 8 bとが、 縦方向にずれていない位置であって相隣接するデ一夕 線に対して対称な位置に夫々設けられている。
本第 4実施形態においては、 図 1 1 ( a ) から図 1 1 ( c ) に示した配置例以 外にも、コンタクトホール 8 a及びコンタクトホール 8 bの数及び配置について、 上述した相隣接する 2本のデ一夕線に対して対称である条件を満たす様々な種類 の配置が可能である。尚、第 3実施形態におけるコンタク卜ホール 8 8 a、コン夕 ク卜ホール 8 8 b及びコンタクトホール 8 8 cに関しても本実施形態におけるコ ン夕ク卜ホールの配置が適用できることは言うまでもない。
(電気光学装置の第 5実施形態）
本発明による電気光学装置の第 5実施形態である液晶装置の構成について、 図 1 2及び図 1 3を参照して説明する。 図 1 2は、 デ一夕線、 走査線、 画素電極、 遮光膜等が形成された T F Tアレイ基板の相隣接する複数の画素群の平面図であ り、 図 1 3は、 図 1 2の C— C， 断面図である。 尚、 図 1 2及び図 1 3に示した 第 5実施形態において、 第 1実施形態と同様な構成要素については、 同様の参照 符号を付し、 その説明は省略し、 異なる部分のみ説明する。 また、 図 1 3におい ては、 各層や各部材を図面上で認識可能な程度の大きさとするため、 各層や各部 材毎に縮尺を異ならしめてある。
図 1 2に示されるように、 第 5実施形態は第 1実施形態とは異なり、 1個のコ ン夕クトホール 8 aを介して高濃度ドレイン領域 1 eとバリァ層 8 0とが接続さ れ、 1個のコンタクトホール 8 bを介してバリア層 8 0と画素電極 9 aとが接続 されている。 さらに、 コンタクトホール 8 aとコンタクトホール 8 bとは相互に 重なるように、しかも相隣接するデータ線 6 aの間のほぼ中央に配置されている。 このように、 本実施形態は第 2誘電体膜 8 1が蓄積容量を形成するのに薄膜を用 いているため、 コンタクトホール 8 a及びコンタクトホール 8 bを重ねて形成し ても電気的な接続不良にはならない。 また、 コンタクトホール 8 aとコンタクト ホール 8 bとを平面的に重なるように 1個所にまとめることで、 画素は対称性を 有することができる。 しかも、 コンタクトホール 8 a上は、 容量線 3 bを形成す ることができないため、 そのようなコンタクトホール 8 aに重ねてコンタクトホ ール 8 bを形成すれば、 容量線 3 bがコンタクトホール 8 bに影響されることな く、 また容量線 3 bの面積を減らすのを防ぐことができる。 また、 コンタクトホ —ルによる凹凸を 1箇所にまとめることができるので、 液晶のディスクリネ一シ ヨンの発生を低減することができる。
(電気光学装置の第 6実施形態）
本発明による電気光学装置の第 6実施形態である液晶装置の構成について、 図 1 4及び図 1 5を参照して説明する。 図 1 4は、 データ線、 走査線、 画素電極、 遮光膜等が形成された T F Tアレイ基板の相隣接する複数の画素群の平面図であ り、 図 1 5は、 図 1 4の D— D ' 断面図である。 尚、 図 1 4及び図 1 5に示した 第 6実施形態において、 図 2及び図 3に示した第 1実施形態と同様な構成要素に ついては、 同様の参照符号を付し、 その説明を省略する。 また、 図 1 5において は、 各層や各部材を図面上で認識可能な程度の大きさとするため、 各層や各部材 毎に縮尺を異ならしめてある。
図 1 4及び図 1 5において、 第 6実施形態では第 1実施形態とは異なり、 第 1 遮光膜 1 1 bが T F Tアレイ基板 1 0側から見て走査線 3 a、 容量線 3 b及びデ 一夕線 6 aを覆うように即ち、 各画素を囲む格子状の非開口領域の全域に設けら れている。 更に、 下地絶縁膜 1 2には、 容量線 3 bと第 1遮光膜 1 l bとを電気 的に接続するコンタクトホール 1 5が設けられている。 容量線 3 b及び第 1遮光 膜 1 l bは、 基板周辺領域において、 定電位配線に接続されている。 その他の構 成については第 1実施形態の場合と同様である。
従って、 第 6実施形態によれば、 第 1遮光膜 1 l bは、 画素開口領域を規定す る機能と共に容量線 3 bの定電位配線又は冗長配線としての機能を有するだけで なく、 容量線自体の抵抗を下げることができ、 画質品位を向上させる。 このよう に構成すれば、 第 1遮光膜 1 1 b単独で画素開口領域を規定することが可能とな る。 更に、 容量線 3 b及び第 1遮光膜 1 1 bの電位を同一の一定電位にでき、 容 量線 3 bや第 1遮光膜 1 1 bにおける電位揺れによる画像信号や T F T 3 0への 悪影響を低減できる。 また、 第 1遮光膜 1 l bと半導体層 1 aの間に介在する下 地絶縁膜 1 2を誘電体膜とし、 更に蓄積容量を付加することができる。
また、 第 1遮光膜 1 1 bを容量線として代用すれば、 走査線 3 aと同一工程で 形成される容量線 3 bは、 各画素単位毎に蓄積容量電極として島状に設けてもよ い。 このように構成することで、 画素開口率を向上させることが可能となる。 尚、 このような第 1遮光膜 1 l bは、 第 1実施形態における製造プロセス （図 4〜図 7 ) 中、 工程 （2 ) におけるレジストマスクのパターンを変更すれば形成 できる。 また、 コンタク卜ホール 1 5は、第 1実施形態における製造プロセス中、 工程 （8 ) と工程 （9 ) の間に、 反応性イオンエッチング、 反応性イオンビーム エッチング等のドライエッチングにより開孔すればよい。
(電気光学装置の第 Ί実施形態）
本発明による電気光学装置の第 7実施形態である液晶装置の構成について、 図 1 6を参照して説明する。 図 1 6は、 第 6実施形態における図 1 5の断面図に対 応する第 7実施形態の断面図である。 尚、 図 1 6に示した第 1実施形態において 図 1 5に示した第 6実施形態と同様の構成要素については、 同様の参照符号を付 し、 その説明は省略する。 また、 図 1 6においては、 各層や各部材を図面上で認 識可能な程度の大きさとするため、 各層や各部材毎に縮尺を異ならしめてある。 図 1 6において、 第 7実施形態では第 1実施形態とは異なり、 第 2層間絶縁膜 7 ' は、 膜表面が平坦に形成されている。 この結果、 第 2層間絶縁膜 7 ' を下地 膜とする画素電極 9 a及び配向膜 1 6も平坦化されている。 その他の構成につい ては第 1実施形態の場合と同様である。
従って、第 7実施形態によれば、 デ一夕線 6に重ねて走査線 3 a、 T F T 3 0、 容量線 3 b等が形成される領域の他の領域に対する段差が低減される。 このよう にして画素電極 9 aが平坦化されているので、 当該平坦化の度合いに応じて液晶 層 5 0のディスクリネ一シヨンの発生を低減できる。 この結果、 第 7実施形態に よれば、 より高品位の画像表示が可能となり、 画素開口領域を広げることも可能 となる。
尚、 このような第 2層間絶縁膜 7， の平坦化は、 例えば、 第 1実施形態の製造 プロセスにおける工程 （2 1 ) の際、 C M P処理、 スピンコート処理、 リフロー 法等により行ったり、 有機 S O G膜、 無機 S O G膜、 ポリイミ ド膜等を利用して 行えばよい。
(電気光学装置の第 8実施形態）
本発明による電気光学装置の第 8実施形態である液晶装置の構成について、 図 1 7を参照して説明する。 図 1 7は、 第 6実施形態における図 1 5の断面図に対 応する第 8実施形態の断面図である。 尚、 図 1 7に示した第 8実施形態において 図 1 5に示した第 6実施形態と同様の構成要素については、 同様の参照符号を付 し、 その説明は省略する。 また、 図 1 7においては、 各層や各部材を図面上で認 識可能な程度の大きさとするため、 各層や各部材毎に縮尺を異ならしめてある。 図 1 7において、 第 8実施形態では第 1実施形態とは異なり、 T F Tアレイ基 板 1 0， は、 その上側表面が、 デ一夕線 6 a、 走査線 3 a及び容量線 3 bに対向 する少なくとも一部分が凹状に窪んで形成されている。 この結果、 T F Tアレイ 基板 1 0， 上にこれらの配線や層間絶縁膜を介して形成される画素電極 9 a及び 配向膜 1 6も平坦化されている。 その他の構成については第 1実施形態の場合と 同様である。
従って、 第 8実施形態によれば、 デ一夕線 6に重ねて走査線 3 a、 T F T 3 0、 容量線 3 b等が形成される領域と形成されない領域との段差が低減される。 この ようにして画素電極 9 aが平坦化されているので、 当該平坦化の度合いに応じて 液晶層 5 0のディスクリネーシヨンの発生を低減できる。 この結果、 第 7実施形 態によれば、 より高品位の画像表示が可能となり、 画素開口領域を広げることも 可言 となる。
尚、 このような T F Tアレイ基板 1 0， は、 例えば、 第 1実施形態の製造プロ セスにおける工程 （ 1 ) の前に、 凹状の窪みを形成すべき領域にエッチングを施 せばよい。
上述のように第 7実施形態では、 第 3層間絶縁膜 7 ' 上面を平坦化し、 第 8実 施形態では、 基板下面を凹状に形成して最終的に画素電極を平坦化しているが、 第 1層間絶縁膜 4又は下地絶縁膜 1 2を凹状に窪めて形成しても同様の平坦化の 効果が得られる。 この場合、 各層間絶縁膜を凹状に形成する方法としては、 各層 間絶縁膜を二層構造として、 一層のみからなる薄い部分を凹状の窪み部分として 二層の厚い部分を凹状の土手部分とするように薄膜形成及びエッチングを行なえ ばよい。 或いは、 各層間絶縁膜を単一層構造として、 エッチングにより凹状の窪 みを閧孔するようにしてもよい。 これらの場合、 反応性イオンエッチング、 反応 性イオンビームエッチング等のドライエッチングを用いると、 設計寸法通りに凹 状部分を形成できる利点がある。 一方、 少なくもとゥエツトエッチングを単独で 又はドライエッチングと組み合わせて用いた場合には、 凹状の窪みの側壁面をテ —パー状に形成できるため、後工程で凹状の窪み内に形成されるポリシリコン膜、 レジス卜等の側壁周囲への残留を低減できるので、 歩留まりの低下を招かない利 点が得られる。
(電気光学装置の全体構成）
以上のように構成された各実施形態における電気光学装置の一例である液晶装 置の全体構成を図 1 8及び図 1 9を参照して説明する。 尚、 図 1 8は、 T F Tァ レイ基板 1 0をその上に形成された各構成要素と共に対向基板 2 0の側から見た 平面図であり、 図 1 9は、 図 1 8の H— H ' 断面図である。
図 1 8において、 T F Tアレイ基板 1 0の上には、 シール材 5 2がその縁に沿 つて設けられており、 その内側に並行して、 例えば第 2遮光膜 2 3と同じ或いは 異なる材料から成る画像表示領域の周辺を規定する額縁としての第 3遮光膜 5 3 が設けられている。 シール材 5 2の外側の領域には、 データ線 6 aに画像信号を 所定タイミングで供給することによりデータ線 6 aを駆動するデータ線駆動回路 1 0 1及び外部回路接続端子 1 0 2が T F Tアレイ基板 1 0の一辺に沿って設け られており、 走査線 3 aに走査信号を所定タイミングで供給することにより走査 線 3 aを駆動する走査線駆動回路 1 0 4が、 この一辺に隣接する 2辺に沿って設 けられている。走査線 3 aに供給される走査信号遅延が問題にならないのならば、 走査線駆動回路 1 0 4は片側だけでも良いことは言うまでもない。 また、 データ 線駆動回路 1 0 1を画像表示領域の辺に沿って両側に配列してもよい。 例えば奇 数列のデータ線 6 aは画像表示領域の一方の辺に沿って配設されたデータ線駆動 回路から画像信号を供給し、 偶数列のデータ線は前記画像表示領域の反対側の辺 に沿って配設されたデ一夕線駆動回路から画像信号を供給するようにしてもよい。 この様にデータ線 6 aを櫛歯状に駆動するようにすれば、 デ一夕線駆動回路の占 有面積を拡張することができるため、 複雑な回路を構成することが可能となる。 更に T F Tアレイ基板 1 0の残る一辺には、 画像表示領域の両側に設けられた走 査線駆動回路 1 0 4間をつなぐための複数の配線 1 0 5が設けられている。また、 対向基板 2 0のコーナ一部の少なくとも 1箇所においては、 T F Tアレイ基板 1 0と対向基板 2 0との間で電気的導通をとるための導通材 1 0 6が設けられてい る。 そして、 図 1 9に示すように、 図 1 8に示したシール材 5 2とほぼ同じ輪郭 を持つ対向基板 2 0が当該シール材 5 2により T F Tアレイ基板 1 0に固着され ている。 尚、 T F Tアレイ基板 1 0上には、 これらのデ一夕線駆動回路 1 0 1、 走査線駆動回路 1 0 4等に加えて、 複数のデータ線 6 aに画像信号を所定のタイ ミングで印加するサンプリング回路、 複数のデ一夕線 6 aに所定電圧レベルのプ リチャージ信号を画像信号に先行して各々供給するプリチャージ回路、 製造途中 や出荷時の当該液晶装置の品質、 欠陥等を検査するための検査回路等を形成して もよい。 尚、 本実施の形態によれば、 対向基板 2 0上の第 2遮光膜 2 3は T F T アレイ基板 1 0上の遮光領域よりも小さく形成すれば良く、 液晶装置の用途によ り、 容易に取り除くことができる。
以上図 1から図 1 9を参照して説明した各実施形態では、 データ線駆動回路 1 0 1及び走査線駆動回路 1 0 4を T F Tアレイ基板 1 0の上に設ける代わりに、 例えば T A B (Tape Automated bonding)基板上に実装された駆動用 L S Iに、 T F Tアレイ基板 1 0の周辺部に設けられた異方性導電フィルムを介して電気的及 び機械的に接続するようにしてもよい。 また、 対向基板 2 0の投射光が入射する 側及び T F Tアレイ基板 1 0の出射光が出射する側には各々、 例えば、 T N (Twisted Nematic)モード、 VA(Vertically Aligned)モード、 P D L C (Polymer Dispersed Liquid Crystal)モード等の動作モードや、 ノーマリーホワイ トモ一ド /ノーマリーブラックモードの別に応じて、 偏光フィルム、 位相差フィルム、 偏 光板などが所定の方向で配置される。
以上説明した各実施形態における電気光学装置は、 力ラ一表示のプロジェクタ 等に適用されるため、 3枚の電気光学装置が R G B用のライ トバルブとして各々 用いられ、 各ライ トバルブには各々： R G B色分解用のダイクロイツクミラーを介 して分解された各色の光が投射光として各々入射されることになる。 従って、 各 実施形態では、 対向基板 2 0に、 カラ一フィルタは設けられていない。 しかしな がら、 第 2遮光膜 2 3の形成されていない画素電極 9 aに対向する所定領域に R G Bのカラーフィルタをその保護膜と共に、 対向基板 2 0上に形成してもよい。 このようにすれば、 プロジェクタ以外の直視型や反射型の力ラ一液晶テレビなど に各実施形態における電気光学装置を適用できる。 更に、 対向基板 2 0上に 1画 素 1個対応するようにマイクロレンズを形成してもよい。 あるいは、 T F Tァレ ィ基板 1 0上の R G Bに対向する画素電極 9 a下にカラ一レジスト等でカラ一フ ィル夕層を形成することも可能である。 このようにすれば、 入射光の集光効率を 向上することで、 明るい電気光学装置が実現できる。 更にまた、 対向基板 2 0上 に、 何層もの屈折率の相違する干渉層を堆積することで、 光の干渉を利用して、 R G B色を作り出すダイクロイックフィル夕を形成してもよい。 このダイクロイ ックフィル夕付き対向基板によれば、 より明るいカラー電気光学装置が実現でき る。
以上説明した各実施形態における電気光学装置では、 従来と同様に入射光を対 向基板 2 0の側から入射することとしたが、第 1遮光膜 1 1 aを設けているので、 T F Tアレイ基板 1 0の側から入射光を入射し、 対向基板 2 0の側から出射する ようにしても良い。 即ち、 このように電気光学装置を液晶プロジェクタに取り付 けても、 半導体層 1 aのチャネル領域 1 a ' 及び低濃度ソース領域 1 bや低濃度 ドレイン領域 1 cに光が入射することを防ぐことが出来、 高画質の画像を表示す ることが可能である。 ここで、 従来は、 T F Tアレイ基板 1 0の裏面側での反射 を防止するために、 反射防止用の A R (Anti Reflection)被膜された偏光板を別 途配置したり、 ARフィルムを貼り付ける必要があつたが、 各実施形態では、 T F Tアレイ基板 1 0の表面と半導体層 1 aの少なくともチャネル領域 1 a， 及び 低濃度ソース領域 l bや低濃度ドレイン領域 1 cとの間に第 1遮光膜 1 1 aが形 成されているため、このような A R被膜された偏光板や A Rフィルムを用いたり、 T F Tアレイ基板 1 0そのものを AR処理した基板を使用する必要が無くなる。 従って、各実施形態によれば、材料コストを削減でき、 また偏光板貼り付け時に、 ごみ、 傷等により、 歩留まりを落とすことがなく大変有利である。 また、 耐光性 が優れているため、 明るい光源を使用したり、 偏光ビームスプリツ夕により偏光 変換して、 光利用効率を向上させても、 光によるクロストーク等の画質劣化を生 じない。
また、 各画素に設けられるスイッチング素子としては、 正ス夕ガ型又はコブラ ナ一型のポリシリコン T F Tであるとして説明したが、 逆ス夕ガ型の T F Tゃァ モルファスシリコン T F T等の他の形式の T F Tに対しても、 各実施形態は有効 である。
[産業上の利用分野]
以上説明したように本発明の第 1の電気光学装置によれば、 第 2コンタクトホ —ルの形成位置を工夫することにより各画素単位で第 2コンタクトホールに対応 する画素電極表面の窪みや凹凸に起因する不良傾向が安定するため、 コンタクト ホールの存在により画像表示領域内の特定個所における不良が一定限度を超えて 顕在化して、 表示画像の品位が劣化する事態、 或いは当該電気光学装置全体が不 良品となる事態を効率的に防ぐことが可能となる。 また、 第 2の電気光学装置に よれば、 第 1コンタクトホールの形成位置を工夫することにより各画素単位で第 1コンタクトホールに対応する画素電極表面の窪みや凹凸の影響が各画素の開口 領域に及び難いため、 コンタクトホールの存在により表示画像の品位が劣化する 事態、 或いは当該電気光学装置全体が不良品となる事態を効率的に防ぐことが可 能となる。 更に、 第 3の電気光学装置によれば、 第 1コンタクトホールの形成位 置を工夫することにより装置欠陥が生じにくい構成が得られ、 コンタクトホール の存在により表示画像の品位が劣化する事態、 或いは当該電気光学装置全体が不 良品となる事態を効率的に防ぐことが可能となる。
また、 本発明の電気光学装置の製造方法によれば、 比較的少ない工程数で且つ 比較的簡単な各工程を用いて製造できる。

Claims

請求の範囲
1 . 基板に複数の走査線と、 複数のデ一夕線と、 前記走査線とデ一夕線の交差に 対応して配置された薄膜トランジス夕及び画素電極と、 前記薄膜トランジスタを 構成する半導体層と前記画素電極間に電気的に接続された少なくとも 1つの導電 層とを有し、
前記画素電極と前記導電層とを電気的に接続するための第 1コンタクトホール は、 平面的に見て相隣接する 2本のデータ線に対してほぼ対称となるように開孔 されていることを特徴とする電気光学装置。
2 . 前記導電層と前記半導体層とを電気的に接続するために前記導電層と前記半 導体層との間に介在する第 2コンタクトホールは、 平面的に見て相隣接する 2本 のデ一夕線に対してほぼ対称となるように開孔されていることを特徴とする請求 項 1に記載の電気光学装置。
3 . 前記画素電極に付加する蓄積容量を有し、 前記走査線及び前記蓄積容量の一 方の電極の上に、 前記導電層と、 第 1層間絶縁膜と、 前記データ線と、 第 2層間 絶縁膜と、 前記画素電極がこの順に積層されてなり、 前記導電層と前記画素電極 とは前記第 1及び第 2層間絶縁膜に開孔された前記第 1コンタクトホールを介し て電気的に接続されてなることを特徴とする請求項 1又は 2に記載の電気光学装 置。
4 . 前記半導体層と同一膜からなる第 1蓄積容量電極と前記一方の電極である第 2蓄積容量電極との間に第 1誘電体膜となる第 1絶縁簿膜が介在されてなり、 前 記第 2蓄積容量電極と前記導電層の一部からなる第 3蓄積容量電極との間に第 2 誘電体膜となる第 2絶縁薄膜が介在されてなることを特徴とする請求項 3に記載 の電気光学装置。
5 . 前記画素電極に付加する蓄積容量を有し、 前記走査線及び前記蓄積容量の一 方の電極の上に第 1層間絶縁膜と、 前記デ一夕線及び前記導電層と、 第 2層間絶 縁膜と、 前記画素電極がこの順に積層されてなり、 前記導電層と前記画素電極と は前記第 2層間絶縁膜に開孔された前記第 1コンタクトホールを介して電気的に 接続されてなることを特徴とする請求項 1又は 2に記載の電気光学装置。
6 . 前記画素電極に付加する蓄積容量を有し、
前記半導体層と同一膜からなる第 1蓄積容量電極と前記一方の電極である第 2蓄 積容量電極との間に第 1誘電体膜が介在されてなり、 前記第 2蓄積容量電極と前 記導電層からなる第 3蓄積容量電極との間に第 2誘電体膜となる前記第 1層間絶 縁膜が介在されてなることを特徴とする請求項 5に記載の電気光学装置。
7 . 前記走査線と前記第 2蓄積容量電極は、 平面的に見てほぼ横並びに配置され てなり、 前記半導体層と前記導電層とを電気的に接続するための第 2コンタク卜 ホールは、 平面的に見て前記走査線及び第 2蓄積容量電極の間に開孔されている ことを特徴とする請求項 3乃至 6のいずれか一項に記載の電気光学装置。
8 . 前記走査線と前記第 2蓄積容量電極は、 平面的に見てほぼ横並びに配置され てなり、 前記半導体層と前記導電層とを電気的に接続するための前記第 2コン夕 クトホールは、 平面的に見て前記第 2蓄積容量電極の画素の開口領域に近い位置 に配置されていることを特徴とする請求項 3乃至 4のいずれか一項に記載の電気
9 . 前記第 1及び第 2コンタクトホールのうち少なくとも一方は、 各画素毎に複 数設けられていることを特徴とする請求項 2から 8のいずれか一項に記載の電気 光学装置。
1 0 . 前記第 1コンタクトホールは、 平面的に見て前記走査線と前記第 2蓄積容 量電極の幅方向のほぼ中央部に開孔されていることを特徴とする請求項 7に記載 の電気光学装置。
1 1 . 前記第 1コンタクトホールと前記第 2コンタクトホールとは平面的に見て 少なくとも部分的に重なるように配置されてなることを特徴とする請求項 2から 請求項 1 0のいずれか一項に記載の電気光学装置。
1 2 . 前記蓄積容量の一方の電極は所定の電位が印加される容量線であることを 特徴とする請求項 3から請求項 1 1のいずれか一項に記載の電気光学装置。
1 3 . 前記導電層は、 相隣接するデ一夕線間の中心線に対してほぼ対称となるよ うに設けられてなることを特徴とする請求項 1から請求項 1 1のいずれか一項に 記載の電気光学装置。
1 4 . 前記基板と、 前記第 1及び第 2層間絶縁膜のうち、 少なくとも一つは、 少 なくとも前記データ線の一部に対向する部分が凹状に窪んで形成されるか、 ある いは前記第 1層間絶縁膜と第 2層間絶縁膜のうちの少なくとも一方を平坦化処理 することにより、 前記画素電極の表面が平坦化されていることを特徴とする請求 項 3から 1 0のいずれか一項に記載の電気光学装置。
1 5 . 前記導電層は、 導電性の遮光膜からなることを特徴とする請求項 1から 1 4のいずれか一項に記載の電気光学装置。
1 6 . 前記導電層は、 画素の開口領域の少なくとも一部を規定することを特徴と する請求項 1 5に記載の電気光学装置。
1 7 . 前記導電層は、 導電性のポリシリコン膜から構成されていることを特徴と する請求項 1から 1 4のいずれか一項に記載の電気光学装置。
1 8 . 前記導電層は、 導電性のポリシリコン膜と高融点金属との 2層以上の積層 膜からなることを特徴とする請求項 1から 1 7のいずれか一項に記載の電気光学 装置。
1 9 . 複数の走査線と、 複数のデ一夕線と、 前記各走査線とデータ線の交差に対 応して配置された薄膜トランジスタ及び画素電極と、 前記薄膜トランジスタを構 成する半導体層と前記画素電極の間で電気的に接続された少なくとも 1つの導電 層とを有する電気光学装置の製造方法であって、
基板に前記半導体層を形成する工程と、 前記半導体層上に第 1絶縁薄膜を形成 する工程と、 前記第 1絶縁薄膜上に前記走査線を形成する工程と、 前記走査線上 に第 2絶縁薄膜を形成する工程と、 前記第 2絶縁薄膜上に導電層を形成する工程 と、 前記導電層上に第 1層間絶縁膜を形成する工程と、 前記第 1層間絶縁膜上に 前記データ線を形成する工程と、 前記データ線上に第 2層間絶縁膜を形成するェ 程と、 前記第 2層間絶縁膜の相隣接する 2本の前記デ一夕線に対してほぼ対称な 位置に前記第 1コンタク卜ホールを開孔する工程と、 前記第 1コンタクトホール を介して前記導電層に対して電気的な接続がとれるように前記画素電極を形成す る工程とを含むことを特徴とする電気光学装置の製造方法。
2 0 . 複数の走査線と、 複数のデ一夕線と、 前記走査線とデータ線の交差に対応 して配置された薄膜トランジスタ及び画素電極と、 前記薄膜卜ランジス夕を構成 する半導体層と前記画素電極との間で電気的に接続された少なくとも 1つの導電 層とを有する電気光学装置の製造方法であって、
基板に前記半導体層を形成する工程と、 前記半導体層上に絶縁薄膜を形成する 工程と、 前記絶縁薄膜上に前記走査線を形成する工程と、 前記走査線上に第 1層 間絶縁膜を形成する工程と、 前記第 1層間絶縁膜上に前記データ線と前記導電層 とを形成する工程と、 前記導電層上に第 2層間絶縁膜を形成する工程と、 前記第 2層間絶縁膜の相隣接する 2本の前記デ一夕線に対してほぼ対称な位置 に前記第 1コンタクトホールを開孔する工程と、 前記第 1コンタクトホールを介 して前記導電層に対して電気的な接続がとれるように前記画素電極を形成するェ 程とを含むことを特徴とする電気光学装置の製造方法。
2 1 . 請求項 1 9又は 2 0において、 前記走査線を形成する工程において、 前記 画素電極に付加するための蓄積容量の一方の電極を前記走査線に沿って横並びに 同一材料で同時に形成する工程を有し、
平面的に見て前記走査線と前記一方の電極の間に第 2コンタクトホールを開孔 することを特徴とする電気光学装置の製造方法。
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