WO1998013742A1 - Frequency-voltage conversion circuit, delay amount judgement circuit, system having frequency-voltage conversion circuit, method of adjusting input/output characterictics of frequency-voltage conversion circuit, and apparatus for automatically adjusting input/output characteristics of frequency-voltage conversion circuit - Google Patents

Description

明 細 書 周波数-電圧変換回路、 遅延量判定回路、 周波数一電圧変換回路を備えたシステム、

周波数一電圧変換回路の入出力特性を調整する方法、 および周波数 -電圧変換回路の入出力特性を自動調整する装置 技術分野

本発明は、 周波数-電圧変換回路およびその応用、 並びに遅延量判定回路に関 する。 背景技術

従来、 半導体集積回路 （L S I ) の設計においては、 プロセス変動や温度変動 に対する最悪条件を考慮して、 その L S Iの仕様（例えば、 L S Iの最小電源電 圧、 最大動作周波数など） が決定されていた。

最大動作周波数より低い周波数で L S Iを動作させる場合やプロセス変動や温 度変動により、 L S Iの処理性能が変化する場合には、 L S Iの仕様に基づく最 小電源電圧より小さい電圧で L S Iを動作させることが可能なはずである。 しか し、 L S Iの動作環境にかかわらず、 L S Iに供給される電源電圧は固定されて いた。 このため、 L S ]は無駄な電力を消費していた。

本発明の目的は、 目標回路の特性に適応するように調整可能な周波数一電圧変 換回路を提供することにある。

本発明の他の目的は、 目標回路が正常に動作するために必要な最小の動作電圧 を供給する周波数一 変換回路を含むシステムを提供することにある。

本発明の他の目的は、 上記システムにおいて、 周波数—電圧変換回路の入出力 特性を調整する方法を提供することにある。 本発明の他の目的は、 上記システムにおいて、 周波数一電圧変換回路の入出力 特性を自動調整する装置を提供することにある。

本発明の他の目的は、 周波数—電圧変換回路における使用に適した簡単な構成 を有する遅延量判定回路を提供することにある。 発明の開示

本発明の周波数—電圧変換回路は、 クロックを入力として受け取り、 前記クロ ックの周波数に応じた電圧を出力として提供する周波数一電圧変換回路であって、 前記周波数一電圧変換回路の入出力特性が与えられた入出力特性にほぼ一致する ように調整可能である。 これにより、 上記目的が達成される。

前記周波数 - 圧変換回路は、 前記周波数 -電圧変換回路の入出力特性の傾き およびオフセット量が調整可能であるように構成されていてもよい。

本発明の他の周波数一電圧変換回路は、 クロックの周波数に応じた目標遅延量 を表すパルス幅を有する入力パルス信号を生成する入力パルス信号生成回路と、 前記入力パルス信号を遅延させる遅延回路であって、 前記入力パルス信号を遅延 させることによって得られるパルス信号を出力パルス信号として出力する遅延回 路と、 前記入力パルス信号に対する前記出力パルス信号の遅延量に基づいて、 前 記目標遅延量に対応する電圧を出力し、 前記電圧を前記遅延回路に供給する運延 量 -電圧変換回路とを備え、 前記遅延回路は前記遅延量—電圧変換回路から出力 される前記電圧に応じて前記入力パルス信号を遅延させる。 これにより上記目的 が達成される。

前記入力パルス信号生成回路は、 前記入力パルス信号を間欠的に生成してもよ い。

前記入力パルス信号が間欠的に生成される周期は可変であつてもよい。

前記入力パルス i 号生成回路は、 特定のモードにおいて前記入力パルス信号の 生成を停止してもよい。 前記遅延回路は、 前記遅延回路の遅延時間 -雹源電圧特性が調整可能であるよ うに構成されていてもよい。

前記 延回路は、 前記運延回路の遅廷時問 電源罨圧特性の傾さおよびオフ ッ ト量が調整可能であるように構成されていてもよい。

前記遅延回路は、 前記遅延量—電圧変換回路から出力される前記電圧に応じて 動作する第 1遅延ブロックを含んでおり、 前記第 1遅延ブロックは、 複数の第 1 遅延ュニッ 卜を含んでおり、 前記複数の第 1遅延ュニッ トのうち前記入力パルス 信号が通過する第 1遅延ュニッ 卜の段数は、 第 1遅延制御信号に応じて調整され てもよい。

前記遅延回路は、 所定の固定電圧に応じて動作する第 2遅延ブロックをさらに 含んでおり、 前記第 2遅延ブロックは、 復数の第 2遅延ュニッ トを含んでおり、 前記複数の第 2遅延ュニッ 卜のうち前記入力パルス信号が通過する第 2遅延ュニ ッ トの段数は、 第 2遅延制御信号に応じて調整されてもよい。

前記入力パルス信号のパルス幅は、 前記クロックの周波数の関数として決定さ れてもよい。

前記関数は、 P w =な + ^によって表され、 ここで、 P wは前記入力パル ス信号のパルス幅、 f は前記クロックの周波数、 α、 は定数であってもよい。 前記遅延量一電圧変換回路は、 前記入力パルス信号に対する前記出力パルス信 号の遅延量が前記目標遅延量より大きい場合には出力電圧を高くし、 前記入力パ ルス信号に対する前記出力パルス信号の遅延量が前記目標遅延量より小さい場合 には前記出力電圧を低くするように、 前記出力電圧をフィ一ドバック制御しても よい。

前記遅延量一電圧変換回路は、 前記入力パルス信号に対する前記出力パルス信 号の遅延量が前記目標遅延量より大きいか否かを判定し、 判定結果を示す判定信 号を出力する判定回路と、 前記判定信号に応じて複数の電圧のうち 1つを選択的 に出力する電圧選択回路とを備えていてもよい。 前記電圧選択回路は、 前記複数の霓圧うち選択すべき 1つの電圧を特定するデ

—夕を前記判定信号に対応する方向にシフ卜する双方向シフト制御回路と、 前記 データに基づいて、 前記複数の電圧のうち 1つを選択するスィツチ回路とを備え ていてもよい。

前記電圧選択回路は、 前記複数の電圧のうち最も高い電圧を初期出力電圧とし て出力してもよい。

前記電圧選択回路は、 抵抗を含んでおり、 前記抵抗の一端は高電位に接続され、 前記抵抗の他端は低電位に接続され、 前記複数の踅圧は、 前記抵抗を分割するこ とによって得られてもよい。

前記電圧選択回路は、 前記抵抗に直列に接続されたスィツチをさらに備えてお り、 前記スィツチは特定のモードにおいてオフにされてもよい。

前記双方向シフト制御回路は、 複数の段のュニットを含んでおり、 前記複数の 段のュニッ卜のそれぞれは、 前記データを格納するメモリ回路と 2入力 1出力セ レクタとを含んでおり、 前記複数の段のュニッ卜のうち特定の段のュニッ卜に含 まれる前記セレクタの出力は、 前記特定の段のユニットに含まれる前記メモリ回 路に接铳されており、 前記複数の段のュニッ卜のうち特定の段のュニッ卜に含ま れる前記セレクタの入力は、 前記特定の段のュニッ卜の 1つ前の段のュニッ卜に 含まれる前記メモリ回路と前記特定の段のュニッ卜の 1つ後の段のュニッ卜に含 まれる前記メモリ回路とに接続されており、 前記複数の段のュニットのそれぞれ に含まれる前記セレクタは、 前記判定信号によって制御されてもよい。

前記双方向シフト制御手段は、 前記複数の段のュニッ卜のうち最前段のュニッ トに含まれる前記メモリ回路に格納される前記データが消去されることを防止す る手段と、 前記複数の段のュニットのうち最後段のュニッ 卜に含まれる前記メモ リ回路に格納される前記データが消去されることを防止する手段とをさらに備え ていてもよい。

前記遅延量 -電圧変換回路は、 現在の出力電圧より 1つ前の出力罨圧を記憶す る手段をさらに備えており、 前記遅延量一電圧変換回路は、 前記現在の出力電圧 を第 1の出力電圧として出力し、 前記現在の出力電圧と前記 1つ前の出力電圧の うちの一方を第 2の出力電圧として出力し、 前記第 1の出力電圧は、 前記遅延回 路に供給されてもよい。

前記遅延量一電圧変換回路は、 初期出力電圧を記憶する手段をさらに備えてお り、 前記遅延量一電圧変換回路は、 現在の出力電圧を第 1の出力電圧として出力 し、 前記初期出力電圧を第 2の出力電圧として出力し、 前記第 1の出力電圧は、 前記遅延回路に供給され、 前記初期出力電圧は、 前記現在の出力電圧が上昇した 場合に前記現在の出力電圧に更新されてもよい。

本発明の遅延量判定回路は、 目標遅延量を表すパルス幅を有する入力パルス信 号を生成する入力 z レス信号生成回路と、 前記入力パルス信号を遅延させる遅延 回路であつて、 前記入カノ、"ルス信号を遅延させることによって得られるパルス信 号を出力パルス信号として出力する遅延回路と、 前記入力パルス信号に対する前 記出力パルス信号の遅延量が前記目標遅延量より大きいか否かを判定し、 判定結 果を示す判定信号を出力する判定回路とを備えており、 これにより上記目的が達 成される。

前記入力/ぐルス信号のパルス幅は、 可変に調整可能であつてもよい。

前記判定回路は、 前記入力パルス信号をクロック入力とし、 前記出力パルス信 号をデータ入力とするデータラッチ回路を含んでおり、 前記データラッチ回路の 出力は、 前記判定信号として出力されてもよい。

本発明のシステムは、 クロックに従って動作する目標回路と、 前記クロックの 周波数に応じて前記目標回路が動作可能な最小電圧を前記目標回路に供給するノぐ ヮーマネジメント回路とを備えたシステムであって、 前記パワーマネジメント回 路は、 上述した周波数—罨圧変換回路を備えており、 前記ハ°ヮ一マネージメント 回路は、 前記周波数—電圧変換回路から出力される前記電圧を前記最小電圧とし て前記目標回路に供給する。 これにより上記目的が達成される。 前記システムは、 単—の半導体 ップ上に形成されてもよい。

前記パワーマネジメント回路は、 与えられた電源罨圧を前記周波数一電圧変換 回路から出力される前記電圧に変換する電圧変換手段をさらに備えており、 前記 パワーマネジメン卜回路は、 前記電圧変換手段の出力を前記最小電圧として前記 目標回路に供給してもよい。

本発明の他のシステムは、 クロックに従って動作する目標回路と、 前記クロッ クを入力として受け取り、 前記クロックの周波数に応じた電圧を前記目標回路の 動作電圧として提供する周波数一電圧変換回路とを備えたシステムであって、 前 記周波数ー霍圧変換回路から出力される前記電圧が、 前記目標回路が前記ク口ッ クの周波数で動作可能な最小電圧にほぼ一致するように、 前記周波数一電圧変換 回路の入出力特性が調整可能であることを特徴とする。 これにより上記目的が達 成される。

前記目標回路は、 複数の異なる遅延時間— 源電圧特性を有しており、 前記周 波数一電圧変換回路の入出力特性は、 前記複数の異なる遅延時間― 源電圧特性 を合成することによって得られる遅延時間—電源電圧特性に基づいて調整されて ちょい。

前記周波数 -電圧変换回路は、 前記複数の異なる遅延時間一電源電圧特性に対 応する複数の遅延回路を有しており、 前記複数の遅延回路のそれぞれは、 遅延時 間―電源電圧特性が調整可能であるように構成されていてもよい。

前記周波数一電圧変換回路は、 前記周波数 -電圧変換回路の入出力特性の傾き およびオフセット量が調整可能であるように構成されていてもよい。

本発明の方法は、 クロックに従って動作する目標回路と、 前記クロックを入力 として受け取り、 前記ク口ックの周波数に応じた電圧を前記目標回路の動作電圧 として提供する周波数ー鼋压変換回路とも備えたシステムにおいて、 前記周浊数 一電圧変換回路の入出力特性を調整する方法であって、 前記ク口ックの複数の周 波数のそれぞれに対して測定された前記目標回路の動作電圧に基づ 、て、 前記周 波数一電圧変換回路の前記入出力特性の傾きを調整するステップと、 前記目標回 路が前記ク口ックの所定の周波数範囲において動作可能となるように、 前記周波 数—電圧変換回路の前記入出力特性のオフセット量を調整するステップとを包含 しており、 これにより上記目的が達成される。

前記周波数一電圧変換回路は、 ク口ックの周波数に応じた目標遅延量を表すパ ルス幅を有する入力パルス信号を生成する入力パルス信号生成回路と、 前記入力 ハ レス信号を遅延させる遅延回路であって、 前記入力パルス信号を遅延させるこ とによって得られるパルス信号を出力パルス信号として出力する遅延回路と、 前 記入力パルス信号に対する前記出力パルス信号の遅延量に基づいて、 前記目標遅 延量に対応する電圧を出力し、 前記電圧を前記遅延回路に供給する遅延量一電圧 変換回路とを備えており、 前記遅延回路は前記遅延量一電圧変換回路から出力さ れる前記罨圧に応じて前記入力パルス信号を遅延させ、 前記周波数一電圧変換回 路の入出力特性の傾きは、 前記遅延回路の遅延時間 -電源電圧特性の傾きを調整 することによつて調整され、 前記周波数—電圧変換回路の入出力特性のォフセッ ト量は、 前記遅延回路の遅延時間—電源電圧特性のオフセット量を調整すること によって調整されてもよい。

前記遅延回路は、 前記遅延量一電圧変換回路から出力される前記電圧に応じて 動作する第 1遲延ブ口ックと所定の固定電圧に応じて動作する第 2遅延プロック とを含んでおり、 前記第 1遅延ブロックは、 複数の第 1遅延ュニットを含んでお り、 前記第 2遅延プロックは、 複数の第 2遅延ュニットを含んで: り、 前記遅延 回路の遅延時間-電源電圧特性の傾きは、 前記複数の第 1遅延ュニットのうち前 記入カパルス侰号が通過する第 1遅延ュニッ 卜の段数を調整することによって調 整され、 前記遅延回路の遅延時間一電源電圧特性のオフセッ ト量は、 前記複数の 第 2遅延ュニットのうち前記入力パルス信号が通過する第 2遅延ュニッ トの段数 を調整することによって調整されてもよい。

前記周波数一電圧変換回路は、 クロックの周波数に応じた目標遅延量を表すパ ルス幅を有する入力パルス信号を生成する入力パルス信号生成回路と、 前記入力 パルス信号を遅延させる遅延回路であって、 前記入力パルス信号を遅延させるこ とによって得られるパルス信号を出力パルス信号として出力する遅延回路と、 前 記入力パルス信号に対する前記出力パルス信号の遅延量に基づいて、 前記目標遅 延量に対応する電圧を出力し、 前記電圧を前記遅延回路に供給する遅延量一電圧 変換回路とを備えており、 前記遅延回路は前記遅延量一電圧変換回路から出力さ れる前記電圧に応じて前記入力パルス信号を遅延させ、 前記周波数-電圧変換回 路の入出力特性の傾きおよびオフセット量は、 前記クロックの周波数の関数とし て前記入力パルス信号のパルス幅を調整することによって調整されてもよい。 前記関数は、 P w == a Z f + によって表され、 ここで、 P wは前記入力パル ス信号のパルス幅、 ίは前記クロックの周波数、 α ySは定数であり、 前記周波 数—楚圧変換回路の入出力特性の傾きは、 前記定数 αの値を調整することによつ て調整され、 前記周波数一電圧変換回路の入出力特性のオフセッ 卜量は、 前記定 数 βの値を調整することによつて調整されてもよい。

本発明の装置は、 クロックに従って動作する目標回路と、 前記クロックを入力 として受け取り、 前記ク口ックの周波数に応じた電圧を前記目標回路の動作電圧 として提供する周波数一電圧変換回路とを備えたシステムにおいて、 前記周波数 —電圧変換回路の入出力関係を自動調整する装置であって、 前記動作電圧と前記 ク口ックの周波数との関係において、 前記目標回路が正常に動作するか否かを判 定する自己診断手段と、 前記自己診断手段による判定結果に基づいて、 前記周波 数—電圧変換回路の入出力関係を調整する調整手段とを備えており、 これにより 上記目的が達成される。

前記自己診断手段は、 前記目標回路の最長遅延/ぐスを実現する入力べクタに対 して前記目標回路を動作させる動作手段と、 前記入力べクタに対する前記目標回 路の出力と、 前記入力べクタに対する所定の期待値とを照合する照合手段とを備 えていてもよい。 前記調整手段は、 前記周波数一電圧変換回路の入出力特性の傾きを調整する手 段と、 前記周波数—電圧変換回路の入出力特性のオフセッ ト量を調整する手段と を備えていてもよい。

前記システムと前記装置とは、 単一の半導体チップ上に形成されてもよ 、。 図面の簡単な説明

図 1は、 本発明の実施の形態 1のシステム 1の構成を示す図である。

図 2は、 目標回路 1 0の遅延時間一電源電圧特性と遅延回路 4 0の遅延時間一 電源電圧特性との関係を示す図である。

図 3は、 遅延回路 4 0の構成を示す図である。

図 4は、 遅延回路 4 0の遅延時間一電源電圧特性を調整する方法を説明するた めの図である。

図 5は、 最小電圧検出回路 3 0の構成を示す図である。

図 6は、 電圧選択回路 3 3の構成を示す図である。

図 7は、 遅延量判定回路 3 2の構成を示す図である。

図 8 A〜図 8 Cは、 入力パルス信号 P 1と出力パルス信号 P 2との間の位相関 係を示す図である。

図 9は、 過渡状態からロック状態に至るまでの最小電圧 I V _{d d}の遷移を示す 図である。

図 1 0 A〜図 1 0 Cは、 抵抗 3 3 2の分割方法を示す図である。

図 1 1 Aは、 適切なロック状態における入力パルス信号 P 1の立ち上がりエツ ジと出力パルス信号 P 2の立ち上がりエッジとの対応関係を示す図である。 図 1 1 Bは、 不適切な口ック状態における入力パルス信号 P 1の立ち上がりェ ッジと出力パルス信号 P 2の立ち上がりェッジとの対応関係の一例を示す図であ る。

図 1 2 Aは、 過渡応答時における入力パルス信号 P 1の生成間隔 I ^の一例を 示す図である。

図 1 2 Bは、 ロック状態における入力パルス信号 P 1の生成間隔 I ₂の一例を 示す図である。

図 1 3は、 改良された電圧選択回路 3 3 aの構成を示す図である。

図 1 4は、 過渡状態からロック状態に至る期間において、 改良された電圧選択 回路 3 3 aから出力される電圧の遷移を示す図である。

図 1 5 Aは、 改良された状態保持回路 3 3 4 aの構成を示す図である。

図 1 5 Bは、 パルス信号 P 3 P 4の波形を示す図である。

図 1 6は、 過渡状態からロック状態に至る期間において、 改良された電圧選択 回路 3 3 aから出力される電圧の遷移を示す図である。

図 1 7は、 本発明の実施の形態 1のシステム 1の構成を示す図である。

図 1 8は、 遅延量—電圧変換回路 3 0 aの構成を示す図である。

図 1 9は、 フ一マネジメン卜回 E& 2 0を' fヮー ネジメン 卜回路の」ァとし て使用する場合のシステム 1の構成を示す図である。

図 2 O A〜図 2 0 Eは、 目標回路 1 0が電源 ¾圧に依存した複数のクリティカ ノレパスを有する場合において、 周波数—電圧変換回路 2 1の入出力特性を調整す る原理を説明する図である。

図 2 1は、 周波数一電圧変換回路 2 1の変形例の構成を示す図である。

図 2 2 Aおよび図 2 2 Bは、 入力パルス信号 P l、 出力パルス信号 P A、 出力 パルス信号 P B、 出力パルス信号 P 2の波形を示す図である。

図 2 3は、 本発明の実施の形態 2のシステム 2の構成を示す図である。

図 2 4 Aおよび図 2 4 Bは、 入力パルス信号 P 1のパルス幅を調整することに より周波数一電圧変換回路 2 1 aの入出力特性を調整する原理を説明する図であ る。

図 2 5は、 周波数一電圧変換回路 2 1 aの入出力特性を調整する方法を説明す る図である。 図 26は、 パワーマネジメント回路 20 aをパワーマネジメント回路のコアと して使用する場合のシステム 2の構成を示す図である。

図 27は、 周波数一電圧変換回路 21 aの入出力特性を自動調整する装置 3の 構成を示す図である。 発明を実施するための最良の形態

以下、 図面を参照しながら本発明の実施の形態を説明する。

(実施の形態 1 )

図 1は、 本発明の実施の形態 1のシステム 1の構成を示す。 システム 1は、 目 標回路 10と、 クロック CLKの周波数に応じて目標回路 10に最小の動作電圧 V_OPを供給するパワーマネジメント回路 20とを含んでいる。 システム 1は、 単一の半導体チップ上に形成され得る。

目標回路 10は、 例えば、 デジタル信号プロセッサ （DSP) や中央処理装置 (CPU) であり得る。 目標回路 10は、 クロック CLKに従って動作する。 ハ°ヮ一マネジメント回路 20は、 最小電圧検出回路 30と、 遅延回路 40と、 電源供給回路 50とを含んでいる。

最小電圧検出回路 30は、 遅延回路 40に入力される入力パルス信号 P 1と遅 延回路 40から出力される出力パルス信号 P 2との間の位相差に基づいて最小電 圧】 V_ddを制御する。 最小電圧 I V _ddは、 遅延回路 40と電源供給回路 50と に供給される。

入力パルス信号 P 1は、 最小電圧検出回路 30によって生成され、 遅延回路 4 0に入力される。 入力パルス信号 P 1は、 目標遅延量を表すパルス幅を有してい る。 目標遅延量は、 クロック CLKの周波数に基づいて決定される。 目標遅延量 は、 例えば、 クロック CLKの 1周期の長さである。

遅延回路 40は、 入力パルス信号 P 1を遅延させる。 遅延回路 40によって入 カパルス侰号 P 1が遅延する時間は、 最小電圧 I V_ddに応じて変化する。 遅延 回路 40によって遅延された入力パルス信号 P 1は、 出力パルス信号 P 2として 最小電圧検出回路 30に出力される。

電源供給回路 50は、 最小電圧 I ^に基づぃて動作電圧 ^を生成する。 例えば、 電源供給回路 50は、 最小電圧 I V_ddを目標電圧として、 電源電圧 V_{d d}を動作電圧 V_0Pに変換する電圧変換器であり得る。 そのような電圧変換器は、 直流の電源電圧 V_dd (例えば、 3V) を高効率 （例えば、 95%) で直流の動 作電圧 V_0Pに変換する D CZD Cコンバータであることが好ましい。 パワーマ ネジメント回路 20全体の消費電力を低減するためである。 あるいは、 電源供給 回路 50は、 オペアンプであってもよい。

しかし、 篾源供給回路 50がパワーマネジメント回路 20に含まれることは必 須ではない。 最小電圧 I V_ddに基づいて動作電圧 V_0Pを生成する代わりに、 最 小電圧検出回路 30によって制御される最小電圧 I V_ddを動作電圧 V_0Pとして 目標回路 1 0に供給するようにしてもよい。

図 2は、 目標回路 10の遅延時間一電源電圧特性と遅延回路 40の遅延時間 - 電源電圧特性との関係を示す。 目標回路 1 0は、 動作電圧 V_OPを電源 ¾圧とし て動作する。 目標回路 1 0は、 源電圧が高いほど小さい遅延時間で動作し、 電 源電圧が低いほど大きい遅延時間で動作する。 遅延回路 40は、 最小電圧 I V_{d d}を電源電圧として動作する。

遅延回路 40の連延時間一電游:蕙圧特性は、 マージン Δνを伴って目標回路 1 0の遅延時間一電源電圧特性に適合するように予め調整される。 図 2に示すよう に、 目標回路 1 0が目標遅延時間 T_dで動作する場合の電源電圧を v_{m i n}とする と、 目標遅延時間 T_dに対応する最小電圧 I V_adは、 I V_dd= V_{m i n} + AVに よって表される。 ここで、 厶 v^oである。

このようなマージン Δνは、 最小電圧 I V_dd (または、 電源供給回路 50に よって供給される動作電圧 V_0P) の電圧降下の影響や異なる半導体チップ間の 性能のばらつきを吸収するために設けたものである。 Δν= 0 (すなわち、 I V _dd= V_{mi n}) の場合には、 最小電圧検出回路 30と目標回路 10との間に、 最 小電圧検出回路 30から出力される最小電圧 I V_ddにマージン Δ Vを加算する 回路を設けることが好ましい。

目標回路 10の遅延時間 -電源霪圧特性と遅延回路 40の遅延時間—電源電圧 特性との関係は、 プロセス変動や温度変動に対して、 マージン Δνがほぼ一定の 値に維持されるように変動する。 これは、 目標回路 10と遅延回路 40とが同一 の LS Iチップ上に集積されているからである。 従って、 遅延回路 40の遅延時 間一電源電圧特性をモニタすることにより、 すべての環境下で目標回路 10の処 理性能を満たす最小電圧 I V_ddを求めることが可能となる。

図 3は、 遅延回路 40の構成を示す。 遅延回路 40は、 固定電圧 I V _f ； _xが印 加される遅延プロック 4 1と、 可変電圧 I V_ddが印加される遅延プロック 42 とを含んでいる。 入力パルス信号 P 1は、 遅延ブロック 41と遅延プロック 42 とを通過した後、 出力パルス信号 P 2として出力される。

遅延ブロック 41は、 m個の遅延ュニッ卜 41一：！〜 41一 mとセレクタ 41 一 sを含んでいる。 ここで、 mは任意の整数である。 遅延ユニット 41— 1 ~4

1一 mのそれぞれは、 例えば、 インバー夕であり得る。 セレクタ 4 l—sは、 遅 延ュニット 41 - 1-41一 mのうち入力パルス信号 P 1が通過する遅延ュニッ トの段数 N 1を調整するために使用される。 セレクタ 41一 sは、 遅延量制御信 号 S_CTL1によって制御される。 遅延制御信号 S_CTL1は、 外部端子 61 (図 1参 照） を介して遅延回路 40に入力される。

遅延ブロック 42は、 n個の遅延ュニッ卜 42— 1〜42— nとセレクタ 42 一 sを含んでいる。 ここで、 nは任意の整数である。 遅延ユニット 42— 1~4

2— nのそれぞれは、 例えば、 インバー夕であり得る。 セレクタ 42— sは、 遅 延ュニット 42—：！〜 42— nのうち入力パルス信号 P 1が通過する遅延ュニッ 卜の段数 N 2を調整するために使用される。 セレクタ 42— sは、 遅延制御信号 S_CTL2によって制御される。 遅延制御信号 S_CTし ₂は、 外部端子 62 (図 1参 照） を介して遅延回路 4 0に入力される。 ここで、 外部端子 6 1と 6 2とは、 共 通の端子であってもよい。

また、 目標回路 1 0が動作中に、 目標回路 1 0が遅延制御信号 S _{C T}いおよび または遅延制御信号 S _{C T L 2}を生成し、 それらを遅延回路 4 0に入力すること により、 遅延ブロック 4 1における遅延ュニッ卜の段数 N 1およびノまたは遅延 ブロック 4 2における遅延ュニッ 卜の段数 N 2を変更するようにしてもよい。 図 4は、 遅延回路 4 0の遅延時間 -電源電圧特性を調整する方法を説明するた めの図である。 図 4において、 実線は目標回路 1 0の遅延時間一電源電圧特性を 示す。 目標回路 1 0の遅延時間一電源電圧特性は、 例えば、 目標回路 1 0の最大 遅延 （クリティカルパス） に対応するテストべクタを含む複数のテストべクタを 目標回路 1 0に入力し、 その複数のテストべクタのそれぞれについて、 目標回路 1 0の実際の動作結果 （良または不良） と所定の期待値とを照合することによつ て得られる。

遅延プロック 4 1において入力ハルス信号 P 1が通過する遅延ュニッ卜の段数 N 1を遅延制御信号 S _{C T L 1}に従って調整することによって、 遅延回路 4 0の遅 延時間一電源電圧特性を示す曲線の Y軸方向のオフセットを調整することができ る。

遅延ブロック 4 2において入力パルス信号 P 1が通過する遅延ュニッ卜の段数 N 2を遅延制御信号 S _{C T L 2}に従って調整することによって、 遅延回路 4 0の遅 延時間一電源電圧特性を示す曲線の傾きを調整することができる。

例えば、 図 4において、 黒三角 （血〉 のプロッ 卜は、 N 1 = 0かつ N 2 = 5 0 の場合の遅延回路 4 0の遅延時間一電源電圧特性を示す。 黒丸 （鲁） のプロッ ト は、 N 1 = 0かつ N 2 = 1 5 0の場合の遅延回路 4 0の遅延時間—電源電圧特性 を示す。 黒三角 （▲) のプロッ 卜と黒丸 （き） のプロッ卜とを比較すると、 黒丸 (·) のプロッ卜の方が遅延回路 4 0の遅延時間一電源電圧特性を示す曲線の傾 きが大きいことが分かる。 また、 白丸 （〇） のプロットは、 N 1 = 1 5 0かつ N 2 = 1 5 0の場合の遅延回路 4 0の遅延時間—電源電圧特性を示す。 黒丸 （書） のプロッ 卜と白丸 （〇） のプロッ 卜とを比較すると、 白丸 （〇） のプロッ卜の方 が遅延回路 4 0の遅延時間一電源電圧特性を示す曲線のオフセットが大きいこと が分かる。

このように、 遅延回路 4 0の遅延時間—電源電圧特性を示す曲線のオフセッ 卜 と傾きとを予め調整することにより、 遅延回路 4 0の遅延時間—電源電圧特性を マージン Δ νを伴って目標回路 1 0の遅延時間一電源電圧特性に適合させること が可能となる。 あるいは、 上記曲線のオフセッ卜を調整することなく、 上記曲線 の傾きを調整することによつても、 遅延回路 4 0の遅延時間一電源電圧特性をマ 一ジン Δ νを伴って目標回路 1 0の遅延時間ー鼇源電圧特性に適合させることが 可能な場合がある。 この場合には、 遅延回路 4 0において遅延ブロック 4 1を省 略し、 遅延ブロック 4 1を経由することなく入力パルス信号 Ρ 1を遅延ブロック 4 2に入力するようにすればよい。

図 5は、 最小 圧検出回路 3 0の構成を示す。 最小電圧検出回路 3 0は、 入力 パルス信号生成回路 3 1と、 遅延量判定回路 3 2と、 電圧選択回路 3 3とを含ん でいる。

入力パルス信号生成回路 3 1は、 クロック C L Kの周波数に基づいて入力パル ス信号 P 1を間欠的に生成する。 入力パルス信号 P 1は、 目標遅延量を表すパル ス幅を有している。 目標遅延量は、 クロック C L Kの周波数に基づいて決定され る。 目標遅延量は、 例えば、 クロック C L Kの 1周期の長さである。

遅延量判定回路 3 2は、 入力パルス信号 P 1に対する出力パルス信号 P 2の遅 延量が目標遅延量より大きいか否かを判定し、 その判定結果を示す判定信号 K 1 を電圧選択回路 3 3に出力する。 入力パルス信号 P 1に対する出力パルス信号 P 2の遅延量が目標遅延量より大きい場合には、 判定信号 K 1はハイレベルとなり、 そうでない場合には、 判定信号 K 1はローレベルとなる。 従って、 判定信号 K 1 は、 1ビットで表現され得る。 電圧選択回路 3 3は、 判定信号 K 1に応じて、 予め用意された複数の異なる電 圧のうちの 1つを選択し、 その選択された電圧を最小電圧 I V _{d d}として出力す る。 判定信号 K 1は、 その複数の簏圧のうちょり高い電圧を出力すべきかより低 い電圧を出力すべきかを指示するために使用される。 具体的には、 判定信号 K 1 がハイレベルであることはその複数の電圧のうちょり高い電圧を出力すべきであ ることを示し、 判定信号 K 1がローレベルであることはその複数の電圧のうちょ り低い電圧を出力すべきであることを示す。 なお、 出力パルス信号 P 2は、 最小 電圧 I V _{d d}が更新されるタイミングを制御するために使用される。

図 6は、 電圧選択回路 3 3の構成を示す。 電圧選択回路 3 3は、 双方向シフ卜 制御回路 3 3 1と、 抵抗 3 3 2と、 スィツチ回路 3 3 3とを含んでいる。

双方向シフト制御回路 3 3 1は、 Dフリップフロップ 3 3 1 f - 1 ~ 3 3 1 f — 5と、 2入力 1出力のマルチプレクサ 3 3 l m— 1 ~ 3 3 1 m— 5と、 O R回 路 3 3 1 o— 1および 3 3 1 o - 2とを含んでいる。

Dフリップフロップ 3 3 1 f - 1 ~ 3 3 1 f — 5のそれぞれには、 出力パルス 信号 P 2の立ち上がりエッジに同期して、 前段の Dフリップフロップまたは後段 の Dフリップフロップからデータが入力される。 Dフリップフロップ 3 3 1 f — 1〜3 3 1 f 一 5のうちいずれか 1つには 「1」の値を有するデータが保持され、 残りの Dフリップフロップには 「0」 の値を有するデータが保持される。

マルチプレクサ 3 3 1 m—：！〜 3 3 1 m— 5のそれぞれは、 判定信号 K 1のレ ベルに応じて、 対応する Dフリップフ口ップに格納すべきデータを選択する。

O R回路 3 3 1 o— 1は、 Dフリップフロップ 3 3 1 ί— 1に 「1」 の値を有 するデータが格納されており、 かつ、 判定信号 Κ 1がローレベルである場合にお いて、 「1」 の値を有するデータが消去されることを防止するために設けられて いる。

同様に、 O R回路 3 3 1 o— 2は、 Dフリップフロップ 3 3 1 f — 5に 「 1」 の値を有するデータが格納されており、 かつ、 判定信号 K 1がハイレベルである 場合において、 「1Jの値を有するデータが消去されることを防止するために設 けられている。

また、 OR回路 331 o - 1および OR回路 331 o— 2は、 パワーマネジメ ント回路 20の電源立ち上げ時の過渡状態における誤動作を防ぐという機能も有 している。

上述した構成を有する双方向シフト制御回路 331は、 判定信号 K 1に応じて、 制御信号 S 1 ~S 5のうちのいずれか 1つをハイレベルにし、 残りの制御信号を ローレベルに保つように機能する。 例えば、 制御信号 S 5がハイレベルであり、 かつ、 制御信号 S 1 ~S 4はローレベルである場合の双方向シフト制御回路 33 1の状態を状態 1とする。 状態 1は、 以下のように表すことができる。

状態 1 : (S 1, S 2, S 3, S 4, S 5) = (0, 0， 0, 0, 1)

状態 1において、 口一レベルである判定信号 K 1が双方向シフト制御回路 33 1に入力されると、 状態 1は状態 2に遷移する。

状態 2 : (S I, S 2, S 3, S 4, S 5) = (0, 0, 0, 1, 0)

状態 2において、 口一レベルである判定信号 K 1が双方向シフト制御回路 33

1に入力されると、 状態 2は状態 3に遷移する。

状態 3 : (S 1. S 2, S 3, S 4, S 5) = CO. 0, 1. 0. 0)

状態 3において、 ハイレベルである判定信号 K 1が双方向シフト制御回路 33 1に入力されると、 状態 3は状態 4に遷移する。

状態 4 ： (S 1, S 2, S3, S 4, S 5) = (0, 0, 0, 1. 0)

このように、 判定信号 K 1のレベルに応じて、 制御信号 S 1~S 5のうちハイ レベルとなる制御信号が 1つずっシフ卜する。 判定信号 K 1のレベルは、 そのシ フ卜する方向を指示する。 また、 双方向シフ卜制御回路 33 1の状態が遷移する タイミングは、 出力パルス信号 P 2の立ち上がりエッジに同期する。

このように、 双方向シフト制御回路 331は、 判定信号 K 1と出力パルス信号

P 2のみに応答して動作する。 従って、 双方向シフ卜制御回路 331を制御する ことはきわめて容易である。

抵抗 3 3 2の一端は電源電圧 V _eに接続され、 抵抗 3 3 2の他端はグランド電 圧に接続される。 抵抗分割法に従って、 抵抗 3 3 2の点 R 1〜R 5における電圧 が電圧 V 1 ~ V 5としてスィッチ回路 3 3 3にそれぞれ供給される。 ここで、 V 1く V 2 < V 3 < V 4く V 5である。

スィツチ回路 3 3 3は、 複数のスィツチ素子 3 3 3 - 1 - 3 3 3— 5を含んで いる。 スィツチ素子 3 3 3— 1〜3 3 3— 5のそれぞれの一端には、 対応する電 圧が供給されている。 制御信号 S 1〜S 5は、 スィツチ素子 3 3 3—：！〜 3 3 3 - 5のオンオフをそれぞれ制御するために使用される。 ハイレベルである制御信 号に対応するスィッチ素子のみがオンとなり、 そのスィッチ素子に対応する電圧 が選択的に出力される。

なお、 電圧選択回路 3 3は、 電圧選択回路 3 3から出力される電圧 I V _{d d}の 範囲を所定の範囲に制限する機能を有していることが好ましい。 目標回路 1 0が 低 ¾圧領域では動作しないというスペックを有していることもあるからである。 電圧 I V _{d d}の範囲の制限は、 例えば、 双方向シフ卜制御回路 3 3 1に含まれる Dフリップフロップぉよびセレクタの段数を制限することによつて達成される。 図 7は、 遅延量判定回路 3 2の構成を示す。 遅延量判定回路 3 2は、 Dフリツ プフロップ 3 2 1を含んでいる。 Dフリップフロップ 3 2 1は、 データ入力端子 Dとクロック入力端子 C Kと出力端子 Qとを有している。 データ入力端子 Dには、 出力パルス信号 P 2が入力される。 クロック入力端子 C Kには、 入力ハ°ルス信号 P 1が入力される。 出力端子 Qから判定信号 K 1が出力される。

入力パルス信号 P 1と出力パルス信号 P 2との間の位相関係は 2つの場合に分 類される。 1つは、 入力パルス信号 P 1の立ち上がりエッジにおいて出力パルス 信号 P 2が口一レベルである場合であり、 もう 1つは、 入力パルス信号 P 1の立 ち上がりエツジにおいて出力パルス信号 P 2がハイレベルである場合である。 図 8 Aは、 入力パルス信号 P 1の立ち上がりエッジにおいて出力パルス信号 P 2がローレベルである場合を示す。 この場合は、 入力パルス信号 P 1に対する出 力パルス信号 P 2の遅延量 （実際の遅延量） 力 ^標遅延量より小さい場合に相当 する。 入力パルス信号 P 1のパルス幅が目標遅延量に相当するからである。

図 8 Aに示す場合には、 遅延量判定回路 3 2は、 ローレベルの判定信号 K 1を 出力する。 遅延量判定回路 3 2の Dフリップフロップ 3 2 1が入力パルス信号 P 1の立ち上がりエッジで出力パルス信号 P 2のレベル （口一レベル） をデータと して取り込むからである。 上述したように、 口一レベルの判定信号 K 1に応答し て、 電圧選択回路 3 3は、 最小電圧 I V _{d d}をこれまでより低い電圧とするよう に制御する。 その結果、 入力パルス信号 P 1に対する出力パルス信号 P 2の遅延 量が増大する。 このようにして、 入力パルス信号 P 1に対する出力パルス信号 P 2の遅延量が目標遅延量に近づくようにフィードバック制御される。

図 8 Bは、 入力パルス信号 P 1の立ち上がりエッジにおいて出力パルス信号 P 2がハイレベルである場合を示す。 この場合は、 入力パルス信号 P 1に対する出 力パルス信号 P 2の遅延量 （実際の遅延量） が目標遅延量より大きい場合に相当 する。 入力パルス信号 P 1のパルス幅が目標遅延量に相当するからである。

図 8 Bに示す場合には、 遅延量判定回路 3 2は、 ハイレベルの判定信号 K 1を 出力する。 遅延量判定回路 3 2の Dフリップフロップ 3 2 1が入力パルス信号 P 1の立ち上がりエッジで出力パルス信号 P 2のレベル （ハイレベル） をデータと して取り込むからである。 上述したように、 ハイレベルの判定信号 K 1に応答し て、 電圧選択回路 3 3は、 最小電圧 I V _{d d}をこれまでより高い電圧とするよう に制御する。 その結果、 入力パルス信号 P 1に対する出力パルス信号 P 2の遅延 量が減少する。 このようにして、 入力パルス信号 P 1に対する出力パルス信号 P 2の遅延量が目標遅延量に近づくようにフィードバック制御される。

図 8 Cは、 上述したフィードバック制御によって入力パルス信号 P 1と出力ハ。 ルス信号 P 2との間の位相関係が口ックした状態を示す。 このように、 電圧選択 回路 3 3は、 入カノ レス信号 P 1の立ち上がりエッジと出力パルス言号 P 2の立 ち下がりエッジが一致するように、 最小電圧 I v_ddをフィードバック制御する。 このようなロック状態において、 最小電圧 I V _{d d}は 2つの電圧間を振動する ことに留意されたい。 口ック状態においても、 判定信号 K 1はハイレベルかロー レベルかのいずれかしかとり得ないからである。 なお、 ロック状態において最小 電圧 I V_ddのレベルを一定とするための改良は、 後述される。

図 9は、 過渡状態からロック状態に至るまでの最小電圧 I V_ddの遷移を示す。 この例では、 最小電圧 I V_ddは、 電圧選択回路 33から出力され得る最も髙ぃ 電圧 V 5に初期化されている。 最小電圧 IV_ddは、 電圧選択回路 33から出力 され得る最も高い電圧に初期化しておくことが好ましい。 目標回路 10の処理能 力が劣化することにより、 誤動作を引き起こすことを防止するためである。

図 9に示されるように、 最小踅圧 IV_ddは、 ロック状態において 2つの電圧 (例えば、 電圧 V 2および VI)の間を振動する。 その 2つの電圧の間の差が十 分に小さい場合には、 口ック状態において最小電圧〗 V_ddが振動することは目 標回路 10を動作させる上で実質的に問題とならない。

また、 ロック状態において収束する電圧が予めわかっている場合には、 図 10

Aまたは Bに示すように、 抵抗 332の分割方法を工夫することによって最小電 圧 I V_ddの振動を抑えることができる。

図 1 OAは、 ロック状態において最終的に収束する電圧に近いところに電圧 V 2〜V 4を集中させた例を示す。 これにより、 ハード規模を増大させることなく、 最小電圧 I V_ddの振動を抑えることが可能となる。

図 10 Bは、 抵抗 332の分割間隔を小さくするとともに、 電源電圧 V_{c l}お よび V_t2と抵抗 332の一端との間にスィツチ 332— 1を設けることにより、 抵抗 332の一端に印加される電源電圧を切り替え可能とした例を示す。 これに より、 目標回路 10の種類に応じて最小電圧 I V_ddの振動を抑えることが可能 となる。

また、 ローパスフィルタを通過させることにより、 最小電圧 I V_ddの振動を 除去することもできる。

なお、 上述した実施の形態 1では、 入力パルス信号 P 1は、 入力パルス信号生 成回路 3 1によって間欠的に生成されるとした。 このように入力パルス信号 P 1 を間欠的に生成することとした ¾由としては以下の理由 （1 ) 〜 （3 ) が挙げら れる。

( 1 )無駄な消費電力を抑えるためである。

( 2 ) 上述した説明では、 電圧選択回路 3 3は、 出力パルス信号 P 2の立ち上が りエッジに同期して最小電圧〗 V _{d d}を更新する。 従って、 入力パルス信号 P 1 が遅延回路 4 0に次に入力されるまでに遅延回路 4 0の電源電圧 （最小電圧 I V _{d d}に等しい） を十分に安定させておく必要があるためである。

( 3 > 不適切な n ク状態に陥ることも回避するためである。 入力 ルス侰号 P

1を連铳的に生成した場合には、 入力パルス信号 P 1の立ち上がりエツジが本来 的には対応しない出力パルス信号 P 2の立ち下がりエッジに一致するように最小 電圧 I V _{d d}がフィ一ドバック制御されるおそれがある。

図 1 1 Aは、 適切なロック状態における入力パルス信号 P 1の立ち上がりエツ ジと出力パルス信号 P 2の立ち上がりエッジとの対応関係を示す。 図 1 1 Bは、 不適切な口ック状態における入力パルス信号 P 1の立ち上がりエツジと出力パル ス ίき号 P 2の立ち上がりエツジとの対応関係の一例を示す。

以下、 最小電圧検出回路 3 0および遅延回路 4 0において消費される電力につ いて考察する。

最小電圧検出回路 3 0および遅延回路 4 0において消費される電力は、 間欠的 に動作する遅延回路 4 0および抵抗 3 2 2によって消費される電力が主である。 双方向シフト回路 3 2 1は、 電力をほとんど消費しないという利点を有している。 双方向シフト回路 3 2 1では、 すべての Dフリップフ口ップに保持されるデータ のうち 2つのデータしか同時に変化しない力、らである。

さらに、 最小電圧検出回路 3 0および遅延回路 4 0において消費される鼋カを 低減するためには、 以下に示す手段が効果的である。

一般に、 携帯機器に使用される L S Iにはスリープモードと呼ばれるモ一ドが 用意されていることが多い。 このような L S Iを目標回路 1 0とする場合には、 図 1 0 Cに示すように、 抵抗 3 3 2の一端と電源電圧 V _cとの間にスィツチ 3 3 2— 2を設け、 スリープモードの間はスィッチ 3 3 2— 2をオフすることにより、 抵抗 3 3 2を流れる電流を遮断するようにすることが好ましい。 また、 スリープ モードの間は、 パルス入力信号 P 1を発生させないようにしてもよい。

最小電圧検出回路 3 0は、 いったんロック状態に入ると、 遅延回路 4 0の温度 変化に追従するだけでよい。 従って、 過渡応答時には、 入力パルス信号 P 1を比 較的短い間隔で生成することにより早くロック状態に導き、 いったんロック状態 に入った後には、 入力パルス信号 P 1を長い間隔で生成することが好ましい。 こ れにより、 ロック状態における消費電力を低減することができる。

図 1 2 Aは、 過渡応答時における入力パルス信号 P 1の生成間隔 I ζの一例を 示す。 図 1 2 Bは、 口ック状態における入力パルス信号 P 1の生成間隔 I ₂の一 例を示す。

さらに、 入力ハ。ルス信号 P 1の生成間隔の切り替えは、 システムによる L S I のリセット期間と連動させてもよい。 リセッ 卜時には、 入力パルス佶号 P 1を比 較的短い間隔で生成することにより早く安定状態に導き、 リセット解除後の L S Iの動作時には、 入力パルス信号 P 1を長い間隔で生成することが好ましいから である。 これにより、 リセッ ト解除後の L S 1の動作時における消費電力を低減 することができる。

また、 抵抗 3 3 2からの出力インピーダンスが大きい場合には、 最小電圧 I V d _dをバッファを介して遅延回路 4 0に供給するようにしてもよい。 これにより、 抵抗 3 3 2によって消費される電力を低減することができる。 そのようなバッフ ァを挿入することにより、 抵抗 3 3 2の値を大きくすることができ、 抵抗 3 3 2 を定常的に流れる電流を低減することができるからである。 以下、 口ック状態において最小電圧 I v_ddのレベルを一定のレベルに維持す る電圧選択回路 33 aについて説明する。

図 13は、 改良された 圧選択回路 33 aの構成を示す。 電圧選択回路 33 a は、 図 6に示す電圧選択回路 33の構成に加えて、 状態保持回路 334とスイツ チ回路 335とを含んでいる。

状態保持回路 334は、 Dフリップフロップ 334 f — 1〜 334 f — 5と、 AND回路 334 a— 1〜 334 a— 7と、 OR回路 334 ο—：！〜 334 ο— 4とを含んでいる。

Dフリップフロップ 334 f — l〜334 f — 5のそれぞれには、 出力ハ。ノレス 信号 P 2の立ち上がりエッジに同期して、 Dフリップフロップ 331 f —：！〜 3 31 f — 5からデータが入力される。 従って、 状態保持回路 334は、 双方向シ フト制御回路 331の 1つ前の状態を保持することになる。 以下、 双方向シフ卜 制御回路 331の 1つ前の状態を 「前状態」 といい、 双方向シフト制御回路 33 1の現在の状態を 「現状態」 という。

状態保持回路 334は、 制御信号 S 1〜 S 5に基づ t、て制御信号 S 1 1 ~S 1

5を出力する。 制御信号 S 1 1~S 15は、 以下に示す条件が成立する場合にハ ィレベルとなり、 そうでない場合にはローレベルとなる。

S 1 1 ：前状態の S 1がハイレベル、 かつ、 現状態の S 1がハイレベル。

512 ： (前状態の S 2がハイレベル、 かつ、 現状態の S 1がハイレベル） ま たは （前状態の S 1がハイレベル、 かつ、 現状態の S 2がハイレベル） 。

513 ： (前状態の S 3がハイレベル、 かつ、 現状態の S 2がハイレベル） ま たは （前状態の S 2がハイレベル、 かつ、 現状態の S 3がハイレベル） 。

514 ： (前状態の S 4がハイレベル、 かつ、 現状態の S 3がハイレベル） ま たは （前状態の S 3がハイレベル、 かつ、 現状態の S 4がハイレベル） 。

S 15 ；前状態の S 5がハイレベル、 または、 現状態の S 5がハイレベル。 制御信号 S 1〜 S 5のうちいずれか 1つの制御信号がハイレベルとなり、 前状 態と現状態においてハイレベルとなる制御信号の位置は 1つだけシフ卜する。 従 つて、 上述した制御信号 S 1 1〜S 15の論理によれば、 制御信号 S 1 1〜S 1 5のうちハイレベルとなる制御信号は、 前状態においてハイレベルであつた制御 信号 S 1〜S 5のうちのいずれかの制御信号と、 現状態においてハイレベルであ る制御信号 S 1〜S 5のうちのいずれかの制御信号とのうち高い方の電圧に対応 する制御信号となる。

スィツチ回路 335は、 複数のスィツチ素子 335 - 1 -335一 5を含んで いる。 スィツチ素子 335 -；！〜 335— 5のそれぞれの一端には、 対応する電 圧が供給されている。 制御信号 S 1 1〜S 15は、 スィツチ素子 335—：！〜 3 35— 5のオンオフをそれぞれ制御するために使用される。 ハイレベルである制 御信号に対応するスィツチ素子のみがオンとなり、 そのスィツチ素子に対応する 電圧が選択的に出力される。

このようにして、 スィツチ回路 335から電圧 I V_dd' が出力される。 ¾圧 1 V_dd' は、 電源供給回路 50に供袷される。 一方、 スィッチ回路 333から 出力される電圧 I V_ddは、 遅延回路 40に供給される。

図 14は、 過渡状態からロック状態に至る期間において、 改良された電圧選択 回路 33 aから出力される 圧の遷移を示す。 図 14において、 細線は、 電圧選 択回路 33 aから電源供給回路 50に供給される電圧 I V_dd' の遷移を ¾し、 太線は、 電圧選択回路 33 aから遅延回路 40に供袷される電圧 I V_ddの遷移 を表す。 図 14に示されるように、 電圧 I V_dd' は、 ロック状態において一定 のレベルに維持される。

図 15 Aは、 改良された状態保持回路 334 aの構成を示す。 状態保持回路 3 34 aは、 図 14に示される状態保持回路 334より簡単な構成を有している。 状態保持回路 334は、 状態保持回路 334 aに置換され得る。

状態保持回路 334 aは、 Dフリップフロップ 334 f — 1〜334 f — 5と,

OR回路 334 o— 1とを含んでいる。 Dフリップフロップ 334 f —；！〜 334 f 一 5のそれぞれには、 パルス信号 P 4の立ち上がりエッジに同期して、 Dフリップフロップ 33 1 f —：！〜 33 1 f 一 5からデータが入力される。

パルス信号 P 4は、 判定信号 K 1の否定とパルス信号 P 3に対して論理和をと ることにより得られる （図 1 5 B参照） 。 すなわち、 パルス信号 P 4は、 判定信 号 1がハイレベルである期間においてのみパルス信号 P 3に従って出力される。 判定信号 K 1がハイレベルである期間は、 電圧 I V_ddが上昇する期間に相当す る。

パルス信号 P 3は、 図 1 5 Bに示されるように、 入力パルス信号 P 1の位相と は異なる位相を有する信号である。 パルス信号 P 3は、 入力パルス信号生成回路 3 1によって生成され得る。

このように、 Dフリップフロップ 334 f _ l〜334 f — 5に格納されるデ —タは、 スィツチ回路 333から出力される電圧 I V_{d d}が上昇する場合に更新 される。

従って、 スィッチ回路 335から出力される電圧 I V_dd' は、 スィッチ回路

333から出力される電圧 I V_ddが上昇する場合に電圧 I V_ddの値に更新され、 それ以外の場合は更新されない。 電圧 I v_dd' の初期値は、 電圧 I V_ddの初期 値に等しい。

図 1 6は、 過渡状態からロック状態に至るまでの期間において、 改良された状 態保持回路 334 aを含む電圧選択回路 33 aから出力される電圧の遷移を示す。 図 16において、 細線は、 電圧選択回路 33 aから電源供給回路 50に供給され る電圧 I V_dd' の遷移を表し、 太線は、 電圧選択回路 33 aから遅延回路 4 0 に供給される電圧 I V_{d d}の遷移を表す。 図 1 6に示されるように、 電圧 I V_{d d}' は、 ロック状態において一定のレベルに維持される。

図 17は、 本発明の実施の形態 1のシステム 1の構成を図 1とは異なる表現で 示したものである。 図 1 7において、 図 1に示されるシステム 1の構成要素と同 一の構成要素には同一の参照番号を付している。

図 1における最小電圧検出回路 30の機能は、 図 17では、 入力パルス信号生 成回路 31と、 遅延量一電圧変換回路 30 aとに分割されている。

入力パルス信号生成回路 31は、 クロック CLKの周波数に応じて入力パルス 信号 P 1を間欠的に生成する。 入力パルス信号 P 1は、 目標遅延量を表すパルス 幅を有している。 入力パルス信号 P 1は、 遅延回路 40と遅延量—電圧変換回路 30 aとに供給される。

遅延量一電圧変換回路 30 aには、 入力パルス信号 P 1と、 遅延回路 40から 出力される出力パルス信号 P 2とが入力される。 遅延量—電圧変換回路 30 aは、 入力パルス信号 P 1に対する出力パルス信号 P 2の遅延量に応じて、 電圧 I V_{d d}を出力する。

図 18は、 遅延量 -電圧変換回路 30 aの構成を示す。 遅延量 -電圧変換回路 30 aは、 遅延量判定回路 32と、 電圧選択回路 33とを含んでいる。 遅延量判 定回路 32および電圧選択回路 33の機能および動作は、 図 5に示されるものと 同一である。 従って、 ここではそれらの説明を省略する。

当業者であれば、 図 1に示されるシステム 1と図 17に示されるシステム 1と は、 同一の機能および動作を実現するものであることが理解できょう。

また、 入力パルス信号生成回路 31と遅延回路 40と遅延量—電圧変換回路 3 0 aとによって実現される機能は、 クロック CLKを入力として受け取り、 クロ ック CLKの周波数に応じた電圧 I V_ddを出力として提供することであると把 握することができる。 すなわち、 図 17において破線で示される周波数一電圧変 換回路 21は、 所定の入出力特性に従って、 クロック CLKの周波数 （入力） を 電圧 I V_dd (出力） に変換する。 ここで、 電圧 I V_ddは、 目標回路 10が動作 可能な最小電圧 V_{mi n}にマージン Δνを加算したものである。 最小電圧 V_{mi n}は、 クロック CLKの周波数に応じて決定される。 ここで、 AV^Oである。

AV=0 (すなわち、 I V_dd= V_{mi n}) の場合には、 周波数一電圧変換回路

26 差替え用紙 （規則 26) 21と目標回路 10との間に、 周波数一電圧変換回路 21から出力される電圧 I V _{d d}にマージン Δ Vを加算する回路を設けることが好ましい。

実施の形態 1において、 遅延制御信号 S_CTL2を用いて遅延回路 40の遅延時 間一電源電圧特性の傾きを調整することは、 周波数一電圧変換回路 21の入出力 特性の傾きを調整することを意味する。 遅延回路 40の電源電圧は電圧 I V_dd に等しく、 遅延回路 40による遅延時間とクロック CLKの周波数とは逆数の関 係にあるからである。 同様にして、 遅延制御信号 S_CTいを用いて遅延回路 40 の遅延時間一電源電圧特性のオフセット量を調整するこどは、 周波数一電圧変換 回路 21の入出力特性のオフセット量を調整することを意味する。 このように、 周波数一電圧変換回路 21は、 それの入出力特性の傾きおよびオフセット量を調 整可能とするように構成された周波数—電圧変換回路の 1つの実施の形態を提供 する。

遅延回路 40の遅延時間一電源電圧特性の傾きおよびオフセッ卜量の調整は、 上述したように、 遅延回路 40に含まれる遅延ブロック 41の遅延段数 N 1およ び遅延ブロック 42の遅延段数 N 2を調整することによって達成される。 なお、 遅延ブロック 41の構成および遅延ブロック 42の構成につ L、ては、 図 3を参照 されたい。

例えば、 遅延ブロック 42の遅延段数 N 2を （式 1) に従って決定することに より、 遅延回路 40の遅延時間 -電源電圧特性の傾きが調整される。

· (Κ_Τ/Κ_]ΝΙΤ) · · · (式 1 )

ここで、 K_1N1Tは、 入力パルス信号 P 1のパルス幅がクロック C LKの 1周 期に等しく、 かつ、 遅延ブロック 42の遅延段数が nであり、 かつ、 遅延ブロッ ク 41の遅延段数が 0である場合における遅延回路 40の遅延時間—電源電圧特 性の傾きを表し、 Κ_τは目標回路 10の遅延時間一電源電圧特性の傾きを表し、 ηは遅延プロック 42の初期の遅延段数を表す。

また、 遅延プロック 42の遅延段数 Ν 2を決定した.後に、 遅延ブロック 41の 遅延段数 N lを （式 2) に従って決定することにより、 遅延回路 40の遅延時間 —電源電圧特性のオフセット量が調整される。

N 1 = て/ t。 · · · （式 2)

ここで、 ては、 所定の周波数範囲において、 周波数—電圧変換回路 21の入出 力特性が目標回路 10の特性より上側に位置するために必要な、 最小のオフセッ 卜量を表し、 t ₀は、 遅延ブロック 41の 1段あたりの遅延時間を表す。

上述したように、 パワーマネジメント回路 20は、 任意の特性を有する目標回 路 10に適応可能な周波数一電圧変換回路 21を含んでいる。 このことは、 目標 回路 10に応じた最適な動作電圧 V_0Pを供給するパワーマネジメント回路のコ ァとしてパワーマネジメント回路 20を提供することができることを意味する。 図 19は、 パワーマネジメン卜回路 20をパワーマネジメント回路のコアとし て使用する場合のシステム 1の構成を示す。 システム 1は、 図 17に示される構 成要素に加えて、 分数分周器 （PLL) 65をさらに含んでいる。 分数分周器 CPLL) 65には、 遞倍数を設定するための制御信号が端子 63を介して入力 される。

分数分周器 （PLL) 65は、 システムクロック SCLKを通倍することによ つて内部クロック CLKを生成する。 内部クロック CLKは、 目標回路 10と入 カパルス信号生成回路 31とに供給される。 内部クロック C L Kの周波数は、 分 数分周器 （PLL) 65に設定される通倍数を変更することによって変更される。 これにより、 目標回路 10の動作周波数を制御することが可能となる。

目標回路 10に最適な周波数一電源電圧特性は、 上述したように、 遅延回路 4 0の遅延段数を調整することによって実現され得る。

上述した実施の形態 1では、 目標回路 10の最大遅延パス （クリティカルパ ス） は 1つであるという仮定の下に、 周波数一電圧変換回路 21の入出力特性を 調整する方法を説明した。 しかし、 実際の L S Iでは、 目標回路 10のクリティ カルパスが電源電圧に応じて変化する場合もあり得る。 例えば、 RAM、 ROM 等が 1チップ化され複雑なゲート構成を有するし S Iでは、 目標回路 1 0のクリ ティカル/ぐスが電源電圧に応じて変化する場合が多 L、。

目標回路 1 0の遅延パスには様々な種類がある。 例えば、 ゲートの段数によつ て発生する遅延パスや、 R AM、 R OMにおいて発生するような配線遅延による 遅延パスがある。

また、 多入力 N A N Dのように、 電源電圧を下げた時の遅延量が通常のゲート に比べて大きくなるというゲ一卜もある。

このように、 実際の L S Iでは、 目標回路 1 0が各電源電圧に対して複数のク リティカルパスを有し得る。

以下、 図 2 O A〜図 2 0 Eを参照して、 目標回路 1 0が電源電圧に依存した複 数のクリティカルパスを有する場合において、 周波数ー 圧変換回路 2 1の入出 力特性を調整する原理を説明する。

図 2 O Aにおいて、 直線 Aは、 目標回路 1 0の第 1のクリティカノレパスに対応 する遅延時間—電源電圧特性を示す。 直線 Bは、 目標回路 1 0の第 2のクリティ カルパスに対応する遅延時間 -電源電圧特性を示す。 遅延時間一電源電圧特性は、 一般的には、 曲線によって表される。 し力、し、 ここでは、 遅延時間一電源電圧特 性を直線で近似して表している。 任意の曲線は、 適切な数の直線によって近似さ れ得るからである。

周波数一電圧変換回路 2 1 (図 1 7 ) を用いて、 遅延回路 4 0 (図 1 7〉 の遅 延時間一電源電圧特性が直線 Aにほぼ一致するように、 遅延回路 4 0に含まれる 遅延ュニットの段数を調整することは可能である。 図 2 0 Bにおいて、 波線はそ のように調整された遅延回路 4 0の遅延時間一電源電圧特性を示す。 しかし、 こ のような調整によれば、 遅延時間 クロックサイクル） が時間 t 1より小さい 範囲では、 目標回路 1 0は第 2のクリティカルパスにより誤動作してしまう。 同様にして、 図 1 7の周波数一電圧変換 Θ路 2 を用いて、 遅延回路 4 0 (図

1 7 ) の遅延時間一電源電圧特性が直線 Bにほぼ一致するように、 遅延回路 4 0 W

に含まれる遅延ュニッ卜の段数を調整することは可能である。 図 2 0 Cにおいて、 波線はそのように調整された遅延回路 4 0の遅延時間一電源電圧特性を示す。 し かし、 このような調整によれば、 遅延時間 （=クロックサイクル） が時間 t 1よ り大きし、範囲では、 目搮回路 1 0は第 1のクリティカルノ スにより誤動作してし まう。

目標回路 1 0が動作可能なすべてのクロックサイクルに対して目標回路 1 0を 正常に動作させるためには、 図 2 0 Dの波線によって示される遅延時間—電源電 圧特性を実現すればよい。 そのような遅延時間 -電源電圧特性は、 周波数 -電圧 変換回路 2 1 (図 1 7 ) を用いて実現することができる。 しかし、 図 2 0 Dに示 される遅延時間一電源電圧特性によれば、 クロックサイクル t 1に対して必要以 上に大きい電源鬈圧 V 2を目標回路 1 0に与えることになる。 その結果、 無駄な 電力が消費される。

目標回路 1 0が動作可能なすべてのクロックサイクルに対して目標回路 1 0を 正常に動作させ、 かつ、 無駄な電力が消費されることを防止するためには、 図 2 0 Eの波線によって示される遅延時間一電源電圧特性を実現する必要がある。 図 2 1は、 周波数一電圧変換回路 2 1 (図 1 7 ) の変形例を示す。 図 2 1の周 波数—鬣圧変換回路 2 1は、 図 2 0 Eの波線によって示される遅延時間—電源電 圧特性を実現する。

図 2 1の周波数一電圧変換回路 2 1は、 遅延回路 4 0の代わりに、 遅延回路 4 0 aと遅延回路 4 0 bと論理和回路 4 0 cとを含んでいる。 遅延回路 4 1 aおよ び 4 0 bの構成は、 遅延回路 4 0の構成と同一である。 遅延回路 4 0の構成につ いては、 図 3を参照されたい。

遅延回路 4 0 aの遅延時間一電源電圧特性は、 図 2 O Aに示される直線 Aにほ ぼ一致するように予め調整される。 このような調整は、 端子 6 1 aおよび 6 2 a を介して制御信号を遅延回路 4 0 aに入力することによって達成される。 遅延回 路 4 0 bの遅延時間一 ¾源電圧特性は、 図 2 0 Aに示される直線 Bにほぼ一致す るように予め調整される。 このような調整は、 端子 6 1 bおよび 6 2 bを介して 制御信号を遅延回路 4 0 bに入力することによって達成される。 このように、 遅 延回路 4 0 aの遅延時間 -電源電圧特性と遅延回路 4 0 bの遅延時間一電源電圧 特性とは、 互いに独立に調整され得る。

入力パルス信号生成回路 3 1は、 目標遅延量を表すパルス幅を有する入力パル ス信号 P 1を生成する。 ここで、 目標遅延量は、 クロック C L Kの周波数の逆数 (すなわち、 クロック C L Kの 1周期の長さ =クロックサイクル） に等しい。 入 力パルス信号 P 1は、 遅延回路 4 0 aと遅延回路 4 0 bとに入力される。

iSSE回路 4 0 aは、 延量ー電圧変换回路 3 0 αか 出力される電圧 I V _{d d} に応じて入力パルス信号 P 1を遅延させる。 遅延回路 4 0 aによって遅延された 入力パルス 号 P 1は、 出力パルス信号 P Aとして論理和回路 4 0 cに出力され る。

遅延回路 4 0 bは、 遅延量一電圧変換回路 3 0 aから出力される電圧 I V _{d d} に応じて入力パルス信号 P 1を遅延させる。 遅延回路 4 0 bによって遅延された 入力パルス信号 P 1は、 出力パルス信号 P Bとして論理和回路 4 0 cに出力され る。

論理和回路 4 0 cは、 出力パルス信号 P Aと出力パルス信号 P Bとの論理和を 演算し、 その結果を出力パルス信号 P 2として遅延量—電圧変換回路 3 0 aに出 力する。

遅延量一電圧変換回路 3◦ aは、 図 8 A〜図 8 Cを参照して説明したように、 入カノ ルス信号 P 1の立ち上がりエッジと出力パルス信号 P 2の立ち下がりエツ ジとが一致するように、 最小電圧 I V _{d d}をフィードバック制御する。

図 2 2 Aは、 クロックサイクルが時間 t 1より小さい場合の各パルス信号の波 形を示す。 クロックサイクルが時間 t 1より小さい場合には、 図 2 0 Aに示され るように、 直線 Bがクリティカルパスを表す。 従って、 遅延回路 4 O bによる遅 延量は、 遅延回路 4 0 aによる遅延量より大きい。 その結果、 出力パルス信号 P 2の立ち下がりエツジは、 出力パルス信号 P Bの立ち下がりエツジに一致する。 図 2 2 Bは、 クロックサイクルが時間 t 1より大きい場合の各パルス信号の波 形を示す。 クロックサイクルが時間 t 1より大きい場合には、 図 2 O Aに示され るように、 直線 Aがクリティカノレパスを表す。 従って、 遅延回路 4 0 aによる遅 延量は、 遅延回路 4 0 bによる遅延蘆より大きい。 その結果、 出力パルス信号 P 2の立ち下がりエツジは、 出力パルス信号 P Aの立ち下がりエツジに一致する。 このようにして、 クロックサイクルが時間 t 1より小さい場合には入力パルス 信号 P 1の立ち上がりエツジと出力パルス信号 P Bの立ち下がりエツジとが一致 するように最小電圧 I V _{d d}がフィ一ドバック制御され、 ク口ックサイクルが時 間 t 1より大きい場合には入力パルス信号 P 1の立ち上がりエッジと出力パルス 信号 P Aの立ち下がりエッジとが一致するように最小電圧 I V _{d d}がフィードバ ック制御される。 このような制御により、 図 2 0 Eにおいて波線で示される遅延 時間一電源鼇圧特性が実現される。

このように、 図 2 1の周波数一電圧変換回路 2 1によれば、 2種類の異なるク リティカルパスに対応する遅延時間一電源電圧特性を合成することによって得ら れる遅延時間一電源電圧特性にほぼ一致するように、 遅延回路 4 0 aおよび 4 0 bの遅延時間一 源電圧特性を調整することができる。 このことは、 合成された 遅延時間一電源鼇圧特性に対応するように周波数—電圧変換回路 2 1の入出力特 性を調整することができることを意味する。 従って、 目標回路 1 0が 2種類の異 なるクリティカノレパスを有する場合であっても、 周波数一電圧変換回路 2 1は、 クロック C L Kの周波数に応じた最小電圧を目標回路 1 0に出力することができ る。

なお、 目標回路 1 0が 3個以上のクリティカルパスを有する場合でも、 周波数 一電圧変換回路 2 1は、 クロック C L Kの周波数に応じた最小電圧を目標回路 1 0に出力することができる。 目標回路 1 0が 3個以上のクリティカルパスを有す る場合には、 3個以上のクリティカルパスにそれぞれ対応する 3個以上の遅延回 路を並列に配置し、 それらの遅延回路の出力の論理和を遅延量—電圧変換回路 3 0 aに入力するようにすればよい。

(実施の形態 2 )

図 23は、 本発明の実施の形態 2のシステム 2の構成を示す。 なお、 図 23に おいて、 図 17に示されるシステム 1の構成要素と同一の構成要素には同一の参 照番号を付している。

システム 2は、 目標回路 10と、 目標回路 10がクロック CLKの周波数で動 作可能な最小の動作電圧 V_OPを目標回路 1 0に供給するパワーマネジメント回 路 20 aとを含んでいる。 システム 2は、 単一の半導体チップ上に形成され得る。 目標回路 10は、 例えば、 デジタル信号プロセッサ （DSP) や中央処理装置

(CPU) であり得る。 目標回路 10は、 クロック CLKに従って動作する。 パワーマネジメント回路 20 aは、 周波数—電圧変換回路 21 aと、 電源供給 回路 50とを含んでいる。

周波数—電圧変換回路 21 aは、 クロック CLKを入力として受け取り、 クロ ック CLKの周波数に応じた電圧 I V_ddを出力して提供する。 周波数—電圧変 換回路 21 aは、 周波数一電圧変換回路 21 aの入出力特性が 2つの独立したパ ラメータに基づいて調整可能であるように構成されている。 2つのパラメ一夕の うちの 1つは、 周波数一電圧変換回路 21 aの入出力特性の傾きであり、 他の 1 つは、 周波数—電圧変換回路 21 aの入出力特性のオフセッ ト量である。 周波数 —電圧変換回路 21 aの入出力特性は、 周波数一電圧変換回路 21 aから出力さ れる電圧 I V _ddが、 目標回路 1 0がクロック CLKの周波数で動作可能な最小 電圧にほぼ一致するように調整される。

周波数一電圧変換回路 2 1 aから出力される電圧 I V_ddは、 電源供給回路 5 0に供給される。

¾源供給回路 50は、 電圧 I V_ddに基づいて動作電圧 V_OPを生成する。 例え ば、 源供給回路 50は、 電圧 I V_ddを目標電圧として、 電源電圧 V_ddを動作 電圧 V。_Pに変換する電圧変換器であり得る。 そのような電圧変換器は、 直流の 電源電圧 V_dd (例えば、 3 V) を高効率 （例えば、 95%) で直流の動作電圧 V_OPに変換する DC/DCコンバータであることが好ましい。 パワーマネジメ ント回路 20全体の消費電力を低減するためである。 あるいは、 電源供給回路 5 0は、 オペアンプであってもよい。

しかし、 電源供給回路 50がパワーマネジメント回路 20に含まれることは必 須ではない。 電圧 I V_ddに基づいて動作電圧 V_opを生成する代わりに、 周波数 一電圧変換回路 2 1 aから出力される電圧 I V_ddを動作電圧 V_OPとして目標回 路 10に供給するようにしてもよい。

周波数一電圧変換回路 21 aは、 入力パルス信号生成回路 131と、 遅延回路 140と、 遅延量—電圧変換回路 30 aとを含んでいる。

入力パルス信号生成回路 131は、 クロック CLKの周波数に応じて入力パル ス信号 P 1を間欠的に生成する。 入力パルス信号 P 1は、 目標遅延量を表すパル ス幅を有している。 入力パルス信号 P 1のパルス幅は、 クロック CLKの周波数 の関数として決定される。 その関数は、 （式 3) によって定義される。

Pw= α/f + β . · · (式 3)

ここで、 Pwは入力パルス信号 Ρ 1のパルス幅を表し、 f はクロック CLKの 周波数を表し、 a、 Sは定数を表す。 後述されるように、 周波数—電圧変換回路 2 1 aの入出力特性の傾きは、 定数 αの値を調整することによって調整され、 周 波数一電圧変換回路 21 aの入出力特性のオフセッ卜量は、 定数^の値を調整す ることによって調整される。

定数なの値を調整するための制御信号は、 端子 161を介して入力される。 ま た、 定数 ;3の値を調整するための制御信号は、 端子 162を介して入力される。 遅延回路 140には、 周波数 -電圧変換回路 21 aから出力される電圧 I V_{d d}が供給される。 遅延回路 140は、 電圧 I V_ddに応じて入力パルス信号 P 1を 遅延させる。 遅延回路 140の出力は、 出力パルス信号 P 2として遅延量—電圧 変換回路 3 0 aに供給される。 遅延回路 1 4 0は、 例えば、 直列に接続された複 数の遅延ユニットを含み得る。 しかし、 実施の形態 1における遅延回路 4 0とは 異なり、 複数の遅延ュニットのうち入力パルス信号 P 1が通過する遅延ュニット の段数を遅延制御信号によって制御する必要はない。 実施の形態 2では、 入力パ ルス信号 P 1のパルス幅を決定するために使用される定数な、 3の値を調整する ことにより、 周波数—電圧変換回路 2 1 aの入出力特性を調整することができる からである。

遅延量—電圧変換回路 3 0 aは、 入力パルス信号 P 1に対する出カバルス信号 P 2の遅延量に応じて、 電圧 I V _{d d}を出力する。 遅延量一電圧変換回路 3 0 a の構成は、 図 1 8に示したとおりである。

次に、 図 2 4 Aおよび Bを参照して、 入力パルス信号 P 1のパルス幅を調整す ることにより周波数一筵圧変換回路 2 1 aの入出力特性を調整する原理を説明す る。

図 2 4 Aおよび Bにおいて、 実線は、 遅延回路 1 4 0の初期の遅延時間一電源 電圧特性を示す。 遅延時間—電源電圧特性は、 一般的には、 図 4に示されるよう に双曲線によって表される。 しかし、 図 2 4 Aおよび Bでは、 遅延時間—電源電 圧特性を直線で近似して表している。 任意の曲線は、 適切な数の直線によって近 似され得るからである。 遅延回路 1 4 0は、 電源電圧が高いほど小さい遅延時間 で動作し、 電源電圧が低いほど大きい遅延時間で動作する。 遅延回路 1 4 0は、 電圧 I V _{d d}を電源電圧として動作する。

以下、 図 2 4 Aを参照して、 遅延時間—電源電圧特性の倾きを調整する原理を 説明する。

図 2 4 Aにおいて、 実線上の点 Aは、 目標遅延時間 Uこ対応する電源電圧が V ( t ) であることを表している。 すなわち、 点 Aの座標は、 （V ( t ) , t ) で ある。 一方、 実線上の点 Bは、 目標遅延時間 t Z 2に对応する電源電圧が V ( t Z 2 ) であることを表している。 すなわち、 点 Bの座棵は、 （V ( t Z 2 ) , t ノ 2) である。 従って、 点 Aと点 Bとを結ぶ直線 （実線） の傾き K_ABは、 （式 4) によって求められる。

K_AB= ( t/2- t) / {V ( t/2) - V (t ) } · · · (式 4) 図 24 Aにおいて、 目標遅延時間 tに対応する電源電圧が V (t/2) となる ように遅延回路 140の遅延時間一電源電圧特性を変換すると、 遅延回路 140 の変換された遅延時間一電源電圧特性が得られる。 変換された遅延時間一電源電 圧特性は、 図 24 Aにおいて破線によって示されている。 このような変換は、 目 標遅延時間 tに対してパルス幅 t / 2を有する入力パルス信号 P 1を遅延回路 1 40に入力することによって達成される。 このような変換により、 点 Aは点 A' に変換され、 点 Bは点 B' に変換される。

破線上の点 A' は、 目標遅延時間 tに対応する電源電圧が V ( t/2) である ことを表している。 すなわち、 点 A' の座標は、 （V ( tZ2) > t ) である。 —方、 破線上の点 B' は、 目標遅延時間 tノ2に対応する電源電圧が V ( tノ 4) であることを表している。 すなわち、 点 B' の座棵は、 （V ( tZ4) , t /2) である。 従って、 点 A' と点 B' とを結ぶ直線 （破線） の傾き K_A. B.は、 (式 5) によって求められる。

K_A. _B. = ( t/2- t) / {V ( t/4) -V ( t/2) }

= ( t/2- t ) / { ( 1/2) ( t/2) ( t ) } = 2 · K_AB · ' ■ (式 5)

このように、 目標遅延時間 tに対してパルス幅 t/2を有する入力パルス信号

P 1を遅延回路 140に入力することにより、 遅延回路 140の変換された遅延 時間一電源電圧特性の傾きは遅延回路 140の初期の遅延時間 -電源電圧特性の 傾きの 2倍となる。 同様にして、 目镙遅延時間 tに対してパルス幅 tZ3を有す る入力パルス信号 P 1を遅延回路 140に入力することにより、 遅延回路 140 の変換された遅延時間一電源電圧特性の傾きを遅延回路 140の初期の遅延時間 一電源電圧特性の傾きの 3倍とすることができる。 以下、 図 24 Bを参照して、 遅延時間—電源電圧特性のオフセッ ト量を調整す る原理を説明する。

図 24 Bにおいて、 実線上の点 Aは、 目標遅延時間 tに対応する電源電圧が V ( t ) であることを表している。 すなわち、 点 Aの座標は、 （V ( t ) , t ) で ある。 一方、 実線上の点 Bは、 目標遅延時間 （t +5) に対応する電源電圧が V ( t +5) であることを衷している。 すなわち、 点 Bの座標は、 （V ( t + 5) , t + 5 ) である。

図 24 Bにおいて、 目標遅延時間 tに対応する電源電圧が V (t +5) となる ように遅延回路 140の遅延時間一電源電圧特性を変換すると、 遅延回路 140 の変換された遅延時間—電源電圧特性が得られる。 変換された遅延時間—罨源電 圧特性は、 図 24 Bにおいて破線によって示されている。 このような変換は、 目 標遅延時間 tに対してパルス輻 ( t + 5 ) を有する入力パルス信号 P 1を遅延回 路 140に入力することによって達成される。 このような変換により、 点 Aは点 A' に変換され、 点 Bは点 B' に変換される。

破線上の点 A' は、 目標遅延時間 tに対応する電源電圧が V ( t + 5) である ことを表している。 すなわち、 点 A' の座標は、 （V ( t +5) . t) である。 —方、 破線上の点 B' は、 目標遅延時間 （t + 5) に対応する電源電圧が V ( t + 10) であることを表している。 すなわち、 点 B' の座標は、 （V ( t + 1 0) , t + 5) である。

このように、 目標遅延時間 tに対してパルス幅 （ t + 5) を有する入力パルス 信号 P 1を遅延回路 140に入力することにより、 遅延回路 140の遅延時間一 電源電圧特性は Y軸方向に沿って一 5 (n s e c) だけ平行移動する。 同様にし て、 目標遅延時間 tに対してパルス幅 （ t— 10 ) を有する入力パルス信号 P 1 を遅延回路 140に入力することにより、 遅延回路 140の遅延時間一電源電圧 特性を Y釉方向に沿って + 10 (n s e c) だけ平行移動することができる。 な お、 遅延時間 -電源電圧特性の Y軸方向に沿つた移動量を遅延時間―電源電圧特 性のオフセット量という。

このように、 入力パルス信号 P 1のパルス幅 Pwは、 （式 6) によって与えら れる。

P = a - t +β ■ ■ · (式 6)

ここで、 α、 は任意の定数である。 定数なを調整することにより、 遅延回路

1 4 0の遅延時間一電源電圧特性の傾きが調整される。 定数 ySを調整することに より、 遅延回路 1 4 0の遅延時間一電源電圧特性のオフセット量が調整される。 パルス幅 Pwを有する入力パルス信号 P 1は、 入力パルス信号生成回路 1 3 1に よって生成される。

ここで、 ίをクロック C LKの周波数とすると、 t = lZf という関係がある。 従って、 （式 3) と （式 6) とは等価であることが分かる。

実施の形態 2において、 定数 αを用いて遅延回路 1 4 0の遅延時間— ¾源電圧 特性の傾きを調整することは、 周波数一電圧変換回路 2 1 aの入出力特性の傾き を調整することを意味する。 遅延回路 1 4 0の電源電圧は電圧 I V_ddに等しく、 遅延回路 1 4 0による遅延時間とクロック Cし Kの周波数とは逆数の関係にある からである。 同様にして、 定数3を用いて遅延回路 1 4 0の遅延時間一電源電圧 特性のオフセット量を調整することは、 周波数一電圧変換回路 2 1 aの入出力特 性のオフセット量を調整することを意味する。 このように、 周波数—電圧変換回 路 2 1 aは、 それの入出力特性の傾きおよびオフセッ ト ¾を調整可能とするよう に構成された周波数一電圧変換回路の 1つの実施の形態を提供する。

次に、 図 2 5を参照して、 クロック C LKの周波数に対して周波数一電圧変換 回路 2 1 aから出力される罨圧 I V_{d d}が、 目標回路 1 0がクロック C LKのそ の周波数で動作可能な最小電圧にほぼ一致するように、 その周波数一電圧変換回 路 2 1 aの入出力特性を調整する方法を説明する。

ステップ 1 ： 目標回路 1 0の特性の倾きを求める。 目標回路 1 0の特性の傾き は、 クロック C LKの少なくとも 2つの動作周波数に対して目標回路 1 0が動作 する最小の電源電圧をそれぞれ測定し、 それらの測定点を遅延時間一電源電圧特 性を示すグラフ上にプロッ卜し、 それらの測定点を結ぶ直線の傾きを求めること によって、 求められる。 例えば、 クロック C LKの周波数 f _Aで目標回路 1 0が 動作する最小の電源電圧として電圧 V ( 1 / f _A) が測定され、 クロック C L K の周波数 f _Bで目標回路 1 0が動作する最小の電源電圧として電圧 V ( 1 / f _B) が測定されたと仮定する。 この場合、 座標 （V ( 1 /f _A) , 1/ f _Α) を有 する点 Αと座標 （ （V ( 1 /f _B) . 1 / f _B) ) を有する点 Bとを遅延時間一 電源電圧特性を示すグラフ上にプロットすると、 図 2 5に示されるようになる。 図 2 5において、 直線 L_Tは、 目標回路 1 0の特性を表す。 目搮回路 1 0の特性 の傾き Κ_τΑΒは、 （式 7) に従って求められる。

K_TAB= ( 1 / f _A- l / f _Β) / { (V ( 1 / f _Α) -V ( 1 / f _Β) } • · · (式 7)

ステップ 2 ：周波数—電圧変換回路 2 1 aの入出力特性の傾き が、 目標回路 1 0の特性の傾き K_TABにほぼ一致するように、 周波数—電圧変換回路 2 1 aの 入出力特性を調整する。 例えば、 （式 8 ) を満足するように周波数一電圧変換回 路 2 1 aの入出力特性を調整すればよい。

I K-K_TAB I < ε · · · (式 8)

ここで、 £は、 周波数一電圧変換回路 2 1 aの入出力特性の傾き Κと目標回路 1 0の特性の傾き K _{T A} Bの誤差の絶対値の目標値を表す定数である。

このような調整は、 入力パルス信号 P 1のパルス幅 Pwを （式 9) に従って決 定することによって達成される。 図 2 5において、 直線 は、 傾き Kを調整し た後の周波数—電圧変換回路 2 1 aの入出力特性の一例を表す。

Pw= CK_{I N I T}/K_TAB) · t · · · (式 9)

ここで、 ！^^ は入カパルス信号？ 1のパルス幅 Pwがクロック C LKの 1 周期に等しい場合における遅延回路 1 4 0の初期の遅延時間—電源電圧特性の傾 きを表し、 Κ_ΤΛΒは目標回路 1 0の特性の傾きを表し、 tはクロック C LKの周 波数 fの逆数 （= 1ノ ί ) を表す。

ステップ 3 ： 目標回路 1 0がクロック CLKの所定の周波数範囲において動作 可能であるように、 周波数—電圧変換回路 2 1 aの入出力特性のオフセット置を 調整する。 このような調整は、 入力パルス信号 P 1のパルス幅 Pwを （式 1 0) に従って決定することによって達成される。

Pw= (K_INIT/K_TAB) · t - r · · · (式 1 0)

ここで、 rは、 所定の周波数範囲において、 周波数一電圧変換回路 2 1 aの入 出力特性が目標回路 1 0の特性より上側に位置するために必要な、 最小のオフセ ッ ト量を表す。 すなわち、 オフセット量ては、 所定の周波数範囲が f _{m i n}以上 f _max以下である場合において （式 11)を満たし、 かつ、 V_L2 (y ) が最小とな るように決定される。

Vし _T (y) ≤V_L2 (y) f _{m i n}≤ y≤ f _m._x · · · (式 ι ι) ここで、 V_L丁は目標回路 10の特性を示す関数 x = V_LT (y) を表し、 V_L2 は調整後の周波数 -電圧変換回路 2 1 aの入出力特性を示す関数 X = (y ) を表す。 図 25において、 直線 L₂は、 傾き Kおよびオフセット量てを調 整した後の周波数一電圧変換回路 2 1 aの入出力特性の一例を表す。

なお、 Κ,Ν ΖΚΤΑΒ: α、 一 て = と置けば、 （式 1 0 ) は （式 6) と等 価であることが分かる。

なお、 入力パルス信号 Ρ 1のパルス幅 Pwを調整することと、 実施の形態 1で 言及したように遅延回路に含まれる遅延ュニッ卜の段数を調整することとを併用 してもよい。 このようにして、 周波数一電圧変換回路 2 aの入出力特性を目標回 路 1 0の特性に実質的に一致させることが可能となる。

上逑したように、 パワーマネジメント回路 20 aは、 任意の特性を有する目標 回路 10に適応可能な周波数一電圧変換回路 21 aを含んでいる。 このことは、 目標回路 1 0に応じた最適な動作電圧を供給するパワーマネジメン卜回路のコア としてパワーマネジメント回路 20 aを提供することができることを意味する。 図 26は、 パワーマネジメン卜回路 20 aをパワーマネジメント回路のコアと して使用する場合のシステム 2の構成を示す。 システム 2は、 図 23に示される 構成要素に加えて、 分数分周器 （PLL) 165をさらに含んでいる。 分数分周 器 （PLL) 165には、 遞倍数を設定するための制御信号が端子 163を介し て入力される。

分数分周器 （PLL) 165は、 システムクロック SCLKを通倍することに よって内部クロック CLKを生成する。 内部クロック CLKは、 目標回路 10と 入力パルス信号生成回路 131とに供給される。 内部クロック CLKの周波数は、 分数分周器 165 (PLL) に設定される遞倍数を変更することによって変更さ れる。 これにより、 目標回路 10の動作周波数を制御することが可能となる。 また、 分数分周器 （PLL) 165は、 分数分周器 165 (PLL) に含まれ る VCO (図示せず） から出力される最高速のクロック HCLKを入力パルス信 号生成回路 131に供給する。 本システムにおいては、 クロック CLKは、 クロ ック HC LKを分周して得られるクロックであるものとする。 クロック CLKと クロック HCLKとを用いて、 入力ハ°ルス信号生成回路 131において定数なの 値を調整することができる。

さらに、 入力パルス信号生成回路 131には、 システムクロック SCLKが入 力される。 システムクロック SCLKは、 入力パルス信号生成回路 131におい て定数/ Sの値を調整するために使用される。 システムクロック S C LKは、 温度 やプロセスに依存しないからである。

目標回路 10に最適な周波数一電源霄圧特性は、 上述したクロックを用いて、 入カノヽ。ルス信号 P 1のノヽ°ルス幅を調整することによつて実現され得る。

以下、 目標回路 10と周波数一電圧変換回路 21 aとを含むシステム 2におい て、 周波数—電圧変換回路 21 aの入出力特性を自動調整する装置 3について説 明する。 システム 2と装置 3とは、 単一の半導体チップ上に形成され得る。

目標回路 10は、 クロック CLKに従って動作する。 周波数一電圧変換回路 2 l aは、 クロック CLKを入力として受け取り、 クロック CLKの周波数に応じ た電圧 I V_ddを出力として提供する。 電源供給回路 50は、 電圧 I V_ddに応じ て目標回路 10の動作電圧 V_OPを目標回路 1 0に供給する。 あるいは、 電源供 給回路 50を介することなく、 周波数一電圧変換回路 21 aから出力される電圧 I V_ddを目標回路 10の動作電圧 V_0Pとして目標回路 10に供給してもよい。 図 27は、 装置 3の構成を示す。 装置 3は、 動作回路 180と、 照合回路 1 8 1と、 調整回路 182とを備えている。

動作回路 180は、 クロック CLKの周波数で、 入力べクタに対して目標回路 10を実際に動作させ、 その動作結果を出力する。 入力べクタとしては、 最長遅 延ハ。スを実現するものが使用される。

照合回路 181は、 目標回路 10の動作結果と期待値とを照合し、 その照合結 果を出力する。 期待値は、 目檫回路 10の動作スペックに基づいて装 S3内のメ モリ （図示せず） に予め格納される。 照合結果は、 正常動作 （OK) または異常 動作 （NG) のいずれかによつて表される。

このように、 動作回路 180および照合回路 181は、 目標回路 1 0の動作電 圧 V。_Pとクロック C LKの周波数との関係において、 目標回路 1 0が正常に動 作したか否かを判定する自己診断機能を有している。

照合結果が正常動作（OK) である場合には、 調整回路 182は、 動作電圧 V Ο_Ρを所定の電圧 Δνだけ上昇させる。 逆に、 照合結果が異常動作 （NG)であ る場合には、 調整回路 182は、 動作電圧 V_OPを所定の電圧 Δνだけ下降させ る。 このようなフィ一ドバック制御により、 調整回路 182は、 クロック CLK の周波数に対して目標回路 10が動作可能である最小の電圧を検出する。 調整回 路 182は、 このような最小電圧の検出をクロック CLKの少なくとも 2つの周 波数に対して行う。 これにより、 調整回路 182は、 目標回路 1 0の特性を検出 することができる。

次に、 調整回路 182は、 クロック CLKの周波数に対して周波数—電圧変換 回路 2 aから出力される電圧 I V _{d d}が、 目標回路 1 0がその周波数で動作可能 な最小電圧にほぼ一致するように、 周波数—電圧変換回路 2 1 aの入出力特性の 傾きおよびオフセット量を調整する。 周波数—電圧変換回路 2 1 aの入出力特性 の傾きおよびオフセット量を調整する方法は、 図 2 5を参照して説明した方法と 同様である。

あるいは、 調整回路 1 8 2は、 周波数一電圧変換回路 2 1 aの入出力特性の傾 きおよびオフセット量を実施の形態 1に記載されるように遅延回路に含まれる遅 延ュニッ卜の段数を調整することによって調整するようにしてもよい。 さらに、 調整回路 1 8 2は、 入力パルス信号 P 1のパルス幅 P wを調整することと、 遅延 回路に含まれる遅延ュニットの段 を調整することとを併用してもよい。

以上、 本発明の好ましい実施の形態を説明した。 し力、し、 上述した実施の形態 は本発明の範囲を限定することを意図するものではない。 当業者であれば、 上述 した実施の形態に対して修正および変更を行い得ることを理解するだろう。 その ような修正および変更もまた 発明の $ESIに宫まれると解釈されるべきである。 産業上の利用可能性

本発明の周波数一電圧変換回路によれば、 目標回路の特性に適応するように周 波数—電圧変換回路の入出力特性を調整することができる。 これにより、 任意の 目標回路に対して適切な電圧を供給することが可能となる。

本発明の周波数一電圧変換回路を含むシステムによれば、 目標回路が正常に動 作するために必要な最小の動作電圧を供給することができる。 これにより、 消費 電力が低減される。

本発明の周波数—電圧変換回路の入出力特性を調整する方法および装置によれ ば、 目標回路の特性に適応するように周波数一電圧変換回路の入出力特性を調整 することができる。 これにより、 任意の目標回路に対して適切な電圧を供給する ことが可能となる。 本発明の遅延量判定回路によれば、 簡単な構成により実際の遅延量が所望の遅 延量より大きいか否かが判定できる。 このような遅延量判定回路は、 周波数ー電 圧変換回路における使用に適している。

Claims

請求の範囲

1 . クロックを入力として受け取り、 前記クロックの周波数に応じた電圧を出力 として提供する周波数—電圧変換回路であって、

前記周波数—電圧変換回路の入出力特性が与えられた入出力特性にほぼ一致す るように調整可能である、 周波数一電圧変換回路。

2 . 前記周波数 -電圧変換回路は、 前記周波数 -電圧変換回路の入出力特性の傾 きおよびオフセット量が調整可能であるように構成されている、 請求項 1に記載 の周波数 -電圧変換回路。

3 . クロックの周波数に応じた目標遅延量を表すパルス幅を有する入力パルス信 号を生成する入カノ、'ノレス信号生成回路と、

前記入力パルス信号を遅延させる遅延回路であって、 前記入力パルス信号を遅 延させることによって得られるパルス信号を出力パルス信号として出力する遅延 回路と、

前記入力パルス信号に対する前記出力パルス信号の遅延量に基づいて、 前記目 標遅延量に対応する電圧を出力し、 前記電圧を前記遅延回路に供給する遅延量 - 電圧変換回路と

を備え、 前記遅延回路は前記遅延量一電圧変換回路から出力される前記電圧に 応じて前記入力パルス信号を遅延させる、 周波数—電圧変換回路。

4 . 前記入力パルス信号生成回路は、 前記入力パルス信号を間欠的に生成する、 請求項 3に記載の周波数 -電圧変換回路。

5 . 前記入力パルス信号が間欠的に生成される周期は可変である、 請求項 4に記 載の周波数 _電圧変換回路。

6 . 前記入力パルス信号生成回路は、 特定のモー ドにおいて前記入力パルス信号 の生成を停止する、 請求項 3に記載の周波数一電圧変換回路。

7 . 前記遅延回路は、 前記遅延回路の遅延時間 -電源電圧特性が調整可能である ように構成されている、 請求項 3に記載の周波数一電圧変換回路。

8 . 前記遅延回路は、 前記遅延回路の遅延時間-電源電圧特性の傾きおよびオフ セッ ト量が調整可能であるように構成されている、 請求項 3に記載の周波数ー電 圧変換回路。

9 . 前記遅延回路は、 前記遅延量一電圧変換回路から出力される前記電圧に応じ て動作する第 1遅延プロックを含んでおり、 前記第 1遅延プロックは、 複数の第 1遅延ュニッ トを含んでおり、 前記複数の第 1遅延ュニッ 卜のうち前記入力パル ス信号が通過する第 1 JS延ュニ 7 トの段数は、 笫 1遅延制御信弓に応じて調整さ れる、 請求項 3に記載の周波数一電圧変換回路。

1 0 . 前記遅延回路は、 所定の固定電圧に応じて動作する第 2遅延ブロックをさ らに含んでおり、 前記第 2遅延ブロックは、 複数の第 2遅延ュニッ トを含んでお り、 前記複数の第 2遅延ュニッ 卜のうち前記入力パルス信号が通過する第 2遅延 ュニッ 卜の段数は、 第 2遅延制御信号に応じて調整される、 請求項 9に記載の周 波数一電圧変換回路。

1 1 . 前記入力パルス信号のパルス幅は、 前記クロックの周波数の関数として決 定される、 請求項 3に記載の周波数 -電圧変換回路。

1 2 . 前記関数は、 P w - a Z f + によって表され、 ここで、 P wは前記入力 パルス信号のパルス幅、 f は前記クロックの周波数、 α、 3は定数である、 請求 項 1 1に記載の周波数一電圧変換回路。

1 3 . 前記遅延量一電圧変換回路は、 前記入力パルス侰号に対する前記出力パル ス信号の遅延量が前記目標遅延量より大きい場合には出力電圧を高くし、 前記入 力パルス信号に対する前記出力パルス信号の遅延量が前記目標遅延量より小さい 場合には前記出力電圧を低くするように、 前記出力電圧をフィ一ドノヾック制御す る、 請求項 3に記載の周波数一電圧変換回路。

1 4 . 前記遅延量—電圧変換回路は、

前記入カノ、'ルス信号に対する前記出力パルス信号の遅延量が前記目標遅延量よ り大きし、か否かを判定し、 判定結果を示す判定信号を出力する判定回路と、 前記判定信号に応じて複数の電圧のうち 1つを選択的に出力する 圧選択回路 と

を備えている、 請求項 3に記載の周波数一電圧変換回路。

1 5 . 前記電圧選択回路は、

前記複数の電圧うち選択すべき 1つの電圧を特定するデータを前記判定信号に 対応する方向にシフ卜する双方向シフト制御回路と、

前記データに基づいて、 前記複数の電圧のうち 1つを選択するスィツチ回路と を備えている、 請求項 1 4に記載の周波数一電圧変換回路。

1 6 . 前記電圧選択回路は、 前記複数の電圧のうち最も高い電圧を初期出力電圧 として出力する、 請求項 1 4に記載の周波数—篦圧変換回路。

1 7 . 前記電圧選択回路は、 抵抗を含んでおり、 前記抵抗の一端は高電位に接続 され、 前記抵抗の他端は低電位に接銃され、 前記複数の電圧は、 前記抵抗を分割 することによって得られる、 請求項 1 4に記載の周波数-電圧変換回路。

1 8 . 前記電圧選択回路は、 前記抵抗に直列に接続されたスィッチをさらに備え ており、 前記スィッチは特定のモードにおいてオフにされる、 請求項 1 7に記載 の周波数一電圧変換回路。

1 9 . 前記双方向シフト制御回路は、 複数の段のュニッ トを含んでおり、 前記複 数の段のュニッ 卜のそれぞれは、 前記データを格納するメモリ回路と 2入力 1出 力セレクタとを含んでおり、

前記復数の段のュニッ トのうち特定の段のュニッ 卜に含まれる前記セレクタの 出力は、 前記特定の段のュニッ 卜に含まれる前記メモリ回路に接続されており、 前記複数の段のュニッ トのうち特定の段のュニッ 卜に含まれる前記セレクタの 入力は、 前記特定の段のュニッ 卜の 1つ前の段のュニッ 卜に含まれる前記メモリ 回路と前記特定の段のュニッ 卜の 1つ後の段のュニッ 卜に含まれる前記メモリ回 路とに接続されており、

前記複数の段のュニッ 卜のそれぞれに含まれる前記セレクタは、 前記判定信号 によって制御される、 請求項 1 5に記載の周波数—電圧変換回路。

2 0 . 前記双方向シフト制御手段は、

前記複数の段のュニッ トのうち最前段のュニッ トに含まれる前記メモリ回路に 格納される前記データが消去されることを防止する手段と、

前記複数の段のュニッ 卜のうち ¾後段のュニッ卜に含まれる前記メモリ回路に 格納される前記データが消去されることを防止する手段と をさらに備えている、 睛求項 1 9に記載の周波数一電圧変換回路。

2 1 . 前記遅延置一電圧変換回路は、 現在の出力電圧より 1つ前の出力電圧を記 憶する手段をさらに備えており、

前記遅延量—電圧変換回路は、 前記現在の出力電圧を第 1の出力電圧として出 力し、 前記現在の出力電圧と前記 1つ前の出力電圧のうちの一方を第 2の出力電 圧として出力し、 前記第 1の出力電圧は、 前記遅延回路に供袷される、 請求項 3 に記載の周波数—電圧変換回路。

2 2 . 前記遅延量—電圧変換回路は、 初期出力電圧を記憶する手段をさらに備え ており、

前記遅延量一電圧変換回路は、 現在の出力電圧を第 1の出力電圧として出力し、 前記初期出力電圧を第 2の出力踅圧として出力し、 前記第 1の出力電圧は、 前記 遅延回路に供給され、

前記初期出力電圧は、 前記現在の出力鼇圧が上昇した場合に前記現在の出力電 圧に更新される、 請求項 3に記載の周波数—電圧変換回路。

2 3 . 目標遅延量を表すパルス幅を有する入力パルス信号を生成する入力パルス 信号生成回路と、

前記入力パルス信号を遅延させる遅延回路であって、 前記入力パルス信号を遅 延させることによって得られるパルス信号を出力パルス信号として出力する遅延 回路と、

前記入力パルス信号に対する前記出力パルス信号の遅延量が前記目標遅延量よ り大きいか否かを判定し、 判定結果を示す判定信号を出力する判定回路と

を備えた遅延量判定回路。

2 4 . 前記入力パルス信号のパルス幅は、 可変に調整可能である、 請求項 2 3に 記載の遅延量判定回路。

2 5 . 前記判定回路は、 前記入力パルス信号をクロック入力とし、 前記出力パル ス信号をデータ入力とするデータラッチ回路を含んでおり、 前記データラッチ回 路の出力は、 前記判定信号として出力される、 請求項 2 3に記載の遅延量判定回 路。

2 6 . クロックに従って動作する目標回路と、 前記クロックの周波数に応じて前 記目標回路が動作可能な最小電圧を前記目標回路に供給するパワーマネジメント 回路とを備えたシステムであって、

前記パワーマネジメン卜回路は、 請求項 1〜2 2に記載の周波数一電圧変換回 路を備えており、

前記パワーマネ一ジメント回路は、 前記周波数一電圧変换回路から出力される 前記電圧を前記最小電圧として前記目標回路に供給する、 システム。 -

2 7 . 前記システムは、 単一の半導体チップ上に形成される、 請求項 2 6に記載 のシステム。

2 8 . 前記パワーマネジメント回路は、 与えられた電源電圧を前記周波数 --電圧 変換回路から出力される前記電圧に変換する電圧変換手段をさらに備えており、 前記ハ°ヮ一マネジメント回路は、 前記電圧変換手段の出力を前記最小電圧として 前記目標回路に供給する、 請求項 2 6に記載のシステム。

2 9 . クロックに従って動作する目標回路と、 前記クロックを入力として受け取 り、 前記ク口ックの周波数に応じた電圧を前記目標回路の動作電圧として提供す る周波数—電圧変換回路とを備えたシステムであって、

前記周波数一電圧変換回路から出力される前記電圧が、 前記目標回路が前記ク 口ックの周波数で動作可能な最小電圧にほぼ一致するように、 前記周波数—電圧 変換回路の入出力特性が調整可能であることを特徴とするシステム。

3 0 . 前記目標回路は、 複数の異なる遅延時間 -電源電圧特性を有しており、 前 記周波数一電圧変換回路の入出力特性は、 前記複数の異なる遅延時間 -電源電圧 特性を合成することによって得られる遅延時間一電源電圧特性に基づ t、て調整さ れる、 請求項 2 9に記載のシステム。

3 1 . 前記周波数 -電圧変換回路は、 前記複数の異なる遅延時間 -電源電圧特性 に対応する複数の遅延回路を有しており、 前記複数の遅延回路のそれぞれは、 遅 延時間一電源電圧特性が調整可能であるように構成されている、 請求項 3 0に記 載のシステム。

3 2 . 前記周波数-電圧変換回路は、 前記周波数 -電圧変換回路の入出力特性の 傾きおよびオフセット量が調整可能であるように構成されている、 請求項 2 9に 記載のシステム。

3 3 . クロックに従って動作する目標回路と、 前記クロックを入力として受け取 り、 前記ク口ックの周波数に応じた電圧を前記目標回路の動作電圧として提供す る周波数一電圧変換回路とを備えたシステムにおいて、 前記周波数—電圧変換回 路の入出力特性を調整する方法であつて、

前記ク口ックの複数の周波数のそれぞれに対して測定された前記目標回路の動 作電圧に基づいて、 前記周波数 -電圧変換回路の前記入出力特性の傾きを調整す るステップと、

51 差替え用紙 （規則 26) 前記目標回路が前記クロックの所定の周波数範囲にお 、て動作可能となるよう に、 前記周波数—電圧変換回路の前記入出力特性のオフセット量を調整するステ ップと

を包含する方法。

3 4. 前記周波数一電圧変換回路は、 クロックの周波数に応じた目標遅延量を表 す/ ルス幅を有する入力/、"ルス信号を生成する入カノ、。ルス信号生成回路と、 前記 入力パルス信号を遅延させる遅延回路であって、 前記入力パルス信号を遅延させ ることによって得られるパルス信号を出力パルス信号として出力する遅延回路と、 前記入力パルス佶号に対する前記出力パルス信号の遅延量に基づいて、 前記目標 遅延量に対応する電圧を出力し、 前記電圧を前記遅延回路に供給する遅延 ¾- ¾ 圧変換回路とを備えており、 前記遅延回路は前記遅延量一電圧変換回路から出力 される前記電圧に応じて前記入カノ、"ルス信号を遅延させ、

前記周波数 -電圧変換回路の入出力特性の傾きは、 前記遅延回路の遅延時間一 電源電圧特性の傾きを調整することによつて調整され、

前記周波数一電圧変換回路の入出力特性のオフセッ卜量は、 前記遅延回路の遅 延時間一電源電圧特性のオフセット量を調整することによって調整される、， 請求 項 3 3に記載の方法。

3 5 . 前記遅延回路は、 前記遅延量一電圧変換回路から出力される前記電圧に応 じて動作する第 1遅延プロックと所定の固定電圧に応じて動作する第 2遅延プロ ックとを含んでおり、 前記第 1遅延プロックは、 複数の第 1遅延ュニットを含ん でおり、 前記第 2遅延プロックは、 複数の第 2遅延ュニッ 卜を含んでおり、 前記遅延回路の遅延時間一電源電圧特性の傾きは、 前記複数の第 1遅延ュニッ 卜のうち前記入カノ、'ルス信号が通過する第 1遅延ュニッ卜の段数を調整すること によって調整され、 前記遅延回路の遅延時間一電源電圧特性のオフセッ ト量は、 前記複数の第 2遅 延ュニッ トのうち前記入力パルス信号が通過する第 2遅延ュニッ 卜の段数を調整 することによって調整される、 請求項 3 4に記載の方法。

5 3 6 . 前記周波数—電圧変換回路は、 クロックの周波数に応じた目標遅延量を表 すパルス幅を有する入力パルス信号を生成する入力パルス信号生成回路と、 前記 入力パルス信号を遅延させる遅延回路であって、 前記入力パルス信号を遅延させ ることによって得られるパルス信号を出力パルス信号として出力する遅延回路と、 前記入力パルス信号に対する前記出力パルス信号の遅延量に基づいて、 前記目標U 遝延量に対応する電圧を出力し、 前記電圧を前記遅延回路に供給する遅延量ー電 圧変換回路とを備えており、 前記遅延回路は前記遅延量 -電圧変換回路から出力 される前記電圧に応じて前記入力パルス信号を遅延させ、

前記周波数一電圧変換回路の入出力特性の傾きおよびオフセッ ト量は、 前記ク 口ックの周波数の関数として前記入力パルス信号のパルス幅を調整することによ5 つて調整される、 請求項 3 3に記載の方法。

3 7 . 前記関数は、 P w = a Z f + ;9によって表され、 ここで、 P wは前記入力 パルス信号のパルス幅、 f は前記クロックの周波数、 な、 は定数であり、 前記周波数一電圧変換回路の入出力特性の傾きは、 前記定数 αの値を調整する0 ことによって調整され、

前記周波数一電圧変換回路の入出力特性のオフセッ ト量は、 前記定数 の値を 調整することによって調整される、 請求項 3 6に記載の方法。

3 8 . クロックに従って動作する目標回路と、 前記クロックを入力として受け取5 り、 前記クロックの周波数に応じた電圧を前記目標回路の動作電圧として提供す る周波数一 ¾圧変換回路とを備えたシステムにおいて、 前記周波数—電圧変換回 路の入出力関係を自動調整する装置であつて、

前記動作電圧と前記ク口ックの周波数との関係において、 前記目標回路が正常 に動作するか否かを判定する自己診断手段と、

前記自己診断手段による判定結果に基づいて、 前記周波数一電圧変換回路の入 出力関係を調整する調整手段と

を備えた装置。

3 9. 前記自己診断手段は、

前記目標回路の最長遅延ノ スを実現する入力べクタに対して前記目標回路を動 作させる動作手段と、

前記入力べクタに対する前記目標回路の出力と、 前記入力べクタに対する所定 の期待値とを照合する照合手段と

を備えている、 請求項 3 8に記載の装 S。

4 0 . 前記調整手段は、

前記周波数一 圧変換回路の入出力特性の傾きを調整する手段と、

前記周波数一電圧変換回路の入出力特性のオフセット量を調整する手段と を備えている、 請求項 3 8に記載の装篋。

4 1 . 前記システムと前記装置とは、 単一の半導体チップ上に形成される、 請求 項 3 8に記載の装置。