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WO1998005037A1 - Dispositif memoire a semi-conducteur - Google Patents

Dispositif memoire a semi-conducteur Download PDF

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WO1998005037A1
WO1998005037A1 PCT/JP1996/002137 JP9602137W WO9805037A1 WO 1998005037 A1 WO1998005037 A1 WO 1998005037A1 JP 9602137 W JP9602137 W JP 9602137W WO 9805037 A1 WO9805037 A1 WO 9805037A1
Authority
WO
WIPO (PCT)
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output
test mode
memory device
semiconductor memory
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP1996/002137
Other languages
English (en)
French (fr)
Inventor
Hiroshi Akamatsu
Masanori Hayashikoshi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Priority to PCT/JP1996/002137 priority patent/WO1998005037A1/ja
Publication of WO1998005037A1 publication Critical patent/WO1998005037A1/ja
Priority to US09/238,916 priority patent/US6304503B1/en
Anticipated expiration legal-status Critical
Priority to US09/968,899 priority patent/US6483761B2/en
Ceased legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders

Definitions

  • the present invention relates to a semiconductor memory device.
  • -It relates to a semiconductor memory device having a circuit for evaluating noise characteristics at the time of evening output.
  • FIG. 11 shows a circuit configuration of output buffers 13 and 15 in a conventional semiconductor memory device
  • FIG. 12 shows a concept of a pattern layout of the output buffer.
  • this output buffer is generated when the activated high (H) level output control signal 0 is input to the NAND circuits 4 and 6. , Activated 0
  • the drains of the N-channel M ⁇ S transistors TN 1 included in the respective output buffers 11, 13, and 15 are as shown in FIG. Since both are connected to one Vcc wiring 1, so-called multi-bit products having many input / output terminals 2 do not generate power supply voltage Vcc during data output.
  • Vcc voltage supply voltage
  • An object of the present invention is to provide a semiconductor memory device capable of evaluating a noise characteristic generated at the time of data output.
  • An object of the present invention is a semiconductor memory device having a normal operation mode and a test mode, wherein a plurality of output buffers and one of the plurality of output buffers in the test mode are provided. This is attained by providing a semiconductor memory device having a selecting means for selecting and activating at least one output buffer.
  • the main advantage of the present invention is that, in the test mode, only the output buffer out of a plurality of output buffers is selectively activated. To be able to examine the input / output pin dependency of noise generated during output ⁇ o
  • FIG. 1 is a diagram showing the concept of the best mode for carrying out the present invention
  • FIG. 2 is a timing chart showing the operation of the semiconductor memory device shown in FIG. 1,
  • FIG. 3 is a configuration diagram of a semiconductor memory device according to Embodiment 1 of the present invention.
  • FIG. 4 is a timing diagram showing the operation of the semiconductor memory device shown in FIG. 3,
  • FIG. 5 is a configuration diagram of a semiconductor memory device according to Embodiment 2 of the present invention.
  • FIG. 6 is a timing chart showing the operation of the semiconductor memory device shown in FIG. 5,
  • FIG. 7 is a circuit configuration diagram of the output buffer shown in FIG. 5
  • FIG. 8 is a sunset diagram showing an operation of the output buffer shown in FIG. 7,
  • FIG. 9 is a configuration diagram of a semiconductor memory device according to Embodiment 3 of the present invention.
  • FIG. 10 is a timing diagram showing the operation of the semiconductor memory device shown in FIG. 9,
  • Fig. 11 shows the configuration of the output buffer in a conventional semiconductor memory device.
  • FIG. 12 is a pattern layout diagram of an output buffer in a conventional semiconductor memory device.
  • the special test mode is set. Circuit 2 of 2
  • FIG. 3 shows a specific configuration of the semiconductor memory device according to Embodiment 1 of the present invention.
  • the semiconductor memory device is connected to a special test mode control circuit 30 including input terminals 16 to 21 and a special test mode control circuit 30.
  • the operation I 0 judgment circuit 32 which is connected to the operation IZ ⁇ judgment circuit 32, 1 ⁇ 031 ⁇ 013 ⁇ 4 circuits 24, 26, 28, and CM ⁇ SN ⁇ R circuits 24, 26 , 2 8 output terminals respectively
  • the output buffers 11, 13, and I 5, which are connected one to one, and the I / O terminals 2, which are connected to each of the output buffers 11, 13, and 15, are connected to each other. Prepare.
  • D i (i 21 to! 1) is an operation I / O determination signal 32
  • 2 is an output signal.
  • the roll signal, ⁇ 3, indicates the special test mode entry signal.
  • the special test mode entry period in FIG. 4 and subsequent figures refers to a period from the time when the semiconductor memory device switches from the normal operation mode to the special test mode to time T.
  • the special test mode entry signal ⁇ 3 output from the special test mode control circuit 30 is at the L level as shown in Fig. 4 (h).
  • Data can be output from IZ 0 pin 2
  • the write enable signal / W and the column address signal input to the special test mode control circuit 30 are shown in FIGS. Lobe signal / CAS power, Similarly, the low-level strobe signal // RAS input to the special test mode control circuit 30 is activated to L level before being activated to L level (hereinafter referred to as “ WCBR j), and the semiconductor memory device enters a special test mode, in which a special test mode control circuit 3 as shown in FIG.
  • the operation IZO judgment circuit 32 outputs the arbitrary output signal Di.
  • the CM 0 SN 0 R circuit that captures the H level output signal D i always outputs the L level output enable signal D i 0
  • the output buffer that receives the L-level output enable signal Di 0 is output disabled. Become.
  • the earthenware pots by shown in FIG. 4 (f), also referred to as the input level of the add-less signal A i is V, and H m beta x by well under high level (hereinafter ⁇ 0 V er V cc " If it is detected that In this case, the H level signal ai is output to the operation IZ ⁇ decision circuit 32 as shown in FIG. 4 (g).
  • the operation I / N determination circuit 32 determines the output buffer to be operated from the combination of the signals ai having the H level in this way, and sets only the corresponding output signal D i to the L level. First, as shown in FIG. 4 (i), the other output signal D j (j ⁇ i) is set to the H level.
  • the signal ai is set to the L level.
  • the semiconductor memory device of the first embodiment of the present invention when the semiconductor memory device enters the special test mode, the address signal A i input to the input terminals 19 to 21 is changed. It has a configuration that can change the IZ 0 pin 2 that operates in the special test mode depending on the combination of input levels, so that data can be output from any IZ 0 pin 2 and the data can be output. This has the effect that the dependence of the noise characteristics on the I / ⁇ terminal can be investigated.
  • the semiconductor memory device according to the second embodiment of the present invention has a normal operation mode and a special test mode similarly to the semiconductor memory device according to the first embodiment, and is shown in FIG. like,
  • the level of the special test mode shown in FIG. Since the re-signal ⁇ 3 is input, the operation I0 judgment circuit 34 does not operate, and all the output signals Di (i 1 to n) are at the L level. Therefore, the overnight output is controlled by the output control signal ⁇ 2, and when the output control signal ⁇ 2 is activated to the L level, all the output buffers 36 are activated. When activated, data is output from all 1 0 terminals 2 at the same time.
  • the control circuit (not shown) similar to the special test mode control circuit 30 shown in FIG.
  • the H level special test mode entry signal ⁇ 3 is input to the IZ0 half IJ constant circuit 34 so that the IZO determination circuit 34 operates.
  • the operation I0 determination circuit 34 is a special test mode. — Detects the level of the signal that is input to the IZ ⁇ terminal 2 when entering the mode and selects the IZO terminal 2 that outputs data. For example, during WCBR, the terminal is manually operated by the I ⁇ terminal 2! When only ZO i is at the H level and all other I / OSIZ 0 n are at the L level, the operation 1 L level output signal D i from the Z ⁇ decision circuit 34 and Fig. 6 (g) The H level output signal D j (j i) shown in FIG. 6 is output, and only the data IZ ⁇ i shown in FIG. 6 (h) is output from the IZO terminal 2. In this case, it is needless to say that it is possible to output the data simultaneously from arbitrary I / O terminals 2 in the same manner.
  • the IZ operated in the special test mode depends on the level of the data input to the I / O pin 2 when the special test mode is entered. 0 Terminal 2 can be selected. Therefore, there is an effect that the dependency of the noise characteristic at the time of data output on the I-no terminal can be examined.
  • this output buffer 36 is composed of CMOS NAND circuits 4 and 6, 08 ⁇ 8 inverters 7, 8, and 9, a booster circuit 5, and an NMOS transistor.
  • the output node N is a force not shown in the figure. Connected to the same I / O terminal.
  • the signal 04 output from the operation I / 0 determination circuit 34 is always kept at the H (boost) level. Therefore, in this case, since the NMOS transistors TN9 and TN10 are turned on, the output buffer 36 has two output stages consisting of the NMOS transistors TN3 to TN6. It consists of.
  • the signal ⁇ 5 output from the operation I0 determination circuit 34 becomes the H (boost) level together with the signal ⁇ 4. Therefore, the NMOS transistors TN I 1 and TN 12 are turned on, and the output buffer 36 is composed of three output stages consisting of the NMOS transistors TN 3 to TN 8. As a result, the size of the so-called output transistor increases.
  • the output buffer 36 consists of a single output stage consisting of NM0S transistors TN3 and TN4. However, the size of the output transition is down.
  • control of signals ⁇ 4 and ⁇ 5 is input to I / 0 terminal 2 when entering the special test mode. It does this by detecting the level of data that For example, as shown in FIG. 8 (g), if the input level of the data IZ0i is H when entering the special test mode, this is set to H, and FIG. The level of symbol 05 shown in i) is changed to ⁇ , and the size of the output transistor in the special test mode is changed. As a result, the current flow at the time of data output can be changed.
  • an arbitrary I / O terminal is selectively operated in the special test mode, and at the same time, the size of the output transistor is changed. This has the effect that the ⁇ ⁇ terminal dependency and the output current dependency in the noise characteristics at the time of data output can be examined.
  • the semiconductor memory device according to the third embodiment of the present invention has the same configuration as the semiconductor memory device according to the first embodiment shown in FIG. And V
  • V BB means the substrate voltage.
  • the VBBD, VBBS is a signal generated by the special test Bok mode control circuit 3 0, respectively, increase the ability of the V BB generating circuit 3 8 (the level of the substrate voltage V BB deep), lowering the capacity ( This is a control signal supplied to reduce the level of the substrate voltage VB.
  • the special test mode entry signal ⁇ 3 is at the L level, and the I / O determination circuit 3 2 operates. do not do.
  • the lower address strobe signal ZRAS, the column address strobe signal CAS, and the write enable signal ZW are input to the special test mode control circuit 30 at the timing of WCBR. The resulting special test mode is explained.
  • control signal VBBD changes from the L level to the H level as shown in FIG. 10 (g), and the control signal VBBD changes from the L level to the H level as shown in FIG. 10 (h).
  • the level of the substrate voltage VBB decreases (deepens).
  • the semiconductor memory device is capable of selectively operating any IZO pin 2 and changing the level of the substrate voltage V at the same time.
  • the noise characteristics at the time of data output change as the amount of current at the time of output changes. From this, the characteristics of the output transistors constituting the output buffers 11, 13, and 15 are changed by changing the level of the substrate voltage V BB at the time of data output. To change the amount of current at the time of output. For example, by lowering the level of the substrate voltage V BB and increasing the substrate effect, the amount of current flowing through the output transistor decreases, and the noise during data output can be reduced.

Landscapes

  • Dram (AREA)
  • Tests Of Electronic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Description

明細書
発明の名称
半導体記憶装置
技術分野
本発 Iリ jは、 半導体記憶装置に関 し、 さ らに詳し く は、 デ
―夕出力時のノ イズ特性を評価するための回路を有する半 導体記憶装置に関する ものである。
背景技術
1 1 図は、 従来の半導体記憶装置における出力バッ フ ァ 1 し 1 3 , 1 5 の回路構成を示し、 第 1 2図は、 その 出カノくッ フ ァのパター ン レイァゥ 卜の概念を示す図である。 第 1 1 図に示されるように、 この出力バッ フ ァ は、 N A N D回路 4 , 6 に活性化されたハイ （ H ) レベルの出力コ ン 卜 ロール信号 0が入力されるこ とによ って、 活性化され る0
そ して、 第 1 2図に示されるよ うな入出力端子 2 を複数 有する半導体記憶装置においては、 通常動作時にはすベて の出カバッ フ ァが活性化され、 すべての入出力端子 2から データが出力される。
こ こで、 それぞれの出力バッ フ ァ 1 1 , 1 3 , 1 5 に含 まれる Nチャ ネル M〇 S ト ラ ン ジスタ T N 1 の ドレイ ンは、 第 1 2 図に示されるよ う に、 と もに 1 本の V c c配線 1 に 接続されるため、 入出力端子 2 を多数有するいわゆる多 ビ ッ 卜品においては、 データ出力時に電源電圧 V c c に生ず る ノ イ ズが大き く なる とレ、う問題がある。 したがって、 こ のノ イ ズの影響を最小限に抑える必要がある力 、 その場合 どの入出力端子からデータを出力 した場合にノ ィ ズが発生 しゃすいかを調べなければならない。 しかしながら、 従来 の半導体記憶装置においては、 デ一夕出力時のノ イズの入 出力端子依存性を調べるための回路は有していない。
発明の開示
本発明は、 データ出力時に生ずる ノ ィズ特性を評価する こ とのできる半導体記憶装置を提供するこ とを目的とする ものである。
本発明の目的は、 通常動作モー ドとテス トモ— ドを有す る半導体記憶装置であって、 複数の出力バッ フ ァ と、 上記 テス 卜モー ド時には上記複数の出カバッ フ ァのう ち少な く と も 1 つの出力バッ フ ァを選択して活性化させる選択手段 とを備える半導体記憶装置を提供するこ とによって達成さ れる。
そ して、 本発明の主たる利点は、 テス トモー ド時におい て、 複数の出力バッ フ ァのう ちある出力バッ フ ァのみを選 択的に活性化させるこ と とするため、 デ一夕出力時に生ず る ノ イ ズの入出力端子依存性を調べるこ とができるこ とに め Ο o
図而の簡 な説明
1 図は本発明を実施するための最良の態様の溉念を示 す図、 第 2図は第 1 図に示される半導体記憶装置の動作を示す タイ ミ ング図、
第 3図は本発明の実施の形態 1 に係る半導体記憶装置の 構成図、
第 4 図は第 3図に示される半導体記憶装置の動作を示す タイ ミ ン グ図、
5 図は本発明の実施の形態 2 に係る半導体記憶装置の 構成図、
第 6 図は第 5図に示される半導体記憶装置の動作を示す タイ ミ ング図、
第 7 図は第 5図に示される出力バッ フ ァの回路構成図、 第 8 図は第 7図に示される出力バッ フ ァの動作を示す夕 ィ ミ ング図、
第 9 図は本発明の実施の形態 3 に係る半導体記憶装置の 構成図、
1 0 図は第 9 図に示される半導体記憶装置の動作を示 すタイ ミ ング図、
第 1 1 図は従来の半導体記憶装置における出力バッ フ ァ の構成.図、
第 1 2図は従来の半導体記憶装置における出力バッ フ ァ のパター ン レ イァゥ 卜図である。
発明を実施するための最良の態様
以下、 本 ¾叨に係る半導体記憶装置を、 図而を参照して 詳迚する。 なお、 図中同一符号は同一または相当部分を示 す。
[実施の形態 1 ]
第 1 図を参照する と、 本発明による半導体記憶装置の概 念は、 人出力端子 1 6〜 2 0 を備える特殊テス トモー ド回 路 2 2 と、 特殊テス トモー ド回路 2 2 に接続される C M〇 S N O R回路 2 4 , 2 6 , 2 8 と、 C M O S N O R回路 2 4 , 2 6 , 2 8 の出力端に接続される出力バッ フ ァ 1 し 1 3 , 1 5 と、 出力バッ フ ァ 1 1 , 1 3 , 1 5 に接続され る 1 Z 0端子 2 とによって説明でき、 D i ( i = 1 〜 n ) は特殊テス 卜モー ド回路 2 2の出力信号、 D i 0 ( i = 1 〜！ l ) は出カイ ネーブル信号、 ø 2は出力コ ン ト ロール信 号を示す。
以下第 2図のタイ ミ ング図を参照して第 1 図に示された 半導体記憶装置の動作について説明する。 通常動作時は、 第 2図 （ e ) に示されるよう に、 出力信号 D i ( i = l 〜 n ) は G N D レベル （以下 「 L レベル」 と もいう。 ） に保 持される。 したがって、 通常動作時は、 C M O S N O R回 路 2 4 , 2 6 , 2 8 に第 2図 （ d ) に示される L レベルの 活性化された出力コ ン ト ロール信号 φ 2が入力された場合 に （通常の リ ー ド時） 、 出力バッ フ ァ 1 し 1 3 , 1 5力く 活性化されすべての I Z〇端子 2 よ り データが出力される。 次に、 迎常動作とは異なり、 半導体記憶装置が自己の特 性を評価するためのモー ド （以下、 「特殊テス トモ— ド」 と も記す。 ） に入った場合、 特殊テス 卜モー ド回路 2 2の 出力信号 D i ( i = l〜n ) は、 第 2図 （ e ) に示される よう に、 L レベルから H レベルへと変化する。 この場合、 C M O S N O R回路 2 4 , 2 6 , 2 8からは、 第 2図 （ f ) に示されるよ う に、 必ず L レベルの出力イ ネ一ブル信 号 D i 0 ( i = l 〜n ) が出力され、 たとえ出力コ ン ト 口 ール信号 ø 2が L レベルに活性化された場合でも、 出カバ ッ フ ァ 1 し 1 3 , 1 5 は活性化されず、 第 2図 （ g ) に 示されるよ う に、 1 〇端子 2からデータが出力される こ とはない。 しかしこ こで、 特殊テス 卜モー ド時に出力信号 D i ( i 二 1 〜！ ) の中の任意の D i を L レベルに活性化 するこ とで、 対応する出力バッ フ ァ だけを活性化させ、 対 応する I Z 0端子 2だけからデータを出力させる こ とがで さる o
すなわち、 本発明は、 特殊テス 卜モー ドにおいて任意の 1 〇端子からだけデータを出力させるこ とができ、 デー 夕出力時のノ ィズ特性の I /0端子依存性を調べるこ とが でき る という効果がある。
第 3図は、 本発明の実施の形態 1 に係る半導体記憶装置 の具体的構成を示す。 第 3図に示されるよ う に、 この半導 体記憶装置は、 入力端子 1 6〜 2 1 を含む特殊テス ト モ— ド制御回路 3 0 と、 特殊テス 卜モー ド制御回路 3 0 に接続 される動作 I 0判定回路 3 2 と、 動作 I Z〇判定回路 3 2に接続されるじ 1^ 031^ 01¾回路 2 4 , 2 6， 2 8 と、 C M〇 S N〇 R回路 2 4 , 2 6 , 2 8の出力端のそれぞれ に 1 対 1 に接続される出力バッ フ ァ 1 1 , 1 3， I 5 と、 出力バ ッ フ ァ 1 1 , 1 3 , 1 5 のそれぞれに 1 対 に接続 される I / O端子 2 を備える。
こ こで、 D i 0 ( i = 1 〜！ 1 ) は出カイ ネーブル信号、 D i ( i 二 1 〜！ 1 ) は動作 I ノ 0判定回路 3 2の出力信号、 2 は出力コ ン ト ロール信号、 Φ 3 は特殊テス トモ一 ドエ ン 卜 リ信号を示す。
以下に、 この実施の形態 1 に係る半導体記憶装置の動作 を、 第 4 図のタイ ミ ング図を参照して説明する。 なお、 第 4 図以下の図において特殊テス トモー ドェン 卜 リ 期間とは、 半導体記憶装置が通常動作モー ドから特殊テス トモー ドに 切換わる ときから時刻 Tまでの期間をいう。
特殊テス 卜モー ド期間では、 第 4 図 （ h ) に示されるよ うに、 特殊テス 卜モー ド制御回路 3 0 から出力される特殊 テス トモー ドエン ト リ 信号 ø 3 は L レベルになる。 この場 合、 動作 I ノ〇判定回路 3 2 は動作せず、 第 4 図 （ i ) に 示されるよ う に、 出力信号 D i ( i = 1 〜！ 1 ) はすべて L レベルになる。 そ して、 出力信号 D i ( i = 1 〜 n ) がす ベて L レベルの場合は、 すべての出力バッ フ ァ i 1 ， 1 3 , 1 5 が活性化される こ とによ りすべての I Z 0端子 2から デ一夕が出力可能となる。
—方、 第 4 図 （ a ) , ( b ) . ( c ) に示されるよ う に、 特殊テス トモ一 ド制御回路 3 0 に入力されるライ 卜イ ネ一 ブル信号/ Wとコラムァ ドレスス 卜 ローブ信号/ C A S力く、 同 じ く 特殊テス トモ一 ド制御回路 3 0 に入力されるロウァ ド レスス 卜 ローブ信号/ / R A Sが L レべルに活性化される よ り前に、 L レベルに活性化される （以下 「 W C B R j と も記す。 ） と、 半導体記憶装置は特殊テス ト モー ドに入る。 こ の特殊テス ト モー ドでは、 第 4 図 （ h ) に示されるよ う に、 特殊テス トモー ド制御回路 3 0 か ら出力される特殊テ ス 卜モー ドエン 卜 リ信号 ø 3 は H レベルにな り、 動作 I Z 0判定回路 3 2 が動作する。 動作 I Z O判定回路 3 2 は任 意の出力信号 D i を L レベル力、ら H レベルにする。 こ こで、 H レベルの出力信号 D i を取込んだ C M 0 S N 0 R回路は、 必ず L レベルの出力イ ネ一ブル信号 D i 0 を出力するため、 L レベルの出カイ ネーブル信号 D i 0 を受取った出力バッ フ ァ は出力ディ スエーブルとなる。
したがって、 換言すれば、 L レベルを有する出力信号 D i に対応する I / 0端子 2からデ一夕が出力される。
次に、 特殊テス ト モ一 ド制御回路 3 0 および動作 I /〇 判定回路 3 2 、 活性化させる出カバッ フ ァを選択する方 法について説明する。
まず、 特殊テス トモー ド制御回路 3 0 は、 W C B R時の 入力端子 1 9〜 2 1 に入力されるア ド レ ス信号 A i ( i = 0 〜 n ) の入力 レベルを検知する。
そ して、 第 4 図 （ f ) に示されるよ う に、 ア ド レス信号 A i の入力 レベルが V , H m β x よ り十分高いレベル （以下 Γ 0 V e r V c c 」 と も記す。 ） であるこ とを検知した場 合には、 第 4図 （ g ) に示されるよ う に Hレ ベルの信号 a i を動作 I Z〇判定回路 3 2に出力する。 動作 Iノ〇判定 回路 3 2は、 このよ う にして Hレベルを有する信号 a i の 組合せから動作させる出力バ ッ フ ァを決定し、 対応する出 力信号 D i のみを L レベルにする と と もに、 第 4図 （ i ) に示されるよ うに、 他の出力信号 D j ( j ≠ i ) を Hレべ ルとする。 なお、 ア ド レ ス信号 A i の入力 レベルが〇 V e r V c c よ り低い場合は、 信号 a i は Lレベルとされる。 以上のよ う に、 本発明の実施の形態 1 に係る半導体記憶 装置によれば、 特殊テス トモ一 ドに入つたときに入力端子 1 9〜 2 1 に入力されるァ ド レス信号 A i の入力 レベルの 組合せによってその特殊テス 卜モー ド時に動作させる I Z 0端子 2を変えるこ とができる構成を有するので、 任意の I Z 0端子 2からデ一夕を出力させるこ とができ、 データ 出力時のノ イズ特性の I /〇端子依存性を調べるこ とがで き る という効果がある。
[実施の形態 2 ]
本発明の実施の形態 2に係る半導体記憶装 ¾は、 上記実 施の形態 1 に係る半導体記憶装置と同様に通常動作モー ド と特殊テス ト モー ドとを有し、 第 5図に示されるよ う に、
1 /0端子 2 と、 I //〇端子 2に接続される動作 I 0判 定回路 3 4 と、 動作 Iノ0判定回路 3 4に接続される CM O S N O R回路 2 4 , 2 6 , 2 8 と、 CMO S N O R回路
2 4 , 2 6 , 2 8のそれぞれに 1 対 1 に対応して接続され る出力バッ フ ァ 3 6 とを備える。 なお、 第 5 図において、 ø 3 は特殊テス 卜モー ドエ ン ト リ信号、 D i ( i = 1 〜 n ) は動作 I Z 0判定回路 3 4 の出力信号、 ø 2 は出力コ ン ト ロール信号、 D i 0 ( i = 1 〜！ 1 ) は出力イ ネ一ブル 信号、 0 4 , 0 5 は出力用 ト ラ ン ジス タのサイズを変更す るための信号を示す。
以下において、 本発明の実施の形態 2 に係る半導体記憶 装置の動作を第 6 図のタイ ミ ング図を参照して説明する。
特殊テス ト モ一 ドに入る特殊テス ト モ一 ドエ ン ト リ 期間 では、 ffiH乍 I Z〇判定回路 3 4 へは第 6 図 （ f ) に示され る し レベルの特殊テス ト モ一 ドエン 卜 リ 信号 ø 3 が入力す るため、 動作 I 0判定回路 3 4 は動作せず、 その出力信 号 D i ( i = 1 〜 n ) はすべて L レベルとなる。 したがつ て、 デ一夕出力は、 出力コ ン ト ロール信号 ø 2で制御され、 出力コ ン 卜 ロール信号 ø 2が L レベルに活性化される と、 すべての出力バッ フ ァ 3 6 が活性化されてすベての 1 ノ 0 端子 2から同時にデータが出力される。
—方、 特殊テス ト モー ドに入った場合、 第 3図に示され た特殊テス 卜モー ド制御回路 3 0 と同様な制御回路 （図示 していない） から、 第 6 図 （ f ) に示されるよ うに、 H レ ベルの特殊テス 卜モー ドエ ン ト リ信号 ø 3が動作 I Z 0半 IJ 定回路 3 4 に入力され、 動作 I Z O判定回路 3 4 が動作す る o
そ して、 この動作 I 0判定回路 3 4 は、 特殊テス トモ — ドに入ったときの I Z〇端子 2に人力される信号の レべ ルを検知して、 データを出力する I ZO端子 2を選択する。 たとえば、 W C B R時に I 〇端子 2に人力されるデ一 夕 ！ ZO i のみが Hレベルで、 他のデ一夕 I /O S I Z 0 n はすべて Lレベルである場合は、 動作 1 Z〇判定回路 3 4から L レベルの出力信号 D i と第 6図 （ g ) に示され る Hレベルの出力信号 D j ( j ≠ i ) が出力され、 I ZO 端子 2からは、 第 6図 （ h ) に示されるデータ I Z◦ i の みが出力される。 なお、 この場合、 任意の複数の I / 0端 子 2から同時にデ一夕を出力するこ と も同 じよ う に考えら れる こ とは言う までもない。
以上のよ う に、 上記の半導体記憶装置によれば、 特殊テ ス トモー ドに入ったときに I / 0端子 2に入力するデータ のレベルによ って、 その特殊テス トモー ド時に動作させる I Z 0端子 2を選択するこ とができる。 したがって、 デー 夕出力時のノ イズ特性の Iノ〇端子依存性を調べるこ とが できる という効果がある。
またこ こで、 出力バッ フ ァ 3 6の具体的構成が第 7図に 示される。 第 7図に示されるよ う に、 この出力バッ フ ァ 3 6は、 CMO S NAND回路 4 , 6 と、 〇 ^08ィ ンバー 夕 7 , 8， 9 と、 昇圧回路 5 と、 NM O S ト ラ ン ジスタ T N 3〜TN 1 2 と、 電源ノ一 ド 1 と、 接地ノ ー ド 3 と、 出 カノ一 ド Nとを備え、 出カ ノ一 ド Nは図には表わされてい ない力 同 じ I / 0端子に接続されている。 次に、 この出力バッ フ ァのの動作を第 8図のタ イ ミ ング 図を参照して説明する。
特殊テス トモー ドエン ト リ期間においては、 第 8図 （ h ) に示されるよう に、 動作 I / 0判定回路 3 4から出力 される信号 0 4は常に H (昇圧） レベルに保たれる。 した がってこの場合には、 NMO S ト ラ ンジスタ TN 9， T N 1 0がオンするため、 出力バッ フ ァ 3 6は NMO S トラ ン ジス夕 T N 3〜T N 6 よりなる 2段の出力段で構成される。 一方、 特殊テス トモー ド時においては、 第 8図 （ i ) に 示される ように、 動作 I 0判定回路 3 4 から出力される 信号 ø 5が信号 ø 4 と と もに H (昇圧） レベルになるため、 さ らに NMO S ト ラ ンジスタ TN I 1 , TN 1 2がオン し、 出力バッ フ ァ 3 6は NMO S ト ラ ンジスタ TN 3〜TN 8 よ りなる 3段の出力段で構成されるこ とになって、 いわゆ る出力 ト ラ ンジスタのサイズがア ップするこ ととなる。
なお、 信号 ø 4が Lレベルになった場合は、 出力バッ フ ァ 3 6は N M 0 S 卜 ラ ンジス夕 T N 3 , T N 4 よ りなる 1 段の出力段で構成されるこ とにな り、 出力 卜 ラ ンジス夕の サイ ズはダウ ンする。
このよ う に、 特殊テス トモー ド時に、 動作 I Z〇判定回 路 3 2が出力する信号 ø 4 , 0 5を制御する こ とにより、 出力バッ フ ァ 3 6に含まれる出力 卜 ラ ンジス夕のサイズを 変える こ とができる。 こ こで、 信号 ø 4 , ø 5の制御は、 特殊テス トモ一 ドに入ったときに I /0端子 2に入力され るデータのレベルを検知するこ とによ り行な う。 たとえば、 第 8図 （ g ) に示されるよ う に、 特殊テス トモー ドに入る ときにデータ I Z 0 i の入力 レベルが Hであれば、 そのこ とを起 Hと して、 第 8図 （ i ) に示される ίί号 0 5の レべ ルが Ηに変えられ、 特殊テス トモー ド時の出カ ト ラ ンジス 夕のサイズが変化される。 これによ り、 データ出力時の電 流量を変化させる こ とができ る。
以上のよう に、 本発明の実施の形態 2に係る半導体記憶 装置によれば、 特殊テス トモー ド時に任意の I /0端子を 選択的に動作させる と同時に、 出力 ト ラ ンジスタのサイズ を変化させる こ とができ るので、 データ出力時のノ ィズ特 性における Ι ΖΟ端子依存性と、 出力電流依存性を調べる こ とができ る という効果がある。
[実施の形態 3 ]
本発明の実施の形態 3に係る半導体記憶装置は、 第 9図 に示されるよ う に、 第 3図に示される上記実施の形態 1 に 係る半導体記憶装置と同様な構成を有するが、 さ らに、 V
Β Β発生回路 3 8を備える点で相違する。 なお、 第 9図にお いて、 VBBは、 基板電圧を意味する。 また V B B D, V B B Sは特殊テス 卜モー ド制御回路 3 0で生成される信号で あり、 それぞれ、 V BB発生回路 3 8の能力を上げる （基板 電圧 V BBの レベルを深く する） 、 能力を下げる （基板電圧 V B。のレベルを浅く する） ために供給される制御信号であ
Ό o 次に、 この実施の形態 3 に係る半導体記憶装置の動作を 第 1 0 図に示されるタイ ミ ング図を参照して説明する。
まず、 特殊テス トモー ドエン ト リ 期間では、 第 1 0 図 ( f ) に示されるよ う に、 特殊テス 卜モー ドエン ト リ信号 ø 3 は L レベルであり動作 I ノ 0判定回路 3 2 は動作しな い。 また、 動作 I / 0判定回路 3 2 から出力される出力信 号 D i ( i = 1 〜 n ) はすべて L レベルとなる。 したがつ て、 通常動作時においては、 I Z O端子 2からのデ—夕出 力は出力コ ン 卜 ロール信号 ø 2でコ ン ト ロールされる。 次に、 ロウア ドレスス ト ローブ信号 Z R A S、 コラ厶ァ ドレスス ト ローブ信号 C A S、 ライ トイ ネ一ブル信号 Z Wが特殊テス トモ一 ド制御回路 3 0 に W C B Rのタイ ミ ン グで入力される こ とによって生ずる特殊テス トモ一 ドにつ いて説明する。
この特殊テス トモー ドにおける動作は、 上記実施の形態
1 に係る半導体記憶装置と同様であるが、 第 1 0 図 （ g ) に示されるよ う に、 制御信号 V B B Dが L レベルから H レ ベルになり、 第 1 0 図 （ h ) に示されるよう に、 基板電圧 V B Bの レベルが下がる （深く なる） こ と となる。
なお、 図示はしていないが、 特殊テス 卜モー ドに入った ときに制御信号 V B B Sを L レベルから H レベルに変化さ せ、 基板電圧 V B Bのレベルを上げる （浅く する） こ と も同 様に考えられる。
したがって、 本実施の形態 3 に係る半導体記憶装置は、 任意の I Z O端子 2 を選択的に動作させる と同時に基板電 圧 V の レベルを変化させる こ とのできる ものである。
デー夕出力時のノ ィ ズ特性は、 出力時の電流量が変化す れば、 それに伴い変わって しま う。 こ のこ とから、 デ一夕 出力時に基板電圧 V B Bの レベルを変化させるこ とによって. 出力バッ フ ァ 1 1 ， 1 3 ， 1 5 を構成する出カ ト ラ ン ジス 夕の特性を変化させ、 出力時の電流量を変化させる。 たと えば、 基板電圧 V B Bの レベルを下げ基板効果を大き く すれ ば、 出力 ト ラ ンジスタを流れる電流量は少な く な り、 デー 夕出力時のノ イズを小さ く する こ とができ る。
以上のよ うに、 本発明の実施の形態 3 に係る半導体記憶 装置は、 特殊テス トモー ド時に任意の 1 0端子 2 を選択 的に動作させる と同時に、 V B B発生回路 3 8 の能力を変化 させる搰成にしているので、 デ一夕出力時のノ イ ズ特性に おける I 0端子依存性と、 出力電流依存性を調べるこ と ができ る という効果がある。

Claims

請求の範囲
1 . 通常動作モー ドとテス ト モー ドを有する半導体記憶装 'のって、
複数の出力バッ フ ァ （ 1 1 , 1 3 , 1 5 ， 3 6 ) と、 前記テス 卜モー ド時には、 前記複数の出力バッ フ ァ のう ち少な く と も 1 つの出力バッ フ ァ を選択して活性化させる 選択手段 （ 2 2 , 3 2 , 3 4 ) とを備える半導体記憶装置。
2 . 前記選択手段 （ 2 2 , 3 2 ) は、 入力されるア ド レス 信号に応答して活性化させる出力バ ッ フ ァ を前記複数の出 力バ ッ フ ァ のう ちから選択する、 請求の範囲第 1 項に記載 の半導体記憶装置。
3 . 前記複数の出力バッ フ ァ （ 3 6 ) のそれぞれに 1 対 1 に接続される複数の入出力端子 （ 2 ) をさ らに備え、
前記選択手段 （ 3 4 ) は、 前記通常動作モー ドから前記 テス ト モー ドに入ったときに前記入出力端子に入力される 信号に応答して活性化させる出力バッ フ ァ を前記複数の出 力バッ フ ァのう ちから選択する、 請求の範囲第 1 項に記載 の半導体記憶装置。
4 . 基板電圧を供給する基板電圧供給手段 （ 3 8 ) と、 前記テス トモー ドにおいては、 前記基板電圧供給手段に 前記通常動作モー ド時とは異なる大きさの基板電圧を供給 させるこ と とする基板電圧制御手段 （ 3 0 ) とをさ らに備 える、 請求の範囲第 1 項ないし第 3項のいずれかに記載の 半導体記憶装置。
5. 通常動作モー ドとテス ト モー ドを有する半導体記憶装 置であ って、
出力 ト ラ ン ジスタを含む出力バ ッ フ ァ （ 3 6 ) と、 外部との間でデータを入出力する入出力端子 （ 2 ) と、 前記テス トモー ドに入ったときに前記入出力端子に入力 される信号に応答して、 前記テス ト モー ド時に前記出力 ト ラ ン ジス夕のサイズを変化させる出力バ ッ フ ァ制御手段 （ 3 4 ) とを備える半導体記憶装置。
6. 前記複数の出力バッ フ ァ （ 3 6 ) は、 それぞれ出力 ト ラ ン ジス夕を含み、
前記テス ト モー ドに入ったときに前記入出力端子 （ 2 ) に入力される信号に応答して、 前記テス ト モー ド時に前記 出力 ト ラ ン ジスタのサイズを変化させる出力バッ フ ァ制御 手段 （ 3 4 ) をさ らに備える、 請求の範囲第 3項に記載の 半導体記憶装置。
7. 前記出力 卜 ラ ンジス夕は共通のデータを出力する複数 の出力段を含み、
前記出カバッ フ ァ制御手段 （ 3 4 ) は、 テス ト モ一 ド時 に前記共通のデータを出力させる前記出力段の数を通常動 作モー ド時と変えるこ とのできる、 請求の範囲第 5項また は第 6項に記載の半導体記憶装置。
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