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WO1997008677A1 - Image display, image displaying method, display driving device and electronic appliance using the same - Google Patents

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WO1997008677A1
WO1997008677A1 PCT/JP1996/002446 JP9602446W WO9708677A1 WO 1997008677 A1 WO1997008677 A1 WO 1997008677A1 JP 9602446 W JP9602446 W JP 9602446W WO 9708677 A1 WO9708677 A1 WO 9708677A1
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WO
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signal
sampling
data
polarity
phase
Prior art date
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PCT/JP1996/002446
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English (en)
French (fr)
Inventor
Toru Aoki
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Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Publication date
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    • G09G3/3614—Control of polarity reversal in general

Definitions

  • the present invention relates to an image display device such as an active matrix liquid crystal display device, an image display method, a display driving device, and an electronic device using the same. More specifically, the present invention relates to an improvement in a data write operation capable of reducing a ghost phenomenon.
  • the operation of writing data to the liquid crystal layer of each pixel via switching elements such as TFTs (thin film transistors) connected to a single scanning signal line is performed in a dot-sequential manner. It is implemented by driving.
  • an analog driver only three input signals are required for full color display, and one input signal for monochrome display. Furthermore, while the digital driver has discrete gradation characteristics, the analog driver has continuous gradation characteristics, which is advantageous in that it is suitable for display based on ordinary video signals.
  • the active matrix type liquid crystal display device it is necessary to sample and hold data in an image signal using a TFT switch or the like in order to perform the above-described dot sequential driving. At this time, a problem arises that the switching characteristics of the TFT or the like cannot sufficiently follow the frequency of the input image signal.
  • the sample hold TF T's ability is low and the problem becomes more pronounced.
  • the above problem becomes more remarkable because the frequency of the input image signal increases.
  • the data length of each phase-expanded signal that has been expanded in six phases and output in parallel is the length of six periods of the reference clock.
  • the sampling period of the sampling signal input to the gate of the TFT is initially set to eight periods of the reference clock as shown in Fig. 32. Tried to set to
  • an object of the present invention is to provide an image display device, an image display method, a display drive device, and a child device using the image display device, which can reduce or prevent ghosting while expanding input image signals. Is to provide.
  • An image display device has an image display unit in which pixels are arranged at pixel positions formed by intersections of a plurality of data signal lines and a plurality of scanning signal lines arranged in a matrix.
  • the scanning signal line selection means sequentially supplies scanning signals to the scanning signal lines.
  • the phase expansion means samples an image signal having data corresponding to each of the pixel positions in time series, and parallelly converts a plurality of phase expansion signals converted into a data length longer than the sampling period. Output.
  • a plurality of sampling means respectively connected to each of the data signal lines receives one of the plurality of phase development signals as an input and samples the data in the phase development signal.
  • the sampling signal generating means generates a sampling signal for a sampling period shorter than a period corresponding to the data length of the phase expansion signal, and supplies the generated sampling signal to the sampling means. .
  • the present invention functions as follows in order to reduce or prevent ghost which is an object of the present invention.
  • the present inventor has analyzed that the cause of the ghost is that unnecessary components are mixed in the waveform supplied to the pixel via the sampling means as shown in FIG. As shown in Fig. 32, this unwanted component is mixed into the waveform when the data length of the phase expansion signal is six periods of the dot clock and the sampling period is as long as eight periods of the dot clock. It is due to that.
  • the sampling signals S / H (n), S / H (n + 6), and S / H (n + 12) exceed each other. Since sampling is performed while having a lap period, for example, at the beginning of the sampling period of S / H (n + 6), S / H (n) remains unchanged until S / H (n + 6) ) Was sampling.
  • FIG. 8 As shown symbolically in FIG. 8, FIG. 11, FIG. 14 and FIG. Since the sampling period of the sampling signal can always be set shorter than the data length of the signal, the influence of other data that is not original data is reduced, and ghosts can be reduced or prevented.
  • the phase expansion means can output the respective phase expansion signals in parallel by sequentially shifting the head position of the pixel data of each of the phase expansion signals based on a reference clock.
  • the sampling signal generation means sets the start time of the sampling period of the sampling signal output to each of the sampling means so as to be sequentially shifted. Thereby, the pixels connected to one scanning signal can be driven in a dot-sequential manner. .
  • This sampling signal generation means has a shift register and an AND circuit.
  • the shift register has a multi-stage configuration in which input signals are sequentially shifted, and an output signal of each stage is output at a timing at which the output signal of the next stage partially overlaps the phase. More specifically, the shift register sequentially shifts an input signal having a pulse width of 2 N (N is a natural number) times one cycle of the reference clock and sends it out by one cycle of the reference clock.
  • N 4
  • the pulse width of the input signal DX is eight times one cycle of the dot clock DC.
  • N 3
  • the pulse width of the input signal DX is six times one cycle of the dot clock DC.
  • the AND circuit connected to each of the sampling means receives two outputs having different shift amounts from the shift register, and outputs the logical product as the sampling signal to the sampling means. I have.
  • the AND circuit connected to the n (1 ⁇ n ⁇ —total number of pixels on the scanning signal lines) th sampling means includes the nth (n + N) in one horizontal period.
  • the output of the shift register is input, and the sampling period of the sampling signal, which is the logical value thereof, is N times one cycle of the quasi-clock.
  • the phase expansion unit may output each of the phase expansion signals in parallel by matching the head of the pixel data.
  • the sampling signal generating means sets the start time of the sampling period to the plurality of sampling means connected to the total number of the phase expansion signal lines and ⁇ ] number of the data signal lines. Provides a sampling signal.
  • a plurality of the pixels connected to one scanning signal can be simultaneously driven by the total number of the phase development signal lines.
  • the sampling signal generating means has a shift register for sequentially shifting the input signal by one cycle of the reference clock and transmitting the shifted signal. More specifically, the shift register sequentially shifts an input signal having a pulse width of 2 N (N is a natural number) times one cycle of the reference clock, and sequentially shifts the input signal by one cycle of the reference clock and transmits the shifted signal. .
  • N 4
  • the pulse width of the input signal DX is eight times the period of the dot clock DC.
  • the (3m-2) th shift register output within one horizontal period is output.
  • 3m ⁇ 2 1st shift register output is input to six sampling means 106.
  • 3m—2 the fourth shift register output is input to the next six sampling means 106
  • 3m—2 The output of the seventh shift register is input to the next six sampling means 106.
  • the image display unit is a liquid crystal panel having a liquid crystal interposed between a pair of substrates.
  • the plurality of sampling means include a plurality of thin film transistors (T F T) formed on one of the substrates,
  • the sampling signal from the sampling signal generation means may be supplied to a gate of each of the thin film transistors.
  • TFTs have a limited writing capability, but a sufficient sampling period can be secured by inputting a spread signal having pixel data with a long data length, and the previous pixel data must be written during the sampling period. Since there are no unnecessary components, the mixing of unnecessary components in the waveform is reduced, and the occurrence of ghost can be effectively prevented.
  • the image display unit may apply a difference voltage between a voltage applied to one end of the pixel and a voltage applied to the other end of the pixel via the data signal line to a liquid crystal at the pixel position.
  • the liquid crystal can be driven by inverting the polarity of the electric field applied to the liquid crystal.
  • a first polarity image signal for driving the pixel with a first polarity with respect to a polarity inversion reference potential from an input image signal before the phase expansion means and a first polarity opposite to the first polarity.
  • a second polarity image signal for driving the pixel with a second polarity of polarity, and a polarity reversing means for outputting one of the first and second polarity signals to the phase developing means. be able to.
  • the phase developing means outputs first and second polarity phase developing signals based on the first and second polarity image signals.
  • the polarity inversion means includes: first polarity inversion means for outputting one of the first and second polarity image signals; and second polarity inversion means for outputting the other of the first and second polarity image signals. Means.
  • a plurality of polarity reversing means may be provided at a stage subsequent to the phase developing means.
  • the plurality of polarity reversing means comprises: a first polarity phase development signal for driving the pixel with a first polarity with respect to a polarity reversal reference potential from one of the plurality of phase development signals; A second polarity spread signal for driving the pixel with a second polarity having a polarity opposite to the polarity of the first and second polarity phase spread signals. Output to the means.
  • Each of these polarity inversion means outputs one of the first and second polarity phase development signals.
  • First polarity inversion means, and second polarity inversion means for outputting the other of the first and second polarity phase development signals.
  • switching means for switching the plurality of phase development signals (or first and second polarity phase development signals) and supplying the switched signals to the plurality of sampling means
  • the expansion order in the phase expansion means is changed and controlled, and the supply destination of the plurality of phase expansion signals (or the first and second polarity phase expansion signals) is switched by the switching means in accordance with the expansion order.
  • the display driving device for driving the image display unit can be an external circuit with respect to the image display unit.
  • FIG. 1 is a schematic diagram illustrating an active matrix liquid crystal display device according to a first embodiment of the present invention.
  • FIG. 2 is a schematic explanatory diagram for explaining six-phase deployment driving.
  • FIG. 3 is a circuit diagram showing a circuit configuration example of the data processing circuit block of FIG. 4 (A) and 4 (B) are circuit diagrams showing specific examples of the amplification and polarity inversion circuit shown in FIG. 3, respectively.
  • FIG. 5 is a timing chart showing the operation of the phase expansion circuit of FIG.
  • FIG. 6 is a circuit diagram showing details of the data drive circuit of the first embodiment.
  • FIG. 7A is a timing chart of the data driving circuit shown in FIG. 6, and FIG. 7B is a timing chart of the scanning driving circuit.
  • FIG. 8 is a characteristic diagram showing the relationship between the data length of the phase expansion signal and the sampling period according to the first embodiment.
  • FIG. 9 is a circuit diagram showing details of the data-side drive circuit according to the second embodiment of the present invention.
  • FIG. 10 is a timing chart of the data-side processing circuit shown in FIG.
  • FIG. 11 is a characteristic diagram showing the relationship between the data length of the phase expansion signal and the sampling period according to the second embodiment.
  • FIG. 12 is a circuit diagram showing details of the data-side drive circuit according to the third embodiment of the present invention.
  • FIG. 13 is a timing chart of the data-side drive circuit shown in FIG.
  • FIG. 14 is a characteristic diagram showing the relationship between the data length of the phase expansion signal and the sampling period according to the third embodiment.
  • : 1 5 is a circuit diagram showing the details of the data-side drive circuit and data processing circuit block of a fourth embodiment of the present invention.
  • FIG. 16 is a timing chart of the overnight drive circuit shown in FIG.
  • FIG. 17 is a characteristic diagram showing the relationship between the data length of the phase expansion signal and the sampling period in the fourth embodiment.
  • FIG. 18 is a circuit diagram showing a configuration example of a data processing circuit block according to a fifth embodiment of the present invention.
  • FIG. 19 is a circuit diagram showing a configuration example of a data processing circuit block according to the sixth embodiment of the present invention.
  • FIG. 20 is a timing chart showing the phase expansion operation in the circuit of FIG.
  • FIG. 21 is a circuit diagram showing a configuration example of a data processing circuit block according to the seventh embodiment of the present invention.
  • FIG. 22 is a timing chart showing the phase expansion operation in the circuit of FIG.
  • FIG. 23 is a circuit diagram showing a configuration example of a data processing circuit block according to the eighth embodiment of the present invention.
  • FIG. 24 is a schematic explanatory diagram for explaining types of sampling signals input to the phase expansion circuit shown in FIG. 23 and corresponding line connection states switched by the connection switching circuit.
  • FIG. 25 is a schematic explanatory diagram in which the buffer output shown in FIG. 23 in the polarity inversion drive for each dot is rearranged into pixel positions.
  • FIG. 26 is a schematic explanatory diagram showing the polarity of pixel data in the polarity inversion drive for each dot achieved by the drive of FIG.
  • FIG. 27 is a block diagram of an electronic device according to a ninth embodiment of the present invention.
  • FIG. 28 is a schematic explanatory diagram of a project to which the present invention is applied.
  • FIG. 29 is an external view of a personal computer to which the present invention is applied.
  • FIG. 30 is an exploded perspective view of a pager to which the present invention is applied.
  • FIG. 31 is a schematic perspective view showing an example of a liquid crystal display device provided with an external circuit.
  • FIG. 32 is a schematic explanatory diagram for explaining a problem when phase development is performed.
  • FIG. 33 is a schematic explanatory diagram for explaining the occurrence of a ghost when an image is displayed using the phase expansion signal of FIG.
  • FIG. 34 is a waveform diagram schematically showing a waveform in which the ghost of FIG. 33 occurs, which is a voltage waveform supplied to the liquid crystal layer.
  • FIG. 1 shows an overall outline of the liquid crystal display device according to the first embodiment.
  • this liquid crystal display device is a small liquid crystal display device used as a light valve of an electronic device, for example, a liquid crystal projector, and includes a liquid crystal panel block 10, a timing circuit block 20, and a data processing block. It is roughly divided into 30.
  • the evening imaging block 20 receives the clock signal CLK and the synchronization signal SYNC and outputs a predetermined timing signal.
  • the data processing circuit block 30 has a phase expansion circuit 32 and an amplification / inversion circuit 34.
  • the phase expansion circuit 32 includes R, G, and B Three image signals are input, and for example, six phase expansion signals can be generated from the three image signals. This n-phase expansion will be described later.
  • the amplifying / inverting circuit 34 amplifies the n phase expansion signals to a voltage required for driving the liquid crystal panel and, if necessary, inverts the polarity with reference to the polarity inversion reference potential. You. Note that the positions of the amplification / inversion circuit 34 and the phase expansion circuit 32 shown in FIG. 1 may be reversed. That is, after the image signal is amplified and inverted by the amplification / inversion circuit 34, the phase may be expanded by the phase expansion circuit 32.
  • the output line of the data processing circuit block 30 of the present embodiment implements a six-phase expansion: therefore, as shown in FIG. 1, the output line is branched into six, Data 1 to Data 6.
  • the liquid crystal panel pro- cess 100 includes a liquid crystal panel 100, a scan-side drive circuit 102, and a data-side drive circuit 104 on the same circuit board. Note that these drive circuits may be configured as external ICs separately from the liquid crystal panel substrate.
  • a switching element 114 and a liquid crystal layer 116 are connected in series to form a display element, which forms a pixel. ing.
  • the period during which the switching element 114 is turned on is referred to as a selection period, and the period during which the switching element 114 is turned off is referred to as a non-selection period.
  • a storage capacitor (not shown) for holding the voltage supplied to the liquid crystal layer 116 via the switching element 114 during the selection period during the non-selection period is connected to the liquid crystal layer 116.
  • the switching element 114 is, for example, a three-terminal switching element, for example, a TFT.
  • the liquid crystal panel 100 of the present embodiment is not limited to an active matrix type liquid crystal display panel using two-terminal or three-terminal type switching, but may be any other liquid crystal display such as a simple matrix type liquid crystal display panel. It may be a panel.
  • the liquid crystal panel 100 of this embodiment has a first substrate on which a scanning signal line 110, a data signal line 112, and a TFT connected thereto are formed.
  • the first substrate is further provided with a pixel electrode connected to the TFT and a storage capacitor having the pixel electrode as one side electrode.
  • the liquid crystal panel 100 is further arranged to face the first substrate, and the common electrode And a second substrate on which is formed. Then, a liquid crystal is sealed between the first and second substrates to form a liquid crystal panel 100.
  • An electric field is applied to the liquid crystal layer at each pixel position by using a bipolar electrode having one end as a pixel electrode and the other end as a common electrode.
  • the scanning-side drive circuit 102 outputs a scanning signal in which a selection period for sequentially selecting the scanning signal lines 110 from among the plurality of scanning signal lines 110a, 110b,... Is set.
  • the data-side drive circuit 104 includes six phase expansion signal lines D ata 1 to D at> a 6, which are output lines of the data processing circuit block 30, and a data signal line 112a, 112b of the liquid crystal panel 100. , And outputs a sampling signal for driving the liquid crystal panel 100 in a dot-sequential manner with respect to the sample hold switch 106 arranged between.
  • the first phase expansion signal line Data1 is connected to the first data signal line 112a via the sample hold switch 106a.
  • the second to sixth phase development signal lines D at a2 to D at a6 are connected to the second to sixth data signal lines 1 1 2 via the respective sample hold switches 106 b to 106 f. It is connected to b ⁇ 112f.
  • the first phase expansion signal line Data1 is also connected to a seventh data signal line 112g via a sample and hold switch 106g.
  • the first phase expansion signal line Data 1 is connected to the data signal line 112 which is six lines ahead.
  • the second to sixth phase development signal lines Data2 to Data6 are also data signal lines that are integer multiples of 6 from the second to sixth data signal lines 1 12b to 112f. Are connected sequentially.
  • the image signal input to the data processing circuit block 30 is an analog signal having data corresponding to each pixel of the liquid crystal panel 100 in time series.
  • the phase expansion circuit 32 that performs six-phase expansion samples this image signal with a reference clock, for example, a dot clock DC. And this image signal Sampling is performed to generate six phase expansion signals that have been converted to data lengths longer than the sampling period.
  • the data length is expanded to an integral multiple of one cycle of the dot clock DC, and is expanded into six parallel phase expansion signals.
  • the phase expansion circuit 32 has a function of extending the data length and a function of performing serial-to-parallel conversion from a serial image signal to a haraler image signal.
  • the first phase expansion signal output to the first phase expansion signal line Data1 is, for example, data of the first, seventh, and thirteenth pixels of the image signal, each of which is a dot clock DC.
  • the data length is expanded to 6 times the cycle. In the same manner, the data 6 pixels ahead is sequentially expanded to the data length.
  • the data of the second, eighth, and 14th pixels are expanded to the data length and output. .
  • the expansion and expansion operations are performed using the analog interface IC, and analog image signals are expanded into six phases.
  • the first to sixth phase development signals output to the first to sixth phase development signal lines D ata 1 to D at a 6 are the head positions of the respective pixel data. Are output in a state of being sequentially shifted by one cycle of the dot clock DC.
  • FIGS. 3 and 4 (A) and (B) show specific examples of the six-phase expansion circuit and the polarity inversion circuit.
  • the phase expansion circuit 32 includes switches 500a to 500f, capacitors 502a to 502f, and switches 504a to 504f. Then, for example, sampling clocks SCLK 1 to SCLK 6 out of phase as shown in FIG. 5 are input to the switches 500 a to 500 f in a one-to-one correspondence.
  • Each of the switches 500a to 500f when turned on by the clock, samples data and charges the subsequent capacitors 502a to 502f with electric charges of the data.
  • Each of the switches 500a to 500f holds the data potential while being turned off by the clock. As a result, as shown in FIG.
  • a six-phase expanded signal is obtained via the FFs 504a to 504f.
  • the polarity inversion circuits 508a to 508f are provided. Examples of this amplifier circuit and polarity inversion circuit are shown in FIGS. 4 (A) and (B).
  • the amplifier circuit is composed of, for example, a video amplifier (or an operational amplifier) 510.
  • the polarity inversion circuit includes a polarity inversion unit 520 including resistors R1 and R2 and a first transistor TR1, a buffer 530 including a resistor R3 and a second transistor TR2, and a resistor R4. It has a buffer 540 composed of a third transistor TR3 and a switch SW1 for selectively selecting the output of the buffers 530 and 540.
  • a case where the output of the video amplifier 510 is a rectangular wave as shown in FIG.
  • the resistance values of the resistors R 1 and R 2 in FIG. 4A are substantially equal, and that Vdd is 12 V.
  • the potentials at points A and B in FIG. 4 (A) are, for example, as shown in FIG. 4 (A), almost line-symmetric potentials at an intermediate potential, for example, 6 V.
  • the potential at point A is, for example, 1 IV for black level and 7 V for white level
  • the potential at point B is, for example, IV for black level and 5 V for white level.
  • the two image signals appearing at points A and B have their polarities inverted with reference to the polarity inverting reference potential between the black levels of both signals.
  • the signal appearing at point B is defined as a negative image signal
  • the signal appearing at point A is defined as a positive image signal.
  • the reference potential for the polarity inversion is the center potential between the power supply potential Vdd and the ground potential GND, that is, the amplitude center potential Vref of the analog image signal.
  • the negative signal appearing at point B is output to terminal C via buffer 540, and the positive signal appearing at point A appears at terminal D via buffer 530.
  • One of the positive and negative phase development signals is selected and output by a switch SW1 that is switched based on a polarity inversion timing signal.
  • FIG. 4B shows another example of the amplifier circuits 506a to 506f and the polarity inversion circuits 508a to 508f shown in FIG.
  • an amplifier circuit 510 and differential amplifier circuits 550 and 560 are provided.
  • the level of the image signal input to the differential amplifier circuit 550 via the amplifier circuit 510 is set to a potential having a positive polarity with respect to the aforementioned amplitude center potential Vref, and is output from the differential amplifier circuit 550 to the terminal C. Is done.
  • the level of the image signal input to the differential amplifier circuit 560 via the amplifier circuit 510 is The potential is set to a negative polarity with respect to the amplitude center potential Vref described above, and is output from the differential amplifier circuit 560 to the terminal D.
  • the potentials of the terminals C and D are selected and output by switching the switch SW1 based on the polarity inversion timing signal.
  • amplification and polarity reversal are performed after phase expansion, so six systems of amplification circuits 506a to 506f and six systems of polarity reversal circuits 508a to 508f are required. .
  • the signal of the signal can be charged into the capacitors 502a to 502f at the stage where the signal amplitude before the signal amplification is small, there is an advantage that the charging time is fast and the speed can be increased.
  • the data-side drive circuit 104 has first to fourth columns of shift registers 120 to 150.
  • Each of these shift registers 120 to 150 receives an input signal DX which is a common shift data shown in FIG. 7A.
  • this input signal DX is a signal that becomes H HIGH for eight periods of the dot clock signal DC.
  • the first clock signal CLX1 shown in FIG. 6 and its first inverted clock signal are input to the shift register 120 in the first column.
  • a pulse having a half pulse width of the input signal DX is repeatedly output in a cycle of the pulse width of the input signal DX.
  • the shift registers 130 to 150 in the second to fourth columns receive the second to fourth clock signals C LX2 to C LX 4 and their inverted clock signals, respectively. You. The rising timing of the second to fourth clock signals CLX2 to CLX4 is sequentially shifted from the rising timing of the first clock signal CLX1 for each period of the dot clock DC.
  • Each row of shift registers 120 to 150 is composed of a multi-stage mass / slave type clock / driver / night.
  • the first clock Dinbar evening 121a which is the main unit, is directly connected to the Imba night 121b, and the entrance and exit of the Imba night 121b are performed.
  • the second slave clock, 12 1c is connected to the return line connecting the power lines.
  • the master clock driver 121a outputs the input clock signal DX inverted when the first clock signal CLX 1 is HIGH, and the slave second clock driver 121c becomes the same.
  • the output signal of the inverter 121b is inverted and output.
  • FIG. 7 (B) shows various signal waveforms output by the scanning side driving circuit 102.
  • the clock signal CLX 1 goes LOW, while the first inverted clock signal / CLX 1 input to the second clock driver 121c of the slave goes high and low.
  • the signal input to the second clock driver 121c is the HIGH signal from the receiver 121b, and as a result, the output from the second clock driver 121c is applied to this input.
  • This is a LOW signal that is the inverse of the HI GH signal.
  • This LOW signal is inverted at 121b overnight. Therefore, the H I GH signal is output also in the second half of the first output signal SR 1 -OUT 1 which is the output of the first stage in the shift register 120 of the first column.
  • the seventh (A) SR 1—OUT l, -SR 4-OUT 1, and —SR 3—OUT 2 indicate the outputs of the shift registers 120 to 150 in the first to fourth columns.
  • Symbols SR1 to SR4 indicate the first to fourth columns of the shift register, and symbols OUT1, OUT2 ... indicate the outputs of the first and second stages of each shift register. .
  • the second to third output signals SR 2—OUT 1 to SR 4—OUT 1 are shown in FIG. 7 (A) by the operation of the first stage of shift registers 130 to 150 in the second to fourth columns. As shown in the figure, the first output signal SR 1 is output in a state of being sequentially shifted by one period of the dot clock DC from the rising edge of OUT 1.
  • the fifth output signal SR 1 -OUT 2 is generated by using the second stage of the shift register 120 of the first column, which is a mass-slave-type clock driver.
  • the NAND circuits 160a, 16 Ob, and the inverter circuits are arranged between the shift registers 120 to 150 in the first to fourth rows and the sample and hold switches 106a, 106b,. 162 a, 162 b ... and the in that c the NAND circuit and the inverter evening that provided functions as a circuit for taking a logical product of the two evening imino ring signal output from the shift Torejisu evening.
  • the first output from the first stage of the shift register 120 in the first column is provided to the NAND circuit 160a provided in the preceding stage of the sample and hold switch 106a connected to the first data signal line 112a.
  • Signal SR 1—OUT 1 and the fifth output signal SR 1 -OOT 2 from the second stage are input. Therefore, the sampling signal SL 1 -Datal obtained through the NAND circuit 160 a and the subsequent stage circuit 162 a is composed of the first output signal SR 1 -OUT 1 and the fifth output signal SR 1 — 0
  • SL1—Datal,... SL4—Data4,... in Fig. 7 (A) are applied to the gates of the TFTs of the sample hold switches 106a, -106d... Turn on the TFT.
  • the numbers of ⁇ 6 are shown.
  • the symbol n in the symbol S L (n) indicates the order of the sampling signal.
  • the signal SR2 from the first stage of the shift register 130 in the second column is supplied to the NAND circuit 160b.
  • OUT 1 and the signal from the second stage SR 2—OUT 2 is input. Therefore, the second sampling signal SL 2—D ata 2 obtained via the NAND circuit 160 b and the subsequent stage circuit 162 b is larger than the first sampling signal SL 1—Dat al.
  • the rise is delayed by one cycle of the dot clock DC, the sampling period is also the period of four cycles of the dot clock DP. The same applies to data signal lines after the third data signal line.
  • FIG. 8 shows the relationship between the phase expansion signals Datal to Dat'a6 input to the respective sample hold switches 106 and the sampling signals SL (n) -Data (m).
  • FIG. 8 shows a sampling signal SL 1—Dat a, SL 7—Dat a and SL 13—Dat a sampling the phase expansion signal Da1.
  • information having a data length of six periods of the dot clock DC is input to the source line of the TFT constituting the sample hold switch 106a. Is done.
  • the gate of the TFT that constitutes the sample hold switch 106a receives a sampling signal SL1-Data1 via a NAND circuit 160a and a receiver 162a.
  • the sampling signal S 1—Data 1 has a data period of the phase expansion signal of six periods of the dot clock signal, but one period before and after the period has been removed. (High period).
  • the gate of the TFT constituting the sample switch 106 is opened by the high level of the sampling signal after the image data on the phase development signal line is stabilized. Moreover, the gate of the TFT is closed before the data on the phase development signal line changes. Furthermore, the sample and hold switches 106 a, 106 g, 106 ⁇ ... Connected to the same phase expansion signal line D ata 1 are SL 1—Dat al, SL 7—D ata 1, SL 13 -D a As is evident from the shift in the High level period of ta1, the gates are driven with the opening and closing timing shifted, and multiple gates are not opened simultaneously.
  • This second embodiment uses a phase expansion signal having a data length of six cycles of the dot cic and a sampling signal having a sampling period of three cycles of the dot Dock to drive the liquid crystal display. Is implemented.
  • the data side driving circuit 104 has first to third columns of shift registers 200 to 220.
  • Each of the shift registers 200 to 220 inputs an input signal DX serving as common shift data as shown in FIG.
  • this input signal DX is a signal that becomes HIGH over six periods of the dot clock signal DC.
  • the first column of the shift register 200 receives the first clock signal CLK1 and its first inverted clock signal / CKL1 shown in FIG.
  • a pulse having a half pulse width of the input signal DX is repeatedly output in a cycle of the pulse width of the input signal DX.
  • shift registers 210 and 220 in the second and third columns have the second and third The clock signals CLK2 and CLK3 and their inverted clock signals / CLK2 and / CLK3 are input respectively.
  • the rising timings of the second and third clock signals CLK2 and CLK3 are sequentially shifted from the rising timing of the first clock signal CLK1 for each cycle of the dot clock DC.
  • Each of the shift registers 200 to 220 in each column includes a multi-stage master-slave type clock driver.
  • the NAND circuit 160a provided in the preceding stage of the sample hold switch 106a connected to the first data signal line 112a has the first row of shift registers 200a from the first stage of the shift register 200a. , And the fourth output signal SR 1 -OUT 2 from the second stage. Accordingly, the sampling signal SL 1 -Datal obtained through the NAND circuit 160 a and the subsequent stage circuit 162 a is composed of the first output signal SH 1 -OUT 1 and the fourth output signal SR 4 — 0 Logical product with UT2. As shown in Fig. 10, the High period of three periods of the dot clock DC is set as the sampling period.
  • the NAND circuit 160b is connected to the shift register 210b of the second column from the first stage.
  • Signal SR 2 — OUT 1 and signal SR 2 — OUT 2 from the second stage are input. Therefore, the second sampling signal SL 2 -D at a2 obtained through the NAND circuit 160 b and the subsequent inverter circuit 162 b becomes the first sampling signal SL 1—D ata 1 Rising is delayed by one cycle of the dot clock DC, but the sampling period is also a High period of three cycles of the dot clock DC. Note that the same applies to the data signal lines after the third data signal line.
  • the seventh sampling signal SL7-Data1 in FIG. 10 is a signal for sampling the same phase development signal line Data1 as the first sampling signal SL1-Data1. As is evident from FIG. 10, the sampling periods of both are set to be shifted. (About data sampling operation)
  • FIG. 11 shows the relationship between the phase expansion signals Datal to Data6 input to each sampling switch 102 and the sampling signals SL (n) -Data (m).
  • FIG. 11 shows a waveform similar to that of FIG.
  • the first sample hold switch 106a stores information having a data length of six periods of the dot clock DC as source lines of the TFTs constituting the sample hold switch 106a. Is input to On the other hand, the sampling signal SL1-Data1 via the NAND circuit 160a and the amplifier 162a is input to the gate of the TFT constituting the sample hold switch 106a. As shown in FIG.
  • the data length of the phase expansion signal is six periods of the dot clock signal, whereas the sampling signal SL 1—Data 1 has 1.5 periods before and after that. It is set to the sampling period of three removed cycles. Therefore, similarly to the first embodiment, it is possible to write stable data that is not affected by the previous data.
  • a liquid crystal display drive is performed by using a layer expansion signal having a data length of six periods of the dot clock and a sampling signal having a sampling period of two periods of the dot clock. Is implemented.
  • the difference from the first embodiment is that the data side drive circuit and the like shown in FIG. 2 are changed to those shown in FIG.
  • the overnight drive circuit 104 has first and second rows of shift registers 300 and 310.
  • the input signal DX which is a shift input that is commonly input to each of the shift registers 300 and 310, is a signal that becomes HIGH over four periods of the dot clock signal DC. .
  • the first clock signal CLK1 shown in FIG. 12 and its first inverted clock signal are input to the shift register 300 in the first column.
  • a pulse having a half pulse width of the input signal DX is repeatedly output at a cycle of the pulse width of the input signal DX.
  • the second column of the shift register 310 receives the second clock signal CLK 2 and its inverted clock signal. No. O 97/0 77
  • the clock signal CLK 2 has a rising timing that is shifted from the rising timing of the first clock signal CLK 1 by one period of the dot clock DC.
  • Each row of shift registers 300 and 310 includes a multi-stage master-slave type clocked inverter.
  • the NAND circuit 160a provided before the sample hold switch 106a connected to the first data signal line 112a has a first stage shift register 300 from the first stage of the first row shift register 300.
  • the output signal SR 1 —OUT 1 and the third output signal SR 1 -OUT 2 from the second stage are input. Accordingly, the sampling signal SL 1 -Datal obtained through the NAND circuit 160 a and the subsequent stage circuit 162 a is composed of the first output signal SR 1—OUT 1 and the third output signal SR 1
  • the result is the logical product of 1-0 UT 2 and, as shown in Fig. 13, the period of two cycles of the dot clock DC is set as the sampling period.
  • the NAND circuit 160b is connected to the second column shift register 310b from the first stage.
  • Signal SR 2 — OUT 1 and signal SR 2 -OUT 2 from the second stage are input. Therefore, the second sampling signal SL 2—Data 2 obtained through the NAND circuit 160 b and the subsequent inverter 162 b is more significant than the first sampling signal SL 1—Dat al.
  • the rise is delayed by one cycle of the dot clock DC, but the sampling period is also a period of two cycles of the dot clock DC. The same applies to the data signal lines after the third data signal line.
  • FIG. 14 shows the relationship between the phase expansion signals Data1 to Data6 input to the respective sampling switches 102 and the sampling signals SL (n) -Data (m).
  • FIG. 14 shows a signal waveform similar to that of FIG.
  • the first sample and hold switch 106a has a dot clock as shown in the figure.
  • Information having a data length of six DC cycles is input to the source line of the TFT constituting the sample and hold switch 106a.
  • the sampling signal SL 1—D ata 1 via the NAND circuit 160 a and the inverter 16 2 a is input to the gate of the TFT constituting the sample hold switch 106 a.
  • the sampling signal SL 1—D ata 1 has a data length of the phase expansion signal of six periods of the dock signal DC, but two periods before and after the two periods are removed.
  • the sampling period is set. Therefore, as in the first and second embodiments, it is possible to write stable data that is not affected by the previous data.
  • the dot sequential driving of the first and third embodiments is changed to, for example, simultaneous driving of six pixels of the same number as the number of phase expansions.
  • the frequency of the dot clock is increased (for example, 130 MHz), and the phase difference for dot sequential driving is less than 10 nsec.
  • the sample hold switch and TFT, c therefore hardly Suitsuchingu can not follow, multiple simultaneous drive in such a case is effective.
  • the fourth embodiment will be described with reference to FIGS.
  • the first to sixth phase development signals output to the first to sixth phase development signal lines D ata 1 to D ata 6 are respectively provided to realize simultaneous writing of six pixels.
  • the start position of the switching of the pixel data coincides as shown in FIG.
  • the data processing block 30 shown in FIG. 15 includes a sample hold circuit 36 added between the phase expansion circuit 32 and the amplification / inversion circuit 34.
  • a sample hold circuit 36 added between the phase expansion circuit 32 and the amplification / inversion circuit 34.
  • the sample-and-hold circuit 36 at the subsequent stage collectively samples and holds again, so that the first to sixth phase expansion signal lines D atal to D ata 6 output as shown in FIG. 1st to 6th phase expansion signals Indicates that the start positions of the respective pixel data coincide.
  • a buffer memory can be used as the sample-and-hold circuit 36 in the subsequent stage.
  • an amplifying / inverting circuit 34 may be arranged in front of the phase expanding circuit 32.
  • the overnight drive circuit 104 has a shift register 400 in the first column.
  • the input signal DX, clock signal CLK and its inverted clock signal, which are the shift data input to the shift register 400, are the input signal DX of the first embodiment and the first clock it CLX shown in FIG. And its inverted clock signal. That is, as shown in FIG. 16, the input signal DX is a signal that becomes HIGH over eight periods of the dot clock signal DC.
  • the clock signal CLK as shown in FIG. 16, a pulse having a half pulse width of the input signal DX is repeatedly output with a cycle of the pulse width of the input signal DX.
  • the shift register 400 includes a multi-stage master / slave type clock driver / driver.
  • the output signals SL1,... SL8 of each stage of the shift register 400 are as shown in FIG.
  • the gates of the sample hold switches 106a to 106f connected to the first to sixth data signal lines 112a to 112f are connected to the gates of the shift register 400 from the first stage.
  • the first output signal SL1 is commonly input.
  • the gates of the sample and hold switches 106 g to 1061 connected to the seventh to twelfth data signal lines 112 g to 1211 have the fourth output from the fourth stage of the shift register 400 Signal SL4 is commonly input. The same applies to data signal lines after the thirteenth data signal line.
  • the period of 4 periods of the dot clock DC is commonly set as the sampling period. . Therefore, as in the first to third embodiments, it is possible to write stable data that is not affected by the previous data.
  • the same input signal DX, clock signal C LX and its inverted clock signal as in the first embodiment are used. Can be used.
  • the signal of the second embodiment three periods of the dot clock DC are commonly set as a sampling period.
  • the signal of the third embodiment two periods of the dot clock DC are commonly set as a sampling period.
  • the fifth embodiment is a modification of the first to third embodiments.
  • the data processing circuit block 30 first performs amplification and polarity reversal, and then performs six-phase expansion.
  • FIG. 18JZ only one amplification and polarity inversion circuit 34 is required. Therefore, the circuit scale is reduced as compared with the case of FIG. 3, and the variation of the signal potential between the six phase development signal lines is reduced by only the DC offset of the six sample and hold circuits.
  • the variation in the signal potential between the six phase-expanded signal lines in the case of FIG. 3 becomes larger due to the addition of the variation in the gain in the six video amplifiers.
  • the configuration of FIG. 4 (B) may be used for the amplification / polarity inversion circuit 34 in FIG. 18 and the same applies to the sixth embodiment and the subsequent embodiments described below.
  • the sixth embodiment is a modification of the fourth embodiment.
  • the data processing circuit block 30 first performs amplification and polarity reversal, and thereafter, A six-phase deployment is being implemented.
  • the circuit scale is reduced as compared with the case of FIG. 3, and variations in signal potentials of the six image signal lines are reduced.
  • FIG. 20 is a timing chart illustrating the operation of the circuit of FIG.
  • the output of the phase expansion circuit 32 in FIG. 19 corresponds to the first sample-and-hold output shown in FIG. 20 and is a signal expanded in six phases.
  • Switches 550a to 550f provided in the sample hold circuit 36 of FIG. 19 are simultaneously driven on and off based on the second sample and hold clock SCLK7 of FIG.
  • SCLK7 the second sample and hold clock SCLK7 of FIG.
  • FIG. 22 is a timing chart illustrating the operation of the circuit of FIG.
  • the output of the phase expansion circuit 32 in FIG. 21 corresponds to the first sample-and-hold output shown in FIG. 22 and becomes a signal expanded in six phases.
  • the switches 5 ; 50a to 550c provided in the sample and hold circuit 36 in FIG. 21 are simultaneously driven on and off based on the sampling clock SCLK7 in FIG.
  • the head positions of the pixel data of the buffers 554 a to 554 c in FIG. 21 coincide with each other.
  • the switches 550d to 550f provided in the sample and hold circuit 36 in FIG. 21 are simultaneously driven on and off based on the sampling clock SCLK8 in FIG.
  • the head positions of the pixel data of the buffers 554 a to 554 c in FIG. 21 coincide with each other.
  • the switches 560a to 560f provided in the last-stage sample hold circuit 38 in FIG. 21 are simultaneously turned on and off based on the sampling clock SCLCL9 in FIG. .
  • the outputs of the buffers 5664 a to 5664 f in FIG. 21 have the same start position of each pixel data.
  • the polarity inversion drive can be performed for each line or each frame of the liquid crystal panel by inverting the polarity of the image signal for each line or each frame. is there.
  • the eighth embodiment enables the polarity inversion drive for each dot of the liquid crystal panel and reduces the unevenness of signal variation among the six phase development signal lines.
  • first and second polarity inversion circuits 600 and 610 for inputting the output of the video amplifier 510 are provided.
  • the circuit configuration of the first and second polarity reversing circuits 600 and 610 is the same as that shown in FIG. Let it be switch SW1 and second switch SW2.
  • the first and second switches SW 1 and SW 2 are driven so as to select mutually different polarities in the case of dot inversion driving.
  • the first and second switches SW1 and SW2 are driven so as to select the same polarity.
  • the output of the first switch SW1 is input to the first, third, and fifth switches 500a, 500c, and 500e of the phase expansion circuit 34.
  • the output of the second switch SW 2 is input to the second, fourth and sixth switches 500b, 500d and 500f of the phase expansion circuit 34.
  • sampling clocks SHCL1 to SHCL6 that drive the first to sixth switches 500a to 500f are prepared, and the timing is based on the select signals S1 to S6.
  • Generation circuit Block Generated at 20 the supply of six types of sampling clocks SHCL 1 to SHCL 6 is selected and switched from the patterns of S 1 to S 6 based on the horizontal synchronization and vertical synchronization of the driving of the liquid crystal panel 10. .
  • a hexadecimal counter for counting the horizontal synchronization signal is provided in the timing generation circuit 20. Each time the hexadecimal count is incremented, in other words, each time the scanning signal line 110 in FIG. 1 is newly selected for each horizontal scan (1H), the select signals S 1 to S 6 are sequentially switched. Output.
  • phase expansion signal outputs of the buffers 504a to 504f which are the outputs of the phase expansion circuit 32 are abbreviated as V1 to V6, respectively.
  • the driving method shown in FIG. 25 can be considered.
  • the first line is the select signal S1
  • the second line is the select signal S2
  • the third line is the select signal S3,... the sixth line switches the sampling order according to the select signal S6.
  • This is repeated in the following lines.
  • the drive output shown in FIG. 25 must be supplied to each pixel as shown in FIG. 26 when represented by serial pixel data a l, a2 ′ ′′ (the first line) and b l, b2 ′ ′′ (the second line).
  • the output of FIG. 25 is supplied to each pixel as shown in FIG.
  • a connection switching circuit rotation circuit that switches the connection between the six phase expansion signal output lines 505a to 505f and the six phase expansion signal supply lines D atal to D ata6 700 is provided.
  • This switching must be performed in synchronization with the switching of the phase expansion order in the phase expansion circuit 34 described above, and based on the signal from the timing generation circuit block 20, one of the six types shown in FIG. To be elected.
  • the dot inversion drive shown in FIG. 26 can be realized.
  • the eighth embodiment even if there is variation in the gain of, for example, an amplifier in the middle of the six phase expansion signal lines, for example, even if the gain of one amplifier is high, Since bright pixels are not continuous in the vertical direction of the liquid crystal panel 100 and are scattered in an oblique direction, they can be visually inconspicuous.
  • An electronic device configured using the image display device of each of the above-described embodiments includes a display information output source 100000, a display information processing circuit 1002, a display drive circuit 1004 shown in FIG. It comprises a display panel 106 such as a liquid crystal panel, a clock generation circuit 1008 and a power supply circuit 110.
  • the display information output source 100 00 includes a memory such as a ROM and a RAM, a tuning circuit for tuning and outputting a television signal, and the like.
  • the clock generation circuit 100 corresponding to the above-described evening circuit block 20 is provided. It outputs display information such as video signals based on the clock from 08.
  • the display information processing circuit 1002 corresponds to the data processing circuit block 30 in each of the above-described embodiments, and processes and outputs display information based on the clock from the clock generation circuit 1008.
  • the display information processing circuit 1002 can include a known gamma correction circuit, a clamp circuit, and the like in addition to the above-described amplification / polarity inversion circuit, phase expansion circuit, rotation circuit, and the like.
  • Reference numeral 4 includes the above-described scan-side drive circuit 102 and data-side drive circuit 104, and drives the liquid crystal panel 1006 for display.
  • the power supply circuit 110 supplies power to each of the above-described circuits.
  • the electronic devices having such a configuration include a liquid crystal projector shown in FIG. 28, a personal computer (PC) and an engineering workstation (EWS) for multimedia shown in FIG. 29, a pager shown in FIG. Mobile phones, word processors, televisions, viewfinder-type or monitor- Examples include a precoder, an electronic organizer, an electronic desk calculator, a power navigation device, a POS terminal, and a device equipped with a touch panel.
  • PC personal computer
  • EWS engineering workstation
  • the liquid crystal projector shown in FIG. 28 is a projection type projector using a transmissive liquid crystal panel as a light valve.
  • a three-plate prism type optical system is used.
  • ⁇ In FIG. 28, the projector 110 The projected light emitted from the lamp unit 111 of the white light source is reflected inside the light guide 111 by a plurality of mirrors.
  • dichroic mirrors 1 1 108 are divided into three primary colors of R, G, and B, and three active matrix LCD panels 1 1 1 1 0 R, 1 that display images of each color It is led to 110G and 1110B. Then, the light modulated by the respective liquid crystal panels 1110R, 1110G and 1110B is incident on the dichroic prism 1112 from three directions. In dichroic brillism 1 1 1 2, the light of red R and blue B is bent 90 °, and the light of green G goes straight, so that the images of each color are synthesized and the screen is projected through the projection lens 1 1 4. A color image is projected on the screen.
  • the personal convenience set 1200 shown in FIG. 29 has a main body unit 124 provided with a keyboard 122 and a liquid crystal display screen 126.
  • the pager 130 shown in Fig. 30 is a light guide 1306 equipped with a liquid crystal display substrate 1304 and a backlight 1306a in a metal frame 1302, and a circuit. substrate
  • the two elastic conductors 1314, 1316, and the film carrier tape 1318 connect the liquid crystal display substrate 134 and the circuit board 1308.
  • the liquid crystal display substrate 1344 is one in which a liquid crystal is sealed between two transparent substrates 1304a and 1344b, and at least a liquid crystal display panel is configured.
  • the drive circuit 1004 shown in FIG. 27 or the display information processing circuit 1002 can be formed on the other transparent substrate. Circuits not mounted on the liquid crystal display substrate 1304 are external circuits of the liquid crystal display substrate. In the case of FIG. 23, they can be mounted on the circuit substrate 1308.
  • FIG. 30 shows the configuration of the pager, a circuit board 1308 is required.
  • the minimum unit of the liquid crystal display device is the liquid crystal display substrate 1304.
  • a liquid crystal display substrate 1304 fixed to a metal frame 1302 serving as a housing can be used as a liquid crystal display device, which is one component for electronic devices.
  • a liquid crystal display device may be configured by incorporating a liquid crystal display substrate 1304 and a light guide 1306 provided with a black light 1306a in a metal frame 1302. it can. Instead, as shown in FIG.
  • an IC chip 1324 is mounted on a polyimide tape 1322 having a metal conductive film formed on one of two transparent substrates 1304a and 1304b constituting a liquid crystal display substrate 1304. It can also be used as a liquid crystal display device, which is a component for electronic equipment, by connecting the TCP (Tape Calibrary Package) 1320.
  • TCP Transmission Calibrary Package
  • the present invention is not limited to the above embodiments, and various modifications can be made within the scope of the present invention.
  • the present invention is not limited to being applied to the driving of the various liquid crystal panels described above, but is also applicable to an image display device using an electorifice luminescence, a plasma display device, a CRT, or the like.
  • the number of phase expansions, the data length of the phase expansion signal, and the length of the sampling period corresponding thereto can be variously modified other than the above-described embodiment.
  • the capacity for phase expansion and sampling in the embodiment can be a digital memory.
  • the digital image signal is converted into parallel 4-bit data Dat al— :! 1 to 4, -D ata 6-l to 6-4 are converted into phase expansion signals, and Data 1 to 1 to 14 are sampled by the latch circuit using the same sampling signal.
  • the output of the latch circuit is subjected to D / A conversion or pulse width modulation, output to the data signal line, and supplied to the liquid crystal layer 116 via the switching element 114.
  • the switching element may be a two-terminal element such as a MIM.
  • a two-terminal device and a liquid crystal layer are connected in series between the scanning signal line and the Thus, the difference voltage between the two signal lines is supplied to the pixel.
  • the TFT is used as the switching element
  • the substrate on which the element of the liquid crystal panel is formed is a glass or quartz substrate.
  • a semiconductor substrate can be used instead.
  • the switching element is not a TFT but a MOS transistor.

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Description

明 細 書 画像表示装置、 画像表示方法及び表示駆動装置並びにそれを用いた電子機器 技術分野
産業上の利用分野
本発明は、 アクティブマトリクス液晶表示装置等の画像表示装置、 画像表示方 法及び表示駆動装置並びにそれを用いた電子機器に関する。 さらに詳しくは、 ゴ —スト現象を低減できるデータ書き込み動作の改良に関する。
背景技術
例えば、 アクティブマトリクス型の液晶表示装置では、 一走査信号ラインに複 数接続された T F T (薄膜トランジスタ） 等のスイッチング素子を介して、 各画 素の液晶層にデ一夕を書き込む動作を、 点順次駆動により実施している。
ところで、 近年のマルチメディア対応の要求に答えるため、 例えばパーソナル コンピュータ （P C ) またはエンジニアリング ' ワークステーション （E W S ) にて、 ビデオ信号などの自然画を表示する場合には、 例えば 2 5 6階調などの多 階調化への対応が望まれている。
この多階調化への対応を、 従来のディジタルドライバにて実現しょうとすると、 入力信号数がビッ ト数倍だけ多く必要となる。 例えば、 2 5 6階調のカラ一表示 の場合には、 3本 （R， G , B ) X 8ビッ ト = 2 4本の入力信号数となる。
一方、 アナログドライバであれば、 カラ一表示の場合でも 3本、 白黒表示の場 合では 1本の入力信号数で済む。 さらに、 ディジタルドライバは階調特性が離散 的であるのに対して、 アナログドライバでは階調特性が連続的であり、 通常の映 像信号に づく表示に適する利点もある。
ところで、 アクティブマトリクス型液晶表示装^では、 上述の点順次駆動のた めに、 画像信号中のデータを T F Tスィツチなどによりサンプルホールドする必 要がある。 このとき、 T F Tなどのスイッチング特性が入力画像信号の周波数に 対して十分に追従できないという問题が生ずる。 ドライバ内蔵の表示装置の場合 は、 外付けドライバを用いた表示装置の場合に比べて、 サンプルホールド用 T F Tの能力が低く、 その問題がより顕著となる。 また、 多数の画素を有する高精細 な表示装置の場合は、 入力画像信号の周波数が高くなることから、 上記問題がよ り顕著となる。
このため、 図 3 2に示すように、 入力画像信号を例えば 6つのパラレル信号に 相展開し、 1画素あたりのデータ長を長く して、 液晶パネルに入力される信号周 波数を低くする技術が提案されている （特願平 6— 3 1 6 9 8 8号） 。
この相展開により、 例えばサンプルホールドスィツチとしての T F Tの周波数 特性が十分でなくても、 1画素あたりのデータ長を長くして、 解像度を高くでき る
図 3 2に示すように、 6相展開されてそれそれ並列出力される各々の相展開信 号のデータ長は、 基準クロックの 6周期分の長さとなっている。
これを T F Tなどのサンプルホールドスイッチにてサンプリングする際に、 例 えば T F Tのゲートに入力されるサンプリング信号のサンプリング期間を、 当初 は図 3 2に示すように、 基準クロックの 8周期分の長さに設定することを試みた
T F Tのスィツチングの追従性を考慮して、 相展開信号中のデータ長に対して 十分なサンプリング期間を設定したからである。 また、 このサンプリング期間を 有するサンプリング信号は、 シフ トレジスタのみを用いることで容易に生成でき たからである。
しかしながら、 本発明者の実験によれば、 図 3 3に模式的に示すように、 例え ば矢印 1を画面 2に表示しょうしたとき、 この矢印 1の走査方向後段に、 破線で 示すゴースト 3が生ずる場合があることが判明した。
そこで、 本発明の目的とするところは、 入力画像信号を相展開しながらも、 ゴ ース卜が低減又は防止できる画像表示装^、 画像表示方法及表示駆動装置並びに それを用いた '子機器を提供することにある。
本発明の他の目的は、 ドッ トクロックの高速化に伴い点順次駆動ではサンプル ホールド動作に追従できない場合でも、 ゴ一ストを低減又は防止しながら表示駆 動できる画像表示装^、 画像表示方法及表示駆動装^並びにそれを用いた電子機 器を提供することにある。
発明の開示 本発明に係る画像表示装置は、 マトリクス状に配置される複数のデータ信号線 と複数の走査信号線の交差により形成される画素位置に、 画素を配置して成る画 像表示部を有する。 走査信号線選択手段は、 走査信号を順次前記走査信号線に供 給する。 相展開手段は、 各々の前記画素位置に対応するデータを時系列的に有す る画像信号をサンプリングして、 そのサンプリング周期よりも長いデータ長に変 換された複数の相展開信号を並列に出力する。 各々の前記データ信号線にそれそ れ接続された複数のサンプリング手段は、 前記複数の相展開信号の一つをそれそ れ入力とし、 前記相展開信号中の前記デ《= "タをサンプリングして、 前記データ信 号線にデータ信号として供給する。 サンプリング信号生成手段は、 前記相展開信 号のデータ長に相当する期間よりも短いサンプリング期間のサンプリング信号を 生成して、 前記サンプリング手段に供給する。
本発明は、 本発明の課題であるゴーストの低減又は防止のために、 以下のよう に機能する。
まず、 本発明者は、 ゴーストの発生原因が、 図 34の通り、 サンプリング手段 を介して画素に供給される波形に不要な成分が混入することにあると解析した。 この波形中への不要な成分の混入は、 図 32に示す通り、 相展開信号のデータ長 がドッ トクロックの 6周期であるのに対して、 サンプリング期間がドッ トクロッ クの 8周期と長くなつていることに起因している。
このため、 図 32にて例えばビデオ nの信号線を例に挙げると、 サンプリング 信号 S/H (n) 、 S/H (n+6) 、 S/H (n+ 12 ) は、 それそれオーバ —ラップ期間を有しながらサンプリングするので、 例えば S/H (n+6) のサ ンプリング期間の初期では、 S/H (n) が、 サンプリングするデ一夕までも、 S/H (n+6) のサンプリング信号がサンプリングしていた。
この場合の現象を、 液晶層に供給される電位波形で観察して見た。 この結果、 サンプリング手段の書き込み能力に依存して、 図 34のように、 矢印 1のデ一夕 が一旦書き込まれることの影響を受けて、 波形中に不要な成分が混入し、 本来低 くなるべきレベルの領域が、 同図のゴースト 3と対応する位置でレベルが高くな ることが分かった。
本発明では、 図 8、 図 1 1、 図 14及び図 17に象徴的に示すように、 相展開 信号のデータ長よりも、 サンプリング信号のサンプリング期間を必ず短く設定で きるため、 本来のデータでない他のデータの影響が少なくなり、 ゴーストを低減 又は防止できる。
本発明では、 前記相展開手段は、 各々の前記相展開信号の画素データの先頭位 置を、 基準クロックに基づき順次ずらして、 各々の前記相展開信号を並列に出力 することができる。 このとき、 前記サンプリング信号生成手段は、 各々の前記サ ンプリング手段に出力される前記サンプリング信号のサンプリング期間の開始時 期を順次ずらして設定している。 これにより、 一本の前記走査信号に接続された 前記画素を点順次で駆動することができる。.
このサンプリング信号生成手段は、 シフトレジス夕と論理積回路とを有する。 シフ トレジスタは、 入力信号を順次シフ トする複数段構成を有し、 各段の出力 信号が、 次段の出力信号と一部位相が重なるタイミングで出力される。 より具体 的には、 シフ トレジスタは、 前記基準クロックの一周期の 2 N ( Nは自然数） 倍 のパルス幅を持つ入力信号を前記基準クロックの一周期ずつ順次シフ トして送出 する。 図 7 ( A ) の例では、 N = 4で、 入力信号 D Xのパルス幅はドッ トクロッ ク D Cの一周期の 8倍である。 図 1 0の例では、 N = 3で、 入力信号 D Xのパル ス幅はドッ トクロック D Cの一周期の 6倍である。 図 1 3の例では、 N = 2で、 入力信号 D Xのパルス幅はドッ トクロック D Cの一周期の 4倍である。
さらに、 各々の前記サンプリング手段に接続された前記論理積回路は、 前記シ フトレジス夕からのシフ ト量の異なる 2つの出力が入力され、 その論理積を前記 サンプリング信号として前記サンプリング手段に出力している。
これにより、 n ( 1≤n≤—本の走査信号線上の総画素数） 番目の前記サンブ リング手段に接続された前記論理積回路には、 1水平期間内の n番目と （n + N ) 番目の前記シフ トレジス夕出力が入力され、 それらの論理嵇となる前記サンプリ ング信号のサンプリング期間は、 前記 準クロックの一周期の N倍となる。
N = 4の実施咧を示す図 6では、 例えば n = lとすると、 1番目と 5番目のシ フ トレジス夕出力が論理積回路 1 6 0 aに入力され、 図 7の通りサンプリング期 間は、 ドッ トクロック D Cの一周期の 4 ( == N ) 倍である。
N = 3の実施例である図 9では、 例えば n = lとすると、 1番目と 4番目のシ フトレジスタ出力が論理積回路 160 aに入力され、 図 10の通りサンプリング 期間は、 ドッ トクロック DCの一周期の 3 ( = N) 倍である。
N=2の実施例である図 12では、 例えば n= lとすると、 1番目と 3番目の シフトレジス夕出力が論理積回路 160 aに入力され、 図 13の通りサンプリン グ期間は、 ドッ トクロック DCの一周期の 2 ( = N) 倍である。
本発明では、 前記相展開手段は、 前記画素データの先頭を一致させて各々の前 記相展開信号を並列に出力することができる。 このとき、 前記サンプリング信号 生成手段は、 前記相展開信号線の総数と^]数の前記データ信号線と接続された複 数の前記サンプリング手段に対して、 サンプリング期間の開始時期を一致させた 前記サンプリング信号を供給している。 これにより、 図 17に象徴的に示すよう に、 一本の前記走査信号に接続された複数の前記画素を、 前記相展開信号線の総 数ずつに同時駆動することができる。
このサンプリング信号生成手段は、 入力信号を前記基準クロックの一周期ずつ 順次シフ トして送出するシフトレジス夕を有する。 より具体的には、 シフトレジ ス夕は、 前記基準クロックの一周期の 2 N (Nは自然数） 倍のパルス幅を持つ入 力信号を、 前記基準クロックの一周期ずつ順次シフ トして送出する。
図 16の例では、 N = 4で、 入力信号 DXのパルス幅はドッ トクロック DCの —周期の 8倍である。
こうすると、 m ( 1 m≤—本の走査信号線上の総画素数/前記相展開信号線 の総数） 番目の同時駆動時には、 1水平期間内の （3m— 2) 番目の前記シフ ト レジスタ出力が前記複数のサンプリング手段に入力され、 前記サンプリング手段 の前記サンプリング期間は、 前記基準クロックの一周期の N倍となる。
図 15の例では、 例えば m= 1番目の同時駆動では、 3m— 2 = 1番目のシフ トレジス夕出力が、 6個のサンプリング手段 106に入力されている。 同様に、 m= 2番目の同時駆動では、 3m— 2 = 4番目のシフ トレジス夕出力が、 次の 6 個のサンプリング手段 106に入力され、 m= 3番目の同時駆動では、 3m— 2 =7番目のシフ トレジス夕出力が、 次の 6個のサンプリング手段 106に入力さ れている。
本発明は、 前記画像表示部は、 一対の基板間に液晶を介在させた液晶パネルで あり、
複数の前記サンプリング手段は、 一方の前記基板上に形成された複数の薄膜ト ランジス夕 （T F T ) で構成され、
前記サンプリング信号生成手段からの前記サンプリング信号は、 各々の前記薄 膜トランジスタのゲートに供給される構成とすることができる。
T F Tは書き込み能力に限界があるが、 データ長の長い画素データを持つ相展 開信号が入力されることで十分なサンプリング期間を確保でき、 しかもサンプリ ング期間中に前回の画素データが書き込まれることがないので、 波形中に不要な 成分が混入することが低減し、 ゴース卜の発生を有効に防止できる。
本発明では、 前記画像表示部は、 前記データ信号線を介して前記画素の一端に 印加される電圧と該画素の他端に印加される電圧との差電圧を前記画素位置の液 晶に印加し、 かつ前記液晶に印加される電界の極性を反転して駆動するものとす ることができる。
この場合、 前記相展開手段の前段に、 入力される画像信号から、 極性反転基準 電位に対して第 1の極性で前記画素を駆動する第 1極性画像信号と、 前記第 1の 極性とは逆極性の第 2の極性で前記画素を駆動する第 2極性画像信号とを生成し て、 前記第 1、 第 2極性信号のいずれか一方を前記相展開手段に出力する極性反 転手段をさらに設けることができる。 このとき、 前記相展開手段は、 前記第 1、 第 2極性画像信号に基づいて、 第 1、 第 2極性相展開信号を出力する。
さらに、 前記極性反転手段は、 前記第 1、 第 2極性画像信号の一方を出力する 第 1の極性反転手段と、 前記第 1、 第 2極性画像信号の他方を出力する第 2の極 性反転手段と、 を有することができる。
本発明では、 複数の極性反転手段を、 前記相展開手段の後段に設けることもで きる。 この場合、 前記複数の極性反転手段は、 前記複数の相展開信号の一つから、 極性反転基準電位に対して第 1の極性で前記画素を駆動する第 1極性相展開信号 と、 前記第 1の極性とは逆極性の第 2の極性で前記画素を駆動する第 2極性相展 開信号とを生成して、 前記第 1、 第 2極性相展開信号のいずれか一方をそれぞれ 前記複数のサンプリング手段に出力する。
これら各々の極性反転手段は、 前記第 1、 第 2極性相展開信号の一方を出力す る第 1の極性反転手段と、 前記第 1、 第 2極性相展開信号の他方を出力する第 2 の極性反転手段と、 を有することができる。
本発明では、 前記複数の相展開信号 （又は第 1、 第 2極性相展開信号） を切り 換えて前記複数のサンプリング手段に供給する切換手段と、
, 前記相展開手段での展開順序を変更制御し、 かつ前記展開順序に対応させて前 記切換手段にて前記複数の相展開信号 （又は第 1、 第 2極性相展開信号） の供給 先を変更制御する変更制御手段と、
をさらに有することができる。 一
こうすると、 相展開信号毎に生ずる例えば D Cオフセット成分のばらつきが、 画面の縦ラインにて強調されることを防止できる。
また、 本発明は、 画像表示部を駆動する表示駆動装置を、 画像表示部に対して 外付け回路とすることもできる。
図面の簡単な説明
図 1は、 本発明の第 1実施例に係るアクティブマトリクス型液晶表示装置の概 略説明図である。
図 2は、 6相展開駆動を説明するための概略説明図である。
図 3は、 図 1のデータ処理回路プロックの回路構成例を示す回路図である。 図 4 ( A ) 、 ( B ) はそれそれ、 図 3に示す増幅 ·極性反転回路の具体例を示 す回路図である。
図 5は、 図 3の相展開回路の動作を示すタイミングチャートである。
図 6は、 第 1実施例のデ一夕側駆動回路の詳細を示す回路図である。
図 7 ( A ) は図 6に示すデータ側駆動回路のタイミングチャート、 図 7 ( B ) は走査側駆動回路のタイミングチャートである。
図 8は、 第 1実施例の相展開信号のデータ長と、 サンプリング期間の関係を示 す特性図である。
図 9は、 本発明の第 2実施例のデータ側駆動回路の詳細を示す回路図である。 図 1 0は、 図 9に示すデータ側処理回路のタイミングチヤ一トである。
図 1 1は、 第 2実施例の相展開信号のデータ長と、 サンプリング期間の関係を 示す特性図である。 図 1 2は、 本発明の第 3実施例のデータ側駆動回路の詳細を示す回路図である, 図 1 3は、 図 1 2に示すデータ側駆動回路のタイミングチャートである。
図 1 4は、 第 3実施例の相展開信号のデータ長と、 サンプリング期間の関係を 示す特性図である。
: 図 1 5は、 本発明の第 4実施例のデータ側駆動回路及びデータ処理回路ブロッ クの詳細を示す回路図である。
図 1 6は、 図 1 5に示すデ一夕側駆動回路のタイミングチャートである。
図 1 7は、 第 4実施例の相展開信号 データ長と、 サンプリング期間の関係を 示す特性図である。
図 1 8は、 本発明の第 5実施例のデータ処理回路プロックの構成例を示す回路 図である。
図 1 9は、 本発明の第 6実施例のデータ処理回路ブロックの構成例を示す回路 図である。
図 2 0は、 図 1 9の回路での相展開動作を示すタイミングチヤ一トである。 図 2 1は、 本発明の第 7実施例のデータ処理回路ブロックの構成例を示す回路 図である。
図 2 2は、 図 2 1の回路での相展開動作を示すタイミングチャートである。 図 2 3は、 本発明の第 8実施例のデータ処理回路プロックの構成例を示す回路 図である。
図 2 4は、 図 2 3に示す相展開回路に入力されるサンプリング信号の種類と、 それに対応して接続切換回路にて切り換えられるライン接続状態を説明するため の概略説明図である。
図 2 5は、 ドット毎の極性反転駆動の際の図 2 3に示すバッファ出力を画素位 置に並び替えた概略説明図である。
図 2 6は、 図 2 5の駆動により達成されるドット毎の極性反転駆動の際の画素 データの極性を示す概略説明図である。
図 2 7は、 本発明の第 9実施例に係る電子機器のプロック図である。
図 2 8は、 本発明が適用されるプロジヱク夕の概略説明図である。
図 2 9は、 本発明が適用されるパーソナルコンピュータの外観図である。 図 3 0は、 本発明が適用されるページャの分解斜視図である。
図 3 1は、 外付け回路を備えた液晶表示装置の一例を示す概略斜視図である。 図 3 2は、 相展開したときの問題点を説明するための概略説明図である。
図 3 3は、 図 3 2の相展開信号を用いて画像表示したときのゴーストの発生を 説明するための概略説明図である。
図 3 4は、 図 3 3のゴーストが生ずる波形であって、 液晶層に供給される電圧 波形を模式的に示す波形図である。 発明を実施するための最良の形態
以下、 本発明をアクティブマトリクス型液晶表示装置に適用した実施例を、 図 面を用いて具体的に説明する。
( 1 ) 第 1実施例
(装置の概略構成）
図 1に、 第 1実施例に係る液晶表示装置の全体概要が示されている。 同図に示 すように、 この液晶表示装置は、 電子機器例えば液晶プロジェクタのライ トパル ブとして用いる小型液晶表示装置であり、 液晶パネルブロック 1 0と、 タイミン グ回路プロック 2 0と、 データ処理プロック 3 0とに大別される。
夕イミング回路プロック 2 0は、 クロック信号 C L Kと同期信号 S Y N Cとが 入力され、 所定のタイミング信号を出力するものである。
データ処理回路プロック 3 0は、 相展開回路 3 2と、 増幅 ·反転回路 3 4を有 する。 相展開回路 3 2は、 一本の画像信号 （本実施例では白黒の濃淡表示であり、 画像信号は一本である） D a t aが入力され、 画素情報を n相展開 （図 1では n = 6相としてある） した n相の相展開信号を並列に出力するものである。 なお、 液晶パネルブロック 1 0中の液晶パネル 1 0 0が 3原色のカラーフィル夕を有す るカラ一液晶パネルの場合には、 前記相展開回路 3 2には、 R , G , Bの 3本の 画像信号が入力され、 この 3本の画像信号から例えば 6本の相展開信号を生成す ることができる。 この n相展開については後述する。
増幅 ·反転回路 3 4は、 n本の相展開信号を、 液晶パネルの駆動に必要な電圧 に増幅し、 必要に応じて、 極性反転基準電位を基準として極性反転するものであ る。 なお、 図 1に示す増幅 ·反転回路 3 4と相展開回路 3 2との位置を逆転させ ても良い。 すなわち、 画像信号を増幅 ·反転回路 3 4にて増幅 ·極性反転させた 後に、 相展開回路 3 2にて相展開しても良い。
本実施例のデータ処理回路プロック 3 0の出力ラインは、 6相展開を実施して ：いることから、 図 1に示すとおり、 D a t a 1〜D a t a 6の 6本に分岐されて いる。
液晶パネルプロヅク 1 0は、 液晶パネル 1 0 0と、 走査側駆動回路 1 0 2と、 データ側駆動回路 1 0 4とを、 同一回 板上に備えている。 なお、 これら駆動 回路は、 液晶パネル基板とは分離して、 外付け I Cとして構成しても良い。 液晶パネル 1 0 0上には、 例えば図 1の行方向に沿って伸びる複数の走査信号 ライン 1 1 0と、 例えば列方向に沿って伸びる複数のデ一夕信号ライン 1 1 2と が形成されている。 なお、 本実施例では、 走査信号ライン 1 1 0の総数を 4 9 2 本とし、 データ信号ライン 1 1 2の総数を 6 5 2本としている。 この各ライン 1 1 0 , 1 1 2の交差によって形成される画素位置には、 スィツチング素子 1 1 4 と液晶層 1 1 6とが直列に接続されて表示要素が構成され、 これが画素を形成し ている。 このスイッチング素子 1 1 4がオンする期間を選択期間と称し、 オフす る期間を非選択期間と称する。 選択期間にスイッチング素子 1 1 4を介して液晶 層 1 1 6に供給された電圧を、 非選択期間にて保持する保持容量 （図示せず） が 液晶層 1 1 6に接続されている。 本実施例では、 スィツチング素子 1 1 4を、 例 えば 3端子型スイッチング素子としており、 例えば T F Tにて構成している。 こ れに限らず、 2端子型スイッチング素子例えば M I M (金属一絶縁層一金属） 素 子、 M I S (金属—絶縁層—半導体層） 素子などを用いることができる。 なお、 本実施例の液晶パネル 1 0 0は、 2端子型または 3端子型のスィツチングを用い たアクティブマトリクス型の液晶表示パネルに限らず、 単純マトリクス型の液晶 表示パネルなど、 他の種々の液晶パネルであってもよい。 本実施例の液晶パネル 1 0 0は、 走査信号ライン 1 1 0、 データ信号ライン 1 1 2及びそれに接続され る T F Tが形成された第 1の基板を有する。 この第 1の基板にはさらに、 T F T に接続された画素電極と、 この画素電極を片側電極とする保持容量とが形成され ている。 液晶パネル 1 0 0はさらに、 第 1の基板と対向して配置され、 共通電極 が形成された第 2の基板を有する。 そして、 第 1， 第 2の基板間に液晶が封入さ れて、 液晶パネル 100が構成される。 各画素位置の液晶層は、 一端を画素電極、 他端を共通電極として、 両極の電極により電界が印加される。
走査側駆動回路 102は、 複数の走査信号ライン 1 10 a， 110 b…の中か ら、 走査信号ライン 1 10を順次選択するための選択期間が設定された走査信号 を出力するものである。
データ側駆動回路 104は、 データ処理回路プロック 30の出力線である 6本 の相展開信号ライン D a t a 1〜D a t>a 6と、 液晶パネル 100のデ一夕信号 ライン 1 12 a， 112 b…との間に配置されたサンプルホールドスィツチ 10 6に対して、 液晶パネル 100を点順次時駆動するためのサンプリング信号を出 力するものである。
なお、 第 1の相展開信号ライン D a t a 1は、 サンプルホールドスィッチ 10 6 aを介して、 第 1のデ一夕信号ライン 112 aと接続されている。 同様にして 第 2〜第 6の相展開信号ライン D a t a2〜Dat a6は、 各々のサンプルホ一 ルドスィッチ 106 b〜 106 fを介して、 第 2〜第 6のデ一夕信号ライン 1 1 2 b〜 1 12 fにそれそれ接続されている。 また、 第 1の相展開信号ライン D a t a 1は、 サンプルホールドスイッチ 106 gを介して、 第 7のデータ信号ライ ン 1 12 gにも接続されている。 以下同様にして、 第 1の相展開信号ライン Da t a 1は、 6本先のデ一夕信号ライン 1 12に接続されている。 第 2〜第 6の相 展開信号ライン Dat a2~Dat a 6も同様に、 第 2〜第 6のデータ信号ライ ン 1 12b〜1 12 f よりも 6の整数倍目となる各々のデータ信号ラインに順次 接続されている。
(n相展開の動作について）
次に、 図 2を参照して、 デ一夕処理回路ブ αック 30における相展開回路 32 での、 η相展開例えば 6相展開の動作について説明する。
図 2に示すとおり、 データ処理回路ブロック 30に入力される画像信号は、 液 晶パネル 100の各画素に対応するデータを時系列的に有するアナログ信号とな つている。 6相展開を実施する相展開回路 32は、 この画像信号を基準クロック 例えばドッ トクロック D Cにてサンプリングしている。 そして、 この画像信号を サンプリングして、 そのサンプリング周期よりも長いデータ長に変換された 6つ の相展開信号を生成している。 本実施例では、 ドッ トクロック DCの一周期の整 数倍のデータ長に伸張して、 6本の並列な相展開信号に展開している。 この意味 で、 この相展開回路 32は、 データ長を伸張する機能と、 シリアルな画像信号を ハラレルな画像信号にシリアル一パラレル変換する機能とを有する。 例えば、 第 1の相展開信号ライン D a t a 1に出力される第 1の相展開信号は、 画像信号の 例えば第 1、 第 7、 第 13画素目のデータが、 それそれドッ トクロック DCの一 周期の 6倍のデータ長に伸張される。 同様にして、 6画素先のデ一夕が前記デー 夕長に順次伸張される。
第 2の相展開信号ライン Da t a 2に出力される第 2の相展開信号も同様に、 第 2， 第 8, 第 14画素目などのデータが、 前記データ長に伸張されて出力され ている。
本実施例では、 この伸張及び展開動作を、 アナログインタ一フェース I Cを用 いて行っており、 アナログの画像信号を 6相展開している。
なお、 第 1実施例においては、 第 1〜第 6の相展開信号ライン D a t a 1〜： D at a 6に出力される第 1〜第 6の相展開信号は、 各々の画素データの先頭位置 がドッ トクロック D Cの一周期だけ順次ずれた状態で出力される。
( 6相展開回路及び極性反転回路の具体例の説明）
図 3および図 4 (A) 、 (B) に、 6相展開回路及び極性反転回路の具体例が 示されている。 図 3において、 相展開回路 32は、 スィッチ 500 a~500 f と、 コンデンサ 502 a〜 502 f と、 ノ、'ッファ 504 a〜 504 f とで構成さ れる。 そして、 スィッチ 500 a〜500 f には、 例えば図 5に示すように位相 がずれたサンプリングクロック S CLK 1~S CLK 6が、 それそれ一対一に対 応して入力される。 各スィッチ 500 a〜500 fは、 そのクロックによりオン された時に、 データをサンプリングして、 その後段のコンデンサ 502 a〜50 2 f にデータの電荷をチャージさせる。 各スィッチ 500 a〜 500 f は、 その クロックによりオフされている間に、 データ電位を保持する。 これにより、 図 5 に示すように、 ノ、'ッフ ァ 504 a〜 504 f を介して 6相展開信号が得られる。 各バッ ファ 504 a〜504 fの後段には、 増幅回路 506 a〜506 f と、 極性反転回路 508 a〜508 f とが設けられている。 この増幅回路と極性反転 回路の一例が図 4 (A) 、 (B) に示されている。
図 4 (A) に示すとおり、 増幅回路は例えばビデオアンプ （オペアンプでもよ い） 510にて構成されている。 極性反転回路は、 抵抗 R l， R2及び第 1 トラ ンジス夕 TR 1で構成された極性反転部 520と、 抵抗 R 3と第 2 トランジスタ TR 2とで構成されたバッファ 530と、 抵抗 R 4と第 3トランジスタ TR3と で構成されたバッファ 540と、 バッファ 530、 540の出力を択一的に選択 するスィッチ SW 1とを有する。 一- 説明の便宜上、 ビデオアンプ 510の出力が図 4 (A) の通りの矩形波である 場合について説明する。 ここで、 図 4 (A) の抵抗 R 1と R 2との抵抗値がほぼ 等しく、 Vddを 12 Vとする。 この場合、 図 4 (A) の点 Aと点 Bの各電位は、 例えば図 4 (A) に示す通り、 中間の電位例えば 6 Vを境にほぼ線対称の電位と なる。 点 Aの電位は、 例えば黒レベルが 1 IV、 白レベルが 7 Vであり、 点 Bの 電位は、 例えば黒レベルが IV、 白レベルが 5 Vである。 このように、 点 A及び 点 Bに現れる 2つの画像信号は、 両信号の黒レベルの間の極性反転基準電位を基 準として極性が反転している。 本実施例では、 点 Bに現れる信号を負極性の画像 信号とし、 点 Aに現れる信号を正極性の画像信号とする。 なお、 極性反転の基準 となる電位は、 電源電位 Vd dとグランド電位 GNDの中心電位、 つまりアナ口 グ画像信号の振幅中心電位 Vr e f となる。
点 Bに現れる負極性の信号は、 バッファ 540を介して端子 Cに出力され、 点 Aに現れる正極性の信号は、 バッファ 530を介して端子 Dに現れる。 そして、 これら正極性、 負極性の相展開信号の一方が、 極性反転タイミング信号に基づい て切り換えられるスィッチ SW1により選択されて出力される。
図 4 (B) は、 図 3に示す増幅回路 506 a〜506 f と、 極性反転回路 50 8 a〜508 fの他の例を示している。 図 4 (B) では、 増幅回路 510、 差動 増幅回路 550, 560を設けている。 増幅回路 510を介して差動増幅回路 5 50に入力される画像信号のレベルは、 前述の振幅中心電位 V r e fに対して正 極性の電位とされて、 差動増幅回路 550より端子 Cに出力される。 同様に、 増 幅回路 510を介して差動増幅回路 560に入力される画像信号のレベルは、 前 述の振幅中心電位 Vr e f に対して負極性の電位とされて、 差動増幅回路 560 より端子 Dに出力される。 各端子 C， Dの電位は、 極性反転タイミング信号に基 づいてスィツチ SW1を切り換えることで、 選択して出力される。
なお、 図 3の例では、 相展開後に増幅及び極性反転を実施しているため、 6系 統の増幅回路 506 a〜506 f と、 6系統の極性反転回路 508 a〜508 f が必要となる。 ただし、 信号増幅前の信号振幅が小さい段階で、 コンデンサ 50 2 a〜502 fにその信号の電荷をチャージできるため、 チャージ時間が速く、 高速化に対応できる利点がある。 一
(データサンプリングの構成について）
次に、 本実施例の特徴的構成であるデータ側駆動回路 104の詳細について、 図 6の回路図及び図 7のタイミングチャートを用いて説明する。
このデータ側駆動回路 104は、 図 6に示すとおり、 第 1〜第 4列のシフ トレ ジス夕 120〜150を有している。 これら各シフ トレジス夕 120〜 150は、 図 7 (A) に示す共通のシフトデ一夕となる入力信号 DXを入力する。 この入力 信号 DXは、 図 7 (A) に示すとおり、 ドッ トクロック信号 DCの 8周期に亘っ て H I GHとなる信号とされている。 また、 第 1列のシフ トレジス夕 120には、 図 6に示す第 1クロック信号 CLX 1とその第 1反転クロック信号とが入力され る。 第 1クロック信号 CLX1は、 図 7 (A) に示すとおり、 入力信号 DXの半 パルス幅のパルスが、 入力信号 DXのパルス幅の周期で繰り返し出力される。 同 様に、 第 2列から第 4列のシフ トレジス夕 130〜150には、 第 2〜第 4クロ ック信号 C LX 2~C LX 4及びその反転ク口ック信号がそれそれ入力される。 第 2〜第 4のクロック信号 CLX2〜CLX4は、 その立ち上がり時期が、 第 1 のクロック信号 CLX 1の立ち上がり時期よりも、 ドッ トクロック DCの 1周期 毎に順次ずれたものである。
各列のシフ トレジス夕 120~ 150は、 それそれ多段のマス夕一スレイブ型 クロック ドィンバ一夕を含んで構成されている。 第 1のシフトレジス夕 120の 第 1段について説明すれば、 マス夕一となる第 1のクロック ドインバー夕 121 aと、 ィンバ一夕 121 bとが直接に接続され、 このィンバ一夕 121 bの入出 力線を結ぶ帰還線に、 スレイブとなる第 2のクロック ドィンバ一夕 12 1 cが接 続されている。 マスタ一となるクロック ドィンバ一夕 121 aは、 第 1クロック 信号 CLX 1が H I GHである時に、 入力クロック信号 DXを反転して出力する, スレイブとなる第 2のクロック ドインバ一夕 121 cも同様に、 第 1反転クロッ ク信号/ CLX 1が H I GHであるときに、 ィンバ一夕 121 bの出力信号を反 転して出力する。
この第 1列のシフ トレジス夕 120における第 1段目の動作を、 図 7 (A) の タイミングチャートを参照して説明する。 なお、 参考までに、 走査側駆動回路 1 02により出力される各種信号波形を、 7 (B) に示した。
入力クロック信号 DXが H I GHとなる前半部分 （ドッ トクロック DCの 4周 期分） においては、 第 1クロック信号 CLX 1が HI GHとなり、 第 1のクロッ ク ドインバー夕 121 aの出力として、 入力信号 DXを反転した LOWが出力さ れる。 この LOW信号は、 インバー夕 121 bにて反転され、 第 1列シフ トレジ ス夕 120の第 1段目の出力としてまず、 図 7 (A) の SR 1— OUT 1に示す とおり、 入力クロック信号 DXの前半部分だけ H I GHが出力される。'
入力クロック信号 DXの後半部分については、 クロック信号 CLX 1が LOW になるのに対して、 スレイブの第 2のクロック ドィンバ一夕 121 cに入力され る第 1反転クロヅク信号/ CLX 1が H I GHとなる。 この第 2クロック ドイン バ一夕 121 cに入力される信号は、 ィンバ一夕 121 bからの H I GH信号で あり、 結果として、 第 2のクロック ドィンバ一夕 121 cからの出力は、 この入 力 H I GH信号を反転した LOW信号となる。 この LOW信号は、 インバ一夕 1 21 bにて反転される。 したがって、 第 1列のシフ トレジス夕 120における第 1段目の出力である第 1の出力信号 SR 1 -OUT 1の後半部分も H I GH信号 が出力される。
なお、 第 7 (A) の SR 1— OUT l、 -SR 4-OUT 1, -SR 3— OU T 2は、 第 1〜第 4列のシフ トレジスタ 120〜 150の出力を示す。 符号の S R 1~SR4はシフ トレジス夕の第 1列〜第 4列を示し、 符号の OUT 1、 OU T2…は、 各シフ トレジス夕の第 1段番目、 第 2段目…の出力を示す。
第 2〜第 3の出力信号 SR 2— OUT 1〜SR4— OUT 1は、 第 2列から第 4列のシフ トレジス夕 130~ 150の第 1段目の動作により、 図 7 ( A) に示 すとおり、 第 1の出力信号 SR 1— OUT 1の立ち上がりから、 ドッ トクロック DCの 1周期分だけ順次ずれた状態で出力される。
第 5番目の出力信号 SR 1— OUT2は、 第 1列のシフ トレジス夕 120の第 2段目のマス夕一スレイブ型クロヅクドィンバ一夕を用いて生成される。
: この第 1列〜第 4列のシフトレジス夕 120〜 150の出力信号を、 そのまま サンプルホールドスィッチ 106 a, 106b…に出力すると、 図 32〜図 34 にて説明した従来のゴースト現象が生じてしまう。
そこで、 この第 1実施例においては、 1列〜第 4列のシフ トレジス夕 120 〜 150と、 サンプルホールドスイッチ 106a, 106 b…との間に、 ナンド 回路 160 a, 16 Ob…と、 インバー夕 162 a, 162 b…とを設けている c このナンド回路とインバー夕とは、 シフ トレジス夕から出力された 2つの夕イミ ング信号の論理積をとる回路として機能する。
第 1のデータ信号ライン 112 aに接続されたサンプルホールドスィツチ 10 6 aの前段に設けられるナンド回路 160 aには、 第 1列のシフ トレジス夕 12 0の第 1段目からの第 1の出力信号 SR 1— OUT 1と、 第 2段目からの第 5の 出力信号 SR 1 -OOT 2とが入力される。 従って、 このナンド回路 160 a及 びその後段のィンバ一夕 162 aを絰由して得られるサンプリング信号 S L 1一 Dat a lは、 第 1の出力信号 SR 1— OUT 1と、 第 5の出力信号 SR 1— 0 UT 2との論理積となり、 図 7 (A) に示すとおり、 ドッ トクロック DCの 4周 期の期間がサンプリング期間として設定されることになる。
図 7 (A) の SL 1— Dat a l、 … S L 4— D a t a 4、 …は、 サンプルホ 一ルドスィッチ 106 a、 -106 d …の TF Tのゲートに印加され、 Hig hレベルのときにその TFTをオンさせる。 その信号を SL (n) -Dat a (m) で表わしたとき、 符号 D a t a (m) の m (m= 1〜6) は、 その信号に よりサンプリングされる相展閲信号ライン D a t a 1〜6の番号を示す。 符号 S L (n) の nは、 サンプリング信号の順番を示す。
第 2のデ一夕信号ライン 112 bに接続されたサンプルホールドスイッチ 10 6 bの前段では、 ナンド回路 160 bに対して、 第 2列のシフ トレジスタ 130 の第 1段目からの信号 SR 2— OUT 1と、 第 2段目からの信号 SR 2— OUT 2とが入力される。 従って、 このナンド回路 160 b及びその後段のィンバ一夕 162 bを経由して得られる第 2番目のサンプリング信号 S L 2— D a t a 2は, 第 1番目のサンプリング信号 S L 1— Dat a lよりも、 ドッ トクロック DCの 1周期だけ立ち上がりが遅れるが、 サンプリング期間は同様にドッ トクロック D Pの 4周期の期間となる。 なお、 第 3のデータ信号ライン以降のデータ信号ライ ンの場合も同様である。
(デ一夕サンプリング動作について）
図 8は、 各々のサンプルホールドスィ^チ 106に入力される相展開信号 D a t a l〜Dat'a6と、 サンプリング信号 SL (n) -Dat a (m) との関係 を示している。 図 8では、 相展開信号 D a t a 1をサンプリングするサンブリン グ信号 SL 1— Dat a l、 SL7— Dat a l及び SL 13— Dat a lを示 している。 第 1のサンプルホールドスイッチ 106 aには、 図 8に示すとおり、 ドッ トクロック D Cの 6周期分のデータ長を有する情報が、 このサンブルホール ドスイッチ 106 aを構成する T FTのソースラインに入力される。 一方、 サン プルホールドスィツチ 106 aを構成する T F Tのゲ一トには、 ナンド回路 16 0 a、 ィンバ一夕 162 aを経由したサンプリング信号 S L 1— D a t a 1が入 力されている。 このサンプリング信号 S 1—Da t a 1は、 相展開信号のデータ 長がドッ トクロック信号の 6周期分であるのに対して、 その前後で 1周期分が除 去された 4周期分のサンプリング期間 （Hi ghの期間） に設定されている。 このようなサンプリング期間を設定することで、 たとえサンプルホールドスィ ツチ 106を T FTにて構成し、 この T FTの書き込み能力に限界があつたとし ても、 液晶表示上、 前回のデータに影響されない、 換言すればゴーストのない液 晶表示を行うことができる。
この理由は、 サンブルホル一ドスィツチ 106を構成する T F Tのゲートは、 相展開信号線上の画像データが安定した後に、 サンプリング信号の H i ghレべ ルにより開かれることになるからである。 しかも、 この相展開信号線上のデ一夕 が変化しないうちに、 T F Tのゲートが閉じられるからである。 さらに、 同じ相 展開信号線 D a t a 1に接続されるサンプルホールドスイッチ 106 a、 106 g、 106η···は、 SL 1— Dat a l、 S L 7— D a t a 1、 S L 13 -D a t a 1の H i ghレベルの期間のずれから明らかなように、 ゲートの開閉タイミ ングをずらして駆動され、 複数のゲートが同時に開となることはない。 このよう に、 相展開信号のデータ長の中の安定したデータ領域についてのみサンプリング 期間を設定することで、 前回のデータに影響を受けない安定したデータのみを、 データ信号ライン 112に送出することができる。 このデータは、 走査側駆動回 路 102からの走査信号により ONするスィツチング素子 114を介して、 液晶 層 116及び保持容量に書き込まれることになる。
以下、 同様にして、 サンプリングスィツチ-! 06b, 106 c…を介して、 安 定したデータが、 順次対応するデータ信号ライン 112 b， 1 12 c…に送出さ れ、 第 1番目の走査信号ライン 110aにスイッチング素子 1 14を介して接続 された液晶層 116への書き込みが点順次駆動により実施される。 その後は、 走 査側駆動回路 102からの走査信号により、 第 2番目以降の走査信号ライン 11 0に接続されたスィツチング素子 114を順次 ONさせながら、 上述のデータの 書き込みを繰り返し実施することになる。
( 2 ) 第 2実施例
この第 2実施例は、 ドッ トク ciックの 6周期分のデータ長を持つ相展開信号と、 ドッ トク Dックの 3周期分のサンプリング期間を持つサンプリング信号とを用い て、 液晶表示駆動を実施するものである。
第 1実施例と異なる点は、 図 6に示すデータ側駆動回路などを、 図 9に示すも のに変更した点である。
図 9に示す通り、 データ側駆動回路 104は、 第 1〜第 3列のシフトレジス夕 200〜220を有している。 これら各シフトレジスタ 200〜220は、 図 1 0に示す通り共通のシフ トデータとなる入力信号 DXを入力する。 この入力信号 DXは、 図 10に示すとおり、 ドッ トクロック信号 DCの 6周期に亘つて HI G Hとなる信号とされている。 また、 第 1列のシフ トレジス夕 200には、 図 10 に示す第 1クロック信号 CLK 1とその第 1反転クロック信号/ CKL 1とが入 力される。 第 1ク C3ック信号 CLK 1は、 図 10に示すとおり、 入力信号 DXの 半パルス幅のパルスが、 入力信号 DXのパルス幅の周期で繰り返し出力される。 同様に、 第 2列、 第 3列のシフ トレジス夕 210, 220には、 第 2、 第 3クロ ック信号 CLK2、 CLK3及びその反転クロック信号/ CLK2、 /CLK3 がそれそれ入力される。 第 2、 第 3のクロック信号 CLK2、 CLK3は、 その 立ち上がり時期が、 第 1のクロック信号 CLK 1の立ち上がり時期よりも、 ドッ トクロック D Cの 1周期毎に順次ずれたものである。
, 各列のシフ トレジスタ 200〜220は、 それそれ多段のマスタ一スレイブ型 クロック ドィンバ一夕を含んで構成されている。
この第 1列〜第 3列のシフトレジス夕 200〜 220の出力信号 SR 1— OU T l、 "'SR 3— OUT 2は、 図 10に示す通りとなる。
第 1のデ一夕信号ライン 112 aに接続されたサンプルホールドスィツチ 10 6 aの前段に設けられるナンド回路 160 aには、 第 1列のシフ トレジス夕 20 0の第 1段目からの第 1の出力信号 SR 1—OUT 1と、 第 2段目からの第 4の 出力信号 SR 1 -OUT 2とが入力される。 従って、 このナンド回路 160 a及 びその後段のィンバ一夕 162 aを経由して得られるサンプリング信号 S L 1一 Dat a lは、 第 1の出力信号 SH 1— OUT 1と、 第 4の出力信号 SR4— 0 UT2との論理積となり、 図 10に示すとおり、 ドッ トクロック DCの 3周期の H i gh期間がサンプリング期間として設定されることになる。
同様に、 第 2のデ一夕信号ライン 112 bに接続されたサンプルホールドスィ ツチ 106 bの前段では、 ナンド回路 160 bに対して、 第 2列のシフ トレジス 夕 210の第 1段目からの信号 SR 2— OUT 1と、 第 2段目からの信号 SR 2 — OUT 2とが入力される。 従って、 このナンド回路 160 b及びその後段のィ ンバ一夕 162 bを絰由して得られる第 2番目のサンプリング信号 S L 2 -D a t a2は、 第 1番目のサンプリング信号 S L 1— D a t a 1よりも、 ドッ トクロ ック D Cの 1周期だけ立ち上がりが遅れるが、 サンプリング期間は同様にドッ ト クロック D Cの 3周期の H i gh期間となる。 なお、 第 3のデータ信号ライン以 降のデ一夕信号ラインの場合も同様である。
なお、 図 10の 7番目のサンプリング信号 S L 7—D a t a 1は、 第 1番目の サンプリング信号 S L 1 -D a t a 1と同一の相展開信号ライン D a t a 1をサ ンプリングする信号である。 図 10から明らかなように、 両者のサンプリング期 間はずらして設定される。 (データサンプリング動作について）
図 11は、 各々のサンプリングスィツチ 102に入力される相展開信号 Da t a l〜Dat a6と、 サンプリング信号 SL (n) -Dat a (m) との関係を 示している。 この図 1 1は図 8と同様の波形を示している。 例えば、 第 1のサン プルホールドスィツチ 106 aには、 図 11に示すとおり、 ドッ トクロック D C の 6周期のデ一夕長を有する情報が、 このサンプルホールドスイッチ 106 aを 構成する TFTのソースラインに入力される。 一方、 サンプルホールドスィツチ 106 aを構成する T FTのゲートには .ナンド回路 160 a、 ィンバ一夕 16 2 aを経由したサンプリング信号 S L 1— D at a 1が入力されている。 このサ ンプリング信号 S L 1— D a t a 1は、 図 1 1に示す通り、 相展開信号のデータ 長がドッ トクロック信号の 6周期分であるのに対して、 その前後で 1. 5周期分 が除去された 3周期分のサンプリング期間に設定されている。 従って、 第 1実施 例と同様にして、 前回のデータの影響を受けない安定したデータを書き込むこと が可能となる。
( 3 ) 第 3実施例
この第 3実施例は、 ドッ トクロックの 6周期分のデ一夕長を持つ層展開信号と、 ドッ トクロックの 2周期分のサンブリング期間を持つサンブリング信号とを用い て、 液晶表示駆動を実施するものである。
第 1実施例と異なる点は、 図 2に示すデータ側駆動回路などを、 図 12に示す ものに変更した点である。
図 12に示す通り、 デ一夕側駆動回路 104は、 第 1、 第 2列のシフ トレジス 夕 300、 310を有している。 これら各シフトレジス夕 300、 310に共通 に入力されるシフ トデ一夕となる入力信号 DXは、 図 13に示すとおり、 ドッ ト クロック信号 DCの 4周期に亘つて HI GHとなる信号とされている。 また、 第 1列のシフ トレジス夕 300には、 図 12に示す第 1クロック信号 CLK 1とそ の第 1反転クロック信号とが入力される。 第 1クロック信号 CLK 1は、 図 13 に示すとおり、 入力信号 DXの半パルス幅のパルスが、 入力信号 DXのパルス幅 の周期で繰り返し出力される。 同様に、 第 2列のシフ トレジス夕 310には、 第 2のクロック信号 CLK 2及びその反転クロック信号がそれそれ入力される。 第 O 97/0 77
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2のクロック信号 CLK 2は、 その立ち上がり時期が、 第 1のクロック信号 CL K 1の立ち上がり時期よりも、 ドッ トクロック D Cの 1周期だけずれたものであ o
各列のシフ トレジスタ 300、 310は、 それぞれ多段のマスタースレイブ型 クロック ドインバー夕を含んで構成されている。
この第 1列、 第 2列のシフ トレジス夕 300、 310の出力信号 SR 1 -OU T l、 *"SR 1— OUT 4は、 図 13に示す通りとなる。
第 1のデータ信号ライン 112 aに接 ·続されたサンプルホールドスィツチ 10 6 aの前段に設けられるナンド回路 160 aには、 第 1列のシフトレジス夕 30 0の第 1段目からの第 1の出力信号 SR 1— OUT 1と、 第 2段目からの第 3の 出力信号 SR 1 -OUT 2とが入力される。 従って、 このナンド回路 160 a及 びその後段のィンバ一夕 162 aを経由して得られるサンプリング信号 S L 1一 Dat a lは、 第 1の出力信号 SR 1— OUT 1と、 第 3の出力信号 SR 1—0 UT 2との論理積となり、 図 13に示すとおり、 ドッ トクロック D Cの 2周期の 期間がサンプリング期間として設定されることになる。
同様に、 第 2のデ一夕信号ライン 112 bに接続されたサンプルホールドスィ ツチ 106 bの前段では、 ナンド回路 160 bに対して、 第 2列のシフ トレジス 夕 310の第 1段目からの信号 SR 2— OUT 1と、 第 2段目からの信号 SR 2 -OUT 2とが入力される。 従って、 このナンド回路 160 b及びその後段のィ ンバ一夕 162 bを経由して得られる第 2番目のサンプリング信号 SL 2— Da t a 2は、 第 1番目のサンプリング信号 SL 1— Dat a lよりも、 ドッ トプロ ック D Cの 1周期だけ立ち上がりが遅れるが、 サンプリング期間は同様にドッ ト クロック DCの 2周期の期間となる。 なお、 第 3のデータ信号ライン以降のデ一 夕信号ラインの場合も同様である。
(デ一夕サンプリング動作について）
図 14は、 各々のサンプリングスィツチ 102に入力される相展開信号 D a t a 1〜D a t a 6と、 サンプリング信号 S L (n) -Dat a (m) との関係を 示している。 この図 14は図 8と同様の信号の波形を示している。 例えば、 第 1 のサンプルホールドスィッチ 106 aには、 同図に示すとおり、 ドッ トクロック D Cの 6周期分のデ一夕長を有する情報が、 このサンプルホールドスィツチ 1 0 6 aを構成する T F Tのソースラインに入力される。 一方、 サンプルホールドス イッチ 1 0 6 aを構成する T F Tのゲートには、 ナンド回路 1 6 0 a、 ィンバ一 夕 1 6 2 aを経由したサンプリング信号 S L 1— D a t a 1が入力されている。 このサンプリング信号 S L 1— D a t a 1は、 相展開信号のデータ長がドッ トク 口ック信号 D Cの 6周期分であるのに対して、 その前後で 2周期分が除去された 2周期分のサンプリング期間に設定されている。 従って、 第 1、 第 2実施例と同 様にして、 前回のデ一夕の影響を受けな 安定したデータを書き込むことが可能 となる。
( 4 ) 第 4実施例
この第 4実施例は、 第 1及び第 3実施例の点順次駆動を、 相展開数と同数の例 えば 6画素同時駆動に変更したものである。 例えばエンジニアリング · ワークス テーシヨン （E W S ) であると、 ドッ トクロックが高周波数化 （例えば 1 3 0 M H z ) され、 点順次駆動のための位相差は 1 0 n s e c以下となる。 この場合、 サンプルホールドスイッチを T F Tとすると、 到底スィツチングが追従できない c 従って、 このような場合に複数同時駆動が有効である。 以下、 この第 4実施例を 図 1 5〜図 1 7を参照して説明する。
(データ処理回路プロックの構成及び相展開信号について）
第 4実施例においては、 第 1〜第 6の相展開信号ライン D a t a 1〜D a t a 6に出力される第 1〜第 6の相展開信号は、 6画素同時書き込みを実現するため に、 各々の画素データの切り換わりの先頭位置が、 図 1 7に示すように一致して いる。
このために、 この第 4実施例では、 図 1 5に示すデータ処理ブロック 3 0は、 相展開回路 3 2と増幅 ·反転回路 3 4との間に、 サンプルホールド回路 3 6を増 設している。 相展開回路 3 2にて第 1回目のサンプルホールド動作により、 図 2 の通り、 各相展開信号の各々の画素データの先頭位置は、 ドッ トクロック D Cの 1周期ずつずれることになる。 しかし、 その後段のサンプルホールド回路 3 6に て一括して再度サンプルホールドすることで、 図 1 7に示す通り、 第 1〜第 6の 相展開信号ライン D a t a l ~ D a t a 6に出力される第 1〜第 6の相展開信号 は、 各々の画素デ一夕の先頭位置が一致する。 なお、 後段のサンプルホールド回 路 36として、 バッファメモリを用いることができる。 また、 相展開回路 32の 前段に、 増幅，反転回路 34を配置しても良い。
(データ側駆動回路の構成及びその動作について）
: 図 15に示す通り、 デ一夕側駆動回路 104は、 第 1列のシフ トレジス夕 40 0を有している。 このシフ トレジスタ 400に入力されるシフ トデ一夕となる入 力信号 DX、 ク Dック信号 CLK及びその反転クロック信号は、 図 7に示す第 1 実施例の入力信号 DX、 第 1クロック it CLX及びその反転クロック信号と同 一である。 すなわち、 入力信号 DXは、 図 16に示す通り、 ドッ トクロック信号 DCの 8周期に亘つて HI GHとなる信号とされている。 また、 クロック信号 C LKは、 図 16に示すとおり、 入力信号 DXの半パルス幅のパルスが、 入力信号 DXのパルス幅の周期で繰り返し出力される。
シフトレジスタ 400は、 多段のマス夕一スレイブ型クロック ドィンバ一夕を 含んで構成されている。 このシフトレジス夕 400の各段の出力信号 S L 1、 … SL8は、 図 16に示す通りとなる。
そして、 この第 4実施例では、 第 1〜第 6のデータ信号ライン 1 12 a〜 11 2 f に接続されたサンブルホールドスイッチ 106a〜 106 fのゲートには、 シフ トレジスタ 400の第 1段目からの第 1の出力信号 SL 1が共通して入力さ れる。
同様にして、 第 7〜第 12のデータ信号ライン 1 12 g〜 1 121に接続され たサンプルホールドスィツチ 106 g~ 1061のゲートには、 シフ トレジス夕 400の第 4段目からの第 4の出力信号 SL4が共通して入力される。 なお、 第 13のデ一夕信号ライン以降のデータ信号ラインの場合も同様である。
この結果、 図 17に示すように、 ドッ トクロック D Cの 6周期のデータ長の相 展開信号に対して、 ドッ トクロック D Cの 4周期の期 がサンプリング期間とし て共通に設定されることになる。 従って、 第 1〜第 3実施例と同様にして、 前回 のデ一夕の影響を受けない安定したデータを書き込むことが可能となる。
なお、 この第 4実施例では、 第 1実施例と同じ入力信号 DX、 クロック信号 C LX及びその反転クロック信号を用いたが、 第 2、 第 3実施冽の対応する信号を 用いることができる。 第 2実施例の信号を用いると、 ドッ トクロック D Cの 3周 期の期間がサンプリング期間として共通に設定される。 同様に、 第 3実施例の信 号を用いると、 ドッ トクロック D Cの 2周期の期間がサンプリング期間として共 通に設定される。
， （ 5 ) 第 5実施例
この第 5実施例は、 第 1〜第 3実施例の変形例であり、 図 1 8に示すとおり、 データ処理回路ブロック 3 0にて、 まず増幅及び極性反転を行い、 その後に 6相 展開を実施している。 この場合、 図 1 8JZ示す通り、 増幅 ·極性反転回路 3 4は 一系統だけで済む。 従って、 図 3の場合と比較して回路規模が縮小し、 6本の相 展開信号ライン間の信号電位のばらつきは、 6系統のサンプルホールド回路の D Cオフセッ ト分のみとなり少なくなる。 なお、 図 3の場合の 6本の相展開信号ラ ィン間の信号電位のばらつきは、 6個のビデオアンプでのゲインのばらつきが上 乗せされてより大きくなる。 図 1 8の増幅 ·極性反転回路 3 4は図 4 ( B ) の構 成を用いても良く、 下記にて説明する第 6実施例以降についても同様である。
( 6 ) 第 6実施例
この第 6実施例は、 第 4実施例の変形例であり、 第 5実施例と同様に、 図 1 9 に示すとおり、 データ処理回路ブロック 3 0にてまず増幅及び極性反転を行い、 その後に 6相展開を実施している。 この場合、 図 1 9に示す通り、 増幅 ·極性反 転回路 3 4は一系統だけで済む。 従って、 図 3の場合と比較して回路規模が縮小 し、 6本の画像信号ラインの信号電位のばらつきもすくなくなる。
図 2 0は、 図 1 9の回路の動作を説明するタイミングチャートである。 図 1 9 の相展開回路 3 2の出力が、 図 2 0に示す 1回目のサンプルホールド出力に対応 し、 6相展開された信号となるのは上述の通りである。 図 1 9のサンプルホール ド回路 3 6に設けられたスィツチ 5 5 0 a〜5 5 0 f は、 図 2 0の第 2のサンプ ルホールドクロック S C L K 7に基づいて同時にオン ·オフ駆動される。 この結 果、 図 1 9のバッファ 5 5 4 a〜5 5 4 fの出力は、 図 2 0の 2回目のサンプル ホールド出力として示すように、 各々の画素デ一夕の先頭位置が一致する。
( 7 ) 第 7実施例
この第 7実施例は、 図 1 9の変形例を示し、 図 2 1に示す通り、 相展開回路 3 2の後段に、 2つのサンプルホールド回路 3 6、 3 8を設けている。 図 2 2は、 図 2 1の回路の動作を説明するタイミングチャートである。 図 2 1の相展開回路 3 2の出力が、 図 2 2に示す 1回目のサンプルホールド出力に対応し、 6相展開 された信号となる。 図 2 1のサンプルホールド回路 3 6に設けられたスィツチ 5 ;5 0 a〜5 5 0 cは、 図 2 2のサンプリングクロック S C L K 7に基づいて同時 にオン ·オフ駆動される。 この結果、 図 2 1のバッファ 5 5 4 a〜5 5 4 c出力 は、 図 2 2の 2回目のサンプルホールド出力として示すように、 各々の画素デー 夕の先頭位置が一致する。 図 2 1のサンプルホールド回路 3 6に設けられたスィ ツチ 5 5 0 d〜5 5 0 f は、 図 2 2のサンプリングクロック S C L K 8に基づい て同時にオン ·オフ駆動される。 この結果、 図 2 1のバッファ 5 5 4 a〜 5 5 4 c出力は、 図 2 2の 2回目のサンプルホールド出力として示すように、 各々の画 素データの先頭位置が一致する。 図 2 1の最終段のサンプルホールド回路 3 8に 設けられたスィツチ 5 6 0 a~ 5 6 0 f は、 図 2 2のサンプリングク Οック S C L Κ 9に基づいて同時にオン ·オフ駆動される。 この結果、 図 2 1のバッファ 5 6 4 a ~ 5 6 4 f の出力は、 図 2 2の 3回目のサンプルホールド出力として示す ように、 各々の画素データの先頭位置が一致する。
こうすると、 各回のデータサンプリングにおいて、 6相展開されたデータ長の データ領域の端部でない部分を常にサンプリングできる。 従って、 液晶パネルの 表示要素に供給される波形に不要な成分が混入することが防止され、 画質が向上 する。
( 8 ) 第 8実施例
上述の第 1実施例から第 7実施例では、 画像信号を 1ライン毎あるいは 1フレ —ム毎に極性反転を行うことで、 液晶パネルの 1ライン毎あるいは 1フレーム毎 の極性反転駆動が可能である。
この第 8実施例は、 液晶パネルの 1 ドッ ト毎の極性反転駆動を可能とし、 かつ、 6本の相展開信号ライン間での信号のばらつきの偏りを低減するものである。 図 2 3に示すとおり、 ビデオアンプ 5 1 0の出力を入力する第 1、 第 2の極性 反転回路 6 0 0 , 6 1 0が設けられている。 この第 1、 第 2の極性反転回路 6 0 0、 6 1 0の回路構成は図 4と同じであり、 最終段のスィッチをそれぞれ第 1の スィッチ SW1、 第 2のスィッチ SW2とする。 この第 1、 第 2のスィッチ SW 1 , 2は、 ドッ ト反転駆動の場合に、 互いに異なる極性を選択するように駆動さ れる。 ライン反転、 フレーム反転を行う場合には、 この第 1、 第 2のスィッチ S W1， 2は互いに同一極性を選択するように駆動される。
第 1のスィッチ SW1の出力は、 相展開回路 34の 1、 3、 5番目のスィッチ 500 a, 500 c, 500 eに入力される。 第 2のスィッチ SW 2の出力は、 相展開回路 34の 2、 4、 6番目のスィッチ 500b, 500d, 500f に入 力 ^れ
1番目から 6番目のスィッチ 500 a〜 500 fを駆動するサンプリングク D ック SHCL 1〜SHCL 6は、 図 24に示すように 6種類用意され、 セレク ト 信号 S 1〜S 6に基づいてタイミング発生回路プロック 20.にて発生される。 こ の装置では、 液晶パネル 10の駆動の水平同期と垂直同期に基づいて、 6種類の サンプリングクロック SHCL 1〜SHCL 6の供給を、 S 1〜S 6のパターン の中から選択して切り換えている。 このために、 タイミング発生回路 20内には 水平同期信号をカウントする 6進カウン夕が設けられている。 6進カウン夕が力 ゥントする毎に、 換言すれば、 図 1の走査信号線 110が新たに選択される一水 平走査 （1H) 毎に、 セレク ト信号 S 1〜S 6を順に切り換えて出力する。
ここで、 相展開回路 32の出力となるバッファ 504 a〜504 fの相展開信 号出力をそれそれ V1〜V6と略称する。 この出力 V1〜V6を、 画素位置に並 ベ替えした場合に、 図 25に示す駆動法が考えられる。
図 25は、 1ライン目はセレク ト信号 S 1、 2ライン目はセレク ト信号 S 2、 3ライン目はセレク ト信号 S 3、 … 6ライン目はセレク ト信号 S 6に従ってサン プリング順序を切り換え、 以降のラインではこれを繰り返している。 図 25中の + , —はデータの極性を示し、 第 1 , 第 2のスィツチ SW 1 , SW 2を、 夕イミ ング発生回路プロック 20からの信号により切り換えることで、 図 25の通りの いわゆるドッ ト反転駆動が可能となる。 図 25の駆動出力は、 シリアル画素デー 夕 a l, a2'" ( lライン目） 、 b l, b2'" (2ライン目） で表すと、 図 26 の通りに各画素に供給されなければならない。
この第 8実施例では、 図 25の出力を図 26の通りに各画素に供給されるよう に、 6本の相展開信号出力ライン 5 0 5 a ~ 5 0 5 f と、 6本の相展開信号供給 ライン D a t a l〜D a t a 6との接続を切り換える接続切換回路 （ローテ一シ ヨン回路） 7 0 0を設けている。 この切換は、 上述の相展開回路 3 4での相展開 順序の切換と同期して行う必要があり、 タイミング発生回路ブロック 2 0からの 信号に基づいて、 図 2 4に示す 6通りの中から選ばれる。 この切換により、 図 2 6に示すドッ ト反転駆動を実現できる。
ここで、 この第 8実施例によれば、 6本の相展開信号ライン途中の例えばアン プのゲインのばらつきがあったとしても 例えばある一つのアンプのゲインが高 くても、 従来のように明るい画素が液晶パネル 1 0 0の縦方向に連続することが なく、 斜め方向にちらばるため、 視覚上目立たなくすることができる。
( 9 ) 第 9実施例
上述の各実施例の画像表示装置を用いて構成される電子機器は、 図 2 7に示す 表示情報出力源 1 0 0 0、 表示情報処理回路 1 0 0 2、 表示駆動回路 1 0 0 4、 液晶パネルなどの表示パネル 1 0 0 6、 クロック発生回路 1 0 0 8及び電源回路 1 0 1 0を含んで構成される。 表示情報出力源 1 0 0 0は、 R O M、 R A Mなど のメモリ、 テレビ信号を同調して出力する同調回路などを含んで構成され、 上述 の夕イミング回路ブロック 2 0に相当するクロック発生回路 1 0 0 8からのクロ ックに基づいて、 ビデオ信号などの表示情報を出力する。 表示情報処理回路 1 0 0 2は、 上述の各実施例のデータ処理回路ブロック 3 0に相当し、 クロック発生 回路 1 0 0 8からのクロックに基づいて表示情報を処理して出力する。 この表示 情報処理回路 1 0 0 2は、 上述の増幅 ·極性反転回路、 相展開回路、 ローテーシ ョン回路等の他、 公知のガンマ補正回路及びクランプ回路等を含むことができる 駆動回路 1 0 0 4は、 上述の走査側駆動回路 1 0 2及びデータ側駆動回路 1 0 4 を含んで構成され、 液晶パネル 1 0 0 6を表示駆動する。 電源回路 1 0 1 0は、 上述の各回路に電力を供給する。
このような構成の電子機器として、 図 2 8に示す液晶プロジェクタ、 図 2 9に 示すマルチメディア対応のパーソナルコンピュータ （P C ) 及びエンジニアリン グ . ワークステーション （E W S ) 、 図 3 0に示すページャ、 あるいは携帯電話、 ワードプロセッサ、 テレビ、 ビューファインダ型又はモニタ直視型のビデオテー プレコーダ、 電子手帳、 電子卓上計算機、 力一ナビゲ一シヨン装置、 P O S端末、 夕ツチパネルを備えた装置などを挙げることができる。
図 2 8に示す液晶プロジェクタは、 透過型液晶パネルをライ トバルブとして用 いた投写型プロジェクタであり、 例えば 3板プリズム方式の光学系を用いている < : 図 2 8において、 プロジェクタ 1 1 0 0では、 白色光源のランプュニッ ト 1 1 0 2から射出された投写光がライ トガイ ド 1 1 0 4の内部で、 複数のミラ一 1 1
0 6および 2枚のダイクロイツクミラー 1 1 0 8によって R、 G、 Bの 3原色に 分けられ、 それぞれの色の画像を表示す 3枚のアクティブマトリクス型液晶パ ネル 1 1 1 0 R、 1 1 1 0 Gおよび 1 1 1 0 Bに導かれる。 そして、 それそれの 液晶パネル 1 1 1 0 R、 1 1 1 0 Gおよび 1 1 1 0 Bによって変調された光は、 ダイクロイツクプリズム 1 1 1 2に 3方向から入射される。 ダイクロイツクブリ ズム 1 1 1 2では、 レッ ド Rおよびブル一 Bの光が 9 0 ° 曲げられ、 グリーン G の光が直進するので各色の画像が合成され、 投写レンズ 1 1 1 4を通してスクリ ーンなどにカラー画像が投写される。
図 2 9に示すパーソナルコンビユー夕 1 2 0 0は、 キーボード 1 2 0 2を備え た本体部 1 2 0 4と、 液晶表示画面 1 2 0 6とを有する。
図 3 0に示すページャ 1 3 0 0は、 金属製フレーム 1 3 0 2内に、 液晶表示基 板 1 3 0 4、 バックライ ト 1 3 0 6 aを備えたライ トガイ ド 1 3 0 6、 回路基板
1 3 0 8、 第 1 , 第 2のシールド板 1 3 1 0 , 1 3 1 2、 2つの弾性導電体 1 3 1 4 , 1 3 1 6、 及びフィルムキヤリアテ一ブ 1 3 1 8を有する。 2つの弾性導 鼋体 1 3 1 4 , 1 3 1 6、 及びフィルムキヤリアテープ 1 3 1 8は、 液晶表示基 板 1 3 0 4と回路基板 1 3 0 8とを接続するものである。
ここで、 液晶表示基板 1 3 0 4は、 2枚の透明基板 1 3 0 4 a , 1 3 0 4 bの 間に液晶を封入したもので、 これにより少なくとも液晶表示パネルが構成される。 —方の透明基板に、 図 2 7に示す駆動回路 1 0 0 4、 あるいはこれに加えて表示 情報処理回路 1 0 0 2を形成することができる。 液晶表示基板 1 3 0 4に搭載さ れない回路は、 液晶表示基板の外付け回路とされ、 図 2 3の場合には回路基板 1 3 0 8に搭載できる。
図 3 0はページャの構成を示すものであるから回路基板 1 3 0 8が必要となる。 しかし、 電子機器用の一部品として液晶表示装置が使用される場合であって、 透 明基板に表示駆動回路などが搭載される場合には、 その液晶表示装置の最小単位 は液晶表示基板 1304である。 あるいは、 液晶表示基板 1304を筐体として の金属フレーム 1302に固定したものを、 電子機器用の一部品である液晶表示 装置として使用することもできる。 さらに、 バックライ ト式の場合には、 金属製 フレーム 1302内に、 液晶表示基板 1304と、 ノ、'ックライ ト 1306 aを備 えたライ トガイ ド 1306とを組み込んで、 液晶表示装置を構成することができ る。 これらに代えて、 図 31に示すよう 、 液晶表示基板 1304を構成する 2 枚の透明基板 1304 a, 1304 bの一方に、 金属の導電膜が形成されたポリ イミ ドテープ 1322に I Cチップ 1324を実装した TCP (Tape Ca rr i e r Package) 1320を接続して、 電子機器用の一部品である 液晶表示装置として使用することもできる。
なお、 本発明は上記実施例に限定されるものではなく、 本発明の要旨の範囲内 で種々の変形実施が可能である。 例えば、 本発明は上述の各種の液晶パネルの駆 動に適用されるものに限らず、 エレクト口ルミネッセンス、 プラズマディスプレ 一装置、 CRT等を用いた画像表示装置にも適用可能である。 また、 相展開数、 相展開信号のデータ長及びそれに対するサンプリング期間の長さ等は、 上記実施 例以外の各種の変形が可能である。
また、 上記実施例においては、 アナログ画像信号を相展開してサンプルホール ドする例に基づいて説明したが、 実施例における相展開やサンプリングのための 容量をデジタルメモリとすることができる。 この場合、 デジタル画像信号を、 並 列な 4ビッ卜のデータとして Dat a l— ：！〜 1一 4、 -D at a6- l~6- 4の相展開信号に変換し、 Dat a 1— 1 ~ 1一 4を同一サンプリング信号によ りラッチ回路にてサンプリングする。 ラッチ回路の出力は、 D/A変換やパルス 幅変調されて、 データ信号線に出力され、 スイ ッチング素子 1 14を介して液晶 層 1 16に供給される。
また、 上記実施例においては、 TFTを画素のスイッチング素子として用いた 例を説明したが、 スイッチング素子は M I M等の 2端子素子でもよい。 この場合、 走査信号線とデ一夕信号線との間に 2端子素子と液晶層とが直列接続されて画素 が構成されるので、 両信号線の差電圧が画素に供給される。
また、 上記実施例においては、 TFTをスイッチング素子として用い、 液晶パ ネルの素子が形成された基板をガラスや石英の基板としたが、 これに代えて半導 体基板を用いることもできる。 この場合、 TFTではなく、 MOSトランジスタ がスイッチング素子となる。

Claims

請 求 の 範 囲
1 . マトリクス状に配置される複数のデータ信号線と複数の走査信号線の交 差により形成される画素位置に、 画素を配置して成る画像表示部と、
走査信号を順次前記走査信号線に供給する走査信号線選択手段と、
: 各々の前記画素位置に対応するデータを時系列的に有する画像信号をサンプリ ングして、 そのサンプリング周期よりも長いデータ長に変換された複数の相展開 信号を並列に出力する相展開手段と、
各々の前記データ信号線にそれそれ接凝され、 前記複数の相展開信号の一つを それそれ入力とし、 前記相展開信号中の前記画素デ一夕をサンプリングして、 前 記データ信号線にデータ信号として供給する複数のサンプリング手段と、 前記相展開信号のデータ長に相当する期間よりも短いサンプリング期間のサン プリング信号を生成して、 前記サンプリング手段に供給するサンプリング信号生 成手段と、
を設けたことを特徴とする画像表示装置。
2 . 請求項 1において、
前記相展開手段は、 各々の前記相展開信号の画素データの先頭位置を、 基準ク 口ックに基づき順次ずらして、 各々の前記相展開信号を並列に出力し、
前記サンプリング信号生成手段は、 各々の前記サンプリング手段に出力される 前記サンプリング信号のサンプリング期間の開始時期を順次ずらして設定し、 一本の前記走査信号線に接続された前記画素を点順次で駆動することを特徴と する画像表示装置。
3 . 請求項 2において、
前記サンプリング信号生成手段は、
入力信号を順次シフ トする複数段構成を有し、 各段の出力信号が、 次段の出力 信号と一部位相が重なるタイミングで出力されるシフ トレジス夕と、
各々の前記サンプリング手段に接続され、 前記シフ トレジス夕からの互いに信 号位相が重なる 2つの前記出力信.号が入力され、 その論理積を前記サンプリング 信号として前記サンプリング手段に出力する複数の論理積回路と、
を有することを特徴とする画像表示装置。
4 . 請求項 1おいて、
前記相展開手段は、 前記画素データの先頭を一致させて各々の前記相展開信号 を並列に出力し、
前記サンプリング信号生成手段は、 前記相展開信号線の総数と同数の前記デ一 夕信号線と接続された複数の前記サンプリング手段に対して、 サンプリング期間 の開始時期を一致させた前記サンプリング信号を供給し、
一本の前記走査信号線に接続された複数の前記画素を、 前記相展開信号線の総 数ずつに同時駆動することを特徴とする ·Θ像表示装置。
5 . 請求項 4において、
前記サンプリング信号生成手段は、
入力信号を基準クロックの一周期ずつ順次シフ トして送出するシフ トレジス夕 を有し、
m ( 1≤m≤—本の走査信号線上の総画素数/前記相展開信号線の総数） 番目 の同時駆動時には、 1水平期間内の （3 m— 2 ) 番目の前記シフトレジス夕出力 が前記複数のサンプリング手段に入力されることを特徴とする画像表示装置。
6 . 請求項 1乃至 5のいずれかにおいて、
前記画像表示部は、 一対の基板間に液晶を介在させた液晶パネルであり、 複数の前記サンプリング手段は、 一方の前記基板上に形成された複数の薄膜ト ランジス夕で構成され、
前記サンプリング信号生成手段からの前記サンプリング信号は、 各々の前記薄 膜トランジスタのゲートに供給されることを特徴とする画像表示装置。
7 . 請求項 1乃至 5のいずれかにおいて、
前記画像表示部は、 一対の基板間に液晶を介在させた液晶パネルであり、 前記画像表示部は、 前記データ信号線を介して前記画素の一端に印加される電 圧と、 該画素の他端に印加される電圧との差 ¾圧を前記画素位置の前記液晶に印 加し、 かつ前記液晶に印加される電界の極性を反転して駆動するものであり、 前記相展開手段の前段に、 入力される画像信号から、 極性反転基準電位に対し て第 1の極性で前記画素を駆動する第 1極性画像信号と、 前記第 1の極性とは逆 極性の第 2の極性で前記画素を駆動する第 2極性画像信号とを生成して、 前記第 1、 第 2極性画像信号のいずれか一方を前記相展開手段に出力する極性反転手段 がさらに設けられ、
前記相展開手段は、 前記第 1、 第 2極性画像信号を相展開して、 第 1、 第 2極 性相展開信号を出力することを特徴とする画像表示装置。
8 . 請求項 7において、
前記極性反転手段は、 前記第 1、 第 2極性画像信号の一方を出力する第 1の極 性反転手段と、 前記第 1、 第 2極性画像信号の他方を出力する第 2の極性反転手 段と、 を有することを特徴とする画像表 装置。
9 . 請求項 1乃至 5のいずれかにおいて、
前記画像表示部は、 一対の基板間に液晶を介在させた液晶パネルであり、 前記画像表示部は、 前記データ信号線を介して前記画素の一端に印加される電 圧と、 該画素の他端に印加される電圧との差電圧を前記画素位置の前記液晶に印 加し、 かつ前記液晶に印加される電界の極性を反転して駆動するものであり、 前記相展開手段の後段に、 前記複数の相展開信号の一つから、 極性反転基準電 位に対して第 1の極性で前記画素を駆動する第 1極性相展開信号と、 前記第 1の 極性とは逆極性の第 2の極性で前記画素を駆動する第 2極性相展開信号とを生成 して、 前記第 1、 第 2極性相展開信号のいずれか一方をそれそれ前記複数のサン プリング手段に出力する複数の極性反転手段をさらに設けたことを特徴とする画 像表示装置。
1 0 . 請求項 9おいて、
前記極性反転手段は、 前記第 1、 第 2極性相展開信号の一方を出力する第 1の 極性反転手段と、 前記第 1、 第 2極性相展開信号の他方を出力する第 2の極性反 転手段と、 を有することを特徴とする画像表示装置。
1 1 . 請求項 1乃至 6のいずれかにおいて、
前記複数の相展開信号を切り換えて前記複数のサンプリング手段に供給する切 換手段と、
前記相展開手段での展開順序を変更制御し、 かつ前記展開順序に対応させて前 記切換手段にて前記複数の相展開信号の供給先を変更制御する変更制御手段と、 をさらに有することを特徴とする画像表示装置。
1 2 . 請求項 7乃至 1 0のいずれかにおいて、
前記第 1、 第 2極性相展開信号を切り換えて前記複数のサンプリング手段に供 給する切換手段と、
前記相展開手段での展開順序を変更制御し、 かつ前記展開順序に対応させて前 記切換手段にて前記第 1、 第 2極性相展開信号の供給先を変更制御する変更制御 手段と、
をさらに有することを特徴とする画像表示装置。
1 3 . 請求項 1乃至 1 2のいずれかに記載の画像表示装置を有することを特 徴とする電子機器。
1 4 . マトリクス状に配置される複数のデータ信号線と複数の走査信号線の 交差により形成される画素位置に、 画素を配置して成る画像表示部を駆動する表 示駆動装置において、
走査信号を順次前記走査信号線に供給する走査信号線選択手段と、
各々の前記画素位置に対応するデータを時系列的に有する画像信号をサンプリ ングして、 そのサンプリング周期よりも長いデータ長に変換された複数の相展開 信号を並列に出力する相展開手段と、
各々の前記データ信号線にそれそれ接続され、 前記複数の相展開信号の一つを それそれ入力とし、 前記相展開信号中の前記デ一夕をサンプリングして、 前記デ —夕信号線にデ一夕信号として供給する複数のサンプリング手段と、
前記相展開信号のデータ長に相当する期間よりも短いサンプリング期間のサン プリング信号を生成して、 前記サンプリング手段に供給するサンプリング信号生 成手段と、
を設けたことを特徴とする表示駆動装置。
1 5 . マトリクス状に配置される複数のデータ信号線と複数の走査信号線の 交差により形成される画素位置の画素を駆動する画像表示方法において、 各々の前記画素位置に対応するデータを時系列的に有する画像信号をサンプリ ングして、 そのサンプリング周期よりも長いデ一夕長に変換された複数の相展開 信号を並列に出力する工程と、
複数の前記相展開信号中の前記データを、 前記相展開信号のデータ長に相当す る期間よりも短いサンプリング期間にてそれそれサンプリングする工程と、 前 記走査信号線を順次選択しながら、 その選択された走査信号線上の複数の前記画 素に、 前記相展開信号よりサンプリングされたデ一夕を前記データ線を介してデ 一夕信号として供給する工程と、
を有することを特徴とする画像表示方法。
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