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WO1994025990A1 - Transistor a couche mince et affichage dans lequel celui-ci est utilise - Google Patents

Transistor a couche mince et affichage dans lequel celui-ci est utilise Download PDF

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WO1994025990A1
WO1994025990A1 PCT/JP1994/000658 JP9400658W WO9425990A1 WO 1994025990 A1 WO1994025990 A1 WO 1994025990A1 JP 9400658 W JP9400658 W JP 9400658W WO 9425990 A1 WO9425990 A1 WO 9425990A1
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WO
WIPO (PCT)
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electrode
film
contour
gate
thin
Prior art date
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Ceased
Application number
PCT/JP1994/000658
Other languages
English (en)
French (fr)
Inventor
Yasunori Miura
Makoto Shibusawa
Atsushi Sugahara
Masahiro Seiki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to DE69419472T priority Critical patent/DE69419472T2/de
Priority to EP94913790A priority patent/EP0647971B1/en
Priority to US08/360,743 priority patent/US5563432A/en
Publication of WO1994025990A1 publication Critical patent/WO1994025990A1/ja
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Ceased legal-status Critical Current

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    • G02—OPTICS
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    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H10D30/6746—Amorphous silicon

Definitions

  • the present invention relates to a thin film transistor (hereinafter abbreviated as TFT) and a display device such as an active matrix type liquid crystal display device using the thin film transistor.
  • TFT thin film transistor
  • Background technology a display device such as an active matrix type liquid crystal display device using the thin film transistor.
  • TFT is widely used as a switch element in driving circuits of various devices. For example, in an active matrix type liquid crystal display device, each display pixel is selected by this TFT.
  • a TFT includes a source electrode and a drain electrode formed separately from each other, a semiconductor film formed by electrically contacting these electrodes, and a There is a gate insulating film formed on the semiconductor film, and a gate electrode formed on the gate insulating film.
  • the TFT is a staggered type in which a semiconductor film, a gate insulating film, and a gate electrode are sequentially stacked on a source and a drain electrode, or the TFT is formed on a gate electrode.
  • G) It can be classified as an inverted staggered type in which an insulating film, a semiconductor film, and a source and a drain electrode are sequentially stacked.
  • the semiconductor film of a TFT is composed of a silicide semiconductor typified by an amorphous silicon (a-Si: H). Generated in the semiconductor film by light incidence. Shortening the channel length can increase the 0 N current I 0 n.
  • the OFF current that is, the optical leakage current I, is used to facilitate the movement of the photocarrier. Off is also increased. Therefore, the ON / OFF current ratio does not improve as expected.
  • the generation of a light leakage current I off directly causes a change in the pixel electrode potential, and the visual quality of a display image is reduced. Will deteriorate.
  • a light-shielding layer made of a metal material such as chromium (Cr) is conventionally provided on the side of an opposing substrate that is arranged to face an array substrate on which a plurality of pixel electrodes are formed. It is designed to be installed. However, this is due to the photo leak current I flowing through the photocarrier generated in the semiconductor layer of the TFT due to the incidence of the reflected light from the surface of the light shielding layer. 0 fi cannot be prevented.
  • Another approach is to provide a light-blocking layer adjacent to the top or bottom of the TFT on the array substrate side. Cannot be reduced sufficiently.
  • the present invention has been made in view of the above-described circumstances, and provides a TFT in which an optical leak current I off is reduced with respect to incident light.
  • Another object of the present invention is to provide a display device that does not cause display failure due to the optical leak current I0f of TFT.
  • the present invention further reduces the optical leak current I 0 ff, and furthermore, the parasitic capacitance C gs or the gate drain generated between the gate and the source of the TFT.
  • the purpose is to provide a TFT in which the parasitic capacitance C gd generated between the TFTs is reduced.
  • the present invention further reduces the potential drop AVp of the pixel electrode potential at the moment when the TFT switches from the 0 N state to the 0 FF state due to the parasitic capacitance C gs of the TFT, and reduces the light leakage.
  • An object of the present invention is to provide a display device which does not cause a display defect such as a frit force by also reducing a peak current I off. Disclosure of the invention
  • the thin film transistor of the present invention is laminated on a gate electrode disposed on an insulating substrate, at least via a gate insulating film and a semiconductor film on the gate electrode.
  • a thin-film transistor having a source electrode and a drain electrode the cross-section of the gate electrode and the drain electrode starts at an arbitrary intersection.
  • At least one of the shortest distances to the intersection of the contour line of the gate electrode and the contour line of the source electrode, and the distance between the drain electrode and the contour line of the gate electrode is characterized in that it is larger than the shortest distance between the overlapping part and the part overlapping with the source electrode.
  • the thin film transistor of the present invention is arranged on an insulating substrate.
  • the gate electrode has a gate length longer than the channel length in a direction substantially parallel to the channel length.
  • a drain-side extension region extending at least from the gate region in a direction substantially parallel to the gate length and partially overlapping the drain electrode.
  • the source electrode extends from the gate region in a direction substantially parallel to the gate length, and the source electrode has at least one selected from a source side extension region partially overlapping the source electrode. And are characterized.
  • the display device of the present invention is connected to a scanning line and a signal line disposed on a first insulating substrate, and a scanning line and a signal line via a thin film transistor.
  • a first electrode substrate provided with a pixel electrode, a second electrode substrate provided with a counter electrode on a second insulating substrate, and a first electrode substrate held between the first electrode substrate and the second electrode substrate.
  • a thin film transistor is disposed on a gate electrode that is electrically connected to a scanning line via a gate insulating film; A drain electrode for electrically connecting the semiconductor film to the signal line; a source electrode for electrically connecting the semiconductor film to the pixel electrode; and a contour line for the gate electrode.
  • the thin film transistor of the present invention includes a gate electrode disposed on an insulating substrate, a semiconductor film disposed on the gate electrode via a gate insulating film, and a semiconductor film.
  • a thin film transistor having a channel protective film disposed thereon and having a channel protective film for determining a channel length, and a source electrode and a drain electrode electrically connected to the semiconductor film.
  • the channel protective film is almost equal to or smaller than the contour of the gate electrode in a region to be laminated with the semiconductor film, and has a channel protective film. At least one of the shortest distances from the arbitrary intersection of the contour of the drain electrode and the contour of the drain electrode to the intersection of the contour of the channel protective film and the contour of the source electrode.
  • the part of the contour of the two spacing channel protective film that overlaps with the drain electrode and the part that overlaps with the source electrode It is characterized and this has size Ri by the shortest interval between that part.
  • the thin film transistor of the present invention includes a gate electrode provided on an insulating substrate, a semiconductor film provided on the gate electrode via a gate insulating film, and a semiconductor film provided on the semiconductor film.
  • a thin film transistor having a channel protective film disposed in the semiconductor device, a source electrode and a drain electrode electrically connected to the semiconductor film The channel protective film is extended from a channel length determining region for determining the channel length, and at least from the channel length determining region to a direction substantially parallel to the channel length.
  • the drain-side extension region which has a first notch smaller than the drain electrode in the region overlapping with the drain electrode, and from the channel length determination region to the channel It extends in a direction substantially parallel to the length and is smaller than the source electrode in the area overlapping the source electrode.
  • the source electrode is selected from a source side extension region having a second notch, and the gate electrode is cut along the first notch or the second notch. It is characterized by having a notch.
  • the display device of the present invention includes a scan line and a signal line which are arranged on the first insulating substrate, and the scan line and the signal line via the thin-film transistor.
  • a thin film transistor is disposed on a gate electrode connected to a scanning line via a gate insulating film.
  • a channel protective film disposed on the film and the semiconductor film to determine the channel length, a drain electrode for electrically connecting the semiconductor film and the signal line, and a semiconductor film and the pixel electrode. And a source electrode for electrically connecting the semiconductor layer, and the channel protective film is laminated with the semiconductor film.
  • the channel is At least one of the shortest distances to the intersection of the contour line of the protective film and the contour line of the source electrode Drain electrode of the contour line of the channel protective film It is characterized in that it is larger than the shortest distance between the part overlapping with the source electrode and the part overlapping with the source electrode.
  • an arbitrary point of intersection between the contour of the gate electrode and the contour of the drain electrode extends to the intersection of the contour of the gate electrode and the contour of the source electrode. At least one of the shortest distances is greater than the shortest distance between the part of the contour of the gate electrode that overlaps the drain electrode and the part that overlaps the source electrode.
  • the well-formed or gate electrode is oriented in a direction approximately parallel to the channel length.
  • a drain-side extension region overlapping the portion, and a source-side extension region extending from the gate region in a direction substantially parallel to the gate length and overlapping a portion of the source electrode. Prepare with one of them.
  • the gate electrode itself has a larger light shielding effect than the conventional one, reduces the optical leak current I off of the TFT, and obtains an excellent 0 NZ FF current ratio. Is received. Also, according to this configuration, the gate-source parasitic capacitance C gs or the gate-drain parasitic capacitance C gd of the TFT is effectively increased. Nor.
  • the parasitic capacitance C gs between the gate and the source of the TFT or the parasitic capacitance C gd between the gate and the drain does not increase, the fluctuation of the pixel electrode potential is not caused. Also, the time constant of the wiring does not increase.
  • the TFT of the present invention has a channel protective film which is substantially equal to or smaller than the contour of the gate electrode in a region to be laminated with the semiconductor film, and furthermore, the contour of the channel protective film. From the arbitrary intersection of the line and the contour of the drain electrode, the contour of the channel protective film and the source electrode At least one of the shortest distances leading to the intersection with the contour of the channel, the part of the contour of the channel protective film that overlaps with the drain electrode and the source electrode Ri by the shortest distance between the heavy Do that portion was t or is atmospheric rather construction, TFT of the present invention, a Chi catcher channel length determination region Chi catcher channel protective film that determine the Chi catcher channel length, A notch extending from the channel length determination area in a direction substantially parallel to the channel length and having a notch smaller than the drain electrode in the area overlapping with the drain electrode It is smaller than the source electrode in the region extending from the lane side extension region or the channel length determination region in a direction substantially parallel to the channel length and overlapping the source
  • the excellent 0N current of the TFT can be obtained.
  • the increase in definition even in an active matrix type liquid crystal display device in which the selection period of each pixel electrode is short, it is possible to sufficiently write a video signal to the pixel electrode.
  • FIG. 1 is a plan view schematically showing a partial structure of an active matrix type liquid crystal display device according to a first embodiment of the present invention.
  • Figure 2 shows a schematic cross-sectional view taken along the line A-A shown in Figure 1. It is sectional drawing shown in FIG.
  • FIG. 3 is a cross-sectional view schematically showing a cross-sectional structure along the line BB ′ shown in FIG.
  • FIG. 4 is a diagram for explaining the TFT provided in the active matrix type liquid crystal display device shown in FIG.
  • FIG. 2A is a plan view schematically showing the structure of the TFT
  • FIG. 2B is a plan view schematically showing the structure of the gate electrode of the TFT.
  • FIG. 5 is a diagram showing waveforms of signals for driving the active matrix type liquid crystal display device shown in FIG.
  • FIG. 6 is a plan view schematically showing a structure of a modification of the active matrix type liquid crystal display device shown in FIG.
  • FIG. 7 is a plan view schematically showing a main part of another modification of the active matrix liquid crystal display device shown in FIG.
  • FIG. 8 illustrates an active matrix liquid crystal display device according to a second embodiment of the present invention.
  • FIG. 1A is a plan view schematically showing a structure of a part of an active matrix type liquid crystal display device.
  • FIG. 1B is a cross-sectional view schematically showing a cross-sectional structure taken along line AA ′ shown in FIG. 1A.
  • FIG. 9 is a diagram for explaining the TFT provided in the active matrix type liquid crystal display device shown in FIG.
  • FIG. 2A is a plan view schematically showing the structure of the TFT
  • FIG. 2B is a cross-sectional view schematically showing a cross-sectional structure taken along line A-A ′ shown in FIG.
  • FIG. 3C is a cross-sectional view schematically showing a cross-sectional structure taken along the line B-B ′ shown in FIG.
  • FIG. 3D is a plan view schematically showing the structure of the TFT gate electrode.
  • FIG. 1E is a plan view schematically showing the structure of the channel protective film.
  • FIG. 10 is for explaining the optical leak current I 0ff
  • FIG. 10 (a) is a plan view schematically showing the structure of a general TFT.
  • FIG. 1B is a cross-sectional view schematically showing a cross-sectional structure taken along line AA ′ shown in FIG.
  • FIG. 11 is a plan view showing a modification of the TFT shown in FIG.
  • FIG. 12 is a plan view schematically showing a partial structure of an active matrix liquid crystal display device according to a third embodiment of the present invention.
  • FIGS. 13A and 13B are diagrams for explaining the TFT shown in FIGS. 12A and 12B.
  • FIG. 13A is a plan view schematically showing the structure of a scanning line
  • FIG. 13B is a channel diagram.
  • FIG. 3 is a plan view schematically showing a structure of a protective film.
  • FIG. 14 is a diagram showing a manufacturing process of the active matrix type liquid crystal display device shown in FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 shows a schematic plan structure of a part of the active matrix type liquid crystal display device 301
  • Fig. 2 shows a line A-A 'in Fig. 1.
  • FIG. 3 shows a schematic cross-sectional structure along the line BB ′ in FIG.
  • the liquid crystal display device 301 shown in FIGS. 1 to 3 has a matrix array of a plurality of pixel electrodes 181, and a plurality of TFTs 1 connected to the pixel electrodes.
  • 7 1 has an array substrate 101 provided on a glass substrate 100 and a counter electrode 2 11 1 serving as an ITO (Indium Tin Oxide) force has been provided on the glass substrate 200.
  • the liquid crystal device includes a counter substrate 201 provided and a liquid crystal layer 311 made of a nematic liquid crystal composition.
  • the array substrate 101 and the opposing substrate 201 have a thickness of 5 micron with the alignment films 321, 331 formed on their surfaces inside.
  • the liquid crystal layers 311 are opposed to each other at an interval, and are held between the array substrate 101 and the counter substrate 201.
  • the TFT 17 1 is arranged near each intersection of the scanning line 11 1 and the signal line 12 1.
  • the gate electrode 13 1 is formed integrally with the scanning line 11 1
  • the drain electrode 14 1 is formed integrally with the signal line 12
  • the source electrode 15 1 is formed as a pixel. It is formed by contacting the electrode 18 1.
  • the array substrate 101 includes an auxiliary capacitance line 911, which is made of the same material as the scanning line 111 and is disposed substantially in parallel with the scanning line 111.
  • auxiliary capacitance line 911 is made of the same material as the scanning line 111 and is disposed substantially in parallel with the scanning line 111.
  • the opposing substrate 201 includes a grid-like light-shielding layer 211 formed on a glass substrate 200.
  • the counter electrode 231 is formed on the light-shielding layer 221 via the insulating film 221.
  • This light-shielding layer 211 is composed of a chromium (Cr) force, and surrounds a plurality of pixel electrodes 181 provided on the array substrate 201 side, that is, the TFT 171. 1.
  • Light leakage from the formation area of the signal line 12 1 and the scanning line 11 1 is shielded.
  • the surface of the light-shielding layer 211 may be oxidized to reduce light reflection.
  • the light-shielding layer 211 may be made of a black resin or the like that can obtain a sufficient light-shielding effect. Further, the color filter layer may be provided between the light-shielding layer 211 and the counter electrode 231, in order to realize color display.
  • the active matrix type liquid crystal display device 301 is further attached on the surface of the substrates 100 and 20 ° on the side opposite to the liquid crystal layer 311. It has polarizing plates 35 1 and 34 1 to be used. The directions of the polarizing plates 35 1 and 34 1 are set such that the polarization axes are orthogonal to each other.
  • the active matrix type liquid crystal display device 301 reflects the light from the light-shielding layer 211 and then travels to the TF ⁇ 171 in this embodiment. It is configured to sufficiently reduce oblique light. For this reason, it is possible to suppress the optical leak current I 0 ff of T F ⁇ 171 and achieve a high 0 N / OFF current ratio.
  • the TFT 171 has the gate electrode 131, which is formed in a shape as shown in FIG. 4 (b).
  • the gate electrode 13 1 comprises a Mo—Ta alloy force and includes a gate region G s having a gate width L gl of 14 micron.
  • the Mo—W alloy, the Mo—Ta alloy, and the laminated film of the Mo—W alloy and aluminum (A 1) are used as gate electrodes in addition to the Mo—Ta alloy. It can be used as a material for 13 1.
  • the TFT 17 1 further includes a laminated gate insulating film 13 3, a semiconductor film 13 5, a drain electrode 14 1, and a source electrode 15 1. Yes.
  • Laminated gate insulating film 1 3 3, gate electrode 1 3 1 on the 3 5 0 0 on- Holdings preparative ROHM silicon oxide is formed to a thickness film (S i 0 2)
  • this oxide silicon film (S i 0 2) Ru is configured on the 5 0 0 on- Holdings preparative ROHM thick form formed by silicon nitride film (S i N x).
  • the semiconductor film 135 is formed on a portion of the gate insulating film 133 by an amorphous silicon (a—S) layer having a thickness of 300 nm. i: H) film.
  • the drain electrode 14 1 and the source electrode 15 1 have a laminated structure of molybdenum (Mo) and aluminum (A 1), and are separated from each other. Provided. Drain electrode 1 4 1
  • the source electrode 151 is formed on the semiconductor film 135 via the low-resistance semiconductor thin film 1337, and is electrically connected to the semiconductor film 135.
  • Each of the low-resistance semiconductor thin films 133 is an n + type amorphous silicon (n + a—Si: H) formed with a thickness of 500 angstroms. ) And a good sonic contact between the drain electrode 14 1 and the source electrode 15 1 and the semiconductor film 13 5. Used to get.
  • the channel length Lc of the TFT 171 depends on the distance between the drain electrode 141 and the source electrode 151, as shown in FIG. 4 (a). In this embodiment, it is set to 4 micron.
  • the channel width Wc of TFT 171 is set to 23 micron.
  • the contour of the gate electrode 131 and the contour of the gate electrode 131 are set at any intersection between the contour of the gate electrode 131 and the contour of the drain electrode 141.
  • the shortest distance to the point of intersection with the contour of the electrode 15 1, that is, in Fig. 4 (a) and Fig. 4 (b), the distance between point b-point b 'and point c The distance between the point c 'and the shortest distance between the part of the contour of the gate electrode 131, which overlaps with the drain electrode 141, and the part that overlaps with the source electrode 151, Point a — set to be larger than the interval between points a '
  • the gate electrode 13 1 has a gate width Lg1 larger than the channel length Lc as shown in FIGS. 4 (a) and 4 (b).
  • a gate region G s, and a drain extending from the gate region G s in the direction of the gate width L gl by an extension length ⁇ 1 of 6 micron and overlapping the drain electrode 14 1
  • Extension area GD s and gate area G s force
  • a source-side extension region GS s which extends in the gate width L gl direction by an extension length ⁇ 6 of 6 micron and which overlaps with the source electrode 15 1
  • the extension region GS s and the drain-side extension region GD s are each greater than the overlapping portion of the source electrode 15 1 and the drain electrode 14 1 at the overlapping portion. It is obtained by having a small gate electrode cutout GD1 and GS1.
  • the drain-side extension region GD s and the source-side extension region GS s are reflected on the surface of the light shielding layer 2 1 1 and the semiconductor film 1 3 5 It blocks unwanted oblique light going to.
  • the TFT 171 of this embodiment is more undesirable than the conventional TFT which does not have the drain side extension area GD s and the source side extension area GS s. 80% more oblique light could be blocked.
  • the gate electrode 1 It can be formed in the forming step of 31. If a light-shielding film is formed below or above the TFT 171 via an insulating film to obtain the same light-shielding function as the regions GDs and GSs, this light-shielding Since the film is formed in a forming process independent of the gate electrode 131, the position of the light-shielding film is Will be shifted within a certain error range. If the size of the light-shielding film is set to be large by a margin that absorbs this shift, this results in a decrease in the aperture ratio of the display device.
  • the effective gate width L g 2 including the respective extension regions GD s and GS s is increased, it is better. As a result, it is possible to block much undesired oblique light. Since this causes a decrease in the opening ratio of the display device 301, the effective gate width Lg2 including each of the extension regions GDs and GSs is included. Growth is limited.
  • the effective gate width Lg 2 is 20 ⁇ m or more, particularly preferably 26 ⁇ m or more, undesired oblique light It has been found that the blocking effect of is obtained. For this reason, in this embodiment, the effective gate width Lg2 is set to 26 microns in consideration of the opening ratio.
  • the extension region GS s and the effective gate width Lg2 including GDs may be formed to be 3d or more, preferably 4d or more.
  • the source-side extension region GS s and the drain-side extension region GD s of the gate electrode 13 1 are the source electrode 15 1 and the source electrode 15 1, respectively.
  • the gate electrode notch portions GD 1 and GS 1, which are smaller than the overlapping portion, are included. It is.
  • the effective gate width L g2 including the respective extension regions GD s and GS s increases, the gate source formed in the TFT 171 inevitably. This prevents an increase in the parasitic capacitance C gs between the pixels, thereby making it possible to keep the potential fluctuation of the pixel electrode 18 1 small.
  • FIG. 5 shows a waveform of a signal for driving the active matrix type liquid crystal display device 301.
  • the TFT 171 connected to the scanning line 111 (Y j) is turned on for a predetermined period.
  • the TFT 17 1 connected to the scanning line 11 1 (Y j) and the signal line 12 1 (X i) becomes 0 N
  • the video signal (VX i) is Is written to the corresponding pixel electrode 18 1 (X i, Y j) during the ON period of the TFT 17 1.
  • the potential V (Xi, Yj) of the pixel electrode 18 1 (Xi, Yj) is held, for example, for one field period (1F).
  • the pixel electrode is driven by the falling force of the gate pulse (VY j). --The potential V (Xi, Yj) drops to the negative side by ⁇ Vp, respectively. As shown in the following equation, the potential drop AV p is between the scanning line 11 1 (Y j) and the gate electrode 13 1 and the pixel electrode 18 1 and the source electrode 14 1. According to the parasitic capacitance C gs between the gate and the source, it is large.
  • the gate is Since the gate-source parasitic capacitance C gs between the electrode 13 1 and the source electrode 15 1 has not substantially changed from the conventional one, the voltage drop ⁇ V p No ripple force is generated.
  • the active matrix type liquid crystal display device 301 of the present embodiment it is possible to determine whether or not the liquid crystal display device is a liquid crystal display device.
  • the effective gate width L g2 of the gate electrode 131 which functions as the oblique light blocking layer without changing the channel length of the As a result, it is possible to greatly reduce the optical leak current I off while maintaining the high ON current I on as in the past, and to achieve a high 0 N FF FF current ratio.
  • the gate electrode 13 1 has the source-side extension area GS s and the drain-side extension area GD s. Compared with a conventional TFT having the same channel length L c and channel width ⁇ V c, the current ratio is approximately doubled. I was able to do it.
  • the effective gate width L g2 of the gate electrode 13 1 is increased, the power, the power, and the gate width of the TFT 13 1 are not known.
  • the potential drop ⁇ V p of the pixel electrode 18 1 does not increase.
  • the gate electrodes 13 1 are all composed of portions extending from the trunk of the scanning line 11 1 (Y j) in order to set them in parallel.
  • the configuration of the TFT 171 is as shown in FIG. 6 when the channel of the TFT 171 and the scanning line 111 (Y j) are set at right angles. Can be changed.
  • the gate region G s of the gate electrode 13 1 is constituted by the stem of the scanning line 11 1 (Y j), and the source side extension region GS s and the drain
  • the side extension region GD s is composed of a portion of the scanning line 111 (Y j) extending from the trunk.
  • FIG. 6 the same parts as those in the above-described embodiment are denoted by the same reference numerals.
  • the opening ratio of the liquid crystal display device 301 is 5 points higher than that of the above-described embodiment. Can be improved.
  • point is used as the difference in opening rate (%).
  • each pixel electrode 18 1 is electrically connected to a single TFT 17 1, for example, as shown in FIG. It may be connected to two TFTs 17 1a and 17 1b formed in parallel.
  • the structure shown in Fig. 7 is, for example, a source electrode 15
  • the TFT 1 When the patterns of 1a and 15 1b and the drain electrode 14 1 are formed so as to be shifted in the direction along the scanning line 11 1, the TFT 1
  • FIG. 8 (a) shows a schematic plan structure of a part of the active matrix type liquid crystal display device 601
  • FIG. 8 (b) shows the schematic structure of FIG. 8 (a).
  • a schematic cross-sectional structure is shown along the line A-A 'in FIG. Fig. 9
  • FIG. 9 (a) shows the planar structure of the TFT 471 shown in FIGS. 8 (a) and 8 (b), and FIG. 9 (b) shows the structure along the line A-A ′ in FIG. 9 (a).
  • FIG. 9 (c) shows the cross-sectional structure of the TFT 471 along the line B—B ′ in FIG. 9 (a).
  • FIG. 9 (d) shows the detailed planar structure of the gate electrode 431 shown in FIG. 9 (a) —FIG. 9 (c)
  • FIG. 9 (e) shows FIG. 9 (a) —FIG. 9 (c)
  • the liquid crystal display device 61 shown in FIGS. 8A and 8B has a matrix array of a plurality of pixel electrodes 481 and a liquid crystal display device having a plurality of pixel electrodes 481.
  • a plurality of TFTs 471 connected to each other are provided with an array substrate 401 provided on a glass substrate 400, and an opposite electrode 53, comprising an IT IT (Indium Tin Oxide) force.
  • 1 is an opposing substrate 501 provided on a glass substrate 500, and a nematic liquid crystal composition.
  • a liquid crystal calendar 611 composed of objects.
  • the array substrate 401 and the opposing substrate 501 are spaced at 5 micron intervals with the orientation films 621, 631 formed on these surfaces inside.
  • the liquid crystal layers 6111 are held between the array substrate 401 and the opposite substrate 501 so as to face each other.
  • T F T 4 7 1 is scanning line 4 1 1 and signal line 4 2
  • Gate electrode It is located near each intersection of 1 and has a channel length Lc of 12 micron and a channel width Wc of 23 micron.
  • 4 3 1 is formed integrally with the scanning line 4 1 1 and the drain electrode 4 4 1
  • the source electrode 451 is formed by contacting the pixel electrode 481.
  • the TFT 47 1 is described in detail.
  • the gate electrode 43 1 is composed of a Mo—Ta alloy force, and has a channel length as shown in FIG. 9 (d).
  • the source electrode 451 has a source side extension region GS s overlapping with the source electrode 451.
  • the TFT 471 further includes a laminated gate insulating film 433, a semiconductor film 435, a channel protective film 439, and a drain electrode 441. And a source electrode 45 1.
  • the laminated gate insulating film 43 3 is formed on the gate electrode 43 1 shown in FIGS. 9 (b) and 9 (c) with a thickness of 350 thousand angstroms.
  • a silicon oxide film (S i ⁇ 2), this silicon oxide film (S i 0 2) on 5 0 0 on- Holdings preparative ROHM silicon nitride is formed to a thickness film (S i N x) It consists of and.
  • the semiconductor film 435 is formed of an amorphous silicon (a-Si: H) layer formed on the gate insulating film 433 with a thickness of 300 angstroms. ) It is composed of a film.
  • the channel protective film 439 is composed of a silicon nitride film ( SiN ⁇ ) formed with a thickness of 2000 ⁇ on the semiconductor film 435. Determine the channel length Lc of TFT471.
  • the drain electrode 44 1 and the source electrode 45 1 have a laminated structure of molybdenum (Mo) and aluminum (A 1), and are provided separately from each other. Is received.
  • the drain electrode 44 1 and the source electrode 45 1 are respectively connected to a channel protective film 43 9 and a semiconductor film 43 via a low-resistance semiconductor thin film 43 7.
  • Each low-resistance semiconductor thin film 437 is an n + type amorphous silicon (n + a-Si: H) film formed with a thickness of 500 angstroms. And is used to obtain a good ohmic contact between the drain electrode 44 1 and the source electrode 45 1 and the semiconductor film 4 35. Yes.
  • the array substrate 401 includes an auxiliary capacitance line (not shown) made of the same material as the scanning line 411.
  • This auxiliary capacitance line silicon oxide film (S i 0 2) Contact good beauty silicon nitride film (S i x) the pixel collector and through the stacked gate Bok insulating film 4 3 3 resulting et a by laminating
  • the storage capacitor C s is formed on the pole 481 and is formed between the storage capacitor line and the pixel electrode 481.
  • the opposing substrate 501 includes a lattice-like light-shielding layer 5111 formed on a glass substrate 500 shown in FIG. 8B.
  • the counter electrode 531 is formed on the light shielding layer 511 via the insulating film 521.
  • the light shielding layer 511 is made of a chromium (Cr) force, and surrounds a plurality of pixel electrodes 481 provided on the array substrate 401, that is, the TFT 471, Light leakage from the formation area of the signal lines 121 and the scanning lines 411 is shielded.
  • the active matrix type liquid crystal display device 61 is further provided on the surface of the substrates 400 and 500 on the side opposite to the liquid crystal layer 61 1.
  • the gate area Gs is larger than the channel length Lc. It has a gate width L g1, and the drain side extension area GD s extends from the gate area G s in a direction substantially parallel to the gate width L gl by an extension length ⁇ 1 of 6 ⁇ m only.
  • the source electrode side extension region GS s extends from the gate region G s in the direction substantially parallel to the gate width L gl by 6 ⁇ m so as to overlap with the drain electrode 4 41. Is extended only by the extension length ⁇ 2 of the first electrode, and overlaps with the source electrode 45 1.
  • the channel protective film 43 9 is formed on the gate electrode 431 in a region to be laminated on the semiconductor film 435. It is formed smaller than the contour line.
  • the contour of the channel protective film 439 and the contour of the source electrode 451 from any intersection of the contour of the channel protective film 439 and the contour of the drain electrode 441 The shortest distance to the point of intersection with, that is, the point b — the distance between point b 'and the distance between point c and point c'.
  • the shortest distance between the part overlapping the drain electrode 4 51 and the part overlapping the source electrode 4 4 1 of the contour of 39 that is, the distance between point a and point a ' Set to a larger value.
  • the channel protective film 439 determines the channel length Lc of the TFT 471, the channel length determining region Is, and at least the channel length determining region Is.
  • the drain-side extension region ID s extending from s in the direction substantially parallel to the channel length by the extension length 1 and overlapping the drain electrode 4 41 and the channel length determination
  • the source electrode is extended from the region I s by an extension length 32 in a direction substantially parallel to the channel length, and
  • 4 5 1 has a source-side extension area that overlaps with a part of the extension area, and has extension area IDs and IS s force drain electrode 4 4 1 and source electrode 4 It is obtained by having the channel protective film cutouts ID 1 and IS 1 smaller than 51 respectively.
  • the effective gate width Lg2 of the gate electrode 431 is extended by the extension regions GDs and GSs. It is extended by ⁇ 1 and ⁇ 2, and is set to 26 micron as in the first embodiment.
  • the drain-side extension regions GDs and SO of the source electrode 451, the drain electrode 441, and the gate electrode 431 The source-side extension region GS s is incident under illumination such as a backlight or external light and blocks oblique light toward the semiconductor film 435. In order to stop this, undesired oblique light is generated as compared with the conventional TFT which does not have the drain side extension region GD s and the source side extension region GS s as in the first embodiment. 80% more could be cut off.
  • the channel protective film 439 is formed to be smaller than the contour of the gate electrode 431 in a region to be stacked with the semiconductor film 435, so that The light leakage current I off does not increase due to the photocarrier excitation accompanying the light irradiation on the semiconductor film 435.
  • the present inventors can suppress the optical leak current I off to a very low level as compared with the conventional one and achieve an excellent ⁇ NZOFF current ratio for the following reasons obtained as a result of sincerity research.
  • TFT 471 was developed.
  • FIG. 10 (a) shows a schematic plan structure of a general TFT 47 1 ′
  • FIG. 10 (b) shows a TFT 471 along the line A—A ′ shown in FIG. 10 (a).
  • the schematic sectional structure of 7 1 ' is shown.
  • the channel region is indicated by a / line
  • the side channel region is indicated by a ⁇ line.
  • the optical leak current I off is smaller than the path P c having a length equal to the channel length L c existing in the channel region.
  • a path Psc having a length equal to the length Lsc of the side channel existing in the channel region flows.
  • the amount of light incident on the side channel region depends on the gate electrode 43 1 ′, the source electrode 45 1 ′ or the drain electrode 44 1 ′.
  • the amount of light incident on the channel region to be shielded is larger than the amount of light incident on the channel region, and is larger than the channel region. It may cause the flow to the tunnel region.
  • the source electrode 451' and the drain electrode 441 ' are formed of the semiconductor film 435' and the channel protective film 439. 'Has a structure formed on it.
  • the source electrode 45 1 ′ and the drain electrode 44 1 ′ have a predetermined overlapping length 0 d along the channel length Lc direction. Since only ⁇ ⁇ s and ⁇ s overlap the channel region, even if a carrier occurs in the channel region, the source electrode 45 1 ′ and the drain Most of the carrier disappears in the region shielded by the electrode 441 ', and does not flow as the optical leak current I0ff.
  • the side channel region does not overlap with the source electrode 45 1 ′ and the drain electrode 44 1 ′, so the key generated here The carrier flows as an optical leak current I off.
  • the optical leak current I off is more susceptible to the influence of the side channel region than the channel region.
  • the length of the path P sc of the light leakage current I off (that is, the side channel region shown in FIG. 9B) Is the length of the path P c of the optical leak current I 0 ff (that is, the channel length L c of the channel region shown in FIG. 9 (c)).
  • the extension length of the channel protective film 439 is greater than the extension length of the channel protection film 439 and the extension length 2, so that the light leakage current I off as a whole is increased. And reduce it.
  • the source electrode 451 and the drain electrode 441 are formed on the semiconductor film 435 and the channel protective film 439. It has the following structure. As shown in FIG.
  • the source electrode 45 1 and the drain electrode 44 1 have an overlap length of 3 micron along the channel length Lc. Only 0 d and ⁇ s overlap the channel area. Therefore, even if a carrier is generated in the channel region, it is prevented from flowing as the optical leak current I ofi. In order to completely prevent the optical leakage current I off flowing through the path P c in the channel region, the overlap length O d and 0 should be considered in consideration of the carrier mobility and the like. One of s must be set to 3 micron or more. However, even if this value is less than 3 micron, but at least 1 micron, the effect of reducing the optical leak current I off can be obtained.
  • the TFT 471 of the second embodiment unwanted oblique light is effectively prevented from being incident on the semiconductor film 435, and at the same time, a key excited by the incident light is provided.
  • the optical leak current I off can be fundamentally reduced by the specific structure that makes the rear difficult.
  • the channel length Lc and the channel width Wc are checked.
  • the ONZ ⁇ FF current ratio could be increased by 33% compared to the case where a conventional TFT similar to this TFT 471 was used.
  • a uniform display image was obtained over the entire display screen.
  • the TFT 471 of this embodiment has a gate electrode 4 3 As shown in Fig. 11, the drain side extension area GD s and the source side extension area GS s have notches GD 1 and GS 1, respectively, as shown in Fig. 11. It may be configured as follows. This configuration reduces the gate-source parasitic capacitance C gs of the TFT 471. For this reason, it is possible to prevent a decrease in the potential of the pixel electrode 481 which occurs immediately after the TFT 471 switches from the 0N state to the 0FF state. Further, the time constants of the gate electrode 431 and the scanning line 421 can be reduced. This is particularly effective for a large liquid crystal display device having a long wiring length.
  • the channel protective film 439 is notated for backside exposure using the gate electrode 431 as a mask, as shown in FIG. It is possible to set a position where the contour of 431 and the contour of the channel protective film are substantially equal. This further helps to reduce the gate-source parasitic capacitance C gs and gate-drain parasitic capacitance C gd of the TFT 471, and also reduces the number of large-scale glass substrates. When forming an array substrate, mask deviations (shutter irregularities) generated by exposure processing performed for each array substrate are also eliminated.
  • the channel protective film 439 is arranged between the low-resistance semiconductor thin film 437 and the semiconductor film 435, and the low-resistance semiconductor thin film 437 is Are composed of different materials. For this reason, when the etching process is performed to pattern the low-resistance semiconductor thin film 347, the channel protective film 439 and the low-resistance semiconductor thin film are used. The etching process is completed before the semiconductor film 435 is partially removed by utilizing the difference in the etching rate with the film 433. You can do it. Therefore, it is not necessary to form the semiconductor film 435 thick in consideration of the removal amount due to etching, and the thickness of the semiconductor film 435 is set to be 300 angstrom.
  • the thickness of the semiconductor film 435 is 100 ⁇ m. Must be in the range from Angstrom to 500 Angstrom, 100 Angstrom, etc. It is preferred to be in the range of the long stream over the force s.
  • FIG. 12 An active matrix type liquid crystal display device 1101 according to a third embodiment of the present invention will be described with reference to FIGS. 12 and 13.
  • FIG. 12 An active matrix type liquid crystal display device 1101 according to a third embodiment of the present invention will be described with reference to FIGS. 12 and 13.
  • FIG. 12 An active matrix type liquid crystal display device 1101 according to a third embodiment of the present invention will be described with reference to FIGS. 12 and 13.
  • the liquid crystal display device 1101 has the same basic structure as that of each of the above-described embodiments, a lot of repeated description will be omitted.
  • the liquid crystal display device 111 has a matrix of a plurality of pixel electrodes 981, and a plurality of TFTs 971, which are connected to the pixel electrodes 981, respectively.
  • An array substrate 901 provided on the substrate 0 is provided.
  • the array substrate 901 connects the scanning lines 911 and the signal lines 921 formed along the rows and columns of the plurality of pixel electrodes 981 on the glass substrate 900.
  • the TF 997 is arranged near each intersection of the scanning line 911 and the signal line 921.
  • the gate electrode is connected to the stem of the scanning line 911.
  • the drain electrode 941 is formed integrally with the signal line 921, and the source electrode 951 is formed by contacting the pixel electrode.
  • the liquid crystal display device 110 which is not shown, includes a counter substrate in which a counter electrode made of ITO (Indium Tin Oxide) is provided on a glass substrate, and a nematic liquid crystal composition. And a liquid crystal layer made of a material.
  • the array substrate 90 1 and the opposing substrate face each other with the alignment film and the alignment film formed on these surfaces facing each other, and the liquid crystal layer is formed on the array substrate 40 1. It is held between 1 and the opposing substrate.
  • the opposing substrate includes a lattice-shaped light-shielding layer 101 formed on a glass substrate.
  • the counter electrode is formed on the light-shielding layer 101 via an insulating film.
  • the light-shielding layer 101 is made of chromium (Cr) and surrounds a plurality of pixel electrodes 981 provided on the array substrate 901, ie, the TFT 971. In addition, light leakage from a region where the signal line 921 and the scanning line 911 are formed is shielded.
  • Cr chromium
  • the active matrix liquid crystal display device 1101 further includes a polarizing plate that is provided on the surface of each glass substrate on the side opposite to the liquid crystal layer. You.
  • Each scanning line 911 has a laminated structure of molybdenum (Mo) and aluminum (A1), as shown in FIGS. 12 and 13 (a).
  • the gate region Gs acting as the gate electrode is formed with a gate width Lgl of 14 micron.
  • Each scanning line 91 1 extends from the gate area G s along the channel length L c direction to the drain electrode 94 1 side by an extension length ⁇ 6 of 6 micron.
  • a drain-side extension area GD s that overlaps with the drain electrode 94 1 is provided. Yes.
  • the drain side extension region GD s is a gate electrode cutout GD 1, which is smaller than the drain electrode 941, in the overlapping region with the drain electrode 941. It is equipped with.
  • the drain-side extension region GD s is set such that the scanning line width L g2 near the region functioning as the gate electrode of the TFT 971 becomes 20 micron.
  • the extended length ⁇ 1 of 6 micron is the same as in the above-described embodiment, because the scanning line width L g2 near the region functioning as the gate electrode is 20 micron. If it is greater than or equal to, the undesired oblique light can be blocked, and the aperture ratio can be set high.
  • the scanning line width Lg2 in the vicinity of the region functioning as the gate electrode may be set to 26 microns as in the above-described embodiment.
  • the surface of the active matrix type liquid crystal display device 91 of this embodiment facing the opposite substrate should be used. Since the light reflection is mainly due to the surface of the light shielding layer 101, the surface of the glass substrate 900 on which the scanning lines 911 are formed from the surface of the light shielding layer 101 is formed. If the interval up to d micron is 3 micron or more, it may be 4 micron or more, more preferably 4 micron or more.
  • the light-shielding layer 101 is provided on the side of the array substrate 901, the light-reflecting layer on the side of the opposite substrate may be used as a reference.
  • the gate insulating film 933 (refer to FIG. 14) is placed on the gate region G s and the source-side extension region GD s of such a 350 angstrom.
  • a silicon oxide film (S i 0 2 ) formed to a thickness and a thickness of 500 angstroms on the silicon oxide film (S i 0 2 ). It is composed of a silicon nitride film (SiN x ) having a thickness.
  • the semiconductor film 933 is formed of an amorphous silicon (a-Si: H) formed on the gate insulating film 933 with a thickness of 300 ⁇ . ) It is composed of a film.
  • the channel protective film 939 is composed of a silicon nitride (SiN x ) film formed with a thickness of 2000 ⁇ on the semiconductor film 935. Is done.
  • the channel protective film 939 determines the channel length Lc of the TFT 971, as shown in FIGS. 12 and 13 (b).
  • the channel length Lc is arranged on the semiconductor film 935) so as to be 12 micron, and in the region laminated on the semiconductor film 935, the gate region Gs It has a shape along the outline of.
  • the channel protective film 939 forms a channel length determining region Is that determines the channel length Lc of the TFT 971, and a channel length determining region Is that determines the channel length Lc of the TFT 971.
  • a part of the drain electrode 941 is extended from the drain electrode 941 by a length extending in a direction substantially parallel to the channel length Lc (/? 1: 1 is substantially equal to ⁇ 1).
  • the drain-side extension region IDs overlapped with the drain electrode 941, and the drain-side extension region IDs overlaps with the drain electrode 941. It has a notch ID 1 smaller than the negative electrode 941.
  • a low-resistance semiconductor thin film 937 (see FIG. 14) is provided between the semiconductor film 935 and the drain electrode 941 and the source electrode 951, respectively. Provided to obtain omic contact.
  • These low-resistance semiconductor thin films 937 are formed to have a thickness of 500 angstroms and have an n + type amorphous silicon (n + a-Si: H). It is composed of a film.
  • the effective gate width Lg2 is equal to the sum of the gate width Lgl and the extension length ct1 of the gate region Gs.
  • the side channel length Lsc of the TFT 971 is greater than the channel length Lc of the TFT 971. It is formed longer by the extension length / 31/1 of the drain-side extension region IDs of the cell protection film 939. For this reason, it is possible to set a long path Psc in the side channel region that greatly affects the optical leak current Ioff. Further, since the source electrode 951 and the drain electrode 941 are respectively arranged on the channel protective film 939 with an overlapping length of 3 m, the channel region is temporarily set. Even if a carrier occurs at, the optical leak current does not reach I 0 ff.
  • the scanning line 911 is connected to the drain side extension region GDs and In order not to have the notch GD 1, the channel protective film 939 is required to use the TFT that does not have the notch ID 1.
  • the light leakage current I off of the TFT 971 can be sufficiently reduced as compared with the active matrix type liquid crystal display device. Further, in this active matrix type liquid crystal display device 91, the ON / OFF voltage of the TFT 971 is turned off. The flow ratio could be improved by 150%, in line with its unique configuration.
  • the cutout portion G D1 is formed in the drain side extension region G D s of the scanning line 911, the time constant of the scanning line 911 is reduced. This prevents distortion of the gate pulse waveform and allows the ON period of TFT971 to be sufficiently long. Therefore, a better display image can be obtained.
  • the electrode width Sw of the source electrode 951, the notch GD s of the scanning line 911 and the channel Of the notch IDs of the channel protective film 939 in a direction substantially orthogonal to the channel length Lc direction and the widths Glw and Ilw, and the drain is formed.
  • the electrode width D w of the electrode 941 is formed to be larger than the electrode width Sw of the source electrode 951. This prevents the ON current Ion from being reduced even when the cutouts GDs and IDs are provided in the scanning line 911 and the channel protective film 939, respectively. .
  • a Mo—Ta alloy is deposited on a glass substrate 900 to a thickness of 300 ⁇ , and the pattern is formed.
  • a plurality of scanning lines 911 are formed by ning.
  • an auxiliary capacitance line arranged substantially parallel to the scanning line 911 is formed.
  • the scanning line 911 is formed with a wiring width of 14 micron, and the gate region Gs has a notch GD1 as shown in FIG. 13 (a). It is notated into a shape having the 6 micron drain-side extension area GDs.
  • an n + a—Si: H film 9 having a thickness of 500 angstroms is formed on the channel protective film 939. 36 is deposited by a CVD method.
  • the amorphous silicon in the region excluding the region under the signal line 92 1 and the channel protective film 93 9 is removed.
  • the film 934 and the n + a-Si: H film 936 are removed to form a semiconductor film 935 and an island-like n + a-Si: H film 936.
  • an ITO film is further deposited and patterned into a predetermined shape to form a pixel electrode 981.
  • the molybdenum (Mo) And aluminum (A1) are deposited at a thickness of 500 Angstroms and a thickness of 300 Angstroms, respectively.
  • a laminated film 961 serving as the signal line 921 (see FIG. 12), the source electrode 951, and the drain electrode 941 is formed.
  • the island-like na-Si: H film 936 and the laminated film 961 are patterned to have a low resistance.
  • the semiconductor film 937, the source electrode 951, the drain electrode 941, and the signal electrode 921 (see Fig. 12) integrated with the drain electrode 941 are formed. did.
  • a protective film and an alignment film are sequentially formed by an ordinary method to form an array substrate. Then, the opposing substrate and the array substrate are opposed to each other via a spacer so that the distance between the glass substrates is 5.1 micron, and the liquid crystal injection hole is removed. After the periphery is sealed with a sealant, a liquid crystal composition is injected into the inside from the liquid crystal injection hole to seal the liquid crystal injection hole.
  • the active matrix type liquid crystal display device 91 of this embodiment is completed.
  • the channel protective film 939 is formed in a self-aligned manner with the scanning line 911. As a result, the gate-source parasitic capacitance C gs and the source-drain parasitic capacitance C gd of the TFT 971 do not increase. Further, the channel protection film 939 is applied to the n + a-Si: H film 936 because the semiconductor film 935 is protected during the patterning thereof. Can be formed into a sufficient thin film, and thereby, the optical leakage current I off can be reduced. You.
  • a low-resistance semiconductor film is interposed between the semiconductor film and the electrode in order to obtain an omic contact between the semiconductor film and the electrode.
  • force s, and facilities the processing of Lee on-implantation or the like Ji catcher channel protective film be between the scan-click, but it may also be to form a low resistance semiconductor area in the semiconductor film.
  • amorphous silicon (a-Si: H) film is used as the semiconductor film.
  • the semiconductor film described above may be a compound semiconductor film such as polycrystalline silicon (P-Si) or Cd-Se. Absent.
  • the liquid crystal layer is formed of a nematic liquid crystal composition.
  • the liquid crystal layer may be formed of a polymer.
  • a polymer-dispersed liquid crystal (PD-LC) using a liquid crystal layer made of a mixture of a resin and a liquid crystal material may be used.
  • PD-LC polymer-dispersed liquid crystal
  • the present invention even in an active matrix type liquid crystal display device using a polymer dispersed type liquid crystal (PD-LC), The light leakage current I off can be sufficiently reduced, and a superior display image can be obtained.
  • Industrial applicability According to the present invention, the light leakage current I off of the thin film transistor can be suppressed sufficiently small, and a higher 0 N / 0 FF current can be achieved. Ratio can be achieved.

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Description

明 細 書 薄膜 ト ラ ン ジス タ お よ びそれ を用 い た表示装置 技 術 分 野
本発明 は、 薄膜 ト ラ ン ジ ス タ （以下、 T F T と 略称する。 ） お よ びそれ を 用 いた ァ ク テ ィ ブマ ト リ ッ ク ス型液晶表示装置 等の表示装置に関する。 背 景 技 術
T F T は、 様々 なデバイ スの駆動回路に お いて ス ィ ッ チ素 子 と し て広 く 用 い られて い る。 例え ばア ク テ ィ ブマ ト リ ッ ク ス型液晶表示装置では、 各表示画素がこ の T F T に よ り 選択 さ れる。
一般に、 T F T は互い に離間 し て形成 さ れる ソ ース電極お よ び ド レ イ ン電極 と、 こ れ ら電極に電気的 に コ ン タ ク ト し て 形成さ れる 半導体膜と、 こ の半導体膜上に形成 さ れる ゲー ト 絶縁膜と、 こ のゲー ト 絶縁膜上に形成さ れる ゲー ト 電極を 有 す る。 こ の T F T は ソ ース お よ び ド レ イ ン電極上に半導体膜、 ゲー ト 絶縁膜、 並びに ゲ一 ト電極が順次重ね ら れる ス タ ガー 型、 あ る い はゲー ト電極上 に ゲー ト 絶縁膜、 半導体膜、 並び に ソ ースお よ び ド レ イ ン電極が順次重ね ら れる逆ス タ ガ一型 の よ う に分類で き る。
と こ ろ で、 近年で は、 T F T を よ り 高い周波数 レ ン ジ で動 作さ せる た め に O N 0 F F電流比の向上が要求さ れて い る。 こ の た め、 ソ ー ス お よ び ド レ イ ン電極間の半導体膜部分に相 当 する チ ャ ネ ルの長 さ を短縮す る こ と に よ り O N Z O F F 電 流比 を 向上 さ せ る こ と が試 み ら れて い る。 T F T の 半導体膜 力 sア モ ル フ ァ ス シ リ コ ン （ a — S i ： H ) に 代表 さ れ る よ う な珪化物半導体で構成 さ れ る場合、 フ ォ ト キ ャ リ ア が光入射 に よ り 半導体膜内 に発生す る。 チ ャ ネル長の短縮は 0 N電流 I 0 nを増大 さ せる こ と がで き る 力 他方で フ ォ ト キ ヤ リ ア の 移動を容易 にする ため O F F 電流、 すなわち 光 リ ー ク電流 I offも増大 さ せて し ま う。 従っ て、 O N O F F 電流比は期待 通 り に 向上 し なレ、。
特に、 ァ ク テ ィ ブマ ト リ ッ ク ス型液晶表示装置に おいて は、 光 リ ー ク 電流 I offの発生が直接、 画素電極電位の変動を 招 き、 表示画像の ビジ ュ アル品質 を 劣化さ せて し ま う。
こ の た め、 従来では複数の画素電極が形成 さ れる ア レ イ 基 板に対向 し て配置さ れた対向基板側に ク ロ ム （ C r ) 等の金 属材料か ら 成る遮光層 を設け る と い う よ う な工夫が施さ れて いる。 し カゝ し、 こ れは遮光層表面か ら の反射光の入射に伴つ て T F T の半導体層 内 に発生す る フ ォ ト キ ャ リ ア の た め に 流 れる光 リ ー ク 電流 I 0 fiを 防止で き ない。
他の手法 と して ア レ イ 基板側に お いて T F T の上部あ る い は下部に隣接 し た遮光層 を 設け る こ ども考え ら れる 力 や は リ 本質的に 光 リ ー ク 電流 I offを 十分に低減さ せ る こ と はで き な い。
本発明 は上述の事情に鑑みな さ れた も ので あ り、 光入射に 対 して光 リ ー ク電流 I offが低減さ れる T F T を 提供す る こ と
訂正された用紙 (規則 91) を 目 的 と し て いる。
本発明 は、 さ ら に T F T の光 リ ー ク電流 I 0 f ίに起因 し た表 示不良 を招 く こ と の な い表示装置を 提供す る こ と を 目 的と し て い る。
本発明は、 さ ら に光 リ ー ク電流 I 0 f fが低減さ れる と共に、 T F T のゲー ト · ソ ース 間 に生 じ る寄生容量 C gsあ る いはゲ ー ト · ド レ イ ン間 に生 じ る 寄生容量 C gdが低減さ れた T F T を提供す る こ と を 目 的 と し て いる。
本発明は、 さ ら に T F T の寄生容量 C gsに起因 し て T F T が 0 N状態か ら 0 F F状態に切 り 替わる瞬間 に画素電極電位 の電位低下 A V p を低減さ せる と 共に、 光 リ ー ク電流 I off を も低減させ る こ と に よ り、 フ リ ツ 力等の表示不良 を招 く こ と のない表示装置を提供する こ と を 目 的 と し て いる。 発 明 の 開 示
本発明の薄膜 ト ラ ン ジ ス タ は、 絶縁性基板上 に配置さ れた ゲー ト 電極， ゲー ト電極上 に少な く と も ゲー ト絶縁膜お よ び 半導体膜を 介 し て積層 さ れた ソ ー ス電極お よ び ド レ イ ン電極 と を具備す る薄膜 ト ラ ン ジ ス タ に お いて、 ゲー ト電極の輪郭 線 と ド レ イ ン電極の輪郭線の任意の交点か ら ゲー ト 電極の輪 郭線と ソ ー ス電極の輪郭線 と の交点に至る最短間隔の う ち 少 な く と も 一つ の間隔力 ゲー ト電極の輪郭線の う ち ド レ イ ン 電極と 重な る部分 と ソ ース電極と 重な る部分 と の最短間隔 よ り 大き レ、 こ と を特徴と し て レヽ る。
ま た、 本発明の薄膜 ト ラ ン ジ ス タ は、 絶縁性基板上に配置 さ れた ゲー ト 電極， ゲー ト 電極上に少な く と も ゲー ト絶縁膜 お よ び半導体膜を 介 し て積層 さ れた ソ ース電極お よ び ド レ イ ン電極 と を 具備 し て所定の チ ャ ネル長が形成 さ れて成る薄膜 ト ラ ン ジス タ に お いて、 ゲー ト電極はチ ャ ネ ル長 と 略平行な 方向に チ ヤ ネル長 よ り も長いゲー ト 長を 有す る ゲ一 ト 領域 と、 少な く と も ゲー ト 領域か ら ゲー ト 長 と 略平行な方向 に延長 さ れ， ド レ イ ン電極に一部が重複す る ド レ イ ン側延長領域と、 ゲー ト 領域か ら ゲー ト 長 と 略平行な方向 に延長 さ れ， ソ ース 電極に一部が重複する ソ ース側延長領域と か ら選ばれた いず れか一方を 備えた こ と を特徴と し て いる。
本発明の表示装置は、 第 1 の絶縁性基板上 に配置さ れる走 査線お よ び信号線 と、 走査線お よ び信号線と 薄膜 ト ラ ン ジ ス タ を介 し て接続さ れる画素電極と を備え た第 1 の電極基板 と、 第 2 の絶縁性基板上に対向電極を備え た第 2 の電極基板と、 第 1 の電極基板と 第 2 の電極基板 と の間 に保持さ れる光変調 層 と を備え た表示装置に お いて、 薄膜 ト ラ ン ジ ス タ は走査線 に電気的に接続さ れる ゲー ト電極上 に ゲー ト 絶縁膜を介 し て 配置さ れる 半導体膜、 こ の半導体膜 と信号線 と を電気的に接 続する ド レ イ ン電極、 半導体膜と 画素電極と を電気的に接続 す る ソ ー ス電極と を 具備 し、 ゲー ト 電極の輪郭線と ド レ イ ン 電極の輪郭線の任意の交点か ら ゲー ト電極の輪郭線 と ソー ス 電極の輪郭線 と の交点に至る最短間隔の う ち 少な く と も一 つ の間隔力 ゲー ト 電極の輪郭線の う ち ド レ イ ン電極 と 重な る 部分と ソ ー ス電極 と 重な る 部分 と の最短間隔 よ り 大 き い こ と を特徴と し て いる。 ま た、 本発明の薄膜 ト ラ ン ジ ス タ は、 絶縁性基板上に配置 さ れた ゲー ト 電極， ゲー ト 電極上に ゲー ト絶縁膜を介 し て配 置さ れる半導体膜， 半導体膜上に配置さ れチ ャ ネ ル長を 決定 す る チ ャ ネ ル保護膜， 半導体膜に電気的に接続さ れる ソ ース 電極お よ び ド レ イ ン電極と を 具備す る薄膜 ト ラ ン ジ ス タ に お いて、 チ ャ ネ ル保護膜は半導体膜 と 積層 さ れる領域に お い て はゲ一 ト電極の輪郭線 と 略等 し いか小さ く、 且つ チ ャ ネ ル保 護膜の輪郭線 と ド レ イ ン電極の輪郭線の任意の交点か ら チ ヤ ネル保護膜の輪郭線と ソ ース電極の輪郭線と の交点に至る最 短間隔の う ち 少な く と も 一つの間隔カ^ チ ヤ ネル保護膜の輪 郭線の う ち ド レ イ ン電極と 重な る部分と ソ ー ス電極と 重な る 部分 と の最短間隔 よ り 大き い こ と を特徴と し て いる。
ま た、 本発明の薄膜 ト ラ ン ジス タ は、 絶縁性基板上に配置 さ れた ゲー ト 電極， ゲー ト 電極上に ゲー ト絶縁膜を介 し て配 置さ れる半導体膜， 半導体膜上に配置さ れる チ ャ ネ ル保護膜， 半導体膜に電気的に接続さ れる ソ ー ス電極お よ び ド レ イ ン電 極 と を 具備す る薄膜 ト ラ ン ジ ス タ に お い て、 チ ャ ネ ル保護膜 はチ ャ ネル長 を決定す る チ ャ ネル長決定領域 と、 少な く と も チ ャ ネル長決定領域か ら チ ャ ネル長 と 略平行な方向 に延長 さ れ， ド レ イ ン電極 と 重複す る領域に ド レ イ ン電極よ り も小さ い第 1 切 り 欠き部 を有す る ド レ イ ン側延長領域 と、 チ ャ ネル 長決定領域か ら チ ャ ネル長 と 略平行な方向 に延長さ れ ソ ー ス 電極と 重複す る領域に ソ ー ス電極よ リ も小さ い第 2 切 り 欠き 部 を 有する ソ ース側延長領域 と か ら選ばれる 一方 を備え、 ゲ ー ト 電極は第 1 切 り 欠き部 ま た は第 2 切 り 欠 き部に沿っ た切 り 欠き部 を 備えた こ と を特徴 と し て レ、 る。
さ ら に、 本発明の表示装置は、 第 1 の絶縁性基板上に配置 さ れる走査線お よ び信号線 と、 走査線お よ び信号線 と 薄膜 ト ラ ン ジ ス タ を 介 し て接続さ れる画素電極 と を 備え た第 1 の電 極基板 と、 第 2 の絶縁性基板上に対向電極を 備え た第 2 の電 極基板と、 第 1 の電極基板 と 第 2 の電極基板 と の間 に保持さ れる光変調層 と を備え た表示装置に おいて、 薄膜 ト ラ ン ジス タ は走査線 に接続さ れる ゲー ト電極上に ゲー 卜絶縁膜を介 し て配置さ れ る半導体膜， 半導体膜上に配置さ れチ ャ ネル長 を 決定す る チ ャ ネル保護膜， 半導体膜 と信号線 と を電気的に接 続する ド レ イ ン電極お よ び半導体膜 と 画素電極と を電気的に 接続す る ソ ー ス電極と を具備 し、 チ ャ ネ ル保護膜は半導体膜 と 積層 さ れ る領域にお いて はゲー ト 電極の輪郭線と 略等 し い か小さ く、 且つチ ャ ネル保護膜の輪郭線 と ド レ イ ン電極の輪 郭線の任意の交点か ら チ ャ ネ ル保護膜の輪郭線 と ソ ー ス電極 の輪郭線と の交点に至る最短間隔の う ち 少な く と も 一つの間 隔カ チ ャ ネ ル保護膜の輪郭線の う ち ド レ イ ン電極と 重な る 部分と ソ ー ス電極 と 重な る部分と の最短間隔 よ リ 大 き い こ と を特徴と し て いる。
本発明の T F T に よ れば、 ゲー ト 電極の輪郭線と ド レ イ ン 電極の輪郭線の任意の交点か ら ゲ一 ト電極の輪郭線 と ソ ース 電極の輪郭線 と の交点に至る最短間隔の う ち 少な く と も一つ の間隔力 ゲー ト 電極の輪郭線の う ち ド レ イ ン電極 と 重な る 部分 と ソ ー ス電極と 重な る部分と の最短間隔 よ り 大 き く 形成 さ れる、 あ る いはゲー ト 電極はチ ャ ネル長 と 略平行な方向 に チ ヤ ネル長 よ リ も長い ゲー ト 長 を 有す る ゲー ト 領域と、 少な く と も ゲ一 卜 領域か ら ゲ一 卜 長 と 略平行な方向に延長 さ れ ド レ イ ン電極の一部 と 重複す る ド レ イ ン側延長領域と、 ゲー ト 領域か ら ゲ一 ト長 と 略平行な方向 に延長 さ れ ソ ース電極の一 部 と 重複す る ソ ース側延長領域 と か ら選ばれた いずれか一方 を 備えて レヽ る。
こ れ に よ り、 ゲ一 ト 電極 自 体が従来に比べて大き な光遮蔽 効果を奏 し、 T F T の光 リ ー ク電流 I o f f を低減さ せ、 優れた 0 N Z 0 F F電流比が得 ら れる。 ま た、 こ の構成に よ れば、 T F T のゲー ト · ソ ース 間寄生容量 C g sも し く はゲー ト · ド レ イ ン間寄生容量 C g dの実効的な増大 を招 く こ と も な い。
従っ て、 こ の よ う な T F T が用 レヽ られた ア ク テ ィ ブマ ト リ ク ス型液晶表示装置に よ れば、 T F T の優れた 0 N / 0 F F 電流比が得 ら れる こ と か ら、 その高精細化に伴い各画素電極 の選択期間が短い ァ ク テ ィ ブマ ト リ ク ス型液晶表示装置であ つ ても、 映像信号 を 十分に画素電極に書き込む こ と が可能に な る。 ' .
さ ら に、 T F T のゲー ト ' ソ ー ス 間寄生容量 C gsも し く は ゲー ト · ド レ イ ン間寄生容量 C g dの増大 を招 く こ と も な いた め、 画素電極電位の変動や配線の時定数の増大 を招 く こ と も な い。
ま た、 本発明の T F T は、 半導体膜と 積層 さ れる領域に お いて はゲー ト 電極の輪郭線 と 略等 し いか小さ い チ ャ ネル保護 膜を 有 し、 且つチ ャ ネル保護膜の輪郭線 と ド レ イ ン電極の輪 郭線の任意の交点か ら チ ヤ ネル保護膜の輪郭線 と ソ ース電極 の輪郭線と の交点に至る 最短間隔の う ち 少な く と も 一つの間 隔せ、 チ ャ ネル保護膜の輪郭線の う ち ド レ イ ン電極 と 重な る 部分と ソ ー ス電極と 重な る 部分と の最短間隔 よ り 大 き く 構成 さ れて いる t ま た、 本発明の T F T は、 チ ャ ネル保護膜がチ ャ ネル長を 決定す る チ ャ ネル長決定領域 と、 チ ャ ネル長決定 領域か ら チ ャ ネル長と 略平行な方向 に延長さ れ ド レ イ ン電極 と 重複する 領域に ド レ イ ン電極よ リ も小さ い切 り 欠き部を 有 す る ド レ イ ン側延長領域、 ま た はチ ャ ネ ル長決定領域から チ ャ ネ ル長と 略平行な方向 に延長さ れ ソ ース電極 と 重複する領 域 に ソ ー ス電極よ り も小さ い切 り 欠き部 を 有す る ソ ース側延 長領域と を 備え、 ゲー ト 電極は切 り 欠き部に沿っ た切 り 欠き 部 を備えて い る。
こ れ に よ リ、 光 リ ー ク 電流 I 0 f f に影響す る サイ ド チ ャ ネ ル 領域の経路 P s cを 大き く と り、 光 リ ー ク電流 I o f fを 低減さ せ て、 0 N Z O F F電流比の大き な T F T が得 ら れる。
ま た、 こ の T F T が用 い ら れた ァ ク テ ィ ブマ ト リ ク ス型液 晶表示装置に よれば、 T F T の優れた 0 Nノ 0 F F 電流比力 得 ら れる こ と から、 その高精細化に伴い各画素電極の選択期 間が短いァ ク テ ィ ブマ ト リ ク ス型液晶表示装置であ っ ても、 映像信号を 十分に画素電極に書き込む こ と が可能に な る。 図面の簡単な説明
図 1 は、 本発明の第 1 実施例に係る ア ク テ ィ ブマ ト リ ク ス 型液晶表示装置の一部の構造 を概略的に示す平面図である。
図 2 は、 ' 図 1 に示す A — A ' 線に沿っ た断面構造 を概略的 に示す断面図であ る。
図 3 は、 図 1 に示す B — B ' 線 に沿っ た断面構造 を概略的 に示す断面図であ る。
図 4 は、 図 1 に示す ア ク テ ィ ブマ ト リ ク ス型液晶表示装置 に設け ら れ た T F T を 説明す る た め のも ので、
同図 （ a ) は T F T の構造を概略的に示す平面図であ り、 同図 （ b ) は T F T の ゲー ト 電極の構造 を 概略的に示す 平面図であ る。
図 5 は、 図 1 に示す ア ク テ ィ ブマ ト リ ク ス型液晶表示装置 を 駆動する 信号の波形 を示す図で あ る。
図 6 は、 図 1 に示す ア ク テ ィ ブマ ト リ ク ス型液晶表示装置 の一変形例の構造 を概略的 に示す平面図であ る。
図 7 は、 図 1 に示す ア ク テ ィ ブマ ト リ ク ス型液晶表示装置 の他の変形例の要部 を 概略的に示す平面図で あ る。
図 8 は、 本発明の第 2 実施例に係る ア ク テ ィ ブマ ト リ ク ス 型液晶表示装置を 説明す る ためのも ので、
同図 （ a ) は ア ク テ ィ ブマ ト リ ク ス型液晶表示装置の一 部の構造を 概略的に示す平面図であ リ、
同図 （ b ) は同図 （ a ) に示す A — A ' 線に沿っ た断面 構造を概略的に示す断面図であ る。
図 9 は、 図 8 に示す ア ク テ ィ ブマ ト リ ク ス型液晶表示装置 に設け ら れ る T F T を説明 す る ためのも ので、
同図 （ a ) は T F T の構造を 概略的に示す平面図であ り、 同図 （ b ) は同図 （ a ) に示す A — A ' 線に沿っ た断面 構造を概略的に示す断面図であ リ、 同図 （ c ) は同図 （ a ) に示す B — B ' 線に沿っ た断面 構造を 概略的に示す断面図であ り、
同図 （ d ) は T F T の ゲー ト電極の構造 を概略的に示す 平面図であ リ、
同図 （ e ) はチ ャ ネル保護膜の構造を概略的に示す平面 図であ る。
図 1 0 は、 光 リ ー ク電流 I 0 f fを 説明する ためのも ので、 同図 （ a ) は一般的な T F T の構造を概略的に示す平面 図であ リ、
同図 （ b ) は同図 （ a ) に示す A— A ' 線に沿っ た断面 構造を概略的に示す断面図であ る。
図 1 1 は、 図 8 に示す T F T の一変形例を 示す平面図であ る。
図 1 2 は、 本発明の第 3 実施例に係る ア ク テ ィ ブマ ト リ ク ス型液晶表示装置の一部の構造を概略的に示す平面図であ る。
図 1 3 は、 図 1 2 に示す T F T を説明す る ためのも ので、 同図 （ a ) は走査線の構造を 概略的に示す平面図であ り、 同図 （ b ) はチ ャ ネル保護膜の構造を概略的に示す平面 図であ る。
図 1 4 は、 図 1 2 に示す ア ク テ ィ ブマ ト リ ク ス型液晶表示 装置の製造工程を示す図であ る。 発明 を 実施す る ため の最良態様
以下、 本発明の第 1 実施例に係る光透過型の ア ク テ ィ ブマ ト リ ク ス型液晶表示装置を 図面を 参照 し て説明す る。 - - 図 1 は こ のァ ク テ ィ ブマ ト リ ク ス型液晶表示装置 3 0 1 の 一部に 関す る概略的平面構造 を 示 し、 図 2 は図 1 の A — A ' 線 に沿っ て概略的断面構造 を 示 し、 図 3 は図 1 の B — B ' 線 に沿っ て概略的断面構造 を 示す。
図 1 か ら 図 3 に示す液晶表示装置 3 0 1 は、 複数の画素電 極 1 8 1 の マ ト リ ク ス ア レ イ お よ び こ れ ら画素電極に接続さ れた複数の T F T 1 7 1 がガ ラ ス基板 1 0 0 上 に設け ら れた ア レ イ 基板 1 0 1 と、 I T O ( Indium Tin Oxide) 力 ら な る 対向電極 2 1 1 がガ ラ ス基板 2 0 0 上 に設け ら れた対向基板 2 0 1 と、 ネ マ チ ッ ク 液晶組成物か ら成る液晶層 3 1 1 と を 備え る。 ア レ イ 基板 1 0 1 お よ び対向基板 2 0 1 は こ れ ら の 表面上にそ れぞれ形成 さ れる配向膜 3 2 1， 3 3 1 を 内側に し て 5 ミ ク ロ ンの間隔で向かい合わ さ れ、 液晶層 3 1 1 力 こ れ ら ア レ イ 基板 1 0 1 お よ び対向基板 2 0 1 間 に保持さ れる。
ア レ イ 基板 1 0 1 は、 図 1 に示す よ う に画素電極 1 8 1 の 行お よ び列 に沿っ て ガ ラ ス基板 1 0 0 上にそ れぞれ形成 さ れ る n本の走査線 1 1 1 ( Y j : j =l , 2, - , n) お よ び m本の信号 線 1 2 1 ( X i： i = l， 2，…！ n) を備え る。 T F T 1 7 1 は走査 線 1 1 1 お よ び信号線 1 2 1 の各交点近傍に配置さ れる。 ゲ — ト電極 1 3 1 は走査線 1 1 1 と 一体に形成 さ れ、 ド レ イ ン 電極 1 4 1 は信号線 1 2 1 と 一体に形成 さ れ、 ソ ー ス電極 1 5 1 は画素電極 1 8 1 に コ ン タ ク 卜 し て形成 さ れる。
ま た、 ア レ イ 基板 1 0 1 は、 走査線 1 1 1 と 同一材料か ら な り こ の走査線 1 1 1 と 略平行に配置さ れる補助容量線 1 9 1 を備え る。 補助容量線 1 9 1 は酸化珪素 （ S i 02 ) 膜お
了正された用紙 (規則 91) - — よ び窒化珪素 （ S i x ) 膜 を積層 し て得 ら れた図 2 に示す 積層 ゲー ト 絶縁膜 1 3 3 を 介 し て画素電極 1 8 1 上 に形成 さ れる。 こ れ に よ り、 補助容量 C s が補助容量線 1 9 1 お よ び 画素電極 1 8 1 間 に構成 さ れる。
対向基板 2 0 1 は、 図 2 お よ び図 3 に示す よ う に ガ ラ ス基 板 2 0 0 上 に形成 さ れた格子状の遮光層 2 1 1 を備え る。 対 向電極 2 3 1 は絶縁膜 2 2 1 を介 し て遮光層 2 2 1 上に形成 さ れる。 こ の遮光層 2 1 1 は ク ロ ム （ C r ) 力、 ら成 り、 ァ レ ィ 基板 2 0 1 側に設け ら れた複数の画素電極 1 8 1 の周囲、 す なわ ち T F T 1 7 1、 信号線 1 2 1 お よ び走査線 1 1 1 の 形成領域か ら の漏光 を 遮光す る。 尚、 遮光層 2 1 1 の表面は 光反射を低減さ せ る ため に酸化処理 さ れて も よ い。 ま た、 遮 光層 2 1 1 は十分な遮光効果が得 ら れる よ う な黒色樹脂等で 構成 さ れて も よ レ、。 さ ら に、 カ ラ 一 フ ィ ル タ 層がカ ラ ー表示 を 実現す る た め に遮光層 2 1 1 と 対向電極 2 3 1 と の間に設 け ら れて も よ レ、。
ァ ク テ ィ ブマ ト リ ク ス型液晶表示装置 3 0 1 は さ ら に液晶 層 3 1 1 と は反対側に お いて基板 1 0 0 お よ び 2 0 ◦ の表面 上 に被着 さ れる偏光板 3 5 1 お よ び 3 4 1 を 有す る。 こ れ ら 偏光板 3 5 1 お よ び 3 4 1 の向 き は偏光軸が互い に 直交す る よ う に設定 さ れる。
こ こ で図 2 お よ び図 3 を 参照す る。 従来の ア ク テ ィ ブマ ト リ ク ス型液晶表示装置で は、 対向基板 2 0 1 に入射 し T F T 1 7 1 に向 か う 斜め光の ほ と ん どが遮光層 2 1 1 に よ っ て遮 断 さ れる も の の、 ア レ イ 基板 1 0 1 に入射 し遮光層 2 1 1 で
訂正された用紙 (規則 91) 反射 し た後 に T F T 1 7 1 に向か う 斜め光 を 遮断す る こ と は で き な い。
し か し な 力 ら、 こ の実施例では、 ア ク テ ィ ブマ ト リ ク ス型 液晶表示装置 3 0 1 が遮光層 2 1 1 で反射 し た後に T F Τ 1 7 1 に向か う 斜め光を 十分 に減少 さ せる よ う 構成さ れる。 こ のため、 T F Τ 1 7 1 の光 リ ー ク電流 I 0 ff を抑え、 高い 0 N / O F F電流比 を達成す る こ と がで き る。
すなわち、 こ の T F T 1 7 1 は、 図 4 ( b ) に示す よ う な 形状に形成 さ れる ゲー ト 電極 1 3 1 を有す る。 ゲー ト電極 1 3 1 は M o — T a 合金力、 ら な り、 1 4 ミ ク ロ ンのゲー ト 幅 L glのゲー ト 領域 G s を 含む。 尚、 M o — W合金、 M o — T a 合金や、 M o — W合金 と ア ル ミ ニ ウ ム （ A 1 ) と の積層膜等 が M o — T a 合金の他に ゲー ト電極 1 3 1 の材料と し て用 い る こ と がで き る。 図 2 に示す よ う に、 T F T 1 7 1 は さ ら に 積層ゲー ト 絶縁膜 1 3 3、 半導体膜 1 3 5、 ド レ イ ン電極 1 4 1 お よ び ソ ー ス電極 1 5 1 を有す る。 積層 ゲー ト 絶縁膜 1 3 3 は、 ゲー ト電極 1 3 1 上に 3 5 0 0 オ ン グス ト ロ ームの 厚 さ で形成 さ れた酸化珪素膜 （ S i 02 ) お よ び、 こ の酸化 珪素膜 （ S i 02 ) 上 に 5 0 0 オ ン グス ト ロ ームの厚 さ で形 成 さ れた窒化珪素膜 （ S i N x ) で構成 さ れ る。 半導体膜 1 3 5 はゲー ト 絶縁膜 1 3 3 の一部上 に 3 0 0 0 オ ン グス ト 口 — ム の厚で形成さ れた ア モ ル フ ァ ス シ リ コ ン （ a — S i ： H ) 膜で構成さ れる。 ド レ イ ン電極 1 4 1 お よ び ソ ー ス電極 1 5 1 はモ リ ブデン （M o ) と アル ミ ニ ウ ム （ A 1 ) と の積層構 造 を 有 し、 互 い に離間 し て設け ら れる。 ド レ イ ン電極 1 4 1 お よ び ソ ー ス電極 1 5 1 はそれぞれ低抵抗半導体薄膜 1 3 7 を介 し て半導体膜 1 3 5 上 に形成 さ れ、 こ の半導体膜 1 3 5 に電気的に接続さ れる。 各低抵抗半導体薄膜 1 3 7 は 5 0 0 オ ン グス ト ロ ームの厚 さ で形成さ れた n + 型の ア モ ル フ ァ ス シ リ コ ン （ n + a — S i : H ) 膜で構成 さ れ、 ド レ イ ン電極 1 4 1 お よ び ソ ー ス電極 1 5 1 と 半導体膜 1 3 5 と の間に良 好な ォ一 ミ ッ ク コ ン タ ク ト.を 得る ため に用 レヽ ら れる。
尚、 こ の T F T 1 7 1 の チ ャ ネ ル長 L c は、 図 4 ( a ) に 示す よ う に ド レ イ ン電極 1 4 1 と ソ ー ス電極 1 5 1 と の間隔 に よ っ て決定 さ れる も のであ っ て、 こ の実施例で は 4 ミ ク ロ ン に設定 さ れる。 ま た、 T F T 1 7 1 の チ ャ ネ ル幅 W c は 2 3 ミ ク ロ ン に設定 さ れ る。
さ ら に、 こ の実施例で は、 ゲー ト電極 1 3 1 の輪郭線と ド レ イ ン電極 1 4 1 の輪郭線の任意の交点か ら ゲー ト 電極 1 3 1 の輪郭線 と ソ ース電極 1 5 1 の輪郭線 と の交点に至る最短 間隔、 すな わ ち図 4 ( a ) お よ び図 4 ( b ) に おいて点 b — 点 b ' の間隔お よ び点 c 一 点 c ' の間隔カ s、 ゲー ト 電極 1 3 1 の輪郭線の う ち ド レ イ ン電極 1 4 1 と 重な る部分 と ソース 電極 1 5 1 と 重な る部分 と の最短間隔、 すなわち点 a —点 a ' の間隔よ り 大き く 設定 さ れる。
こ の設定 は、 ゲー ト電極 1 3 1 が図 4 ( a ) お よ び図 4 ( b ) に示す よ う に チ ャ ネ ル長 L c よ り も 大 き い ゲー ト 幅 L g 1 の ゲー ト領域 G s と、 ゲー ト 領域 G s か ら ゲー ト 幅 L g l方向 に 6 ミ ク ロ ン の延長長 α 1 だけ延長 さ れ ド レ イ ン電極 1 4 1 と 重複す る ド レ イ ン側延長領域 G D s と、 ゲー ト 領域 G s 力 ら ゲー ト 幅 L g l方向 に 6 ミ ク ロ ン の延長長 α 2 だけ延長さ れ ソ ー ス電極 1 5 1 と 重複す る ソ ー ス側延長領域 G S s と を 有 し、 ソ ー ス側延長領域 G S s お よ び ド レ イ ン側延長領域 G D s がそれぞれ ソ ー ス電極 1 5 1 お よ び ド レ イ ン電極 1 4 1 と の重複部分 に おいて、 その重複部分 よ り も小 さ いゲー ト電極 切 り 欠き部 G D 1 お よ び G S 1 を 有す る こ と に よ っ て得 ら れ る。
こ れ に よ り、 チ ャ ネ ル長 L c を変化さ せず に、 ゲー ト電極 1 3 1 の実効的な ゲー ト 幅 L g2の み が ド レ イ ン側延長領域 G D s お よ び ソ ー ス側延長領域 G S s の延長長 α 1 お よ び α 2 だけ延長 さ れた こ と に な る。
こ の実施例では、 図 3 に示す よ う に ド レ イ ン側延長領域 G D s お よ び ソ ー ス側延長領域 G S s が遮光層 2 1 1 表面で反 射さ れ半導体膜 1 3 5 に向か う 不所望な斜め光を 阻止する。 こ れ に よ り、 こ の実施例の T F T 1 7 1 は ド レ イ ン側延長領 域 G D s お よ びソ ー ス側延長領域 G S s を持た な い従来の T F T に比べ て不所望な斜め光 を 8 0 %多 く 遮断す る こ と がで き た。
ま た、 こ の実施例で は、 ド レ イ ン側延長領域 G D s お よ び ソ ー ス側延長領域 G S s がゲー ト 電極 1 3 1 の一部であ る た め、 ゲー ト 電極 1 3 1 の形成工程で形成 さ れる こ と がで き る。 も し、 領域 G D s お よ び G S s と 同様な遮光機能を 得る た め に T F T 1 7 1 の下方あ る い は上方に絶縁膜 を 介 し て遮光膜 を 形成す る 場合、 こ の遮光膜はゲー ト電極 1 3 1 と は独立 し た形成工程で形成 さ れる た め、 遮光膜の位置が T F T 1 7 1 に 対 し て 一 定 の誤差範囲で ず れ る こ と に な る。 遮光膜のサ イ ズがこ のずれ を 吸収する マ ー ジ ン分だけ大き く 設定 さ れる と、 こ れが表示装置の開 口率を 低下 さ せ る結果 と な る。 し か し、 こ の実施例で は遮光膜の位置ずれ を 考慮す る 必要がな いため 高い表示装置の開 口率を確保す る こ と がで き る。 さ ら に、 こ の実施例で は、 上述の絶縁膜が T F T 1 7 1 の下方あ る い は 上方に絶縁膜を介 し て形成 さ れる場合 と 違っ て不所望な容量 あ る いは電位への影響が無視で き る ため、 表示動作に おいて 何等障害が生 じ な い。
と こ ろ で、 図 2 お よ び図 3 力 ら理解さ れる よ う に、 各延長 領域 G D s お よ び G S s を 含めた実効的な ゲー ト 幅 L g 2を増 大すれば、 よ り 多 く の不所望な斜め光を遮断す る こ と が可能 と な る。 し 力 し、 こ れは表示装置 3 0 1 の開 口率を低下さ せ る原因 と な る ため、 各延長領域 G D s お よ び G S s を含め た 実効的な ゲ一 ト 幅 L g 2の増大は制限さ れる。
本発明者等の実験に よ れば、 実効的な ゲー ト 幅 L g 2が 2 0 ミ ク ロ ン以上、 特に好ま し く は 2 6 ミ ク ロ ン以上であれば、 不所望な斜め光の遮断効果が得 ら れる こ と が判明 し た。 こ の ため、 こ の実施例では、 実効的な ゲー ト 幅 L g2が開 口率を考 慮 し て 2 6 ミ ク ロ ン に設定 さ れて い る。 ま た、 ゲー ト電極 1 3 1 が形成 さ れる ガ ラ ス基板 1 0 0 の表面か ら遮光層 2 1 1 表面ま での 間隔を d ミ ク ロ ン と し た場合、 延長領域 G S s お よ び G D s を 含め た実効的な ゲー ト 幅 L g 2と し て は、 3 d 以 上、 好ま し く は 4 d 以上に形成 し て も よ い。 尚、 遮光層 2 1 1 がア レ イ 基板 2 0 1 側に設け ら れる場合等では、 対向基板 2 0 1 側で光反射が最も大 き い層 を基準にすればよ い。
さ ら に特徴的な こ と は、 ゲ一 卜電極 1 3 1 の ソ ー ス側延長 領域 G S s お よ び ド レ イ ン側延長領域 G D s がそれぞれ ソ ー ス電極 1 5 1 お よ び ド レ イ ン電極 1 4 1 と の重複部分にお い て、 そ の重複部分 よ り も小さ いゲ一 卜電極切 り 欠き部 G D 1 お よ び G S 1 を.有 し て い る こ と であ る。 こ れ に よ り、 各延長 領域 G D s お よ び G S s を 含めた実効的な ゲー ト 幅 L g2が増 大 し て も、 T F T 1 7 1 に必然的に形成 さ れる ゲー ト · ソ ー ス間寄生容量 C gsの増大が防止さ れ、 画素電極 1 8 1 の電位 変動を 小さ く 抑え る こ と がで き る。
図 5 は、 こ のア ク テ ィ ブマ ト リ ク ス型液晶表示装置 3 0 1 を駆動する 信号の波形 を示す。 各走査線 1 1 1 ( Y j ) に は、 ゲー ト パル ス （ V Y j ： j = 1， 2，…， n ) が順次供給さ れ、 ゲー ト パル ス （ V Y j ) の入力 さ れた走査線 1 1 1 ( Y j ) に接 続さ れる T F T 1 7 1 は所定期間 O N さ れる。 ま た、 信号線 1 2 1 ( X i ) に は、 映像信号 （ V X i ： i = 1， 2，…， m) が供 給さ れる'。
こ れ に よ り、 走査線 1 1 1 ( Y j ) と信号線 1 2 1 ( X i ) と に接続さ れた T F T 1 7 1 力 0 N と な り、 映像信号 （ V X i ) がこ の T F T 1 7 1 の O N期間の間に対応す る 画素電極 1 8 1 ( X i , Y j ) に書き込ま れる。 画素電極 1 8 1 ( X i , Y j ) の電位 V ( X i， Y j ) は例え ば 1 フ ィ ー ル ド期 間 （ 1 F ) 保持さ れる。
こ の図力、 ら分力、る よ う に、 T F T 1 7 1 力 s N チ ャ ネルの場 合、 ゲー ト パルス （ V Y j ) の立ち 下力 sり に伴い、 画素電極 - - 電位 V ( X i , Y j ) は負側 に そ れ ぞれ Δ V p だ け電位低下 し て レ、 る。 電位低下 A V p は次式 に示す よ う に、 走査線 1 1 1 ( Y j ) お よ びゲー ト 電極 1 3 1 と 画素電極 1 8 1 お よ び ソ ース電極 1 4 1 と の間の ゲー ト · ソ ー ス 間寄生容量 C gsに よ る と こ ろ が大き レ、。 ( C lc: 液晶容量， C s : 補助容量） A V p = A V X i x C g s / ( C lc+ C s + C gs) し 力、 し な 力 ら、 こ の実施例に よ れば、 ゲ一 卜 電極 1 3 1 と ソ ース電極 1 5 1 と の間の ゲー ト · ソ ー ス 間寄生容量 C g sが 従来に比べて実質的に変化 し な いた め、 電位低下 △ V p に伴 ぅ フ リ ツ 力 が発生する こ と がな い。
以上の よ う に、 こ の実施例のァ ク テ ィ ブマ ト リ ク ス型液晶 表示装置 3 0 1 に よれば、 丁 ？ 丁 1 7 1 の チ ャ ネル長 し （： を 変え る こ と な く 斜め光の入射阻止層 と し て機能す る ゲー ト 電 極 1 3 1 の実効的なゲー ト 幅 L g2を 大き く し た こ と に よ り、 従来と 同様 に高い O N電流 I onを 維持 し つつ、 光 リ ー ク電流 I off を 大き く 低減 さ せる こ： と がで き、 高い 0 N 〇 F F電流 比 を達成す る こ と がで き た。 こ の実施例に よ れば、 ゲー ト 電 極 1 3 1 の ソ ー ス側延長領域 G S s お よ び ド レ イ ン側延長領 域 G D s を 持たず同様の チ ャ ネ ル長 L c と チ ャ ネ ル幅 \V c を 持つ従来の T F T と比較 し て、 丁 ？ 丁 1 7 1 の 〇 1^ 〇 ？ ？ 電流比 を略 2 倍増大 さ せる こ と せで き た。
ま た、 こ の実施例に よ れば、 ゲー ト電極 1 3 1 の実効的な ゲー ト 幅 L g2を 大 き く し た に も 力、力、わ ら ず、 T F T 1 3 1 の ゲー ト · ソ ー ス間寄生容量 C gsが小さ く 抑え ら れて い る た め、 画素電極 1 8 1 の電位低下 △ V p が増大 さ れる こ と も な い。
訂正された用紙 (規則 91〉 さ ら に、 実効的な ゲー ト 幅 L g2を 大き く し た こ と で、 走査 線 1 1 1 ( Y j ) お よ びゲー ト電極 1 3 1 の時定数が従来 よ り も小さ く す る こ と がで き た。 長い配線長 を 持っ た大型の ァ ク テ ィ ブマ ト リ ク ス型液晶表示装置では、 こ れがゲー ト パル ス （ V Y j ) の遅延に よ る 実効的な ゲー ト パ ル ス幅の減少 を 解消 し、 映像信号 （ V X i ) の書き込み を よ り 長い時間行な う こ と を 可能 に す る。
と こ ろ で、 こ の実施例の ア ク テ ィ ブマ ト リ ク ス型液晶表示 装置 3 0 1 で は、 T F T 1 7 1 の チ ャ ネ ル と 走査線 1 1 1 ( Y j ) と を 平行に設定す る ため ゲー ト電極 1 3 1 が全て走査 線 1 1 1 ( Y j ) の幹部か ら延出 し た部分で構成 さ れた。 し 力 し、 こ の T F T 1 7 1 の構成は T F T 1 7 1 の チ ャ ネ ル と 走査線 1 1 1 ( Y j ) と を 直角 に設定す る場合に お いて図 6 に示す よ う に変更で き る。 こ の場合、 こ の ゲー ト電極 1 3 1 の ゲー ト 領域 G s は走査線 1 1 1 ( Y j ) の幹部で構成さ れ、 ソ ー ス側延長領域 G S s お よ び ド レ イ ン側延長領域 G D s は 走査線 1 1 1 ( Y j ) の幹部か ら延出 し た部分で構成さ れる。 図 6 で は、 上述の実施例 と 同様な部分が同一符号で表 さ れる。
図 6 に示す構造は、 例え ば 2 5 0 X 9 0 m 2の画素ピ ッ チ で対比 し た場合、 上述の実施例の構造よ り も液晶表示装置 3 0 1 の開 口 率を 5 ポイ ン ト 向上さ せ る こ と がで き る。 こ の明 細書で は、 " ポイ ン ト " が開 口率 （ ％ ) の差 と し て使用 さ れ る。
ま た、 上述の実施例で は、 各画素電極 1 8 1 が単一の T F T 1 7 1 に接続さ れた力 例え ば図 7 に示す よ う に電気的に 並列に形成 さ れた 2 つの T F T 1 7 1 a お よ び 1 7 1 b に接 続 さ れて も よ い。 図 7 に示す構造は、 例え ば ソ ース電極 1 5
1 a お よ び 1 5 1 b と ド レ イ ン電極 1 4 1 のパ タ ー ンが走査 線 1 1 1 に沿っ た方向 にずれて形成 さ れて た と き に T F T 1
7 1 a お よ び 1 7 1 b 間で生 じ る チ ャ ネル長 L c の差 を相殺 す る こ と がで き る。 従っ て、 製造条件のば ら つ き を補償で き る。
次に、 本発明の第 2 実施例に係る ア ク テ ィ ブマ ト リ ク ス型 液晶表示装置 6 0 1 を 図面 を参照 し て説明す る。
図 8 ( a ) は こ のア ク テ ィ ブマ ト リ ク ス型液晶表示装置 6 0 1 の一部 に関す る概略的平面構造を示 し、 図 8 ( b ) は図 8 ( a ) の A — A ' 線に沿っ て概略的断面構造を 示す。 図 9
( a ) は図 8 ( a ) お よ び図 8 ( b ) に示す T F T 4 7 1 の 平面構造を 示 し、 図 9 ( b ) は図 9 ( a ) の A — A ' 線に沿 つ て T F T 4 7 1 の断面構造を示 し、 図 9 ( c ) は図 9 ( a ) の B — B ' 線に沿っ て T F T 4 7 1 の断面構造を示 し、 図 9
( d ) は図 9 ( a ) — 図 9 ( c ) に示すゲ一 ト 電極 4 3 1 の 詳細な平面構造を 示 し、 図 9 ( e ) は図 9 ( a ) — 図 9 ( c ) に示すチ ャ ネ ル保護膜 4 3 9 の詳細な平面構造を示す。
図 8 ( a ) お よ び図 8 ( b ) に示す液晶表示装置 6 0 1 は、 複数の画素電極 4 8 1 のマ ト リ ク ス ア レ イ お よ びこ れ ら画素 電極 4 8 1 にそれぞれ接続 さ れた複数の T F T 4 7 1 がガ ラ ス基板 4 0 0 上に設け ら れた ア レ イ 基板 4 0 1 と、 I T 〇 （ Indium Tin Oxide) 力、 ら な る対向電極 5 3 1 がガ ラ ス基板 5 0 0 上に設 け られた対向基板 5 0 1 と、 ネマ チ ッ ク 液晶組成 物から成る 液晶暦 6 1 1 と を備え る。 ア レ イ 基板 4 0 1 お よ び対向基板 5 0 1 は こ れ ら の表面上にそれぞれ形成 さ れる配 向膜 6 2 1， 6 3 1 を 内側 に して 5 ミ ク ロ ン の間隔で向かい 合わ さ れ、 液晶層 6 1 1 がこ れ ら ア レ イ 基板 4 0 1 お よ び対 向基板 5 0 1 間に保持 さ れる。
ア レ イ 基板 4 0 1 は、 画素電極 4 8 1 の行お よ び列に沿つ て ガ ラ ス基板 4 0 0 上 に形成 さ れる n本の走査線 4 1 1 ( Y j： j = 1， 2，…， n) お よ び m本の信号線 4 2 1 ( X i： i = 1， 2， ··· m) を備え る。 T F T 4 7 1 は走査線 4 1 1 お よ び信号線 4 2
1 の各交点近傍に配置さ れ、 1 2 ミ ク ロ ンの チ ャ ネル長 L c お よ び 2 3 ミ ク ロ ンの チ ャ ネル幅 W c を 有す る。 ゲー ト電極
4 3 1 は走査線 4 1 1 と 一体に形成 さ れ、 ド レ イ ン電極 4 4
1 は信号線 4 2 1 と 一体に形成さ れ、 ソ ース電極 4 5 1 は画 素電極 4 8 1 に コ ン タ ク ト し て形成 さ れる。
こ の T F T 4 7 1 に つ い て詳述す る と、 ゲー ト電極 4 3 1 は M o — T a 合金力、 ら な り、 図 9 ( d ) に示す よ う に チ ヤ ネ ル長 L c よ リ も大き い 1 4 ミ ク ロ ンのゲー ト 幅 L glのゲー ト 領域 G s と、 ゲ一 卜 領域 G s か ら ゲー ト 幅 L g 1と 略平行な方 向 に 6 ミ ク ロ ン の延長長 α 1 だけ延長 さ れ ド レ イ ン電極 4 4
1 と 重複す る ド レ イ ン側延長領域 G D s と、 ゲー ト 領域 G s か ら ゲー ト 幅 L glと 略平行な方向 に 6 ミ ク ロ ン の延長長 α 2 だ け延長さ れ ソ ー ス電極 4 5 1 と 重複す る ソ ース側延長領域 G S s と を 有する。
T F T 4 7 1 は、 さ ら に積層 ゲー ト絶縁膜 4 3 3、 半導体 膜 4 3 5、 チ ャ ネ ル保護膜 4 3 9、 ド レ イ ン電極 4 4 1 お よ び ソ ース電極 4 5 1 を 有す る。 積層 ゲー ト 絶縁膜 4 3 3 は図 9 ( b ) お よ び図 9 ( c ) に示す ゲー ト 電極 4 3 1 上に 3 5 0 0 オ ン グス ト ロ ームの厚 さ で形成 さ れる酸化珪素膜 （ S i 〇 2 ) と、 こ の酸化珪素膜 （ S i 02 ) 上 に 5 0 0 オ ン グス ト ロ ームの厚 さ で形成 さ れる窒化珪素膜 （ S i N x ) と で構 成 さ れる。 半導体膜 4 3 5 はゲー ト 絶縁膜 4 3 3 上に 3 0 0 オ ン グス ト ロ ー ム の厚 さ で 形成 さ れ る ア モ ル フ ァ ス シ リ コ ン ( a - S i ： H ) 膜で構成 さ れる。 チ ャ ネル保護膜 4 3 9 は こ の半導体膜 4 3 5 上に 2 0 0 0 オ ン グス ト ロ ームの厚さ で 形成さ れる 窒化珪素膜 （ S i N χ ) で構成 さ れ、 T F T 4 7 1 の チ ャ ネ ル長 L c を決定す る。 ド レ イ ン電極 4 4 1 お よ び ソ ース電極 4 5 1 はモ リ ブデン （ M o ) と ア ル ミ ニ ウ ム （ A 1 ) と の積層構造を 有 し、 互いに離間 し て設け ら れる。 ド レ イ ン電極 4 4 1 お よ び ソ ー ス電極 4 5 1 は、 それぞれ低抵抗 半導体薄膜 4 3 7 を介 し て チ ャ ネ ル保護膜 4 3 9 お よ び半導 体膜 4 3 5 上に形成さ れ、 半導体膜 4 3 5 に電気的に接続さ れる。 各低抵抗半導体薄膜 4 3 7 は 5 0 0 オ ン グス ト ローム の厚 さ で形成 さ れる n + 型の ア モ ル フ ァ ス シ リ コ ン （ n + a - S i : H ) 膜で構成さ れ、 ド レ イ ン電極 4 4 1 お よ びソ ー ス電極 4 5 1 と 半導体膜 4 3 5 と の間に良好な ォー ミ ッ ク コ ン タ ク ト を 得る た め に用 い ら れる。
ま た、 こ の ア レ イ 基板 4 0 1 は、 図示 し な いが走査線 4 1 1 と 同一材料から な り る補助容量線 を備え る。 こ の補助容量 線は酸化珪素膜 （ S i 02 ) お よ び窒化珪素膜 （ S i x ) を 積層 し て得 ら れた積層 ゲー 卜絶縁膜 4 3 3 を介 し て画素電 極 4 8 1 上 に形成さ れ、 補助容量 C s が補助容量線お よ び画 素電極 4 8 1 間に構成 さ れる。
対向基板 5 0 1 は、 図 8 ( b ) に示す ガ ラ ス基板 5 0 0 上 に形成 さ れ た格子状の遮光層 5 1 1 を備え る。 対向電極 5 3 1 は絶縁膜 5 2 1 を介 し て遮光層 5 1 1 上に形成さ れる。 遮 光層 5 1 1 は ク ロ ム （ C r ) 力 ら成 り、 ア レ イ 基板 4 0 1 側 に設け ら れ た複数の画素電極 4 8 1 の周囲、 すなわ ち T F T 4 7 1、 信号線 1 2 1、 お よ び走査線 4 1 1 の形成領域か ら の漏光 を遮光する。
ア ク テ ィ ブマ ト リ ク ス型液晶表示装置 6 0 1 は さ ら に液晶 層 6 1 1 と は反対側に お いて基板 4 0 0 お よ び 5 0 0 の表面 上に被着 さ れる偏光板 6 5 1 お よ び 6 4 1 を 有する。 こ れ ら 偏光板 6 5 1 お よ び 6 4 1 の向き は偏光軸が互い に直交す る よ う に設定 さ れる。
T F T 4 7 1 の ゲー ト 電極 4 3 1 で は、 図 9 ( a ) お よ び 図 9 ( d ) に示す よ う に、 ゲー ト 領域 G s がチ ャ ネル長 L c よ り も 大き レヽゲー ト幅 L g 1を 有 し、 ド レ イ ン側延長領域 G D s がゲー ト 領域 G s か ら ゲー ト 幅 L glと 略平行な方向 に 6 ミ ク ロ ンの延長長 α 1 だ け延長 し て設け ら れ ド レ イ ン電極 4 4 1 と 重複 し、 ソ ース側延長領域 G S s がゲー ト 領域 G s か ら ゲー ト 幅 L glと 略平行な方向 に 6 ミ ク ロ ン の延長長 α 2 だ け 延長 し て設 け ら れ ソース電極 4 5 1 と 重複す る。
チ ャ ネ ル保護膜 4 3 9 は、 図 9 ( a ) お よ び図 9 ( e ) に 示す よ う に、 半導体膜 4 3 5 に積層 さ れる領域にお いて ゲ一 ト 電極 4 3 1 の輪郭線 よ り も小さ く 形成 さ れる。 さ ら に チ ヤ ネル保護膜 4 3 9 の輪郭線 と ド レ イ ン電極 4 4 1 の輪郭線の 任意の交点か ら チ ャ ネ ル保護膜 4 3 9 の輪郭線 と ソ ー ス電極 4 5 1 の輪郭線と の交点に至る最短間隔、 す なわち点 b — 点 b ' の間隔お よ び点 c 一 点 c ' の間隔力 チ ャ ネ ル保護膜 4
3 9 の輪郭線の う ち ド レ イ ン電極 4 5 1 と 重な る部分 と ソ ー ス電極 4 4 1 と 重な る部分 と の最短間隔、 す なわち 点 a —点 a ' の間隔 よ り 大 き く 設定 さ れる。
こ の設定 は、 チ ャ ネ ル保護膜 4 3 9 が T F T 4 7 1 の チ ヤ ネル長 L c を 決定する チ ャ ネル長決定領域 I s と、 少な く と も チ ャ ネル長決定領域 I s か ら チ ャ ネル長 と 略平行な方向 に 延長長 1 だ け延長さ れ ド レ イ ン電極 4 4 1 と 重複す る ド レ イ ン側延長領域 I D s と、 チ ャ ネ ル長決定領域 I s か ら チ ヤ ネル長 と 略平行な方向 に延長長 3 2 だけ延長 さ れ ソ ース電極
4 5 1 の一部 と 重複す る ソ ース側延長領域 と を 有 し、 さ ら に 延長領域 I D s お よ び I S s 力 ド レ イ ン電極 4 4 1 お よ び ソ ー ス電極 4 5 1 よ り も小 さ い チ ャ ネ ル保護膜切 り 欠き部 I D 1 お よ び I S 1 を それぞれ有する こ と に よ っ て得 ら れる。 こ れに よ り、 チ ャ ネル長 L c を 変ィヒさ せず に、 ゲー ト電極 4 3 1 の実効的な ゲー ト 幅 L g2のみが延長領域 G D s お よ び G S s の延長長 α 1 お よ び α 2 だけ延長さ れ、 第 1 実施例 と 同様に 2 6 ミ ク ロ ン に設定 さ れる。
第 2 実施例の T F Τ 4 7 1 で は、 ソ 一 ズ電極 4 5 1、 ド レ イ ン電極 4 4 1、 ゲー ト 電極 4 3 1 の ド レ イ ン側延長領域 G D s お よ び ソ ー ス側延長領域 G S s がバ ッ ク ラ イ 卜 あ る い は 外光等の照明の下で入射 し 半導体膜 4 3 5 に 向 う 斜め光を 阻 止す る ため、 第 1.実施例 と 同様に ド レ イ ン側延長領域 G D s お よ び ソ ー ス側延長領域 G S s を持たな い従来の T F T に比 ベて不所望な斜め光 を 8 0 %多 く 遮断す る こ と がで き た。
ま た、 チ ャ ネ ル保護膜 4 3 9 は、 半導体膜 4 3 5 と 積層 さ れる領域に お いて はゲー ト 電極 4 3 1 の輪郭線 よ り も小さ く 形成 さ れて い る ため、 光 リ ー ク電流 I offが半導体膜 4 3 5 へ の光照射 に伴 う フ ォ ト キ ャ リ ア の励起に よ り 増大 し な レ、。
本発明者等は、 誠意研究の結果 と し て得 ら れた次の理由か ら光 リ ー ク 電流 I off を従来に比べて非常に低 く 抑え優れた 〇 N Z O F F電流比 を達成で き る T F T 4 7 1 を 開発 し た。
こ こ で、 光 リ ー ク電流 I of ί力 T F Τ に お い て発生す る原因 を説明する。 図 1 0 ( a ) は一般的な T F T 4 7 1 ' の概略 的平面構造 を 示 し、 図 1 0 ( b ) は図 1 0 ( a ) に示す A— A ' 線に沿 っ た T F T 4 7 1 ' の概略的断面構造を 示す。 図 1 0 ( a ) で は、 チ ャ ネル領域が/線で示 さ れ、 サイ ドチ ヤ ネル領域が \線で示さ れる。 T F T 4 7 1 ' に おいて、 光 リ ー ク電流 I offはチ ャ ネ ル領域に存在す る チ ャ ネ ル長 L c に等 し い長 さ の経路 P c よ り も む し ろ サイ ド チ ャ ネル領域に存在 す る サ イ ド チ ャ ネル長 L s c に等 し い長 さ の経路 P scを流れ る。
すなわち、 サイ ドチ ャ ネ ル領域へ入射す る 光の光量は、 ゲ — 卜電極 4 3 1 ' 、 ソ ー ス電極 4 5 1 ' あ る い は ド レ イ ン電 極 4 4 1 ' に よ り 遮光 さ れ る チ ャ ネル領域に 入射す る光の光 量よ り も多 く、 こ れがチ ャ ネル領域 よ り も 大 き な光 リ ー ク電 流 I 0 f f を サイ ド チ ャ ネル領域に流す原因 と な る。 ま た、 こ の サ イ ド チ ャ ネ ル領域で は、 ソ ー ス 電極 4 5 1 ' お よ び ド レ イ ン電極 4 4 1 ' の形状に も依存す る 力、 一般に チ ャ ネル領域 よ り も強い電界強度が生 じ る。 こ れは光 リ ー ク 電流 I offの増大 を 助長す る。
さ ら に、 T F T 4 7 1 ' は、 ソ ース電極 4 5 1 ' お よ び ド レ イ ン電極 4 4 1 ' が半導体膜 4 3 5 ' お よ びチ ャ ネ ル保護 膜 4 3 9 ' 上 に形成さ れる構造を 有す る。 図 1 0 ( b ) に示 す よ う に、 ソ ー ス電極 4 5 1 ' お よ び ド レ イ ン電極 4 4 1 ' はチ ャ ネル長 L c 方向 に沿っ て所定の重複長 0 d お よ び〇 s だけそれぞれチ ャ ネル領域に重複す る ため、 た と え チ ャ ネル 領域でキ ャ リ アが発生 し て も、 ソ ー ス電極 4 5 1 ' お よ び ド レ イ ン電極 4 4 1 ' で遮光 さ れる領域でキ ャ リ アのほ と ん ど が消滅 し、 光 リ ー ク電流 I 0 f fと し て流れな い。 こ れ に対 し、 サ イ ド チ ャ ネ ル領域は ソ ー ス電極 4 5 1 ' お よ び ド レ イ ン電 極 4 4 1 ' に重複 し な いた め、 こ こ で発生す る キ ャ リ ア は光 リ ー ク電流 I off と して流れる。
上述 し た T F T 4 7 1 ' に おいて、 光 リ ー ク電流 I offは チ ャ ネル領域 よ リ も サイ ド チ ャ ネル領域の影響 を受け易 い。
こ れに対 し て こ の実施例の T F T 4 7 1 で は、 光 リ 一 ク電 流 I offの経路 P scの長 さ （すなわ ち 図 9 ( b ) に示すサイ ド チ ャ ネル領域のサイ ド チ ャ ネル長 L s c ) が光 リ ー ク 電流 I 0 f fの経路 P c の長 さ （す なわち 図 9 ( c ) に示す チ ャ ネ ル領域 の チ ャ ネ ル長 L c ) よ り も チ ャ ネ ル保護膜 4 3 9 の延長長 /3 1 と 延長長 2 と の和だ け長 く 構成 さ れ、 こ れ に よ り 光 リ 一 ク 電流 I off を全体 と し て低減さ せ る。 さ ら に T F T 4 7 1 は、 ソ ース電極 4 5 1 お よ び ド レ イ ン 電極 4 4 1 が半導体膜 4 3 5 お よ びチ ャ ネ ル保護膜 4 3 9 上 'に形成 さ れ る構造を有す る。 図 9 ( c ) に示す よ う に、 ソ 一 ス電極 4 5 1 お よ び ド レ イ ン電極 4 4 1 はチ ャ ネ ル長 L c 方 向 に沿っ て 3 ミ ク ロ ンの重複長 0 d お よ び〇 s だけそれぞれ チ ャ ネル領域に重複す る。 こ のため、 た と え チ ャ ネル領域で キ ヤ リ ァが発生 し ても、 光 リ ー ク電流 I ofiと し て流れる こ と が防止さ れる。 尚、 チ ャ ネ ル領域内の経路 P c を流れる光 リ — ク電流 I offを 完全に阻止す る に は、 キ ヤ リ ア の移動度等 を 考慮 し て重複長 O d お よ び 0 s の いずれか一方を 3 ミ ク ロ ン 以上に設定 し な く て はな ら な レ、。 し 力 し、 こ の値力 s 3 ミ ク ロ ン未満であ っ ても 1 ミ ク ロ ン以上であれば、 光 リ ー ク電流 I off を低減す る効果が得 ら れる。
第 2 実施例の T F T 4 7 1 に よ れば、 不所望な斜め光が半 導体膜 4 3 5 に入射す る こ と を効果的に阻止する と 共に入射 光に よ り 励起 さ れる キ ヤ リ ア の を難 し く す る特有の構造に よ リ 根本的に光 リ ー ク電流 I offを低減さ せる こ と がで き る。 上述の T F T 4 7 1 を ア ク テ ィ ブマ ト リ ク ス型液晶表示装置 6 0 1 にお いて用 いた場合、 チ ャ ネル長 L c お よ びチ ャ ネル 幅 W c につ レヽ て こ の T F T 4 7 1 と 同様な従来の T F T を 用 いた場合 と 比較 し て O N Z〇 F F電流比 を 3 3 0 %増大さ せ る こ と がで き た。 こ れに よ り、 こ の実施例の ア ク テ ィ ブマ ト リ ク ス型液晶表示装置 6 0 1 では、 表示画面全体にわ たっ て 均一な表示画像が得 ら れた。
と こ ろ で、 こ の実施例の T F T 4 7 1 は、 ゲー ト 電極 4 3 1 の ド レ イ ン側延長領域 G D s お よ びソ ー ス側延長領域 G S s が図 1 1 に示す よ う に切 り 欠き部 G D 1 お よ び G S 1 を そ れぞれ持つ よ う に構成 さ れて も よ い。 こ の構成は、 T F T 4 7 1 の ゲー ト ' ソ ース 間寄生容量 C g sを低減す る こ と にな る。 こ の た め、 T F T 4 7 1 が 0 N状態から 0 F F状態に切 リ 替 わ た直後に 発生す る画素電極 4 8 1 の電位低下 を 防止する こ と を 可能に す る。 ま た、 ゲー ト電極 4 3 1 お よ び走査線 4 2 1 の時定数も低下 さ せる こ と がで き る。 こ れは、 特に長い配 線長を持っ た大型の液晶表示装置に おいて有効であ る。
ま た、 ゲー ト電極 4 3 1 を マ ス グと し た裏面露光に ょ リ チ ャ ネル保護膜 4 3 9 を ノ タ ー ニ ン グすれば、 図 1 1 に示す よ う に ゲー ト 電極 4 3 1 の輪郭線と チ ャ ネ ル保護膜の輪郭線 と が略等 し い位置に設定す る こ と がで き る。 こ れは、 T F T 4 7 1 の ゲー ト · ソ ー ス 間寄生容量 C g s、 ゲー ト · ド レ イ ン間 寄生容量 C g dの低減を 一層助け、 ま た大型の ガ ラ ス基板か ら 複数の ア レ イ 基板を形成す る際に、 各ア レ イ 基板毎に行われ る露光処理で発生す る マ ス ク ずれ （シ ョ ッ ト む ら ） も解消 さ れる。
さ ら に こ の実施例で は、 チ ャ ネ ル保護膜 4 3 9 が低抵抗半 導体薄膜 4 3 7 と 半導体膜 4 3 5 と 間 に配置さ れ、 低抵抗半 導体薄膜 4 3 7 と は異な る材料で構成さ れる。 こ の た め、 ェ ツ チン グ処理が低抵抗半導体薄膜 4 3 7 を パ タ ーニ ン グす る た め に行な う 際 に、 チ ャ ネ ル保護膜 4 3 9 と 低抵抗半導体薄 膜 4 3 7 と のエ ッ チ ン グ レ ー 卜 の差 を 利用 し て半導体膜 4 3 5 が部分的 に除去 さ れる前 に こ のエ ッ チ ン グ処理を終了 さ せ る こ と がで き る。 従っ て、 エ ッ チ ン グに よ る 除去量を考慮 し て半導体膜 4 3 5 を厚 く 形成する必要がな く、 半導体膜 4 3 5 の厚さ は； 3 0 0 オ ン グス ト ロ 一ム と い う 非常に薄い値に設 定 さ れる。 こ う し て半導体膜 4 3 5 が薄膜化 さ れた ため、 光 リ ー ク 電流 I off を 一層低減す る こ と がで き た。 尚、 半導体膜 4 3 5 の厚 さ を薄 く すればす る ほ ど光 リ ー ク 電流 I off を低減 す る こ と がで き る。 し カゝ し、 充分な オ ン電流 I onを確保す る と 共に膜厚や膜特性の ばら つ き を抑え る こ と を 考慮す る と、 半導体膜 4 3 5 の厚さ は 1 0 0 オ ン グス ト ロ ー ム か ら 5 0 0 オ ン グス ト ロ ーム ま での範囲にあ る こ と が必要であ り、 1 0 0 オ ン グス ト ロ 一ムカ、 ら 3 0 0 オ ン グス ト ロ ームの範囲に あ る こ と 力 sよ り 好 ま し い。
次に、 本発明の第 3 実施例に係る ァ ク テ ィ ブマ ト リ ク ス型 液晶表示装置 1 1 0 1 を 図 1 2 お よ び図 1 3 を 參照 し て説明 す る。
こ の液晶表示装置 1 1 0 1 は基本的な構造 に お いて上述 し た各実施例 と 同様であ る ため、 重複す る説明の多 く を省略す る。 液晶表示装置 1 1 0 1 は複数の画素電極 9 8 1 のマ ト リ ク スお よ び こ れ ら画素電極 9 8 1 にそれぞれ接続さ れた複数 の T F T 9 7 1 がガ ラ ス基板 9 0 0 上に設け ら れた ア レ イ 基 板 9 0 1 を 備え る。 ア レ イ 基板 9 0 1 はガ ラ ス基板 9 0 0 上 に おいて複数の画素電極 9 8 1 の行お よ び列 に沿っ て形成さ れる走査線 9 1 1 と 信号線 9 2 1 を備え る。 T F 丁 9 7 1 は 走査線 9 1 1 お よ び信号線 9 2 1 の各交点近傍 に配置さ れる。 こ の T F T 9 7 1 に お い て、 ゲー ト 電極は走査線 9 1 1 の幹 部で構成 さ れ、 ド レ イ ン電極 9 4 1 は信号線 9 2 1 と 一体に 形成 さ れ、 ソ ース電極 9 5 1 は画素電極に コ ン タ ク 卜 し て形 成 さ れる。
図示 し な い力 液晶表示装置 1 1 0 1 は さ ら に I T O ( In dium Tin Oxide) か ら な る 対向電極がガ ラ ス基板上に設け ら れた対向基板 と、 ネマ チ ッ ク液晶組成物か ら 成る液晶層 と を 備え る。 ア レ イ 基板 9 0 1 お よ び対向基板は こ れ ら の表面上 にそれぞれ形成さ れる配向膜お よ びを 内側に し て 向かい合わ さ れ、 液晶層がこ れ ら ア レ イ 基板 4 0 1 お よ び対向基板間 に 保持さ れる。 対向基板は、 ガ ラ ス基板上に形成さ れた格子状 の遮光層 1 0 1 1 を備え る。 対向電極は絶縁膜を介 し て遮光 層 1 0 1 1 上 に形成さ れる。 遮光層 1 0 1 1 は ク ロ ム （ C r ) か ら成 り、 ア レ イ 基板 9 0 1 側に設け ら れた複数の画素電極 9 8 1 の周 囲、 すなわ ち T F T 9 7 1、 信号線 9 2 1、 お よ び走査線 9 1 1 の形成領域か ら の漏光 を遮光す る。
ア ク テ ィ ブマ ト リ ク ス型液晶表示装置 1 1 0 1 は さ ら に液 晶層 と は反対側に おいて各ガ ラ ス基板の表面上に被着 さ れる 偏光板を 有す る。
各走査線 9 1 1 は、 モ リ ブデン （ M o ) と ア ル ミ ニ ウ ム （ A 1 ) と の積層構造か ら な り、 図 1 2 お よ び図 1 3 ( a ) に 示す よ う に、 ゲー ト電極と し て作用す る ゲー ト 領域 G s は 1 4 ミ ク ロ ン のゲー ト 幅 L glで形成 さ れて い る。 各走査線 9 1 1 は、 ゲー ト 領域 G s か ら チ ャ ネ ル長 L c 方向 に沿っ て ド レ イ ン電極 9 4 1 側 に 6 ミ ク ロ ン の延長長 α 1 だ け延長 さ れ ド レ イ ン電極 9 4 1 と 重複す る ド レ イ ン側延長領域 G D s を 備 え て い る。 こ の ド レ イ ン側延長領域 G D s は ド レ イ ン電極 9 4 1 と の重複領域にお いて、 ド レ イ ン電極 9 4 1 よ り も小さ い ゲー ト電極切 り 欠き部 G D 1 を備えて いる。
こ こ で、 T F T 9 7 1 の ゲー ト電極と し て機能す る領域近 傍の走査線幅 L g2が 2 0 ミ ク ロ ン と な る よ う に ド レ イ ン側延 長領域 G D s の延長長 α 1 を 6 ミ ク ロ ン と し た のは、 上述 し た実施例と 同様に、 ゲー ト 電極と し て機能す る領域近傍の走 查線幅 L g2が 2 0 ミ ク ロ ン以上であれば、 不所望な斜め光 を 遮断す る こ と がで き、 ま た 開 口率 を 高 く 設定で き る ためであ る。
勿論、 こ の実施例に お いても、 上記 し た実施例と 同様に ゲ ― ト 電極と し て機能す る領域近傍の走査線幅 L g2が 2 6 ミ ク ロ ン に設定 し ても よ い し、 ま た不所望な斜め光の遮断を 一層 考慮す る の であれば、 こ の実施例の ァ ク テ ィ ブマ ト リ ク ス型 液晶表示装置 9 0 1 の対向基板側表面で光反射が主に遮光層 1 0 1 1 表面に よ る も のであ こ と 力、 ら、 遮光層 1 0 1 1 表面 か ら走査線 9 1 1 が形成 さ れる ガ ラ ス基板 9 0 0 表面 ま での 間隔を d ミ ク ロ ン と すれば、 3 d ミ ク ロ ン以上、 さ ら に好ま し く は 4 d ミ ク ロ ン以上 と し ても よ い。 尚、 遮光層 1 0 1 1 がア レ イ 基板 9 0 1 側に設け られる場合に は、 対向基板側で 光反射が最も 大き い層 を 基準にすればよ い。
ゲー ト絶縁膜 9 3 3 (図 1 4参照） は こ の よ う な ゲー ト 領 域 G s お よ び ソ ー ス側延長領域 G D s 上 に 3 5 0 0 オ ン グス ト ロ ー ム の厚 さ で形成 さ れる酸化珪素膜 （ S i 02 ) お よ び こ の酸化珪素膜 （ S i 02 ) 上 に 5 0 0 オ ン グス ト ロ ー ム の 厚 さ で形成 さ れる窒化珪素膜 （ S i N x ) で構成さ れる。 半 導体膜 9 3 5 はゲー ト 絶縁膜 9 3 3 上 に 3 0 0 オ ン グス ト 口 ームの厚さ で形成 さ れる ア モ ル フ ァ ス シ リ コ ン （ a — S i ： H ) 膜で構成 さ れる。 チ ャ ネ ル保護膜 9 3 9 は こ の半導体膜 9 3 5 上に 2 0 0 0 オ ン グス ト ロ ームの厚 さ で形成 さ れる窒 ィ匕珪素 （ S i N x ) 膜で構成 さ れる。
チ ャ ネ ル保護膜 9 3 9 は T F T 9 7 1 の チ ャ ネ ル長 L c を 決定す る も のであ っ て、 図 1 2 お よ び図 1 3 ( b ) に示す よ う に、 チ ャ ネル長 L c カ 1 2 ミ ク ロ ン と な る よ う に半導体膜 9 3 5 )上に配置さ れ、 半導体膜 9 3 5 に積層 さ れる 領域に お いて はゲー ト 領域 G s の輪郭線に沿っ た形状 と さ れる。
すなわち、 こ の チ ャ ネ ル保護膜 9 3 9 は、 T F T 9 7 1 の チ ャ ネ ル長 L c を決定す る チ ャ ネ ル長決定領域 I s と、 チ ヤ ネル長決定領域 I s か ら チ ャ ネル長 L c と 略平行な方向に延 長長 （ /? 1 ： 1 は α 1 と 実質的に等 し い。 ） だけ延長さ れ ド レ イ ン電極 9 4 1 の一部 と 重複す る ド レ イ ン側延長領域 I D s と を有 し、 さ ら に ド レ イ ン側延長領域 I D s は ド レ イ ン 電極 9 4 1 と の重複領域に お い て ド レ イ ン電極 9 4 1 よ り も 小 さ い切 り 欠き部 I D 1 を 有する。
半導体膜 9 3 5 に電気的に接続さ れる信号線 9 2 1 と 一体 の ド レ イ ン電極 9 4 1 お よ び画素電極 9 8 1 に電気的に接続 さ れる ソ ー ス電極 9 5 1 と は互い に離間 し て配置さ れて い る。 半導体膜 9 3 5 と ド レ イ ン電極 9 4 1 お よ び ソ ー ス電極 9 5 1 と の間に は、 低抵抗半導体薄膜 9 3 7 (図 1 4参照） がそ れぞれ良好な ォ一 ミ ッ ク コ ン タ ク ト を得る た め に設け ら れる。 こ れ ら低抵抗半導体薄 9 3 7 は 5 0 0 オ ン グス ト ロ ーム の 厚 さ で形成 さ れる n + 型ァ モリレ フ ァ ス シ リ コ ン （ n + a - S i ： H ) 膜で構成 さ れる。
上述 し た よ う に、 こ の実施例の T F T 9 7 1 で は、 実効的 な ゲー 卜幅 L g2がゲー ト 領域 G s の ゲ一 ト 幅 L glと 延長長 ct 1 の和 に等 し いため、 ド レ イ ン側延長領域 I ' D s を持たな い T F T に比べて、 T F T 9 7 1 に入射す る不所望な斜め光を 6 0 %多 く 減少 さ せる こ と がで き た。
ま た、 チ ャ ネル保護膜 9 3 9 の特有の、構成 に よ り、 T F T 9 7 1 のサ イ ドチ ャ ネル長 L sc力 T F T 9 7 1 のチ ャ ネル長 L c よ り も チ ャ ネ ル保護膜 9 3 9 の ド レ イ ン側延長領域 I D s の延長長 /3 1 だけ長 く 形成さ れる。 こ の た め、 光 リ ー ク電 流 I off に大 き く 影響す るサイ ドチ ャ ネル領域での経路 P scを 長 く 設定す る こ と がで き る。 さ ら に、 ソ ー ス電極 9 5 1 お よ び ド レ イ ン電極 9 4 1 がチ ャ ネル保護膜 9 3 9 上にそれぞれ 3 mの重複長で配置さ れる ため、 仮に チ ャ ネル領域にて キ ャ リ アが発生 して も光 リ ー ク電流 I 0 ff と な ら な い。
以上の理由か ら、 こ の実施例の ァ ク テ ィ ブマ ト リ ク ス型液 晶表示装置 9 0 1 で は、 走査線 9 1 1 が ド レ イ ン側延長領域 G D s お よ び切 り 欠き部 G D 1 を持たな い う え、 チ ャ ネル保 護膜 9 3 9 カ ド レ イ ン側延長領域 I D s お よ び切 り 欠き部 I D 1 を持た な い T F T を 用 いた ア ク テ ィ ブマ ト リ ク ス型液晶 表示装置に比べて T F T 9 7 1 の光 リ ー ク電流 I off を十分に 低減さ せる こ と がで き る。 さ ら に こ のア ク テ ィ ブマ ト リ ク ス 型液晶表示装置 9 0 1 で は、 T F T 9 7 1 の O Nノ O F F電 流比を その特有の構成 と あ い ま っ て、 1 5 0 %向上 さ せる こ と がで き た。
ま た、 切 り 欠き部 G D 1 が走査線 9 1 1 の ド レ イ ン側延長 領域 G D s に形成 さ れて い る た め、 走査線 9 1 1 の時定数が 低減さ れる。 こ れはゲー ト パ ル ス の波形の歪 を 防止 し、 T F T 9 7 1 の O N期間 を 十分 に長 く す る こ と を 可能にす る。 従 つ て、 よ り 良好な表示画像が得 ら れる。
さ ら に こ の実施例で は、 図 1 2 に示す よ う に、 ソ ース電極 9 5 1 の電極幅 S wが走査線 9 1 1 の切 り 欠き部 G D s お よ びチ ャ ネ ル保護膜 9 3 9 の切 り 欠き部 I D s の チ ャ ネ ル長 L c 方向 と 略直交す る方向の幅 G lwお よ び I lwと 略等 し く 形成 さ れ、 ド レ イ ン電極 9 4 1 の電極幅 D wが ソ ー ス電極 9 5 1 の電極幅 S w よ り も大き く 形成さ れる。 こ れは、 走査線 9 1 1 お よ びチ ャ ネ ル保護膜 9 3 9 に切 り 欠き部 G D s お よ び I D s を それぞれ設けた場合でも O N電流 I onを 低下 さ せな く す る。
次に、 第 3 実施例の ア ク テ ィ ブマ ト リ ク ス型液晶表示装置 1 1 0 1 の一製造方法 を 図 1 4 を 参照 し て説明す る。
ま ず、 図 1 4 ( a ) に示す よ う に、 ガ ラ ス基板 9 0 0 上 に M o — T a 合金を 3 0 0 0 オ ン グス 卜 ロ ーム厚に堆積させ、 パ タ ーニ ン グする こ と に よ り、 複数本の走査線 9 1 1 を形成 す る。 尚、 図示 し な い力 走査線 9 1 1 の形成 と 同時に走査 線 9 1 1 と 略平行に配置さ れる補助容量線 を 形成す る。
こ の走査線 9 1 1 は配線幅 1 4 ミ ク ロ ンで形成さ れ、 ゲ一 卜 領域 G s は図 1 3 ( a ) に示す よ う に切 り 欠き部 G D 1 を 有 し た 6 ミ ク ロ ンの ド レ イ ン側延長領域 G D s を 有する形状 に ノ タ ー ニ ン グさ れる。
こ の上 に、 ゲー ト絶縁膜 9 3 3 と し て酸化珪素 （ S i 02 ) 膜お よ び窒化珪素 （ S i N x ) 膜を それぞれ 3 0 0 0 オ ン グ ス ト ロ ー ム、 5 0 0 オ ン グス ト ロ ー ム と 成る よ う に堆積 し、 さ ら に 3 0 0 オ ン グス ト ロ ーム厚の ァモソレフ ァ ス シ リ コ ン （ a — S i : ?1 ) 膜 9 3 4、 2 0 0 0 オ ン グス ト ロ ー ム厚の窒 ィ匕珪素 （ S i N x ) 膜 9 3 8 を それぞれ C V D法に よ っ て連 続成膜す る。
こ の後、 窒化珪素 （ S i N x ) 膜 9 3 8 上 に レ ジス ト を塗 布 し、 走査線 9 1 1 を マ ス ク と し て裏面露光 しパ タ ーニン グ す る こ と に よ り、 図 1 4 ( b ) お よ び図 1 3 ( a ) に示す よ う に、 走査線 9 1 1 に 自 己整合さ れ、 ド レ イ ン側延長領域 I D s お よ び切 り 欠き部 I D 1 を有する チ ャ ネ ル保護膜 9 3 9 を 得る。
そ し て、 図 1 4 ( c ) に示す よ う に、 こ の チ ャ ネル保護膜 9 3 9 上に 5 0 0 オ ン グス ト ロ ーム厚の n + a — S i : H膜 9 3 6 を C V D法に よ っ て堆積さ せる。
こ の後、 図 1 4 ( d ) に示す よ う に、 信号線 9 2 1 お よ び チ ャ ネル保護膜 9 3 9 下の領域を 除 く 領域のア モ ル フ ァ ス シ リ コ ン膜 9 3 4 お よ び n + a — S i : H膜 9 3 6 を 除去 し、 半導体膜 9 3 5 お よ び島状の n + a - S i ： H膜 9 3 6 を形 成 し、 さ ら に I T O膜を堆積さ せ所定形状にパ タ ーニン グ し て画素電極 9 8 1 を形成す る。
こ の後、 図 1 4 ( e ) に示す よ う に、 モ リ ブデン （ M o ) と ア ル ミ ニ ウ ム （ A 1 ) を そ れぞれ 5 0 0 オ ン グス ト ロ ー ム の厚さ お よ び 3 0 0 0 オ ン グス ト ロ ー ム の厚 さ で堆積させ る こ と に よ り 信号線 9 2 1 (図 1 2 参照） 、 ソ ー ス電極 9 5 1 お よ び ド レ イ ン電極 9 4 1 と な る積層膜 9 6 1 を形成する。
そ し て、 図 1 4 ( f ) に示す よ う に、 島状の n a — S i ： H膜 9 3 6 お よ び積層膜 9 6 1 を パ タ ーニ ン グ し て、 低抵 抗半導体膜 9 3 7、 ソ ー ス電極 9 5 1、 ド レ イ ン電極 9 4 1 お よ び ド レ イ ン電極 9 4 1 と 一体の信号線 9 2 1 (図 1 2 参 照） を形成 し た。
こ の後は、 図示 し な い保護膜、 配向膜を通常の方法で順次 形成 し てア レ イ 基板と す る。 そ し て、 対向基板 と ア レ イ 基板 と を、 ガ ラ ス基板間隔が 5. 1 ミ ク ロ ン と な る よ う にスぺー サ を介 し て 対向 さ せ、 液晶注入孔を 除いて周辺を シール剤で 封止 し た後、 液晶注入孔か ら 内部に液晶組成物 を注入 し、 液 晶注入孔を 封止す る。
そ し て、 偏光板を適切に配置 し て、 こ の実施例の ァ ク テ ィ ブマ ト リ ク ス型液晶表示装置 9 0 1 を 完成 さ せる。
以上の よ う に し て ァ ク テ ィ ブマ ト リ ク ス型液晶表示装置 9 0 1 を形成すれば、 チ ャ ネル保護膜 9 3 9 が走査線 9 1 1 と 自 己整合的 に形成 さ れて い る ため、 T F T 9 7 1 の ゲー ト - ソ ー ス 間寄生容量 C gsや ソ ー ス ' ド レ イ ン間寄生容量 C gdが 増大 さ れる こ と がな い。 ま た、 チ ャ ネル保護膜 9 3 9 力 n + a - S i ： H膜 9 3 6 のパ タ ーニン グに際 し て半導体膜 9 3 5 を保護 し て いる ため、 半導体膜 9 3 5 を 十分な薄膜に形成 で き、 こ れ に よ り 光 リ ー ク 電流 I off を 低減さ せ る こ と がで き る。
上述 し た実施例に お いて は、 半導体膜 と 電極と の間にォー ミ ッ ク コ ン タ ク ト を得る た め に、 半導体膜と 電極と の間に低 抵抗半導体膜を介在さ せた力 s、 チ ャ ネル保護膜を マ ス ク と し て イ オ ン注入等の処理を 施 し、 半導体膜中 に低抵抗半導体領 域を形成 し て も よ い。
と こ ろ で、 上述 し た実施例のいずれに お いて も、 半導体膜 と して はア モルフ ァ ス シ リ コ ン （ a — S i : H ) 膜を 用 レ、 た 場合を例に取 り 説明 し たカ^ 半導体膜と し て は多結晶 シ リ コ ン （ P — S i ) 、 C d — S e 等の化合物半導体膜等であ っ て も よ い こ と は言 う ま でも な い。
ま た、 上述 し た実施例で は、 液晶層 と し て ネ マ チ ッ ク液晶 組成物か ら な る場合を例に取 り 説明 し た力 こ の他に も液晶 層 と し て高分子樹脂と 液晶材料と の混合物か ら な る液晶層 を 用 いた高分子分散型液晶 （ P D — L C ) を 用 いても よ い こ と は言う ま で も ない。 特に、 高分子分散型液晶 （ P D — L C ) が用 い ら れ る ァ ク テ ィ ブマ ト リ ク ス型液晶表示装置において は、 液晶層 内で散乱さ れ T F T に入射さ れる 光が存在する た め、 光 リ ー ク電流 I o f fが増大 して し ま う。 し カゝ し な 力 ら、 本 発明 に よ れば、 高分子分散型液晶 （ P D — L C ) が用 い ら れ る ア ク テ ィ ブマ ト リ ク ス型液晶表示装置に お いて も、 光 リ 一 ク電流 I o f f を十分 に低減さ せる こ と 力 で き、 こ れに よ り 優れ た表示画像が得 ら れる。 産業上の利用可能性 本発明 に よ れば、 薄膜 ト ラ ン ジ ス タ の 光 リ ー ク 電流 I off を 十分 に 小 さ く 抑 え る こ と 力 で き、 こ れ に よ り 高 い 0 N / 0 F F電流比 を 達成す る こ と がで き る。
そ し て、 特に こ の よ う な T F T が用 レヽ ら れて成る ァ ク テ ィ ブマ ト リ ク ス型液晶表示装置では、 優れた表示画像の確保が 可能 と な る。

Claims

請 求 の 範 囲
1 . 絶縁性基板上に配置さ れた ゲー ト 電極， 前記ゲー ト 電極上に 少な く と も ゲー ト絶縁膜お よ び半導体膜を介 し て 積層 さ れた ソ ース電極お よ び ド レ イ ン電極と を具備する薄膜 ト ラ ン ジ ス タ に お いて、
前記ゲ一 ト電極の輪郭鞾 と 前記 ド レ イ ン電極の輪郭線の任 意の交点か ら前記ゲー ト電極の輪郭線と 前記 ソ ー ス電極の輪 郭線と の交点に至る最短間隔の う ち 少な く と も一つの間隔が、 前記ゲー ト 電極の輪郭線の う ち前記 ド レ イ ン電極と 重な る部 分 と前記 ソ ース電極と 重な る部分 と の最短間隔よ り 大き い こ と を特徴と す る薄膜 ト ラ ン ジス タ。
2. 前記半導体膜が珪化物半導体膜で あ る こ と を特徴 と する請求項 1 に記載の薄膜 ト ラ ン ジス タ。
3. 前記珪化物半導体膜の膜厚が 1 0 0 オ ン グス ト 口 —ム以上、 5 0 0 オン グス ト ロ ーム以下であ る こ と を特徴と する請求項 2 に記載の薄膜 ト ラ ン ジ ス タ。
4. 前記薄膜 ト ラ ン ジ ス タ の チ ャ ネ ル長 を決定する チ ャ ネル保護膜が前記半導体膜上に配置さ れる こ と を特徴と す る請求項 1 に記載の薄膜 ト ラ ン ジス タ。
5. 前記チ ャ ネ ル保護膜は、 前記ゲー ト電極と 前記 ソ — ス電極お よ ひ:前記 ド レ イ ン電極の重複領域において前記ゲ 一 ト電極の輪郭線 と 略等 し いか小さ い こ と を特徴と する請求 項 4 に記載の薄膜 ト ラ ン ジ ス タ。
6. 前記チ ャ ネ ル保護膜は、 前記ゲー ト電極 と 自 己整 合的に形成 さ れる こ と を特徴 と す る請求項 5 に記載の薄膜 ト ラ ン ジ ス タ。
7 . 前記ゲー ト 電極の輪郭線 と前記 ド レ イ ン電極の輪 郭線の任意の交点から前記ゲー ト 電極の輪郭線 と 前記 ソ ー ス 電極の輪郭線 と の交点 に至 る最短間隔が 2 0 ミ ク ロ ン以上で あ る こ と を 特徴と する請求項 1 に記載の薄膜 ト ラ ン ジス タ。
8 . 前記ゲー ト 電極の輪郭線 と前記 ド レ イ ン電極の輪 郭線の任意の交点から前記ゲー ト 電極の輪郭線と前記ソ ー ス 電極の輪郭線 と の交点に至 る最短間隔が 2 6 ミ ク ロ ン以上で あ る こ と を 特徴と す る請求項 7 に記載の薄膜 ト ラ ン ジス タ。
9 . 絶縁性基板上に配置さ れたゲー ト 電極， 前記ゲー ト 電極上に 少な く と も ゲー ト絶縁膜お よ び半導体膜を介 し て 積層 さ れた ソ ー ス電極お よ び ド レ イ ン電極と を具備 し て所定 の チ ャ ネル長が形成さ れて成る薄膜 ト ラ ン ジ ス タ に おいて、 前記ゲー ト 電極は前記チ ャ ネル長 と 略平行な方向 に前記チ ャ ネル長 よ り も長いゲー ト 長を有す る ゲ一 ト 領域と、
少な く と も前記ゲ一 ト 領域から前記ゲ一 ト 長 と 略平行な方 向 に延長 さ れ， 前記 ド レ イ ン電極に一部が重複す る ド レ イ ン 側延長領域 と、 前記ゲー ト 領域か ら前記ゲー ト長と 略平行な 方向 に延長 さ れ， 前記 ソ ー ス電極に一部が重複する ソ ー ス側 延長領域と か ら選ばれた いずれか一方を備え た こ と を特徴と す る薄膜 ト ラ ン ジ ス タ。
1 0 . 第 1 の絶縁性基板上に配置さ れ る走査線お よ び 信号線 と、 前記走査線お よ び前記信号線と 薄膜 ト ラ ン ジ ス タ を 介 し て接続さ れる画素電極 と を 備えた第 1 の電極基板と、 第 2 の絶縁性基板上に対向電極を備え た第 2 の電極基板 と、 前記第 1 の電極基板 と 前記第 2 の電極基板 と の間 に保持さ れる光変調層 と を備え た表示装置に おいて、
前記薄膜 ト ラ ン ジ ス タ は前記走査線に電気的に接続さ れる ゲー ト電極上にゲー ト 絶縁膜を介 し て配置さ れる半導体膜、 こ の半導体膜と前記信号線 と を電気的に接続す る ド レ イ ン電 ¾ 前記半導体膜 と前記画素電極と を電気的 に接続する ソ ー ス電極と を 具備 し、
前記ゲー ト 電極の輪郭線 と 前記 ド レ イ ン電極の輪郭線の任 意の交点か ら前記ゲー ト 電極の輪郭線と 前記 ソ ー ス電極の輪 郭線と の交点に至る最短間隔の う ち 少な く と も 一つの間隔が、 前記ゲー ト 電極の輪郭線の う ち前記 ド レ イ ン電極と 重なる部 分 と前記ソ ー ス電極と 重な る部分と の最短間隔 よ り 大き い こ と を特徴と す る表示装 ¾
1 1 . 前記光変調層が液晶材料を 主体 と し た こ と を特 徴 と す る請求項 1 0 に記載の表示装 £
1 2. 絶縁性基板上 に配置さ れた ゲー ト電極， 前記ゲ ー ト電極上 に ゲー ト絶縁膜 を介 し て配置さ れる半導体膜， 前 記半導体膜上に配置さ れチ ャ ネ ル長 を決定す る チ ャ ネ ル保護 膜， 前記半導体膜に電気的 に接続さ れる ソ ー ス電極お よ び ド レ イ ン電極 と を具備す る薄膜 ト ラ ン ジ ス タ に お いて、
前記チ ャ ネル保護膜は前記半導体膜と 積層 さ れる領域に お いて は前記ゲー ト 電極の輪郭線と 略等 し いか小さ く、
且つ前記チ ャ ネ ル保護膜の輪郭線 と 前記 ド レ イ ン電極の輪 郭線の任意の交点から前記チ ャ ネル保護膜の輪郭線 と 前記 ソ ース電極の輪郭線と の交点 に至る 最短間隔の う ち少な く と も 一つの間隔力 s、 前記チ ャ ネ ル保護膜の輪郭線の う ち前記 ド レ ィ ン電極と 重なる部分と 前記 ソ ース電極と 重な る部分と の最 短間隔 よ り 大 き い こ と を特徴 と す る薄膜 ト ラ ン ジス タ。
1 3 . 前記チ ャ ネル保護膜と前記 ド レ イ ン電極と の重 な る部分も し く は前記チ ャ ネル保護膜と 前記 ド レ イ ン電極と の重な る部分のいずれか一方のチ ヤ ネル長方向の長 さ が 1 ミ ク ロ ン以上である こ と を特徴と す る請求項 1 2 に記載の薄膜 卜 ラ ン ジス タ。
1 4. 前記チ ャ ネル保護膜と 前記 ド レ イ ン電極と の重 な る部分も し く は前記チ ャ ネル保護膜と前記 ド レ イ ン電極 と の重な る部分のいずれか一方のチ ャ ネル長方向の長 さ が 3 ミ ク ロ ン以上である こ と を特徴と する請求項 1 3 に記載の薄膜 卜 ラ ン ジ ス タ。
1 5. 前記チ ャ ネ ル保護膜は、 前記ゲー ト電極と 自 己 整合的に形成 さ れて い る こ と を特徴 と する請求項 1 2 に記載 の薄膜 ト ラ ン ジ ス タ。
1 6 . 前記半導体膜が珪化物半導体膜であ る こ と を特 徴 と す る請求項 1 2 に記載の薄膜 ト ラ ン ジス タ。
1 7 . 前記珪化物半導体膜の膜厚が 1 0 0 オ ン グス ト ロ ーム以上、 5 0 0 オ ン グス ト ロ 一ム以下であ る こ と を特徴 と する請求項 1 6 に記載の薄膜 ト ラ ン ジス タ。
1 8 . 前記ゲー ト 電極の輪郭線と 前記 ド レ イ ン電極の 輪郭線の任意の交点か ら前記ゲー ト 電極の輪郭線 と 前記 ソ ー ス電極の輪郭線と の交点に至る最短間隔が 2 0 ミ ク ロ ン以上 であ る こ と を特徴と する請求項 1 2 に記載の薄膜 卜 ラ ン ジ ス タ。
1 9 . 前記ゲー ト電極の輪郭線と前記 ド レ イ ン電極の 輪郭線の任意の交点か ら前記ゲー ト 電極の輪郭線と 前記 ソ ー ス電極の輪郭線と の交点に至る最短間隔が 2 6 ミ ク ロ ン以上 であ る こ と を特徴と する請求項 1 8 に記載の薄膜 卜 ラ ン ジス タ。
2 0. 絶縁性基板上 に配置さ れた ゲー ト電極， 前記ゲ ー ト電極上 に ゲー ト絶縁膜 を介 し て配置さ れる半導体膜， 前 記半導体膜上に配置さ れる チ ャ ネル保護膜， 前記半導体膜に 電気的に接続さ れる ソ ース電極お よ び ド レ イ ン電極と を具備 す る薄膜 ト ラ ン ジ ス タ に お い て、
前記チ ャ ネ ル保護膜は チ ャ ネ ル長 を決定す る チ ャ ネ ル長決 定領域と、
少な く と も前記チ ヤ ネル長決定領域か ら前記チ ヤ ネル長 と 略平行な方向に延長さ れ， 前記 ド レ イ ン電極 と 重複する領域 に前記 ド レ イ ン電極よ り も小さ い第 1 切 り 欠き部を有する ド レ イ ン側延長領域と、 前記チ ャ ネル長決定領域から前記チ ヤ ネル長 と 略平行な方向 に延長 さ れ前記 ソ ー ス電極と 重複す る 領域に前記 ソ ー ス電極よ り も小さ い第 2 切 り 欠き部を有する ソ ー ス側延長領域と か ら選ばれる一方を備え、
前記ゲー 卜 電極は前記第 1 切 り 欠き部 ま た は前記第 2 切 り 欠き部に沿 っ た切 り 欠き部 を備え た こ と を特徴 と す る薄膜 ト ラ ン ジ ス タ。
2 1 . 前記チ ャ ネ ル保護膜は、 前記ゲー ト電極と 自 己 整合的 に形成 さ れて い る こ と を 特徴 と す る 請求項 2 0 に記載 の薄膜 ト ラ ン ジ ス タ。
2 2 . 前記半導体膜が珪化物半導体膜であ る こ と を特 徴 と す る請求項 2 0 に記載の薄膜 ト ラ ン ジ ス タ。
2 3 . 前記珪化物半導体膜の膜厚が 1 0 0 オ ン グス ト ロ ー ム 以上、 5 0 0 オ ン グス ト ロ 一 ム以下で あ る こ と を特徴 と する請求項 2 2 に記載の薄膜 ト ラ ン ジス タ。
2 4. 前記ゲー ト電極の輪郭線と 前記 ド レ イ ン電極の 輪郭線の任意の交点か ら前記ゲ一 ト 電極の輪郭線 と 前記 ソ ー ス電極の輪郭線と の交点に至る最短間隔が 2 0 ミ ク ロ ン以上 であ る こ と を特徴と す る請求項 2 0 に記載の薄膜 ト ラ ン ジ ス タ。
2 5 . 前記ゲー ト 電極の輪郭線と前記 ド レ イ ン電極の 輪郭線の任意の交点か ら前記ゲー ト 電極の輪郭線と 前記 ソ 一 ス電極の輪郭線と の交点に至る最短間隔が 2 6 ミ ク ロ ン以上 であ る こ と を特徵と す る請求項 2 4 に記載の薄膜 ト ラ ン ジ ス タ。
2 6 . 第 1 の絶縁性基板上に配置さ れる走査線お よ び 信号線 と、 前記走査線お よ び前記信号線 と 薄膜 ト ラ ン ジ ス タ を 介 し て接続さ れる画素電極 と を備え た第 1 の電極基板と、 第 2 の絶縁性基板上 に対向電極を 備え た第 2 の電極基板 と、 前記第 1 の電極基板 と 前記第 2 の電極基板 と の間 に保持さ れる光変調層 と を備え た表示装置に お いて、
前記薄膜 ト ラ ン ジス タ は前記走査線に接続 さ れる ゲー ト 電 極上に ゲー ト 絶縁膜を 介 し て配置さ れる半導体膜， 前記半導 体膜上に配置さ れチ ャ ネ ル長 を決定する チ ャ ネ ル保護膜， 前 記半導体膜 と 前記信号線と を電気的に接続す る ド レ イ ン電極 お よ び前記半導体膜と 前記画素電極と を電気的に接続す る ソ ース電極と を 具備 し、
前記チ ヤ ネル保護膜は前記半導体膜と 積層 さ れる領域に お いて は前記ゲ一 ト電極の輪郭線と 略等 し いか小さ く、
且つ前記チ ャ ネ ル保護膜の輪郭線 と前記 ド レ イ ン電極の輪 郭線の任意の交点か ら前記チ ャ ネル保護膜の輪郭線と 前記 ソ ース電極の輪郭線 と の交点 に至る 最短間隔の う ち少な く と も 一つの間隔力 前記チ ャ ネ ル保護膜の輪郭線の う ち前記 ド レ イ ン電極と 重な る部分 と 前記 ソー ス電極と 重な る部分 と の最 短間隔よ り 大き い こ と を特徴 と す る表示装
2 7 . 前記光変調層が液晶材料を 主体 と し た こ と を特 徴と す る請求項 2 6 に記載の表示装 ¾
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