WO1992008187A1

WO1992008187A1 - Verfahren und schaltung zur erzeugung eines logischen ausgabesignales aus logischen eingabesignalen gemäss einer logischen signalverknüpfung

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Publication number: WO1992008187A1
Application number: PCT/EP1991/001453
Authority: WO
Inventors: Dieter SCHÜTT
Original assignee: Siemens AG; Siemens Corp
Current assignee: Siemens AG; Siemens Corp
Priority date: 1990-10-26
Filing date: 1991-08-01
Publication date: 1992-05-14
Anticipated expiration: 1993-04-26
Also published as: EP0554259A1

Abstract

Aus den logischen Eingabesignalen wird ein Tupel von logischen Übergabesignalen erzeugt als eine Darstellungsform einer logischen Signalverknüpfung. Übergabesignal sind beispielsweise erzeugbar mittels einer Auswahl aus hierfür aufbereiteten logischen Zwischensignalen. Tupel von Übergabesignalen sind verknüpfbar zur Bildung von weiteren Tupeln von Übergabesignalen. Zusätzlich können zur Fehlererkennung ebenso wie zur Fehlerkorrektur Schaltungskomponenten eingesetzt werden. Beispielsweise bei Anwendungen mit störanfälligen logischen Schaltelementen sowie bei einer großen Anzahl von logischen Schaltelementen ist eine Ausfallsicherheit gemäß den Fehlerkorrekturen entscheidend vergrößerbar. Ein Tupel von Übergabesignalen ist verknüpfbar mit Rekonstruktionssignalen zur Erzeugung eines Ausgabesignales.

Description

Verfahren und Schaltung zur Erzeugung eines logischen

Ausgabesignales aus logischen Eingabesignalen gemäß einer logischen Signalverknüpfung.

Die Erfindung betrifft ein Verfahren und eine Schaltung zur Durchführung des Verfahrens zur Erzeugung von logischen

Signalen aus logischen Eingabesignalen, sodaß mittels dieser Signale ein logisches Ausgabesignal erzeugbar ist, welches einer diesem Ausgabesignal zugeordneten logischen Signalverknüpfung von logischen Eingabesignalen entspricht. Eine logische Signalverknüpfung von logischen Signalen ist bekannt. Es ist bekannt, daß logische Signalverknüpfungen mit Hilfe von logischen Signalen, sogenannten Booleschen Signalen, darstellbar sind, deren Wertevorrat in sehr vielen Anwendungsfällen nur eine logische EINS und eine logische NULL aufweist. In bekannter Weise ist eine Boolesche Algebra definierbar. Es ist bekannt, daß eine logische Signalverknüpfung für alle Kombinationen von logischen Eingabesignalwerten in einer Tabellenform darstellbar ist, in einer sogenannten Wahrheitstabelle. Es ist bekannt, daß zwei unterschiedliche Signalverknüpfungen genau dann, und nur dann das gleiche Resultat ergeben, wenn ihre beiden Wehrheitstabellen gleich sind. Es sind insbesondere auf elektronischem Gebiet, ebenso wie auf vielen anderen Gebieten, beispielsweise optischen, pneumatischen, mechanischen, usw. Gebieten, Signale für eine logische EINS und eine logische NULL definierbar. Diese definierten logischen Signale sind als Eingabesignale für eine Vielzahl von definierbaren logischen Signalverknüpfungen anwendbar. Es sind folgende Darstellungsformen bekannt. Es ist ein logisches Signal gemäß einer logischen Variablen darstellbar. Logische Signale und logische Variablen sollen durch Verwendung von Kleinbuchstaben als solche bezeichnet werden. Eine logische Signalverknüpfung von einem oder mehreren logischen Signalen ist gemäß einer logischen Funktion von logischen Variablen bezeichenbar. Logische Funktionen sollen durch Verwendung von Großbuchstaben und einer in Klammern angegebenen Liste ihrer Variablen als solche bezeichnet werden. Das gemäß einer logischen Signalverknüpfung erzeugte logische Signal ist, wie jedes andere logische Signal, als ein einzelnes logisches Signal darstellbar. Ein einzelnes logisches Signal kann durch eine logische Signalverknüpfung erzeugt sein. Für eine Bezeichnung von logischen Signalverknüpfungen ist wie bei logischen Variablen und logischen Funktionen eine Notation gebräuchlich. Ein weglaßbarer Punkt unmittelbar zwischen zwei logischen Variablen bezeichnet eine UND-Verknüpfung dieser beiden Variablen. Ein Pluszeichen unmittelbar zwischen zwei logischen Variablen bezeichnet eine ODER-Verknüpfung. Ein Querstrich oberhalb einer logischen Variablen bezeichnet ihre Invertierung oder Negation. Eine logische Variable kann auch als ein Klammerausdruck angegeben werden, welcher eine logische Verknüpfung von logischen Variablen enthält. Ein Pluszeichen innerhalb eines Kreises bezeichnet eine

EXKLUSIV-ODER-Verknüpfung (EXOR). Ein Gleichheitszeichen bezeichnet eine gleiche Wahrheitstabelle für die jeweiligen Ausdrücke links und rechts hiervon. Als ein neutrales Element kann in einer UND-Verknüpfung ein 1-Element enthalten sein, sodaß beispielsweise gilt a.1 = a. Als logische Funktion bezeichnet "1" eine Wahrheitstabelle bestehend durchweg aus logischen EINS. Als ein neutrales Element kann in einer

ODER-Verknüpfung ein O-Element enthalten sein, sodaß beispielsweise gilt a + 0 = a. Als logische Funktion bezeichnet "0" eine Wahrheitstabelle bestehend durchweg aus logischen NULL. Eine UND-Verknüpfung ist vorrangig gegenüber einer ODER-Verknüpfung, sodaß beispielsweise gilt a+b.c = a+(b.c). Eine Negation einer UND-Verknüpfung zweier Variabler ist gleich einer ODER-Verknüpfung der invertierten Variablen, sodaß beispielsweise gilt

ab =

Eine Negation einer ODER-Verknüpfung zweier Variabler ist gleich einer

UND-Verknüpfung der invertierten Variablen, sodaß

beispielsweise gilt

= a Eine UND-Verknüpfung einer Variablen mit der invertierten Variablen ergibt stets logisch NULL, sodaß beispielsweise gilt a.

a = 0. Eine ODER-Verknüpfung einer Variabl en mit de r inverti erten Vari ab len er gi bt stets logisch EINS, sodaß beispielsweise gilt a + a

= 1. Eine

UND-Verknüpfung einer Variablen mit einem 0-Element ergibt stets logisch NULL, sodaß beispielsweise gilt a.0 = 0. Eine ODER-Verknüpfung einer Variablen mit einem 1-Element ergibt stets logisch EINS, sodaß beispielweise gilt a + 1 = 1. Eine UND-Verknüpfung von einer ersten Variablen mit einer ODER-Verknüpfung von einer zweiten mit einer dritten Variablen ist gleich einer ODER-Verknüpfung von einer UND-Verknüpfung der ersten und zweiten Variablen mit einer UND-Verknüpfung der ersten und dritten Variablen, sodaß beispielsweise gilt a.(b+c) = a.b + a.c. Eine UND-Verknüpfung einer ersten mit einer zweiten Variablen ist gleich einer UND-Verknüpfung der zweiten mit der ersten Variablen, sodaß beispielsweise gilt a.b = b.a. Eine ODER-Verknüpfung einer ersten mit einer zweiten Variablen ist gleich einer ODER-Verknüpfung der zweiten mit der ersten Variablen, sodaß beispielsweise gilt a + b = b + a.

In bekannter Weise sind zusätzliche logische Signale erzeucbar um Fehler bei einer Speicherung oder Übertragung von mehreren einzelnen logischen Signalen erkennen zu können. Parity-Eits werden beispielsweise erzeugt durch eine EXOR-Verknüpfunc von mehreren zu überprüfenden einzelnen Signalen. Mit Hilfe einer Hamming-Codierung können aus einer Mehrzahl von derartigen Parity-Bits Fehler erkannt und auch korrigiert werden, indem mittels dieser zusätzlich erzeugten Parity-Bits ein

Syndromwort erzeugt wird, welches zur Fehlerkorrektur dient.

Die Aufgabe der Erfindung besteht darin, ein weiteres Verfahren sowie eine Schaltung zur Durchführung dieses Verfahrens anzugeben zur Erzeugung von logischen Signalen aus logischen Eingabesignalen, sodaß mittels dieser Signale ein logisches Ausgabesignal erzeugbar ist, welches einer logischen

Signalverknüpfung der Eingabesignale entspricht. Diese Aufgabe wird gelöst durch ein Verfahren mit den Merkmalen des Patentanspruches 1, sowie durch eine Schaltung mit den Merkmalen des Patentanspruches 14. Aus den Unteransprüchen ergeben sich bevorzugte Ausführungsformen und Weiterbildungen der Erfindung.

Der Erfindung liegt die Erkenntnis zugrunde, daß aus den logischen Eingabesignalen ein Tupel von logischen Übergabesignalen erzeugbar ist als eine Darstellungsform einer

logischen Signalverknüpfung. Übergabesignale sind beispielsweise erzeugbar mittels einer Auswahl aus hierfür aufbereiteten logischen Zwischensignalen. Tupel von Übergabesignalen sind verknüpfbar zur Eildung von weiteren Tupeln von Übergabesignalen. Zusätzlich können zur Fehlererkennung ebenso wie zur Fehlerkorrektur Schaltuncskomponenten eingesetzt werden.

Beispielsweise bei Anwendungen mit störanfälligen logischen Schaltelementen sowie bei einer großen Anzahl von logischen Schaltelementen ist eine Ausfallsicherheit gemäß den Fehlerkorrekturen entscheidend vergrößerbar. Ein Tupel von Ütergabesignalen ist verknüpfbar mit Rekonstruktionssignalen zur

Erzeugung eines Ausgabesignales. Für derartige Tupel von

Übergabesignalen sind als eine Algebra logische Verknüpfungen definierbar entsprechend den bereits erläuterten logischen Verknüpfungen. Es kann gezeigt werden, daß dies erzielbar ist, indem Übergabesignale verwendet werden, welche erzeugbar sine zu einem jeweils zugeordneten Rekonstruktionssignal,

Streusignal, Beliebigsignal. Relationen als Vorschriften, welche dabei zu beachten sind, sind in einer allgemeinen Weise ebenso wie für bevorzugte Ausführungsformen angebbar. Die Bezeichnung Eingabesignal, Übergabesignal, Ausgabesignal bezieht sich dabei auf eine Schaltung zur Erzeugung einer logischen Signalverknüpfung. Es erscheint vorerst nicht sinnvoll, daß zur Erzeugung eines einzelnen Ausgabesignales aus einer Anzahl von Eingabesignalen gemäß einer logischen Signalverknüpfung zunächst mehrere Signale in Form eines Tupels von Übergabesignalen

erzeugt werden sollen. Daß dies Vorteile mit sich bringt, ist mitunter unmittelbar nicht sofort erkennbar. Das Auffinden von geeigneten Rekonstruktionssignalen, deren paarweise UND-Verknüpfung stets logische NULL ist, und deren zusammengefaßte ODER-Verknüpfung stets logische EINS ist, wird durch

Verwendung von Tupeln zur Darstellung dieser Signale in

Abhängigkeit von allen Kombinationen von Eingabesignalwerten vorteilhaft erleichtert.

Zur Erläuterung der verwendeten Notation soll ein logisches Demonstrationssignal betrachtet werden. Dieses soll durch eine logische Signalverknüpfung erzeugt werden aus zwei logischen Eingabesignalen. Das erzeugte Demonstrationssignal soll dargestellt werden als eine logische Variable d. Die beiden Eingabesignale sollen als logische Variablen x₁ und x₂ dargestellt sein. Die logische Signalverknüpfung soll als eine logische Funktion D(x₂,x₁) der beiden Variablen x₁ und x₂ dargestellt werden. Folglich gilt d = D(x₂,x₁). In Abhängigkeit von den Eingabesignalen wird gemäß der gegebenen logischen Signalverknüpfung jeweils ein erzeugter

Demonstrationssignalwert des Demonstrationssignales als Ausgabesignal erhalten. Durch eine Indizierung sollen diese von einer jeweiligen Kombination von logischen Eingabesignalwerten der beiden Eingabesignale unterschieden werden gemäß folgender Definition d₁ = D(1,1); d₂ = D(0,1); d₃ = D(1,0); d₄ = D(0,0); Demzufolge ist für die jeweilige gegebene logische Signalverknüpfung eine Wahrheitstabelle zur Auflistung aller Ausgabesignalwerte in Abhängigkeit von allen möglichen Kombinatinen von Eingabesignalwerten darstellbar als Tabelle 1.

Tabelle 1

Unterschiedliche logische Signalverknüpfungen mit einer

gleichen Wahrheitstabelle gelten als gleichwertig. Zur

Unterscheidung von Ausgabesignalen sollen demnach die in der jeweils zugehörigen Wahrheitstabelle aufscheinenden

Ausgabesignalwerte überprüft werden. Bei gleicher Wahrheitstabelle soll eine Gleichheit gelten, welche bei der Darstellung durch ein Gleichheitszeichen ausgedrückt werden soll.

Beispielsweise bei einer ODER-Verknüpfung der beiden

Eingabesignale gilt folgendes: d = D(x₂,x₁) = x₂ + x₁;

d₁ = D(1,1) = 1; d₂ = D(0,1) = 1; d₃ = D(1,0) = 1;

d₄ = D(0,0) = 0; Es werden verschiedene Darstellungsformen für eine Darstellung des Demonstrationssignales verwendet zur

Kennzeichnung seiner gegebenen logischen Signalverknüpfung.

Zum einen werden die jeweiligen Demonstrationssignalwerte für alle Kombinationen von Eingabesignalwerten in einem

Zahlentupel zusammengefaßt gemäß folgender Definition:

(d₄,d₃,d₂,d₁) = d = ( D(0,0), D(1,0), D(0,1), D(1,1) );

Es ist die betrachtete ODER-Verknüpfung auch definitionsgemäß darstellbar durch folgendes Tupel (d₄,d₃,d₂,d₁) = (0,1,1,1);

Zum anderen können die jeweiligen Demonstrationssignalwerte für alle Kombinationen von Eingabesignalwerten in einer Binärzahl als deren Binärziffern zusammengefaßt werden gemäß folgender Definition: (d₄ d₃ d₂ d₁). = (0111)_b = 0111_b; Zur besseren Kennzeichnung als Binärzahl werden bei dieser Notation

Binärziffernwerte, welche durch eine weglaßbere Klammer

zusammengefaßt sein können, durch ein tiefgestelltes "b" markiert als Binärziffern einer Binärzahl. Zahlentupel und Binärzahl sind demzufolge definitionsgemäß eine gleichwertige Darstellungsform eines Ausgabesignales einer gegebenen

logischen Signalverknüpfung von Eingabesignalen. Zur Binärzahl ist als eine gleichwertige Darstellungsform eine Dezimalzahl mit gleichem Zahlenwert angebbar, also 0111_b = (7 ) _d ; Zur besseren Kennzeichnung als Dezimalzahl werden bei dieser

Notation Dezimalziffernwerte, welche durch eine weglaßbare

Klammer zusammengefaßt sein können, durch ein tiefgestelltes ''d" als solche markiert. Innerhalb der durch das tiefgestellte "d" markierten Kl ammerausdrücke sind stets de finitionsgemäß bei der Zahlenberechnung Summetionen, Multiplikationen, Potenzierungen, usw. auszuführen gemäß den bekannten

Rechenregeln für Zahlen. Aus der Tabelle 1 ist erkennbar, daß eine Wahrheitstabelle für eine logische Signalverknüpfung von zwei Eingabesignalen jeweils vier Ausgabesignalwerte enthält. Es sind somit 2⁴ verschiedene Wahrheitstabellen für 2⁴ verschiedene vorgebbare logische Signalverknüpfungen möglich. Diese können, wie bereits erläutert, durch ihre zugehörige Dezimalzahl gekennzeichnet werden. Beispielsweise können die Ausgabesignalwerte des betrachteten Demonstrationssignales d in der Darstellungsform als Zahlentupel (d₄, d₃, d₂, d₁) sowie in der Darstellungsform als Binärzahl (d₄ d₃ d₂ d ₁ ) _b sowie in der Darstellungsform als die zugehörige Dezimalzahl (m)_d, sowie in der Darstellungsform als logische Funktion D(x₂,x₁) die jeweilige logische Signalver- knüpfung kennzeichnen. Demzufolge ist eine Anzahl von 2⁴ = 16 verschiedenen logischen Signalverknüpfungen darstellbar. Zur

Unterscheidung dieser einzelnen logischen Signalverknüpfungen werden diese markiert durch ein bevorzugt hochgestelltes

Kennzeichen, welches innerhalb von Klammern angegeben werden soll. Als dieses Kennzeichen soll jene Dezimalzahl verwendet werden, deren Zahlenwert gleich ist jener Binärzahl, deren Binärziffern mit den Zahlen des Zahlentupels übereinstimmen, und deren Binärziffern, wie bereits erläutert, der jeweiligen Wahrheitstabelle entnommen werden können von der jeweils betrachteten logischen Signalverknüpfung. Dies soll anhand von Tabelle 2 näher erläutert werden.

Tabelle 2 1

2

In der Tabelle 2 sind untereinander aufgelistet 2⁴ = 16 Zahlentupel gemäß der erläuterten Darstellungsform:

(d₄ ^(m), d₃ ^(m), d₂ ^(m), d₁ ^(m)) = D^(m)(x₂,x₁) = d^(m); d₄ ^(m) = D^(m)(0,0); d₃ ^(m) = D^(m)(1,0); d₂ ^(m) = D^(m)(0,1);

d₁ ^(m) = D^(m)(1,1);

Weiters gilt beispielsweise

d⁽⁸⁾ =

d⁽⁷⁾; d⁽⁹⁾ =

d⁽⁶⁾; usw., bzw. d⁽⁸⁺ⁱ⁾ =

^(7-i);

Ebenso gilt

d⁽³⁾ = d⁽²⁾ + d⁽¹⁾;

d⁽⁵⁾ = d⁽⁴⁾ + d⁽¹⁾; d⁽⁶⁾ = d⁽⁴⁾ + d⁽²⁾; d⁽⁷⁾ = d⁽⁴⁾ + d⁽³⁾;

Daraus kann eine erleichterte Erzeugung abgeleitet werden. Oberhalb jeder Zahl der in der Tabelle 2 untereinander aufgelisteten Zahlentupel sind die logischen Eingabesignalwerte angegeben für x₁ und x₂ zur Bestimmung der jeweiligen Zahl des Zahlentupels gemäß Tabelle 1 als Wahrheitstabelle. Daneben ist untereinander aufgelistet in der Tabelle 2 eine zum jeweiligen Zahlentupel gleichwertige Darstellungsform als Binärzahl. Weiters ist untereinander daneben aufgelistet in der Tabelle 2 eine dazu gleichwertige Darstellungsform als Dezimalzahl. Ebenso ist untereinander aufgelistet in der Tabelle 2 eine symbolische Darstellungsform der jeweiligen vorgegebenen logischen Signalverknüpfung.

Und schließlich ist in der Tabelle 2 untereinander aufgelistet eine zugehörige Bezeichnung für das jeweilige Demonstrationssignal. In der Tabelle 2 sind also die

Demonstrationssignalwerte aufgelistet zu allen verschiedenen Wahrheitstabellen für die jeweilige logische Signalverknüpfung von zwei Eingabesignalen x₁ und x₂. Für eine größere Anzahl K von Eingabesignalen x_k ; k = 1,...K; kann dies erweitert werden. Die jeweilige Wahrheitstabelle enthält zur jeweils vorgegebenen logischen Signalverknüpfung der Eingabesignale gemäß aller Kombinationen von logischen Eingabesignalwerten jeweils eine Anzahl T = 2^K von Ausgabesignalwerten beispielsweise für ein hierfür betrachtetes

Demonstrationssignal d = D(x_K,...x₁); Für die Ausgabesignalwerte des Demonstrationssignales ist durch Indizierung

folgendes definierbar:

d_T = D(0,0,0,...0,0,0);

d_T-1 = D(1,0,0,...0,0,0);

d_T-2 = D(0,1,0,...0,0,0);

d_T-3 = D(1,1,0,...0,0,0); d₄ = D(0,0,1,...1,1,1);

d₃ = D(1,0,1,...1,1,1);

d₂ = D(0,1,1,...1,1,1);

d₁ = D( 1,1,1,...1,1,1);

Mit diesen indizierten Ausgabesignalwerten erhält man die Wahrheitstabelle gemäß der Tabelle 3. Tabelle 3

Zu dieser Wahrheitstabelle ist eine zugeordnete logische

Signalverknüpfung definitionsgemäß darstellbar als folgendes Zahlentupel (d_T,d_T-1,d_T-2,...d₃,d₂,d₁); Anhand dieser

Wahrheitstabelle ist die zugeordnete logische Signalverknüpfung definitionsgemäß darstellbar als folgende Binärzahl

(d_T d_T-1 d_T-2 ... d₃ d₂ d₁)_b. Zu dieser Binärzahl ist mit gleichem Zahlenwert die gegebene logische Signalverknüpfung definitionsgemäß darstellbar anhand einer Dezimalzahl

(m)_d = D(x_K,x_K-1, ... x₂,x₁) = d; Diese Zahl m soll dafür

verwendet werden, die verschiedenen vorgebbaren

Wahrheitstabellen für logische Signalverknüpfungen zu markieren als ein hochgestelltes Kennzeichen

d^(m) = D^(m)(x_K,...x₁) = (m)_d; Dabei ist eine Anzahl gleich 2^T von unterschiedlichen Wahrheitstabellen vorgebbar zur

Festlegung einer vorzugebenden logischen Signalverknüpfung von einer Anzahl K von Eingabesignalen x_k ; k = 1,...K. Der

Zahlenwert der Zahl m ist demnach in diesem Fall aus einem Bereich von 0 bis M = 2^T-1. Jedes Demonstrationssignal d^(m) ist demnach wahlweise darstellbar definitionsgemäß - entweder als Zahlentupel (d_T ^(m),d_T-1,...,d₁ ^(m)), - oder als binäre Zahl ( d_T ^(m) ... d₁ ^(m) )_b,

- oder als Dezimalzahl (m)_d,

- oder als logische Funktion D^{(m )} (x_K,x_K-1,...x₁). Betrachtet man jetzt wieder die Tabelle 2, so sind die

Demonstrationssignale d^{(m )} für K = 2 dargestellt. Zu jedem Demonstrationssignal d^{(m )} gibt es Demonstrationssignalwerte d_t ^(m); t = 1,...T; deren Anzahl gleich T = 2^K = 4 ist. Die Anzahl der Demonstrationssignale d^{(m )}; m = 0,1,...M; ist gleich 1 + M = 2^T = 16; Die Nummerierung der Demonstrationssignale m = 0,1,...15 wurde dabei in jener Weise vorgenommen, sodaß ihre Nummer m gleich der Dezimalzahl zur Darstellung des Demonstrationssignales ist, also d^{(m )} = (m)_d. In diesen

Darstellungsformen von logischen Signalen als Ergebnis einer gegebenen logischen Verknüpfung können diese logischen Signale in weiteren logischen Verknüpfungen verknüp ft und dargestel lt werden. So ist beispielsweise das Eingabesignal x₁ stets auch darstellbar durch das Demonstrationssignal d⁽³⁾, und das

Eingabesignal x₂ ist stets auch darstellbar durch das Demonstrationssignal d⁽⁵⁾, wie dies aus der Tabelle 2 erkennbar ist. Die Eingabesignale, beispielsweise x₁ und x₂, sind demnach auch in der Darstellungsform von Zahlentupeln darstellbar, also x₁ = (0,0,1,1); x₂ = (0,1,0,1); Demzufolge ist jede logische Verknüpfung in einer übersichtlichen Darstellungsform beispielsweise in jener der Zahlentupel darstellbar und überprüfbar, also beispielsweise

x₁ ⊕ ₂ = (0,0,1,1) ⊕ (1,0,1,0) = (1,0,0,1); Es können die Zahlentupel beispielsweise auch als logische Vektoren

betrachtet werden. An jeder Position wird die Zahl des

Zahlentupels beispielsweise als Ausgabesignal zu einer

bestimmten Kombination von Eingabesignalwerten betrachtet.

Diese Zahl wird verknüpft mit jener Zahl des Zahlentupels an der gleichen Position, welche der gleichen Kombination von Eingabesignalwerten entspricht, zur jeweiligen Zahl des

Zahlentupels an eben der gleichen Position als Ergebnis der jeweiligen logischen Verknüpfung. Es kann eines der Demonstrationssignale, beispielsweise d⁽⁹⁾, durch Verknüpfung anderer Demonstrationssignale dargestellt werden, oder durch definitionsgemäß zugehörige Zahlentupel, oder durch

definitionsgemäß zugehörige Binärzahlen, oder durch

definitionsgemäß zugehörige Dezimalzahlen, oder durch eine logische Verknüpfung dieser oder durch eine logische Funktion von diesen:

d⁽⁹⁾ = D⁽⁹⁾(d⁽⁵⁾, d⁽³⁾) = d⁽³⁾ ⊕

⁽⁵⁾ = d⁽³⁾ ⊕ d⁽¹⁰⁾ =

= (0,0,1,1) ⊕ (1,0,1,0) = (1,0,0,1) = 1001_b = 0011_b ⊕ 1010_b =

= 3_d ⊕ 10_d = 9_d = D⁽⁹⁾ (5_d, 3_d); Auf diese Weise können logische Signale und deren logische Verknüpfungen

übersichtlich Dargestellt werden. Bei den betrachteten

Demonstrationssignalen dient die zugehörige Dezimalziffer als hochgestellte Zahl auch zur Kennzeichnung der zugehörigen Wahrheitstabelle. Dies ist bei anderen logischen Signalen nicht notwendigerweise der Fall. Allgemein dient ein

hochgestelltes Kennzeichen lediglich zur Kennzeichnung, beispielsweise in Form einer Zahl zur Nummerierung von logischen Signalen. Erfindungsgemäß soll bei einer Anzahl K von Eingabesignalen x_k ; k = 1,...K; 2

K; eine weitere Anzahl N von

Rekonstruktionssignalen r⁽ⁿ⁾; n = 1,...N; 2

N

2^k;

vorgegeben werden, so daß deren paarweise UND-Verknüpfung stets logisch Null ergibt r^{(n1 )}.r⁽ⁿ²⁾ = 0; n1 ≠ n2; und sodaß deren zusammengefaßte ODER-Verknüpfung stets logisch EINS ergibt r^(N) + r^(N-1) + ... + r⁽²⁾ + r⁽¹⁾ = 1;

Derartige Rekonstruktionssignale sind insbesondere in ihrer Darstellungsform als Zahlentupel erleichtert auffindbar und überprüfbar. So sind beispielsweise für K = 2 und N = 3 folgende Rekonstruktionssignale r⁽ⁿ⁾ vorgebbar

r⁽¹⁾ = (0,0,1,1) = 3_d; r⁽²⁾ = (0,1,0,0) = 4_d;

⁽³⁾

r = (1,0,0,0) = 8_d; Ihre paarweise UND-Verknüpfung ist insbesondere anhand von Rekonstruktionssignalwerten r_t ⁽ⁿ⁾ mit

Hilfe von logischen Zahlentupeln erleichtert überprüfbar: n1 ≠ n2; r⁽ⁿ¹⁾.r⁽ⁿ²⁾ ₌ = (r₄ ⁽ⁿ¹⁾, r₃ ⁽ⁿ¹⁾, r₂ ⁽ⁿ¹⁾, r₁ ⁽ⁿ¹⁾).(r₄ ⁽ⁿ²⁾, r₃ ⁽ⁿ²⁾, r₂ ⁽ⁿ²⁾ ,r₁ ⁽ⁿ²⁾) = = r₃

(r₄ ⁽ⁿ¹⁾. r₄ ⁽ⁿ²⁾, ⁽ⁿ¹⁾. r₃ ⁽ⁿ²⁾, r₂ ⁽ⁿ¹⁾. r₂ ⁽ⁿ²⁾, r₁ ⁽ⁿ¹⁾. r₁ ⁽ⁿ²⁾) = = (0,0,0,0) = 0_d = 0; Ihre zusammengefaßte ODER-Verknüpfung ist ebenso überprüfbar beispielsweise mit Hilfe von

Zahlentupeln r⁽¹⁾ + r⁽²⁾ + r⁽³⁾ =

= (r₄ ⁽¹⁾ + r₄ ⁽²⁾ + r₄ ⁽³⁾, r₃ ⁽¹⁾ + r₃ ⁽²⁾ + r₃ ⁽³⁾,

, r⁽¹⁾ + r⁽²⁾ + r₂ ⁽³⁾, r₁ ⁽¹⁾ + r₁ ⁽²⁾ + r₁ ⁽³⁾ ) =

= (1,1,1,1) = 15_d = 1; Jeweils zugeordnet zu jedem

Rekonstruktionssignal r ^{( n)}sind erfindungsgemäß beispielsweise folgende Streusignale vorgebbar s⁽¹⁾ = (1,0,0,0) = 8_d;

s⁽²⁾ = (0,0,0,1) = 1_d; s⁽³⁾ = (0,0,0,0) = 0_d; Ihre

UND-Verknüpfung jeweils mit dem zugeordneten Rekonstruk- tionssignal ist stets logisch Null. Dies ist ebenso überprüfbar mit Hilfe von Zahlentupeln. n = 1,2,3; r⁽ⁿ⁾ . s⁽ⁿ⁾ =

= (r₄ ^{(n )}, r₃ ^{(n )}, r₂ ^{(n )}, r₁ ⁽ⁿ⁾).

(s₄ ⁽ⁿ⁾, s₃ ^{(n )}, s₂ ^{(n )}, s₁ ⁽ⁿ⁾) = = (r₄ ⁽ⁿ⁾. s₄ ⁽ⁿ⁾, r₃ ^{(n )}.s₃ ^{(n )}, r₂ ^{(n )}.s₂ ⁽ⁿ⁾, r₁ ⁽ⁿ⁾. s₁ ⁽ⁿ⁾) =

= (0, 0, 0, 0) = 0_d; Zugeordnet zu jedem Rekonstruktionssignal

(n) sind erfindungsgemäß als beliebig auswählbar beispiels- weise folgende Beliebigsignale b (n) vorgebbar:

b ⁽¹⁾ = (1,1,1,1) = 15_d; b⁽²⁾ = (1,1,0,1) = 13_d ;

b ⁽³⁾ = (0,1,1,1) = 7_d; Zugeordnet zu jedem

Rekonstruktionssignal sind in diesem Fall die Übergabesignale erfindungsgemäß wie folgt zu ermitteln:

y⁽¹⁾ = a.r⁽¹⁾ + b⁽¹⁾.s⁽¹⁾ = a.3_d + 15_d.8_d = a.3_d + 8_d;

y⁽²⁾ = a.r⁽²⁾ + b⁽²⁾.s⁽²⁾ = a.4_d + 13_d.1_d = a.4_d + 1_d;

y⁽³⁾ = a.r⁽³⁾ + b⁽³⁾.s⁽³⁾ = a.8_d + 7_d.0_d = a.8_d; Für das

Ausgabesignal a wird vorerst noch keine vorzugebende logische

Signalverknüpfung A(x₂,x₁) explizit definiert. Das

Ausgabesignal a soll als eine logische Signalverknüpfung

A(x₂,x₁) der Eingabesignale x₁ und x₂ vorgegeben werden, beispielsweise anhand einer vorzugebenden Wahrheitstabelle, welche als Tabelle 4 wie folgt angegeben werden kann. Tabelle 4

Das Ausgabesignal a ist demnach al s folgen des Zahlentupel darstellb ar a = A (x₂ , x ₁ ) = ( a₄ , a₃ , a₂ , a₁ ) ; Demzuf olge s ind di e Übergabesi gnale in diesem Fall wie folgt darstellbar :

y⁽¹⁾ = ( a₄, a₃, a₂, a₁ ) .3_d + 8 _d = ( 1 , 0 , a₂, a₁);

y⁽²⁾ = (a₄, a₃, a₂, a₁).4_d + 1_d = (0, a ₃ , 0, 1);

y⁽³⁾ = (a₄, a₃, a₂, a₁).8_d = (a₄, 0, 0, 0);

Durch die Zahlentupel dieser drei Übergabesignale

y⁽¹⁾ = (1,0,a₂,a₁); y⁽²⁾ = (0,a₃,0,1); y⁽³⁾ = (a₄, 0,0,0);

wird eine Vorschrift festgelegt. Eine derartige Vorschrift für eine Erzeugung, eine Verwendung sowie eine Verknüpfung der Übergabesignale kann wie bei einer Algebra formuliert und vorgegeben weroen. Da eine solche Vorschrift als Algebra bevorzugt für eine Verknüpfung logischer Zahlentupel

formulierbar ist, wird sie als BOOT-Algebra bezeichnet, als eine Abkürzung für "boolean tuple algebra". Entsprechend der Anzahl N von übergabesignalen, wird sie bezeichnet als eine BOOT_N-Algebra. In oer Folge soll dies näher erläutert werden. Beispielsweise durch die zuvor erläuterten Demonstrationssignale sind logische Signalverknüpfungen von Eingabesignalen definitionsgemäß festlegbar. Jede beliebige logische

Signalverknüpfung von Eingabesignalen, welche ihrerseits jeweils als eines der Demonstrationssignale darstellbar sind, liefert als Ausgabesignal wiederum stets eines der

Demonstrationssignale. Somit ist jede beliebige logische

Funktion darstellbar, und ihrerseits wiederum verknüpfbar. Als ein sog. BOOT_N soll erfindungsgemäß ein Tupel von einer Anzahl N von logischen Funktionen angegeben werden, welche jeweils zur Erzeugung der Übergabesignale anzuwenden sind. Durch diese logischen Funktionen des Tupels soll jene logische Funktion bestimmbar sein, welche zur Erzeugung des Ausgabesignales anzuwenden ist. Zur Anzahl N von folgenden logischen

Funktionen y⁽ⁿ⁾ (x_K, ... x₁); n = 1,...N; lau tet das erfin- dungsgemäße BOOT_N (Y⁽¹⁾ (x_K, ...x₁),..., Y ^(N) (x_K,...x₁));

Erfindungsgemäß sollen gemäß dieser Funktionen Übergabesignale erzeugt werden, welche beispielsweise in der Darstellungsform als Zahlentupel oder als Binärzahl oder als Dezimalzahl darstellbar sind. Erfindungsgemäß wird ein Tupel, welches dem daraus erzeugbaren Ausgabesignal sowie der diesem Ausgabesig- nal zugeordneten Signalverknüpfung der Eingabesignale

zugeordnet wird, bestehend aus einer Anzahl von logischen Übergabesignalen erzeugt, welche so erzeugt werden, daß jedes dieser Übergabesignale je einer ODER-Verknüpfung von einerseits einer UND-Verknüpfung des Ausgabesignales mit einem dem Übergabesignal jeweils zugeordneten Rekonstruktionssignal und andererseits einer UND-Verknüpfung eines oem Übergabesignal jeweils zugeordneten Beliebigsignales mit einem dem Übergabesignal jeweils zugeordneten Streusignal entspricht, sowie daß jede UND-Verknüpfung von je einem der Rekonstruktionssignale mit je einem anderen der Rekonstruktionssignale stets logisch NULL ist, sowie daß eine OCER-Verknüpfung von allen

Rekonstruktionssignalen stets logisch EINS ist, sowie daß jede UND-Verknüpfung von je einem der Rekonstruktionssignale mit dem jeweils zugeordneten Streusignal stets logisch NULL ist, so daß das Ausgabesignal anhand dieses Tupels der

Übergabesignale mittels einer ODER-Verknüpfung von allen

UND-Verknüpfungen von je einem der Übergabesignale mit dem jeweils diesem Übergabesignal zugeordneten

Rekonstruktionssignal erzeugbar ist.

So können die zuvor erläuterten Übergabesignale y⁽¹⁾ = (1,0,a₂,a₁); y⁽²⁾ = (0,a₃,0,1); y⁽³⁾ = (a₄, 0,0,0); auch als das folgende BOOT₃ angegeben sein:

(y⁽¹⁾, y⁽²⁾, y⁽³⁾) = ((1,0,a₂,a₁),(0,a₃,0,1),(a₄,0,0,C));

Dabei kann für das Ausgabesignal folgende logische Verknüpfung beispielsweise gegeben sein: a = A(x₂,x₁) = (a₄,a₃, a₂,e₁) = (0,1,1,0) = 0110_b = 6_d = x₁ ⊕ x₂; Demzufolge werden in diesem Fall die folgenden Übergabesignale erhalten y⁽¹⁾ = (1,0,a₂,a₃) = (1,0,1,0); y⁽²⁾ = (0,a₃,0,1) = (0,1,0,1); y⁽³⁾ = (a₄, 0,0,0) = (0,0,0,0); Für diesen Fall lautet das betrachtete BOOT₃ demnach wie folgt: (y⁽¹⁾, y⁽²⁾, y⁽³⁾) =

= ((1,0, 1,0), (0,1, 0,1), (0,0, 0,0)) =

-= (1010_b,0101_b,0000_b) = (10_d, 5_d, 0_d);

Erfindungsgemäß soll das Ausgabesignal durch eine zusammengefaßte ODER-Verknüpfung aller UND-Verknüpfungen

von jeweils zugehörigen Übergabesignalen und Rekonstruktionssignalen erzeucbar sein:

a - y⁽¹⁾.r⁽¹⁾ + y⁽¹⁾.r⁽²⁾ + y⁽³⁾.r⁽³⁾;

Dies kann beispielsweise in der Darstellungsform der Zahlentupel erleichtert überprüft werden.

(1,0,1,0). (0,0,1,1) + (0,1,0,1). (0,1,0,0) +

+ (0,0,0,0). (1,0,0,0) =

= (0,0,1,0) + (0,1,0,0) + (0,0,0,0) = (0,1,1,0) = 6_d;

Die vorgegebene Signalverknüpfung der Eingabesignale zur

Erzeugung des Ausgabesignales kann demzufolge als das BOOT₃ gemäß (10_d, 5_d, 0_d) definitionsgemäß dargestellt werden. Für eine andere logische Signalverknüpfung der Eingabesignale, beispielsweise für x₁ +

₂ = 11_d kann durch folgendes BOOT₃ (11_d, 1_d, 8_d) ein erzeugbares Ausgabesignal festgelegt werden. Diese beiden Ausgabesignale sollen als logische Signale verknüpfbar sein, beispielsweise durch eine UND-Verknüpfung. Zur besseren Unterscheidung erfolgt eine Indizierung in Form einer tiefgestellten Nummer, welche in Klammern angegeben wird a₍₁₎ = A₍₁₎(x₂,x₁) = D⁽⁶⁾(x₂,x₁) = x₁ ⊕ x₂; a₍₂₎ = A₍₂₎(x₂,x₁) = D⁽¹¹⁾(x₂,x₁) = x₁ +

₂; a₍₃₎ = A₍₃₎(a₍₂₎, a₍₁₎) = D⁽¹⁾ (a₍₂₎, a₍₁₎) = a₍₁₎ · a₍₂₎ = = D⁽¹⁾(D⁽¹¹⁾(x₂,x₁), D⁽⁶⁾(x₂,x₁)) = (x₁ ⊕ x₂).(x₁ +

₂);

Zur Bestimmung der Wahrheitstabelle werden beispielsweise die Zahlentupel von a₍₁₎ und a₍₂₎ verknüpft. a₍₃₎ = D⁽¹⁾(D⁽¹¹⁾(x₂, x₁), D⁽⁶⁾(x₂, x₁) ) =

= D⁽¹⁾ ((1,0,1,1), (0,1,1,0)) = (1,0,1,1). (0,1,1,0) =

= (0,0,1,0) = 2_d = x₁.

₂;

Zum verknüpften Ausgabesignal a₍₃₎ sind die Übergabesignale angebbar gemäß

= a₍₃₎.r⁽¹⁾ + b⁽¹⁾.s⁽¹⁾; = a₍₃₎.r⁽²⁾ + b⁽²⁾.s^{(2) ;}

= a₍₃₎.r⁽³⁾ + b⁽³⁾.s⁽³⁾;

Es kann das verknüpfte Ausgabesignal a₍₃₎ daraus erzeugt werden gemäß:

a₍₃₎ = y

. r⁽¹⁾ + y

. r^(r) + y

( )⁾.r⁽³⁾;

Beispielsweise anhand von Wahrheitstabellen oder beispielsweise anhand von Zahlentupeln kann gezeigt werden, daß die Übergabesignale zum verknüpften Ausgabesignal a₍₃₎ durch dieselbe logische Verknüpfung erhalten werden können:

= A₍₃₎(11_d,10_d); = A₍₃₎(1_d,5_d); = A₍₃₎(8_d,0_d);

Und man erkennt, daß ebenso auch ein BOOT₃ zum verknüpften Ausgabesignal a₍₃₎ durch Verknüpfung erhalten werden kann: )

= A₍₃₎( (11_d,1_d,8_d), (10_d,5_d,0_d))=

= ( A₍₃₎(11_d,10_d), A₍₃₎(1_d,5_d), A₍₃₎(8_d,0_d) ) =

= ( D⁽¹⁾(11_d,10_d), D⁽¹⁾(1_d,5_d), D⁽¹⁾(8_d,0_d) ) =

= ( 10_d, 1_d, 0_d ); Jedes logische Signal ist demnach darstellbar, wie jenes

Demonstrationssignal mit der gleichen Wahrheitstabelle als Ausgabesignal gemäß einer vorgegebenen Signalverknüpfung von Eingabesignalen. Diese Verknüpfung wird zur Festlegung von Übergabesignalen verwendet. Aus diesen Übergabesignalen wird ein zum logischen Signal zugehöriges BOOT zusammengestellt, aus dessen Übergabesignalen das logische Signal erzeugbar ist. Zur Verknüpfung derartiger aus Übergabesignalen erzeugbarer logischer Signale genügt es somit, die Übergabesignale gemäß der BOOTs zu verknüpfen. So kann beispielsweise ein logisches Schaltwerk aufgebaut werden, welches anstelle von einem einzelnen logischen Signal jeweils ein BOOT von Übergabesignalen verwendet, und welches diese BOOTs von Über- gabesignalen miteinander verknüpft. Beispielsweise nur für eine Ausgabe soll aus dem jeweiligen BOOT von Übergabesignalen das auszugebende logische Signal rekonstruiert und erzeugt werden. Da nicht mit einem einzelnen Signal, etwa in Form des Ausgabesignales, sondern mit einem erfindungsgemäßen BOOT von Übergabesignalen gearbeitet wird, können diese untereinander sowie bei ihrer Erzeugung auf Fehler überprüft werden, beispielsweise durch eine Verwendung von Testschaltungen, von welchen zusätzliche Testsignale erzeugt werden. Ebenso können Schaltungskomponenten vorgesehen sein zur Erzeugung von

Prüfsignalen, mittels derer ein fehlerhaft erzeugtes

Übergabesignal korrigierbar ist. Durch die erfindungsgemaße Vorschrift zur Erzeugung der Übergabesignale ergeben sich besondere Verknüpfungsregeln, anhand derer eine Anwendung der Testschaltungen sowie der Prüfsionale erzielbar ist.

Dies eröffnet neue Wege Schaltungen aufzubauen, und neuartige Schaltungen einzuführen. Beispielsweise Anwendungen für

Fehlererkennung, Fehlerkorrektur und allgemeine Sicherheitsaspekte können a priori in Schaltungsentwürfe einbezogen werden. Beispielsweise Anwendungen für Verschlüsselungen von Signalen sind dadurch ebenso erzielbar und überprüfbar.

Beispielsweise für Anwendungen bei programmierbaren logischen Schaltwerken (PLA's) ist eine Verbesserung in Form einer Fehlererkennung sowie einer Fehlerkorrektur erzielbsr. Insbesondere bei bevorzugten Ausführungsformen der Erfindung, wie sie in den Unteransprüchen formuliert sind, ergeben sich je nach Anwendungsfall besondere Vorteile.

Eine bevorzugte Ausführungsform der Erfindung ist dadurch gekennzeichnet, daß wenigstens eines der Übergabesignale erzeugbar ist entsprechend einer ODER-Verknüpfung von allen UND-Verknüpfungen von diesem Übergabesignal zugeordneten weiteren logischen Rekonstruktionssignalen sowie einem

weiteren Tupel von diesem Übergabesignal zugeordneten weiteren logischen Übergabesignalen welche so erzeugt werden, daß jedes der weiteren Übergabesignale jeweils einer ODER-Verknüpfung zweier UND-Verknüpfungen entspricht, und zwar einerseits des zugeordneten Übergabesignales mit je einem der weiteren

Rekonstruktionssignale und andererseits eines dem weiteren Übergabesignal zugeordneten weiteren logischen Beliebigsignales mit einem dem weiteren Übergabesignal zugeordneten weiteren logischen Streusignal dessen UND-Verknüpfung mit dem weiteren Rekonstruktionssignal stets logisch NULL ergibt, sowie daß jede UND-Verknüpfung von je einem der weiteren

Rekonstruktionssignale mit je einem anderen der weiteren

Rekonstruktionssignale stets logisch NULL ergibt, sowie daß eine ODER-Verknüpfung von allen der weiteren logischen

Rekonstruktionssignale stets logisch EINS ergibt, sowie daß jede UND-Verknüpfung von einem der weiteren Rekonstruktionssignale mit dem dem Übergabesignal zugeordneten Rekonstruktionssignal nicht für alle Kombinationen von Eingabesignalwerten logisch NULL ergibt, sodaß das Ausgabesignal

erzeugbar ist mittels einer ODER-Verknüpfung von allen

UND-Verknüpfungen der einander zugeordneten Rekonstruktionssignale und Übergabesignale, mit einer solchen UND-Verknüpfung bei jedem der weiteren Übergabesignale bestehend aus dem weiteren Übergabesignal dem weiteren Rekonstruktionssignal sowie jenem Rekonstruktionssignal, welches dem zugeordneten Übergabesignal zugeordnet ist. Wird beispielsweise das bereits erläuterte BOOT₃ betrachtet, dessen logische Funktionen jeweils durch Großbuchstaben als solche gekennzeichnet werden: Y⁽¹⁾(x₂,x₁) = A(x₂,x₁).R⁽¹⁾(x₂,x₁) + B⁽¹⁾(x₂,x₁).S⁽¹⁾(x₂,x₁);

Y⁽²⁾(x₂,x₁) ₌ A(x₂,x₁).R⁽²⁾(x₂,x₁) + B⁽²⁾(x₂,x₁).S⁽²⁾(x₂,x₁);

Y⁽³⁾(x₂,x₁) = A(x₂,x₁).R⁽³⁾(x₂,x₁) + B⁽³⁾(x₂,x₁).S⁽³⁾(x₂,x₁); mit folgenden vorgegebenen Funktionen:

R⁽¹⁾(x₂,x₁) = D⁽³⁾(x₂,x₁) = x₁;

R⁽²⁾(x₂,x₁) = D⁽⁴⁾(x₂,x₁) =

₁. x₂ ;

R⁽³⁾(x₂,x₁) = D⁽⁸⁾(x₂,x₁) =

₁.

₂;

S⁽¹⁾(x ₂ , x ₁ ) = D⁽⁸⁾(x₂,x₁) =

x₁.

₂;

S⁽²⁾(x₂,x₁) = D⁽¹⁾(x₂,x₁) = x₁.x₂;

S⁽³⁾(x₂,x₁) = D⁽⁰⁾(x₂,x₁) = 0;

B⁽¹⁾(x₂,x₁) = D⁽¹⁵⁾(x₂,x₁) = 1;

B⁽²⁾(x₂,x₁) = D⁽¹³⁾(x₂,x₁) =

₁ + x₂ ;

B⁽³⁾(x₂,x₁) = D⁽⁷⁾(x₂,x₁) = x ₁ + x₂;

so ist folgendes Tupel von locischen Funktionen vorgegeben:

( Y⁽¹⁾(x₂,x₁), Y⁽²⁾(x₂,x₁), Y⁽³⁾(x₂,x₁) );

Mit Hilfe dieser drei logischen Funktionen dieses Tupels ist eine beliebige logische Funktion A(x₂,x₁) darstellbar

A(x₂,x₁) = Y⁽¹⁾(x₂,x₁).R⁽¹⁾(x₂,x₁) +

+ Y⁽²⁾(x₂,x₁).R⁽²⁾(x₂,x₁) +

+ Y⁽³⁾(x₂,x₁).R⁽³⁾(x₂,x₁) =

= Y⁽¹⁾(x₂,x₁).(x₁) +

+ Y⁽²⁾ (x₂,x₁).(

₁.x₂) +

+ Y⁽³⁾(x₂,x₁).(

₁.

₂);

Beispielsweise für folgende logische Funktion:

A ( x ₂ ,x ₁ ) = D⁽⁶⁾ (x₂,x₁ ) = x ₁ ⊕ x₂ ;

erhält man folgendes Tupel von logischen Funktionen:

y⁽¹⁾(x₂,x₁) =

= (x₁⊕x₂). (x₁) + (

x₁.

x₂) = D⁽¹⁰⁾(x₂,x₁) =

₂;

Y⁽²⁾(x₂,x1) =

= (x₁⊕x₂). (

₁.x₂) + (

x₁ + x₂).(x₁.x₂) = D ⁽⁵⁾ (x₂,x₁) = x₂;

Y⁽³⁾(x₂,x₁) =

= (x₁⊕x₂). (

₁.

₂) = D⁽⁰⁾(x₂,x₁) = 0; ( Y⁽¹⁾(x₂,x₁), Y⁽²⁾(x₂,x₁), Y⁽³⁾(x₂,x₁) ) =

= (D⁽¹⁰⁾(x₂,x₁), D⁽⁵⁾(x₂,x₁), D⁽⁰⁾(x₂,x₁) ) =

= ( ₂, x₂, 0 ); Mit Hilfe dieser logischen Funktionen dieses Tupels kann die soeben betrachtete logische Funktion x₁⊕x₂ wie folgt gebildet werden:

A(x₂,x₁) = (

x₂).(x₁) + (x₂).(

x₁.x₂) + (0).(

x₁.

₂) =

= x₁ .

x₂ +

x ₁ . x₂ = x₁⊕x₂;

Es ist somit erkennbar, daß eine beliebige logische Funktion durch ein Tupel von logischen Funktionen festlegbar und bestimmbar ist. Dies wird benutzt bei der Festlegung von Über- gabesignalen, aus welchen stets ein Ausgabesignal erzeugbar ist. Es soll nun gezeigt werden, wie ein derartiges Tupel erweiterbar ist, indem beispielsweise eine der logischen

Funktionen des Tupels durch ein Tupel von weiteren logischen Funktionen ersetzt werden kann. Und ebenso soll gezeigt werden, wie ein Tupel reduzierbar ist, indem beispielsweise einige der logischen Funktionen des Tupels durch eine einzelne logische Funktion ersetzt werden können. Dies soll zunächst anhand von Übergabesignalen erläutert werden. Beispielsweise für das bereits betrachtete BOOT

( Y⁽¹⁾(x₂,x₁), Y⁽²⁾(x₂,x₁), Y⁽³⁾(x₂,x₁) ); kann das

folgende Tupel von Übergabesignalen ( y⁽¹⁾, y⁽²⁾, y⁽³⁾ );

y⁽¹⁾= ax₁ +

x₁

₂; y⁽²⁾= a

₁x₂ + x₁x₂; y⁽³⁾= a

₁x

₂; erzeugt werden. Diese Übergabesignale können ebenso aufgrund der Wahrheitstabellen, wie bereits erläuert, als logische Zahlentupel dargestellt werden y⁽¹⁾= (1,0,a₂,a₁); y⁽²⁾= (0,a₃,0,1);

y⁽³⁾= (a₄, 0,0,0); Ebenso kann das Tupel der Übergabesignale dargestellt werden, wie bereits erläutert, als Tupel von logischen Zahlentupeln:

(Y⁽¹⁾,y⁽²⁾,y⁽³⁾) = ((1,0,a₂,a₁),(0,a₃,0,1),(a₄,0,0,0));

Betrachtet man beispielsweise das Übergabesignal y⁽¹⁾, so soll näher erläutert werden, wie zu diesem Übergabesignal weitere Übergabesignale erzeugt werden können, indem dieses Übergabesignal y⁽¹⁾als ein erzeugbares intermediäres

Ausgabesignal zu betrachten ist, und als ein solches den weiteren Übergabesignalen zugeordnet wird. Zur Kennzeichnung der Signale, welche zum Übergabesignal y⁽¹⁾ zugehörig sind, wird deren Kennzeichen durch eine Ergänzung innerhalb der kennzeichnenden hochgestellten Klammer erweitert durch ein Komma und ein zusätzliches weiteres Kennzeichen, beispielsweise in Form einer Nummerierung. So sollen zu einem betrachteten Übergabesignal y ⁽¹⁾ und dessen zugehörigem Rekonstruktionssional r ⁽¹⁾ beispielsweise zwei weitere Rekonstruktionssignale r^(1,1) und r^(1,2) vorgegeben werden. Eine paarweise UND-Verknüpfung soll stets logisch Null ergeben

r^(1,1) + r^(1,2) = 0; Eine ODER-Verknüpfung soll stets logisch EINS ergeben r^(1,1) + r^(1,2) = 1; Mindestens eine von UND-Verknüpfungen des zum betrachteten Übergabesignal zugehörigen

Rekonstruktionssignales r ⁽¹⁾ mit einem der weiteren Rekonstruktionssignale r^(l,j); j = 1, 2; soll verschieden von stets logisch Null sein: r^(l,j).r⁽¹⁾ ≠ 0; j = 1, 2; Außerdem soll zu jedem dieser weiteren Rekonstruktionssignale r^(l,j); j = 1, 2; je ein weiteres Streusignal s^(l,j); j = 1,2; vorgegeben werden, dessen UND-Verknüpfung mit dem zugehörigen weiteren Rekonstruktionssignal stets logisch NULL ist

r^(l,j).s^(l,j) = 0; j = 1, 2; Zusätzlich soll je ein beliebig vorgebbares weiteres Beliebigsignal zu jedem dieser weiteren Rekonstruktionssignale vorgegeben werden b^(l,j); j = 1,2; Mit diesen vorgegebenen weiteren Signalen r^(l,j); s^(l,j); b^(l,j); j = 1,2; ist je ein weiteres Übergabesignal zu jedem weiteren Rekonstruktionssignel wie fclct festlegbar:

y^(1,1) = y ⁽¹⁾.r^(1,1) + b^(1,1).s^(1,1);

y^(1,2) = y ⁽¹⁾.r^(1,2) + b^(1,2).s^(1,2);

Beispielsweise ist das betrachtete Übergabesignal y ⁽¹⁾

erzeugbar mittels folgender weiterer Rekonstruktionssignale r^(1,1) ₌ (0,0,1,0) = 2_d; r^(1,2) = (1,1,0,1) = 13_d; mit

folgender Vorschrift zur Bildung zugehöriger Übergabesignale y^(1,1) = y ⁽¹⁾.r^(1,1) + b^(1,1).s^(1,1);

r^(1,2) = y ⁽¹⁾.r^(1,2) + b^(1,2).s^(1,2);

sodaß gilt

y ⁽¹⁾ = y^(1,1).r^(1,1).r⁽¹⁾ + y^(1,2).r^(1,2).r⁽¹⁾;

Werden beispielsweise gemäß stets logisch NULL die folgenden weiteren Streusignale und weiteren Beliebigsignale vorgegeben s^(1,1) = s^(1,2) = b^(1,1) = b^(1,2) = 0_d; so erhält man anstelle der bisherigen drei Übergabesignale die folgenden vier y^(1,1) = (0,0,a₂,0);

y^(1,2) = (1,1,0,a₁);

y⁽²⁾ = (0,a₃,0,1);

y⁽³⁾ = (a₄,0,0,0);

Während gemäß der vorigen drei Übergabesignale das

Ausgabesignal erzeugbar ist gemäß

a = y ⁽¹⁾.r⁽¹⁾ + y⁽²⁾.r⁽²⁾ + y⁽³⁾.r⁽³⁾ =

= (1,0,a₂,a₁).3_d + (0,a₃,0,1).4_d + (a₄,0,0,0).8_d =

= (a₄,a₃,a₂,a₁);

so ist gemäß der jetzt vorliegenden vier Übergabesignale das

Ausgabesignal erzeugbar gemäß

a = y^(1,1).r^(1,1).r⁽¹⁾ + y^(1,2).r^(1,2).r⁽¹⁾ +

+ y ⁽²⁾.r⁽²⁾ + y⁽³⁾.r⁽³⁾ =

= (0,0,a₂,0).2_d.3_d + (1,1,0,a₁).13_d.3_d +

+ (0,a₃,0,1).4_d + (a₄,0,0,0).8_d = (a₄, a₃, a₂, a₁); Bei der Auswahl und Prüfung insbesondere der Rekonstruktionssignale und Streusignale sind dabei die Zahlentupel von

Tabelle 2 verwendbar. Beim Übergang vom Tupel der drei Übergabesignale (y ⁽¹⁾, y ⁽²⁾, y ⁽³⁾) zum Tupel der vier Übergabesignale (y^(1,1), y⁽¹'²⁾, y⁽²⁾, y⁽³⁾) sollen die neuen Übergabesignale y^(1,1) und y^(1,2) aus dem ersetzten Übergabesignal y ⁽¹⁾ wie folgt erzeugt werden:

y^(1,1) =y ⁽¹⁾ .r^(1,1) + b^(1,1).s^(1,1) = y ^{( 1)}.2_d;

y^(1,2) = y ⁽¹⁾ .r^(1,2) + b^(1,2).s^(1,2) = y⁽¹⁾.13_d;

Dabei muß y ⁽¹⁾ nicht explizit erzeugt sein, weil folgendes gilt y ⁽¹⁾ = a.3_d + 8_d; Dies kann berücksichtigt sein:

y^(1,1) = (a.3_d + 8_d).2_d = a.2_d;

y^(1,2) = (a.3_d + 8_d).13_d = a.1_d + 8_d;

Und umgekehrt soll beim Übergang vom Tupel der vier Übergabesignale (y^(1,1), y^(1,2), y ⁽²⁾, y ⁽³⁾) zum Tupel der drei

Übergabesignale (y ⁽¹⁾, y ⁽²⁾, y ⁽³⁾) das neue Übergabesignal y ⁽¹⁾ aus den ersetzten Übergabesignalen y^(1,1) und y^(1,2) wie folgt erzeugt werden: y ⁽¹⁾ =

= y^(1,1).r^(1,1).r ⁽¹⁾ + y^(1,2).r^(1,2).r⁽¹⁾ =

= y^(1,1).2_d.3_d + y^(1,2).13_d.3_d =

= y^(1,1).2_d + y^(1,2).1_d; Wie bereits erläutert, ist beispielsweise aus dem folgengen Tupel von drei Übergabesignalen (y⁽¹⁾, y⁽²⁾, y⁽³⁾) = (10_d,5_d,0_d) das betrachtete Ausgabesignal erzeugbar gemäß

a = y⁽¹⁾.r⁽¹⁾ + y⁽²).r⁽²⁾ + y ⁽³⁾.r⁽³⁾ =

= 10_d.3_{d +} 5_d.4_d + 0_d.8_d = 2_d + 4_d + 0_d = 6_d;

Indem durch zwei weitere Ubergabesignale das Übergabesignal y ⁽¹⁾ ersetzt wird durch:

y⁽¹'¹⁾ = y⁽¹⁾.2_d = 10_d.2_d = 2_d;

y^(1,2) = y ⁽¹⁾.13_d = 10_d.13_d = 8_d;

so kann aus dem Tupel der drei Übergabesignale ein Tupel von vier Übergabesignalen erzeugt werden:

( y^(1,1), y^(1,2), y⁽²⁾, y⁽³⁾ ) = (2_d,8_d,5_d,0_d);

aus welchem das betrachtete Signal a = 6_d wie folgt erzeugbar ist:

a = y^(1,1).r^(1,1).r⁽¹⁾ + y^(1,2).r^(1.2).r⁽¹⁾ +

+ y ⁽²⁾ .r⁽²⁾ + y ⁽³⁾ .r⁽³⁾ =

= y^(1,2).2_d.3_d + y^(1,2).13_d.3_d + y ⁽²⁾.4_d + y ⁽³⁾.8_d =

= y^(1,1).2_d + y^(1,2).1_d + y⁽²⁾.4_d + y ⁽³⁾.8_d =

= 2_d.2_d + 8_d.1_d + 5_d.4_d + 8_d.0_d = 2_d + 0_d + 4_d + 0_d = 6_d;

Demzufolge werden die Definitionen für das BOOT₃

Y ⁽¹⁾ (x₂,x₁ ) = A (x₂,x₁ ) .x₁ +

x₁ .x₂;

Y ⁽²⁾ (x₂,x₁ ) = A (x₂,x₁ ) .x₁ . x₂ + x₁.x₂;

Y ⁽³⁾ (x₂,x₁ ) = A (x₂,x₁ ) .

x₁

. x₂;

ersetzt durch folgende Definitionen für ein BOOT₄

Y^(1,1) (x₂,x₁ ) = A (x₂,x₁ ) .x₁

. x₂;

Y^(1,2) (x₂,x₁ ) = A (x₂,x₁ ) .x₁ . x₂ +

x₁.x₂;

Y ⁽²⁾ (x₂,x₁ ) = A (x₂,x₁ ) .x₁ . x₂ + x₁.x₂;

Y ⁽¹⁾ (x₂,x₁ ) = A (x₂,x₁ ) .

x₁

. x₂;

indem anstelle der Definition

Y ⁽¹⁾ (x₂,x₁ ) = A (x₂,x₁ ) .x₁ +

x₁ . x₂;

die beiden Definitionen

Y⁽¹'¹⁾(x₂,x₁) = A(x₂,x₁).x₁

. x₂;

Y⁽¹'²⁾(x₂,x₁) = A (x₂,x₁ ) .x₁ . x₂ + x₁.x₂;

getreten sind. In der umgekehrten Vorgehensweise beim Ersetzen der Definitionen ist das BOOT₄ ersetzbar durch das BOOT₃. In der Folge sollen noch einige Sonderfälle betrachtet werden. Beispielsweise für ein BOOT_N , dessen Übergabesignale jeweils gleich sind den jeweils zugeordneten Rekonstruktionssignalen, ist das dadurch dargestellte logische Signal stets logisch

EINS, so daß ein derartiges BOOT als ein 1-Element verwendbar ist. (y⁽¹⁾,y⁽²⁾,...y^(N)) = (r⁽¹⁾,r⁽²⁾,...r^N)) = 1;

Beispielsweise ist das dargestellte logische Signal stets logisch NULL für ein BOOT_N, dessen Übergabesignale jeweils gleich sind den jeweils zugeordneten Streusignalen, so daß ein derartiges BOOT als ein O-Element verwendbar ist.

(s⁽¹⁾,s⁽²⁾,...s^(N)) = 0; Beispielsweise ist das dargestellte logische Signal stets logisch NULL für eine UND-Verknüpfung von einem BOOT_N bestehend aus allen zugehörigen

Rekonstruktionssignalen mit einem BOOT_N bestehend ebenfalls aus allen Rekonstruktionssignalen wobei jedoch die jeweilige Reihenfolge der Rekonstruktionssignale in jedem der BOOTs eine nicht identische Permutation ist.

(r^(p1),x^(p2),...r^(pN)).(r^{( q1)},r^(q2),...r^{( qN)}) = 0;

Zur Darstellung der unterschiedlichen Permutationen dienen folgende Definitionen:

p1,p2,...,pn,...,pN = Permutation von 1,2,...,n,...,N;

q1,q2,...,qn,...,qN = Permutation von 1,2,...,n,...,N;

pn ≠ qn für n = 1, 2, ... N; Diese Sonderfälle sind

beispielsweise für Anwendungen bei Testschaltungen zur

Überprüfung der Rekonstruktionssignale benutzbar.

Beispielsweise anhand seiner Wahrheitstabelle für Eingabesignale x_k ; n = 1,...K- kann ein logisches Signal w als ein BOOT_T dargestellt werden für T = 2 ^K; indem alle Streusignale stets logisch NULL vorgegeben werden, und in dem jedes Rekonstruktionssignal zu jeweils einer Spalte der Wahrheitstabelle beispielsweise gemäß Tabelle 3 jweils als eine UND-Verknüpfung aus allen Eingabesignalen vorgegeben wird, bei welcher alle jene Eingabesignale invertiert enthalten sind, deren Eingabesignalwert in der jeweiligen Spalte der Wahrheitstabelle mit logisch NULL angegeten ist, so daß als BOOT_T die Signalwerte w_t; t = 1,2, ...T; zur Bildung eines logischen Zahlentupels w = (w_T,W_T-1,...w₂,w₁) für das Signal w gemäß seiner Wahrheitstabelle übernommen werden können

s⁽¹⁾ = s⁽²⁾ = ... = s^(T) = 0;

r^(T) =

x₁x2...

x_{K -1}x_K ;

r^(T-1) = x₁x₂...x_K-1x_K ; r⁽²⁾ = x₁x₂...x_K-1x

_K;

r⁽¹⁾ = x₁x₂...x_K-1x_K;

Beispielsweise sind die Demonstrationssignale von Tabelle 2 darstellbar durch die in der Tabelle 2 angegebenen Zahlentupel jeweils als ein BOOT₄, indem alle Streusignale mit logisch NULL vorgegeben sind, und folgende Rekonstruktionssignale vorgegeben sind: s⁽¹⁾ = s⁽²⁾ = s⁽³⁾ = s⁽⁴⁾ = 0;

r⁽¹⁾ = (1,0,0,0) = 8_d =

_{1 2}; r⁽²⁾ = (0,1,0,0) = 4_d =

₁.x₂; r⁽³⁾ = (0,0,1,0) = 2_d = x₁.

x₂; r⁽⁴⁾ = (0,0,0,1) = 1_d = x₁.x₂; In der Folge sollen weitere Besonderheiten erläutert werden. An jeder Position eines BOOTs kann als ein Element dieses BOOTs als Darstellungsform für dieses Element wiederum ein BOOT vorgesehen sein, dessen Rekonstruktionssignale betreffend Anzahl und Definition auch unterschiedlich vorgεbbar sein können. Beispielsweise kann, wie bereits erläutert, ein Übergabesignal y⁽¹⁾ von einem BOOT₃ durch zwei weitere Übergabesignale y^(1,1) und y^(1,1) als ein BOOT₂ gemäß

(y^(1,1)),y⁽¹'²⁾) dargestellt werden.

(y⁽¹⁾,y⁽²⁾,y⁽³⁾) = ((y⁽¹'¹⁾,y⁽¹'²⁾),y⁽²⁾,y⁽³⁾); In diesem Fall sind bei der Erzeugung des dadurch dargestellten

Ausgabesignales die jeweiligen Rekonstruktionssignale zu berücksichtigen.

((^y(1,1),y^(1,2)),y⁽²⁾,^y(3)) =

= (y ^{( 1,1)}.r^(1,1)+y^(1,2).r^(1,2),y⁽²⁾,y⁽³⁾) =

= y^(1,1).r^(1,1).r⁽¹⁾ + y^(1,2).r^(1,2).r⁽¹⁾ + y⁽²⁾.r⁽²⁾ +

+ y⁽³⁾.r⁽³⁾;

Es kann also gezeigt werden, daß folgendes gilt:

((r ^{( 1,1)},r^(1,2)),r⁽²⁾,r⁽³⁾) = (1,r⁽²⁾,r⁽³⁾) = 1; nurch dieses BOOT₃, bei welchem ein Element als ein BOOT₂ dargestellt ist, ist ein logisches Signal darstellbar. Zu den vier Übergabesignalen y^(1,1), y⁽¹'²⁾, y⁽²⁾, y⁽³⁾ dieses ein BOOT₂ enthaltenden BOOT₃ sind bei der Erzeugung des dadurch dargestellten Signales die jeweiligen Rekonstruktionssignale wie folgt zugeordnet. Für das BOOT₂ sind die Rekonstruktions- Signale r^(1,1), r^(1,2) zugeordnet, sodaß folgendes gilt:

(r^(1,1), r^(1,2)) = 1; Für das BOOT₃ sind die Rekonstruktionssignale r⁽¹⁾, r⁽²⁾ , r⁽³⁾ zugeordnet, sodaß folgendes gilt: ( r⁽¹⁾,r⁽²⁾,r⁽³⁾) = 1;

Bei der Erweiterung des BOOT₃ anhand des BOOT₂ zum BOOT₄ (y^(1,1),y^(1,2),y⁽²⁾,y⁽³⁾); sind die folgenden vier Rekonstruk- tionssignal, r^(1,1). r⁽¹⁾, r^(1,2).r^(1,2).r⁽¹⁾, r^(2), r⁽³⁾ zugeordnet, so daß folgendes gilt:

_(r(1,1).r⁽¹⁾ , r^{(1 , 2)}.r⁽¹⁾,r⁽²⁾,r⁽³⁾) = 1 ; r^(1,1).r⁽¹⁾.r⁽²⁾ = 0; r^(1,2).r⁽¹⁾.r⁽³⁾ = 0; r^(1,2).r⁽¹⁾.r⁽²⁾ = 0;

r^(1,2).r⁽¹⁾.r⁽³⁾ = 0; Unabhängig von den jeweils zugehörigen Rekonstruktionssignalen kann gezeigt werden, daß folgendes stets gilt (1,1, ...1) = 1; (0,0, ...0) = 0; Dadurch ist insbesondere jeweils ein neutrales BOOT definierbar einerseits als ein neutrales 1-Element für UND-Verknüpfungen von BOOTs, und andererseits als ein neutrales O-Element für

ODER-Verknüpfungen von BOOTs.

Eine weitere bevorzugte Ausführungsform der Erfindung ist dadurch gekennzeichnet, daß ein Übergabesignal erzeugbar ist, entsprechend fortgesetzt jeweils weiterer Tupel von erzeugten weiteren Übergabesignalen und weiteren Rekonstruktionssignelen. Falls beispielsweise bei einer größeren Anzahl K von

Eingabesignalen eine bestimmtes BOOT_N1 vorliegt, so ist oieses

BOOT_N1 erweiterbar zu einem BOOT_N2, wobei gilt N1

/- N2 / A

2^K; indem fortgesetzt jeweils eines der weiteren Ubergabesignale so erzeugt wird, daß sich dadurch die Anzahl der Übergabesignale fortgesetzt erhöht. Die Anzahl der so εrzeugbaren Übergabesignale ist begrenzt. Die Begrenzung ist abhängig von der Anzahl K von Eingabesignalen, aus deren Verknüpfung die

Rekonstruktionssignale für das jeweilige BOOT zu definieren sind und zwar stets so, daß paarweise ihre UND-Verknüpfung stets logisch NULL ist einerseits, und

andererseits, daß eine ODER-Verknüpfung aller stets logisch EINS ist. Aus diesem Grund ist nur eine Anzahl kleiner oder gleich 2 von derartigen Rekonstruktionssignalen definierbar. BOOTs sind also nur begrenzt erweiterbar. Während jederzeit jeoes beliebige Übergabesignal eines betrachteten BCOTs durch weitere Übergabesignale eines beispielsweise weiteren BOOTs darstellbar ist, ist somit eine ausführbare Erweiterung des BOOTs mittels der weiteren Übergabesignale davon abhängig, et die zu den weiteren Übergabesignalen zugehörigen Rekonstruktionssignale mit den Rekonstruktionssignalen des betrachteten BOOTs die genannten Relationen erfüllen, daß paarweise ihre UND-Verknüpfung stets logisch NULL sowie eine ODER-Verknüpfung aller stets logisch EINS ist. Zur Kennzeichnung jener weiterer, Übergabesignale, welche ein vorliegendes Übergabesignal darstellen, soll deren hochgestelltes und in Klammern angegebenes Kennzeichen ergänzt werden durch ein Komma und ein daran angefügtes weiteres Kennzeichen, beispielsweise in Form einer Nummerierung für die weiteren Übergabesignale. Die jeweils den Übergabesignalen zugeordneten Rekonstruktionssignale,

Streusignale und Beliebicsignale sollen ebenso gekennzeichnet werden. Betrachtet man beispielsweise folgendes BOOT_N:

(y^(N),...,y⁽ⁿ⁾,...y⁽¹⁾);

y⁽ⁿ⁾ = a.r⁽ⁿ⁾ + b⁽ⁿ⁾.s⁽ⁿ⁾; n = 1,2,...N;

r⁽ⁿ⁾.s⁽ⁿ⁾ = 0; n = 1,...N;

r⁽ⁿ¹⁾.r⁽ⁿ²⁾ = 0; 1

L n1

n2

L N;

r^(N) + r^(N-1) + ... + r⁽ⁿ⁾ + ... + r⁽¹⁾ = 1;

a = y^(N).r^(N) + ... + y⁽ⁿ⁾.r⁽ⁿ⁾ + ... y⁽¹⁾ .r⁽¹⁾;

Von diesem BOOT kann ein bestimmtes Übergabesignal,

beispielsweise y⁽ⁿ⁾, durch weitere Übergabesignale dargestellt werden, mittels welcher folgendes weitere BOOT_J gebildet werden kann zur Darstellung von y⁽ⁿ⁾:

(y^(n,J),y^(n,J-1),...,y^(n,j),...y^(n,1));

y^(n,j) = y⁽ⁿ⁾.r^(n,j) + b^(n,j) .s^(n,j); j = 1,2,...J;

r^(n,j).s^(n,j) = 0; j = 1,2,...J;

r^{(n, j1)}.r^(n,j2) = 0; 1 L j1 j2 J;

r^(n,J) + ... + r(n,j) + ... r^(n,1) = 1;

y⁽ⁿ⁾ = y^(n,J)r^(n,J)+...+ y^(n,j)r^(n,j)+...+ y^(n,1).r^(n,1); Von diesem BOOT kann ein bestimmtes Übergabesignal, beispielsweise y^(n,j), durch weitere Übergabesignale dargestellt werden, mittels welcher ein weiteres BOOT gebildet werden kann zur Darstellung von y^(n,j). Von diesem weiteren BOOT kann ein bestimmtes Übergabesignal durch weitere Übergabesignale dargestellt werden, mittels welcher ein weiteres BOOT gebildet werden kann, usw.. Die dabei jeweils hinzugefügten weiteren Kennzeichen können beispielsweise durch einen in Klammern angegebenen hochgestellten Index gekennzeichnet werden, welcher jeweils angibt, wieviele Wechsel betreffend die Darstellungsform erfolgt sind. Wird beispielsweise auf die erläuterte Weise die Darstellungsform gemäß i = 1,2, ...I;

gewechselt, so erhält man nachfolgende BOOTs.

Zur Darstellung des Ausgabesignales a dient folgendes primäre BOOT (y^(N),...,y⁽ⁿ⁾,...y⁽¹⁾)_;

Zur Darstellung des Übergabesignales y⁽ⁿ⁾ dieses BOOTs als ein intermediäres Ausgabesignal dient folgendes weitere BOOT als Darstellungsformwechsel i = 1:

( y

^n,J ),...,y

^{(n,j )},...y^(n,1) ); 1 = j⁽¹⁾ = J⁽¹⁾,

Das Übergabesignal y⁽ⁿ⁾ ist wie folgt darstellbar:

y⁽ⁿ⁾ = y

).r⁽

) + ...

... + y

^(n,j(1)).r

^(n,j(1)) + ...

... + y

^(n,1).r^(n,1); Zur Darstellung des Ubeigabesignales y (n^,j⁽¹⁾) dieses BOOTs dient folgendes weitere BOOT als Darstellungsformwechsel i = 2 (y(^n,j ), ... y

^(n,j(1),j(2)), ... y

^(n,j(1),1) ); y^(n,j(1)) =

= y^(n,j

⁽¹⁾,J

⁽²⁾).r^(n,j

^{( )},J⁽²⁾) +... ... + y^(n,

^j(1), ⁽²⁾).r⁽ⁿ

^{j (2)}) +...

... + y^(n,j

^,1).r^(n,j

^{) ,1)}; Zur Darstellung des Übergabesignales y^(n,j(1),j(2)) als ein weiteres intermediäres Ausgabesignal dient folgendes weitere

BOOT als Darstellungsformwechsel i = 3:

(y^(n,j(1),j

^(2),J

⁽³⁾⁾,..y^(n,j(

1^),j(2),j(3)),..y^(n,j

(^1),j(2),1))

Und so fort. Als Darstellungsformwechel i = I ist folgendes weitere BOOT vorgesehen:

(

... . ,) y^{(n,j ,...,j ),j )}, .... )j; 1

j^(I)

J^(I); Dieses BOOT dient zur Darstellung eines Übergabesignales von jenem BOOT des Darstellungsfornwechsels i = I - 1:

y^{(n,j(1),...j(I-1))} = = y^(n,j

^{, ...j(}

^{) ,j}

⁾

.r^{(n,j ) , ...j ,j )}; j⁽¹⁾ = 1,...J^(I)

Als eine abgekürzte Schreibweise für eine mehrfache

ODER-Verknüpfung kann wie bei der Summenbildung das

Summenzeichen

verwendet werden. Die Rekonstruktionssignale bei jedem dieser Darstellungsformwechsel i sollen folgende Relationen erfüllen: r^{(n,j , ..j1}

⁾.r^(n,j

^,..j2

⁾ = 0; j1

≠ j2

.

^{( ) , ...j}

^{(i 1) j(i))} = 1;

r^(n,j

j⁽ⁱ⁾ = 1,...J⁽ⁱ⁾ Bei jedem Darstellungsformwechsel i kann demnach eine unterschiedliche Anzahl J ⁽ⁱ⁾ von Übergabesignalen definiert werden. Bei jedem Darstellungsformwechsel i sollen demnach anstelle von einem Übergabesignal jeweils eine Anzahl J ⁽ⁱ⁾ von weiteren Übergabesignalen erzeugt werden. Insgesamt erhöht sich also die Anzahl aller zu erzeugenden Übergabesignale jeweils um J ⁽ⁱ⁾ vermindert um jenes, welches durch die weiteren Ubergabesignale jeweils dargestellt sowie ersetzt wird. Beim ersten Darstellungsformwechsel, also i = 1, ist demnach die Anzahl N - 1 + J ⁽¹⁾ von Übergabesignalen insgesamt zu erzeugen. Beim Darstellungsformwechsel i = I ist demnach in diesem Fall die Anzahl von insgesamt zu erzeugenden Übergabesignalen gleich:

N - I + J ⁽¹⁾ + J ⁽²⁾ + ... + J ⁽ⁱ⁾ + ... + J ^(I);

Eine weitere bevorzugte Ausführungsform der Erfindung ist dadurch gekennzeichnet, daß jedes der Ubergabesignale eines primären Tupels erzeugbar ist fortgesetzt entsprechend je eines weiteren Tupels von erzeugten weiteren Übergabesignalen und weiteren Rekonstruktionssignalen. Beispielsweise kann bei einem Darstellungsformwechsel jedes primäre Übergabesignal y ⁽ⁿ⁾ von einer Anzahl N von Übergabesignalen eines primären BOOTs durch eine jeweils gleiche Anzahl J von weiteren

Übergabesignalen y^(n,j); j = 1,...J; n = 1,...N; dargestellt werden mit jeweils zugeordneten weiteren Rekonstruktionssignalen r^(n,j); j = 1, ... J ; n = 1, ...N; Somit soll gelten: y^(n,j) = y⁽ⁿ⁾.r^(n,j) + b^(n,j).s^(n,j);

y⁽ⁿ⁾ = y^(n,J).r^(n,J) + ... + y^(n,1).r^(n,1);

In diesem Fall also für alle n = 1,...N; so daß insgesamt eine Anzahl gleich N mal 3 von weiteren Übergabesignalen y^(n,j) anstelle aller bisherigen Übergabesignale y ⁽ⁱ⁾ von der Anzahl N nach diesem Darstellungsformwechsel zu erzeugen ist. Beispielsweise können auch jeweils die weiteren Rekonstruktions- Signale zur Darstellung von einem der bisherigen Übergabesignale unverändert zur Darstellung der anderen bisherigen Übergabesignale verwendet werden, sodaß folgendes gilt:

r^(1,j) = r(^2,j) = ... r^(N,j). In der erläuterten Weise kann ein weiterer Darstellungsformwechsel erfolgen. Es kann somit aus einem primären BOOT von Übergabesignalen einer ersten

Ordnung ein weiteres BOOT von weiteren Übergabesignalen einer zweiten Ordnung , wie er läutert , durch ei nen Darstellungs f ormwechsel gebildet werden. Durch einen weiteren Darstellungs- formwechsel kann in der erläuterten Weise daraus ein weiteres BOOT von weiteren Übergabesignalen von einer dritten Ordnung gebildet werden. Und so fort. Die jeweilige Ordnung i = 1,...I der BOOTs, sowie ihrer Übergabesignale, Rekonstruktionssignale, Streusignale, Beliebigsignale kann beispielsweise gekennzeichnet werden durch einen hochgestellten und in

Klammern angegebenen Index, welcher zum jeweiligen Kennzeichen dieser Signale hinzugefügt werden soll. Für die primären.

Signale kann beispielsweise deren Kennzeichen n = 1,...N;

formal ersetzt werden durch j ⁽¹⁾ = 1,...j ⁽¹⁾; J ⁽¹⁾ = N;

entsprechend ihrer ersten Ordnung, sodaß gilt: y^(j(1)) = a.r^(J(1))+^b(j(1)).s^(j(1));

a = y^(J(1)).r^(J(1)) + .. + ^{y(J (1,)}.r^{(J (1))} + .. + y⁽¹⁾.r⁽¹⁾;

Für ein BOOT der zweiten Ordnung soll demzufolge gelten: y^(j(1),j(2)) = y^(j(1))r^(j(1),j(2)) + b^(j(1),j(2))s^(j(1),j(2));

Für ein BOOT einer Ordnung i soll gelten (j⁽ⁱ⁾ = 1,...J⁽ⁱ⁾): y^{(j (1 ),. . .j (i-1) ,j (i) )} =

= y^{(j (1) , .. .j (i-1))}.r^{(j (1) , .. .j (i-1) ,j (i) )} + + b^{(j (1) , . . . j (i-1) ,j (i))}.s^{(j (1) , .. .j (i-1) ,j (i) )};

Die Anzahl von Übergabesignalen dieses BOOTs ist demnach gleich J ⁽¹⁾ mal J ⁽²⁾ mal ... mal J ⁽ⁱ⁾ .

Eine weitere bevorzugte Ausführungsform der Erfindung ist gekennzeichnet durch paarweise invertierte Rekonstruktionssignale. Derartige Rekonstruktionssignale sind erleichtert erzeugbar. Darüberhinaus ergibt sich in vorteilhafter Weise eine weitere Übersichtlichkeit des Konzeptes. Eine weitere bevorzugte Ausführungsform der Erfindung ist gekennzeichnet durch zu den Rekonstruktionssignalen zugeordnete invertierte Streusignale. Beispielsweise sind auf diese Weise die Streusignale erleichtert erzeugbar. Weitere Vorteile ergeben sich insbesondere bei geeignet vorgegebenen Beliebigsignalen. Dies soll in der Folge erläutert werden. Es werden beispielsweise für ein BOOT₂ beide Beliebigsignale gemäß stets logisch EINS vorgegeben.

y ⁽¹⁾ = a.r + b ⁽¹⁾ .

= a.r +

; y ⁽²⁾ = a.

+ b ⁽²⁾ .r = a.

+ r; In diesem Fall werden zur Erzeugung des Ausgabesignales die Rekonstruktionssignale nicht benötigt, da das Ausgabesignal als UND-Verknüpfung der beiden Übergabesionale erzeugbar ist. y ⁽¹⁾ . y ⁽²⁾ = ( a.r +

).( a. + r ) = a.

+ a.r = a;

Zusätzlich ist für die beiden Übergabesignale ihre

ODER-Verknüpfung gemäß stets EINS überprüfbar beispielsweise für eine Fehlererkennung:

y ⁽¹⁾ + y ⁽²⁾ = a.r +

+ a. + r = a + 1 = 1;

Werden hingegen beispielsweise die beiden Beliebigsignale gemäß den invertierten intermediären Ausgabesignalen

vorgegeben, so erhält man folgendes BOOT:

y ⁽¹⁾ = a.r + b ⁽¹⁾ .

= a.r +

= a ⊕

;

y⁽²⁾ = a.

+ b⁽²⁾ .r = a.

+

.r = a ⊕ r; In diesem Fall ist für die beiden Übergabesignale beispielsweise zur Fehlererkennung ihre Parität überprüfbar: y ⁽¹⁾ =

⁽²⁾ ; y⁽¹⁾ ⊕ y ⁽²⁾ = 1; Werden hingegen beispielsweise die beiden Beliebigsignale gemäß stets logisch NULL vorgegeben, so erhält man y ⁽¹⁾ = a.r; y ⁽²⁾ = a.

; Auch in diesem Fall werden zur Erzeugung des

Aisgabesignales die Rekcnstruktionssignale nicht benötigt, da das Ausgabesignal als ODER-Verknüpfung der beiden Übergabesignale erzeugbar ist y ⁽¹⁾ + y ⁽²⁾ = a.r + a.

= a; Ebenso ist das Ausgabesignal ohne Rekonstruktionssignale erzeugbar als EXOR-Verknüpfung der beiden Übergabesignale

y ⁽¹⁾ ⊕ y ⁽²⁾ = a.r.(

+ r) + (

a +

).a.

= a.r + a.

= a;

Zusätzlich ist für die beiden Übergabesignale ihre

UND-Verknüpfung gemäß stets NULL überprüfbar beispielsweise für eine Fehlererkennung.

Eine weitere bevorzugte Ausführungsform der Erfindung ist gekennzeichnet durch wenigstens ein Beliebicsignal, welches der verzugebenden logischen Verknüpfung des Ausgabesignales, jedoch aus zumindest einem invertierten Eingabesignal

entspricht. Daraus ergeben sich weitere Vorteile, welche anhand eines weiteren BOOTs aufgezeigt werden sollen, bei welchem beispielsweise gleiche Beliebigsignale verwendet werden. b⁽¹⁾ = b⁽²⁾ = b = B(x₂,x₁) = A(

₂,

₁);

y ⁽¹⁾ = a.r + b.

; y ⁽²⁾ = a. + b.r;

y ⁽¹⁾ = (y

,y

); y⁽²⁾ =

Durch die Invertierung der Eingabesignale wird die Reihenfolge der Signalwerte gemäß Wahrheitstabelle im Zahlentupel

umgekehrt.

A(x₂,x₁) = (a₄,a₃,a₂,a₁) = a;

A( ₂, ₁) = (a₁,a₂,a₃,a₄) = (b₄,b₃,b₂,b₁) = b;

r = (r₄,r₃,r₂,r₁);

=

y⁽¹⁾ = (a₄,a₃,a₂,a₁)(r₄,r₃,r₂,r₁) + (a₁,a₂,a₃,a₄)(

r₄,r₃,r₂,r₁) y⁽²⁾ = (a₄,a₃,a₂,a₁)(r

₄, ₃, _{2 1}) + ( a₁,a₂,a₃,a₄)(r₄,r₃,r₂,r₁)

y = a₄.r₄ + a₁

₄; y₃ = a₃.r₃ + a₂.

₃;

y₂ = a₂.r₂ + a₃.

₂; y

₁ = a₁.r₁ + a₄.

₁;

y₄ = a₄.

₄ + a₁.r₄; y

₃ = a₃. ₃ + a₂.r₃;

= a

₂.

₂ + a₃.r₂;

₁ = a

₁. ₁ + a₄.r₁;

Beispielsweise bei einem besonderen vorgegebenen Rekonstruktionssignal, für welches folgendes gilt r₁ = r₄; r₂ = r₃ ;

r = (r₁, r₂, r₂, r₁); kann dieses Rekonstruktionssignal stet nur eines von folgenden vier logischen Signalen sein:

(0, 0, 0, 0) = 0_d ; für r₁ = r₂ = 0;

(0, 1, 1, 0) = 6_d ; für r₁ = 0; r₂ = 1;

(1, 0, 0, 1) - 9_d ; für r₁ = 1; r₂ = 0;

(1, 1, 1, 1) = 15_d; für r₁ = r₂ = 1;

Man erhält in diesem Fall folgende Übergabesignalwerte

.r

1 + a₁.r₁; y₃ = a

₃.r₂ + a₂.

a₂.r₂ + a₃.

₂; y₁ = a₁.r₁ + a

_{4 1};

= a

4.r₁ + a₁.r₁; y₃ = a

₃. a₂.r₂;

₂ = a₂.

₂ + a₃.r₂; y₁ = a

+ a₄.r₁;

Dabei gilt folgendes

" y

y⁽¹⁾ = Y⁽¹⁾ (x₂,x₁) = Y⁽²⁾

Bei derart vorgegebenen Rekonstruktionssignalen sind demnach die Übergabesignale erleichtert erzeugbar. Dies ist nutzbrin- oend anwendbar.

Eine weitere bevorzugte Ausführungsform der Erfindung ist dadurch gekennzeichnet, daß eines der Rekonstruktionssignale gleich einem der Eingabesignale ist.

\

Daraus ergeben sich weitere Vorteile, welche beispielsweise erläutert werden sollen für r = x₁ und a = A(x₂,x₁)

y⁽¹⁾ = a.x₁ + b⁽¹⁾.

₁;

y⁽²⁾ = a.

₁ + b⁽²⁾.x₁;

y⁽¹⁾ = (a₄,a₃,a₂,a₁).3_d + .12_d;

y⁽²⁾ = (a₄,a₃,a₂,a₁).12_{d +} (

.3_d; y⁽¹⁾ =

^ ,a₂,a₁); y⁽²⁾ = (a₄,a₃,

Werden nun Beliebigsignale beispielsweise wie folgt vorgegeben b⁽¹⁾ = b⁽²⁾ = b = A(

) = (a₁,a₂,a₃,a₄);

so folgt

y⁽¹⁾ = (a₁,a₂,a₂,a₁); y⁽²⁾ = (a₄,a₃,a₃,a₄); Jedes Übergabe- signal kann nur mehr eines von vier Signalen sein

y⁽¹⁾ aus ( 0_d, 6_d, 9_d, 15_d ); y⁽²⁾ aus ( 0_d, 6_d, 9_d, 15_d ); Es wird das Ausgabesignal erzeugt gemäß

a = y⁽¹⁾ .x₁ + y⁽²⁾ .

₁; Es genügt somit nur vier verschiedene Signale als Zwischensignale zu erzeugen, welche in diesem Fall mit römischen Ziffern markiert werden sollen:

y^I = 0_d ; y^II = 6_d ; y^III = 9_d ; y^IV = 15_d ;

Aus diesen vier Übergabesignalen sind für die Erzeugung des Ausgabesignales jeweils y⁽¹⁾ und y⁽²⁾ auszuwählen. Dies kann beispielsweise mittels eines Auswahlschaltwerkes erfolgen. Daraus können sich beispielsweise für programmierbare logische Schaltwerke (PLA's) Vereinfachungen für die Architektur und oes Konzept ergeben. So brauchen beispielsweise nicht alle verschiedenen Ausgabesignale als Zwischensignale erzeugt zu werden. Es genügt beispielsweise jene vier Zwischensignale zu erzeugen und daraus die jeweiligen Übergabesignale für das BOOT auszuwählen. Mittels der Rekonstruktionssignale ist das Ausgabesignal aus diesen ausgewählten Übergabesignalen erzeugbar. Es kann angegeben werden, welche zwei

Zwischensignale als Übergabesignale jeweils für eine gegebene logische Verknüpfung (a₄,a₃,a₂,a₁) zur Erzeugung des Auscabe- signales auszuwählen sind. Das Übergabesignal y⁽¹⁾ ist wie folgt auszuwählen

y⁽¹⁾ aus

(0_d,9_d,6_d,15_d,0_d,9_d,6_d,15_d,0_d,9_d,6_d,15_d,0_d,9_d,6_d,15_d)

gemäß m+1 = 1,2,3,4,5,6,7,8,9,10,11,12,13,14,15,16; In Abhängigkeit von m+1 wird aus den in der Klammer

aufgereihten Signalen gemäß einer Abzählung das betreffende Signal übernommen. Das Ubergabesignal y⁽²⁾ ist wie folgt auszuwählen

y⁽²⁾ aus

(0_d,0_d,0_d,0_d,6_d,6_d,6_d,6_d,9_d,9_d,9_d,9_d,15_d,15_d,15_d,15_d)

gemäß m+1 = 1,2,3,4,5,6,7,8,9,10,11,12,13,14,15,16;

Diese beiden Übergabesignale können auch als ein BOOT von logischen Signalen (y⁽¹⁾,y⁽¹⁾) ausgewählt werden

(y⁽¹⁾,y⁽²⁾) aus ( ( 0_d, 0_d), ( 9_d, 0_d), ( 6_d, 0_d), (15_d, 0_d), ( 0_d, 6_d), ( 9_d, 6_d), ( 6_d, 6_d), (15_d, 6_d), ( 0_d, 9_d), ( 9_d, 9_d), ( 6_d, 9_d), (15_d, 9_d), ( 0_d,15_d), ( 9_d,15_d), ( 6_d,15_d), (15_d,15_d) ) gemäß m+1 = 1,2,3,4,5,6,7,8,9,10,11,12,13,14,15,16;

In Abhängigkeit von m+1 wird aus den in der Klammer aufgereihten BOOTs von logischen Signalen gemäß einer Abzahlung das betreffende BOOT von logischen Signalen übernommen.

Beispielsweise kann mittels einer Auswahlschaltung, welche beispielsweise in Abhängigkeit gemäß m angesteuert ist, jeweils eines von vier aufbereiteten Zwischensignalen

0, x₁⊕x₂, x₁⊕

₂, 1; als das jeweilige Übergabesignal

ausgewählt werden. Dieser Anwendungsfall für K = 2; N = 2; r⁽¹⁾ = ⁽¹⁾ = s⁽¹⁾ = x₁ = 3

_d; r⁽²⁾ = ⁽¹⁾ = s⁽¹⁾ =

₁ = 12_d; b⁽¹⁾ = b⁽²⁾ = A^(m)(

₂,

₁); a = A^(m)(x₂,x₁); ist in der

nachfolgenden Tabelle 5 dargestellt.

Tabelle 5

Beispielsweise gilt im Anwendungsfall K = 2; N = 2;

r⁽¹⁾ = ⁽²⁾ = s⁽²⁾ = x₂ = 5_d; r⁽²⁾ =

⁽¹⁾ = s⁽¹⁾ = ₂ =

10_d; b⁽¹⁾ = b⁽²⁾ = A^(m)(

₁); a = A^(m)(x₂,x₁);

a = (a₄,a₃,a₂,a₁); b = (a₁,a₂,a₃,a₄); a = y⁽¹⁾x₂ + y⁽²⁾

₂; y⁽¹⁾ = a.x₂ + b.

₂ = (a₁,a₃,a₃,a₁);

y⁽²⁾ = a.

₂ + b.x₂ = (a₄,a₂,a₂,a₄);

(y⁽¹⁾,y⁽²⁾) aus ( ( 0_d, 0_d), ( 9_d, 0_d), ( 0_d, 6_d), ( 9_d, 6_d),

( 6_d, 0_d), (15_d, 0_d), ( 6_d, 6_d), (15_d, 6_d), ( 0_d, 9_d), ( 9_d, 9_d), ( 0_d,15_d), ( 9_d,15_d), ( 6_d, 9_d), (15_d, 9_d), ( 6_d,15_d), (15_d,15_d) ) gemäß m+1 = 1,2,3,4,5,6,7,8,9,10,11,12,13,14,15,16;

Abhängig von m können die Übergabesignale als eines von vier

Zwischensignalen 0, x₁⊕x₂, x₁⊕

₂, 1; ausgewählt werden. Beispielsweise gilt im Anwendungsfall K = 2; N = 2;

r⁽¹⁾ = ⁽²⁾ = s⁽²⁾ = x₁ = r⁽²⁾ = ⁽¹⁾ = s⁽¹⁾ = ₁ =

12_d; b⁽¹⁾ = b⁽²⁾ = A^{( m)}(x₂,

₁); a = A^(m)(x₂,x₁);

a = (a₄,a₃,a₂,a₁); b = (a₂,a₁,a₄,a₃); a = y⁽¹⁾x₁ + y⁽²⁾

₁; y⁽¹⁾ = a.x₁ + b.

₁ = (a₂,a₁,a₂,a₁);

y⁽²⁾ a.

₁ + b.x₁ = (a₄,a₃,a₄,a₃);

(y⁽¹⁾,y⁽²⁾) aus ( ( 0_d, 0_d), ( 5_d, 0_d), (10_d, 0_d), (15_d, 5_d), ( 0_d, 5_d), ( 5_d, 5_d), (10_d, 5_d), (15_d, 5_d), (0_d,10_d), (5_d,10_d), (10_d,10_d),(15_d,10_d),(0_d,15_d), (5_d,15_d), (10_d,15_d), (15_d,15_d)) gemäß m+1 = 1,2,3,4,5,6,7,8,9,10,11,12,13,14,15,16;

Abhängig von m können die Übergabesignale als eines von vier

Zwischensignalen 0, x₂,

₂, 1; usgewählt werden.

Beispielsweise gilt im Anwendungsfall K = 2; N = 2;

r⁽¹⁾ = ⁽²⁾ = s⁽²⁾ = x₂ = 5_d; r⁽²⁾ = ⁽¹⁾ = s⁽¹⁾ =

₂ = 10_d; b⁽¹⁾ = b⁽²⁾ = A^(m)(

x₂,x₁); a = A^(m)(x₂,x₁);

a = (a₄,a₃,a₂,a₁); b = (a₃,a₄,a₁,a₂); a = y⁽¹⁾x₂ + y⁽²⁾

₂; y⁽¹⁾ = a.x₂ + b.

₂ = (a₃,a₃,a₁,a₁);

y⁽²⁾ = a.

₂ + b.x₂ = (a₄,a₄,a₂,a₂);

(y⁽¹⁾,y⁽²⁾) aus ( ( 0_d, 0_d), ( 3_d, 0_d), ( 0_d, 3_d), ( 3_d, 3_d), (12_d, 0_d), (15_d, 0_d), (12_d, 3_d), (15_d, 3_d), ( 0_d,12_d), ( 3_d,12_d),

( 0_d,15_d), ( 3_d,15_d), (12_d,12_d), ( 3_d,15_d), (12_d,15_d), (15_d,15_d) ) gemäß m+1 = 1,2,3,4,5,6,7,8,9,10,11,12,13,14,15,16;

Abhängig von m können die Übergabesignale als eines von vier

Zwischensignalen 0, x₁, ₂, 1; ausgewählt werden. Beispielsweise im Falle einer höheren Anzahl von Eingabesignalen kann für BOOTs von höheren Ordnungen jeweils ein

Paar von Rekonstruktionssignalen zugeordnet sein, dessen erstes gleich einem der Eingabesignale x_i ist, und dessen zweites gleich demselben jedoch invertierten Eingabesignal ist, also gleich x_i ist. r

^{( j( ) )} aus ( x_i, x₁ ) gemäß j⁽ⁱ⁾ = 1,2;

Beispielsweise können die Streusignale gemäß den jeweils zugeordneten invertierten Rekonstruktionssignalen vorgegeben sein. s

Beispielsweise können die Beliebigsignale jeweils gemäß der jeweils zugeordneten Signalverknüpfung zur Bildung des

jeweiligen intermediären Ausgabesignales jedoch aus beispielsweise allen invertierten Eingabesignalen vorgegeben sein.

b⁽¹⁾ = b⁽²⁾ = A(

_{K 1}

b ⁾(x_K,...x₁);

Sodaß folgendes gilt

y⁽¹⁾ = a.x₁ + A(

_K, ... ,x₁) . ₁;

y⁽²⁾ = a.

₁ + A (

x _K , ... , ₁ ). x₁ ; y^(1,1) = y⁽¹⁾.x₂ + Y⁽¹⁾(

x_K,...,

₁).

₂; y^(1,2) = y⁽¹⁾.

₂ + Y ⁽¹⁾

x_K,...,

₁).x₂; y^(2,1) = y⁽²⁾.x₂ + Y⁽²⁾

(x_K,...,

₁).

₂; y^(2,2) = y⁽²⁾ .

x₂ + Y⁽²⁾( _K,..., ₁).x₂;

^; (

_K,..

₁).

_i;

) (

_K,..

₁).x_i;

(

_K,..,

₁).

_K-1;

) =

K

(x_K,..,

x₁).x_K-1

Beispielsweise gemäß nachfolgender Tabelle 6 sind die

vorzugebenden logischen Verknüpfungen a darstellbar. Die logischen Werte des Ausgabesignals

sind in Abhängigkeit von den Eingabesignalen x₁ bis x_K zusammenfügbar einerseits zu einem Tupel, welches in Tabelle 6 dargestellt ist, und

andererseits zu einer Binärzahl, welche als solche durch ein tiefgestelltes "b" gekennzeichnet ist,

_b ; deren Zahlenwert als Dezimalzahl gleich m darstellbar ist, also gleich (m)_d, welche als Dezimalzahl gekennzeichnet wird durch ein tiefgestelltes "d". Die Anzahl aller unterschiedlichen Kombinationen vonlogischen Signalwerten der Eingabesignale x₁ bis x_K ist demnach gleich 2^K, so daß gilt: 1 + L = 2^K; Die Anzahl aller aufzulistenden Tupel, welche in Tabelle 6 dargestellt sind, ist demnach gleich 2^1+L, sodaß gilt: 0

m

M; für

M = 2^1+L - 1;

Tabelle 6

Die Rekonstruktionssignale ebenso wie deren logische Verknüpfung, welche im betrachteten Fall jeweils gleich einem der Eingabesignale oder gleich einem invertierten Eingabesignal sind, sind jeweils als Dezimalzahl darstellbar. x_k = ( ; x_k = (

1 ;

Innerhalb der durch ein tiefgestelltes "d" gekennzeichneten

Klammerausdrücke sind stets bei der Zahlenberechnung

Summationen, Multiplikationen sowie Potenzierungen auszuführen gemäß den bekannten Rechenregeln für Zahlen.

Die primär definierten Übergabesignale lauten demzufolge t = 1,..,T1, T2,..,T ; T1 = 2^K-1 ; T2 = 2^K-1 ; T = 2^K ; y⁽¹⁾ =

y⁽²⁾ =

Die sekundär definierten Übergabesignale lauten demzufolge t = 1,..,T11,T12,..T1,T2,..,T21,T22,..,T ;

T = 2^K; T11 = 2^K-2-1; T12 = 2^K-2; T1 = 2^K-1-1; T2 = 2^K-1;

T21 = T2 + T11; T22 = T2 + T12; y^(1,1) =

y^(1,2) =

,¹ = ( ,2)

Für dieses BOOT von zweiter Ordnung ist das Ausgabesignal wie folgt erzeugbar: a = y^(1,1)x₁x₂ + y^(1,2)x₁x

₂ + y^(2,1)

x₁x₂ + y^(2,2)x

=

= (y^(1,1)x₁ + y^{( 2,1} ₁)x₂ + (y^(1,2)x₁ + y^(2,2)

₁)x₂ = = (y^{( 1,1)}(2

-1)_d + y^{(2' 1)}((2^{2K 1}-1)2

)_d)x₂ + (y^{( 1,2)}(2^2K-1-1)_d ^{2K-1 2K-1} x

Man erkennt hieraus die Möglichkeit zur Bildung von Signalen, welche symetrische Eigenheiten betreffend Teile ihrer Wahrheitstabelle aufweisen. Man erkennt, daß eine Vielfalt derartiger symmetrischer

Eigenheiten in weiteren Anwendungsfällen erzielbar ist, indem beispielsweise eine andere Reihenfolge vorgesehen sein kann für die jewsils als Rekonstruktionssignal herangezogenen

Eingabesignale. Ebenso kann zur Bildung der Beliebigsignale beispislsweise die als intermediäres Ausgabesignal zugeordnete Signalverknüpfung, jedoch aus nicht allen invertierter

Eingabesignalen, sondern nur aus einigen Invertierungen von den Eingabesignalen vorgesehen sein, sodaß sich auch

betreffend die Anzahl und Verteilung von invertierten und nicht invertierten Eingabesignalen für die jeweils zugeordnete Signalverknüpfung eine große Vielfalt ergibt für daraus ableitbare symmetrische Eigenheiten von Übergabesignalen.

Ebenso kann zur Bildung der Beliebigsignale bei der als intermediäres Ausgabesignal zugeordneten Signalverknüpfung beispielsweise zusätzlich zu allfälligen Invertierungen von Eingabesignalen auch eine Vertauschung bei einer Reihenfolge von Eingabesignalen als Variablen zur Funktionenbildung innerhalb der Liste der Variablen vorgesehen sein. Ebenso kann beispielsweise zusätzlich auch anstelle von wenigstens einer der Variablen ein fester logischer Wert, also beispielsweise logisch 0 oder logisch 1 vorgesehen sein. Ebenso kann

beispielsweise zusätzlich auch anstelle von wenigstens einer der Variablen eine logische Funktion von zumindest einer der Variablen vorgesehen sein. Ebenso sind dabei zur Bildung der Rekonstruktionssignale auch Funktionenbildungen aus mehreren Eingabesignalen möglich. Dadurch kann eine Erzielung von symmetrischen Eigenheiten für die Wahrheitstabellen von den Übergabesignalen zusätzlich erleichtert sowie unterstützt werden. Es ist somit eine große Vielfalt für symmetrische Eigenheiten von Übergabesignalen erzielbar. Die daraus ableitbaren Vorteile sollen anhand des zuvor betrachteten Falles näher erläutert werden.

Im zuvor betrachteten Fall ist folgendes BOOT von neuen

Übergabesignalen definierbar.

Daraus folgt für die Erzeugung des Ausgabesignales

Die bei dieser Definition verwendeten Zahlentupel können, wie folgt, aus kleineren Zahlentupeln zusammengefügt werden:

= A^(m)(x_K,...,x₃,0,0) = a^I ; = A^(m)(x_K,...,x₃,1,0); = A^(m)(x_K,...,x₃,0,1); = A^(m)(x_K,...,x₃,1,1) = a^IV; = A^(m)(x_K,...,x₃,0,0); = A^(m)(x_K,...,x₃,0,1) = a^III;

Nach einer Umformung können die Ubergabesignale mit Hilfe dieser kleineren Zahlentupeln dargestellt werden, deren Benennung mit Hilfe von römischen Ziffern erfolgen soll.

Eine weitere Vereinfachung der Darstellung der Zahlentupel erhält man bei einem BOOT, dessen Definition bevorzugt auffindbar ist anhand des Ausgabesignales.

(^{1,1, ..,1,1)}x₁

a = y^{(1,1, ..,1,2)}x₁x₂.....x_K-3x_K-2 +

+ y x₂.....x_K-3

x_K-2 +

(^{1,1, ..,2,1)}x₁

+ y^{(1,1, ..,2,2)}x₁x₂.....x_K-3x_K-2 +

+ y x₂.....x_K-3

_K-2 +

(^{1,2, ..,1,1)}x₁

+ y

₂.....x_K-3x_K-2 +

(^{1,2, ..,2,2)}x₁

+ y x₂.....x_K-3x_K-2 +

(^{2,1, ..,1,1)}x

₁

+ y x₂.....x_K-3x_K-2 +

(^{2,1, ..,2,2)}x

₁

+ y x₂.....

_K-3

_K-2 +

(^{2,2, ..,1,1)}x

+ y

x₂.....x_K-3x_K-2 +

(^{2,2, ..,2,2)}x

+ y

₂.....

x_K-3

x_K-2 ;

Die Reihenfolge der Verknüpfungen wird neu geordnet nach

Verknüpfungen von x_K-2 einerseits und

_K-2 andererseits. a = ^{(1,1, ..,1,1)}x₁

= ( y x₂.....x_K-3 +

(^{1,1, ..,2,1)}x₁

+ y x₂.....x_K

_-3 + (^{2,2, ..,1,1)}

x₁

₊ y

.....x_K-3 +

(^{2,2, ..,2,1)}

x₁

y x₂.....

x_K-3 ) .x_K-2 +

+ ^{(1,1, ..,1,2)}x₁

+ ( y^{(1,1, ..,2,2)}x₁x₂.....x_K-3 +

+ y x₂.....x _-3 +

(^{2,2, ..,1,2)}x₁

+ y

.....x_K-3 +

(^{2,2, ..,2,2)}x₁

+ y

x .....x

_K-3 ) .x

_K-2 ; Die Definition von neuen Übergabesignalen kann wie folgt vorgenommen werden

^*= ( y^(1,1,..,1,1)x₁x₂...x_K-3 + ...

... + y^(2,2,..'²'¹⁾

₂...

_K-3 ).x_K-2;

^*= ( y^(1,1,..,1,2)x₁x₂...x_K-3 + ...

... + y^(2,2,..'²'²⁾

...

_K-3 ).

_K-2

Daraus folgt für die Erzeugung des Ausgabesignales

₂

Man erkennt, daß durch die zusammengefaßten UND-Verknüpfungen der Eingabevariablen x₁ bis x_K-3 jeweils vier Zahlen des Zahlentupels angesprochen werden. Diese Zahlen werden jeweils beispielsweise gemäß Wahrheitstabelle durch Variation der Eingabesignalwerte für die Eingabesignale x_K-1 und x_Kgebildet, sodaß bei einer Darstellung als Dualzahl die jeweilige Gruppe von vier Zahlen des Zahlentupels als Potenz von 16 zu erkennen ist. Dies gilt ebenso bei der Dezimaldarstellung. = y^(1,1,..,1,1).

... + y^(........,1).

... + y^(2,2,..,2,1).

y ^(2)R*= y^(1,1,..,1,2).

... + y^(........,2).

... + y^(2,2,..,2,2).

_d ; j = 1, ...,J ; J = 2^K-3 ; Oder in einer weiter vereinfachten Form y^(1)R*= y^(1,..,1,1).(15.(16)⁰)_d + ...

... + y^(......,1).(15.(16)^2j-2)_d + ...

... + y^{(2, ..,2}'¹⁾.(15.(16)^2J-2)_d ; y^(1)R*= y^(1,..,1,2).(15.(16)¹)_d + ...

... + y^(......,2).(15.(16)^2j-1)_d + ...

... + y^(2,..,2,2).(15.(16)^2J-1)_d ;

Man erkennt, daß Zahlentupel eines reduzierten Werteverrates eingeführt werden können, deren Unterscheidung beispielsweise mittels römischer Zahlen erfolgen kann. Dabei soll ein Symbol

Zi definiert sein als eine römische Zahl, welche explizit erhalten werden kann auf die folgende Weise

Zi aus ( I, II, III, IV, V, VI, VII, VIII, IX, X, XI, ... ) gemäß i = 1,2,3,4,5,6,7,8,9,10,11, ...

Mittels dieses Symbols können die Zahlentupel vereinfacht angegeben weroen

y^Zi aus ( 0_d, 1_d, 2_d, 3_d, 4_d, 5_d, 6_d , . . . 14_d, 15_d )

Dies ist auch als Tupel darstellbar

y^Zi =

= (y^Zi)_d = Y^Zi(x_K,x_K-1)

Die Übergabesignale sind demnach, j = 1,...J; J = 2 ^K-3;

y = ((y^Z1)_d.(16)⁰)_d + ((y^Z3)_d.(16)²)_d + ...

... + ((y^Z2J-1)_d.(16)^2j-2)_d + ...

... + ((y^Z2J-1)_d.(16)^2j-2)_d ;

= ((y^Z2)_d.(16)¹)_d + ((y^Z4)_d.(16)³)_d + ...

... + ((y^Z2J-1)_d.(16)^2j-1)_d + ...

... + ((y^Z2J-1)_d.(16)^2j-1)_d; Ein Vergleich mit der Wahrheitstabelle für die vorzugebende logische Verknüpfung des Ausgabesignales aus den Eingabesignalen in einer Darstellungsform als Zahlentupel

a = A(x_K,...,x₁) = (a_1+M,a_M,a_M-1,a_M-2,a_M-3,a_M-4,a_M-5,a_M-6,...

... , a₇,a₆,a₅,a₄,a₃,a₂,a₁) = \ y

zeigt, daß dieses BOOT von Übergabesignalen auch ohne den Umweg über die neue Definition hätte primär definiert werden können. y^(1)R* = (((y^Z2J-1)_d(16)^2J-2)_d +...+ ((y^Z1)_d(16)⁰)_d).x_K-2 y^(1)R* = (((y^Z2J)_d(16)^2J-1)d +...+ ((y^Z2)d(16)¹)_d).x_K-2

In diesem Fall sind Beliebigsignale und Streusignale stets logisch NULL. Dies ist nicht notwendig. Jedes BOOT kann stets unter Verwendung von Rekonstruktionssignalen, Beliebigsignalen und Streusignalen neu definiert werden. Ebenso kann jedes BOOT auch als ein primär definiertes BOOT betrachtet werden. Ebenso kann ein BOCT beispielsweise mehrfach erweitert werden. Die sich daraus ergebenden Vorteile sollen in der Folge erläutert werden. Ausgehend von den bereits erläuterten Übergabesignalen

= x_K, _{K 1})

= ((y^Z2J-1)_d(16)^Z2J-2)_d +...+ ((y^Z3)_d(16)²)_d + (y^Z1)_d ; y^(1)R* = (x_K,x_K-1) =

= ((y^Z2J)_d(16)^2J-1)_d +...+ ((y^ZA)_d(16)³)_d + ((y^Z2)_d.16)_d y^Zi = Y^Zi (x_K,x_K-1) =

(

kann dieses BOOT wie folgt neu definiert werden

Ausgehend hinrvon werden weitere Übergabesignale definiert

Bevorzugt anhand des Ausgabesignales wird neu definiert

Und man erhält folgendes überaus überraschende Ergebnis, welches besser erkannt werden kann anhand einer Redefinition von Zahlentupeln eines reduzierten Wertevorrates.

i = 1,...,I ; I = 2J ; J = 2^K-3 ; y^RZi aus ( 0_d, 6_d, 9_d, 15_d );

y^SZi aus ( 0_d, 6_d, 9_d, 15_d );

y^(1)RRR* = (((y^RZI)_d(16)^I-1)_d +...+ ((y^RZi)_d (16)^i-1)_d + ...

...+ ((y^R22)d⁽¹⁶⁾¹)_d + ((y^RZ1)_d ⁽¹⁶⁾⁰⁾d )_d ;

*

= (((y^SZI)_d(16)^I-1)_d +...+ ((y^SZi)_d (16)^i-1)_d + ... ...+ ((y^SZ2)d⁽¹⁶⁾¹)_d + ((y^SZ1)_d ⁽¹⁶⁾⁰⁾d )_d ;

In diesem Fall sind nur vier Übergabesignale zu erzeugen für die reduzierte Anzahl von vier Verknüpfungen zweier Eingabesignale. Für jedes Zahlentupel ist jeweils eines von diesen vier Übergabesignalen auszuwählen mittels beispielsweise einer Auswahlschaltung. Diese ausgewählten Übergabesignale können in bereits erläuterter Weise mit den zugeordneten Rekonstruktionssignalen verknüpft werden zur Erzeugung des Ausgabesignales. Dadurch sind mittels der Auswahlschaltung alle logischen Verknüpfungen der Eingabesignale in einer besonders einfachen

Weise als Ausgabesignale erzeugbar.

a = y^RZ1 .x₁ .x ₂ . ... .x_K-3.x_K-2.x_K-1 +

+ y^SZ1 .x₁ .x ₂ . ... .x_K-3.x_K-2.x

_K-1 +

+ y^RZ2 .x₁ .x ₂ . ... .x_K-3.x_K-2.x_K-1 +

+ y^SZ2 .x₁ .x ₂ . ... .x_K-3.x

_K-2.x

_K-1 +

+ y^RZ3 .x₁ .x ₂ . ... .x_K-3.x_K-2.x_K-1 +

+ y^SZ3 .x₁ .x ₂ . ... .x_K

_-3.x_K-2.x

_K-1 +

+ y^RZI-1. ₂ . ... .x_K-3.x_K-2.x_K-1 +

+ y^SZI-1.x₁ x ₂ . ... .x_K-3.x_K-2.x

_K-1 +

+ y^RZI .x₁ x ₂ . ... .x_K-3.x_K-2.x_K-1 +

+ y^SZI .

x₁ x ₂ . ... .x_K

_-3.x

_K-2.x

_K-1 + y^RZi = Y^RZi(x_K,x_K-1) aus ( 0d, 6d, 9d, 15d ) ;

y^SZi = Y^SZi(x_K,x_K-1) aus ( 0d, 6d, 9d, 15d ) ; Eine weitere bevorzugte Ausführungsform der Erfindung ist dadurch gekennzeichnet, daß eines der Rekonstruktionssignale gleich einer EXOR-Verknüpfung von wenigstens zwei Eingabe- signalen ist. Beispielsweise bei einer bestimmten Auswahl von Beliebigsignalen und Streusignalen ergeben sich daraus

besondere Vorteile, welche in der Folge näher erläutert werden sollen beispielsweise für ein BOOT mit zwei Eingabesignalen. y⁽¹⁾ = a.(x₁ ⊕ x₂) + b^{( 1)}.(x₁ ⊕

₂) ;

y⁽²⁾ = a.(x₁ ⊕

₂) + b^{( 1)}.(x₁ ⊕ x₂) ; y⁽¹⁾ = (a₄,a₃,a₂,a₁).6_d + y⁽²⁾ = (a₄,a₃,a₂,a₁).9_d +

y ⁽¹⁾ = , a₃ , a₂

y⁽²⁾ = (a₄ , )

;

Wird das Beliebigsignal beispielsweise so vorgegeben, daß gilt b⁽¹⁾ = b⁽²⁾ = b = A(x₂,x₁) = (a₃,a₄,a₁,a₂) ; so folgt

y⁽¹⁾ = (a₃,a₃,a₂,a₂) ;

y⁽²⁾ = (a₄,a₄,a₁,a₁) ;

und man erkennt, daß jedes Übergabesignal nur mehr eine eingeschränkte Anzahl von Zahlentupeln einnehmen kann.

y⁽¹⁾ aus ( 0_d, 3_d, 12_d, 15_d ) ;

y⁽²⁾ aus ( 0_d, 3_d, 12_d, 15_d ) ;

Das Ausgabesignal wird erzeugt gemäß

a = y⁽¹⁾ . (x₁ ⊕ x₂) + y⁽²⁾ .(x₁ ⊕

₂) ;

Es genügt somit vier verschiedene Zwischensignale zu srzeugen: y^I = 0_d ; y^II = 3_d ; y^III = 12_d ; y^IV = 15_d ;

Aus diesen vier Zwischensignalen sind für die Erzeugung des

Ausgabesignales jeweils y ⁽¹⁾ und y⁽²⁾ auszuwählen. Dies kann beispielsweise mittels einer Auswahlschaltung erfolgen. Daraus können sich beispielsweise für programmierbare logische

Schaltwerke (PLA's) starke Vereinfachungen für die Architektur und das Konzept ergeben. Die Tabelle 7 soll zeigen, welche zwei Übergabesignale jeweils für eine vorgebbare logische

Verknüpfung beider Eingabesignale zur Erzeugung des Ausgabe- signales auszuwählen sind. Tabelle 7

Die Übergabesignale y ⁽¹⁾ und y ⁽²⁾ sind dabei wie folgt auszuwählen

y⁽¹⁾ aus

( 0_d,0_d,3_d,3_d,12_d,12_d,15_d,15_d,0_d,0_d,3_d,3_d,12_d,12_d,15_d,15_d) gemäß m+1 = 1,2,3,4,5,6,7,8,9,10,11,12,13,14,15,16; y⁽²⁾ aus

( 0_d,3_d,0_d,3_d,0_d,3_d,0_d,3_d,12_d,15_d,12_d,15_d,12_d,15_d,12_d,15d ) gemäß m+1 = 1,2,3,4,5,6,7,8,9,10,11,12,13,14,15,16 ; In Abhängigkeit von m+1 wird aus den in der Klammer

aufgereihten Signalen gemäß einer Abzahlung das betreffende

Signal übernommen. Diese beiden Übergabesignale können auch als ein BOOT von logischen Signalen (y⁽¹⁾,y⁽²⁾) dargestellt werden, und ausgewählt werden:

(y⁽¹⁾,y⁽²⁾) aus

( (0_d,0_d), (0_d,3_d), (3_d,0_d), (3_d,3_d), (12_d,0_d), 12_d,3_d),

(15_d,0_d), (15_d,3_d), 0_d,12_d), (0_d,15_d), (3_d,12_d), (3_d,15_d), (12_d,12_d), (12_d,15_d), (15_d,12_d), (15_d,15_d) )

gemäß m+1 = 1,2,3,4,5,6,7,8,9,10,11,12,13,14,15,16;

Bei einer höheren Anzahl von Eingabesignalen ist beispielsweise folgendes BOOT einer höheren Ordnung definierbar.

; aus

( (x_i⊕x_i+1), (x_i⊕

_i+1) )

gemäß ....... j⁽ⁱ⁾ = 1,2 ; i = 1,..,K-1 ; j⁽ⁱ⁾ = 1,2 ;

0 m 2^K-1-1 ; j^(i)* = mod₂( j⁽ⁱ⁾+1 ) ;

(x_K , .. ,x_{i +1},x_i ,x_{i -1} , .. ,x₁).r (

(x_K , .. ,x_{i +1},x_i ,x_{i -1} , .. ,x₁).

r

Auch in diesem Fall, wie stets kann das BOOT neu definiert werden, beispielsweise zur Auffindung, Umwandlung, Modifikation oder als ein Startpunkt für Erweiterungen. Gemäß der Erfindung insbesondere durch die Definition von Übergabesignalen sind neuartige Schaltungen, Schaltungsarchitekturen, Schaltungskonzepte, usw., auffindbar und überprüfbar Logische Verknüpfungen von insbesondere vielen Eingabesignalen sind dadurch bedeutend erleichtert. Eine weitere bevorzugte Ausführungsform der Erfindung ist dadurch gekennzeichnet, daß die Übergabesignale an einem Ort erzeugt werden und an einem anderen Ort übertragen werden, wo aus den Übergabesignalen das Ausgabesignal erzeugt wird. Zur Erzeugung des Ausgabesignales können Rekonstruktionssignale erforderlich sein. In einigen Anwendungsfällen kann das

Ausgabesignal auch ohne ein Rekonstruktionssignal und alleine mittels einer Verknüpfung von Übergabesignalen erzeugbar sein. Auch können anstelle von bereits erzeugten Rekonstruktions- signalen jene Eingabesignale übertragen werden, welche zur Erzeugung dieser Rekonstruktionssignale erforderlich sind. Je nach Anwendungsfall können daher zusätzlich zu den erforderlichen Übergabesignalen die Rekonstruktionssignale oder einige der Eingabesignale oder nur einige der Rekonstruktionssignale sowie einige der Eingatesignale bei der Übertragung vorgesehen sein. Beispielsweise bei Verschlüsselungen oder ähnlichen Anwendungsfällen kann es erforderlich sein, beispielsweise aus Geheimhaltungserfordernissen, Eingabesignale und

Rekonstruktionssignale nicht weiterzugeben, so daß nur BOOTs aus Übergabesignalen bei der Decodierung ankommen. Es kann beispielsweise ein häufiger Wechsel bei der Erzeugung der BOOTs vorgesehen sein, also betreffend Eingabesignale, sowie deren Verknüpfungen zur Bildung von Rekonstruktionssignalen, Streusignalen, Beliebigsignalen. Durch dieses Wechseln ist eine große Vielfalt erzielbar. Bei der Decodierung soll die primäre Codierung bei der Erzeugung der weitergegebenen

Übergabesignale bekannt sein. Falls diese primäre Cooierung weitgehend unbekannt ist, also die jeweils verwendete

wechselnde BOOT-Erzeugung nicht bekannt ist, insbesondere mit ihren Eingabesignalen und Rekonstruktionssignalen, kann eine erfolgreiche Decodierung bedeutend erschwert sein. Diese BOOT-Erzeugung kann beispielsweise mittels eines sogenannten zweiten Informationskanals vereinbart sein. Beispielsweise kann ein Generator zur Erzeugung einer Anzahl von

Eingabesignalwerten vereinbart sein, so daß deren Änderung vereinbarungsgemäß ermittelbar ist. Zu diesem Generator für Eingabesignale sollen logische Verknüpfungen zur Bildung von Rekonstruktionssignalen vereinbart sein, so daß diese insbesondere bei der Decodierung ermittelbar sind. Bei der Codierung sollen zu diesen Rekonstruktionssignalen zugeordnete Streusignale erzeugt werden, so daß stets die Rekonstruktionssignale und die Streusignale die erfindungsgemäßen Relationen erfüllen. Zusätzlich können Beliebigsignale beispielsweise aus den Eingabesignalen erzeugt werden. Als das vorzugebende Ausgabesignal soll das zu verschlüsselnde Signal verwendet werden, für welches bei der Codierung folgendes BOOT beispielsweise erzeugt werden soll: y⁽ⁿ⁾ = a . r⁽ⁿ⁾ + b⁽ⁿ⁾ . s⁽ⁿ⁾; n = 1, 2, ...N,

Bei der Decodierung sollen vereinbarungsgemäß die Rekonstruk- tionssignale erzeugt werden. Beispielsweise soll der

vereinbarte Generator Eingabesignalwerte erzeugen, aus welchen gemäß vereinbarter beispielsweise auch wechselnder logischer Verknüpfungen diese Rekonstruktionssignale gebildet werden können. Diese können verwendet werden, das jeweils übergebene BOOT wie folgt zu decodieren:

a = y⁽¹⁾.r⁽¹⁾ + y⁽²⁾.r⁽²⁾ + ... + y^(N).r^(N); Bei der

Decodierung brauchen weder die bei der Codierung verwendeten Streusignale noch die dabei verwendeten Beliebigsignale bekannt sein. Nur die jeweils vereinbarten Rekonstruk- tionssignale oder deren vereinbarte Erzeugung sind für die erfolgreiche Decodierung notwendig. Insbesondere bei oft wechselnden Streusignalen und Beliebigsignalen ist eine wirkungsvolle Verschlüsselung erzielbar. Eine weitere bevorzugte Ausführungsform der Erfindung ist dadurch gekennzeichnet, daß die Übergabesignale zu einem Zeitpunkt gespeichert werden, und daß zu einem anderen Zeitpunkt aus ausgelesenen Übergabesignalen das Ausgabesignal erzeugt wird. Wie bei der zuvor genannten Übertragung von Übergabesignalen können auch bei der Speicherung von Übergabesignalen die Geheimhaltungserfordernisse den jeweiligen Anwendungsfall der Erfindung entscheidend bestimmen. Die genannten Modifikationen gelten somit auch für die Speicherung von

Übergabesignalen. Eine weitere bevorzugte Ausführungsform der Erfindung ist dadurch gekennzeichnet, daß ein Übergabesignal ausgewählt wird aus einem solchen Angebot von einer Anzahl von aufbereiteten Zwischensignalen so daß stets eine UND-Verknüpfung des

jeweiligen Ausgabesignales mit jenem Rekonstruktionssignal welches diesem Übergabesignal zugeordnet ist, gleich ist einer UND-Verknüpfung dieses Rekonstruktionssignales mit jenem von diesem Zwischensignalen welches als das Übergabesignal jeweils auszuwählen ist. Beispielsweise bei programmierbaren logischen Schaltwerken (FLAs) ist durch diese Zwischensignale eine

Verringerung des Hardwareaufwandes erzielbar.

Eine weitere bevorzugte Ausführungsform der Erfindung ist dadurch gekennzeichnet, daß zu einer weiteren vorgesehenen logischen Verknüpfung von einzelnen Ausgabesignalen zur

Bildung eines verknüpften Ausgabesignales mit jeweils einem zu jedem der einzelnen Ausgabesignale erzeugtem Tupel von einer jeweils gleichen Anzahl von Übergabesignalen für welche an einer gleichen Position innerhalb des jeweiligen Tupels jeweils ein gleiches Rekonstruktionssignal zugeordnet ist, ein weiteres Tupel von der gleichen Anzahl von verknüpften

weiteren Übergabesignalen aus den Übergabesignalen so erzeugt wird, daß jedes der verknüpften Übergabesignale entsprecheno seiner Position im Tupel gemäß der vorgesehenen logischen

Verknüpfung jedoch anstelle der einzelnen Ausgabesignale aus jenen Übergabesignalen erzeugt wird, welche ihrerseits an gleicher Position im Tupel vorgesehen sind.

Zur Erläuterung dieser Verknüpfungsregeln für Tupel von

Übergabesignalen, welche wie bei einer Booleschen Algebra beispielsweise für eine UND-Verknüpfung, eine

ODER-Verknüpfung, eine Negation definierbar sind, kann gezeigt werden, daß beispielsweise für N = 2, K = 2 folgendes gilt

Beispielsweise anhand der Verknüpfung der mittels dieser Tupel erzeugbaren Ausgabesignale kann gezeigt werden, daß gilt r⁽¹⁾.r⁽²⁾ = 0; r⁽¹⁾.r⁽²⁾ = 0; r⁽¹⁾ + r⁽²⁾ = 1; r⁽¹⁾ = r⁽²⁾;

Beispielsweise mit Hilfe eines in einer UND-Verknüpfung neutralen 1-Elementes kann folgendes gezeigt werden

; Somit ist erkennbar, daß Übergabe¬

signale mit verschiedenen Streusignalen und Beliebigsignalen gleichwertig sind. Dies kann ebenso mit Hilfe eines in einer ODER-Verknüpfung neutralen O-Elementes gezeigt werden.

Demzufolge sind wie bei einer Algebra Verknüpfungsregeln für BOOTs definierbar. Es kann ein Schaltwerk aufgebaut werden, bei welchem einzelne Signale in Form von Tupeln von Übergabesignalen erzeugt und als Tupel verknüpft werden können. Eine weitere bevorzugte Ausführungsform der Erfindung ist dadurch gekennzeichnet, daß ein Schaltungsblock vorgesehen ist, welchem wenigstens eines von einer Anzahl von den Eingabesignalen zugeführt wird, und welcher daraus ein Tupel, welches dem daraus erzeugbaren Ausgabesignal sowie der diesem Ausgabesignal zugeordneten Signalverknüpfung der Eingabesignale zugeordnet wird, bestehend aus einer Anzahl von Übergabesignalen erzeugt, welche so erzeugt werden, daß jedes dieser Übergabesignale je einer ODER-Verknüpfung von einerseits einer

UND-Verknüpfung des Ausgabesignales mit einem dem Übergabesignal jeweils zugeordneten Rekonstruktionssignal und

andererseits einer UND-Verknüpfung eines dem Übergabesignal jeweils zugeordneten Beliebigsignales mit einem dem Übergabesignal jeweils zugeordneten Streusignal entspricht, sowie daß jede UND-Verknüpfung von je einem der Rekonstruktionssignale mit je einem anderen der Rekonstruktionssignale stets logisch NULL ist, sowie daß eine ODER-Verknüpfung von allen Rekonstruktionssignalen stets logisch EINS ist, daß jede UND-Verknüpfung von je einem der Rekonstruktionssignale mit dem jeweils

zugeordneten Streusignal stets logisch NULL ist, sodaß das Ausgabesignal anhand dieses Tupels der Übergabesignale mittels einer ODER-Verknüpfung von allen UND-Verknüpfungen von je einem der Übergabesignale mit dem jeweils diesem Übergabesignal zugeordneten Rekonstruktionssignal erzeugbar ist. Ein

derartiger Schaltungsblock ist modular einsetzbar.

Eine weitere bevorzugte Ausführungsform der Erfindung ist dadurch gekennzeichnet, daß im Schaltungsblock wenigstens eine Schaltungskomponente vorgesehen ist zur Aufbereitung wenigstens eines Angebots von einer Anzahl von Zwischensignalen, für welche eine UND-Verknüpfung von einem dieser Zwischensignale mit einem der Rekonstruktionssignale gleich ist einer UND-Verknüpfung dieses Rekonstruktionssignales mit dem Ausgabesignal. Eine derartige Schaltungskomponente ist modular einsetzbar in Schaltungsblöcken zur Erzeugung von mehreren Tupeln von Übergabesignalen.

Eine weitere bevorzugte Ausführungsform der Erfindung ist dadurch gekennzeichnet, daß die Schaltungskomponente vier

Zwischensignale aufbereitet, und zwar ein erstes

Zwischensignal, dessen Signalwert stets logisch NULL ist, ein zweites Zwischensignal, dessen Signalwsrt gleich einem der Eingabesignale ist, ein drittes Zwischensignal, dessen

Signalwert zum zweiten Zwischensignal invertiert ist, ein viertes Zwischensignal, dessen Signalwert zum ersten

Zwischensignal invertiert ist. Eine derartige

Schaltungskomponente ist beispielsweise, wie bereits anhand von Tabelle 7 erläutert, vorteilhaft einsetzbar.

Zwischensignale aufbereitet, und zwar ein erstes Zwischensignal; dessen Signalwert stets logisch NULL ist, ein zweites Zwischensignal, dessen Signalwert gleich einer EXOR-Verknüpfung zweier der Eingabesignale ist, ein drittes Zwischensignal, dessen Signalwert zum zweiten Zwischensignal invertiert ist, ein viertes Zwischensignal, dessen Signalwert zum ersten

Zwischensignal invertiert ist. Eine derartige Schaltungs- komponente ist beispielsweise, wie bereits anhand von Tabelle 5 erläutert, vorteilhaft einsetzbar.

Eine weitere bevorzugte Ausführungsform der Erfindung ist dadurch gekennzeichnet, daß die Schaltungskomponente sechzehn Zwischensignale aufbereitet, und zwar ein erstes Zwischensignal, dessen Signalwert gleich einer UND-Verknüpfung von einem der Eingabesignale mit einer EXOR-Verknüpfung von zwei weiteren der Eingabesignale ist, ein zweites Zwischensignal, dessen Signalwert gleich einer UND-Verknüpfung von dem einem der Eingabesignale mit einer invertierten EXOR-Verknüpfung von den zwei weiteren der Eingabesignale ist, ein drittes Zwischensignal, dessen Signalwert gleich einer ODER-Verknüpfung des ersten und des zweiten Zwischensignales ist, ein viertes

Zwischensignal, dessen Signalwert gleich einer UND-Verknüpfung von dem invertierten einen der Eingabesignale mit einer

EXOR-Verknüpfung von den zwei weiteren der Eingabesignale ist, ein fünftes Zwischensignal, dessen Signalwert gleich einer ODER-Verknüpfung des dritten und des zweiten Zwischensignales ist, ein sechtes Zwischensignal, dessen Signalwert gleich einer ODER-Verknüpfung des vierten und des zweiten Zwischensignales ist, ein siebentes Zwischensignal, dessen Signalwert gleich einer ODER-Verknüpfung des vierten und des dritten Zwischensignales ist, ein achtes Zwischensignal, dessen Signalwert gleich dem invertierten siebenten Zwischensignal ist, ein neuntes Zwischensignal, dessen Signalwert gleich dem invertierten sechsten Zwischensignal ist, ein zehntes Zwischensignal, dessen Signalwert gleich dem invertierten fünften Zwischensignal ist, ein elftes Zwischensignal, dessen Signalwert gleich dem invertierten vierten Zwischensignal ist, ein zwölftes

Zwischensignal, dessen Signalwert gleich dem invertierten dritten Zwischensignal ist, ein dreizehntes Zwischensignal, dessen Signalwert gleich dem invertierten zweiten Zwischensignal ist, ein vierzehntes Zwischensignal, dessen Signalwert gleich dem invertierten ersten Zwischensignal ist, ein fünfzehntes Zwischensignal, dessen Signalwert stets logisch EINS ist, ein sechzehntes Zwischensignal, dessen Signalwert stets logisch NULL ist. Eine derartige Schaltungskomponente ist, wie in der Folge anhand von Tabelle 18 erläutert ist, vorteilhaft einsetzbar. Durch eine größere Anzahl von aufbereiteten

Zwischensignalen kann die erforderliche Anzahl von Übergabesignalen des Tupels kleiner sein. Dies ist beispielsweise bei BOOTs von höheren Ordnungen nutzbringend anwendbar.

Eine weitere bevorzugte Ausführungsform der Erfindung ist dadurch gekennzeichnet, daß im Schaltungsblock wenigstens ein Schaltungsteil vorgesehen ist zur Erzeugung wenigstens eines der Übergabesignale mittels einer Auswahl von einem der Zwischensignale des aufbereiteten Angebots. Ein derartiger Schaltungsteil kann beispielsweise programmierbar

festverdrahtet ausgeführt sein. Bei einer beispielsweise wartungsbedingten erforderlichen Änderung der vorzugebenden logischen Verknüpfung können in einer einfachen Weise die programmierbaren festverdrahteten Schaltungsverbindungen abgeändert werden. Dies kann beispielsweise auch mit optischen Mitteln vorgesehen sein. Beispielsweise kann auch eine

variierbar vorgebbare logische Signalverknüpfung auf diesem Wege vorgesehen sein.

Eine weitere bevorzugte Ausführungsform der Erfindung ist dadurch gekennzeichnet, daß eine variierbar vorgebbare

logische Signalverknüpfung, mittels derer das Ausgabesignal aus den Eingabesignalen erzeugbar ist, in Form eines Verknüpfungssignales eingegeben ist, welches zusammengesetzt ist, aus einer Anzahl von logischen Signalen, deren Signalwert als Binärziffern einer Wahrheitstabelle für das Ausgabesignal entspricht. Eine in dieser Form eingebbares Verknüpfungssignal gemäß einer variierbar vorgebbarer, Signalverknüpfung ist bevorzugt für Steuersignale von Multiplexerelementen benutzbar.

Eine weitere bevorzugte Ausführungsform der Erfindung ist dadurch gekennzeichnet, daß der Schaltungsteil zwei

Multiplexerelemente aufweist, welchen jeweils die vier

Zwischensignale der Schaltungskomponente als Multiplexerein- gabesignale zugeführt werden, und welchen als Steuersignale je zwei von vier Binärziffern des Verknüpfungssignales eingegeben werden, mit einer höchstwertigen dieser Binärziffern als höherwertiges Steuersignal sowie einer niedrigstwertigen dieser Binärziffern als niedrigwertiges Steuersignal für das eine der Multiplexerelemente, sowie mit einer höherwertigen der beiden restlichen dieser Binärziffern als höherwertiges Steuersignal sowie einen niedrigwertigen dieser beiden restlichen dieser Binärziffern als niedrigwertiges Steuersignal für das andere der Multiplexerelemente. Eine derartige Steuerung von

Multiplexerelementen ist bevorzugt, wie bereits anhand von Tabelle 7 erläutert ist einsetzbar. Eine weitere bevorzugte Ausführungsform der Erfindung ist dadurch gekennzeichnet, daß der Schaltungsteil zwei

Multiplexerelemente aufweist, welchen jeweils die vier

Zwischensignale der Schaltungskomponente als Multiplexereingabesignale zugeführt werden, und welchen als Steuersignale je zwei von vier Binärziffern des Verknüpfungssignales eingegeben werden, mit einer höchstwertigen dieser Binärziffern als höherwertiges Steuersignal sowie einer höchstwertigen der restlichen drei dieser Binärziffern als niedrigwertiges

Steuersignal für das eine der Multiplexerelemente, sowie mit einer höherwertigen der beiden restlichen dieser Binärziffern als niedrigwertiges Steuersignal sowie einer niedrigwertigen dieser beiden restlichen dieser Binärziffern als höherwertiges Steuersignal für das andere der Multiplexerelemente. Eine derartiger Schaltungsteil ist beispielsweise, wie bereits anhand von Tabelle 5 erläutert, vorteilhaft einsetzbar.

Eine weitere bevorzugte Ausführungsform der Erfindung ist dadurch gekennzeichnet, daß der Schaltungsblock die

Schaltungskomponente sowie eine Anzahl von den Schaltungsteilen aufweist, welchen jeweils die vier Zwischensignale der

Schaltungskomponente sowie jeweils vier von den Binärziffern des Verknüpfungssignales zugeführt werden. Ein derartiger

Schaltungsblock ist beispielsweise zur Erzeugung von

Übergabesignalen für BOOTs von höheren Ordnungen einsetzbar.

Eine weitere bevorzugte Ausführungsform der Erfindung ist dadurch gekennzeuichnet, daß der Schaltungsblock zwei

Schaltungskomponenten, deren jede je vier Zwischensignale erzeugt, sowie einen Schaltungsteil aufweist, welcher zwei Multiplexerelemente aufweist, mit den vier Zwischensignalen, welche von der einen der Schaltungskomponenten erzeugt werden, und welche dem einen der Multiplexerelemente zugeführt werden als Multiplexereingabesignale, sowie mit den vier Zwischen- signalen, welche von der anderen der Schaltungskomponenten erzeugt werden, und welche dem anderen der Multiplexerelemente zugeführt werden als Multiplexereingabesignale, sowie mit einem höherwertigen Steuersignal für das eine der Multiplexerelemente als eine höchstwertige Binärziffer von vier dem Schaltungsteil zugeführten Binärziffern des Verknüpfungssignales sowie mit einem höherwertigen Steuersignal für das andere der Multiplexerelemente als eine niedrigstwertige Binärziffer von den vier zugeführten Binärziffern des Verknüpfungssignales, sowie mit einem niedrigwertigem Steuersignal für das eine der Multiplexerelemente als eine niedrigerwertie Binärziffer von den beiden restlichen Binärziffern des Verknüpfungssignales, sowie mit einem niedrigwertigen Steuersignal für das andere der Multiplexerelemente als eine höherwertige Binärziffer von diesen beiden restlichen Binärziffern des Verknüpfungssignales. Ein derartiger Schaltungsblock ist beispielsweise, wie in der Folge anhand von Tabelle 18 erläutert ist, vorteilhaft einsetzbar.

Eine weitere bevorzugte Ausführungsform der Erfindung ist dadurch gekennzeuichnet, daß der Schaltungsblock wenigstens ein Verknüpfungselement aufweist, welches ein erstes, ein zweites, ein drittes UND-Verknüpfungsglied und ein ODER-Verknüpfungs- glied aufweist, mit einem von den Eingabesignalen welches dem ersten UND-Verknüpfungsglied an einem nicht invertierenden Eingang, und dem zweiten UND-Verknüpfungsglied an einem

invertierenden Eingang zugeführt ist, sowie mit einem von den Steuersignalen welches dem ersten UND-Verknüpfungsglied an einem invertierenden Eingang, dem zweiten UND-Verknüpfungsglied an einem nicht invertierenden Eingang, und dem dritten

UND-Verknüpfungsglied an einem nicht invertierenden Eingang zugeführt ist, sowie mit einem weiteren von den Steuersignalen, welches dem ersten UND-Verknüpfungsglied an einem nicht invertierenden Eingang, dem zweiten UND-Verknüpfungsglied an einem invertierenden Eingang, und dem dritten UND-Verknüpfungsglied an einem nicht invertierenden Eingang zugeführt ist, sowie mit einem von den Übergabesignalen, welches vom ODER-Verknüpfungsglied erzeugt ist aus den diesem zugeführten Signalen, welche von den drei UND-Verknüpfungsgliedern erzeugt sind. Ein

derartiger Schaltungsblock ist beispielsweise günstig

betreffend eine Signallaufzeit zur Bildung der Übergabesignale. Eine weitere bevorzugte Ausfuhrungsform der Erfindung ist dadurch gekennzeuichnet, daß der Schaltungsblock wenigstens ein Verknüpfungselement aufweist, welches ein erstes, ein zweites, ein drittes, ein viertes, ein fünftes UND-Verknüpfungselement und ein ODER-Verknüpfungsglied aufweist, mit einem von den Eingabesignalen, welches dem ersten UND-Verknüpfungsglied an einem nicht invertierenden Eingang, dem zweiten UND-Verknüpfungsglied an einem invertierenden Eingang, dem dritten

UND-Verknüpfungsglied an einem nicht invertierenden Eingang, und dem vierten UND-Verknüpfungsglied an einem invertierenden Eingang zugeführt ist, sowie mit einem weiteren von den

Eingabesignalen, welches dem ersten UND-Verknüpfungsglied an einem invertierenden Eingang, dem zweiten UND-Verknüpfungsglied an einem nicht invertierenden Eingang, dem dritten UND-Verknüpfungsglied an einem nicht invertierenden Eingang, und dem vierten UND-Verknüpfungsglied an einem invertierenden Eingang zugeführt ist, sowie mit einem von den Steuersignalen, welches dem ersten UND-Verknüpfungsglied an einem invertierenden

Eingang, dem zweiten UND-Verknüpfungsglied an einem invertierenden Eingang, dem dritten UND-Verknüpfungsglied an einem nicht invertierenoen Eingang, dem vierten UND-Verknüpfungsglied an einem nicht invertierenden Eingang, und dem fünften

UND-Verknüpfungsglied an einem nicht invertierenden Eingang zugeführt ist, sowie mit einem weiteren von den Steuersignalen, welches dem ersten UND-Verknüpfungsglied an einem nicht

invertierenden Eingang, dem zweiten UND-Verknüpfungsglied an einem nicht invertierenden Eingang, dem dritten UND-Verknüpfungsglied an einem invertierenden Eingang, dem vierten

UND-Verknüpfungsglied an einem invertierenden Eingang, und dem fünften UND-Verknüpfungsglied an einem nicht invertierenden Eingang zugeführt ist, sowie mit einem von den Übergabesignalen, welches vom ODER-Verknüpfungsglied erzeugt ist aus den diesem zugeführten Signalen, welche von den fünf UND-Verknüpfungsgliedern erzeugt sind. Ein derartiger Schaltungsblock ist beispielsweise günstig betreffend eine Siciallaufzeit zur Bildung der Übergabesignale. Eine weitere bevorzugte Ausführungsform der Erfindung ist dadurch gekennzeuichnet, daß der Schaltungsblock wenigstens einen Schaltungsteil aufweist, welchem zwei von den Eingabe- signalen sowie vier von den Steuersignalen zugeführt sind. Ein derartiger Schaltungsblock ist beispielsweise günstig

betreffend eine Signallaufzeit zur Bildung der Übergabesignale.

Eine weitere bevorzugte Ausführungsform der Erfindung ist dadurch gekennzeuichnet, daß der Schaltungsteil ein erstes und ein zweites Verknüpfungselement aufweist, mit einem höherwertigen Steuersignal für das zweite Verknüpfungselement gleich einem niedrigstwertigen von den vier dem Schaltungsteil zugeführten Steuersignalen sowie mit einem niedrigerwertigen

Steuersignal für das zweite Verknüpfungselement gleich einem nächsthöherwertigen von den vier dem Schaltungsteil zugeführten Steuersignalen sowie mit einem niedrigerwertigen Steuersignal für das erste Verknüpfungselement gleich einem nächsthöherwertigen von den vier dem Schaltungsteil zugeführten

Steuersignalen sowie mit einem höherwertigen Steuersignal für das erste Verknüpfungselement gleich einem höchstwertigen von den vier dem Schaltungsteil zugeführten Steuersignalen. Ein derartiger Schaltungsblock ist beispielsweise günstig

betreffend eine Signallaufzeit zur Bildung der Übergabesignale.

Eine weitere bevorzugte Ausführungsform der Erfindung ist dadurch gekennzeichnet, daß das erzeugte Ausgabesignal in einer Testschaltung überprüft ist. Es können aus den erzeugten Übergabesignalen Testsignale erzeugt werden, aus welchen das zu erzeugende Ausgabesignal zusätzlich erzeugbar ist, sodaß es überprüft werden kann.

Eine weitere bevorzugte Ausführungsform der Erfindung ist dadurch gekennzeichnet, daß die erzeugten Übergabesignale in einer Testschaltung überprüft sind. Es können aus den

erzeugten Übergabesignalen Testsignale erzeugt werden, aus welchen die zu erzeugenden Übergabesignale zusätzlich

erzeugbar sind, sodaß diese überprüft werden können.

Eine weitere bevorzugte Ausführungsform der Erfindung ist dadurch gekennzeichnet, daß die Übergabesignale korrigierbar sind gemäß Prüfsignalen, welche von einer Schaltungskomponente erzeugt sind. Es können Prüfsignale erzeugt werden, mittels derer ein fehlerhaft erzeugtes Übergabesignal korrigierbar ist, sodaß derartige Fehler verkraftet werden können.

Beispielsweise für Anwendungen bei störanfälligen logischen Schaltelementen ergeben sich daraus besondere Vorteile. Die Erfindung wird anhand der Figuren, in welchen Ausführungsbeispiele enthalten sind, näher erläutert.

Die Figur 1 zeigt eine erste Schaltung zur Erzeugung eines logischen Ausgabesignales aus zwei logischen Eingabesignalen gemaß einer variierbar vergebbaren logischen Verknüpfung.

Die Figur 2 zeigt ein Multiplexerelement, welches in den Schaltungen der Figuren 1,3,14,20,21,26,27 verwendet ist. Die Figur 3 zeigt eine zweite Schaltung zur Erzeugung eines logischen Ausgabesignales aus zwei logischen Eingabesignalen gemäß einer variierbsr vorgebbaren logischen Verknüpfung.

Die Figur 4 zeigt eine dritte Schaltung zur Erzeugung eines logischen Ausgabesignales aus einer Anzahl von logischen Eingabesignalen gemäß einer variierbar vorgebbaren logischen Verknüpfung.

Die Figur 5 zeigt eine vierte Schaltung zur Erzeugung eines logischen Ausgabesignales aus einer Anzahl von logischen Eingabesignalen gemäß einer variierbar vorgebbaren logischen Verknüpfung.

Die Figur 6 zeigt eine fünfte Schaltung zur Erzeugung eines logischen Ausgabesignales aus einer Anzahl von logischen Eingabesignalen gemäß einer variierbar vorgebbaren logischen Verknüpfung.

Die Figur 7 zeigt eine sechste Schaltung zur Erzeugung eines logischen Ausgabesignales aus einer Anzahl von logischen Eingabesignalen gemäß einer variierbar vorgebbaren logischen Verknüpfung.

Die Figur 8 zeigt eine siebente Schaltung zur Erzeugung eines logischen Ausgabesignales aus drei logischen Eingabesignalen gemäß einer variierbar vorgebbaren logischen

Verknüpfung.

Die Figur 9 zeigt eine Ausführungsform für eine Schaltungskomponente, welche in der Schaltung von Figur 8 verwendet ist.

Die Figur 10 zeigt eine weitere Ausführungsform für dieselbe Schaltungskomponente von Figur 8.

Die Figur 11 zeigt ein Multiplexerelement, welches in der Schaltung von Figur 8 verwendet ist. Die Figur 12 zeigt eine achte Schaltung zur Erzeugung eines logischen Ausgabesignales aus zwei logischen Eingabesignalen gemäß einer programmierbar festverdrahtet vorgebbaren logischen Verknüpfung. Die Figur 13 zeigt eine neunte Schaltung zur Erzeugung eines logischen Ausgabesignales aus zwei logischen Eingabesignalen gemäß einer programmierbar festverdrahtet vorgebbaren logisehen Verknüpfung.

Die Figur 14 zeigt eine zehnte Schaltung zur Erzeugung zweier Ausgabesignale aus drei Eingabesignalen gemäß einer programmierbar festverdrahtet vorgebbaren logischen

Verknüpfung.

Die Figur 15 zeigt eine elfte Schaltung zur Erzeugung

eines logischen Ausgabesignales aus einer Anzahl von logischen Eingabesignalen.

Die Figur 16 zeigt eine zwölfte Schaltung zur Erzeugung eines logischen Ausgabesignales gemäß dreier variierbar vorgebbarer Signalverknüpfungen. Die Figur 17 zeigt eine dreizehnte Schaltung zur Erzeugung eines logischen Ausgabesignales gemäß dreier variierbar vorgebbarer Signalverknüpfungen.

Die Figur 18 zeigt eine vierzehnte Schaltung zur Erzeugung logischer Übergabesignale gemäß einer variierbar vorgebbaren Signalverknüpfung aus eingegebenen Übergabesignalen.

Die Figur 19 zeigt eine fünfzehnte Schaltung zur Erzeugung logischer Übergabesignale gemäß dreier veriierbar vorgebbarer Signalverknüpfungen.

Die Figur 20 zeigt eine Testschaltung zur Überprüfung der Übergabesignale von Figur 19. Die Figur 21 zeigt eine sechzehnte Schalung zur Erzeugung korrigierbarer Übergabesignale gemäß einer variierber vergebbaren Signalverknüpfung.

Die Figur 22 zeigt eine Schaltungskomponente zur Korrektur der Übergabesignale von Figur 21.

Die Figur 23 zeigt eine Schaltungskomponente zur Erzeugung von Prüfsignalen von Figur 21.

Die Figur 24 zeigt eine Schaltungskomponente zur Erzeugung von Prüfsignalen zur Verwendung in Verbindung mit den

Schaltungen von Figur 14 und 26.

Die Figur 25 zeigt eine Schaltungskomponente zur Erzeugung von Prüfsignalen zur Verwendung in Verbindung mit den

Schaltungen von Figur 14 und 26. Die Figur 26 zeigt eine siebzehnte Schaltung zur Erzeugung korrigierbarer Übergabesignale gemäß programmierbar fest verdrahtet vorgebbarer logischer Verknüpfungen.

Die Figur 27 zeigt eine achtzehnte Schaltung zur Erzeugung eines logischen Ausgabesignales aus zwei Eingabesignalen gemäß einer variierbar vorgebbaren Signalverknüpfung.

Die Figur 28 zeigt eine weitere Ausführungsform für einen Schaltungsblock von Figur 1.

Die Figur 29 zeigt eine weitere Ausführungsform für einen Schaltungsblock, welcher in den Figuren 3, 16, 17, 18, 19 verwendet ist. Die Figur 30 zeigt eine weitere Ausführungsform für einen

Schaltungsblock, welcher in den Figuren 4, 5, 6, 21 verwendet ist.

Die Figur 31 zeigt ein Testelement zur Schaltung von Fig 18,

Wie die Figur 1 zeigt, sind bei einer ersten Schaltung zwei logische Eingabesignale x₁ und x₂ vorgesehen. Gemäß einer variierbar vorgebbaren logischen Verknüpfuno wird ein logisches Ausgabesignal a^(m) erzeugt. Die jeweilice variierbar vorzugebende logische Verknüpfung wird gemäß der zuvor

erläuterten Tabelle 2 als ein Verknüpfungssignal m gemäß einer Binärzahl eingegeben, deren Binärziffern gemäß 2 ,2 ,2 ,2 als binäre Signale jeweils eingebbar sind, so daß diese binären

Signale ein Verknüpfungssignal m bilden. Die Eingabesignale x₁ und x₂ , sowie das Verknüpfungssignal m werden einem Schaltungs- block BA2 einoegeben, von welchem ein BOOT₂, von Übercabesig- nalen y⁽¹⁾ und y⁽²⁾ erzeugt wird. Es ist ein Schaltungselement RSA vorgesehen zur Erzeugung eines Rekonstruktionssignales r aus den beiden Eingabesignalen. Das Rekonstruktionssignal r und die beiden Übergabesignale y⁽¹⁾ und y⁽²⁾ werden einem Rekonstruktionselement REK zugeführt, von welchem das Ausgabesignel a^(m) erzeugt wird durch folgende Verknüpfung dieser drei Signale a^(m) = y⁽¹⁾ .r + y⁽²⁾ .

; Vom Schaltungselement RSA wird das

Rekonstruktionssignal r erzeugt indem die beiden Eingabesignale x₁ und x₂ zugeführt werden, aus welchen durch EXOR-Verknüpfung das Rekonstruktionssignal r erzeugt wird durch folgende

Verknüpfung der beiden Eingabesignale: r = x₁.

₂ +

x₁.x₂; Im Schaltungsblock BA2 ist eine Schaltungskomponente ZWA

vorgesehen zur Erzeugung von vier Zwischensignalen z₁, z₂, z₃ und z₄. Das Zwischensignal z₁ wird so erzeugt, daß es stets logisch NULL ist. Das Zwischensignal z₄ wird so erzeugt, daß es stets logisch EINS ist. Der Schaltungskomponente ZWA wird das Eingabesignal x₁ zugeführt, welches als das Zwischensignal z₂ weitergeleitet wird. Durch einer Invertierer INV.O wird das Eingabesignal x₁ invertiert. Dieses invertierte Eingabesignal x₁, also

₁, wird als das Zwischensignal z₃ weiterceleitet.

Somit werden folgende Zwischensignale erzeugt und

wsitergeleitet: z ₁ = D⁽⁰⁾(x₂, x₁) = 0 = 0_d;

z₂ = D⁽³⁾(x₂, x₁) = x₁ = 3_d; z₃ = D⁽¹²⁾(x₂, x₁) =

₁ = 12_d;

z₄ = D⁽¹⁵⁾(x₂, x₁) = 1 = 15 _d ; Diese vier Zwischensignale werder einer Teilschaltung UEA zugeführt, in welcher zwei

Multiplexerelemente MUX4.0 und MUX4.1 vorgesehen sind. Jedem der Multiplexerelemente MUX4 werden jeweils alle vier

Zwischensignale z₁, z₂, z₃, z₄ zugeführt. In jedem der

Multiplexerelemente MUX4 ist je ein Auswahlschaltwerk

vorgesehen, von welchem jeweils eines von den vier zugeführten

Zwischensignalen ausgewählt und weitergeleitet wird als jeweils erzeugtes Übergabesignal. Vom Multiplexerelement MUX4.0 wird das Übergabesignal y⁽¹⁾ erzeugt und weitergeleitet. Vom

Multiplexerelement MUX4.1 wird das Ubergabesignal y⁽²⁾ erzeugt und weitergeleitet. Dem Auswahlschaltwerk des Multiplexer- elementes MUX4 werden zwei logische Steuersignale zugeführt, welche als eine niederwertige Binärziffer und eine höherwertige Binärziffer eingegeben werden, welche zusammengefügt als

Binärzahlen 00,01,10,11 jeweils angeben, welches der Zwischensignale z₁,z₂,z₃,z₄ auszuwählen ist, und zwar in der soeben angegebenen Reihenfolge. Dem Multiplexerelement MUX4.0 wird als niedrigwertige Binärziffer die Binärziffer 2 des Verknüpfungs- signales m einpegeben, und als höherwertige Binärziffer wird die Binärziffer 2² des Verknüpfungssignales m eingegeben. Dem Multiplexerelement MUX4.1 wird als niedrigwertige Binärziffer die Binärziffer 2 des Verknüpfungssignales eingegeben, und als höherwertige Binärziffer wird die Binärziffer 2 des Verknüpfungssignales m eingegeben. Es werden demnach, wie in der bereits erläuterten Tabelle 7 angegeben, die Übergabesignale y⁽¹⁾ und y⁽²⁾ erzeugt.

Die Auswahl von den Multiplexereingabesignalen erfolgt in den Multiplexelementen MUX4 in der Weise, daß die jeweils zugeführten Binärziffern, also einerseits für 2², 2¹ beim

Multiplexelement MUX4.0 und andererseits für 2³, 2⁰ beim Multiplexelement MUX4.1, als zweistellige Binärzahl angeben, das wievielte der vier genannten Multiplexereingabesignale jeweils auszuwählen ist. Gemäß den zweistelligen Binärzahlen 00 bis 11 wird das erste bis vierte Multiplexereingabesignal jeweils ausgewählt. Diese ausgewählten Signale werden als ein Übergabesignal y⁽¹⁾ vom Multiplexerelement MUX4.0 einer- seits und andererseits als ein Übergabesignal y⁽²⁾ vom Multiplexelement MUX4.1 abgegeben. Diese Übergabesignale y⁽¹⁾ und y⁽²⁾, werden demnach gemäß der Tabelle 7 ausgewählt, und zwar in Abhängigkeit von den jeweils zugeführten Binärziffern, durch welche die verzugebende Signalverknüpfung m jeweils festgslect wird. Die definitionsgemäß vereinbarten Binärziffern für die jeweilige vorzugebende Signalverknüpfung m sind in der zuvor erläuterten Tabelle 2 angegeben. Von einem EXOR-Verknüpfungselement EXOR als das Schaltungselement RSA wird das Rekonstruktionssignal r erzeugt durch eine EXOR-Verknüpfung der beiden Eingabesignale x₁ und x₂. Im Verknüpfungselement EXOR ist ein UND-Verknüpfungsglied UND.1 vorgesehen, welchem das Eingabesignal x₁ einerseits und andererseits das von einem Invertierer INV.1 invertierte

Eingabesignal x₂, also

₂, zugeführt wird, und welches aus diesen beiden Signalen x₁ und

₂ gemäß einer UND-Verknüpfung ein weiteres Signal erzeugt, welches einem

ODER-Verknüfpungsglied OR.1 zugeführt wird. Als ein zweites Signal wird diesem ODER-Verknüpfungsglied OR.1 ein weiteres Signal zugeführt, welches von einem UND-Verknüpfungsglied UND.2 erzeugt wird. Dem UND-Verknüpfungsglied UND.2 wird einerseits das Eingabesignal x₂ und andererseits das von einem weiteren Invertierer INV.2 invertierte Eingabesignal x₁, also

₁, zugeführt zur Bildung der UND-Verknüpfung. Das vom

ODER-Verknüpfungsglied 0R.1 erzeugte Signal wird als das vom EXOR-Verknüpfungselement EXOR erzeugte Rekonstruktionssignal r weitergeleitet, welches gemäß folgender Formel darstellbar ist r = x₁.

x₂ +

₁.x₂ = x₁ ⊕ x₂; Das Rekonstruktionssignal r, sowie die beiden Übergabesignale y⁽¹⁾ und y⁽²⁾ werden einem

Rekonstruktionselement REK zugeführt. Dabei ist die angegebene

Reihenfolge für die zugeführten Übergabesignale zu beachten. Es ist ein UND-Verknüpfungsglied UND.4 vorgesehen zur Verknüpfung des Rekonstruktionssignales r und des Übergabesignales y⁽¹⁾ . Es ist ein weiteres UND-Verknüpfungsglied UND.3 vorcesehen zur Verknüpfung des Übergabesignales y⁽²⁾ und des von einem

Invertierer INV.3 invertierten Rekonstruktionssignales r, also . Die von den beiden UND-Verknüpfungsgliedern UND.3 und UND.4 erzeugten Signale werden von einem ODER-Verknüpfungsglied OP .4 verknüpft zur Bildung des Ausgabesignales a^(m). Demzufolge bildet das Rekonstruktionselement REK ein Multiplexerelement

MUX2, welches eines von zwei zugeführten Signalen y⁽¹⁾ oder y^{( 2 )} auswählt, abhängig von einem als Steuersignal zugeführten

Rekonstruktionssional. In der zuvor erläuterten Tabelle 7 ist aufgelistet, welches der Zwischensignale als eines von Multiplexereingabesignalen entsprechend der vorzugebenden Verknüpfung m jeweils ausgewählt wird vom Multiplexelement MUX4.0 als das Übergabesignal y⁽¹⁾, und welches ausgewählt wird vom Multiplexelement MUX4.1 als das

Übergabesignal y⁽²⁾. Das erzeugte Ausgabesignal a^(m) ist demnach gemäß folgender Formel darstellbar

a^(m) = y⁽¹⁾.r + y⁽²⁾.r;

Wie die Figur 2 zeigt, besteht ein Multiplexerelement MUX4 aus einem ODER-Verknüpfungsglied OR.M, welchem die von UND-Verknüpfungsgliedern UND.M.0, UND.M.1, UND.M.2 und UND.M.3 erzeugten Signale zugeführt werden. Jedem dieser UND-Verknüpfungsglieder UND.M wird einerseits je ein Multiplexereingabesignal ze₀, ze₁, ze₂, ze₃ von je einem von Multiplexereingängen zugeführt, und andererseits je ein Freigsbesignal

zh₀, zh₁, zh₂, zh₃, welches von je einem von weiteren

UND-Verknüpfungsgliedern UND.Z.0, UND.Z.1, UND.Z.2 und UND.Z.3 jeweils erzeugt wird. Diese werden aus Steuereingängen mittels zweier Steuersignale zg₁ und zg₀ angesteuert. Als Binärziffer einer zweistelligen Binsrzahl werden diese Steuersignale verwendet zur Ansteuerung der Auswahl des freizugebenden

Multiplexereingabesignals des jeweiligen Multiplexereinganges, wobei dss Steuersignal zg₀ als die niederwertige Binärziffer und das Steuersignal zg₁ als die höherwertige Binärziffer wird.

Dem UND-Verknüpfungsglied UND.Z.0 wird einerssits das von einem Invertierer INV.M0 invertisrts Steuersignal zg₀ zugeführt, und andererseits wird das von einem weiteren Invertierer INV.M1 invertierte Steuersignal zg₁ zugeführt, so daß das UND-Verknüpfungsglied UND.Z.0 nur dann sein Freigabesignal zh₀ abgibt, welches beim UND-Verknüpfungsglied UND.M.0 zur Freigabe des ersten auszuwählenden Multiplexereingabesignales ze₀ verwendet wird, falls die beiden Binärziffern 00 mittels der Steuersignale zg₁ und zg₀ zugeführt werden. Anderenfalls, also für die Binärziffern 01, 10, 11 wird das Multiplexereingabesignal ze₀ beim UND-Verknüpfungsglied UND.M.0 blockiert. Dem UND-Verknüpfungsglied UND.Z.1 wird einerseits das Steuersignal zg₀ zugeführt und andererseits wird das vom Invertierer INV.M1 invertierte Steuersignal zg, zugeführt, so daß das UND- Verknüpfungsglied UND.Z.1 nur dann sein Freigabesignal zh₁ abgibt, welches beim UND-Verknüpfungsglied UND.M.1 zur Freigabe des zweiten auszuwählenden Multiplexereingabesignals ze, verwendst wird, falls dis beiden Binsrziffern 01 mittels der Steuersignale zg₁ und zg₀ zugeführt werden. Andsrenfalls, also für die Binärziffern 00, 10, 11 wird das Multiplexer- eingabesignal ze₁ beim UND-Verknüpfungsglisd UND.M.1 blockisrt.

Dem UND-Verknüpfungsglied UND.Z.2 wird einerseits das vom

Invsrtierer INV.M0 invsrtierte Steuersignal zg₀ zugeführt, und andersrssits wird das Steuersignal zg, zugeführt, so daß das UND-Verknüpfungsglied UND.Z.2 nur dann sein Freigabssignal zh₂ abgibt, welches beim UND-Verknüpfungsglied UND.M.2 zur Freigabe des dritten auszuwählenden Multiplexereingabesignals ze₂ verwendet wird, fslls die Binärziffern 10 mittels der

Steuersignale zg₁ und zg₀ zugsführt werden. Anderenfalls, also für die Binärziffern 00, 01, 11, wird das Multiplexerein- gabssignal zs₂ beim UND-Verknüpfungsglied UND.M.2 blockiert.

Dem UND-Verknüpfungsglisd UND.Z.3 werden die beidsn Steuersignals zg₁ und zg₀ zugsführt, sc daß das UND-Verknüpfungsglied UND.Z.3 nur dann sein Freigabssignal zh- abgibt, welches beim UND-Verknüpfungsglied UND.M.3 zur Freigabe des visrten

auszuwählenden Multiplexereingabesignales ze₃ verwendet wird, falls die Binärziffern 11 mittels der Steuersignals zg₁ und zg₀ zugeführt werden. Anderenfalls, also für die Binärziffsrn 00, 01, 10 wird das Multiplexereingabesignal ze₃ beim UND- Verknüpfungsglied UND.M.3 blockiert.

Vom ODER-Verknüpfungsgli ed OR.M wird als ein Multiplexer- ausgabesignal zf jswsils eines von den vier Multiplexer- eingabesignalen abgegeben in Abhängigkeit von den vorliegenden Steuers ignal en zg₁ und zg₀ gemäß der nachfolgenden Tabells 8. Tabelle 8

Wie die Figur 3 zeigt, sind bei der zweiten Schaltung zwei logische Eingabesignale x₁ und x₂ vorgesehen, aus welchen gemäß einer variierbar eingebbaren logischen Verknüpfung ein logisches Ausgabesignal a erzeugt wird. Die jeweilige logische Verknüpfung wird gemäß der zuvor erläuterten Tabelle 2 als ein Verknüpfungssignal m gemäß einer Binärzahl eingegeben, deren Binärziffern gemäß 2³, 2², 2¹, 2⁰ als binäre Steusrsignale eingebbar sind, so daß diese binären Signale das Verknüpfungssignal m bilden. Die Eingabesignals x₁ und x₂, sowis des Verknüpfungssignal m werden einem Schaltungsblock BB2 eingegeben, von welchem ein BOOT₂ von Übergabesignal y^{( 1)} und y^{( 2)} erzeugt wird. Als Rekonstruktionssignal r wird das Eingabesignal x₁ verwendet. Dieses Rekonstruktionssignal r und dis beiden Übergabesignale y^{( 1)} und y^{( 2)} werden einem Rekonstruktionselement REK zugsführt, von welchem das Ausgabesignal a^{( m)} erzeugt wird durch folgende Verknüpfung dieser drei Signale:

a^{( m)} = y⁽¹⁾.r + y⁽²⁾.r; Im Schaltungsblock BB2 ist eine

Schaltungskomponente ZWB vorgesehen zur Erzeugung von vier Zwischensignalen z₁,z₂,z₃,z₄. Das Zwischensignal z₁ wird so erzeugt, daß es stets logisch NULL ist. Das Zwischensignal z₄ wird so erzeugt, daß es stets logisch EINS ist. In der

Schaltungskomponente ZWB ist ein EXOR-Verknüpfungselsment EXOF vorgesehen, welchem die beiden Eingabesignals x₁ und x₂

zugeführt werden. Das Ausgabesignal dieses EXOR-Verknüpfungs- elementss EXOR wird als das Zwischensignal z₂ weitergsleitet. Das Ausgabesignal des EXOR-Verknüpfungsslementes EXOR wird von einem Invertierer INV invertiert und als das Zwischensignal z₃ weitergeleitet. Somit werden folgende Zwischensignale erzeugt und weitergeleitet: z₁ = D⁽⁰⁾(x₂,x₁) = 0 =0_d

z₂ = D^{( 6)}(x₂,x₁) = x₁⊕x₂ = 6_d

z₃ = D^{( 9)}(x₂,x₁) = x₁⊕x₂ = 9_d

z₄ = D^{( 15)}(x₂,x₁) = 1 = 15_d

Diese vier Zwischensignale werden einer Teilschaltung UEB zugeführt, in welcher zwei Multiplexerelemente MUX4.0 und

MUX4.1 vorgesehen sind. Jedem der Multiplexerelemente MUX4 werden jeweils alle vier Zwischensignale z₁,z₂,z₃ und z₄ zugeführt.

Die Binärziffern des Verknüpfungssignales m werden der Teilschaltung UEB zugeführt. In der Teilschaltung UEB sind die Multiplexelemente MUX4.0 und MUX4.1 vorgesehen, welche gleich sind jenen von Figur 1 und Figur 2, und welche ebenso jeweils anhand von je zweien der Binärziffern in Form von je zweien der binären Steusrsignale angesteuert werden, welche den Multiplexelementen MUX4 zugeführt werden. Von den vier zugeführten Multiplexereingabesignalen wird je eines als Multiplexerausgabesignal ausgewählt und weitergeleitet. Das als erstes auszuwählende Multiplexereingabesignal ist bei beiden Multiplexelementen MUX4 dss Zwischensignal z₁. Dieses ist gemäß Tabelle 2 darstellbar als eine logische Verknüpfung gemäß 0_d. Das als viertes auszuwählende Multiplexereingabesignal ist bei beiden Multiplexelementen das Zwischensignal z₄. Dieses ist demnach gemäß Tabelle 2 darstellbar als eine logische Verknüpfung gemäß 15_d. Vom EXOR-Verknüpfungselsmsnt EXOR, welches gleich ist jenem von Figur 1, wird das Zwischensignal z₂ erzeugt durch eine EXOR-Verknüpfung der beiden Eingabesignale x₁ und x₂. Das Zwischensignal z₂ ist demnach gemäß Tabelle 2 darstellbar als eine logische Verknüpfung gemäß 6_d. Das

Zwischensignal z₂ wird in der Teilschaltung UEB dem Multiplexelement MUX4.1 und dem Multiplexelement MUX4.0 als das zweite auszuwählende Multiplexereingabesignal zugeführt. Das vom Inverter INV abgegebene Zwischensignal z₃, welches gemäß

Tabelle 2 darstellbar ist als eine logische Verknüpfung gemäß 9_d, wird in der Teilschaltung UEB dem Multiplexelement MUX4.1 und dem Multiplexelement MUX4.0 als das dritte auszuwählende Multiplexereingabesignal zugeführt. Dis Auswahl von den Multiplexereingabesignalen erfolgt in den Multiplexelementen MUX4 in der Weise, daß die jewsils zugeführten Binärziffern, also einerseits für 2⁰, 2¹ beim Multiplexelement MUX4.0 und andererseits für 2 ³, 2² beim

Multiplexerelsment MUX4.1 als zweistellige Binärzahl angeben, das wievielte der vier genannten Multiplexersingabesignale jeweils auszuwählen ist. Dsm Multiplsxsrelement MUX4.0 wird als niedrigwertige Binärz if fer dis Binärzi f fer 2¹ des Verknüpfungssignales m singsgeben, und als höherwertige Bi när zi f f er wird zur Auswahlsteuerung die Binärziffer 2⁰ des Verknüpfungssignales m singegeben. Dem Multiplexerelement MUX4.1 wird als nisdrigwertige Binärziffer dis Binärziffer 2² des Verknüpfungssignales m eingegeben, und als höherwertige Binärziffer wird zur Auswahlstsuerung die Binärziffer 2³ des Verknüpfungssig- nalss m eingegeben. Gemäß dsr zweistelligen Binärzahlsn 00 bis 11 wird das erste bis vierte Multiplexereingabesignal jeweils ausgewählt. Disse ausgewählten Signale werden als ein Übergabesignal y⁽¹⁾ vom Multiplexerelement MUX4.0 einsrssits und andererseits als ein Ubergabesignal y⁽²⁾vom Multiplexerelement

MUX4.1 abgegeben.

Diese Übergabesignale y⁽¹⁾ und y⁽¹⁾ werden demnach gemäß der bereits erläuterten Tabelle 5 ausgewählt, und zwar in Abhängig- keit von den jeweils zugeführten Binärziffern, durch welche dis veriierbar vorzugebende Signalverknüpfung m jeweils festgelegt wird. Dis definitionsgemäß vereinbarten Binärziffern für die jeweilige variierbar vorzugebende Signalverknüpfung m sind in der bereits erläuterten Tabells 2 angegeben. Als

Rekonstruktionssignal r wird das Eingabesignal x₁ verwendet. Das Rekonstruktionssignal r, sowie dis beiden Übergabesignale y⁽¹⁾ und y⁽²⁾ werden einem Rekonstruktionselement REK zugeführt, welches gleich ist jenem von Figur 1, und welches ein Multiplexerelement MUX2 bildet. Vom Rekonstruktionselement REK wird das Ausgabesignal a^(m) erzeugt, welches gemäß der variierbar vorzugebenden Verknüpfung m der Eingabesignale x₁ und x₂ gebildet wird. In der berdits erläuterten Tabelle 5 ist aufgelistet, welches der Multiplexereingabesignale gemäß

0_d , 6_d, 5_d, 15_d entsprechend der variierbar vorzugebenden Verknüpfung m jeweils ausgewählt wird vom Multiplexerelement MUX4.0 als das Übergabesignal y⁽¹⁾, und welches ausgewählt wird vom Multiplexerelement MUX4.1 als das Übergabesignal y⁽²⁾. Das erzeugte Ausgabesignal a wird demzufolge gemäß folgender Verknüpfung vom Rekonstruktionselement REK erzeugt: a^(m) = y⁽¹⁾.x₁ + y⁽²⁾ .

₁ ; Wis bereits anhand von

Tabelle 5 erläutert, erfüllen die vom Schaltungsblock BB2 erzeugten Überoabesignale y⁽¹⁾ und y⁽²⁾ folgende Bedingungen: y⁽¹⁾ = a.r⁽¹⁾ + b⁽¹⁾.s⁽¹⁾; y⁽²⁾ = a.r⁽²⁾ + b⁽²⁾.s⁽²⁾ _;

a = a^(m) = A^(m)(x₂, x ₁ ) ; r = r⁽¹⁾ = x₁; r⁽²⁾ =

₁ =

;

s⁽¹⁾ =

; s ⁽²⁾ = r;

b⁽¹⁾ = b⁽²⁾ = b^(m) = A^(m)(

₂,

₁);

Das Ausgabesignal a^(m) ist gemäß nachfolgender Tabells 9 als dessen Wahrheitstabells variierbar vorgebbar.

Tabelle 9

^(m) Daraus sind, jeweils als Zahlentupel gemäß Tabells 2, a

und b^(m) demnach wie folgt darstellbar:

a^(m) =

b ^(m) = m

Definitionsgemäß sind die Binärziffern

der Wahrheitstabelle gemäß Tabelle 9 auch die Binärziffern des Verknüpfungssignales m, so daß diese Binärziffern für 2³, 2², 2¹, 2⁰ zu folgender Binärzahl

zusammenfügbar sind: m =

. Aus diesen

Binärziffern ist ebenso die jeweilige Wahrheitstabelle für y⁽¹⁾ und y^{(2 )} zusammenstellber als Tabelle 10 Gemäß der Bedingungen: y⁽¹⁾ = a^(m) .r + b^(m). ; y⁽²⁾ = a^(m).

+ b^(m).r, Tabelle 10

Daraus können gemäß nachfolgender Tabelle 11 die jeweiligen Übergabesignale y⁽¹⁾ und y⁽²⁾ abhängig von den jeweiligen Binärziffern des Verknüpfungssignales m aufgelistet werden. Tabelle 11

Wie die Figur 4 zeigt, ist bei einer dritten Schaltung eine Anzahl K von logischen Eingabesignalen vorgesehen, und gemäß einer variierbar vorzugebenden logischen Verknüpfung wird sin logisches Ausgabesignal a^(m) erzeugt. Die jeweilige logische

Verknüpfung wird gemäß der zuvor erläuterten Tabells 6 in Form eines Verknüpfungssignales m mittels einer Binärzahl

eingegeben, deren Binärziffern

2^L, 2^L-1, ... , 2¹, 2⁰; L = 2^K-1; als binäre Steuersignale eingebbar sind. Diess Binärziffern werden, in Gruppen zu je vier jeweils einer von vorgesshenen Teilschaltungen UEB zugeführt, welche gleich sind jener von Figur 3, und deren Anzahl N gleich 2^K-2 ist. Von einer Schaltungskomponente ZWB, welche gleich ist jener von Fig. 3, werden dis beiden Eingabesignale x_K-1 und x_K verknüpft zur Erzsugung von vier Zwischensignalen, welche jeder der Teilschaltungen UEB zugeführt werden, ebenso wie der in Figur 3 dargestellten Teilschaltung UEB.

Ebenso wie der in Figur 3 dargestellten Teilschaltung UEB werden der ersten Teilschaltung UEB.1 von Figur 4 die

logischen Signals der niedrigstwertigen Binärziffern gemäß 2³, 2², 2^1, 2⁰ des gemäß Tabelle 6 variierbar vorgebbaren

Verknüpfungssignales m zugeführt. Den nächsten Teilschaltungen UEB werden die logischen Signale der jeweils vier nächsten höherwertigen Binärziffern in gleicher Weise von der gemäß Tabelle 6 variierbar vorgebbaren Verknüpfung zugeführt. Demzufolge werden der letzten Teilschaltung UEB.N die logischen Signale der Binärziffern gemäß 2^L, 2^L-1 , 2^L-2, 2^L-3 von der gemäß Tabelle 6 variierbar vorzugebenden logischen Verknüpfung zugeführt.

Die Schaltungskomponente ZWB und die Teilschaltungen UEB.n; n = 1,...N; bilden einen Schaltungsblock BB2N. In diesem

Schaltungsblock BB2N werden von jeder Teilschsltung UEB jeweils zwei Übergabesignals erzeugt, und als die vom Schaltungsblock BB2N erzeugten Übergabes ignale weitergeleitet. Somit wird vom Schaltungsblock BB2N eine Anzahl 2N von Übergabesignalen erzeugt. Diese werden einer Rekonstruktionsschaltung REKS.K-1 zugeführt, welcher ebenso das Eingabesignal x_K-1 zugeführt wird. In der Rekonstruktionsschaltung REKS.K-1 ist eine Anzahl N von Rekonstruktionselementen REK.n; n = 1,...N; vorgesehen. Entsprechend der Reihenfolge von zugeführten

Übergabesignalen, betreffend ihre Erzsugung in den Teilschaltungen UEB.n; n = 1,2, ...N; des Schaltungblockes

BB2N, werden diese der Rekonstruktionsschsltung REKS.K-1 zugsführten Übergabesignale paarweise jeweils einem der

Rekonstruktionselemente REK.n; n = 1, 2, ... N; der Rekonstruktionsschaltung REKS.K-1 zugeführt. Ebenso wird jeder dieser Rekonstruktionselemente REK.n das Eingabesignal x_K-1 als Rekonstruktionssignal zugeführt. Jedes dieser Rekonstruktionselemente REK.n erzeugt demzufolge als Ausgabesignal je ein weiteres Übergabesignal, deren Anzahl gleich N ist. Diese werden einer weiteren Rekonstruktionsschaltung REKS.K-2

zugeführt. Entsprechend ihrer Reihenfolge werden diese weiteren Übergabesignale paarweise jeweils einem Rekonstruktionselement REK.n; n = 1, 2, ...N/2; der Rekonstruktionsschaltung REKS.K-2 zugeführt. Ebenso wird jedem dieser Rekonstruktionselements REK.n das Eingabesignal x_K-2 als Rekonstruktionssignal

zugeführt. Jedes disser Rekonstruktionselemente REK.n erzeugt demzufolge als Ausgabssignal je ein weiteres Übergabesignal. Diese werden einer weiteren Rekonstruktionsschaltung zugsführt, usw.. Der vorletzten dieser Rekonstruktionsschaltungen, also der Rekonstruktionsschaltung REKS.2 werden demzufolge vier

Übergabesignale zugeführt. Entsprechend ihrer Reihenfolge werden diese paarweise je einem der Rskonstruktionselemente REK.1, REK.2 der Rekonstruktionsschaltung REKS.2 zugsführt.

Ebenso wird jedem der Rskonstruktionselemente REK.1, REK.2 das Eingabesignal x₂ als Rekonstruktionssignal zugeführt. Jedes der Rekonstruktionselemente REK.1, REK.2 erzeugt demzufolge als

Ausgabesignal je ein weiters Übergabesignal. Diese werden einer letzten Rekonstruktionsschaltung REKS.1 zugeführt. Entsprechend ihrer Reihenfolge werden diese einem Rekonstruktionselement REK dsr Rekonstruktionsschaltung REKS.1 zugeführt. Ebenso wird diesem Rekonstruktionselement REK das Eingabssignal x₁ als

Rekonstruktionssignal zugeführt. Dieses Rekonstruktionselement REK erzeugt das Ausgabesignal a^(m).

Ausgehend vom erzeugten Ausgabsignal können dis jeweils

verwendeten Übergabesignale wie folgt gekennzeichnet werden. Von der Rekonstruktionsschaltung REKS.1 wird das Ausgabesignal a^(m) mit Hilfe des Eingabesignales x₁ als Rekonstruktionssignal aus zwei Übergabesignalen wie folgt erzsugt:

a^(m) = y⁽¹⁾.x₁ + y⁽²⁾.

₁; Die Übergabesignale y⁽¹⁾, y⁽²⁾ sind Übergabesignale von einer ersten Ordnung. Jedes dieser wird vor, der Rekonstruktionsschaltung REKS.2 aus js zwei weiteren

Übergabesignalen von einer zweiten Ordnung mit Hilfe des

Eingabesignales x₂ als Rekonstruktionssignal erzeugt:

y⁽¹⁾ = y^{(1, 1)}.x₂ + y^{(1, 2)}.

₂; y⁽²⁾ = y^{(2, 1)}.x_{2 +} y^{(2, 2)} ₂;

Jedes der dabei verwendeten Übsrgabesignale

y^(1,1), y^(1,2), y^{(2, 1)}, y^{(2, 2)}der zweiten Ordnung wird von einer der Rekonstruktionsschaltungen aus je zwsi Übergabesignalen von einer dritten Ordnung mit Hilfe eines der Eingabssignale als Rekonstruktionssignal erzeugt, usw.. Die jewsiligen Kennzeichen eines der Übergsbesignale werden, wie folgt, als indizierte Indizes notiert für eine bessere

Kennzeichnung:

j^(l) = 1,2; j⁽²⁾ = 1,2; ... j ⁽ⁱ⁾ 1,2; ... j ^(I) = 1,2;

y ; i = 1,...I; I

K - 1;

Dieses Übergabesignal beispiglswgisg soll von einer

Ordnung gleich I sein. Das jeweilige Kennzeichen j⁽ⁱ⁾

soll kennzeichnen, welches von paarweise zusammengefaßten Übergabesignalen von der Ordnung i daraus erzeugbar ist.

Jedes der Übergabesignale von einer Ordnung ist wis folgt aus zwei Übergabesignalen der nächsthöheren Ordnung wie folgt erzsugbar:

Somit werden von der Rekonstruktionsschaltung REKS.K-1 aus dsn Übergabesignalen von einer Ordnung K-1 die Übergabesignale von einer Ordnung K-2 erzsugt:

Die dabei verwendeten Übergabesignale der Ordnung K-1 werden der Rekonstruktionsschaltung REKS.K-1 vom Schaltungsblock

BB2N als die von diesem erzeugten Übergabesignals zugeführt, entsprechend ihrer Reihenfolge.

Die Figur 5 zeigt eine vierte Schaltung zur Erzeugung eines logischen Ausgabesignales a^(m) aus einer Anzahl K von logischen Eingabesignalen x₁,x₂,...x_K, gemäß einer variierbar vorgebbaren logischen Signalverknüpfung. Es ist ein Schaltungsblock

BB2N vogesehen, welcher bersits anhand von Figur 4 erläutert ist. Diesem werden die Eingabesignale x_K-1 und x_K eingegeben einerseits und andererseits wird die variierbar vorzugebende logische Signalverknüpfung in Form eines Verknüpfungssignales m dem Schaltungsblock BB2N eingegeben. Die jeweilige variierbar vorgebbare logische Verknüpfung wird, wie bereits anhand von Figur 4 erläutert als das Verknüpfungssignal m eingegeben. Wie bereits anhand von Figur 4 erläutert, erzeugt jede der

Teilschaltungen UEB im Schaltungsblock aufgrund der ihr

zugsführten Signale paarweise je zwei Übergabesignals, welche in diesem Fall mit y^(n,1), y^(n,2); n = 1, 2, ...N; bezeichnet werden. Die beiden von einer der Teilschaltungen UEB.n;

n=1,2,...N; erzeugten Übergabesignale y^(n,1), y^(n,2) werden je einem eigenen Rekonstruktionselement REK.n; n = 1,2, ... N; zugeführt, welches jeweils gleich ist jenem in Figur 3

dargestellten, und welchem als Rekonstruktionssignal das

Eingabesignal x_K-1 jeweils zugeführt wird, und welches als Ausgabssignal jeweils ein Übergabesignal y⁽ⁿ⁾; n = 1,2,...N, erzeugt. Die Übergabesignals y⁽ⁿ⁾ werden wie folgt erzsugt y⁽ⁿ⁾ = y ^(n,1).x_K-1 + y^(n,2).

x_K-1; n = 1,...N;

Die Übergabesignale y⁽ⁿ⁾ werden mit den als Rekonstruktionssignalen verwendetsn Eingabesignalen x₁ bis X_{K- 2} einem Rekonstruktionsblock REKON.YZ zugeführt. Dieser weist für jedes Übergabesignal y⁽ⁿ⁾ je ein eigenes UND-Verknüpfungsglied

UND.YZ.n; n = 1,2,...,N; auf, von welchem jeweils eine unterschiedliche Kombination von Invertierungen bei den zugeführter Rekonstruktionssignalen vorgesehen ist. Beim ersten UND-Verknüpfungsglied UND.YZ.1 wird keines der zugeführten Eingabesignals x₁ bis x_K-2 invsrtisrt. Beim letzten UND-Verknüpfungs- glied UND.YZ.N werden alle zugeführten Eingabesignale x₁ bis x_K-2 invertiert. Bei den dazwischsnliegenden UND-Verknüpfungs- gliedern UND.YZ ist gemäß der aufsteigenden Reihenfolge für n zur Bildung aller Kombinationen eine derartige Variation der Invertierungen für die jeweils zugeführten Eingabesignale x₁ bis x_K-2 vorgesehen, so daß gemäß der Reihenfolge der Eingabesignale x₁ bis x_K-2 für das erste zugeführte Eingabesignal x₁ am wenigsten variiert wird, und für das jeweils nächst- folgende jeweils häufiger, und für das letzte zugeführte

Eingabesignal x_K-2 die Invertierung am häufigsten variiert wird.

Bei der in Figur 5 dargestellten Schaltung sind die Invertierungen als invertierende Eingänge von den UND-Verknüpfungsgliedern dargestellt.

Die von allen UND-Verknüpfungsgliedern UND.YZ erzeugten

Signale werden einem ODER-Verknüpfungsglied OR.YZ zugsführt, welches gemäß einer ODER-Verknüpfung das logische Ausgabesignal a^(m) erzsugt. Das erzeugte Ausgabesignal a^(m) wird demnach wie folgt erzeugt.

a^(m) =

= y⁽¹⁾ .x₁x₂ ... x_K-3X_K-2 +

+ y⁽²⁾ .x₁x₂ ... x_K-3

_K-2 +

+ y⁽³⁾ .x₁x₂ ... x_K-3X_K-2 +

+ y⁽⁴⁾ .x₁x₂ ... x_K-3

_K-2 + + y^(N-3) ₂ ... x_K-3x_K-2 +

+ y^(N-2) ₂ ... x_{K-3 K-2} +

+ y^(N-1) ... x_K-3x_K-2 +

+ y^(N) . ... x_{K-3 K-2} +

Die dabei dem Rekonstruktionsblock REKON.YZ zugsführten

Übergabesignale y⁽ⁿ⁾; n = 1, 2, ... N; sind Übergabesignale von einer ersten Ordnung. Jedes dieser Ubergabesignale y⁽ⁿ⁾ wird von je einem Rekonstruktionselement REK.n erzeugt aus je zwei Übergabesignalen y^(n,1), y^(n,2) von einer zweiten Ordnung gemäß: y⁽ⁿ⁾ = y^(n,1).x_K-1 + y^(n,2).x_K-1; n = 1,...N; Vom Rekonstruktionselement REK.n wird somit jeweils eines von zwei zugeführten Signalen ausgewählt, also entweder y^(n,1)oder y^(n,2), und weitergeleitet. Diese Auswahl wird gesteuert durch das dem Rekonstruktionselement REK.n zugeführte Eingabesignal x_K-1 als ein Steuersignal, dessen Signalwert als eine

Binärziffer betrachtet werden kann. Für x_K-1 = 1 wird y^(n,1) ausgewählt und weitergelsitst. Für x_K-1 = 0 wird y^(n,2) ausgewählt und weitergeleitet. Das Rekonstruktionselement REK wählt somit als ein Multiplexerelement eines von zwei

zugeführten logischen Signalen aus, gesteuert durch das

Engabesignal als sine zugeführte Binärziffer.

Der Rekonstruktionsblock REKON.YZ wählt von einer Anzahl von N zugeführten logischen Signalen jeweils eines aus, und leitet dieses weiter. Diese Auswahl wird gesteusrt durch die zugeführten Eingabesignale x₁, x₂, ... x_K-2, deren logischer Signalwert jeweils als eine zugeführte Binärziffer betrachtet werden kann. Diese zugeführten Binärziffern sind zusammsnfügbar zu siner Binärzahl, deren höchstwertige Binärziffer vom Signalwert von x₁ gebildet wird, gefolgt von x₂, usw., bis x_K-2 als niedrigstwertige Binärziffer. Für (x₁x₂ ... x_K-3 x_K-2)_b =

= (11 ... 11)_b wird y⁽¹⁾ ausgewählt, für (11 ...10)_b wird y⁽²⁾ ausgewählt, usw., y^(N-1) wird für (00 ... 01), ausgewählt, und für (00 ... 00)_b wird y^(N) ausgewählt. Als Rekonstruktions- block REKON.YZ ist demzufolge ein Multiplexerelement MUXN verwendbar.

Die Figur 6 zeigt eine fünfte Schaltung zur Erzeugung eines logischen Ausgabesignales a aus einer Anzahl K von logischen Eingabesignalen gemäß einer variierbar vorgebbaren logischen Verknüpfung. Es werden Übergabesignale y⁽ⁿ⁾; n = 1,...2N; auf eine Weise, welche bereits anhand von Figur 4 erläutert ist, von einem Schaltungsblock BB2N erzeugt. Diese von den Teilschaltungen UEB, wie erläutert, erzeugten

^{( n )}

Übergabesignals y werden mit den als Rekonstruktionssignalen verwendeten Eingabesignalen x₁ bis x_K-1 einem Rekonstruktions- block REKON.RS zugeführt. Dieser weist für jedes der Übergabesignals y⁽ⁿ⁾ je ein eigenes UND-Verknüpfungsglied UND.RS.n;

n=1,2, ... 2N; auf, von welchem je eine unterschiedliche

Kombination von Invertierungen bei den zugeführten Rekonstruktionssignalen vorgesehen ist. Beim ersten UND-Verknüpfungsglied UND.RS.l wird keines der zugsführten Eingabesignale x₁ bis x_K-1 invertiert. Beim letzten UND Verknüpfungsglied UND.RS.2N werden alle zugeführten Eingabesignale x₁ bis x_K-1 invertiert. Bei den dazwischenliegenden UND-Verknüpfungsgliedern UND.RS ist gemäß der aufsteigenden Reihenfolge für n zur Bildung aller Kombinationen eine derartige Variation der Invertierungen für die jeweils zugeführten Eingabesignals x₁ bis x_K-1 vorgesehen, so daß gemäß der Reihenfolge der Eingabesignale x₁ bis x_K-1 für das erste zugeführte Eingabesignal x₁ am wenigsten variiert wird, und für das jeweils nächstfolgende jeweils häufiger, und für das letzte zugeführte Eingabesignal x_K-1 die Invertierung am häufigsten variiert wird. Den UND-Verknüpfungsgliedern

UND.RS.n werden gemäß ihrer aufsteigenden Reihenfolge für n beginnend mit dem Übergabesignal y⁽¹⁾ für das UND-Verknüpfungsglied UND.RS.1 und folgend mit dem Übergabesignal y⁽²⁾ für das

UND-Verknüpfungsglied UND.RS.2 gemäß ihrer aufsteigenden

Reihenfolge für n jeweils ein Übergabesignal y⁽ⁿ⁾ zugeführt, so daß dem letzten UND-Verknüpfungsglied UND.RS.2N das Übergabesignal y ^{( 2N)}zugeführt wird.

Dis von allen UND-Verknüpfungsgliedern UND.RS.n; n=1,2,...2N; erzeugten Signale werden einem ODER-Verknüpfungsglied OR.RS zugsführt, welches gemäß einer ODER-Verknüpfung das logische Ausgabesignal a^(m) erzeugt. Das Ausgabesignal a^(m) wird demnach wie folgt erzeugt:

a^{(m )} =

(¹⁾

= y .x₁x₂ ... x_K-2x_K-1 +

(²⁾

+ y ^{( 3)}.x₁x₂ ... x_K-2

_K-1 +

+ y .x₁x₂ ... _K-2x_K-1 +

(⁴⁾

+ y .x₁x₂ ...

_K-2

x_K-1 + + y^(2N-3)x ... x_K-2x_K-1 +

+ y^(2N-2)x ... x_K-2x _-1 +

+ y^(2N-1)x ... x _-2x_K-1 +

+ y^{(2N )}.x ... x _-2x _-1 +

Man erkennt, daß vom R

ekonstruktionsblock REKON. RS jeweils eines einer Anzahl 2N von zugeführten Übergabesignalen

ausgewählt wird, jeweils abhängig von den Signalwerten der zugeführten Eingabesignals x₁ bis x_K-1. Als Rekonstruktions- block REKON. RS ist demzufolge ein Multiplexerelement MUX2N verwendbar.

Die Figur 7 zeigt eine sechste Schaltung zur Erzeugung eines logischen Ausgabesignales gemäß einer variierbar vorgebbaren logischen Verknüpfung. Das Ausgabesignal a^(m) wird mittels eines einzigen großen Multiplexerelementes MUX4N als ein Rekonstruktionsblock REKON. M erzeugt, welches jewsils eine Binärziffer von einer Anzahl 4N von zugeführten Binärziffern des Verknüpfungssignals m auswählt und als Ausgabesignal a^(m) weiterleitet, jeweils abhängig von den zugsführten Signalwerten der Eingabesignals x₁ bis x_K. Beispielsweise anhand einer Wahrheitstabelle ist das Verknüpfungssignal m als ein 4N-Tupel seiner singegebenen Binärziffern derstellber. Beispielsweise bei der Schaltung von Figur 6 ist zufolge der erzeugten Übergabesignale nur ein halb so großes Multiplexerelement MUX2N erforderlich.

Für die Schaltungen der Figuren 4, 5, 6 und 7 ist die Anzahl von Signalen für dis Eingabe und Ausgabe, beispielsweise bei einer Realisierung als eine integrierte Schaltung für eine Anzahl von Pins, gleich K + (1 + L) + 1 = K + 2^K + 1;

Wie die Figur 8 zeigt, weist eine siebente Schaltung zur

Erzeugung eines logischen Ausgabesignales aus drei Eingabesignalen x₁, x₂ und x ₃ gemäß einer variierbar vorgebbaren logischen Verknüpfung einen Schaltungsblock B02 auf. Disser enthält eine Schaltungskomponente ZW0 zur Erzeugung von 16 Zwischensignalen z₀, z₁ ... z₁₅. Diese werden jeder von zwei Multiplexerelementen MUX16 eingegeben, welche je eines von der 16 Zwischensignalen auswählen und als Ubergabesignale y⁽¹⁾ und y⁽²⁾ weiterleiten. Die beiden Multiplexerelemente MUX16 bilden eine Teilschaltung UEC. Dis Teilschaltung UEC und die

Schaltungskomponente ZWC bilden den Schaltungsblock BC2. Jedes der Multipleerxelemente MUX16 wird dabei angesteuert von je vier Steuerleitungen, auf welchen als Steuersignals

Binärziffern eingegeben werden, welche zu einer Binärzahl zusammengestellt die vorzugebende logische Verknüpfung des eingegebenen Verknüpfungssignales m ergeben. Die Binärziffern für 2⁴, 2⁵, 2⁰, 2¹ von der Binärzahl für das Verknüpfungssignal m werden dem ersten Multiplexelement MUX16.1 eingegeben, welches gemäß einer durch die eingegebenen Binärziffern

festgelegten Binärzahl dara us als das Übergabesignal y⁽¹⁾ jenes der Zwischensignale z_i, 0

i

15, auswählt, dessen Zählindex i gleich dieser Binärzahl zur Steuerung des Multiplexelementes

MUX16.1 ist. Die Binärziffern für 2⁷, 2⁶, 2^3, 2² von der

Binärzahl für das Verknüpfungssignal m werden dem zweiten

Multiplexerelement MUX16.2 eingegeben, welches gemäß einer weiteren durch diese eingegebenen Binärziffern f est gelegten Binärzahl daraus als das Übergabesignal y^{( 2 )} jenes der

Zwischensignale z_i, 0

i

15, auswählt, dessen Zählindex i gleich dieser Einärzahl zur Steuerung des Multiplexerelementes

MUX16.2 ist. Es wird demzufolge ausgewählt y⁽¹⁾ aus ... ( z₀,z₂,z₁,z₃, z₀,z₂,z₁,z₃, z₀,z₂,z₁,z₃, z₀,z₂,z₁,z₃, z₈,z₁₀,z₉,z₁₁, z₈,z₁₀,z₉,z₁₁, z₈,z₁₀,z₉,z₁₁, z₈,z₁₀,z₉,z₁₁, z₄,z₆,z₅,z₇, z₄,z₆,z₅,z₇, z₄,z₆,z₅,z₇, z₄,z₆,z₅,z₇, z₁₂,z₁₄,z₁₃,z₁₅,z₁₂,z₁₄,z₁₃,z₁₅,z₁₂,z₁₄,z₁₃,z₁₅,z₁₂,z₁₄,z₁₃,z₁₅ ) gemäß m + 1 = 1,2,3,4,5,6,7,8,9,.....,256;

y⁽²⁾ aus ... (

z₀,z₀,z₀,z₀, z₁,z₁,z₁,z₁, z₂, z₂,z₂,z₂, z₃,z₃,z₃,z₃,

z₄,z₄,z₄,z₄, z₅,z₅,z₅,z₅, z₆,z₆,z₆,z₆, z₇,z₇,z₇,z₇, z₈,z₈,z₈,z₈, z₉,z₉,z₉,z₉, z₁₀,z₁₀,z₁₀,z₁₀, z₁₁,z₁₁,z₁₁,z₁₁, z₁₂,z₁₂,z₁₂,z₁₂,z₁₃,z₁₃,z₁₃,z₁₃,z₁₄,z₁₄,z₁₄,z₁₄,z₁₅,z₁₅,z₁₅,z₁₅

) gemäß m + 1 = 1,2,3,4,5,6,7,8,9,.....,256;

Die beiden Übergabesignale y⁽¹⁾ und y⁽²⁾ sowie als Rekonstruktionssignal das Eingabesignal x₂ als werden einem Rekonstruktionselement REK, welches gleich ist jenem von Figur 1, zugeführt zur Erzeugung des Ausgabesignales a^(m) . Die Zwischensignale z_i werden von der Schaltungskomponente ZWC gemäß nachfolgender Tabelle 12 erzeugt.

Tabelle 12

Die Zwischensignale z_i werden gemäß den in der Tabelle 12 rechts angegebenen logischen Verknüpfungen in der Schaltungs- komponente ZWC erzeugt.

Aus den Zwixschensignalen von Tabelle 12 wird als Darstellungs- form des Austgabesignales a^(m) ein Tupel (y⁽¹⁾,y⁽²⁾) erzeugt, welches wie folgt ausgewählt ist:

(y ¹ y⁽²⁾) aus ....

In der Figur 9 ist ein Beispiel für eine Schaltungskomponente ZWC dargestellt. Die Eingabesignale x₂ und x₁ werden einem

EXOR-Verknüpfungselement EXOR zugsführt zur Erzeugung eines

Signales x₂⊕x₃. Dieses wird von einem UND-Verknüpfungsglied

UND.1 mit dem Eingabesignal x₁ verknüpft zur Erzeugung des

Zwischensignales z₁. Das Zwischensignal z₀ wird gemäß stets logisch NULL erzeugt. Einem UND-Verknüpfungsglied UND.2 wird das Signal x₂⊕x₃ invertiert eingegeben sowie das Eingabesignal x₁ eingegeben zur Erzsugung des Zwischensignales z₂. Einem

ODER-Verknüpfungsglied 0R.3 werden die Zwischensignale z₁ und z₂ eingegeben zur Erzeugung des Zwischensignales Z₃. Einem

UND-Verknüpfungsglied UND.4 wird das Signal x₂⊕x₃ eingegeben sowie das Signal x₁ invertiert eingegeben zur Erzeugung des

Zwischensignales z₄. Einem ODER-Verknüpfungsglied 0R.5 werden die Zwischensignale z₁ und z₄ eingegeben zuzr Erzeugung des

Zwischensignales z₅. Einem ODER-Verknüpüfungsglied 0R.6 werden die Zwischensignale z₂ und z₄ eingegeben zur Erzeugung des

Zwischensignales z₆. Einem ODER-Verknüpfungsglied 0R.7 werden die Zwischensignale z₃ und z₄ eingegeben zur Erzeugung des

Zwischensignales z₇. Von einem Invertierer INV.8 wird das

Zwischensignal z₇ invertiert zur Erzeugung des Zwischensignales z₈. Von einem Invertierer INV.9 wird das Zwischensignal z₆ invertiert zur Erzeugung des Zwischensignales z₉. Von einem

Invertierer INV.10 wird das Zwischensignal z₅ invertiert zur

Erzeugung des Zwischsnsignales z₁₀. Von einem Invertierer

INV.11 wird das Zwischensignal z₄ invertiert zur Erzeugung des

Zwischensignales z₁₁. Von einem Invertierer INV.12 wird das

Zwischensignal z₃ invertiert zur Erzeugung des Zwischensignales z₁₂. Von einem Invertierer INV.13 wird das Zwischensignal z₂ invertiert zur Erzeugung des Zwischensignales z₁₃. Von einem Invertierer INV.14 wird das Zwischensignal z₁ invertiert zur Erzeugung des Zwischensignales z₁₄. Das Zwischensignal z₁₅ wird gemäß stets logisch EINS erzeugt.

Die Figur 10 zeigt ein weiteres Beispiel für die Schaltungskomponente ZWC. Die Zwischensignale z_i sind aus Übergabesignalen z und z ; i = 0,1, ... 15; in der

Schsltungskomponents ZWC erzeugbar, gemäß z_i = z x₁ + z x₁; Wie in der Tabelle 12 links angegeben, werden diese Übergabesignale z und z dabei jeweils auf folgende Weise ausgewählt aus den von der Schaltungskomponente ZWB erzeugten Zwischensignalen z _r = 0_d; z_II = 6_d; z_III = 9 _d; z_{I V} = 15_d;

z(i) aus

(0_d,6_d,9_d,15_d,0_d,6_d,9_d,15_d,0_d,6_d,9_d,15_d,0_d,6_d,9_d,15_d)

gemäß i = 0,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15;

z(i) aus

(0_d,0_d,0_d,0_d,6_d,6_d,6_d,6_d,9_d,9_d,9_d,9_d,15_d,15_d,15_d,15_d)

gemäß i = 0,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15;

Wie in der Tabelle 12 unten angegeben, werden die Zwischensignals z_i jeweils von je einem Rekonstruktonselement REK

in der Schaltungskomponente ZWC erzeugt. Jedem Rekonstruktionselement REK wird als Rekonstruktionssignal das Eingabesignal x₁, als erstes Übergabesignal wird z und als zweite

Übergabesignal wird z zugeführt, welche wie erläutert vorgegeben werden. Dabei ist die jeweilige Auswahl der Übergabesignale z und z in der Schaltungskomponente ZWC fest verdrahtet vorgesehen. Es werden von den Rekonstruktions- elementen REK in der Schaltungskomponente ZWC die Zwischen- signale z_i aus diessn Übergabesignalen z und z erzsugt, wis dies in der Tabelle 12 angegeten ist. Wie die Figur 11 zeigt, besteht das Multiplexerelement MUX16 aus UND-Verknüpfungsgliedern UND.0, UND.1, ... UND.15, welcher, die Steuersignale zg₀,zg₁,zg₂,zg₃ zugeführt werden. Die

UND-Verknüpfungsglieder UND weisen eine jeweils unterschiedliche Kombination von invertierenden und nicht invertierenden Eingängen auf, so daß jeweils nur für eines dieser UND-Verknüpfungsglieder UND und in Abhängigkeit von den jeweils

zugeführten Steuersignalen eine Freigabe des jeweils zugeorgneten Zwischensignales z_i erfolgt. Die Ausgänge der UND-Verknüpfungsglieder UND werden einem ODER-Verknüpfungsglied OR zugeführt, welches an seinem Ausgang das jeweils gemäß den

Steuersignalen ausgewählts Zwischensignal z_i abgibt.

Wie auch bei allen anderen Multiplexerelementen werden bei der Darstellung in den Figuren die jeweils zugeführten Signale in einer aufsteigenden Reihenfolge aufgereiht dargestellt. Dies betrifft die auszuwählenden Multiplexereingabesignale ebenso wie die Steuersignale. Zur Markierung der Reihenfolge dieser Signale dient die dargestellte Diagonale des rechteckig dargestellten Multiplexerelementes. Ausgehend von einer Markierungsstelle M, in welcher die Diagonale eingezeichnet ist, ist ein jeweils höherwertiges Steuersignal jeweils näher zu

dieser Markierungsecke eingezeichnet. Ebenso ist ein jeweils als höherwertiges auszuwählendes Multplexereingabesignal jeweils näher zur Markierungsecks eingezeichnst. So soll beispielsweise das in der Figur 11 dargestellte

Multiplexsreingabesignal z₀ als Multiplexerausgabssignal z_i ausgewählt werden, falls alls Steuersignale gleich NULL sind.

Wie die Figur 12 zeigt, ist bei einer achten Schaltung ein Schaltungsblock EB2F vorgesehen, in welchem eine vorzugebende logische Verknüpfung festverdrahtet vorgesehen ist, in dem in einem Schaltungselement UEF einerseits einer von Punkten P0, P6, P9, P15 eins Leitungsverbindung aufweist und andererseits einer von Punkten Q0, Q6, Q9, Q15 ebenso eine Leitungsverbindung aufweist, während die restlichen dieser Punkte keine

Leitungsverbindung aufwsisen. Auf diese Weise wird für das Übergabesignal y^{( 1)} und ebenso für das Übergabesignal y^{( 2)} jeweils eines von den logischen Signalsn 0_d, 6 _d , 9 _d , 15 _d fest verdrahtet ausgewählt. Ein Vergleich dieser Schaltung mit jener von Figur 3 zeigt, daß bei einer sonst gleichen Schaltung anstells der Teilschaltung UEB und der Eingabe des vorzugebenden logischen Verknüpfungssignales m bei der Schaltung von Figur 12 programmierbar fest verdrahtete Leitungsverbindungen des Schaltungselementes UEF vorgesehen sind. Diese Leitungs- verbindungen zur Festlegung der Übergabesignale y^{( 1)}und y^{( 2)}, und damit zur Festlegung der fest verdrahtet vorzugebenden logischen Verknüpfung sind, wie in der Tabelle 5 erläutert, vorzunehmen.

Wie die Figur 13 zeigt, ist bei einer neunten Schaltung ein Schaltungsblock BA2F vorgesehen, in welchem eine vorzugebende logische Verknüpfung fest verdrahtet vorgesehen ist, in dem in einem Schaltungselement UEF einerseits einer von Punkten R0, R3, R12, R15 eine Leitungsverbindung aufweist und einer von Punkten S0, S3, S12, S15 ebenso eine Leitungsverbindung aufweist, wehrend die restlichen dieser Punkte keine Leitungsverbindung aufweisen. Auf diese Weise wird für das Übergabesignal y^{( 1)} und andererseits ebenso für das Übergabesignal y⁽²⁾ jeweils eines von den logischen Signalen 0_d, 3_d, 12_d, 15_d festverdrahtet ausgewählt. Ein Vergleich dieser Schaltung mit jener von Figur 1 zeigt, daß bei einer sonst gleichen Schaltung anstelle der Teilschaltung UEA und der Eingabe des vorzugebenden logischen Verknüpfungssignales m bei der Schaltung von Figur 13 programmierbar festverdrahtete Leitungsverbindungen des Schaltungselementes UEF vorgesehen sind. Diese Leitungsverbindungen zur Festlegung der Übergabesignale y^{( 1)} und y^{( 1)} und damit zur Festlegung der fest verdrahtet vorzugebenden logischen

Verknüpfung sind wie in der Tabelle 7 erläutert, verzunehmen.

Wie die Figur 14 zeigt, ist bei einer zehnten Schaltung ein Schaltungsblock BB2F2 zur Erzeugung zweier Ausgabesignale a_{( 1)} und a₍₂₎ aus drei Eingabesignalen x₁, x₂, x₃ gemäß einer vorzugebenden logischen Verknüpfung, welche programmierbar festverdrahtet vorgesehen ist, indem an dem Punkten P1,P2,P3,P4 sowie Q1, Q2, Q3, Q4 jeweils eine Leitungsverbindung vorgesehen ist. Auf diese Weise werden mittels dieser Leitungsverbindungen aus einem Angebot von Zwischensignalen z₁, z₂, z₃, z₄, welche von einer Schaltungskomponente ZWB, wie bereits anhand von Figur 3 erläutert ist, erzeugt aus den dieser Schaltungskomponente ZWE zugeführten Eingabesignalen x₂ und x₃. Es wird jeweils jenes Zwischensignal ausgewählt, welches als Übergabesignal zu verwenden ist für die Erzeugung des jeweiligen Ausgabesignales. Abhängig von den Signalwerten der Eingabesignale x₁ und x₂ wird von einem Multiplexerelement MUX4.1 als ein Rekonstruktionsblock REKON.1 eines von vier Übergabesignalen ausgewählt und als ein erzeugtes Ausgabesignal a₍₁₎ weitergeleitet. Das zweite Ausgabesignal a₍₂₎ wird in gleicher Weise von einem zweiten Multiplexerelement MUX4.2 als ein Rekonstruktionsblock REKON.2 erzeugt, indem eines von vier weiteren Übergabesignalen

ausgewählt wird. Die festverdrahtet vorgegebene logische Verknüpfung ist bei diesem Ausführungsbeispiel gemäß sinem 1-Bit-Volladdierer vorgesehen. Das Eingabesignal x₁ dient als Überlaufeingang. Das Eingabesignal x₂ dient als erster Summand. Das Eingabesignal x₃ dient als zweiter Summand. Das Ausgabesignal a _{( 1 )} ist der

Überlaufausgang. Das Ausgabesignal a _{( 2 )} ist der Summenausgang. Anhand von Tabelle 13 als Wahrheitstabelle für die Ausgabe- signals a _{( 1 )} und a _{( 2 )} ist dis logische Verknüpfung bei diesem Ausführungsbeispiel für beide Ausgabesignale vorgegeben.

Tabelle 13

Von jedem der Multiplexerelemente MUX4.i; i = 1,2; soll je eines von vier Übergabesignalen

ausgewählt und jeweils als Ausgabesignal a _{( i )} weitergeleitet werden, abhängig von den Signalwertsn der zwei Eingabesignale x₁ und x₂. Dies ist wis folgt als Verknüpfung darstellbar für i = 1,2; a

Daraus sind folgende Rekonstruktionssignale erksnnbar:

Die Ausgsbesignale werden wie folgt erzeugt

i - 1,2, a

Von der Schaltungskomponents ZWB werden folgends Zwischensignale abgegeben: z₁ = 0; z₂ = x₂⊕x₃; z₃ = x₂⊕x₃; z₄ = 1;

Die Tabelle 14 zeigt als Wahrheitstabelle die Rekonstruktionssignale und Zwischensignale. Tabelle 14

Die Festlegung, welches der Zwischensignale z_j; j = 1,2,3,4; als welches der Übergabesignale y n = 1,2,3,4; i = 1,2;

durch die jeweilige Leitungsverbindung in dem Punkten P1, P2, P3, P4, Q1, Q2, Q3, Q4 ausgswählt wird, soll anhand folgender Bedingung erfolgen und überprüft werden:

a_(i).r⁽ⁿ⁾ = z _j.r ⁽ⁿ⁾

= y .r⁽ⁿ⁾;

Ausgehend von der notwendigen Bedingung y .r ⁽ⁿ⁾ = a _{( i )}.r ⁽ⁿ⁾;

soll a_(i).r⁽ⁿ⁾ gebildet werden. Für jedes der Zwischensignals soll z_j.r⁽ⁿ⁾ gebildet werden und mit a_(i).r⁽ⁿ⁾ verglichen werden. Jenes Zwischensignal z_j für welches z_j.r⁽ⁿ⁾ gleich ist a_(i).r⁽ⁿ⁾ soll als das Übergabesignal y verwendet werden.

Dem Übergabesignal y

soll in diessm Ausführungsbeispiel des Zwischensignal Z₄ zugeteilt werden, realisiert durch die

Leitungsverbindung im Punkt P1. Dies soll anhand von Tabelle 15 erläutert und überprüft werden. Tabelle 15

Ebenso soll dem Übergabesignal y (2) in diesem Ausführungs- beispiel das Zwischensignal z₂ zugeteilt werden, indem im

Punkt P2 dis Leitungsverbindung erfolgt. Dies soll anhand von Tabelle 16 erläutert und überprüft werden.

Tabelle 16

Ebenso werden die restlichen erforderlichen Übergabesignale durch Leitungsverbindungen in den genannten Punkten aus den Zwischensignalen abgeleitet, wie dies anhand von Tabelle 17 erkennbar ist. Tabelle 17

Zur Erzeugung des Ausgabesignales a _{( 2 )} ist lediglich als ein zusätzlicher Schaltungsaufwand das Multiplexerelement MUX4.2 erforderlich in Verbinoung mit den Leitungsverbindungen in der Punkten Q1, Q2, Q3, Q4 eines Schaltungselementes UEF.2.

Es genügt somit eine Schaltungskomponente ZWB zur Erzeugung der Zwischensignale, auch wenn mehrere Ausgabesignale erzeugt werden sollen. Bei einem Vergleich mit Figur 7 erkennt man zudem, daß lediglich ein halb so großes Multiplexerelement erforderlich ist.

Wie die Figur 15 zeigt, besteht eine elfte Schaltung zur Erzeugung eines logischen Ausgabesignales aus einer Anzahl von logischen Eingabesignalen aus einem Schaltungsblock BOOT2 zur Erzeugung folgender Signale: eines ersten Rekonstruktionssignales r⁽¹⁾ in einer

Schaltungskomponente R1 des Schaltungsblockes BOOT2 aus

Eingabesignalen x_K,...x₁ gemäß r⁽¹⁾ = R⁽¹⁾ (x_K,...x₁); eines zweiten Rekonstruktionssignales r⁽²⁾ in einer

Schaltungskomponente R2 des Schaltungsblockes BOOT2 aus

Eingabesignalen x_K,...x₁ gemäß r⁽²⁾ = R⁽²⁾ (x_K,...x₁); eines ersten Streusignales s⁽¹⁾ in einer

Schaltungskomponents S1 des Schaltungsblockes BOOT2 aus

Eingabesignalen x_K,...x₁ gemäß s⁽¹⁾ = S⁽¹⁾(x_K,...x₁); eines zweiten Streusignales s⁽²⁾ in einer

Schaltungskomponente S2 des Schaltungsblockes BOOT2 aus

Eingabesignalen x_K,...x₁ gemäß s ⁽²⁾ = S⁽²⁾ (x_K ,...x₁); eines ersten Beliebigsignales b⁽¹⁾ in einer

Schaltungskomponente B1 des Schaltungsblockes BOOT2 aus

Eingabesignalen x_K,...x₁ gemäß b⁽¹⁾ = B⁽¹⁾ (x_K,...x₁); eines zweiten Beliebigsignales b⁽²⁾ in einer

Schaltungskomponente B2 des Schaltungsblockes BOOT2 aus

Eingabesignalen x_K,...x₁ gemäß b ⁽²⁾ = B^{( 2 )} (x_K, ... x₁); und eines intermediären Ausgabesignales av in einer

Schaltungskomponents A des Schsltungsblockes BOOT2 aus

Eingabesignalen x_K,...x₁ gemäß av = a = A(x_K,...x₁);

Erfindungsgemäß gibt es nur bei den von den Schaltungskomponenten R1,R2,S1,S2, jeweils erzeugten Signalen

r⁽¹⁾, r⁽²⁾, s⁽¹⁾,s⁽²⁾ für dis jeweiligen ansonsten belietigen zugehörigen logischen Verknüpfungen der Eingabesignals x_K,...x₁ dis folgenden Einschränkungen, so daß für die von diesen

Schaltungskomponenten jeweils erzeugten Signale stets die folgenden Verknüpfungsbedingungen gelten seilen: r⁽¹⁾ + r⁽²⁾ = 1; r⁽¹⁾.r⁽²⁾ = 0; r⁽¹⁾.s⁽¹⁾ = 0; r⁽²⁾.s⁽²⁾ = 0; Als Überprüfung einer korrekten Arbeitsweise der Schaltungskomponenten

R1,R2,S1,S2 können in diesem Anwendungsfall ein ODER-Verknüpfungsglied und drei UND-Verknüpfungsglieder vorgesehen sein. Die ODER-Verknüpfung des ersten Rekonstruktionssignales r⁽¹⁾ und des zweiten Rekonstruktionssignales r⁽²⁾ soll stets EINS ergeben. Falls dies nicht gegeben ist, so liegt ein Fehler vor. Die UND-Verknüpfung des ersten Rekonstruktionssignals r⁽¹⁾ und des zweiten Rekonstruktionssignales r⁽²⁾ soll stets NULL ergeben. Falls dies nicht gegeben ist, so liegt ein Fehler vor. Die UND-Verknüpfung des ersten Rekonstruktionssignales r⁽¹⁾ und des ersten Streusignales s⁽¹⁾ soll stets NULL ergeben. Falls dies nicht gegeben ist, so liegt ein Fehler vor. Die UND-Verknüpfung des zweiten Rekonstruktionssignales r⁽²⁾ und des zweiten Streusignales s^{( 2 )} soll stets NULL ergeben. Falls dies nicht gegeben ist, so liegt ein Fehler vor.

Von einer Schaltungskomponente Y1 des Schaltungsblockes BOOT2 wird ein erstes Übergabesignal y⁽¹⁾ erzsugt aus dem intermediären Ausgabesignal av, dem ersten Rekonstruktionssignal r⁽¹⁾, dem ersten Streusignal s⁽¹⁾ und dem ersten Beliebigsignal b⁽¹⁾, gemäß folgender Verknüpfung: y⁽¹⁾ = av.r⁽¹⁾ + b⁽¹⁾.s⁽¹⁾; Von einer Schaltungskomponente Y2 des Schaltungsblockes BOOT2 wird ein zweites Übergabesignal y⁽²⁾ erzeugt aus dem intermediären Ausgabesignal av, dem zweiten Rekonstruktionssignal r⁽²⁾, dem zweiten Streusional s^{( 2 )} und dem zweiten Beliebigsignal b^{( 2 )} gemäß folgender Verknüpfung y⁽²⁾ = av.r⁽²⁾ + b⁽²⁾.s^{( 2 )};

Vom Schaltungsblock BOOT2 werden aus den Eingabesignalen x_K,...x₁ die beiden Rekonstruktionssignale r⁽¹⁾ und r^{( 2 )} sowie die beiden Übergabesignale y⁽¹⁾und y ^{( 2 )} erzeugt.

Für kryptotechnische Anwendungen ist festzuhalten,

daß in diesen vier Signalen r⁽¹⁾, r⁽²⁾, y⁽¹⁾, y⁽²⁾ insbesondere das Ausgabesignal a "versteckt" ist. Weiters sind die Eingabesignale x_K,...x₁ nicht unmittelbar erkennbar.

Dies gilt auch insbesondere für den Fall, daß sins zeitliche Änderung der jewsiligen logischen Verknüpfungen einer Anzahl der Schaltungskomponenten vorgesshen ist. Von einem Rekonstruktionsteil REKONS wird aus den beiden Rekonstruktionssignalen r⁽¹⁾, r⁽²⁾ und aus den beiden Übergabesignalen y⁽¹⁾, y⁽²⁾ das Ausg abesignal a erzeugt gemäß folgender logischer Verknüpfung: a = y⁽¹⁾ .r⁽¹⁾ + y⁽²⁾ . r⁽²⁾; Ebenso wie auch bei anderen Anwendungen kann es vorgesehen sein, daß die Übergabesignale von einem Ort, wo der

Schaltuncsblock BOOT2 sich befindet, zu einem anderen Ort, wo der Rekonstruktionsblock REKONS sich befindet, übertragen werden. Ebenso wie die Übergabesignale können auch die

Rekonstruktionssignale übertragen werden. Es kann jedoch auch vorgesehen sein, daß die Rekonstruktionssignale nicht

übertragen werden, sondern von zusätzlichen

Schaltungskomponenten, beispielsweise R1 und R2 am Ort des

Rekonstruktionsblockes REKONS erzeugt werden.

Ebenso wie auch bei anderen Anwendungen kann es vorgesehen sein, daß dis Übergabesignale zu einem Zeitpunkt gespeichert werden. Zu einem anderen Zeitpunkt können die Übergabesignale später ausgelesen werden. Es kann jedoch auch vorgesehen sein, daß die Rekonstruktionssignale nicht gespeichert werden, sondern von Schaltungskomponenten, beispielsweise R1 und R2, zum späteren Zeitpunkt erzeugt werden.

Wie die Figur 16 zeigt, besteht eine zwölfte Schaltung zur Erzeugung eines logischen Ausgabesignales gemäß dreier variierbar vorgebbarer Signalverknüpfungen aus drei Verknupfungs- schaltungen M1,M2,M3, und einer Testschaltung TEST1. Jede dieser Verknüpfungsschaltungen besteht, wie bereits anhand von Figur 3 erläutert, aus je einem Schaltungsteil BB2 als ein Schaltungsblock BB2 und je einem Rekonstruktionselement REK.

Der Verknüpfungsschaltung M1 werden zwei Eingabesignale x₁ und x₂ zugeführt. Als variierbar vorgebbare Signalverknüpfung wird ein Verknüpfungssignal ml zugeführt. Es wird als ein Ausgabesignal der Verknüpfungsschaltung M1 ein logisches Signal a ^(ml) erzeugt, wie dies bereits anhand von Figur 3 erläutert ist.

Der Verknüpfungsschaltung M2 werden zwei Eingabesignals x₁ und x₂ zugsführt. Als variierbar vorgebbars Signalverknüpfung wird ein Verknüpfungssignal m2 zugeführt. Es wird als ein Ausgabesignal der Verknüpfungsschaltung M2 ein logisches Signal a ^(m2) erzeugt, wie dies bereits anhand von Figur 3 erläutert ist. Der Verknüpfungsschaltung M3 werden zwei Eingabesignale x₁ und x₂ zugeführt. Als variierbar vorgebbare Signalverknüpfung wird ein Verknüpfungssignal m3 zugeführt. Es wird als ein Ausgabe- signal der Verknüpfungsschaltung M3 ein logisches Signal a erzeugt, wie dies bereits anhand von Figur 3 erläutert ist.

Vom Schaltungsteil BB2.M1 der Verknüpfungsschaltung M1 werden die beiden Übergabesignale

und

erzeugt. Mit dem Eingabesignal x₁ als Rekonstruktionssignal wird daraus das

Signal a^(m1) erzeugt, gemäß a^(m1) = .x₁ + ₁; Dieses

Signal ist als eine logische Verknüpfung von den beiden

Eingabesignalen x₁ und x₂ darstellbar, gemäß

a^(m1) = A^(m1) (x₂,x₁);

Vom Schaltungsteil BB2.M2 der Verknüpfungsschsltung M2 werden die beiden Übergabesignale

und

erzeugt. Mit dem Eingabesignal x₁ als Rekonstruktionssignal wird daraus das

Signal a^(m2) erzeugt, gemäß a^(m2) =

.x₁ +

Dieses Signal ist als eine logische Verknüpfung von den beiden

Eingabesignalen x₁ und x₂ darstellbar, gemäß

a^(m2) = A^(m2) (x₂,x₁);

Vom Schaltungsteil BB2.M3 der Verknüpfungsschaltung M3 werden die beiden Übergabesignale

und erzeugt. Mit dem

Signal a^(m1) als Rekonstruktionssignal wird daraus das

Ausgabesignal a erzeugt, gemäß a =

.a^(m1) +

^(m1);

Dieses Signal ist als eine logische Verknüpfung von den beiden

Signalen a und a darstellbar, welche ihrerseits als logische Verknüpfung der beiden Eingabesignale darstellbar sind, sodaß gilt

a = A^(m3)(a^(m2),a^(m1)) =

= A^(m3)(A^(m2)(x₂,x₁),A^(m1)(x₂,x₁)) = A(x₂,x₁);

Es werden dabei folgende Übergabesignale verwendet

= a^(m1) .x₁ + b^(m1) ; = a^(ml) . + b^(m1) .x₁;

= a^(m1) .x1 + b^(m2) .

= a^(m2)

+ b^(m2) .x₁;

= a.a^(m1) + b. ^(m1); = a.a^(m1)

+ b.a^(m1);

Dabei gilt

a^(m1) = A^(m1)(x₂,x₁) = .x₁ + .x₁;

b^(m1) = B^(m1)(x₂,x₁) = A^(m1) ;

a^(m2) = A^(m2)(x₂,x₁) =

b^(m2) = B^(m2)(x₂,x₁) = A^(m2)(

a = A^(m3)(a^(m2),a^(m1)) = A(x₂,x₁); b = B^(m3)(a^(m2),a^(m1)) = A^(m3)

^(m2),

^(m1));

= t ⁽¹⁾.x₁ + t⁽²⁾

₁ = t⁽³⁾;

Für die Erzeugung eines Testsignales t⁽¹⁾ aus den beiden Übergabesignalen

und y

ist das Übergabesignal

als Rskonstruktionssignal verwendbar, gemäß

t ⁽¹⁾

Für die Erzeugung eines Testsignales t ⁽²⁾ aus den beiden

Übergabesignalen und y ist das Übsrgabesignal

als Rekonstruktionssignal verwendbar, gemäß

t⁽²⁾ ) ( ) ( )

Für die Erzeugung eines Testsignales t ⁽³⁾ aus den beiden

Testsignalen t ⁽¹⁾ und t ⁽²⁾ ist das Eingabesignal x₁ als Rekonstruktionssignal verwendbar, gemäß t⁽³⁾ = t⁽¹⁾.x₁ + t⁽²⁾.

Das Ausgabesignal a ist demnach erzeugbar, gemäß

a =

+

C

= t⁽¹⁾.x₁ + t⁽²⁾.

₁ = t⁽³⁾;

Auf diesem Wege ist das Ausgabesignal a zusätzlich erzeugbar, sodaß es mittels der Testschaltung TESTl überprüft werden kann. In der Testschaltung TESTl ist ein Rekonstruktionselement REK.1 vorgesehen. Diesem werden die Übergabesignale und y

zugeführt. Als Rekonstruktionssignal wird das Übergabesignal ( zugeführt. Es wird das Testsignal t ⁽¹⁾ erzeugt. Es ist

ein weiteres Rekonstruktionselement REK.2 vorgesehen. Diesem werden die Übergabesignals

und y zugeführt. Als

Rekonstruktionssignal wird das Übergabesignal

zugsführt. Es wird das Testsignal t ⁽²⁾ erzeugt. Es ist ein weiteres

Rekonstruktionselement REK.3 vorgesehen. Diesem werden als Übergabesignale die Testsignale t ⁽¹⁾ und t⁽²⁾ zugeführt. Als Rekonstruktionssignal wird das Eingabesignal x₁ zugeführt.

Es wird das Testsignal t⁽³⁾ erzeugt. Das Tupel (t ⁽¹⁾ , t ⁽²⁾) der Testsignale t ⁽¹⁾ und t⁽²⁾ als die Übergabesignale dieses Tupels ist demzufolge eine Darstellungsform für das Ausgabesignal a. Es ist ein EXOR-Verknüpfungselement EXOR vorgesehen. Diesem werden des Ausgabesignal a und das Testsignal t⁽³⁾ zugeführt. Es wird ein Fehlersignal ERR erzeugt. Es wird ein fehlerhaft erzeugtes Ausgabesignal a oder ein fehlerhaft erzeugtes

Testsignal t ^{(3 )}angezeigt, falls dieses Fehlersignal ERR gleich logisch EINS ist.

Es ist somit erkennbar, daß aufgrund der erfindungsgemäßen Verwendung von Übergabesignalen mittels einer einfachen

Testschaltung TESTl ein erzeugtes Ausgabesignal a übsrprüft werden kann.

Wie die Figur 17 zeigt, besteht eine dreizshnte Schaltung zur Erzeugung eines logischen Signales gemäß dreier veriierbar vorgebbarer Signalverknüpfungen aus vier Schaltungsteilen

BB2.M1,BB2.M2,BB2.Y1,BB2.Y2, aus drei Rekonstruktionselementen REK.Y1,REK.Y2,REK.Y3, sowie einer Testschaltung TEST2.

Dem Schaltungsteil BB2.M1 werden zwei Eingabesignale x₁ und x₂ zugeführt. Als variierbar vorgebbare Signalverknüpfung wird ein Verknupfungssignal ml zugeführt. Es werden zwei Übergabesignale

und

erzeugt, wie dies bereits anhand von Figur 3 erläutert ist.

Dem Schaltungsteil BB2.M2 werden die zwei Eingabesignals x₁ und x₂ zugsführt. Als variisrbar vorgebbars Signalverknüpfung wird ein Verknüpfungssignal m2 zugeführt. Es werden zwei

Übergabesignale

und

y erzeugt, wie dies bereits anhand von Figur 3 erläutert ist. Dem Schaltungsteil BB2.Y1 werden die zwei Übergabesignale

und

zugeführt. Als variierbar vorgebbare

Signalverknüpfung wird ein Verknüpfungssignal m3 zugeführt. Es werden zwei Übergabesignale und erzeugt. Diese

werden einem Rekonstruktionselement REK.Y1 zugeführt. Als

Rekotnstruktionssignal wird das Übergabssignal zugeführt.

Es wird ein Übergabesignal

erzeugt, wie dies bereits anhand von Figur 3 erläutert ist.

Dem Schaltungsteil BB2.Y2 werden die zwei Übergabesignale

und

zugeführt. Als veriierbar vorgebbare

Signalverknüpfung wird ein Verknüpfungssignal m3 zugeführt. Es werden zwei Übergabesignals

und erzeugt. Diese

werden einem Rekonstruktionselement REK.Y2 zugsführt.

Als Rekonstruktionssignal wird das Ubergabesignal

zugeführt. Es wird ein Übergabesignal

erzeugt, wie dies bereits anhand von Figur 3 erläutert ist.

Dem Rekonstruktionselement REK.Y3 werden die Übergabesignale und zugeführt. Als Rekonstruktionssignal wird des

Eingabesignal x₁ zugeführt. Es wird des Ausgabesignal a

erzeugt. Das Ausgabesignal und die Übergabesignale lauten wie folgt

Die dabei verwendeten zusätzlichen Signale sind wie folgt als logische Funktionen oder als Signalverknüpfungen darstellbar. a^(m1) = A^(m1)(x₂,x₁);

b^(m1) = B^(ml)(x₂,x₁) = A^(m1)(x₂,x₁)

a^(m2) = A^(m2)(x₂,x₁);

b^(m2) = B^(m2)(x₂,x₁) = A^(m2)(x₂,x₁)

a^(Y1) = b ^(Y1) = B a^(Y2) = b^(Y2) =

a^(m1) a^(m2) a^(Y1) a^(Y2)

Durch Substitution und Umformung ist das Ausgabesignal a wie folgt darstellbar: ; ;

Das Ausgabesignal a ist demnach erzeugbar aus den vier

Übergabesignalen durch Verwenduig der beiden Signale a^(m1) und x₁ zur Bildung von Rekonstruktionssignalen. Es kann gezeigt werden, daß das Ausgabesignal a ebenfalls erzeugbar ist durch Verwendung von drei Signalen zur Bildung von

Rekonstruktionssignalen.

Demnach ist das Ausgabesignal erzeugbar unter Verwendung von entweder zwei oder drei Rekonstruktionssignalen. Bei den zwei Rekonstruktionssignalen a^(m1) und x₁ ist ein Multiplexerelement MUX4 verwendbar, welchem zur Steuerung der Auswahl als niedrigstwertige Binärziffer das Signal a^(m1) und als höherwertige Binärziffer das Eingabesignal x₁ eingegeben wird. Somit sind bei den drei Rekonstruktionssignalen

drei

Rekonstruktionselemente REK verwendbar. Von einer ersten Stufe bestehend aus den zwei Rekonstruktionselemsnten REK.Y1

und REK.Y2 werden die beiden Übergabesignale erzeugt

Mittels dieser Übergabesignale wird von einer zweiten Stufe bestehend aus dem Rekonstruktionselement REK.Y3 das Ausgabesignal erzsugt a = y

In einem beispielsweise größeren Schaltwerk kann ein logisches Signal in Form von einem Tupel von logischen Signalen vorgesehen sein. Beispielsweise ist das Verknüpfungssignal ml ein Tupel von logischen Signalen in Form von Signalwerten, beispielsweise einer Wahrheitstabelle. Erfindungsgemäße Tupel von logischen Signalen werden von Übergabesignalen gebildet. Beispielsweise das Tupel der beiden Übergabesignale

und

entspricht erfindungsgemäß dem logischen Signal a^(m1),

welches beispielsweise in der Testschaltung TEST2 erzeugt wird. Das Tupel der beiden Übergabesignale und entspricht

einem logischen Signal a^(m1),welches nirgends in der Schaltung von Figur 17 erzeugt wird, und welches erzeugbar ist aus diesen beiden Übergabesignalen unter Verwendung des Eingabesignales x₁ als Rekonstruktionssignal. Beispielsweise entspricht das

Ausgabesignal a folgendem Tupel von Übergabesignalen

y [ [ Aus diesem Tupel ist, wie bereits erläutert, das Ausgabesignal erzeugbar unter Verwendung des Eingabesignales x₁ und des Signales a^(m1) zur Bildung von Rekonstruktionssignalen gemäß

x

Aus diesem Tupel ist ebenso, wie ebenfalls bereits erläutert, das Ausgabesignal erzsugbar unter Verwendung des

Eingabesignales x₁ und der Übergabesignale und zur

Bildung von Rekonstruktionssignalen gemäß:

(

In der Testschaltung TEST2 ist ein Rekonstruktionselement

REK.M1 vorgesehen. Diesem werden die Übergabesignale und

zug

sführt. Als Rskonstruktionssignal wird das Eingabesignal x₁ zugsführt. Es wird das logische Signal a^(m1) erzsugt mittels eines Multiplexerelement MUX4 als ein Rekonstruktionselement REKON. Diesem werden die Übergabesignale

) zugeführt. Als niedrigstwsrtiges

Steuersignal wird das logische Signal a^(m1) zugeführt. Als höherwertiges Steuersignal wird das Eingabesignal x₁ zugeführt. ^(Y3)

Es wird das Testsignal t erzeugt. Es ist ein EXOR-Verknüpfungselement EXOR vorgesehen. Diesem werden das Ausgabesignal a und das Testsignal t^(Y3) zugsführt. Es wird ein

Fehlersignal ERR erzeugt. Es wird ein fehlerhaft erzeugtes Ausgabesignal a oder ein fehlerhaft erzeugtes Testsignal t^(Y3) angezeigt, falls dieses Fehlersignal ERR logisch EINS ist.

Testschaltung TEST2 ein erzeugtes Ausgabesignal a überprüft werden kann.

Die beiden Schaltungsteile BB2.Y1 und BB2.Y2, sowie die beiden Rekonstruktionselemente REK.Y1 und REK.Y2 bilden eine

Verknüpfungsschaltung M3Y3. Dieser werden als Eingabesignale die Signale a^(m1) und a^(m2) jeweils in Form von je zwei

Übergabesignalen eingegeben. Dies ist das Tupel

zur Eingabe des Signales a^(m1), sowie zur Eingabe des Signales a^(m2) das Tupel

Als variierbar vorgebbare

Signalverknüpfung wird das Verknüpfungssignal m3 der Verknüpfungsschaltung M3Y3 zugeführt. Aus den beiden eingegebenen Tupeln von Übergabesignalen für a^(m1) und a^(m2) wird von der Verknüpfungsschaltung M3Y3 zur Ausgabe des Ausgabesignales a ein weiteres Tupel von zwei Übergabesignalen erzeugt. Dies ist das Tupel Diess beiden Übergabesignale werden

von je einer eigenen Verknüpfungsschaltung M3Y1 und M3Y2 jeweils unabhängig voneinander erzeugt. Die Verknüpfungsschsltung M3Y1 besteht aus dem Schaltungsteil BB2.Y1 und dem Rekonstruktionselelment REK.Y1. Es wird aus den beiden Übergabesignalen

) und

gemäb der variierbar vorgegebenen Signalverknüpfung des Verknüpfungssignales m3 das Übergabesignal

erzeugt:

⁽ Die Verknüpfungsschaltung M3Y2 besteht aus dem Schaltungsteil BB2.Y2 und dem Rekonstruktiosnselelment REK.Y2. Es wird aus den beiden Übergabesignalen

und

(rr2) das Übergabesignal

( ) gemäß der variierbar vorgegebenen Signalverknüpfung des Verknüpfungssignales m3 erzeugt y Die Verknüpfung von

beiden der Verknüpfungsschaltung M3Y3 eingegsbenen Tupel von Übergabesignalen für a^(m1) und a^(m2) zur Erzeugung des ausgegebenen Tupels von Übergabesignalen für a = A^(m3)(a^(m2),s^(m1)); erfolgt somit in der Weise, daß getrennt für jede Position im Tupel das jeweils zu erzeugende Übergabesignal eine Signalverknüpfung gemäß des Verknüpfungssignales m3 aus den jeweils eingegebenen Übergabesignalen ist

=

Diese Verknüpfungsschaltung M3Y3 ist beispielsweise einsetzbar in einem Schaltwerk, dessen zu verknüpfende Signale nur in Form von Tupeln von Übergabesignalen vorgesehen sind. In diesem Fall sollen die von der Verknüpfungsschaltung M3Y3 erzeugten Übergabesignale und überprüft werden, beispielsweise

zur Überprüfung der Verknüpfungsschaltungen M3Y1 und M3Y2. Dis Figur 18 zeigt eine vierzehnte Schaltung zur Erzeugung von logischen Übergabesignalen gemäß einer variierbar vorgebbaren Signalverknüpfung. Es ist eine Weiterentwicklung der

Verknüpfungsschaltung M3Y3 dargestellt. Ebenso, wie bei jener Verknüpfungsschaltung M3Y3 von Figur 17, sind die beiden

Verknüpfungsschaltungen M3Y1 und M3Y2 vorgesehen, welche

bereits anhand von Figur 17 erläutert sind. Ebenso, wie bei

Figur 17, werden die Übergabesignale

sowie das Verknüpfungssignal m3 zugeführt. Zusätzlich wird dss Eingabesignal x₁der Verknüpfungsschaltung M3Y3 zugeführt. In der Verknüpfungsschaltung von Figur 18 sind zwei zusätzliche Testschsltungen TEST3.Y1 und TEST3.Y2 vorgesehen. Diese sind gleich aufgebaut, und bestehen jeweils aus je fünf

Rekonstruktionselementen REK.A, REK.B, REK.C, REK.D, REK.E, sowie je einem EXOR-Verknüpfungselement EXOR.

Es wird die Testschaltung TEST3.Y1 betrachtet. Dem

Rekonstruktionsslement REK.A werden die Übergabesionale

und

sowie als Rekonstruktionssignal wird des

Eingabesignal x₁ zugeführt. Es wird das Signal a erzeugt. Dem Rekonstruktionselement REK.B werden ebenfalls dieselben beiden Übergabesignale, jedoch in umgekehrter Reihenfolge zugeführt, also

und y

( ). Es wird somit das Signal b^(m1) erzeugt. Dem Rekonstruktionselement REK.C werden die Übergabesignale

und y

sowie als Rekonstruktionssignal wird das Signal a^(m1) zugeführt. Es wird ein Testsignal t ⁽¹⁾ erzeugt. Dem Rekonstruktionselement REK.D werden ebenfalls dieselben beiden Übergabesignale, in gleicher Reihenfolge, also

y und

sowie das Signal b^(m1) wird als

Rekonstruktionssignal zugeführt. Es wird ein weiteres

⁽²⁾

Testsignal t erzeugt. Dem Rekonstruktionselement REK.E werden als Übergabesignale die Testsignale

und

sowie als Rekostruktionssignal wird das Eingabesignal x₁ zugeführt. Es wird ein weiteres Testsignal t^(Y1) erzeugt. Dem EXOR-Verknüpfungselement EXOR wird das Testsignal t^(Y1) und das

Übergabesignal

zugeführt. Es wird sin Fehlersignal ERR.Y1 erzeugt. Vom Verknüpfungselement M3Y1 wird das Übergsbesignal y erzeugt, gemäß y

Definitionsgemäß gilt:

Demnach gilt :

( >

Durch das Fehlersignal ERR.Y1 wird somit ein fehlerhaft erzeugtes Übergabssignal

oder ein fehlerhaft erzeugtes Testsignal t^(Y1) angezsigt, falls dieses Fehlersignal ERR.Y1 gleich logisch EINS ist.

Es wird die Testschaltung TEST.Y2 betrachtet. Dem

Rekonstruktionselsment REK.A werden die Übergabesignals

und sowie als Rskonstruktionssignal wird das

Eingabesignal x₁ zugeführt. Es wird das Signal a^(m2) erzeugt . Dem Rekonstruktinselement REK.B werden ebenfalls dieselben beiden Übergabesignale, jedoch in umgekehrter Reihenfolge zugsführt, also

und Es

wird somit das Signal b^(m2) erzeugt. Dem Rekonstruktionselement REK.C werden die Übergabesignals

und

zugeführt, sowie als Rekonstruktionssignal wird zugeführt das Signal a^(m2). Es wird ein Testsignal t erzeugt. Dem Rekonstruktionselement REK.D werden eben¬

falls dieselben beiden Übergabesignale, in gleicher Reihenfolge, also , und y sowie das Signal b^(m2) wird als

Rekonstruktionssignal zugeführt. Es wird ein weiteres Testsig- nal erzeugt. Im Rekon

struktionselement REK.E werden als

Übergabesignale die Testsignale und sowie als

Rekonstruktionssignal das Eingabesignal x₁ zugsführt. Es wird ein weiteres Testsignal t^(Y2) erzeugt. Dem EXOR-Verknüpfungs- element EXOR wird das Testsignal t^(Y2) und das Übergabesignal zugeführt. Es wird ein Fehlersignal ERR.Y2 erzeugt. Vom

Verknüpfungselement M3Y2 wird das Übergabesignal erzeugt,

Definitionsoemäß gilt:

Demnach gilt :

( ) ( ) Durch das Fehlersignal ERR.Y2 wird somit ein fehlerhaft erzeugtes Übergabesignal y

ein fehlerhaft erzeugtes Testsignal t^(Y2) angezeigt,

dieses Fehlersignal ERR.Y2 gleich logisch EINS ist.

Die Figur 19 zeigt eine fünfzehnte Schaltung zur Erzeugung eines logischen Signales gemäß einer variierbar vorgebbaren Signalverknüpfung aus fünf Verknüpfungsschsltungen MM0 , MM1, MM2, MM3, MM4, sowie einer zusätzlich einsetzbaren Testschaltung TEST4. Es werden Verknüpfungssignale m1,m2,m3 eingegeben.

Diese bestehen jeweils aus einem Tupel von vier Signalen, welche einer Wahrheitstabelle für Signale a^(m1), a^(m2), a^(m3) entsprechen gemäß der Tabelle 18. Tabells 18

Demnach wird als ein Tupel

{ ^ ^ von vier Signalen das Verknüpfungssignal ml eingegeben. Aus diesen vier Signalen ist das Signal a^(m1) erzeugbar mittels

eines Multiplexerelementes MUX4, welchem als niedrigwertiges Steuersignal das Eingabesignal x₂ zugeführt wird, und als höherwertiges Steuersignal das Eingabesignal x₁. Falls beispielsweise beide St euers ignale logisch NULL sind, soll das Signal ( l)

gemäß der Wahrheitstablele von Tabelle 16 ausgewählt werden. Das Verknüpfungssignal ml ist auch als vierstellige Einarzahl darstellbar, deren Binärziffern den logischen Signalwerten dieser vier Signale gemäß der Wahrheitstabelle von Tabelle 18 entsprechen. Das Signal ai wird definitionsgemäß als die Binärziffer für 2 0 verwendet. Das Signal

wird definitionsgemäß als die Binärziffer für 2¹ verwendet. Des Signal

wird definitionsgemäß als die Binärziffer für 2 verwendet. Das Signal a

wird

definitionsgsmäß als Binärziffer für 2³ verwendet. Für die Verknüpfungssignale m2 und m3 werden ebenso Binärziffern in gleicher Weise definiert.

Die Signale und a werd

en der Verknüpfungsschaltung MM0 zugeführt. Es ist sin Schsltungsteil BB2.0 vorgesehen. Von diesem werden aus den Signalen und zwei Übergabe

signale

und

erzeugt gemäß des zugeführten Verknüpfungssignales m3, wie dies bereits anhand von Figur 3 erläutert ist. Diese Übergabssignale werden einem

Rekonstruktionselement REK.0 zugeführt. Als Rekonstruktons- signal wird das Signal

zugeführt. Es wird ein logisches Signal a₀ erzeugt, gemäß: a₀ = y

Die Signale a und werden der Verknüpfungsschaltung

MM1 zugeführt. Es ist ein Schaltungsteil BB2.1 vorgesehen. Von diesem werden aus den Signalen und zwei Übergabe

signale und erzeugt gemäß des zugeführten

Verknüpfungssignales m3, wie dies bereits anhand von Figur 3 erläutert ist. Diese Übergabesignale werden einem

Rekonstruktionselement REK.1 zugeführt. Als Rskonstruktons- signal wird das Signal

zugsführt. Es wird ein logisches

Signal a₁ erzeugt, gemäß: a₁ - y

Die Signale und werden der Verknüpfungsschaltung

MM2 zugeführt. Es ist ein Schaltungsteil BB2.2 vorgesehen. Von diesem werden aus den Signalen und zwei Übergabe

signale und erzeugt gemäß des zugeführten

Verknüpfungssignales m3, wie dies bersits anhand von Figur 3 erläutert ist. Diese Übergabesignale werden einem

Rekonstruktionselement REK.2 zugeführt. Als Rekonstruktons- signal wird das Signal zugeführt. Es wird ein logisches

Signal a₂ erzeugt, gemäß: a₂ =

Dis Signale

und werden der Verknüpfungsschaltung

MM3 zuoefuhrt. Es ist ein Schaltunosteil BB2.3 vorgesehen. Von diesem werden aus den Signalen und zwei Übergabe

signale und erzeugt gemäß des zugsführten

Rekonstruktionselement REK.3 zugeführt. Als Rekonstruktons- signal wird das Signal zugeführt. Es wird ein logisches

Signal a₃ erzeugt, gemäß: a₃ =

Demnach ist ein Tupel von vier Signalen erzeugt, welches das zu erzeugende Ausgabesignal a darstellt, gemäß: a = (a₀,a₁,a₂,a₃); Aus diesen vier Signalen wäre das Ausgabesignal a beispielsweise mittels eines Mulitplexerelementes MUX4 erzeugbar, welchem als niedrigwertiges Steuersignal das Eingabesignal x₂ und als höherwertiges Steuersignal das Eingabesignal x₁

zugeführt wird. Diese vier Signale a₀,a₁,a₂,a₃ sind demnach als ein Verknüpfungssignal für a verwendbar. Und sie werden auch als Verknüpfungssignal der Verknüpfungsschaltung MM4 zugeführt. Dieser werden ebenso die Eingabssignals x₁ und x₂ zugsführt. Von einem Schaltungsteil BB2.4 der Verknüpfungsschaltung MM4 werden aus den Eingabesignalen x₁ und x₂ zwei Übergabesignale

und

erzeugt gemäß dss zugeführten Verknüpfungs- signales für a. Diese Übergabesignale und y sowie als

Rekonstruktionssignal das Eingabesignal x₁ sind einem

Rekonstruktionselement REK.4 zuführbar zur Erzeugung des

Ausgabesignales a. Wis bereits erläutert, sind Schaltwerke möglich, welche jeweils anstells von sinzelnen Ausgabesignalen mittels Tupeln von Übergabesignalen arbeiten. Die Erzeugung des

Ausgabesignales a durch das Rekonstruktionselement REK.4 ist in diesem Anwendungsfall nicht erforderlich. Dies ist in der Figur

19 durch strichlierte Linien verdeutlicht. Zusätzlich können, beispielsweise für Anwendungen in einem derartigen Schaltwerk die erzeugten Rekonstruktionssignale und y überprüft

werden mittels einer zusätzlichen Testschaltung TEST4.

Wie die Figur 20 zeigt, besteht eine derartige Testschaltung TEST4 aus einem Multiplexerelement MUX4, sowie zwei

Testkomponenten TEST4Y1A und TEST4Y2A. Diese beiden Testkomponenten TEST4Y1A und TEST4Y2A weisen einen gleichen Schaltungsaufbau auf. Es sind je fünf Rekonstruktionselemente REK.A, REK.B, REK.C, REK.D, REK.E, sowie je ein EXOR-Verknüpfungselement EXOR vorgesehen. Dem Multiplexerelement MUX4 wird als niedrigwertiges Steuersignal das Eingabesignal x₂ sowie als höherwertiges Steuersignal das Eingabesignal x₁ zugeführt. Als auszuwählende

Signale werden die Signale

als

Binärziffern für 2³, 2², 2^1, 2⁰ des Verknüpfungssignales ml zu einer Auswahl in dieser Reihenfolge zugeführt. Es wird gemäß Tabelle 18 das Signal a^(m1) erzeugt. Es wird die Testkomponents TEST4Y1A betrachtet. Dem Rekonstruktionselement REK.A werden die Übergabesignale

und

zugeführt, sowie als Rekonstruktionssignal wird das

Eingabesignal x₂ zugeführt. Es wird sin Testsignal t^(A1) erzeugt. Dem Rekonstruktionselement REK.B werden die Übergabesignale

und

zugeführt, sowie als Rekonstruktionssignal wird das Eingabesignal x₂ zugeführt. Es wird ein

Testsignal t^(B1) erzeugt. Die Übergabesignale und

werden ebenfalls dem Rekonstruktionselement REK.C jedoch in umgekehrter Reihenfolge, also

und zugeführt, sowie

als Rekonstruktionssignal wird des Eingabesignal x₂ zugeführt. Es wird ein Testsignal t^(C1) erzeugt. Dem Rekonstruktionselement REK.D werden als Übergabesignale die Testsignale t^(A1) und t^(B1), sowie als Rekonstruktionssignal das Signal a^(m1) zugeführt. Es wird ein Testsignal t^(D1) erzeugt. Dem Rekonstruktionselement REK.E werden als Übergabesignale die Testsignals t^(D1) und t^(C1), sowie als Rekontruktionssignal das Eingabesignal x₁ zugefuhrt. Es wird ein Testsignal t^(E1) erzeugt. Dem

EXOR-Verknüpfungselement EXOR werden das Testsignal t^(E1) sowie das Übergabesignal zugeführt. Es wird ein Fehlersignal

ERR.Y1A erzeugt.

Es wi rd di e Testkomponente TEST4Y2A betrachtet . Dem Rekons truktionselement RE K . A werden di e Übergabes ignale

und zugeführt, sowie als Rekonstruktionssional wird

das Eingabesignal x₂ zugeführt. Es wird ein Testsignal t^(A2) erzeugt. Dem Rekonstruktionselement REK.B werden die Übergabesignale und zug

eführt, sowie als Rekonstruk-

tionssignal wird das Eingabesignal x ₂ zugsführt. Es wird ein Testsignal t^(B2) erzeugt. Die Übergabesignale

und

werden dem Rekonstruktionselement REK.C jedoch in um¬

gekehrter Reihenfolge, also und zugeführt, sowie

als Rekonstruktionssignal wird das Eingabesignal x₂ zugeführt. Es wird ein Testsignal t^(C2) erzeugt. Dem Rekonstruktions- element REK.D werden als Ubergabesignale die Testsignale t^(A2) und t^(B2) zugeführt, sowie als Rekonstruktionssignal wird das

Eingabssignal a^(m1) zugeführt. Es wird ein Testsignal t^(E2) erzeugt. Dem Rekonstruktionselement REK.E werden als

Übergabesignale die Testsignale t^(D2) und t^(C2) zugeführt, sowie als Rekonstruktionssignal wird das Eingabesignal x₁ zugeführt. Es wird ein Testsignal t^(E2) erzeugt. Dem

EXOR-Verknüpfungselement EXOR werden das Testsignal t^(E2) sowie das Übergabesignal zugeführt. Es wird ein Fehlersignal

ERR.Y2A erzeugt.

Die Übergabesignals y

und y

werden vom Schaltungselement BB2.A von Figur 19 wie folgt erzeugt

(A) . ₁ . ₁ (A) . ₁ . ₁

Definitionsgemäß gilt:

a = (a₃,a₂,a₁,a₀); b = (a₀,a₁,a₂,a₃);

Demnach gilt:

0,a₁, ₁, ₀ ; , , , 0 x₁x₂) ₁( _{1 2} x₁ );

₃( _{1 1} ) ₂(x_{1 1} ;

Die Signale a₀,a₁,a₂,a₃ werden von den Verknüpfungsschaltungen

MM0,MM1,MM2,MM3 von dsr Figur 19 erzeuct, gemäß:

( ) ( ) 3

Definitionsgemäß, gemäß Tabelle 18 gilt

Demnach gilt:

Durch das Fehlersignel ERP. Y1A wird somit ein fehlerhaft erzeuαtes Übergεbesignεl oder ein fehlerhaft erzeugtes

(E1)

Testsignal t angezeigt, falls dieses Fehlersignal ERR. Y1A gleich logisch EINS ist Ebenso gilt:

= (t^(A2).a^(m1) + t^(B2).

a^(m1)) ₁ + t^(C2).x₁ =

= t ^(D2).

₁ + t ^(C2).x₁ = t^(E2);

Durch das Fehlersional ERR.Y2A wird somit ein fehlerhaft erzeugtes Übergabesignal

oder ein fehlsrhaft erzeugtes Testsignal t^(E2) angezeigt, falls dieses Fehlersignal

ERR.Y2A gleich logisch EINS ist.

Wie die Figur 21 zeigt, besteht eine sechzshnte Schaltung zur Erzeugung eines Ausgabesignales gemäß einer variierbar vorgebbaren Signalverknüpfung aus einem Multiplexsrelement MUX4 als ein Rekonstruktionsblock REKON, aus den

Schaltungskomponenten CORR und PBITS, sowis aus einem

Schaltungsblock BB4, von welchem aus drei Eingabesignalen x₁,x₂,x₃ vier Übergabesignale y ⁽¹⁾, y ⁽²⁾,y ⁽³⁾, y ⁽⁴⁾' erzeugt werden gsmäß einem zugeführten Verknüp fungss i gnal m, wis dies bereits bespislsweise anhand von der Figur 6 erläutert ist für den Anwendungsfall K = 3 und N = 2. Der Schaltungsblock BB4 besteht aus einer Schaltungskomponente ZWB, welcher die

Eingabesignale x₂ und x₃ zugeführt werden, und welche vier Zwischensignale z₁,z₂,z₃,z₄ erzeugt, welche jeweils einem

Schaltungsteil UEB.1 und UEB.2 zugeführt werden. Das

Verknüpfungssignal m besteht aus acht Signalen, deren logischer Signalwert je einer Binärziffer zur Darstellung des Verknüpfungssignales m als eine Binärzahl entspricht. Die Signale für die Binärziffern gemäß 2⁰,2¹,2²,2³ werden dem Schaltungsteil UEB.1 zugeführt. Die Signale für die Binärziffern gemäß 2⁴,2⁵,2⁶,2⁷ werden dem Schaltungsteil UEB.2 zugeführt. Vom Schaltungsteil UEB.1 werden die Übergabesignale y ⁽¹⁾ und y ⁽²⁾ erzeugt. Vom Schaltungsteil UEB.2 werden die Übergabesignale y ⁽³⁾ und y ⁽⁴⁾ erzeugt. Dem Schaltungskomponente PBITS werden die Eingabesignale x₁ , X₂ , x₃ sowie das Verknüpfungssignal m zugeführt. Es werden drei Prüfsignale p⁽¹⁾,p⁽²⁾,p⁽³⁾ erzeugt.

Der Schaltungskomponente CORR werden die Übergabesignals y⁽¹⁾,y⁽²⁾,y⁽³⁾,y⁽⁴⁾ sowie die drei Prüfsignale p⁽¹⁾,p⁽²⁾,p⁽³⁾ zugeführt. Es werden vier korrigierbare Übergabesignale ^y

erzeugt.

Diese korrigierbaren Übergabesignale

y sind eine Darstellungsform für das zu erzeugende Ausgabesignal a^{( m )}. Wie bereits erläutert, sind Schaltwerke möglich, welche anstelle von Ausgabesignalen mittels Übergabesignalen arbeiten. Die Erzeugung des Ausgsbesignales a beispiels- weise mittels eines Multiplexerelementes MUX4 ist in dieser Anwendungsfall nicht erforderlich. Dies ist in der Figur 21 durch die strichlierten Linisn verdeutlicht.

Wie die Figur 22 zeigt, besteht die Schaltungskomponente

CORR aus sieben UND-Verknüpfungsgliedern UND.1 bis UND.7, aus dreizehn EXOR-Verknüpfungselementen EX.1 bis EX.13, sowie einem ODER-Verknüpfungsglied OR.ERR.

Dem EXOR-Verknüpfungselement EX.11 werden die Ubergabesignale y ⁽³⁾ und y ⁽⁴⁾ zugeführt. Es wird ein Signal e⁽¹¹⁾ erzeugt. Dem EXOR-Verknüpfungselement EX.12 werden die Übetrgabssignals y ⁽²⁾ und y ⁽⁴⁾ zugeführt. Es wird ein Signal e⁽¹²⁾ erzsugt. Dem

EXOR-Verknüpfungspunkt EX.13 werden die Übergabesignale y⁽²⁾ und y ⁽³⁾ zugeführt. Es wird sin Signal e⁽¹³⁾ erzeugt. Dem

EXOR-Verknüpfungselement EX.8 wird das Übergabesignal y ⁽¹⁾ und das Signal e⁽¹¹⁾ zugeführt. Es wird ein Signal e ⁽⁸⁾ erzeugt.

Dem EXOR-Verknüpfungselement EX.9 wird das Übergabesignal y⁽¹⁾ und das Signal e⁽¹²⁾ zugeführt. Es wird das Signal e ⁽⁹⁾ erzeugt. Dem EXOR-Verknüpfungselement EX.10 wird das

Übergabesignal y ⁽¹⁾ und das Signal e⁽¹³⁾ zugsführt. Es wird das Signal e⁽¹⁰⁾ erzeugt. Dis erzeugten Signale sind demnach wie folgt darstellbar:

e⁽¹¹⁾ = y ^{( 3)} ⊕ y⁽⁴⁾;

e⁽¹²⁾ = y ^{( 2)} ⊕ y⁽⁴⁾;

e⁽¹³⁾ = y ^{( 2)} ⊕ y⁽³⁾;

e⁽⁸⁾ ⁽¹⁾ ⊕ e⁽¹¹⁾ ⁽¹⁾ ⊕ y⁽³⁾

= y = y ⊕ y⁽⁴⁾;

e⁽⁹⁾ ⁽¹⁾ ⊕ e⁽¹²⁾ ⁽¹⁾ ⊕ y⁽²⁾

= y = y ⊕ y⁽⁴⁾;

e⁽¹⁰⁾ ⁽¹⁾ ⊕ e⁽¹³⁾ ⁽¹⁾ ⊕ y⁽²⁾

= y = y ⊕ y⁽³⁾;

Wie bei einem Hamming-Coding bilden die drei Signale

e ⁽⁸⁾, e⁽⁹⁾, e⁽¹⁰⁾ je eine EXOR-Verknüpfung von je drei der vier

Übergabssignale. Diese drei Signals e⁽⁸⁾, e⁽⁹⁾, e⁽¹⁰⁾ werden mit den drei Prüfsignalen p ⁽¹⁾, p ⁽²⁾, p ⁽³⁾ verglichen zur

Fehlererkennung ebenso wie zur Fehlerkorrektur. Es wird

demzufolge vorsusgesetzt, daß die Prüfsignale p ⁽¹⁾, p ⁽²⁾, p ⁽³⁾ im fehlerfreien Fall gleich sind den Signalen e⁽⁸⁾, e⁽⁹⁾, e⁽¹⁰⁾;

e⁽⁸⁾ = y⁽¹⁾ ⊕ y⁽³⁾ ⊕ y⁽⁴⁾ = p⁽¹⁾;

e⁽⁹⁾ = y⁽¹⁾ ⊕ y⁽²⁾ ⊕ y⁽⁴⁾ = p⁽²⁾;

e⁽¹⁰⁾ = y⁽²⁾ ⊕ y⁽²⁾ ⊕ y⁽³⁾ = p⁽³⁾;

Der EXOR-Verknüpfungselement EX.5 werden das Prüfsignal p ⁽¹⁾ und das Signal e^{( 8 )} zugsführt. Es wird sin Diffsrsnzsignal q ⁽¹⁾ erzeugt, welches gleich logisch EINS ist im Falle eines

unterschiedlichen logischen Signalwertes für das Signal e⁽⁸⁾ und für das Prüfsignal p ⁽¹⁾, und ansonsten gleich logisch

NULL ist. Dem EXOR-Verknüpfungselement EX.6 werden das Prüfsignal p ⁽²⁾ und das Signal e⁽⁹⁾ zugsführt. Es wird ein Differenzsignal q ⁽²⁾ erzeugt, welches gleich logisch EINS ist im Falle eines

unterschiedlichen locischen Signalwertes für das Signal e⁽⁹⁾ und für das Prüfsignal p⁽²⁾, und ansonsten gleich logisch

NULL ist. Dem EXOR-Verknüpfungselement EX.7 werden das Prüfsignal p ⁽³⁾ und das Signal e⁽¹⁰⁾ zugeführt. Es wird ein Differenzsignal q ⁽³⁾ erzeugt, welches gleich logisch EINS ist im Falle eines unterschiedlichen logischen Signalwertes für das Signal e⁽¹⁰⁾ und das Prüfsignal p ⁽³⁾, und ansonsten gleich logisch NULL ist.

Dem UND-Verknüpfungsglied UND.1 werden die drei Differnzsignale q ⁽¹⁾,q⁽²⁾,q⁽³⁾ zugeführt. Es wird ein Signal f ⁽¹⁾ erzeugt, welches gleich logisch EINS ist im Falle, daß alle drei

Differenzsignale q ⁽¹⁾,q⁽²⁾,q⁽³⁾ gleich logisch EINS sind, und ansonsten gleich logisch NULL ist. Insbesonders für den Fall, daß das Übergabesignal y ⁽¹⁾ einen falschen Signalwert aufweist, weisen demzufolge alle drei Signale e⁽⁸⁾,e⁽⁹⁾,e⁽¹⁰⁾ ebenfalls einen falschen Signalwert auf, weil dieses Übergabesignal y ⁽¹⁾ in einer EXOR-Verknüpfung in diesen drei Signalen

e⁽⁸⁾,e⁽⁹⁾,e⁽¹⁰⁾ enthalten ist. Falls demzufolge das Signal f⁽¹⁾ gleich logisch EINS ist, so hat offenbar das Übergabesignal y ⁽¹⁾ einen falschen Signalwert, welcher mittels des nachfolgend geschalteten EXOR-Verknüpfungselsmentes EX.1 korrigierbar ist. Dem EXOR-Verknüpfungselement EX.1 werden das Übergabesignal y ⁽¹⁾ und das Signal f ⁽¹⁾ zugeführt. Es wird ein korrigierbares

Übergabesignal erzeugt. Dieses hst einen gleichen

Signalwert wie das zugeführte Übergabssignal y⁽¹⁾, falls das das Signal f ⁽¹⁾ gleich logisch NULL ist. Ansonsten, also falls das Signal f ⁽¹⁾ gleich logisch EINS ist, hat das korrigierbars Übergabesignal einen invertierten Signalwert des

zugeführten Übergabesignales y⁽¹⁾. Dem UND-Verknüpfungsglied UND.2 werden die Differenzsignale q ⁽²⁾ und q ⁽³⁾ an einem nicht invertierenden Eingang und das

Differenzsignal q ⁽¹⁾ an einem invertierenden Eingang zugeführt. Es wird ein Signal f ⁽²⁾ erzeugt, welches gleich logisch

EINS ist im Falle, daß die Differenzsignale q ⁽²⁾, q ⁽³⁾ gleich logisch EINS sind, und das Differenzsignal q ⁽¹⁾ gleich logisch

NULL ist. Insbesondere für den Fall, daß das Übergabesignal y ⁽²⁾ einen falschen Signalwert aufweist, weisen demzufolge die Signale e⁽⁹⁾ und e⁽¹⁰⁾ ebenfalls einen falschen Signalwert auf, weil dieses Übergabesignal y ⁽²⁾ in einer EXOR-Verknüpfung in di esen beiden Signalen e⁽⁹⁾ und e ^{( 10)}enthalten ist. Falls demzufolge das Signal f⁽²⁾ gleich logisch EINS ist, so hat offenbar das Übergabesignal y^{(2 )} einen falschen Signalwert, welcher mittels des nachfolgend geschalteten EXOR-Verknüpfungs- elementes EX.2 korrigierbar ist. Im EXOR-Verknüpfunoselement

EX.2 werden das Übergabesignal y⁽²⁾ und das Signal f⁽²⁾ zugeführt. Es wird ein korrigierbares Übergabesignal

erzeugt.

Dieses korrigierbare Übergabesignal hat einen gleichen

Signalwert wie das zugeführte Übergabesignal y^{( 2 )}, falls das das Signal f^{( 2 )} gleich logisch NULL ist. Ansonsten, also falls das Signal f ^{( 2 )} gleich logisch EINS ist, hat das korrigisrbare Übergabesignal einen invsrtierten Signalwert des zuge

führten Übergabesignales y⁽²⁾.

Dem UND-Verknüpfungsglied UND.3 werden die Differenzsignale q ⁽¹⁾ und q ⁽³⁾ an einem nicht invertierenden Eingang und das Differenzsignal q^{(2 )} an einem invertierenden Eingang zugeführt. Es wird ein Signal f ⁽³⁾ erzeugt, welches gleich logisch EINS ist im Falle, daß die Differenzsignale q ⁽¹⁾ und q ⁽³⁾ gleich logisch EINS sind, und das Differenzsignal q⁽²⁾ gleich logisch NULL ist. Insbesondere für den Fall, daß das Übergabesignal y⁽³⁾ einen falschen Signalwert aufweist, weisen demzufolge die Signale e ⁽⁸⁾ und e ⁽¹⁰⁾ ebenfalls einen falschen

Signalwert auf, weil dieses Übergabesignal y ⁽³⁾ in einer

EXOR-Verknüpfung in diesen beiden Signalen e ⁽⁸⁾ und e^{( 10)} enthalten ist. Falls demzufolge das Signal f ⁽³⁾ gleich logisch EINS ist, so hat offenbar das Übergabssignal y ⁽³⁾

einen falschen Signalwert, welcher mittels des nachfolgend geschalteten EXOR-Verknüpfungsslementes EX.3 korrigierbar ist. Dem EXOR-Verknüpfungselement EX.3 werden das Übergabesignal y ⁽³⁾ und das Signal f ⁽³⁾ zugeführt. Es wird ein

korrigierbares Übergabesignal erzeugt. Dieses korrigier

bare Übergabesignal hat einen gleichen Signalwert wie

das zugeführte Übergabesignal y ⁽³⁾, falls das Signal f ⁽³⁾ gleich logisch NULL ist. Ansonsten, also falls das Signal f ⁽³⁾ gleich logisch EINS ist, hat das kerrigierbars Übergabesignal einen invertierten Signalwert des z uge führten

Übergabesignales y⁽³⁽. Dem UND-Verknüpfungsglied UND.4 werden die Differenzsignale q ⁽¹⁾ und q ⁽²⁾ an einem nicht invertierenden Eingang und das Differenzsignal q ⁽²⁾ an einem invertierenden Eingang zugeführt. Es wird ein Signal f ⁽⁴⁾ erzeugt, welches gleich logisch EINS ist im Falle, daß dis Differenzsignale q ⁽¹⁾ und q ⁽²⁾ gleich logisch EINS sind, und das Differenzsignal q ⁽³⁾ gleich logisch

NULL ist. Insbesondere für den Fall, daß das Übergabesignal y ⁽⁴⁾ einen falschen Signalwert aufweist, weisen demzufolge die Signale e⁽⁸⁾ und e ^{(9 )} ebenfalls einen falschen Signalwert auf, weil dieses Übergabesignal y ⁽⁴⁾ in einer EXOR-Verknüpfung in diesen beiden Signalen e^{(8 )} und e ^{(9 )} enthalten ist. Falls demzufolge das Signal f ⁽⁴⁾ gleich logisch EINS ist, so hat offenbar das übergabssignal y ⁽⁴⁾ einen falschen Signalwert, welcher mittels des nachfolgend geschalteten EXOR-Verknüpfungs- elementes EX.4 korrigisebar ist. Dem EXOR-Verknüpfungselsment EX.4 werden das Übergabesignal y ⁽⁴⁾ und das Signal f ⁽⁴⁾ zugeführt. Es wird ein korrigierbares Übergabesignal y er

zeugt. Dieses korrigierbare Übergabesignal y hat einen

gleichen Signalwert wie das zugeführte Übergabesignal y⁽⁴⁾, falls das Signal f ⁽⁴⁾ gleich logisch NULL ist. Ansonsten, also falls das Signal f ⁽⁴⁾ gleich logisch EINS ist, hat das korrigierbare Übergabesignal y einen invertierten Signalwert des

zugeführten Übergabssignalss y⁽⁴⁾.

Dem UND-Verknüpfungsglied UND.5 werden das Differenzsignal q ⁽¹⁾ an einem nicht invertierenden Eingang und die Differenzsignale q ⁽²⁾ und q ⁽³⁾ an einem invertierenden Eingang zugeführt. Es wird ein Signal f ⁽⁵⁾ erzeugt, welches gleich logisch EINS ist im Falle, daß das Differenzsignal q ⁽¹⁾ gleich logisch

EINS ist und die Differenzsignale q⁽²⁾ und y⁽³⁾ gleich logisch

NULL sind. Beispielsweise, falls das Prüfsignal p ⁽¹⁾ einen falschen Signalwert aufwsist, tritt dieser Fall ein. Ebenso kann es beispielsweise sein, daß dis beiden Übergabesignale y ⁽¹⁾ und y ⁽²⁾ je einen falschen Signalwert aufweisen. Diese

Fälle können nicht unterschieden werden, und es erfolgt keine

Korrektur der Übergabesignale.

Dem UND-Verknüpfungsglied UND.6 werden das Differenzsignal q^{( 2 )} an einem nicht invertierenden Eingang und dis Differenzsignale q ⁽¹⁾ und q ⁽³⁾ an einem invertierenden Eingang zugeführt. Es wird ein Signal f ⁽⁶⁾ erzeugt, welches deich logisch EINS ist im Falle, daß das Differenzsignal q⁽²⁾ gleich logisch

EINS ist und die Differenzsignale q ⁽¹⁾ und q ⁽²⁾ gleich logisch NULL sind. Beispislsweise, falls das Prüfsignal y ⁽²⁾ einen falschen Signalwert aufweist, tritt dieser Fall ein. Ebenso kann es beispielsweise sein, daß die beiden Übergabesignale y ⁽¹⁾ und y ⁽³⁾ einen falschen Signalwert aufweisen. Diese Fälle können nicht unterschieden werden, und es erfolgt keins Korrektur der Übergabesignale.

Dem UND-Verknüpfungsglied UND.7 werden das Differenzsignal q ⁽³⁾ an einem nicht invertierenden Eingang und die Differenzsignale q ⁽¹⁾ und q ⁽²⁾, an einem invertierenden Eingang zugeführt. Es wird ein Signal f ⁽⁷⁾ erzeugt, welches gleich logisch EINS ist, im Falle, daß das Differenzsignal q ⁽³⁾ gleich

logisch EINS ist, und die Differenzsignale q ⁽¹⁾ und q ⁽²⁾ gleich logisch NULL sind. Beispielsweise, falls das Prüfsignal p ⁽³⁾ einen falschen Signalwert aufweist, tritt dieser Fall ein. Ebenso kann es beispielsweise sein, daß die beiden Übergabesignale y ⁽¹⁾ und y ⁽⁴⁾ einen falschen Signalwert aufweisen. Diese Fälle können nicht unterschieden werden und es erfolzt keine Korrektur der Übergsbesignale.

Dem ODER-Verknüpfungsglisd OR.ERR werden die Signals f ⁽¹⁾, f⁽²⁾, f⁽³⁾, f⁽⁴⁾, f⁽⁵⁾, f^{( 6)}, f⁽⁷⁾ zugeführt. Es wird ein

Fehlersignal ERR erzeugt, welches logisch EINS ist, falls wenigstens eines dieser zugsführten Signale gleich logisch EINS ist. Durch dieses Fehlersignal wird auf diese Weise angezeigt, daß insbeonders zumindest eines der zugeführten Übergabesignals y⁽¹⁾, y⁽²⁾, y⁽³⁾, y⁽⁴⁾ oder Prüfsignale p⁽¹⁾, p ^{(2 )}, p ⁽³⁾ einen falschen Signalwert aufweist. Ein falscher Signalwert von einem einzelnen dieser zugeführten Signale y⁽¹⁾, y⁽²⁾, y⁽³⁾, y⁽⁴⁾, P⁽¹⁾, P⁽²⁾, P⁽³⁾ kann somit verkraftet werden, kann korrigiert werden, und es können korrekte

Übergabesignale y , y , y , y weitergegeben werden. Wie die Figur 23 zeigt, weist die Schaltungskomponente PBITS drei Multiplsxerelemente MUX8.1, MUX8.2, MUX8.3, als drei

Rekonstruktionsblöcks REKON.1, REKON.2, REKON.3, sowie vier EXOR-Verknüpfungselemente EXOR.1, EXOR.2, EXOR.3, EXOR.4, sowie zwei UND-Verknüpfungsglieder UND.1 und UND.2 auf.

Es werden die Prüfsignale p ⁽¹⁾, p ⁽²⁾, p ⁽³⁾ erzeugt. Es werden die Eingabesignale x₁, x₂, x₃ zugeführt. Es wird das

Verknüpfungssignal m zugeführt, welches entsprechend einer Binärzahl für m aus Signalen zur Darstellung der Binärziffern für 2⁷, 2⁶, 2³, 2², 2¹, 2⁰ besteht. Diese Binärziffern entsprechen den logischen Signalwerten für a₇, a₆, a₅, a₄, a₃, a₂, a₁, a₀ für das Ausgabesignal a.

Definitionsgemäß werden die vier Übergabssignals erzsugt, y ⁽¹⁾ = ₁x₂ x₂x₁; y ⁽²⁾ ₁ x₂x ₁;

y ⁽³⁾ = a.x₂x₁ + b.x₂x₁; y ⁽⁴⁾ = a.x₂x₁ + b.x₂x ₁;

a = A ₃, x₂, ₁ ; ₃, x₂, x₁ ) (x₃, x₂, x₁

Für die Signale a und b lautet die Wahrheitstabelle, wie in Tabelle 19 dargestellt ist.

Tabelle 19

Es werden die drei Prüfsignals erzeugt, gemäß:

p⁽¹⁾ = y ⁽⁴⁾ ⊕ y⁽³⁾ ⊕ y ⁽¹⁾; p⁽²⁾ = y⁽⁴⁾ ⊕ y⁽²⁾ ⊕ y⁽¹⁾;

p ⁽³⁾ = y ⁽³⁾ ⊕ y⁽²⁾ ⊕ y⁽¹⁾;

somit gilt folgendes:

y ⁽¹⁾ = ^{( )}

y ⁽²⁾ =

y ⁽³⁾ =

y ⁽⁴⁾ =

Folglich gilt als Wahrheitstabelle die Tabelle 20.

Tabelle 20

Vom EXOR-Verknüpfungselement EXOR.4 werden die Signale a₀ und a₃ verknüpft. Das dabei erzeugte Signal wird jeweils als Signal und dem Multiplexerelement MUX8.1,

sowie jeweils als Signal

und

dem Multiplexerelement MUX8.3 zugeführt. Vom EXOR-Verknüpfungselement EXOR.3 werden die Signals a₁ und a₀ verknüpft. Das dabei erzeugte Signal wird jeweils als Signal und dem

Multiplexerelsment MUX8.1, sowie zusätzlich als Signal und (3)

dem Multiplexerelement MUX8.3 zugeführt. Vom

EXOR-Verknüpfungselement EXOR.2 werden die Signale a₄ und a₇ verknüpft. Das dabei erzeugte Signal wird jeweils als Signal

dem Multiplexerelement MUX8.2 zugeführt. Vom

EXOR-Verknüpfungselement EXOR.1 werden die Signale a₅ und a₆ verknüpft. Das dabei erzeugts Signal wird jeweils als Signal dem Multiplexerelement MUX8.2 zugeführt. Vom

UND-Verknüpfungselement UND.2 wird das an einsm invertierenden Eingang zugeführte Signal a₅, also

₅ und das an einem nicht invertierenden Eingang zugeführts Signal a₆ verknüpft. Das dabei jeweils erzeugte Signal wird als Signal

dem

Multiplexerelement MUX8.2 zugeführt. Vom UND-Verknüpfungsglied

UND.1 wird das an einen invertierenden Eingang zugeführte

Signal a₄, also

, und das an einem nicht invertierenden

Eingang zugeführte Signal a₇ verknüpft. Das dabei erzeugte Signal wird jeweils als Signal p ^{( )}

dem Multiplexerrelement

MUX8.2 zugsführt. Das Signal a₇ wird dem Multiplexerelement

MUX8.1 zugsführt jeweils als Signal ^{( )} und p ⁽¹⁾ Das Signal

a₆ wird dem Multiplexerelement MUX8.1 zugeführt jeweils als Signal p ⁽¹⁾

und ⁽¹⁾. Das Signal a₅ wird dem

Multiplsxerelement MUX8.3 zugeführt jewsils als Signal

A und ⁽³⁾. Das Signal a₄ wird dem Multiplexerelement MUX8.3

zugsführt jeweils als Signal ⁽³⁾

und P(3)

Das Signal a₁ wird dem Multiplexsrelement MUX8.2 zugeführt jeweils als Signal

⁽²⁾

und p

Das Signal a₀ wird dem Multiplexerelement

MUX8.2 zugsführt jeweils als Signal ⁽²⁾

und P

⁽²⁾

Jedem Multiplexerelement MUX8.1, MUX8.2, MUX8.3 werden

jeweils die drei Eingabesignale x₁, x₂, x₃ zugeführt als

Steuersignale zur Auswahl eines der zugeführten Signale.

Dabei wird das Eingsbesignal x₁ als höchstwertiges Steuersignal verwendet. Das Eingabesignal x₃ wird als niedrigst wertiges Steuersignal verwendet. Vom Multiplexerelement MUX8.1 wird gemäß der Tabelle 20 als Wahrheitstabelle abhängig

von Signalwerten der Eingabesignale x₁, x₂ , x₃ als die Steuersignale jeweils eines von den zugeführten Signalen p₀ ⁽¹⁾, p₁ ⁽¹⁾, p₂ ⁽¹⁾, p₃ ⁽¹⁾, p₄ ⁽¹⁾, p₅ ⁽¹⁾, p₆ ⁽¹⁾, p₈ ⁽¹⁾, ausgewählt und nachfolgend weitergeleitet als erzeugtes Prüfsignal p ⁽¹⁾.

Vom Multiplexerelement MUX8.2 wird gemäß der Tabelle 20 als

Wahrheitstabelle abhängig von den Signalwerten der

Eingabesignals x₁, x₂, x₃ als dis Steuersignale jeweils eines von den zugefuhrten Signalen p₀ ⁽²⁾, p₁ ⁽²⁾, p₂ ⁽²⁾, p₃ ⁽²⁾, p₄ ⁽²⁾, p₅ ⁽²⁾, p₆ ⁽²⁾, p₇ ⁽²⁾, ausgewählt und nachfolgend weitergeleitet als erzeugtes Prüfsignal p^{( 2 )}. Vom Multiplexerelement MUX8.3 wird gemäß Tabelle 20 als Wahrheitstabelle abhängig von den Signalwerten der Eingabesignals x₁, x₂, x₃ als die

Steuersignale jeweils eines von den zugeführten Signalen p₀ ⁽³⁾, p₁ ⁽³⁾, p₂ ⁽³⁾, p₃ ⁽³⁾, p₄ ⁽³⁾,p₅ ⁽³⁾, p₆ ⁽³⁾, p₇ ⁽³⁾ ausgewählt und nachfolgend weitergelsitet als erzeugtes Prüfsignal p ⁽³⁾. Für den Fall, daß die vorgebbare Signalverknüpfung nicht als variierbares Verknüpfungssignal m, sondern fest programmiert vorgesehen ist, beispielsweise wie dies bereits anhand der Figuren 10, 12, 13, 14 erläutert ist, so können beispielsweise an den Eingängen zu den Multiplexerelementen festprogrammierte Signalwerte diesen zugeführt werden, welche im jeweiligen Anwendungsfall der Tabelle 20 als Wahrheits- tabelle für p ⁽¹⁾, p ⁽²⁾, p ⁽³⁾ entnommen werden kennen.

Dis Figur 24 zeigt für einen derartigen Anwendungsfall eine Schaltungskomponente PBITS1. Die Signale

bis

werden mittels einer Schaltungsverbindung an den Punkten P1.0 bis P1.7 als logisch NULL oder logisch EINS erzeugt gemäß der

Wahrheitstabelle für P1 des jeweiligen Anwendungsfalles. Die Signale ) bis 4(2 ) werden mittels einer Sch

altungsverbindüng an den Punkten P2.0 bis P2.7 als logisch NULL oder logisch EINS erzeugt gemäß der Wahrheitstabells für p (2) des jeweiligen Anwendungsfalles. Die Signals

A bis

4 werden mittels einer Schaltungsverbi ndung an den Punkten P3.0 bis P3.7 als logisch NULL oder logisch EINS erzeugt gemäß der Wahrheitstabelle für p ⁽³⁾ des jeweiligen Anwendungsfalles.

Beispielsweise für den bereits anhand von Figur 14 erläuterten Anwendungsfall gelten für das Signal a₍₁₎ von der Figur 14 folgende Signalwerts seiner Wahrheitstabelle.

a _{( 1 )} = (0, 0, 0, 1, 0, 1, 1); Werden somit diese Signalewerte für (a₇, a₆ , a₅ , a₄ , a₃, a₂ , a₁, a₀) in der Tabelle 20 eingesetzt, so erhält man für dis Prüfsignale p⁽¹⁾, p⁽²⁾, p⁽³⁾folgende Signalwerte ihrer jeweiligen Wahrheitstabelle

p⁽¹⁾ = (0, 0, 0, 1, 1, 0, 0, 1);

p⁽²⁾ = (0, 1, 0, 1, 1, 1, 1, 1);

p⁽³⁾ = ( 1, 0, 0, 1, 1, 0, 0, 1);

Dieser Anwendungsfall ist in der Figur 24 dergestellt.

Beispielsweise für den ebenfalls anhand von Figur 14 erlauterten Anwendungsfall gelten für das Signal a _{( 2 )} von der Figur 14 folgende Signalwerte seinsr Wahrheitstabelle.

a _{( 2 )} = (0, 1, 1, 0, 1, 0, 0, 1); werden diese Signalwerte eben so für (a₇, a₆, a₅, a₄, a₃, a₂, a₁, a₀) in der Tabelle 20 eingesetzt, so erhält man für dis Prüfsignale p ⁽¹⁾, p⁽²⁾, p⁽³⁾ folgende Signalwerts ihrer jeweiligen Wahrheitstabelle p⁽¹⁾ = (0, 1, 1, 0, 0, 0, 0, 0)

p⁽²⁾ = (1, 1, 0, 0, 1, 0, 0, 1)

p⁽³⁾ = (0, 1, 1, 0, 0, 0, 0, 0)

Die Figur 25 zeigt für diesen Anwendungsfall eine Schaltungs- komponents PBITS2, deren Schaltungsverbindungen an den Punkten P1.0 bis P1.7, P2.0 bis P2.7, P3.0 bis P3.7 auf diesen Anwendungsfall abgestimmt ist.

Die Tabelle 21 soll diese beiden Anwendungsfälls erläutern. Zur bessersn Unterscheidung sind die jeweiligen Prüfsignale durch ein zusätzliches tiefgestelltes Kennzeichen ebenso wie die Signale a₍₁₎ und a₍₂₎ gekennzeichnet. Tabelle 21

Wie die Figur 26 zeigt, sind die soeben erläuterten Schaltungskomponenten PBITS1 und PBITS2 einsetzbar in einer siebzehnten Schaltung zur Erzeugung zweier Ausgabesignale aus drei Eingabesignalen gemäß programmierbar fest verdrahtet vorgebbaren logischen Verknüpfungen. Wie bereits anhand von Figur 14 erläutert, werden vom Schaltungsblock BB2F2 je ein Tupel von je vier Übergabesignalen erzeugt, aus welchen jeweils dis Übergabesignale a₍₁₎ sowie a₍₂₎ erzeugbar sind mittels je eines Multiplexerelementes MUX4.1 sowie MUX4.2, als je ein Rekonstruktionsblock REKON.1 sowie REKON.2.

Beispielsweise bei einem Schaltwerk, dessen zu verknüpfende

Signale nur in Form von Tupeln von Übergabesignalen vorgesehen sind, können diese beiden Multiplexerelemente MUX4.1 und MUX4.2 entfallen. Die ist in der Figur 26 durch die strichlierten Linien verdeutlicht. Zu jedem dieser Tupel von Übergabesignalen ist je eine Schaltungskomponents CORR.1 sowie CORR.2 vorgesehen, welche identisch aufgebaut und berei ts anhand von Figur 21 und Figur 22 erläutert sind. Diesen Schaltungskomponenten CORR.1 sowie CORR.2 werden je drei Prüfsignale zugeführt, welche von den anhand der Figuren 24 und 25 erläuterten Schaltungskomponenten PBITS1 und PBITS2 erzeugt werden.

Der Schaltungskomponente CORR.1 wird das Tupel von Übergabesignalen

) ) ( zugeführt. Disse Übergabesignals werden, wie bereits anhand von Figur 14 erläutert, von dem Schaltungsblock BB2F2 erzeugt. Von der Schaltungskomponente PBITS1 werden die Prüfsignale

erzeugt. Diese werden der Schaltungskomponents CORR.1 zugsführt. Wie bereits anhand der Figuren 21, 22, 23 erläutert, wird von der Schaltungskomponente CORR.1 ein Tupel von korrigierbaren

Übergabesignalen

y erzeugt.

Aus diesen ist das Ausgabes ignal a₍₁₎ erzeugbar. Somit kann ein einzelnes fehlerhaft erzeugtes Signal verkraftet werden, also beispielsweise eines dieser Übergabesignale oder Prüfsignals, ohne daß dies zu fehlerhaft erzeugten korrigierbaren Übergabesignalen führt.

Der Schaltungskomponente COFR.2 wird das Tupel von Übergabesignalen p zugeführt. Diese Übergabesignale

werden, wie bereits anhand von Figur 14 erläutert, von dem Schaltungsblock BB2F2 erzeugt. Von der Schaltungskomponente PBITS2 werden die Prüfsignale

erzeugt . Diese werden der Schaltungskomponente CORR.2 zugeführt. Wie bereits anhand der Figuren 21, 22, 23 erläutert, wird von der

Schaltungskomponents CORR.2 ein Tupel von korrigierbaren

Übergabesignalen

) ( ) ( ) ( ) erzeugt. Aus diesen ist das Ausgabesignal a₍₂₎ erzeugbar. Somit kann ein einzelnes fehlerhaft erzeugtes Signal verkr a ftet werden, also beispielsweise eines dieser Übergabesignale oder

Prüfsignals, ohne daß dies zu fehlerhaft erzeugten korrigierbaren Übergabesignalen führt. Für den anhand von den Figuren 14, 24, 25, 26 dargestellten 1-Bit-Volladdierer kann somit je ein Tupel von korrigierbaren Übergabesignalen erzeugt werden, aus welchen dessen Ausgabesignale a₍₁₎ und a _{( 2 )} erzeugbar sind. Selbst, für den Fall, daß jeweils ein einzelnes Signal fehlerhaft erzeugt ist, kann dies noch verkraftet werden, so daß dennoch korrekt erzeugte

korrigierbare Übergabesignale abgegeben werden. Derartige sporadische oder auch permanente Fehler können ein abgegebenes Ergebnis somit nicht verfälschen.

Ebenso kann, wie dies beispielsweise anhand der Figuren 14, 24, 25 bereits erläutert ist, eine beliebig vorgebbare Verknüpfung von Eingabesignalen in der Darstellungsform von korrigierbaren Übergabesignalen vorgesehen sein, in dem die für die jeweilige Verknüpfung erforderlichen Schaltungsverbindungen programmierbar fest verdrahtet ausgeführt werden.

Wie die Figur 27 zeigt, besteht eine achtzehnte Schaltung zur Erzeugung eines logischen Ausgabesignales a aus zwei

Eingabesignalen x₁, x₂ aus einem Schaltungsblock BD2 und einem Rekonstruktionselement REK, welches bereits anhand von Figur 1 erläutert ist. Der Schaltungsblock ED2 weist zwei Multiplexerelemente MUX4.1, MUX4.2 auf, welche bereits anhand von Figur 2 erläutert sind. Ebenso weist der Schaltungsblock BD2 einen Schaltungsteil ZWA auf, welcher bereits anhand von Figur 1 erläutert ist. Schließlich weist der Schaltungsblock BD2 noch einen Schaltungsteil ZWE auf, welcher bersits anhand von Figur 3 e rl äutert ist. Die variierbar vorgebbare Signalverknüpfung wird als ein Verknüpfungssignal m eingegeben, welches aus vier Signalen zusammengesetzt ist zur Eingabe von Binärziffern für 2⁽³⁾, 2⁽²⁾, 2⁽¹⁾, 2⁽⁰⁾ einer Binärdarstellung für

das Verknüpfungssignal m, wie dies beispielsweise anhand von Tabelle 2 und Figur 1 bereits erläutert ist.

Dem Schaltungsteil ZWA wird das Eingabesignal x₁ zugeführt zur Erzeugung von vier Zwischensignalen gemäß 0_d, 3_d, 12_d, 15_d, wie dies bereits anhand von Figur 1 erläutert ist. Dem Schaltungsteil ZWE werden die Eingabesignale x₁ und x₂ zugeführt zur Erzeugung von vier Zwischensignalen gemäß 0_d, 6 _d , 9 _d , 15_d, wie dies bereits anhand von Figur 1 erläutert ist.

Dem Multiplexerelement MUX4.1 werden dis Zwischensignale des Schaltungstsiles ZWB gemäß 0_d, 6_d, 9_d, 15_d als Multiplexereingabesignale zugeführt. Als niedrigwertiges Steuersignal wird das Signal für die Binärziffer 2⁽²⁾ des Verknüp fungssignales m zugeführt. Als höherwertiges Steuersignal wird das Signal für die Binärziffer 2⁽⁰⁾ des Verknüpfungssignals m zugeführt. Als Multiplexerausgabesignal wird ein Übergabesignal y⁽¹⁾ erzeugt. Dem Multiplexerelement MUX4.2 werden die Zwischensignale des Schaltungsteiles ZWA gemäß 0_d, 3_d. 12_d, 15_d als Multiplexereingabesignale zugeführt. Als niedrigwertiges Steuersignal wird das Signal für die Binärziffer 2 des Verknüpfungssignals m zugeführt. Als höherwertiges Steuersignal wird das

Signal für die Binärziffer 2⁽³⁾ des Verknüpfungsignales m zugeführt. Als Multiplexerausgabesignal wird ein Übergabesignal y⁽²⁾ erzeugt.

Die beiden Multiplexerelsmente MUX4.1 und MUX4.2 bilden eine Teilschaltung UED des Schaltungsblockes BD2.

Dem Rekonstruktionselement REK werden die Übergabesignale y⁽¹⁾ und y⁽²⁾ zugeführt. Als Rekonstruktionssignal r wird das

Eingabesignal x₂ zugeführt. Das Ausgabesignal a^(m) wird

demzufolgeauf folgends Weise erzeugt a = y⁽¹⁾.x₂ + y⁽²⁾.

₂;

Die Tabelle 22 zeigt die jeweils verwendeten Übergabesignale y⁽¹⁾ und y⁽²⁾ für jedes von eingebbaren Verknüpfungssignalen m. Tabelle 22

In diesem erfindungsgemäßen Anwendungsfall werden folgende

Rekonstruktionssignale, Streusignale und Beliebigsignals verwendet:

r⁽¹⁾ = (0, 1, 0, 1) = x₂ = r;

r⁽²⁾ = (1, 0, 1, 0) = x₂ = ⁽¹⁾ = r;

s⁽¹⁾ = (1, 0, 1, 0) = x₂ = r⁽²⁾ = r⁽¹⁾

=

;

s⁽²⁾ = (0, 1, 0, 1) = x₂ = r⁽²⁾ = r⁽¹⁾

= r;

b⁽¹⁾ = (a₁, a₂, a₃, a₄) = A ;

b⁽²⁾ = (a₃, a₄, a₁, a₂) = A ;

Demzufolge gilt folgende Vorschrift zur Erzeugung der

Übergabesignale:

y⁽¹⁾ = a.r⁽¹⁾ + b⁽¹⁾.s⁽¹⁾ = a.r + b⁽¹⁾.

=

= A(x₂,x₁).x₂ + =

= (a₄,a₃,a₂,a₁). (0,1,0,1) + (a₁,a₂,a₃,a₄). (1, 0, 1, 0) = = (0,a₃,0,a₁) + (a₁,0,a₃,0) = (a₁,a₃,a₃,a₁); y⁽²⁾ = a.r⁽²⁾ + b⁽²⁾.s⁽²⁾ = a.r + b⁽²⁾.

=

= A(x₂ , x ₁ ) .

+ A( ₂ , x ₁ ) .x₂ =

= (a₄,a₃,a₂,a₁). (1,0,1,0) + (a₃,a₄,a₁,a₂). (0,1,0,1) = = (a₄,0,a₂,0) + (0,a₄,0,a₂) = (a₄,a₄,a₂,a₂);

Ausgehend von dieser Vorschrift zur Bildung der Übergabesignale gemäß y⁽¹⁾ = (a₁, a₃, a₃, a₁); y⁽²⁾ = (a₄, a₄, a₂, a₂); ist die Tabelle 22 erstellbar, aus welcher die Schaltung von Figur 27 ableitbar ist.

Die Figur 28 zeigt eine weitere Ausführungsform für einen

Schaltungsblock BA2, welcher bereits anhand von Figur 1

erläutert ist. Es sind zwei identisch aufgebauts Verknüpfungs- elemente BA1.1 und BA1.2 vorgesehen. Jedes dieser Verknüpfungselemente BA1 weist drei UND-Verknüpfungsglieder UND.1, UND.2, UND.3, sowie ein ODER-Verknüpfungsglied OR auf. Wie bereits anhand von Figur 1 erläutert, wird dem Schaltungsblock BA2 das Eingabesignal x₁ zugeführt, welches bei der Schaltung von Figur 28 jedem der Verknüpfungselemente BAI zugeführt wird. Wie bereits anhand von Figur 1 erläutert, wird dem Schaltungsblock BA2 ein Verknüpfungssignal m eingegeben, welches in Form von vier logischen Signalen zugeführt ist, deren logischer Signalwert den Binärziffern für 2³,2²,2¹,2⁰ entspricht von einer Binärdarstellung des Verknüpfungssignales m als eine Binärzahl. Die logischen Signalwerte dieser vier Signale, welche das

Verknüp fungssignal m bilden, sind definitionsgsmäß dis logischen Signalwerte für gemäß der Wahrheits

tabelle für a^(m), wie dies bereits anhand der Tabeller, 1,2,3 erläutert ist. Diese vier logischen Signale dienen, wie bereits anhand von Figur 1 erläutert, im Schaltungsteil BA2 als Steuersignals zg1, zg2 zur Auswahl je eines logischen Signalwertes für jedes von beiden vom Schaltungsblock BA2 erzeugten Übergabesignalen. Es dient des Signal für als niedrigwertiges

Steuersignal zg1.1 zur Auswahl des logischen Signalwertes für das Übergabesignal y⁽¹⁾. Es dient das Signal für

als höherwertiges Steuersignal zg2.2, sowie das Signal für

als niedrigwertiges Steuersignal zg1.2 zur Auswahl des log i schen Signalwertes für das Übergabesignal y⁽²⁾.

Für das Multiplexerelement MUX4.0 von der Figur 1 gilt:

Für das Multiplexerelement MUX4.1 von der Figur 1 gilt:

Man erkennt, daß der Schaltungsblock BA2 so aufgebaut werden kann, daß das Übergabesignal y⁽¹⁾ in der Verknüpfungselement

BA1.1 mittels dreier UND-Verknüpfungsglieder und eines

ODER-Verknüpfungsgliedes erzeugt wird, und daß das Übergabesignal y⁽²⁾ in der Verknüpfungselement BA1.2 mittels dreier

UND-Verknüpfungsglieder und eines ODER-Verknüpfungsgliedes erzeugt wird, bei einem identischen Schaltungsaufbau für die beiden Verknüpfungselemente BA1. Dies ist erzielbar, indem das Signal

dem Verknüpfungselement BA1.1 als das höherwertige Steuersignal zg2.1 und als das niedrigerwertige Steuersignal zg1.1 das Signal

zugeführt wird, und indem das Signal

dem Verknüpfungselement BA1.2 als das höherwertige Steuersignal zg2.2 und als das niedrigerwertige Steuersignal zg1.2 das

Signal zugeführt wird. In jedem der Verknüpfungselements

BA1 wird das Eingabes ignal x₁ dem UND-Verknüpfungsglied UND.1 an einem nicht invertierenden Eingang, und dem UND-Verknüpfungsglisd UND.2 an einem invertierenden Eingang zugeführt. Das höherwertige Steuersignal zg2 wird dem UND-Verknüpfungsglied UND.1 an einem invertierenden Eingang, dem UND-Verknüpfungsglied UND.2 an einem nicht invertierenden Eingang, und dem UND-Verknüpfungsglied UND.3 an einem nicht invertisrenden

Eingang zugeführt. Das niedrigerwertige Steuersignal zg1 wird dem UND-Verknüpfungsglied UND.1 an einem nicht invertierenden Eingang, dem UND-Verknüpfungsglied UND.2 an einem invertierenden Eingang, und dem UND-Verknüpfungsglied UND.3 an einem nicht invertierenden Eingang zugeführt. Die von den drei UND-Verknüpfungsgliedern UND.1, UND.2, UND.3 erzeugten Signale werden einem ODER-Verknüpfungsglied OR zugeführt, welches das Übergabesignal y des Verknüpfungselementes BA1 erzeugt.

Ein derartiger Schaltungsblock BA2 gemäß der Figur 28 ist beispielsweise einsetzbar in Schaltwerken, Rechenweken oder auch gr ößeren Datenverarbeitungsanlagen, bei welchen anstells von einzelnen Signalen jeweils mit einem Tupel von Übergabesignalen gearbeitet wird. Es ist das Verknüpfungselement BA1 beispielsweise betreffend eine Signallaufzeit zur Bildung

eines Übergabesignales günstig. Die Figur 29 zeigt eine weitere Ausführungsform für einen

Schaltungsblock BB2, welcher bereits anhand von Figur 3

erläutert ist. Es sind zwei identisch aufgebaute Verknüpfungs- elemente BB1.1 und BB1.2 vorgesehen. Jedes dieser Verknüpfungselemente BB1 weist fünf UND-Verknüpfungsglieder UND.1, UND.2, UND.3, UND.4, UND.5, sowie ein ODER-Verknüpfungsglied OR auf. Wie bereits anhand von Figur 3 erläutert, werden dem Schaltungsblock BB2 die Eingabesignale x₁ und x₂ zugeführt, welche bei der Schaltung von Figur 29 jedem der Verknüpfungselemente BB1 zugeführt werden. Wie bereits anhand von Figur 3 erläutert, wird dem Schaltungsblock BB2 ein Verknüpfungssignal m

eingegeben, welches in Form von vier logischen Signalen

zugeführt ist, deren logischer Signalwert den Binärziffern für 2³,2²,2¹,2⁰ entspricht von einer Binärdarstellung des

Verknüpfungssignales m als eine Binärzahl. Die logischen

Signalwerte dieser vier Signale, welche das Verknüpfungssignal m bilden, sind definitionsgemäß die logischen Signalwerte für

gemäß der Wahrheitstabelle für a^(m), wie dies bereits anhand der Tabellen 1,2,3 erläutert ist. Diese vier logischen Signale dienen, wie bereits anhand von Figur 3 erläutert, im Schaltungsteil BB2 als Steuersignale zg1, zg2 zur Auswahl je eines logischen Signalwertes für jedes von beiden vom Schaltungsblock BB2 erzeugten Übergabesignalen. Es dient das Signal für

als niedrigwertiges Steuersignal zg1.1 zur

Auswahl des logischen Signalwertes für das Übergabesignal y⁽¹⁾.

Es dient das Signal für

als höherwertiges Steuersignal zg2.2, sowie das Signal für

₃ als niedrigwertiges

Steuersignal zg1.2 zur Auswahl des logischen Signalwertes für

(²⁾

das Übergabesignal y .

Für das Multiplexerelement MUX4.0 von der Figur 3 gilt:

Für das Multiplexerelement MUX4 1 von der Figur 3 gilt:

Man erkennt, daß der Schaltungsblock BB2 so aufgebaut werden kann, daß das Übergabesignal y⁽¹⁾ in der Verknüpfungselement BB1.1 mittels fünf UND-Verknüpfungsgliedern und eines

ODER-Verknüpfungsgliedes erzeugt wird, und daß das Übergabesignal y⁽²⁾ in der Verknüpfungselement BB1.2 mittels fünf

UND-Verknüpfungsgliedern und eines ODER-Verknüpfungsgliedes erzeugt wird, bei einem identischen Schaltungsaufbsu für die beiden Verknüpfungselements BB1. Dies ist erzielbar, indem dem Verknüpfungselement BB1.1 dss Signal als das höherwertige

Steuersignal zg2.1 und als das niedrigerwertige Steuersignal zg1.1 das Signal zugeführt wird, und indem dem Verknüp

fungselement BE2.2 das Signal

als das höherwertige Steuersignal zg2.2 und als das niedrigerwertige Steuersignal zg1.2 das Signal

zugeführt wird. In jedem der Verknüpfungsele- mente BB1 wird das Eingabesignal x₁ dem UND-Verknüpfungsglied UND.1 an einem nicht invertierenden Eingang, dem UND-Verknüpfungsglied UND.2 an einem, invertierenden Eingang, dem UND-Verknüpfungsglied UND.3 an einem nicht invertierenden Eingang, und dem UND-Verknüpfungsglied UND.4 an einem invertierenden Eingang zugeführt. In jedem der Verknüpfungselemente BB1 wird das Eingabesignal x₂ dem UND-Verknüpfungsglied UND.1 an einem invertierenden Eingang, dem UND-Verknüpfungsglied UND.2 an einem nicht invertierenden Eingang, dem UND-Verknüpfungsglied UND.3 an einem nicht invertierenden Eingang, und dem UND-Verknüpfungsglied UND.4 an einem invertierenden Eingang zugeführt. Das höherwertige Steuersignal zg2 wird dem UND-Verknüpfungsglied UND.1 an einem invertierenden Eingang, dem UND-Verknüpfungsglied UND.2 an einem invertierenden Eingang, dem UND-Verknüpfungsglied UND.3 an einem nicht invertierenden Eingang, dem UND-Verknüpfungsglied UND.4 an einem nicht invertierenden Eingang, und dem UND-Verknüpfungsglied UND.5 an einem nicht invertierenden Eingang zugeführt. Das niedrigerwertige Steuersignal zg1 wird dem UND-Verknüpfungsglied UND.1 an einem nicht invertierenden Eingang, dem UND-Verknüp fungsgli ed UND.2 an einem nicht invertierenden Eingang, dem UND-Verknüpfungsglied UND.3 an einem invertierenden Eingang, dem UND-Verknüpfungsglied UND.4 an einem invertierenden Eingang, und dem

UND-Verknüpfungsglied UND.5 an einem nicht invertierenden

Eingang zugeführt. Die von den fünf UND-Verknüpfungsgliedern UND.1, UND.2, UND.3, UND.4, UND.5 erzeugten Signale werden einem ODER-Verknüpfungsglied OR zugeführt, welches das Übergabesignal y des Verknüp fungse lementes BB1 erzeugt. Ein derartiger Schaltungsblock BB2 gemäß der Figur 29 ist beispielsweise einsetzbar in Schaltwerken, Rechenweken oder auch größeren Datenverarbsitungsanlagen, bei welchen anstelle von einzelnen Signalen jeweils mit einem Tupel von Übergabesignalen gearbsitet wird. Es ist das Verknüpfungselement BB1 beispie lsweise betreffend eine Signallaufzeit zur Bildung

eines Übergabesignales günstig.

Für Überlegungen betreffend Signallaufzeiten werden die Figuren 29 und 18 betrachtet. Dabei ist angenommen, daß die beiden Schsltungsteile BB2.Y1 und BB2.Y2 von Figur 18 gemäß der Figur 29 reslisiert sind. Am Beispiel der Verknüpfungsschaltung M3Y1 und der Testschaltung TEST3.Y1 werden in der Folgs

Signallaufzeiten untersucht. Sowohl die Teilschaltung BB2.Y1 ebenso wie die Rekonstruktionselemente REK.A und REK.B benutzen jeweils zeitlich aufeinanderfolgend eine Invertierung, eine

UND-Verknüpfung, und eine ODER-Verknüpfung. Demzufolge erhält man eine nahezu gleiche Signallaufzeit, sodaß die Signale a^(m1), b^(m1), nah

ezu gleichzeitig erzeugt sind. Das Rekonstruktionselement REK.Y1 benutzt ebenfalls zeitlich aufeinanderfolgend eine Invertisrung, eine UND-Verknüpfung, und eine ODER-Verknüpfung. Demzufolge ist es vorteilhaft, wenn das Testsignal t^(Y1) nahezu gleichzeitig mit dem Übergabesignal

erzeugt ist. In einem solchen Anwendungsfall, bei

welchem ein modularer Schaltungsaufbau mittels überwiegend Rekonstruktionselementen weniger bedeutsam ist als eine

Erzielung von günstigen Signallaufzeiten, sind demzufolge die Rekonstruktionselemente REK.C, REK.D, REK.E ersetzbar durch ein Testelement, welches ebenfalls zeitlich aufeinanderfolgend eine Invertierung, eine UND-Verknüpfung, und eins ODER-Verknüpfung verwendet, sodaß für das Testsignal t^(Y1), wie dies bereits anhand von Figur 18 erläutert ist, folgendes gilt:

= =

Dis Figur 31 zeigt ein derartiges Testelement TT3, welches anstelle der Rekonstruktionselemeente REK.C, REK.D, REK.E von der Testkomponente TEST3.Y1 gsmäß der Figur 18 einsetzbar ist. Das Testelement TT3 weist vier UND-Verknüpfungsglider UND.1, UND.2, UND.3, UND.4 und ein ODER-Verknüpfungsglied OR auf. Das Eingabesignal x₁ wird dem UND-Verknüpfungsglied UND.1 an sinem nicht invertierenden Eingang, dem UND-Verknüpfungsglied UND.2 an einem nicht invertierenden Eingang, dem UND-Verknüpfungsglied UND.3 an einem invertierenden Eingang, und dem UND-Verknüpfungsglied UND.4 an einem invertierenden Eingang zugsführt. Das Signal a^(m1) wird dem UND-Verknüpfungsglied UND.1 an einem nicht invertierenden Eingang, und dem UND-Verknüpfungsglied UND.2 an einem invertierenden Eingang zugsführt. Das Signal b^(m1) wird dem UND-Verknüpfungsglied UND.1 an einem nicht invertierenden Eingang, und dem UND-Verknüpfungsgli ed UND.2 an einem invertierenden Eingang zugsführt. Das Signal y wird dem UND-Verknüpfungsglied UND.1 an einem nicht invertierenden

Eingang, und dem UND-Verknüpfungsglied UND.3 an einem nicht invertierenden Eingang zugsführt. Das Signal y wird dem

UND-Verknüpfungsglied UND.2 an einem nicht invertierenden Eingang, und dem UND-Verknüpfungsglied UND.4 an einem nicht invertierenden Eingang zugeführt. Das Testsignal t^(Y1) wird vom

ODER-Verknüpfungsglied OR erzeugt aus den vier Signalen, welche von den vier UND-Verknüpfungsgliedern UND.1, UND.2, UND.3, UND.4 erzeugt sind. Zufolge eines identischen Schaltungsaufbaus für die beiden Testkomponenten TEST.Y1 und TEST3.Y2 von der

Figur 18 ist eine identische Modifikation des Schaltungsaufbaus, wie dies für die Testkomponente TEST3.Y1 bereits

erläutert ist, auch für die Testkomponents TEST3.Y2 ausführbar. In Zusammenhang mit den Figuren sowie bei der Beschreibung ist nachfolgende Bezugszeichentabelle verwendet: NULL logisches Signal, dessen Wahrheitstabelle durchweg

besteht aus logischen Signalwerten gleich logisch 0, EINS logisches Signal, dessen Wahrheitstabelle durchweg

besteht aus logischen Signalwerten gleich logisch 1, ERR Fehlersignal, welches im Fehlerfall gleich EINS, und ansonsten gleich NULL ist

m Verknüpfungssignal, zur Eingabe einer veriierbar

vorgebbaren Signalverknüpfung, beispielsweise bestehend aus mehreren Signalen in Form von Binärziffern, welche zu einer Binärzahl zusammenfügbar sind

a Ausgabesignal, ausgebbares

av intermediäres Ausgabesignal, welches zur Erzeugung

von Übergabesignalen verwendet wird

x Eingabesignal

y Übergabesignal

z Zwischensignal

ze Multiplexersingabesignal

zf Multiplexerausgabesignal

zg Steuersignal, für ein Multiplexerelement verwendbar zh Freigabesignal eines Multiplexerelementes

r Rekonstruktionssignal, zugeordnet einem Übergabesignal s Streusignal, zugeordnet einem Übergabesignal

b Beliebigsignal, zugeordnet einem übergabesignal

t Testsignal, innerhalb von Testschaltungen

p Prüfsignal, zur Korrektur von Übergabesignalen

q Differenzsignal, zur Korrektur von Übergabes i gnalen f Signal zum Anzeigen eines Fehlers, welches im

Fehlerfall gleich EINS, und ansonsten gleich NULL ist e sonstiges logisches Signal

P,Q,R,S Punkte für eine programmierbar festverdrahtete

Schaltungsverbindung

INV Invertierer

UND UND-Verknüpfungsglied

OR ODER-Verknüpfungsglied

EXOR, EX EXOR-Verknüpfungselement REK Rekonstruktionselement

RSA Schaltungselement, zur Erzeugung eines

Rekonstruktionssignales

BA1,BB1 Verknüpfungselement, zur Erzeugung eines

Übsrgabesignales

MUX2, MUX4 , MUX8 , MUX16 , MUXN , MUX2N , MUX4N

Multiplexerelement, zur Auswahl eines von zugsführten Signalen gemäß Steuersignalwerten

TT3 Testelement

ZWA,ZWB,ZWC,CORR,PBITS,PBITS1,PBITS2,A,B1,B2,R1,R2,S1,S2,Y1,Y2

Schsltungskomponente

TEST4Y1A,TEST4Y2A

Testkomponente

REKONS Rekonstruktionsteil

UEA,UEB,UEC,UED

Teilschsltung

TEST1, TEST2, TEST3, TEST4

Testschaltung

M,MM,MM3Y1,MM3Y2,MM3Y3

Verknüpfungsschaltung zur Erzeugung eines

Ausgabesignales gemäß einer locischen Verknüpfung von Eingabesignalen

REKS Rekonstruktionsschaltung

REKON Rekonstruktionsblock

BA2, BA2F, BB2, BB4, BB2N, BB2F, BE2F2, BC2, BD2, BOOT2

Schaltungsteil, Schaltungsblock

Claims

Patentansprüche

1. Verfahren zur Erzeugung von logischen Signalen aus

logischen Eingabssignalen so daß mittels der Signale ein logisches Ausgabesignal erzeugbar ist, welches einer diesem Ausgabesignal zugeordneten logischen Signalverknüpfung der Eingabssignals entspricht, mit folgendem Merkmal: es wird ein Tupel ( (y⁽¹⁾,...,y^(N)) ), welches

dem daraus erzeugbaren Ausgabesignal (a) sowie der diesem

Ausgabesignal zugeordneten Signalverknüpfung (A(x_K,...x₁)) der Eingabesignals (x_K ; k = 1,...K) zugeordnet wird,

bestehend aus einer Anzahl (N; 2

N /

2^K) von logischen

Übergabesignalen (y⁽ⁿ⁾; n = 1,...N) erzeugt (BA2, BA2F, BB2, BB4, BB2N, BB2F, BB2F2, BC2, BD2 , BOOT2), welche so erzeugt werden,

- daß jedes dieser Übergabesignale (y⁽ⁿ⁾) je einer

ODER-Verknüpfung von einerseits einer UND-Verknüpfung des Ausgabesignales (a) mit einem dem Übergabssignal (y⁽ⁿ⁾) jeweils zugeordneten Rekonstruktionssignal (r⁽ⁿ⁾) und andererseits einer UND-Verknüpfung eines dem Übergabesignal (y⁽ⁿ⁾) jeweils zugeordneten Beliebigsignales (b⁽ⁿ⁾) mit einem dem Übergabesignal (y⁽ⁿ⁾) jeweils zugeordneten

Streusignal (s⁽ⁿ⁾) entspricht, insbesondere gemäß folgender Formel y⁽ⁿ⁾= a.r⁽ⁿ⁾ + b⁽ⁿ⁾.s⁽ⁿ⁾ für n = 1,...N,

- sowie daß jede UND-Verknüpfung von je einem der Rekonstruktionssignale (r ⁽ⁿ¹⁾) mit je einem anderen der

Rekonstruktionssignale (r⁽ⁿ²⁾) stets logisch NULL ist, insbesondere gemäß folgender Formel

r⁽ⁿ¹⁾.r⁽ⁿ²⁾ = 0 für 1

n1 / n2 / N,

- sowie daß eine ODER-Verknüpfung von allen Rekonstruktions- signalen (r⁽ⁿ⁾; n = 1,...N) stets logisch EINS ist insbesondere gemäß folgender Formel r⁽¹⁾ + r⁽²⁾ + ... + r^(N) = 1,

- sowie daß jede UND-Verknüpfung von je einem der

Rekonstruktionssignale (r⁽ⁿ⁾) mit dem jweils zugeordneten Streusignal (s⁽ⁿ⁾) stets logisch NULL ist insbesondere gemäß folgender Formel r⁽ⁿ⁾.s⁽ⁿ⁾ = 0 für n = 1,...N, - sodaß das Ausgabesignal (a) anhand dieses Tupels der Übergabesignale mittels einer ODER-Verknüpfung von allen

UND-Verknüpfungen (REK, REKON, REKONS) von je einem der Übergabesignale (y⁽ⁿ⁾) mit dem jeweils diesem Übergabesignal

(y⁽ⁿ⁾) zugeordneten Rekonstruktionssignal (r⁽ⁿ⁾) erzsugbar ist insbesondere gemäß folgender Formel

a = y⁽¹⁾.r⁽¹⁾ + y⁽²⁾.r⁽²⁾ + ... + y^(N).r(N).

2. Verfahren nach Anspruch 1

dadurch g e k e n n z e i c h n e t , daß wenigstens eines der Übergabesignals (y⁽ⁿ⁾) erzeugbar ist (REK, REKS) entsprechend einer ODER-Verknüpfung von allen UND-Verknüpfungen von diesem Übergabesignal (y⁽ⁿ⁾) zugeordneten weiteren logischen Rekonstruktionssignalen (r^(n,j); j = 1,...j) sowie einem weiteren Tupel von diesem Übergabesignal zugeordneten weiteren logischen Übergabesignalen (y^(n,j)), welche so erzeugt werden,

- daß jedes der weiteren Übergabesignale (y^(n,j); j = 1,...j) jeweils einer ODER-Verknüpfung zweier UND-Verknüpfungen entspricht ( y^(n,j) = y⁽ⁿ⁾.r^(n-j) + b^(n,j).s^(n,j).

j = 1,...J), und zwar

einerseits des zugeordneten Übergabesignales (y⁽ⁿ⁾) mit je einem der weiteren Rekonstruktionssignals (r^(n,j)), und andererseits eines dem weiteren Übergabesignal (y^(n,j)) zugeordneten weiteren logischen Beliebigsignales (b^(n,j)) mit einem dem weiteren Übergabesignal (y^(n,j)) zugeordneten weiteren logischen Streusignal (s^(n,j)), dessen UND-Verknüpfung mit dem weiteren Rekonstruktionssignal (r^(n,j)) stets logisch NULL ergibt insbesonders gemäß folgender Formel r(n,j)_.s(n,j) = 0 für j = 1,...J,

- sowie daß jede UND-Verknüpfung von je einem der weiteren

Rekonstruktionssignale (r^(n,j1)) mit je einem anderen der weitsren Rekonstruktionssignale (r^(n,j2)) stets logisch NULL ergibt insbesondere gemäß folgender Formel

r^(n,j1).r^(n,j2) = 0 für 1 / j1 / j2 / J,

- sowie daß eine ODER-Verknüpfung von allen der weiteren logischen Rekonstruktionssignale (r^(n,j); j = 1,...J) stets logisch EINS ergibt insbesondere gemäß folgender Formel r⁽ⁿ'^J) +...+ r^(n,j) +...+ r^(n,1) - 1,

- sowie daß jede UND-Verknüpfung von einem der weiteren

Rekonstruktionssignale (r^(n,j)) mit dem dem Übergabesignal (y⁽ⁿ⁾) zugeordneten Rekonstruktionssignal (r⁽ⁿ⁾) nicht für alle Kombinationen von Eingabesignalwerten logisch NULL ergibt insbesondere gemäß folgender Formel r⁽ⁿ⁾.r^(n,j) ≠ 0,

- sodaß das Ausgsbesignal (a) erzeugbar ist mittels einer

ODER-Verknüpfung von allen UND-Verknüpfungen der einander zugeordneten Rekonstruktionssignale und Übergabesignale, mit einer solchen UND-Verknüpfung bei jedem der weiteren Übergabesignals (y^(n,j)), bestehend aus dem weiteren

Übergabesignal (y^(n,j)), dem weiteren Rekonstruktionssignal (r^(n,j)), sowie jenem Rekonstruktionssignal (r⁽ⁿ⁾), welches dem zugsordneten Übergabesignal (y⁽ⁿ⁾) zugeordnet ist insbesondere gemäß folgender Formel

a = y^(N).r^(N) + ... + y⁽ⁿ⁺¹⁾.r⁽ⁿ⁺¹⁾ +

+ y^(n,j).r^(n,j).r⁽ⁿ⁾ + ... + y^(n,1).r^(n,1).r⁽ⁿ⁾+

+ y^(n-1).r^(n-1) + ... y^{( 1)} .r ^{( 1)} .

3. Verfahren nach Anspruch 2

dadurch g e k e n n z e i c h n e t , daß ein Übergabesignal (y⁽ⁿ⁾ ) erzeugbar ist (REKS) entsprechend fortgesetzt

(i = 1,...I) jeweils weiterer Tupel von erzeugten weiteren (j = 1,...j⁽ⁱ⁾ ) Übergabesignalen und weiteren

Rekonstruktionssignalen insbesondere gemäß folgender Formel

4. Verfahren nach Anspruch 3

dadurch g e k e n n z e i c h n e t , daß jedes der Übergabesignale (y⁽ⁿ⁾) eines primären Tupels erzeugbar ist (REKS) fortgesetzt (i = 1,...I) entsprechend je eines weiteren

(j⁽ⁱ⁾ = 1,...J⁽ⁱ⁾) Tupels von erzeugten weiteren Übergabesignalen und weiteren Rekonstruktionssignalen insbesondere gemäß folgender Formel

5. Verfahren nach wenigstens einem der Ansprüche 1 bie 4 g e k e n n z e i c h n e t durch paarweise invertierte

Rekonstruktionssignale insbesondere gemäß folgender Formel

6. Verfahren nach wenigstens einem der Ansprüche 1 bis 5 g e k e n n z e i c h n e t durch zu den Rekonstruktionssignalen zugeordnete invertierte Streusignale insbesondere gemäß folgender Formel

7. Verfahren nach wenigstens einem der Ansprüche 1 bis 6 g e k e n n z e i c h n e t durch wenigstens ein Belisbigsig- nal (b = A(

x_K, ...

₁)), welches der vorzugebenden logischen Verknüpfung des Ausgabesignales, jedoch aus zumindest einem invertierten Eingabesignal entspricht (BA2, BA2F, BE2, BB4, BB2N, BB2F, BC2, BD2).

8. Verfahren nach wenigstens einem der Ansprüche 1 bis 7 g e k e n n z e i c h n s t durch wenigstens eines der

Rekonstruktionssignale ( r^{(j(1),...,j ( i))} = x_k ), welches gleich einem der Eingabesignals ist (BB2, BB4, BB2N, BB2F, BC2, BD2).

9. Verfahren nach wenigstens einem der Ansprüche 1 bis 8 g e k s n n z e i c h n e t durch wenigstens eines der Rekonstruktionssignale ( r^{(j(1),...,j ( i))} = x_k1 ⊕ x_k2 .

1 k1

k2

= K ), welches gleich einer EXOR-Verknüpfung von zwei Eingabesignalen ist (BA2, BA2F).

10. Verfahren nach wenigstens einem der Ansprüche 1 bis 9 dadurch g e k e n n z e i c h n e t , daß die Übergabesignale an einem Ort erzeugt werden (BOOT2), und an einen anderen Ort übertragen werden, wo aus den Übergabesignalen das Ausgabesig- nal erzeugt wird (REKONS).

11. Verfahren nach wenigstens einem der Ansprüche 1 bis 10 dadurch g e k e n n z e i c h n e t , daß die Übergabesignale zu einem Zeitpunkt gespsichert werden (BOOT2), und daß zu einem anderen Zeitpunkt aus den ausgelesenen Übergabesignalen das Ausgabesignal erzeugt wird (REKONS).

12. Verfahren nach wenigstens einem der Ansprüchs 1 bis 11 dadurch g e k e n n z e i c h n e t , daß wenigstens ein Übergabesignal (y⁽ⁿ⁾) ausgswählt wird (UEA, UEB, UEC, UED) aus einem solchen Angebot von einer Anzahl (J) von aufbereiteten Zwischensignalen (z^(j); j = 1,...J), so daß stets eine

UND-Verknüpfung des jeweiligen Ausgabesignales (a) mit jenem Rekonstruktionssignal (r⁽ⁿ⁾), welches diesem Übergabesignal (y⁽ⁿ⁾) zugeordnet ist, gleich ist einer UND-Verknüpfung disses Rekonstruktionssignales (r⁽ⁿ⁾) mit jenem von diesem

Zwischensignalen (z^(j).r⁽ⁿ⁾= a.r⁽ⁿ⁾), welches als das

Übergabesignal (y⁽ⁿ⁾ = z^(j) ) jeweils auszuwählen ist.

13. Verfahren nach wenigstens einem der Ansprüche 1 bis 12 dadurch g e k e n n z s i c h n e t , daß zu einer weiteren vorgesehenen logischen Verknüpfung (V) von einzelnen Ausgabe- signalen (a_(i); i - 1,...I) zur Bildung eines verknüpften Ausgabesignales (a_(V) = V(a_(I),...a₍₁₎)) mit jeweils einem zu jedem der einzelnen Ausgabesignale (a_(i)) erzeugtem Tupel von einer jeweils gleichen Anzahl (N₍₁₎ = N_(i) = N) von

Übergabesignalen ; n = 1,...N; i = 1,...I), für welchs an

einer gleichen Position innerhalb des jeweiligen Tupels jeweils ein gleiches Rekonstruktionssignal

= r⁽ⁿ⁾; i = 1,...I; n = 1,...N) zugeordnet ist, ein weiteres Tupel von der gleichen Anzahl (N) von verknüpften weiteren Übergabesignalen n = 1,...N) aus den Übergabe

signalen ; n = 1,...N; i = 1,...I) so erzeugt wird, daß

jedes der verknüpften Übergabssignals entsprechend

seiner Position (n) im Tupel gemäß der vorgesehenen logischen Verknüpfung (V) jedoch anstelle der einzelnen Ausgabesignale (a_(i)) aus jenen Übergabesignalen

erzeugt wird, welche ihrerseits an gleicher Position (n) im Tupel

n = 1,...N) vorgesehen sind (M3Y3, MM0, MM1, MM2, MK3).

14. Schaltung zur Durchführung des Verfahrens

nach einem der Ansprüche 1 bis 13

g e k e n n z e i c h n e t durch einen Schaltungsblock

(BA2, BB2, BB2N, BC2, BD2, BA2F, BB2F, BB2F2, BOOT2),

welchem wenigstens eines von einer Anzahl (2

K) von den

Eingabesignalen (x_k ; k = 1,...K) zugeführt ist,

und welcher daraus wenigstens ein Tupel ( (y⁽¹⁾,...y^(N)) ), welches dem daraus erzeugbaren Ausgabesignal (a) sowie der diesem Ausgabesignal (a) zugeordneten Signalverknüpfung

(a = A(x_K , ...x₁)) der Eingabesignale (x_K ; k = 1,...K)

zugeordnet ist (a = (y⁽¹⁾,...y^(N))),

bestehend aus einer Anzahl (N) von den Übergabesignalen

(y⁽ⁿ⁾; n = 1, ...N) erzeugt.

15. Schaltung nach Anspruch 14

dadurch g e k e n n z e i c h n e t , daß im Schaltungsblock (BA2, BA2F, BB2, BB2F, BB2F2, BB2N, BC2, BD2) wenigstens eine Schaltungskomponente (ZWA, ZWB, ZWC) vorgesehen ist zur Aufbereitung wenigstens eines von Angeboten von einer Anzahl (3) von Zwischensignalen (z^(j); j = 1,...J), für welche eine UND-Verknüpfung von einem dieser Zwischensignale (z^(j)) mit einem der Rekonstruktionssignale (r⁽ⁿ⁾) gleich ist einer UND-Verknüpfung dieses Rekonstruktionssignales (r⁽ⁿ⁾) mit dem Ausgabesignal insbesondere gemäß folgender Formel z^(j).r⁽ⁿ⁾ = a.r⁽ⁿ⁾ .

16. Schaltung nach Anspruch 15

dadurch g e k e n n z e i c h n e t , daß die

Schaltungskomponents (ZWA) vier Zwischensignale (z1,z2,z3,z4) aufbereitet, und zwar:

- ein erstes Zwischensignal (z1), dessen

Signalwert stets logisch NULL ist (z1 = 0),

- ein zweites Zwischensignal (z2), dessen Signalwert gleich

einem der Eingabesignals ist (z2 = x_K1),

- ein drittes Zwischensignal (z3), dessen Signalwert zum

zweiten Zwischensignal invertiert ist (z3 =

2 =

_k1),

- ein viertes Zwischensignal (z4), dessen Signalwert zum ersten Zwischensignal invertiert ist (z4 =

1 = 1).

17. Schaltung nach Anspruch 15

dadurch g e k e n n z e i c h n e t , daß die

Schaltungskomponente (ZWE) vier Zwischensignale (z1,z2,z3,z4) aufbereitet, und zwar:

- ein erstes Zwischensignal (z1), dessen Signalwert stets logisch NULL ist (z1 = 0),

- ein zweites Zwischensignal (z2), dessen Signalwert gleich einer EXOR-Verknüpfung zweier der Eingabesignale ist

(z2 = x_k1⊕x_k2 = x_k1

x_{k2 +}

x_k1x_k2),

- ein drittes Zwischensignal (z3), dessen Signalwert zum

zweiten Zwischensignal invertiert ist

(z3 =

2 = x_k1f⊕

_k2 = x_k1x_k2 +

_{k1 k2}),

- ein viertes Zwischensignal (z4), dessen Signalwert zum ersten Zwischensignal invertiert ist (z4 = z1 = 1).

18. Schaltung nach Anspruch 15

dadurch g e k e n n z e i c h n e t , daß die

Schaltungskomponente (ZWC) sechzehn Zwischensignals

(z1,z2,z3,z4,z5,z6,z7,z8,z9,z10,z11,z12,z12,z14,z15,z0) aufbereitet, und zwar:

- ein erstes Zwischensignal (z1), dessen Signalwert gleich einer UND-Verknüpfung von einem der Eingabesignals (x_k1) mit einer EXOR-Verknüpfung von zwei weiteren der Eingabesignale (x_k2, x_k3) ist (z1 = x_k1. (x_k2⊕x_k3) = x_k1x_k2

_k3 + x_k1

_k2x_k3),

- ein zweites Zwischensignal (z2), dessen Signalwert gleich einer UND-Verknüpfung von dem einem der Eingabesignals (x_k1) mit einer invertierten EXOR-Verknüpfung von den zwei weiteren der Eingabesignale (x_k2, x_k3) ist

(z2 = x_k1. (x_k2⊕

_k3) = x_k1x_k2x_k3 + x_k1

_{k2 k3}),

- ein drittes Zwischensignal (z3), dessen Signalwert gleich einer ODER-Verknüpfung des ersten (z1) und des zweiten (z2) Zwischensignales ist (z3 = z1 + z2),

- ein viertes Zwischensignal (z4), dessen Signalwert gleich einer UND-Verknüpfung von dem invertierten einen der

Eingabesignals (

_k1) mit einer EXOR-Verknüpfung von den zwei weiteren der Eingabesignale (x_k2⊕x_k3) ist

(z4 =

_k1. (x_k2⊕

x_k3) = _k1x_k2x_k3 +

_k1

x_k2x_k3), - ein fünftes Zwischensignal (z5), dessen Signalwert gleich einer ODER-Verknüpfung des dritten (z3) und des zweiten (z2) Zwischensignales ist (z5 = z3 + z2),

- ein sechtes Zwischensignal (z6), dessen Signalwert gleich

einer ODER-Verknüpfung des vierten (z4) und des zweiten (z2) Zwischensignales ist (z6 = z4 + z2),

- ein siebentes Zwischensignal (z7 ) , dessen Signalwert glsich einer ODER-Verknüpfung des vierten (z4) und des dritten (z3) Zwischensignales ist (z7 = z4 + z3),

- ein achtes Zwischensignal (z8), dessen Signalwert gleich dem invertierten siebenten (

Zwischensignal ist (z8 =

,

- ein neuntes Zwischensignal (z9), dessen Signalwert gleich dem invertierten sechsten (

) Zwischensignal ist (z9 =

- ein zehntes Zwischensignal (z10), dessen Signalwert gleich dem invertierten fünften

Zwischensignal ist (z10 =

,

- ein elftes Zwischensignal (z11), dessen Signalwert glsich dem invertierten vierten

Zwischensignal ist (z11 =

- ein zwölftes Zwischensignal (z12), dessen Signalwert gleich dem invertierten dritten

) Zwischensignal ist (z12 =

,

- ein dreizehntes Zwischensignal (z13), dessen Signalwert

gleich dem invertierten zweiten

Zwischensignal ist

(z13 =

- ein vierzehntes Zwischensignal (z14), dessen Signalwert

gleich dem invertierten er sten (

Zwischensignal ist

(z14 =

- ein fünfzehntes Zwischensignal (z15), dessen Signalwert stets logisch EINS ist (z15 = 1),

- ein sechzehntes Zwischensignal (z0), dessen Signalwert stets logisch NULL ist (z0 = 0).

19. Schaltung nach wenigstens einem der Ansprüchs 15 bis 18 dadurch g e k e n n z e i c h n e t , daß im Schaltungsblock (BA2, BA2F, BB2, BB2F, BB2F2, BB2N, BC2, BD2) wenigstens ein Schaltungsteil (UEA, UEB, UEC, UED, UEF) vorgesehen ist zur Erzeugung wenigstens eines der Übergsbesignale (y⁽ⁿ⁾) mittels einer Auswahl von einem der Zwischensignale (z^(j); j = 1 , . . . J ) dss aufbereiteten Angebots.

20. Schaltung nach wenigstens einem der Ansprüche 14 bis 19 dadurch g e k e n n z e i c h n e t , daß eine variierbar vorgebbare logische Signalverknüpfung, mittels derer das

Ausgabesignal (a) aus den Eingabesignalen (x_k ; k = 1,...K) erzsugbar ist, in Form eines Verknüpfungssignales (m)

eingegeben ist, welches zusammengesetzt ist, aus einer Anzahl (L + 1 = 2^K) von logischen Signalen, deren Signalwert als Binärziffern einer Wahrheitstabelle (Tabelle 6) für das

Ausgabesignal (a^(m)) entspricht

sodaß diese Signale als Steuersignale (zg) verwendbar sind.

21. Schaltung nach Anspruch 16, 19 sowie 20

dadurch g e k e n n z s i c h n e t , daß der Schaltungsteil (UEA) zwei Multiplexerelemente (MUX4.0, MUX4.1) aufweist, welchen jeweils die vier Zwischensignale (z1, z2, z3, z4) der Schaltungskomponente (ZWA) als Multiplexereingabesignale zugeführt werden, und welchen als Steuersignals je zwei von vier Binärziffern (2^j+3, 2^{j +2}, 2^j+1, 2^j) des Verknüpfungssignales (m) eingegeben werden, mit einer höchstwertigen

(2^j+3) dieser Binärziffern als höherwertiges Steuersignal sowie einer niedrigstwertigen (2^j) dieser Binärziffern als niedrigwertiges Steuersignal für das eine der Multiplexer- elemente (MUX4.1), sowie mit einer höherwertigen (2^j+2) der beiden restlichen (2^j+2, 2^j+1) dieser Binärziffern als

höherwertiges Steuersignal sowie einen niedrigwertigen (2^j+1) dieser beiden restlichen (2^j+2, 2^j+1) dieser Binärziffern als niedrigwertiges Steuersignal für das andere der

Multiplexerelements (MUX4.0).

22. Schaltung nach Anspruch 17, 19 sowie 20

dadurch g e k e n n z e i c h n e t , daß der Schaltungsteil (UEB) zwei Multiplexerelemente (MUX4.0), MUX4.1) aufweist, welchen jeweils die vier Zwischensignale (z1, z2, z3, z4) der Schaltungskomponente (ZWB) als Multiplexereingabesignale zugsführt werden, und welchen als Steuersignale je zwei von vier Binärziffern (2^j+3, 2^j+2, 2^j+1, 2^j; j = 2²ⁱ; 0

i) des Verknüpfungssignales (m) eingegeben werden, mit einer

höchstwertigen (2^j+3) dieser Binärziffern als höherwertiges Steuersignal sowie einer höchstwertigen (2^j+2) der restlichen drei (2^j+2, 2^j+1, 2^j ) dieser Binärziffern als niedrigwertiges Steuersignal für das eine der Multiplexerelemente (MUX4.1), sowie mit einer höherwertigen (2^j+1) der beiden restlichen (2^j+1, 2^j) dieser Binärziffern als niedrigwertiges Steuersignal sowie einer niedrigwertigen (2^j) dieser beiden restlichen

(2^j+1, 2^j) dieser Binärziffern als höherwertiges Steuersignal für das andere der Multiplexerelemente (MUX4.0).

23. Schaltung nach Anspruch 22

dedurch g e k e n n z e i c h n e t , daß der

Schaltungsblock (BB2N) die Schaltungskomponente (ZWB) sowie eine Anzahl (N) von den Schaltungsteilen (UEB.n; n = 1,...N) aufweist, welchen jeweils die vier Zwischensignale (z1, z2, z3, z4) der Schaltungskomponents (ZWB) sowis jeweils vier von den Binärziffern (2^j+3, 2^j+2, 2^j+1, 2^j; j = 4(n - 1); n = 1,...N) des Verknüpfungssignales (m) zugeführt werden.

24. Schaltung nach Anspruch 16, 17, 19 sowie 20

dadurch g e k e n n z e i c h n e t , daß der Schaltungsblock (BD2) zwei Schaltungskomponenten (ZWA, ZWB), deren jede je vier Zwischensignale erzeugt, sowie einen Schaltungsteil (UED) aufweist, welcher zwei Multiplexerelemente (MUX4.1,

MUX4.2) aufweist, mit den vier Zwischensignalen (0_d,6_d,9_d,15_d), welche von der einen der Schaltungskomponenten (ZWB) erzeugt werden, und welche dem einen der Multiplexerelemente (MUX4.1) zugeführt werden als Multiplexereingabesignale, sowie mit den vier Zwischensignalen (0_d,3_d,12_d,15_d), welche von der anderen der Schaltungskomponenten (ZWA) erzeugt werden, und welche dem anderen der Multiplexerelemente (MUX4.2) zugeführt werden als Multiplexereingabesignale, sowie mit einem höherwertigen

Steuersignal für das eine der Multiplex erelemente (MUX4.2) als eine höchstwertige Binärziffer von vier dem Schaltungsteil (UED) zugeführten Binärziffern (2³,2²,2¹,2⁰) des Verknüpfungssignales (m), sowie mit einem höherwertigen Steuersignal für das andere der Multiplexerelemente (MUX4.1) als eine niedrigstwertige Binärziffer (2⁰) von den vier zugeführten Binärziffern (2³,2²,2¹,2⁰) des Verknüpfungssignales (m), sowie mit einem niedrigwertigem Steuersignal für das eine der Multiplexerelemente (MUX4.2) als eine niedrigerwertie Binärziffer (2¹) von den beiden restlichen Binärziffern (2 ²,2¹) des Verknüpfungs- signales (m), sowie mit einem niedrigwertigen Steuersignal für das andere der Multiplexerelemente (MUX4.1) als eine höherwertige Binärziffer (2²) von diesen beiden restlichen Binärziffern (2²,2¹) des Verknüpfungssignales (m).

25. Schaltung nach Anspruch 14 sowie 20

dadurch g e k e n n z e i c h n e t , daß der Schaltungsblock (BA2) wenigstens ein Verknüpfungselement (BA1) aufweist, welches ein erstes, ein zweites, ein drittes UND-Verknüpfungsglied (UND.1, UND.2, UND.3) und ein ODER-Verknüpfungsglied (OR) aufweist, mit einem von den Eingabesignalen (x_k), welches dem ersten UND-Verknüpfungsglied (UND.1) an einem nicht invertierenden Eingang, und dem zweiten UND-Verknüpfungsglied an einem invertierenden Eingang zugeführt ist, sowie mit einem von den Steuersignalen (zg2), welches dem ersten UND-Verknüpfungsglied (UND.1) an einem invertierenden Eingang, dem zweiten UND-Verknüpfungsglied (UND.2) an einem nicht invertierenden Eingang, und dem dritten UND-Verknüpfungsglied (UND.3) an einem nicht invertierenden Eingang zugeführt ist, sowie mit einem, weiteren von den Steuersignalen (zg1), welches dem ersten

UND-Verknüpfungsglied (UND.1) an einem nicht invertierenden Eingang, dem zweiten UND-Verknüpfungsglied (UND.2) an einem invertierenden Eingang, und dem dritten UND-Verknüpfungsglied (UND.3) an einem nicht invertierenden Eingang zugeführt ist, sowie mit einem von den Übergabesignalen (y), welches vom

ODER-Verknüpfungsglied (OR) erzeugt ist aus den diesem

zugeführten Signalen, welche von den drei UND-Verknüpfungs- gliedern (UND.1, UND.2, UND.3) erzeugt sind.

26. Schaltung nach Anspruch 14 sowie 20

dadurch g e k e n n z e i c h n e t , daß der Schaltungsblock (BB2) wenigstens ein Verknüpfungselement (BE1) aufweist, welches ein erstes, ein zweites, ein drittes, ein viertes, ein fünftes UND-Verknüpfungselement (UND.1, UND.2, UND.3, UND.4, UND.5) und ein ODER-Verknüpfungsglied (OR) aufweist, mit einem von den Eingabesignalen (x_k1), welches dem ersten UND-Verknüpfungsglied (UND.1) an einem nicht invertierenden Eingang, dem zweiten UND-Verknüpfungsglied (UND.2) an einem invertierenden Eingang, dem dritten UND-Verknüpfungsglied (UND.3) an einem nicht invertierenden Eingang, und dem vierten UND-Verknüpfungsglied (UND.4) an einem invertierenden Eingang zugeführt ist, sowie mit einem weiteren von den Eingabesignalen (x_k2), welches dem ersten UND-Verknüpfungsglied (UND.1) an einem invertierenden Eingang, dem zweiten UND-Verknüpfungsglied (UND.2) an einem nicht invertierenden Eingang, dem dritten UND-Verknüpfungsglied (UND.3) an einem nicht invertierenden Eingang, und dem vierten UND-Verknüpfungsglied (UND.4) an einem invertierenden Eingang zugeführt ist, sowie mit einem von den Steuersignalen (zg2), welches dem ersten UND-Verknüpfungsglied (UND.1) an einem invertierenden Eingang, dem zweiten UND-Verknüpfungsglied (UND.2) an einem invertierenden Eingang, dem dritten UND-Verknüpfungsglied (UND.3) an einem nicht invertierenden Eingang, dem vierten UND-Verknüpfungsglied (UND.4) an einem nicht invertierenden Eingang, und dem fünften UND-Verknüpfungsglied (UND.5) an einem nicht invertierenden Eingang zugeführt ist, sowie mit einem weiteren von den Steuersignalen (zg1), welches dsm ersten

UND-Verknüpfungsglied (UND.1) an einem nicht invertierenden Eingang, dem zweiten UND-Verknüpfungsglied (UND.2) an einem nicht invertierenden Eingang, dem dritten UND-Verknüpfungsglied (UND.3) an einem invertierenden Eingang, dem vierten

UND-Verknüpfungsglied (UND.4) an einem invertierenden Eingang, und dem fünften UND-Verknüpfungsglied (UND.5) an einem nicht invertierenden Eingang zugeführt ist, sowie mit einem von den Übergabesignalen (y), welches vom ODER-Verknüpfungsglied (OR) erzeugt ist aus den diesem zugeführten Signalen, welche von den fünf UND-Verknüpfungsgliedern (UND.1, UND.2, UND.3, UND.4, UND.5) erzeugt sind.

27. Schaltung nach Anspruch 14 sowie 20 und wenigstens einem der Anprüche 25 oder 26

dadurch g e k e n n z e i c h n e t , daß der Schaltungsblock (BB2N) wenigstens einen Schaltungsteil (BB2) aufweist, welchem zwei von den Eingabesignalen (x_{k 1},x_k2) sowie vier von den

Steuersignalen (zg1, zg2, zg3, zg4) zugeführt sind.

28. Schaltung nach Anspruch 27 sowie 26

dadurch g e k e n n z e i c h n e t , daß der Schaltungsteil (BB2) ein erstes und ein zweites Verknüpfungselement (BB1) aufweist, mit einem höherwertigen Steuersignal für das zweite Verknüpfungselement (BB1.2) gleich einem niedrigstwertigen (zg1) von den vier dem Schaltungsteil (BE2) zugeführten Steuersignalen (zg1, zg2, zg3, zg4), sowie mit einem niedrigerwertigen

Steuersignal für das zweite Verknüpfungselement (BB1.2) gleich einem nächsthöherwertigen (zg2) von den vier dem Schaltungsteil (BB2) zugeführten Steuersignalen (zg1, zg2, zg3, zg4), sowie mit einem niedrigerwertigen Steuersignal für das erste Verknüpfungselement (BB1.1) gleich einem nächsthöherwertigen (zg3) von den vier dem Schaltungsteil (BE2) zugeführten Steuersignalen (zg1, zg2, zg3, zg4), sowie mit einem höherwertigen Steuersignal für das erste Verknüpfungselement (BB1.1) gleich einem höchstwertigen (zg4) von den vier dem Schaltungsteil (BB2) zugsführten Steuersignalen (zg1, zg2, zg3, zg4).

29. Schaltung nach wenigstens einem der Ansprüche 14 bis 28 dadurch g e k e n n z e i c h n e t , daß das erzeugte

Ausgabesignal (a) in einer Testschaltung (TEST1, TEST2) überprüft ist.

30. Schaltung nach wenigstens einem der Ansprüche 14 bis 29 dadurch g e k e n n z e i c h n e t , daß dis erzeugten Übergabesignals (y) in einer Testschaltung

(TEST3, TEST4) überprüft sind.

31. Schaltung nach wenigstens einem der Ansprüche 14 bis 30 dadurch g e k e n n z e i c h n e t , daß die erzeugten Übergabesignale (y) in einer Schaltungskomponente (CORR) korrigierbar sind.

32. Schaltung nach Anspruch 31

dadurch g e k e n n z e i c h n e t , daß die Übergabesignale (y) korrigierbar sind gemäß von Prüfsignalen (p), welche von einer Schaltungskomponente (PBITS, PBITS1, PBITS2) erzeugt sind.