WO1988009103A1 - Processeur de presentation stereoscopique d'images video - Google Patents

Abstract

Dispositif dont l'objet est de permettre une observation confortable, exempte de distorsions spatio-temporelles, d'images vidéo stéréoscopiques, transmises ou enregistrées selon la technique des vues alternées, et présentées au moyen de commutateurs électro-optiques, à la fréquence double de celle des signaux reçus. Ce dispositif comporte quatre sous-ensembles de mémoire (11, 12, 13, et 14), dans chacun desquels est respectivement enregistrée chaque trame reçue successivement. Il comporte également deux ensembles de conducteurs (36 et 37) par lesquels les points correspondants de deux trames successives du même côté sont lus simultanément, et des moyens (9) pour interpoler ces données en temps réel, selon un cycle traitant de façon différente les vues de gauche et les vues de droite. L'invention est applicable aux téléviseurs.

Description

PROCESSEUR DE PRESENTATION STEREOSCOPIQUE D ' IMAGES VIDEO L'invention a pour objet un dispositif à incorporer ou à raccorder à un récepteur de télévision pour lui permettre de présenter dans des bonnes conditions des images en relief. L'invention implique les hypothèses suivantes: - la présentation stéréoscopique est obtenue par des commutateurs électro-optiques de lumière, par exemple à cristaux liquides;

- le téléviseur ou le moniteur est muni d'une mémoire d'images;

- pour éviter la fatigue oculaire du spectateur, l'image lui est présentée entièrement à la fréquence de récurrence de 50 ou 60 Hz, alors que le signal est enregistré sur un magnétoscope ou transmis sur un canal de télévision, dans lequel, par l'effet de l'interlignage, l'image complète lui est transmise à une fréquence de récurrence de 25 ou 30 Hz seulement.

Il est connu que, si le retard entre la prise de vues et la restitution de l'image n'a pas la même valeur pour les images respectives de gauche et de droite, il apparaît un défaut appelé distorsion spatiotemporelle: tout objet qui se déplace latéralement à grande vitesse angulaire est vu comme s'il était plus proche, ou plus éloigné, selon le sens de son déplacement et selon que la vue de gauche ou de droite est plus retardée, et à tout objet en mouvement vertical correspondent des images droite et gauche décalées dans le sens de la hauteur, ce qui empêche la restitution du relief.

Cet effet néfaste apparaît spontanément, du fait du doublement de la fréquence de présentation des images par répétition des trames, quel que soit l'ordre dans lequel les trames sont répétées. Le processeur, objet de l'invention, remédie à ce défaut par un traitement dynamique, en temps réel, et ne dégradant pas l'image.

Ce traitement a pour effet de présenter des trames calculées chacune comme intermédiaire entre deux trames successives du côté correspondant, préalablement mises en mémoire dès leur réception, puis lues simultanément dans ces mémoires.

Les trames de gauche et de droite sont traitées selon des algorithmes différents. Le traitement laisse inchangées les images de position fixe, et remplace les bords d'objets en mouvement par des transitions progressives, telles que chaque objet soit vu à sa distance correcte. Le traitement ne se traduit donc, pour le spectateur, que par un effet fugitif constitué par la perte de netteté des bords des objets en mouvement. Par contre il compense les défauts importants d'appréciation de la distance des objets en mouvement latéral rapide. Le principe de la compensation des distorsions spatiotemporelles, qui fait l'objet de la présente invention, consiste à présenter des trames interpolées entre deux trames successivement reçues I ( x, y, t) et I ( x, y, t + T ) , où T représente l'intervalle de temps qui sépare deux trames du même côté successivement reçues, soit 40 millisecondes selon les normes en usage en Europe.

Les trames présentées sur l'écran sont définies, selon le principe de l'invention, comme I ( x, y, t + K T ), où la valeur du coefficient K varie d'une trame à l'autre, ces valeurs étant choisies de sorte que l'intervalle de temps, entre la prise de vues et la restitution d'un point de l'image, soit le même pour toutes les trames successives.

Cette condition implique que les valeurs successives de K soient différentes pour les vues de gauche et de droite. une première méthode pour y parvenir consisterait à calculer chaque trame par l'équation.

I (x, y, t + KT ) = I ( x + KP, y, t ) où P désigne la valeur choisie pour approcher au mieux l'expression 1 ( x + P, y, t ) = I ( x, y, t + T ) .

La variable P représente la composante horizontale du déplacement des objets voisins de la position ( x, y ) entre les deux trames définies aux instants t et t + T .

Cette méthode suppose la disponibilité des valeurs successives de la variable P, transmises en même temps que les images ou calculées en temps réel par le récepteur. En l'absence de connaissance de cette variable, les moyens compris dans l'invention permettent une estimation des trames à présenter, selon l'équation suivante:

I ( x, y, t + K T ) = ( l - K ) I ( x, y, t ) + K I ( x, y, t + T ) . La méthode proposée selon la présente invention, pour réaliser ce calcul des trames, est la suivante:

Les signaux reçus de la transmission ou de l'enregistrement sont d'abord séparés, comme il est fait habituellement, en deux ou trois parties:

- ou bien les trois composantes de couleurs; - ou bien la luminance et un signal de chrominance alterné;

- ou bien deux signaux de chrominance et un de luminance. C'est ce dernier cas qui est d'abord choisi pour la description de la présente invention, bien que celle-ci soit également applicable dans les autres cas.

Ces signaux sont mis en mémoire, au cours de chacun des cycles successifs correspondant à la transmission de deux images complètes, alternativement dans quatre sous-ensembles de mémoires numériques, affectées respectivement aux trames suivantes:

- trame impaire gauche (vue de gauche transmise par les lignes impaires d'une image d'ordre impair) dans le sous-ensemble (11) ; - trame impaire droite (vue de droite transmise par les lignes paires d'une image d'ordre impair) dans le sous-ensemble (12);

- trame paire gauche (vue de gauche transmise par les lignes impaires d'une image d'ordre pair) dans le sous-ensemble (13);

- trame paire droite (vue de droite transmise par les lignes paires d'une image d'ordre pair) dans le sous-ensemble (14).

Ce cycle complet dure 80 millisecondes selon les normes en usage en Europe qui sont retenues comme hypothèse pour la présente description, mais l'invention s'applique aussi au cas des normes STSC par lesquelles le cycle correspondant dure 67 millisecondes. Après ce cycle, les nouveaux signaux codés sont enregistrés à nouveau dans les mêmes mémoires, dont le contenu antérieur n'a plus d'intérêt.

Pour la restitution de l'image, ce cycle est divisé en huit parties successives, chacune d'une durée de dix millisecondes. Pendant chacune de ces parties du cycle, chacun des signaux de luminance et de chrominance est respectivement lu à la fois dans deux des sous-ensembles de mémoire où ont été enregistrées respectivement les trames des images paire et impaire. Deux trames de gauche successives, ou deux trames de droite successives, sont lues à la fois. Le calcul des trames à présenter a lieu en temps réel par des dispositifs d'interpolation, qui opèrent de sorte que le retard apparent de chaque trame soit équilibré entre les vues de gauche et les vues de droite. Les signaux résultants sont transmis à chacun des décodeurs propres à ces signaux.

Par exemple, selon une des réalisations décrites ci-dessous, les trames lues simultanément sont interpolées selon les rapports indiqués dans le tableau suivant, où chaque ligne représente une trame restituée, et chaque colonne une des trames enregistrées en mémoire, et où chaque case indique la part de la trame enregistrée correspondant à chaque trame restituée: Trame Impaire Impaire Paire Paire gauche droite gauche droite

Mémoire (11) Mémoire (12) Mémoire (13) Mémoire (14)

1 _ 1 / 2 - 1 / 2 2 1 / 4 3 / 4 - 3 - 0 - 1 4 3 / 4 1 / 4 - 5 - 1 / 2 - 1 / 2 6 3 / 4 1 / 4 - 7 - 1 - 0 8 1 / 4 - 3 / 4 -

D'autres exemples de cycles de restitution des trames seront exposés ultérieurement.

L'invention sera mieux comprise à l'aide de la description ci-après, en s 'appuyant sur les figures annexées, où: la figure 1 représente, sous forme schématique, les principaux éléments de l'ensemble du téléviseur comprenant l'invention; la figure 2 représente, sous forme d'un diagramme, un exemple de succession des mémoires inscrites , de signaux de commande des circuits interpolateurs, et de résultat d'interpolation, des mémoires lues; la figure 3 représente, sous forme schématique plus détaillée, une première réalisation de l'ensemble des circuits selon l'invention; la figure 4 représente, sous forme schématique, une deuxième réalisation de l'ensemble des circuits selon l'invention; la figure 5 représente, sous forme schématique, les principaux éléments du processeur qui effectue le traitement mentionné ci-dessus; la figure 6 représente, sous forme schématique, un autre exemple de réalisation des principaux éléments de ce processeur; la figure 7 représente, sous forme schématique plus détaillée, les principaux circuits d'accès aux mémoires de trames; la figure 8 représente, sous forme schématique, un exemple de réalisation d'un interpolateur effectuant le traitement; la figure 9 représente, sous forme schématique, une variante simplifiée d'interpolateur qui permet un traitement plus simple mais à peu près satisfaisant; la figure 10 représente, sous forme schématique, un complément par lequel des effets secondaires du traitement peuvent être évités; la figure 11 représente, sous forme d'un diagramme, la succession des données respectivement inscrites et lues dans un des sous-ensembles de mémoires, pendant un cycle "court", dans le cas de la deuxième réalisation de l'invention selon la figure 4; la figure 12 représente, sous forme schématique, les principaux éléments d'un circuit multiplexeur selon cette même réalisation; la figure 13 représente, sous forme schématique, les éléments essentiels qui caractérisent l'utilisation d'un générateur d'impulsions conformément à l'invention; la figure 14 représente, sous forme schématique, un perfectionnement aux interpolateurs pour le cas d'un spectateur qui désire observer sans relief un programme diffusé en relief; les figures 15 , 16 et 17 représentent , sous forme schématique, les principaux éléments de variantes du circuit représenté par la figure 6 ; les figures 18 et 19 représentent, sous forme de diagrammes, les successions des mémoires inscrites et lues, ainsi que les signaux de commande des interpolateurs, et l'interpolation des données lues, selon divers régimes de fonctionnement, selon deux modes de réalisation de l'invention correspondant respectivement aux figures 3 et 4 ; les figures 20 et 21 représentent de même ces divers signaux selon des réalisations simplifiées de l'invention, utilisant les interpolateurs représentés sur la figure 9.

La figure 1 rappelle les principaux éléments du téléviseur comprenant l'invention. On y retrouve: - rassemblés en un sous-ensemble (8) , les circuits de réception, de démodulation et de numérisation du signal video reçu;

- les sous-ensembles (11) , (12) , (13) , (14) de mémoire;

- le sous-ensemble (41) des générateurs de synchronisation;

- le tube cathodique ou écran de visualisation (34) ; - rassemblés en sous-ensemble (9) , les circuits qui transforment les données lues en mémoire pour compenser les distorsions spatiotemporelles, et qui incluent notamment les interpolateurs et les convertisseurs numérique-analogique.

- les ensembles de conducteurs ou "bus" qui acheminent respectivement les données suivantes:

- bus (36) et (37) : données lues en mémoire, simultanément dans les sous-ensembles (11) et (13) , ou (12) et (14) ;

- bus (38 ) : données à inscrire en mémoire; - bus (40) : signaux de commande, d'identification, de synchronisation. La figure 2 représente, sous forme d'un diagramme, un exemple de succession des mémoires inscrites , de signaux de commande des circuits interpolateurs, et de résultat d'interpolation des mémoires lues, selon un "cycle long de durée 80 millisecondes:

- sur la ligne a, l'échelle de temps;

- sur la ligne b, la succession des mémoires inscrites;

- sur les lignes d, e, f, un exemple de chronogramme des trois signaux C1, C2 , C3 de commande des interpolateurs; - sur la ligne g, les mémoires lues pendant chaque partie du cycle, avec les rapports d'interpolation correspondants.

Cette figure donne ainsi un exemple du mode de fonctionnement des circuits selon l'invention. D'autres modes de fonctionnement, liés à des variantes d'architecture, seront indiqués sur les figures 18 à 21. La figure 3 représente l'ensemble des circuits selon une première réalisation de l'invention. On y retrouve les sous-ensembles de mémoire (11) à (14) , détaillées en douze circuits intégrés (15) , (16) , (17) , (18) , (19) , (20) , (25) , (26) , (27) , (28) , (29) , (30) . Sur cette figure sont aussi mentionnés le décodeur video (10) qui extrait après détection les signaux de luminance et de chrominance, ainsi que les signaux de synchronisation de ligne et de trame; les codeurs (21) , (22) , (23) qui transforment chacun en numérique les signaux de luminance au de chrominance; enfin les convertisseurs numérique-analogique (31) , (32) , (33) qui transforment finalement ces signaux en commande analogique d'intensité des faisceaux du tube cathodique (34) du téléviseur.

Les éléments mentionnés ci-dessus feront partie des téléviseurs numériques qui supplanteront prochainement les téléviseurs analogiques actuels: ils ne font pas partie de l'invention.

Le reste est l'ensemble des moyens (24) nécessaires à la gestion des mémoires et à l'interpolation des signaux numériques, moyens qui constituent l'invention, et qui sont sommairement représentés sur cette figure dans un cadre en traits pointillés. Le contrôleur central (39) , en particulier, sera décrit ultérieurement avec plus de détails.

Pour éviter qu'un même circuit de mémoire puisse être en même temps inscrit et lu, les sous-ensembles de mémoire (11) , (12) , (13) et (14) sont chacun, divisés en plusieurs circuits intégrés séparés, chacun par exemple consacré à la partie haute, ou médiane, ou basse de la trame. Une division en deux ou quatre circuits intégrés est également possible. Dans cet exemple, chaque trame est mémorisée sur trois circuits intégrés de chacun un "mégabit", organisé en mots de 16 bits.

Dans ce cas, le cycle de lecture est décalé par rapport au cycle d'inscription, d'environ 5 millisecondes, comme il apparaît par exemple sur les figures 18 et 20.

Les bus (36) et (37) acheminent respectivement en parallèle les données lues simultanément dans deux circuits intégrés de mémoire; le bus (38) achemine les données à inscrire; le bus (40) achemine divers signaux de commande et de synchronisation.

Le processeur (24) comporte également des circuits (35) disposés en interface entre les bus de transmission (36) , (37) , (38) et (40) d'une part, et d'autre part chacun des circuits intégrés de mémoire.

La figure 4 représente, sous forme schématique, une autre réalisation du même ensemble de circuits. Selon cette variante, le_^ processeur peut être réalisé au moyen de circuits intégrés de mémoire moins performants en termes de rapidité, donc a priori moins coûteux.

En effet, les sous-ensembles de mémoire (11) , (12) , (13) et (14) ne sont pas, comme ci-dessus, divisés chacun en plusieurs circuits intégrés, mais répartis ensemble entre plusieurs modules ou circuits intégrés.

Les sous-ensembles (11) et (12) forment comme précédemment un premier groupe consacré aux trames impaires, les sous-ensembles (13) et (14) un deuxième groupe consacré aux trames paires.

Chacun des circuits intégrés (71) , (72) , (73) , (74) , (75) , (76) comporte une partie constituant le sous-ensemble (11 ) , l'autre moitié de chacun constitue le sous-ensemble (12 ) ; de même les circuits intégrés

(81) , (82) , (83) , (84) , (85) et (86) sont divisés chacun en une partie du sous-ensemble (13) et une partie du sous-ensemble (14) .

La répartition de chaque circuit intégré entre deux sous-ensembles peut être définie de diverses manières, comme par exemple selon le bit de poids le plus fort de l'adresse, ce qui correspond en général à deux zones distinctes de la mémoire.

Comme précédemment, chacun des circuits intégrés est relié, par l'intermédiaire d'un multiplexeur (77) , d'un côté au bus (38) qui achemine les données à inscrire provenant de la transformation du signal video composite (49) par les convertisseurs (21) , (22) , (23) , de l'autre côté au bus de commande (40) , et enfin à l'un ou l'autre des bus de données lues (36) ou (37) . Les multiplexeurs (77) assurent les mêmes fonctions d'interface que les multiplexeurs (35) cités ci-dessus, mais ils ont en plus d'autres fonctions, consistant en particulier à synchroniser les phases d'écriture et de lecture qui se succèdent sur chacun des modules de mémoire, et de retenir temporairement, sur des registres retardateurs, respectivement les données reçues sur le bus (38) tant que la mémoire n'est pas prête à enregistrer ces données, ou au contraire les données lues trop tôt sur la mémoire pour qu'un bus (36) ou (37) soit en mesure de les transmettre.

Dans l'exemple de réalisation décrit, les données à inscrire transmises par le bus (38) sont immédiatement mémorisées, donc il n'y a pas de registre retardateur en amont.

C'est à cause de cette répartition de chacun des sous-ensembles de mémoire en plusieurs modules de mémoire, que chacun des sous-ensembles (11) , (12) , (13) ou (14) peut, pendant certaines phases du cycle montré sur la figure 2 , se trouver à la fois en régime d'inscription et de lecture. En fait, la mémoire concernée est alors successivement inscrite et lue, à une cadence aussi rapide que le permet son temps d'accès.

Si les mémoires sont organisées selon cette variante, le décalage de cinq millisecondes entre les débuts des périodes d'inscription et de lecture des trames, cité précédemment, n'est plus nécessaire. Les cycles correspondants sont montrés dans ce cas sur les figures 19 et 21.

Comme ci-dessus, les bus (36) et (37) de données lues transmettent ces données aux interpolateurs (43) à (45) , chacun consacrés à une composante de luminance ou de chrominance, qui font partie de l'unité logique centrale (39). Les signaux interpolés sont adressés aux convertisseurs (31) à (33) qui établissent les signaux analogiques de commande du tube cathodique (34). L'unité logique centrale émet aussi les signaux de commande et de synchronisation sur le bus (40) .

La figure 5 montre plus de détails du contrôleur central (39) . On y retrouve le décodeur video (10) et ses convertisseurs (21) à (23) , ainsi que de l'autre côté les convertisseurs (31) à (33) et le tube cathodique (34) muni d'au moins un commutateur électro-optique (42) , et une partie des mémoires et des bus de communication. Tous ces bus communiquent avec le contrôleur central (39) , sauf le bus (38) de données à inscrire, où sont directement rassemblés les résultats des codages numériques par les convertisseurs (21) à (23) . Les bus de données (36) et (37) aboutissent aux bornes d'entrée des interpolateurs (43) à (45) , dont les bornes de sortie alimentent les convertisseurs (31) à (33) .

L'autre élément du contrôleur central est l'ensemble (41) des compteurs de signaux de synchronisation, qui comporte un compteur (46 ) de synchronisation de lignes, un compteur (47) de signaux de synchronisation de trames, et un générateur (48) d'ordres d'échantillonnage

Un tel générateur existera de toute façon dans tous les téléviseurs numériques, il n'a pas d'originalité particulière. Par contre il émet aussi vers les interpolateurs (43) à (45) des signaux C1, C2 et C3 de commande de ces interpolateurs, de périodes respectives 80, 40 et 20 millisecondes, représentés sur les diagrammes des figures 2 et 18 à 21.

Le signal C3 est également dirigé vers les commutateurs électro-optiques (42 ) par lesquels chacun des yeux du spectateur ne voit que les vues du côté correspondant. Ces commutateurs sont réalisés par toute méthode connue: cristaux liquides devant l'écran ou en lunettes, "PLZT", etc.

La réalisation du processeur a été décrite jusqu'ici dans le cas où chaque point de l'image est défini par trois composantes (rouge, vert, bleu, ou luminance et deux différences de couleur) et où chaque composante est simultanément mémorisée, puis lue et acheminée par les bus (36) et

(37) , puis traitée en temps réel par les interpolateurs.

D'autres organisations des mémoires peuvent être retenues, et des variantes peuvent être adaptées à celles-ci. La variante décrite ci-dessous a plus précisément pour objet le cas où seulement deux, et non trois composantes du signal, sont simultanément conservées dans chaque mot des mémoires (11) à (14) et transmises par les bus (36) et (37) .

La figure 6 montre un exemple de réalisation du sous-ensemble (9) selon l'invention, dans l'hypothèse où le signal reçu et mis en mémoire est constitué de deux composantes simultanées: d'une part le signal de luminance, d'autre part un signal unique de chrominance, représentant alternativement des différences de couleur bleue et rouge.

Il y est mentionné pour mémoire l'unité logique centrale (39) définie plus haut, qui comprend le générateur de synchronisation (41) et les interpolateurs (43 à 45) , mais pas les convertisseurs (31) à (33) .

Dans le cas ici décrit, le sous-ensemble (9 ) ne comporte que deux interpolateurs (43) et (44) . Ceux-ci sont respectivement reliés, en amont, dans l'exemple considéré, aux huit premiers et aux huit derniers conducteurs de chacun des bus de données lues (36) et (37). Le signal de luminance issu de l'interpolateur (44) est directement transmis à l'entrée du convertisseur (33).

Le signal de chrominance alterné, à la sortie de l'interpolateur (43) , est adressé alternativement, au moyen d'un circuit de commutation (59) , commandé par un signal de synchronisation émis par le générateur (41) , et agissant simultanément sur tous les conducteurs du bus de sortie de cet interpolateur, aux deux convertisseurs (31) et (32) .

Le convertisseur (33) établit, comme précédemment, le signal de luminance Y dirigé vers la commande du tube cathodique (34) . Les convertisseurs (31) et (32) établissent de même les signaux de chrominance Q1 et Q2 pour la commande du tube cathodique (34) . La figure 7 montre avec plus de détail comment les multiplexeurs

(35) , au (77) , sont insérés entre leur circuit intégré de mémoire et les bus de transmission du processeur. Le multiplexeur (35) ici représenté, correspondant au circuit intégré de mémoire (18) choisi à titre d'exemple, est relié au bus de lecture (37) seul, alors que l'autre multiplexeur consacré à la même partie de l'image de parité contraire est relié au bus de lecture (36) . Les données des deux circuits intégrés (15) et (18) sont donc ainsi lues simultanément.

Ce multiplexeur communique avec sa mémoire associée par un bus de données (55) , un bus d'adresse (56) , et des conducteurs (53) et (54) portant en temps utile les signaux d'ordres de lecture et d'écriture de la mémoire. Le multiplexeur (35) communique, de l'autre côté, avec le bus de données à inscrire (38) par ses bornes d'entrée (58) et avec le bus de données lues (37) par ses bornes de sortie (57) .

Il reçoit aussi les signaux de synchronisation du bus de contrôle (40) . Les bornes d'entrée (50) sont reliées en permanence, mais de manière différente pour chacun des multiplexeurs (35) , chacune à l'un au à l'autre des conducteurs (51) et (52) portant respectivement les deux tensions d'alimentation positive et négative.

Le multiplexeur (35) est un circuit logique simple défini et réalisé selon les règles de l'art pour les fonctions suivantes:

- calculer, en fonction des signaux transmis par le bus (40) et de l'identification du multiplexeur par ses bornes (50) , à quels moments sa mémoire associée est passive ou en régime de lecture ou d'écriture; - calculer, à chaque instant, l'adresse du mot à inscrire ou à lire dans sa mémoire associée, et indiquer cette adresse par le bus (56) ;

- mettre en relation, aux moments opportuns, le bus de données (55) de la mémoire avec l'un des bus (37) ou (38) ; - donner en temps utile les ordres de lecture ou d'écriture par les conducteurs (53) ou (54) .

La figure 8 représente avec plus de détail la réalisation de l'un des interpolateurs, à titre d'exemple l'interpolateur (43) .

Les interpolateurs ne sont pas nécessairement identiques, si les nombres de bits représentant chacun des signaux de luminance ou de chrominance ne sont pas les mêmes. Mais tous les interpolateurs peuvent être réalisés selon ce modèle de la figure 8.

L'interpolateur (43) comporte deux additionneurs (61) et (62) , dans lesquels le bit de poids le plus faible du résultat n'est pas conservé, et trois commutateurs (68) , (69) et (70) , opérant chacun sur le même nombre de bits en parallèle. L'additionneur (61 ) donne sur le bus intermédiaire (63) la demi-somme des contenus des bus (36) et (37) . Un commutateur (68 ) donne, selon l'état de son signal de commande C1, sur le bus intermédiaire (64) , l'un ou l'autre des contenus des bus (36) et (37) . L'additionneur (62) donne sur le bus intermédiaire (67) la demi-somme des contenus des bus intermédiaires (63) et (64) . Le commutateur (69) donne, selon l'état de son signal de commande C2 , sur le bus intermédiaire (66) , le contenu de l'un ou l'autre des bus intermédiaires (63) et (64) . Le commutateur (70) donne, selon l'état de son signal de commande C3 , sur le bus de sortie (65) , le contenu de l'un ou l'autre des bus intermédiaires (66) et (67) .

Cet interpolateur réalise ainsi l'interpolation entre les contenus des trames lues simultanément, selon le rapport donné par la relation: K = ( C2 / 2 ) + ( C3 / 4 ) . Des interpolateurs simplifiés peuvent aussi être utilisés.

Avec ces interpolateurs qui ne comportent qu'un additionneur et deux commutateurs, et dont un exemple est montré sur la figure 9 , il est possible d'obtenir une compensation, moins exacte mais qui peut être acceptable, des distorsions spatio-temporelles; les signaux de commande et les rapports d'interpolation correspondants sont alors montrés sur les diagrammes des figures 20 et 21. respectivement dans les cas des structures de mémoires correspondant aux figures 3 et 4. L'interpolation entre des points de même position de trames successives peut, dans le cas d'objets en mouvement rapide et régulier, laisser apparaître des transitions en escalier, qui peuvent être gênantes. Pour y remédier, le résultat de l'interpolation peut être filtré dans les zones de l'image en mouvement important.

La figure 10 montre ainsi, sous forme schématique, un exemple de réalisation d'un tel dispositif. Celui-ci utilise un détecteur de mouvement, qui comporte deux registres à décalage (116) et (117) , chacun traitant en parallèle les quatre bits de poids fort du signal de luminance. Le registre (116) est parcouru par les signaux issus du bus

(36) , le registre (117) par ceux du bus (37) .

Le détecteur de mouvement comporte aussi un corrélateur (118) , circuit logique combinatoire selon des techniques considérées comme connues, qui a pour objet de déterminer si les deux séquences de valeurs présentes simultanément dans les registres (116) et (117) sont, au non, semblables avec un décalage qui n'excède pas un nombre donné d'éléments.

Par exemple, pour vérifier un décalage à deux éléments près, le corrélateur examine les signaux présents sur une case sur deux de ces registres; pour vérifier un décalage à quatre éléments près, il traite les signaux d'une case sur quatre. Un tel détecteur de mouvement est insuffisant pour calculer le paramètre P défini précédemment, mais acceptable pour définir si ce paramètre P est inférieur ou non, au voisinage d'un point donné de l'image, à un seuil donné.

Le signal de sortie du circuit logique corrélateur (118) , éventuellement composé de plusieurs informations en parallèle, signifiant les résultats de comparaison du décalage avec plusieurs seuils donnés, commande un commutateur (119) qui aiguille vers chaque convertisseur numérique-analogique, ici le convertisseur (31) , le signal délivré par l'interpolateur correspondant (45), corrigé par l'un au l'autre des filtres numériques (120) , (121) , ou (122) .

Ces filtres numériques ont une fonction de filtres passe-bas, dont l'effet est de lisser les valeurs représentant les points successifs de la ligne représentée dans l'image si le mouvement est rapide. Ils peuvent être réalisés selon toute technique connue. Dans un dispositif analogue à celui de la figure 10, les filtres numériques peuvent être remplacés par des filtres analogiques constitués par exemple chacun d'une résistance, d'un condensateur et d'un étage d'amplification et de découplage. Dans ce cas, le commutateur (119) et ses filtres sont placés en aval du convertisseur numérique-analogique (31) .

Des filtres du même type sont insérés aussi sur le parcours des signaux de chrominance, ou des composantes de couleurs. Ils sont commandés par le même signal défini par le corrélateur (118) .

Le système de filtres décrit ci-dessus peut aussi fonctionner sans le détecteur de mouvement, dans le cas où des informations suffisantes de mouvement sont transmises en même temps que l'imagé, par des procédés connus comme par exemple le système AHTIOPE de transmission de signaux numériques pendant les suppressions de tête de trame, ou le système D2- MAC qui laisse de la place pour quelques octets par ligne dans le canal réservé au son numérique et à diverses données.

Selon la réalisation des mémoires présentée sur la figure 4, les mêmes circuits de mémoire pourraient se trouver, pendant certaines phases du cycle de la figure 2, en régime de lecture et d'écriture. Pour éviter cette situation, dans le cas où cette structure des mémoires est retenue, l'invention comporte des moyens pour alterner les périodes d'écriture et de lecture sur chacun des circuits intégrés de mémoire.

La figure 11 représente, sous forme d'un diagramme, la succession des données enregistrées et lues sur une partie des mémoires, pendant un cycle représentatif d'une durée d'environ une demi-microseconde. La ligne a représente l'échelle de temps. Les lignes b, c, d, e, f et g montrent les phases d'écriture, notées E, et de lecture, notées L, des données respectives des mémoires (71) , (72) , (73) , (74) , (75) et (76) . Les numéros attribués aux données, sur cette figure, et indiqués à titre d'exemple sur les lignes b à g, sont arbitraires, dans la mesure où les données ne sont successives que pour la lecture, ou pour l'écriture, mais les comptages d'adresses en écriture et en lecture sont indépendants.

La ligne h montre la succession des données transmises par le bus (36) . Seules les données de numéros pairs sont repérées, l'échelle de la figure étant insuffisante pour tout représenter. En fait, les données se suivent dans l'ordre de leurs numéros. Il apparaît, par comparaison des instants de lecture des données, sur les lignes b à g, et des instants où elles sont acheminées par le bus (36) , sur la ligne h, un certain retard à la transmission de ces données sur le bus (36) .

Ce retard est indiqué sur la ligne i, en unités égales à la période de ces données sur le bus (36) , sait environ 35 à 40 nanosecondes. Ce retard varie périodiquement, selon le cycle représenté sur la figurell , et dont la période est égale à douze unités, soit entre 400 et 500 nanosecondes. Pendant ce cycle, chacun des circuits intégrés de mémoire subit deux phases de lecture et une phase d'écriture. La ligne j montre la succession des données sur le bus (38) de données à inscrire. Dans le cas représenté, les données sont mémorisées dès leur arrivée par le bus (38) .

Il apparaît que la durée disponible pour l'inscription ou pour la lecture d'une donnée dans les mémoires est égale à quatre unités, soit environ 150 nanosecondes dans l'exemple décrit.

Le cycle de la figure 11 n'est pas strictement permanent. Il s'interrompt pendant les retours de balayage. Cette interruption peut être utilisée pour le rafraîchissement des mémoires dynamiques.

Ce cycle est réalisé grâce à une structure particulière des multiplexeurs (77) , dont les éléments essentiels sont montrés, sous forme schématique, par la figure 12.

Le multiplexeur (77) représenté comporte, entre autres circuits, deux compteurs d'adresses, (88) pour l'inscription et (89) pour la lecture, et un circuit de commutation (90) qui, aux moments convenables, fait basculer le bus d'adresse (56) alternativement de l'une à l'autre des deux valeurs indiquées par les compteurs (88) et (89) , selon le cycle décrit par la figure 11.

Le multiplexeur (77) comporte aussi un registre retardateur (79) qui conserve temporairement les données avant de les transmettre sur le bus (37) . Ce registre comporte plusieurs entrées et sorties pour produire un retard variable. Dans l'exemple décrit, il comporte deux sorties (91) et (92) , commutées alternativement, et une entrée permanente sélectionnée parmi six entrées (101) , (102) , (103) , (104) , (105) et (106) au moyen d'un circuit logique simple (93) en fonction des signaux reçus en permanence sur les bornes d'identification (50) du multiplexeur (77) .

Un circuit de commutation (94) relie alternativement les bornes de sortie (91) et (92) du registre (79) au bus (37) , chaque fois qu'une donnée provenant de ce registre doit être transmise.

Le multiplexeur (77) comporte en autre les circuits nécessaires pour relier le bus de données (55) de sa mémoire associée, selon la période dans le cycle, soit au bus (38) , soit à l'entrée du circuit logique (93) . La même description s'applique aussi aux multiplexeurs reliés d'une part aux mémoires des sous-ensembles (11 ) et (12) , et d'autre part à l'autre bus (36) de données lues.

La figure 13 représente, de façon schématique très simplifiée, les éléments essentiels qui caractérisent le générateur de signaux C1 , C2 , C3 selon l'invention, de sorte qu'il puisse délivrer au choix du spectateur les signaux correspondant à l'une de ces trois options: voir en relief un programme en relief, voir sans relief un programme en relief, voir un programme diffusé sans relief. En effet, on peut observer sur les figures 18 , 19 , 20 , 21 que les signaux C1 , C2, C3 diffèrent selon ces cas.

Le téléviseur comporte alors deux commandes accessibles au spectateur, représentées symboliquement comme les interrupteurs (96) et (97) , mais qui peuvent être en fait des combinaisons de touches du clavier de télécommande. Ces commandes agissent, selon' des techniques connues, sur les circuits du générateur (95) . Celui-ci fonctionne à partir de deux signaux de début de cycle, de période 80 millisecondes, et de début de présentation d'une trame, de période 10 millisecondes, présentés sur les bornes d'entrée (98) et (99) du générateur (95) .

Un autre objet de la présente addition concerne des moyens pour améliorer l'apparence d'images video enregistrées ou transmises en relief, pour un spectateur qui désire ne pas les observer en relief .

En effet, les moyens décrits ci-dessus donneraient dans ce cas le résultat suivant: seules des trames du même côté seraient présentées, et le spectateur les verrait à la fois sur les lignes paires et impaires. Les objets immobiles seraient dédoublés, comme si chaque ligne était répétée.

Ceci pourrait donner aux lignes obliques un aspect en escalier, éventuellement gênant. Cet effet est empêché par le moyen suivant:

La figure 14 représente un sous-ensemble (100) qui peut être inséré entre chacun des bus (36) et (37) , d'une part, et d'autre part chacun des interpolateurs (43) à (45) . Le processeur comporte alors deux fois plus de ces sous-ensembles (100) que de composantes du signal video lues simultanément en mémoire.

Le sous-ensemble (100) comporte selon la réalisation décrite: - deux mémoires (107) et (108) , du type connu comme "mémoire-cache" et chacune de capacité suffisante pour deux lignes d'image, et de temps d'accès inférieur à la moitié de la période de lecture des données sur les bus (36) et (37) , soit 17 nanosecondes dans cet exemple; - un contrôleur de mémoires (110) , qui adresse successivement les données reçues du bus (36) , ligne par ligne:

- sur les adresses impaires de la mémoire (107) ;

- sur les adresses paires de la mémoire (107) ; - sur les adresses impaires de la mémoire (108) ;

- sur les adresses paires de la mémoire (108) ; et répète sans cesse le cycle ci-dessus;

- un interpolateur (109) , de même type que l'interpolateur simplifié (60) représenté sur la figure 9. Les bornes de commande de cet interpolateur (109) sont alimentées, par des moyens non originaux donc non décrits, de sorte qu'il n'interpole les données lues dans les mémoires (107) et (108) que lors de la lecture des lignes impaires.

Lors de la lecture des lignes paires, l'interpolateur (109) transmet vers l'interpolateur (43) alternativement les données provenant de la mémoire (107) et de la mémoire (108) .

Ainsi une ligne sur deux sur l'écran est obtenue par interpolation entre deux lignes superposées, et l'image a un aspect plus continu.

La figure 6 ci-dessus représentait un exemple de réalisation du sous-ensemble (9) dans le cas où les mémoires sont organisées pour retenir dans un mat deux composantes du signal video numérisé.

La figure 15 montre un autre exemple de réalisation du même sous-ensemble (9) . Les signaux numériques interpolés, à la sortie des interpolateurs (43) et (44) , sont directement transmis aux convertisseurs numérique-analogique (31) et (33) . Un circuit de commutation analogique

(78) distribue alternativement le signal analogique issu du convertisseur (31) vers les deux voies Q1 et Q2 de sortie des signaux de chrominance.

La figure 16 représente un exemple de réalisation du sous-ensemble

(9) dans l'hypothèse où la mémoire est organisée en mats de huit bits, qui ne contiennent qu'une composante du signal; celui-ci représente alors alternativement la luminance et la chrominance, celle-ci étant composée alternativement des différences de couleur en rouge et en bleu.

Le sous-ensemble (9) comporte alors un seul interpolateur (43) , à la sortie duquel un circuit de commutation numérique (80) répartit alternativement, soit le signal de luminance vers le convertisseur (33) , soit les signaux alternés de chrominance vers le deuxième commutateur numérique (59) . Celui-ci a le même rôle que ci-dessus selon la figure 6. La figure 17 représente un autre exemple de réalisation du sous-ensemble (9) dans la même hypothèse que la figure 16. A la sortie de l'interpolateur (43) , un convertisseur unique (31) transforme en analogiques tous les signaux numériques interpolés. A la sortie de ce convertisseur, un premier circuit de commutation analogique (87) répartit alternativement les signaux vers la voie de luminance Y et vers l'entrée d'un deuxième circuit de commutation analogique (78) des signaux de chrominance.

Celui-ci a le même rôle que précédemment selon la figure 15. Enfin les figures 18, 19, 20, 21 , déjà citées, montrent avec plus de détail le diagramme temporel de la figure 2 , en incluant les cas d'autres modes d'observation des programmes.

Les figures 18 et 19 sont relatives au cas où les interpolateurs ont la structure décrite par la figure 8, les figures 20 et 21 au cas où ces interpolateurs ont la structure simplifiée décrite par la figure 10.

Les figures 18 et 20 sont relatives au cas où l'organisation des mémoires est conforme à la description correspondant à la figure 3 , les figures 19 et 21 au cas de l'organisation des mémoires selon la figure 4.

Sur chacune de ces figures, la ligne a représente l'échelle des temps pendant un cycle de 80 millisecondes, la ligne b la succession des sous-ensembles de mémoires où les données sont enregistrées.

Les lignes d, e, f représentent les signaux de commande C1, C2, C3. Les lignes g représentent, selon les mêmes conventions que précédemment sur la figure 2, les mémoires lues pendant chaque phase du cycle et la proportion de leurs données calculée par les interpolateurs.

Ces lignes d, e, f, g sont répétées trois fois avec des indices qui représentent respectivement les cas suivants:

1 l'observation en relief de programmes en relief;

2 l'observation d'un programme sans relief; 3 l'observation sans relief d'un programme en relief.

Sur ces figures, la durée du retour de balayage vertical, beaucoup plus courte, n'a pas été prise en compte.

Sur ces figures, le signal C3, dont le rôle est de commander à la fais le troisième commutateur des interpolateurs et le dispositif de commutation électro-optique (42) , ne sert dans certains cas à commander qu'un seul de ces deux éléments. Les circuits décrits ci-dessus peuvent faire l'objet de variantes préservant l'esprit de l'invention, en particulier quand seront disponibles des circuits à plus haut degré d'intégration: dans ce cas, certains circuits intégrés présentés ci-dessus comme distincts seront remplacés par un circuit intégré unique, dans lequel les fonctions décrites ci- dessus seront effectuées respectivement par des éléments d'un même circuit intégré, ayant des rôles équivalents.

S'il apparaît des circuits de mémoire à double bus de données, ou à

"double port", ou à bus d'adresses séparés pour l'écriture et pour la lecture, des fonctions qui, dans la description ci-dessus, sont réalisées par des éléments des multiplexeurs, seront réalisées par des éléments des mémoires elles mêmes. Les multiplexeurs peuvent devenir inutiles.

Certains éléments ici décrits peuvent être absents de certaines réalisations, comme par exemple les convertisseurs dans le cas où les données seraient enregistrées à l'état analogique dans des mémoires de type "CCD". Les interpolateurs seraient alors réalisés sous forme de réseaux de résistances.

Les mémoires "CCD" étant à accès séquentiel, le cas ci-dessus n'est envisagé que dans la structure des mémoires selon la figure 3. Divers éléments peuvent aussi être ajoutés aux circuits décrits, comme par exemple des circuits intensificateurs de contraste, correcteurs de couleurs, mélangeurs numériques ou analogiques, etc.

Le processeur selon l'invention peut être inclus dans le téléviseur, ou au contraire constituer un équipement complémentaire, raccordé au téléviseur et au magnétoscope par des connecteurs de fonctions comparables à la prise actuellement normalisée de "péritélévision".

Claims

R E V E N D I C A T I O N S

1 Dispositif d'amélioration des images video en relief, dont l'objet est d'éliminer une "distortion spatio-temporelle", par laquelle à tout objet en mouvement correspond un décalage indésirable des positions relatives de ses images de gauche et de droite, ce dispositif étant utilisé dans les hypothèses suivantes:

- les signaux représentant les images viennent d'une transmission sur un canal normal de télévision ou d'un enregistrement video normal;

- les vues respectives de gauche et de droite proviennent des trames respectivement d'ordre pair et impair reçues de la transmission ou de l'enregistrement;

- ces vues de gauche et de droite sont présentées à chacun des yeux du spectateur au moyen de commutateurs électro-optiques fonctionnant à la fréquence double, c'est à dire présentant deux trames pendant la durée de réception d'une seule; ce dispositif étant caractérisé en ce qu'il comporte quatre sous-ensembles de mémoire (11 ) , (12) , (13) et (14) , dans lesquels sont enregistrées successivement quatre trames constituant deux images complètes, dont chacune est composée de vues gauche et droite reçues successivement, et deux ensembles (36) et (37) de conducteurs par lesquels sont acheminées respectivement les données lues simultanément dans deux des sous-ensembles de mémoire (11) et (13) ou (12) et (14) , ces données correspondant au même point de la vue du même côté de deux images reçues successivement de la transmission ou de l'enregistrement.

2 Dispositif selon la revendication 1, caractérisé en ce qu'il comporte des moyens dits "interpolateurs" (43) à (45) , par lesquels les valeurs des données, acheminées simultanément par les ensembles de conducteurs (36) et (37) , sont interpolées en temps réel de manière différente selon qu'il s'agit de données représentant les vues de gauche ou de droite.

3 Dispositif selon les revendications 1 et 2, caractérisé en ce que le sous-ensemble (9) de circuits de traitement des signaux comporte autant d 'interpolateurs (43) à (45) que de composantes du signal video acheminées simultanément par les ensembles de conducteurs (36) et (37) , et des moyens de commutation (59 ) , (78) , (80) ou (87) , en nombre complémentaire à trois du nombre d'interpolateurs, par lesquels les signaux interpolés sont dirigés successivement vers les trois voies de sortie des signaux de luminance et de chrominance. 4 Dispositif selon les revendications 1 et 2, caractérisé en ce que chacun des interpolateurs (43) à (45) comporte deux additionneurs (61) et (62) et trois commutateurs (68), (69) et (70), agencés de façon que la sortie de l'additionneur (61) communique avec une entrée de l'additionneur (62), et que la chaîne reliant les ensembles (36) et (37) de conducteurs à la sortie de l'interpolateur par l'intermédiaire des deux additionneurs (61) et (62), passe aussi par l'un des commutateurs, dont le fonctionnement est synchrone avec la commande d'au moins un dispositif électro-optique (42) utilisé pour la restitution du relief. 5 Dispositif selon les revendications 1 et 2, caractérisé en ce qu'il comporte un générateur (95) qui établit les signaux de commande des interpolateurs (43) à (45) et du dispositif (42) de commutation électro-optique, à partir des signaux périodiques de synchronisation (98) de début de cycle et (99) de début de chacune des trames restituées pendant ce cycle, et que ce générateur (95) est relié à une ou deux commandes (96) et (97), accessibles à l'utilisateur, et pouvant modifier les signaux de commande des interpolateurs et du dispositif (42) de commutation électro-optique, d'une part pour l'observation de programmes sans relief, et d'autre part pour l'observation sans relief de programmes en relief. 6 Dispositif selon la revendication 1, caractérisé en ce qu'il comporte, en interface entre d'une part chacun des circuits intégrés constituant les sous-ensembles de mémoire (11) à (14), et d'autre part les ensembles de conducteurs (36) et (37), par lesquels sont acheminées les données lues en mémoire, et (38) par lequel sont acheminées les données à inscrire, des circuits intégrés dits "multiplexeurs" (35) identiques entre eux et en nombre égal à celui des circuits intégrés constituant les sous-ensembles de mémoires (11) à (14).

7 Dispositif selon la revendication 1, caractérisé en ce que chacun des sous-ensembles de mémoire (11), (12), (13) et (14) est constitué d'une partie seulement des circuits intégrés ou modules (71) à (76) ou (81) à

(86) de mémoire, chacun de ces circuits intégrés ou modules de mémoire pouvant enregistrer, pour une partie des adresses, des données des vues de gauche correspondant au sous-ensemble (11) dans le cas des modules

(71) à (76), ou dans le cas des modules (81) à (86) au sous-ensemble (13), et pour l'autre partie des adresses, des données des vues de droite correspondant au sous-ensemble (12) dans le cas des modules (71) à (76), au pour les modules (81) à (86) au sous-ensemble (14). 8 Dispositif selon les revendications 1 et 7 , caractérisé en ce qu'il comporte, en interface entre les ensembles de conducteurs (36) , (37) et (38) d'une part, et les circuits intégrés de mémoire, des multiplexeurs (77) dont chacun comporte deux compteurs d'adresses (88) , pour les adresses des données à inscrire, et (89) , pour les adresses des données à lire, et un circuit de commutation (90) qui, aux moments opportuns, fait basculer le bus d'adresses (56) de sa mémoire associée respectivement de l'une à l'autre des adresses des compteurs (88) et (89) , et que chaque multiplexeur comporte aussi des moyens pour retenir temporairement les données lues en mémoire, avant de les communiquer au bus (36) au (37) , pendant un nombre variable de périodes de transmission sur ce bus, et parmi ces moyens un registre retardateur (79) comportant plusieurs entrées ou plusieurs sorties commutables.

9 Dispositif selon les revendications 1 et 2 , caractérisé en ce qu'il comporte, insérés entre d'une part chacun des ensembles de conducteurs

(36) et (37) , et d'autre part chacun des interpolateurs (43) à (45) , des circuits de mémoire (107) et (108) pouvant retenir temporairement les données acheminées par lesdits ensembles (36) et (37) , avant de les transmettre aux interpolateurs correspondants, chacun de ces circuits de mémoire (107) et (108) ayant une capacité suffisante pour les données de deux lignes de l'image.

10 Dispositif selon les revendications 1 et 2 , caractérisé en ce qu'il comporte deux registres à décalage (116) et (117) , chacun pouvant traiter plusieurs signaux en parallèle, qui accumulent plusieurs valeurs successives de signaux transmis respectivement par les bus (36) et (37) , et un circuit logique corrélateur (118) , recevant sur ses bornes d'entrée des signaux provenant de divers étages de chacun de ces registres § (117) et (117) , et dont le signal de sortie commande le fonctionnement de filtres (120) à (122) , de telle sorte que le signal représentant un point de l'image, issu de chaque interpolateur (43) à (45) , soit filtré avec une bande passante d'autant plus étroite que le mouvement au voisinage de ce point de l'image est plus rapide.

11 Téléviseur à mémoire de trames, par lequel les trames video successives provenant d'une transmission sur un canal normal de télévision ou d'un enregistrement vidéo, peuvent être présentées à la fréquence double de la réception, le téléviseur pouvant être également utilisé pour observer des images video en relief par le procédé des vues alternées au moyen de dispositifs de commutation électro-optiques, caractérisé en ce qu'il comporte quatre sous-ensembles de mémoire (11) , (12) , (13) et (14) dans lesquels sont enregistrées successivement quatre trames constituant deux images complètes, dont chacune est composée de vues gauche et droite reçues successivement et deux ensembles (36) et (37) de conducteurs par lesquels sont acheminées respectivement les données lues simultanément dans deux des sous-ensembles de mémoire, ces données correspondant aux mêmes points de la vue du même côté de deux images reçues successivement de la transmission ou de l'enregistrement.