TWI914240B - 半導體結構及其形成方法 - Google Patents

Abstract

提供一種半導體結構的形成方法。半導體結構的形成方法包含以下步驟。執行第一沉積製程，以在基板的上方形成第一包覆層。執行第二沉積製程，以直接在第一包覆層之上形成第二包覆層。第一包覆層與第二包覆層由相同的材料所製成，但具有不同的薄膜密度。

Description

半導體結構及其形成方法

本揭露是有關於一種半導體結構及其形成方法。更具體而言，本揭露是有關於一種具有由相同的材料所製成但具有不同薄膜密度的兩層包覆層的半導體結構及其製造方法。

在製造半導體元件的過程中，控制蝕刻製程常為一項挑戰，尤其是在結構中仍保留有薄層的情況下。挑戰主要來自於蝕刻製程中對於相同材料所製成的層缺乏選擇性。在現有技術中，於具有不同圖案負載的區域進行蝕刻時，可能導致過度蝕刻，進而造成非預期的損傷或性能問題。

因此，仍需要一種新穎的半導體製造方法，使其能在保留較薄層的情況下提供良好的製程控制能力。

本揭露可透過配置由相同材料所製成但具有不同薄膜密度的兩層包覆層，以解決於具有殘留薄層之結構中控制蝕刻製程的挑戰。包覆層可透過不同的沉積製程所形成，或於形成過程中調整製程參數(例如，氧氣流量或電漿功率)，使得可在不造成非預期損傷或性能問題的情況下保留較薄的包覆層。

本揭露的實施例提供一種半導體結構的製造方法。半導體結構的製造方法包含以下步驟。執行第一沉積製程，以在基板的上方形成第一包覆層。執行第二沉積製程，以直接在第一包覆層之上形成第二包覆層。第一包覆層與第二包覆層由相同的材料所製成，但具有不同的薄膜密度。

在一些實施例中，第一沉積製程與第二沉積製程不同。

在一些實施例中，第一沉積製程選自由化學氣相沉積、電漿輔助化學氣相沉積、高密度電漿氣相沉積、電子束蒸鍍及物理氣相沉積所組成的群組中的一個，而第二沉積製程選自由化學氣相沉積、電漿輔助化學氣相沉積、高密度電漿氣相沉積、電子束蒸鍍及物理氣相沉積所組成的群組中的另一個。

在一些實施例中，第一包覆層的厚度在5奈米至100奈米的範圍內，或20奈米至50奈米的範圍內。

在一些實施例中，第一沉積製程與第二沉積製程具有不同的沉積速率。

在一些實施例中，第一沉積製程的沉積速率低於第二沉積製程的沉積速率。

在一些實施例中，第一沉積製程所使用的功率等級與第二沉積製程不同。

在一些實施例中，第一沉積製程所使用的功率等級高於第二沉積製程。

在一些實施例中，半導體結構的形成方法更包含以下步驟。對第一包覆層或第二包覆層執行離子植入製程。

在一些實施例中，第一沉積製程與第二沉積製程相同。

在一些實施例中，第一包覆層與第二包覆層包含二氧化矽，且離子植入製程使用氮離子。

在一些實施例中，半導體結構的形成方法更包含以下步驟。將第二包覆層圖案化，以形成至少一溝槽。溝槽暴露出部分第一包覆層。

在一些實施例中，半導體結構的形成方法更包含以下步驟。在基板與第一包覆層之間形成一波導。

在一些實施例中，第一包覆層的厚度小於或等於波導的消逝波區域。

在一些實施例中，半導體結構的形成方法更包含以下步驟。在基板與波導之間形成一第三包覆層。

本揭露的實施例提供一種半導體結構。半導體結構包含基板及第一包覆層，第一包覆層設置於基板的上方。半導體結構更包含第二包覆層，第二包覆層設置於第一包覆層之上並與第一包覆層直接接觸。第一包覆層與第二包覆層由相同的材料所製成，但具有不同的薄膜密度。

在一些實施例中，第一包覆層或第二包覆層包含摻雜離子，藉此產生不同的薄膜密度。

在一些實施例中，第二包覆層具有至少一溝槽，溝槽暴露出部分第一包覆層。

在一些實施例中，半導體結構更包含波導，波導設置於基板與第一包覆層之間。

在一些實施例中，第一包覆層與第二包覆層包含二氧化矽或氮化矽。

以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下敘述的各個部件及其排列方式的特定範例，以簡化本揭露。當然，這些僅為範例且並非用以限定。舉例來說，若是敘述第一特徵部件形成於第二特徵部件之上或上方，表示其可包含第一特徵部件與第二特徵部件是直接接觸的實施例，亦可包含有其他的特徵部件形成於第一特徵部件與第二特徵部件之間，而使第一特徵部件與第二特徵部件可能未直接接觸的實施例。

應理解的是，其他的操作步驟可實施於所述方法之前、之間或之後，且在所述方法的其他實施例中，一些操作步驟可被取代或省略。

此外，本文中可能用到與空間相關的用詞，例如「在… 之下」、「下方」、「下」、「在… 之上」、「上方」、「上」及類似的用詞，是為了便於描述圖式中一個元件或特徵部件與其他元件或特徵部件之間的關係。這些與空間相關的用詞包含使用中或操作中的裝置的不同方位，以及圖式中所描述的方位。裝置可被轉向不同方位(旋轉90度或其他方位)，而本文中所使用的與空間相關的形容詞也將對應轉向後的方位來解釋。

在本揭露中，用語「約」、「大約」、「實質上」通常表示在給定值的20%之內，或給定值的10%之內，或給定值的5%之內，或給定值的3%之內，或給定值的2%之內，或給定值的1%之內，甚至是給定值的0.5%之內。本揭露的給定值為大約的值。亦即，在沒有特定描述「約」、「大約」、「實質上」的情況下，給定值仍可包含「約」、「大約」、「實質上」的意思。

除非另外定義，本文中使用的全部用語(包含技術及科學用語)具有與此篇揭露所屬之一般技藝者所通常理解的相同的涵義。應理解的是，這些用語，例如在通常使用的字典中定義的用語，應被解讀成具有與相關技術的背景的意思一致的意思，而將不會以理想化或過度正式的方式解讀，除非在本揭露的實施例有特別定義。

本揭露在以下的實施例中可能重複使用相同的參考符號及/或標記。這些重複是為了簡化與清楚的目的，並非用以限定所討論的各種實施例及/或結構之間有特定的關係。

第1圖是根據本揭露的一些實施例繪示半導體100的部分剖面圖。應注意的是，為了簡潔起見，第1圖中已省略半導體100的一些部件。

參照第1圖，在一些實施例中，半導體100包含基板10。舉例來說，基板10可包含元素半導體(例如，矽或鍺)、化合物半導體(例如，碳化矽(SiC)、砷化鎵(GaAs)、砷化銦(InAs)或磷化銦(InP))、合金半導體(例如，矽鍺(SiGe)、矽鍺碳(SiGeC)、砷化鎵磷(GaAsP)或磷化銦鎵(GaInP))、任何其他適用的半導體或其組合。此外，基板10可為絕緣體上半導體(semiconductor-on-insulator，SOI)基板，其包含底部基板、設置於底部基板之上的埋藏氧化層以及設置於埋藏氧化層之上的半導體層。在一些範例中，基板10可為半導體晶圓(例如，矽晶圓或其他任何適用的半導體晶圓)。

基板10可包含由離子植入製程及/或擴散製程所形成的各種p型摻雜區與/或n型摻雜區。舉例來說，摻雜區可被配置以形成電晶體、光電二極體及/或發光二極體，但本揭露實施例並非以為限。此外，基板10可包含各種隔離部件以區隔基板10中的各種裝置區域。舉例來說，隔離部件可包含淺溝槽隔離(shallow trench isolation，STI)部件，但本揭露實施例並非以此為限。淺溝槽隔離(STI)部件的形成可包含在基板10中蝕刻出溝槽，並以絕緣材料(例如，二氧化矽、氮化矽或氧氮化矽)填充溝槽。填充的溝槽可具有多層結構，例如具有氮化矽的熱氧化層襯層填充溝層。可執行化學機械研磨(chemical mechanical polishing，CMP)製程，以將過多的絕緣材料回蝕並將隔離部件的頂表面平坦化。此外，基板10可包含各種導電部件(例如，導電線或導通孔)。舉例而言，導電部件可由鋁(Al)、銅(Cu)、鎢(W)、其合金、任何其他適用的導電材料或其組合所製成。

參照第1圖，在一些實施例中，半導體100包含上包覆層22及上包覆層23。上包覆層22設置於基板10的上方，而上包覆層23設置於上包覆層22之上並與上包覆層22直接接觸。在一些實施例中，上包覆層22與上包覆層23由相同的材料所製成，但具有不同的薄膜密度。此處所述的不同薄膜密度是指上包覆層22與上包覆層23中的分子具有不同的排列方式，此差異可透過不同沉積製程、調整製程參數或摻雜不同離子所達成，但本揭露實施例並非以為限。

在一些實施例中，上包覆層22與上包覆層23包含二氧化矽(SiO₂)、氮化矽(SiN)、任何其他適用材料或其組合。上包覆層22與上包覆層23可藉由沉積製程所形成，例如化學氣相沉積(chemical vapor deposition，CVD)、電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)、高密度電漿氣相沉積(high-density plasma vapor deposition，HDPVD)、電子束蒸鍍(E-gun)與物理氣相沉積(例如，濺鍍沉積)等，但本揭露實施例並非以此為限。

在一些實施例中，上包覆層22或上包覆層23具有摻雜離子，藉此產生不同的薄膜密度。舉例來說，上包覆層22與上包覆層23皆可由二氧化矽(SiO₂)所製成，其中一層摻雜氮離子，但本揭露實施例並非以為限。

如第1圖所示，在一些實施例中，上包覆層23具有至少一溝槽23T，其暴露出部分上包覆層22。舉例來說，可對上包覆層23執行蝕刻製程以形成至少一溝槽23T。由於上包覆層22與上包覆層23具有不同的薄膜密度，上包覆層22可於蝕刻製程中作為蝕刻停止層。更詳細而言，基於薄膜密度的差異，在相同蝕刻參數下，上包覆層23的蝕刻速率快於上包覆層22的蝕刻速率，其差異可達1.05倍至5倍。因此，可將蝕刻停止位置控制於上包覆層22的位置。

第2A圖至第2G圖是根據本揭露的一些實施例繪示在半導體結構102的形成方法的各階段的部分剖面圖。應注意的是，為了簡潔起見，第2A圖至第2G圖中已省略半導體結構102的一些部件。

參照第2A圖，在一些實施例中，提供基板10。參照第2B圖，在一些實施例中，於基板10之上形成下包覆層21。舉例來說，下包覆層21可包含任一適用的介電材料，例如氧化矽、氮化矽、氧氮化矽、低介電常數(low-κ)材料、氧化鋁、氮化鋁、類似材料或其組合，但本揭露實施例並非以為限。此外，下包覆層21可藉由沉積製程所形成，例如化學氣相沉積、原子層沉積、旋轉塗佈、類似製程或其組合，但本揭露實施例並非以此為限。接著，在一些實施例中，在下包覆層21之上形成波導30。更詳細而言，下包覆層21形成於基板10與波導30之間。波導30可藉由沉積製程所形成，其範例已於前文說明，在此將不再重複。

參照第2C圖，在一些實施例中，執行第一沉積製程，以在基板10的上方形成上包覆層22。更詳細而言，波導30形成於基板10與上包覆層22之間。在一些實施例中，第一沉積製程可選自由化學氣相沉積(CVD)、電漿輔助化學氣相沉積(PECVD)、高密度電漿氣相沉積(HDPVD)、電子束蒸鍍(E-gun)與物理氣相沉積(PVD)所組成的群組中的一個。在一些實施例中，物理氣相沉積包含濺鍍沉積。

參照第2D圖，在一些實施例中，執行第二沉積製程，以直接在上包覆層22之上形成上包覆層23，且上包覆層22與上包覆層23由相同的材料所製成，但具有不同的薄膜密度。在此，上包覆層22的厚度小於上包覆層23的厚度。在一些實施例中，上包覆層22的厚度介於約5奈米至約100奈米，或介於約20奈米至約50奈米。在一些實施例中，上包覆層22的厚度小於或等於波導30的消逝波區域(evanescent wave region)，其通常為電磁波強度衰減至1/e的長度。此外，上包覆層23的厚度可介於約30奈米至約2000奈米，或介於約50奈米至約500奈米。

在一些實施例中，第一沉積製程與第二沉積製程不同。在一些實施例中，第二沉積製程是選自由化學氣相沉積(CVD)、電漿輔助化學氣相沉積(PECVD)、高密度電漿氣相沉積(HDPVD)、電子束蒸鍍(E-gun)與物理氣相沉積(PVD)所組成的群組中的另一個。

在一實施例中，第一沉積製程為電子束蒸鍍，而第二沉積製程為化學氣相沉積。在另一實施例中，第一沉積製程為電子束蒸鍍，而第二沉積製程為物理氣相沉積。在又一實施例中，第一沉積製程為化學氣相沉積，而第二沉積製程為物理氣相沉積。不同的沉積製程可導致上包覆層22與上包覆層23具有不同的薄膜密度，但本揭露實施例並非以為限。

在一些實施例中，第一沉積製程與第二沉積製程具有不同的沉積速率，從而使上包覆層22與上包覆層23產生不同的薄膜密度。在一些實施例中，(形成上包覆層22的)第一沉積製程的沉積速率低於(形成上包覆層23的)第二沉積製程的沉積速率。舉例來說，當上包覆層22與上包覆層23皆由二氧化矽所製成時，第一沉積製程中二氧化矽的流速可大於或小於第二沉積製程中二氧化矽的。

在一些實施例中，第一沉積製程與第二沉積製程使用不同的功率等級，從而使上包覆層22與上包覆層23具有不同的薄膜密度。在一些實施例中，第一沉積製程使用高於第二沉積製程的功率等級(例如，電漿功率)。

在一些其他的實施例中，可採用離子輔助沉積(IAD)，並可選擇性地搭配較高的沉積溫度或較低的沉積速率，以提高所沉積薄膜(例如，上包覆層22及/或上包覆層23)的密度與硬度。

在一些其他的實施例中，第一沉積製程與第二沉積製程相同。在一些實施例中，對上包覆層22或上包覆層23執行離子植入製程，藉此產生上包覆層22與上包覆層23不同的薄膜密度。舉例來說，可在第二沉積製程之前對上包覆層22執行離子植入製程。或者，可於第二沉積製程之後對上包覆層23執行離子植入製程。在一些實施例中，上包覆層22與上包覆層23包含二氧化矽，且離子植入製程中使用氮離子，但本揭露實施例並非以為限。

參照第2E圖至第2G圖，在一些實施例中，將上包覆層23圖案化，以形成至少一溝槽23T，溝槽23T暴露出部分上包覆層22。舉例來說，如第2E圖所示，可於上包覆層23之上形成具有多個開口40T的遮罩層40。接著，如第2F圖所示，可使用遮罩層40作為蝕刻遮罩執行蝕刻製程，以蝕刻上包覆層23。舉例來說，遮罩層40可包含光阻材料，例如正光阻或負光阻。此外，遮罩層40可為硬遮罩，包含二氧化矽(SiO₂)、氮化矽(SiN)、氧氮化矽(SiON)、碳化矽(SiC)、碳氮化矽(SiCN)、類似材料或其組合，但本揭露實施例並非以為限。遮罩層40可為單層結構或多層結構。遮罩層40可藉由沉積製程、光微影製程、其他適用製程或其組合所形成，但本揭露實施例並非以此為限。

舉例來說，沉積製程可包含旋轉塗佈、化學氣相沉積(CVD)、原子層沉積(ALD)、類似製程或其組合。舉例來說，光微影製程可包含光阻塗佈(例如，旋轉塗佈)、軟烘烤、遮罩對位、曝光、曝光後烘烤(PEB)、顯影、沖洗、乾燥(例如，硬烘烤)、其他適用製程或其組合，但本揭露實施例並非以為限。

蝕刻製程可包含乾式蝕刻、濕式蝕刻或其組合。舉例來說，乾式蝕刻可包含反應性離子蝕刻(reactive ion etch，RIE)、感應耦合電漿蝕刻(inductively-coupled plasma，ICP)、中子束蝕刻(neutral beam etching，NBE)、電子迴旋共振 (electron cyclotron resonance ECR)蝕刻等製程或其組合，但本揭露實施例並非以為限。舉例來說，濕式蝕刻可使用氫氟酸(HF)、氫氧化銨(NH₄OH)、任一適用的蝕刻液或其組合，但本揭露實施例並非以為限。

在本揭露中，由於上包覆層22與上包覆層23具有不同的薄膜密度，因此在蝕刻製程中可使用上包覆層22作為蝕刻停止層，從而暴露出部分上包覆層22。接著，如第2G圖所示，將遮罩層40移除。

第3圖繪示在對半導體結構102進行蝕刻時的部分光學發射光譜(optical emission spectroscopy，OES)訊號。如第3圖所示，在本實施例中，上包覆層22與上包覆層23具有相同的材料(即，二氧化矽(SiO₂))但不同的薄膜密度，因此在上包覆層22與上包覆層23的交界處或上包覆層22中出現預摻雜元素的位置，產生明顯的訊號變化(例如，大於5)。亦即，膜品質產生顯著變化。

舉例來說，上包覆層22的蝕刻速率與上包覆層23的蝕刻速率差可大於5%、10%，甚至超過20%，但本揭露實施例並非以為限。只要出現可辨識的訊號變化(例如，元素差異或可區分的蝕刻速率差)，即可設定蝕刻設備以手動或自動方式終止蝕刻製程。如此可確保蝕刻停止層出現在上包覆層22的淺層位置，進而實現對蝕刻終止位置的精準控制。

第4圖為半導體結構102於掃描式電子顯微鏡(scanning electron microscope，SEM)下的實際剖面圖。在本實施例中，上包覆層22與上包覆層23皆由二氧化矽(SiO₂)所製成，其中上包覆層22藉由電子束蒸鍍(E-gun)所形成，而上包覆層23則藉由化學氣相沉積(CVD)所形成。如第4圖所示，上包覆層22與上包覆層23之間具有明顯的分界線DL，亦即，上包覆層22與上包覆層23是由相同的材料所製成，但具有不同的薄膜密度。

如上所述，在本揭露的實施例中，透過配置兩層由相同材料所製成但具有不同薄膜密度的包覆層，可解決於具有殘留薄層(例如，上包覆層22)的結構中控制蝕刻製程的挑戰。包覆層可藉由不同的沉積製程所形成，或於形成過程中調整製程參數(例如，氧氣流量或電漿功率)，以在不造成非預期損傷或性能問題的情況下保留較薄的包覆層。

以上概述數個實施例的特徵，以便在本揭露所屬技術領域中具有通常知識者可以更理解本揭露實施例的觀點。在本揭露所屬技術領域中具有通常知識者應該理解，他們能以本揭露實施例為基礎，設計或修改其他製程和結構以達到與在此介紹的實施例相同之目的及/或優勢。在本揭露所屬技術領域中具有通常知識者也應該理解到，此類等效的結構並無悖離本揭露的精神與範圍，且他們能在不違背本揭露之精神和範圍之下，做各式各樣的改變、取代和替換。因此，本揭露之保護範圍當視後附之申請專利範圍所界定者為準。另外，雖然本揭露已以數個實施例揭露如上，然其並非用以限定本揭露。

整份說明書對特徵、優點或類似語言的引用，並非意味可以利用本揭露實現的所有特徵和優點應該或者可以在本揭露的任何單個實施例中實現。相對地，涉及特徵和優點的語言被理解為其意味著結合實施例描述的特定特徵、優點或特性包括在本揭露的至少一個實施例中。因而，在整份說明書中對特徵和優點以及類似語言的討論可以但不一定代表相同的實施例。

再者，在一個或多個實施例中，可以任何合適的方式組合本揭露所描述的特徵、優點和特性。根據本文的描述，相關領域的技術人員將意識到，可在沒有特定實施例的一個或多個特定特徵或優點的情況下實現本揭露。在其他情況下，在一些實施例中可辨識其他的特徵和優點，這些特徵和優點可能不存在於本揭露的所有實施例中。

100,102:半導體結構10:基板21:下包覆層22,23:上包覆層23T:溝槽30:波導40:遮罩層40T:開口DL:分界線

以下將配合所附圖式詳述本揭露實施例。應注意的是，根據產業中的標準慣例，各種特徵部件並未按照比例繪製。事實上，各種特徵部件的尺寸可能經放大或縮小，以清楚地表現出本揭露實施例的技術特徵。第1圖是根據本揭露的一些實施例繪示半導體的部分剖面圖。第2A圖至第2G圖是根據本揭露的一些實施例繪示在半導體結構的形成方法的各階段的部分剖面圖。第3圖繪示在對半導體結構進行蝕刻時的部分光學發射光譜(OES)訊號。第4圖為半導體結構於掃描式電子顯微鏡(SEM)下的實際剖面圖。

100:半導體結構

10:基板

22,23:上包覆層

23T:溝槽

Claims (10)

1. 一種半導體結構的形成方法，包括：執行一第一沉積製程，以在一基板的上方形成一第一包覆層；以及執行一第二沉積製程，以直接在該第一包覆層之上形成一第二包覆層，其中該第一包覆層與該第二包覆層由相同的材料所製成，但具有不同的薄膜密度。
2. 如請求項1所述之半導體結構的形成方法，其中該第一沉積製程與該第二沉積製程不同，該第一沉積製程選自由化學氣相沉積、電漿輔助化學氣相沉積、高密度電漿氣相沉積、電子束蒸鍍及物理氣相沉積所組成的群組中的一個，而該第二沉積製程選自由化學氣相沉積、電漿輔助化學氣相沉積、高密度電漿氣相沉積、電子束蒸鍍及物理氣相沉積所組成的群組中的另一個。
3. 如請求項1所述之半導體結構的形成方法，其中該第一包覆層的厚度在5奈米至100奈米的範圍內，或20奈米至50奈米的範圍內。
4. 如請求項1所述之半導體結構的形成方法，其中該第一沉積製程的沉積速率低於該第二沉積製程的沉積速率，或者該第一沉積製程所使用的功率等級高於該第二沉積製程。
5. 如請求項1所述之半導體結構的形成方法，更包括：對該第一包覆層或該第二包覆層執行一離子植入製程，其中該第一沉積製程與該第二沉積製程相同，該第一包覆層與該第二包覆層包括二氧化矽，且該離子植入製程使用氮離子。
6. 如請求項1所述之半導體結構的形成方法，更包括：將該第二包覆層圖案化，以形成至少一溝槽，其中該至少一溝槽暴露出部分該第一包覆層。
7. 如請求項1所述之半導體結構的形成方法，更包括：在該基板與該第一包覆層之間形成一波導；及在該基板與該波導之間形成一第三包覆層，其中該第一包覆層的厚度小於或等於該波導的一消逝波區域。
8. 一種半導體結構，包括：一基板；一第一包覆層，設置於該基板的上方；以及一第二包覆層，設置於該第一包覆層之上並與該第一包覆層直接接觸，其中該第一包覆層與該第二包覆層由相同的材料所製成，但具有不同的薄膜密度。
9. 如請求項8所述之半導體結構，其中該第一包覆層或該第二包覆層包括一摻雜離子，藉此產生不同的薄膜密度。
10. 如請求項8所述之半導體結構，更包括：一波導，設置於該基板與該第一包覆層之間，其中該第二包覆層具有至少一溝槽，該至少一溝槽暴露出部分該第一包覆層，且該第一包覆層與該第二包覆層包括二氧化矽或氮化矽。