TWI912911B - 一種積體電路裝置、記憶體電路及其操作方法 - Google Patents

Abstract

一種IC裝置，包括第一及第二電晶體以及記憶體裝置。該第一電晶體包括耦合至第一選擇線的第一源極/汲極(S/D)端、第二S/D端及耦合至第一字元線的閘極。該第二電晶體包括耦合至第一位元線的第一S/D端、第二S/D端及閘極。該記憶體裝置耦合至該第二電晶體的該第二S/D端，且第一儲存節點包括該第一電晶體的該第二S/D端及該第二電晶體的該閘極。

Description

一種積體電路裝置、記憶體電路及其操作方法

本揭示內容是關於一種積體電路裝置、記憶體電路以及記憶體電路的操作方法。

在許多應用中，積體電路(integrated circuit，IC)包括存儲其他電路組件使用的資料的記憶體電路，例如邏輯電路、處理器電路或計算電路。記憶體電路可包括揮發性記憶體，諸如動態隨機存取記憶體(dynamic random-access memory，DRAM)，其中資料保存依賴於IC的上電，且在一些情況下，存儲的資料會定期再新。記憶體電路亦可包括非揮發性記憶體(non-volatile memory，NVM)，諸如電阻式RAM (resistive RAM，RRAM)，其中在IC斷電期間保留資料。

本揭示的一實施例包含一種積體電路裝置，包含：第一電晶體，包含：第一源極/汲極端，耦合至第一選擇線；第二源極/汲極端；及閘極，耦合至第一字元線；第二電晶體，包含：第一源極/汲極端，耦合至第一位元線；第二源極/汲極端；及閘極；第一記憶體裝置，耦合至第二電晶體的第二源極/汲極端；及第一儲存節點，包含第一電晶體的第二源極/汲極端及第二電晶體的閘極。

本揭示的另一實施例包含一種記憶體電路，包含:記憶體單元陣列，按列及行排列；列解碼器，耦合至對應於多列記憶體單元的第一字元線；及讀取/寫入介面，耦合至對應於多行記憶體單元的選擇線及第一位元線，其中陣列的每一記憶體單元包含：第一電晶體，包含：第一源極/汲極端，耦合至選擇線的相應選擇線；第二源極/汲極端；及閘極，耦合至第一字元線的相應第一字元線；第二電晶體，包含：第一源極/汲極端，耦合至第一位元線的相應第一位元線；第二源極/汲極端；及閘極；記憶體裝置，耦合至第二電晶體的第二源極/汲極端；及第一儲存節點，包含第一電晶體的第二源極/汲極端及第二電晶體的閘極。

本揭示的另一實施例包含一種操作記憶體電路的方法，方法包含以下步驟：藉由以下方式將資料位元寫入第一記憶體單元：將具有第一邏輯位準的字元線訊號輸出至第一記憶體單元的第一電晶體的閘極，第一電晶體包含耦合至第一選擇線的第一源極/汲極端及耦合至第一記憶體單元的儲存節點的第二源極/汲極端；將具有第一邏輯位準的第一選擇訊號輸出至第一選擇線；自第一電晶體接收第一電荷，第一電荷對應於儲存節點上的第一選擇訊號的第一邏輯位準及耦合至儲存節點的第一記憶體單元的第二電晶體的閘極；回應於接收第一電荷之步驟，使用第二電晶體將第一記憶體單元的記憶體裝置耦合至第一位元線；及將資料位元輸出至第一位元線。

以下揭示內容提供了用於實現提供之標的的不同特徵的許多不同的實施例或實例。以下描述元件、值、操作、材料、佈置等的特定實例用以簡化本揭示內容。當然，該些僅為實例，並不旨在進行限制。可以預期其他元件、值、操作、材料、佈置等。例如，在下面的描述中在第二特徵上方或之上形成第一特徵可包括其中第一特徵及第二特徵直接接觸形成的實施例，並且亦可包括其中在第一特徵與第二特徵之間形成附加特徵的實施例，以使得第一特徵及第二特徵可以不直接接觸。此外，本揭示內容可以在各個實例中重複元件符號及/或字母。此重複係出於簡單及清楚的目的，其本身並不指定所討論之各種實施例或組態之間的關係。

此外，為了便於描述，本文中可以使用諸如「在……下方」、「在……下」、「下方」、「在……上方」、「上方」之類的空間相對術語，來描述如圖中所示的一個元件或特徵與另一元件或特徵的關係。除了在附圖中示出的定向之外，空間相對術語意在涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或以其他定向)，並且在此使用的空間相對描述語亦可被相應地解釋。

在各種實施例中，記憶體單元及方法包括第一及第二電晶體、耦合至第二電晶體的第一源極/汲極(source/drain，S/D)端的記憶體裝置，以及包括第一電晶體的第一S/D端及第二電晶體的閘極的儲存節點。第一電晶體的第二S/D端及閘極耦合至相應選擇線及字元線，且第二電晶體的第二S/D端耦合至位元線。因此，記憶體單元能夠用於記憶體電路，其中使用字元線及選擇訊號的組合唯一地將選定的記憶體裝置耦合至相應位元線，從而避免半選記憶體單元的干擾條件。

藉由避免半選干擾條件，與重寫資料以解決由將非選定記憶體裝置耦合至位元線而導致的半選干擾條件的方法相比，例如藉由僅使用字元線訊號選擇記憶體單元來降低寫入操作期間的功耗。

根據各種實施例，第1圖為記憶體電路100的示意圖，第2A圖至第3C圖為記憶體電路100中可用的記憶體單元200N及200P的示意圖，第4圖及第5圖為記憶體單元200N及200P中可用的IC裝置400及500的剖面圖，第6A圖至第6F圖描繪記憶體電路100的操作參數的非限制性實例，第7圖為記憶體電路的操作方法700的流程圖，且第8圖為記憶體電路的製造方法800的流程圖。

在一些實施例中，記憶體電路100為部分或全部積體電路(integrated circuit，IC)。在一些實施例中，記憶體電路100包括在另一IC電路及/或封裝中，例如，數位電路、類比電路、記憶體計算(compute in memory，CIM)電路、位於扇出、3D、2.5D或其他IC封裝中的近記憶體計算(near memory computing，NMC)電路及/或其他合適的電路。

為便於說明，簡化第1圖至第6F圖。在一些實施例中，記憶體電路100、記憶體單元200N或200P或IC裝置400或500中的一或多者包括除第1圖至第6F圖描繪的特徵之外的特徵，例如，全域控制及/或輸入/輸出(input/output，I/O)電路用以產生一或多個訊號，包括及/或除下面討論的訊號。第1圖至第6F圖描繪的一些電路元件包括相應的輸入及/或輸出端，為清楚起見，未標記該些輸入及/或輸出端。

第1圖為根據一些實施例的記憶體電路100的示意圖。記憶體電路100包括耦合至字元線驅動器120及讀取/寫入(read/write，R/W)介面130的記憶體單元112的陣列110，以及經由控制訊號匯流排CTRLB耦合至字元線驅動器120及R/W介面130的控制電路140。記憶體電路100用以能夠執行部分或全部方法，例如，下文討論的關於第7圖的方法700，其中資料寫入記憶體單元112的一或多個實例及/或自該一或多個實例讀取，如下所述。

兩個或更多個電路元件經視為基於一或多個直接訊號連接及/或一或多個間接訊號連接而耦合，該些連接包括兩個或更多個電路元件之間的一或多個邏輯裝置，例如，反相器或邏輯閘。在一些實施例中，兩個或更多個耦合電路元件之間的訊號通信能夠由一或多個邏輯裝置修改，例如反相或有條件。

在第1圖所示的實施例中，記憶體電路100用作動態隨機存取記憶體(dynamic random-access memory，DRAM)電路，該DRAM電路包括用作DRAM單元的記憶體單元112，其中存儲的資料隨時間推移例如定期再新。在一些實施例中，記憶體電路100用作記憶體電路，例如，用作非揮發性記憶體(non-volatile memory，NVM)電路，該NVM電路包括用作NVM單元的記憶體單元112。

陣列110包括排列成列及行的記憶體單元112 (為清晰起見標記的單一實例) (未標記)。每列記憶體單元112的每一記憶體單元112耦合至字元線WWL1~WWL4及字元線RWL1~RWL4中的各一者，且每行記憶體單元112的每一記憶體單元112耦合至位元線WBL1~WBL4、位元線RBL1~RBL4及選擇線YSEL1~YSEL4中的各一者。

為清楚起見，除相應字元線、位元線及選擇線之外，參考指定符WWL1~WWL4及RWL1~RWL4亦表示字元線訊號，參考指定符WBL1~WBL4及RBL1~RBL4亦表示位元線訊號，且參考指定符YSEL1~YSEL4亦表示選擇訊號，下面將逐一討論。

在第1圖描繪的實施例中，陣列110包括等於4的總列數及總行數，以便於說明。在各種實施例中，陣列110包括少於或大於4的總列數及/或總行數。

在第1圖描繪的實施例中，陣列110包括沿相應列及行尺寸排列的列及行(未標記)。在一些實施例中，陣列110具有三維(three-dimensional，3D)排列，亦稱為堆疊排列，該3D排列包括垂直於第1圖描繪的單層的列及行尺寸排列的一或多個陣列層(未展示)，使得陣列110包括除第1圖描繪之外的列及行。

在第1圖所示的實施例中，每一記憶體單元112為五端裝置，包括耦合至相應字元線WWL1~WWL4、字元線RWL1~RWL4、位元線WBL1~WBL4、位元線RBL1~RBL4及選擇線YSEL1~YSEL4的端。每一記憶體單元112對應於記憶體單元200N或200P中的一者，如下文關於第2A圖至第5圖所討論。

在一些實施例中，例如，如下文關於第3C圖所討論，記憶體電路100不包括RWL1~RWL4或位元線RBL1~RBL4中的一者或兩者，且每一記憶體單元112為包括耦合至字元線WWL1~WWL4、位元線WBL1~WBL4及選擇線YSEL1~YSEL4的相應端的四端裝置。

藉由下文討論的組態，每一記憶體單元112包括記憶體裝置(第1圖中未展示)，例如下文討論的記憶體裝置210，且用以回應於自相應字元線WWL1~WWL4接收的字元線訊號與自相應選擇線YSEL1~YSEL4接收的選擇訊號的組合，在寫入操作期間將記憶體裝置耦合至相應位元線WBL1~WBL4。在一些實施例中，記憶體單元112稱為交叉點記憶體單元112。

字元線驅動器120 (在一些實施例中亦稱為列解碼器120或多工器120)為用以回應於自控制訊號匯流排CTRLB上的控制電路140及/或自記憶體電路100外部的一或多個電路(未展示)接收的一或多個控制訊號CTRL，在相應字元線WWL1~WWL4及RWL1~RWL4 (在一些實施例中亦稱為寫入字元線WWL1~WWL4及讀取字元線RWL1~RWL4)上輸出字元線訊號WWL1~WWL4及RWL1~RWL4的電子電路。

在一些實施例中，訊號(例如，控制訊號CTRL或字元線訊號)為例如對應於高邏輯位準及低邏輯位準的高電壓位準與低電壓位準之間的基於時間的一系列轉換。高電壓位準或邏輯位準對應於電源電壓位準的預定範圍內的電壓，例如VDD電壓位準，且低電壓位準或邏輯位準對應於參考電壓位準的預定範圍內的電壓，例如VSS或接地電壓位準。

在寫入操作中，字元線驅動器120用以回應於一或多個控制訊號CTRL在例如對應於包括高或低邏輯位準之一的列位址Xaddr的相應字元線WWL1~WWL4上輸出字元線訊號WWL1~WWL4 (在一些實施例中亦稱為字元線寫入訊號WWL1~WWL4)。耦合至字元線WWL1~WWL4之一的每一記憶體單元112用以將記憶體裝置耦合至相應位元線WBL1~WBL4之一，以回應具有高或低邏輯位準之一的字元線訊號WWL1~WWL4，且進一步回應相應的選擇訊號YSEL1~YSEL4，如下所述。

因此，字元線驅動器120用以在字元線WWL1~WWL4上輸出字元線訊號WWL1~WWL4，以部分地導致每一記憶體單元112將包括的記憶體裝置耦合至相應位元線WBL1~WBL4之一。

在讀取操作中，在第1圖所示的實施例中，字元線驅動器120用以回應於一或多個控制訊號CTRL在例如對應於包括高邏輯位準或低邏輯位準之一的列位址Xaddr的相應字元線號RWL1~RWL4之一而輸出字元線訊號RWL1~RWL4 (在一些實施例中亦稱為字元線讀取訊號RWL1~RWL4)。耦合至字元線RWL1~RWL4之一的每一記憶體單元112用以回應於具有高或低邏輯位準之一的字元線訊號RWL1~RWL4將記憶體裝置耦合至相應位元線RBL1~RBL4之一。在一些實施例中，每一記憶體單元112用以僅回應於相應字元線訊號RWL1~RWL4將記憶體裝置耦合至相應位元線RBL1~RBL4之一。

在一些實施例中，例如，在每一記憶體單元112為四端裝置的實施例中，在讀取操作中，字元線驅動器120用以回應於一或多個控制訊號CTRL在相應字元線WWL1~WWL4之一上輸出字元線讀取訊號RWL1~RWL4，且耦合至字元線WWL1~WWL4之一的每一記憶體單元112用以回應於具有高或低邏輯位準之一的字元線訊號RWL1~RWL4將記憶體裝置耦合至相應位元線WBL1~WBL4之一。

R/W介面130 (在一些實施例中亦稱為本地I/O電路130)為用以回應於自控制訊號匯流排CTRLB上的控制電路140及/或自記憶體電路100外部的一或多個電路(未展示)接收的一或多個控制訊號CTRL而在選擇線YSEL1~YSEL4上輸出選擇訊號YSEL1~YSEL4 (在一些實施例中亦稱為寫入選擇訊號YSEL1~YSEL4及寫入選擇線YSEL1~YSEL4)的電子電路。

在寫入操作中，R/W介面130用以回應於一或多個控制訊號CTRL在例如對應於包括高或低邏輯位準之一的行位址Yaddr的相應選擇線YSEL1~YSEL4之一上輸出選擇訊號YSEL1~YSEL4。耦合至選擇線YSEL1~YSEL4之一的每一記憶體單元112用以將記憶體裝置耦合至相應位元線WBL1~WBL4之一，以回應於具有高或低邏輯位準之一的選擇訊號YSEL1~YSEL4，且進一步回應於相應字元線訊號WWL1~WWL4，如上所述。

因此，R/W介面130用以在選擇線YSEL1~YSEL4上輸出選擇訊號YSEL1~YSEL4，該選擇線YSEL1~YSEL4用以部分地導致每一記憶體單元112將包括的記憶體裝置耦合至相應位元線WBL1~WBL4之一。

在寫入操作中，R/W介面130亦用以回應於一或多個控制訊號CTRL在例如對應於包括高或低邏輯位準之一或一或多個其他電壓位準的行位址Yaddr的相應位元線WBL1~WBL4之一上輸出位元線訊號WBL1~WBL4 (在一些實施例中亦稱為一或多個程式電壓)，用以程式化相應記憶體單元112至對應於高或低邏輯位準的狀態。

在讀取操作中，R/W介面130亦用以回應於一或多個控制訊號CTRL在例如對應於包括高或低邏輯位準之一或一或多個其他電壓位準的行位址Yaddr的相應位元線RBL1~RBL4之一上輸出位元線訊號RBL1~RBL4 (在一些實施例中亦稱為一或多個讀取或偏壓電壓)，用以偏壓相應記憶體單元112至對應於R/W介面130的讀取操作(例如，電流偵測操作)的位準。

在一些實施例中，例如，在每一記憶體單元112為四端裝置的實施例中，在讀取操作中，R/W介面130用以回應於一或多個控制訊號CTRL在相應位元線WBL1~WBL4之一上輸出位元線訊號RBL1~RBL4，且因此，每一記憶體單元112偏壓至自相應位元線WBL1~WBL4之一接收的高或低邏輯位準之一或一或多個其他電壓位準。在一些實施例中，每一記憶體單元112的第四端耦合至訊號線(第1圖中未展示)，例如，源極線，用以具有諸如接地及/或耦合至R/W介面130的訊號偵測電路的參考電壓位準。

在第1圖所示的實施例中，其中記憶體電路100用作DRAM電路，該DRAM電路包括用作DRAM單元的記憶體單元112，R/W介面130包括再新及鎖存電路、行解碼器(例如，多工器)及讀取/寫入電路。再新及鎖存電路用以藉由自記憶體單元112例如週期性地讀取、鎖存及重寫資料來執行再新操作，行解碼器用以回應於位址Yaddr輸出選擇訊號YSEL1~YSEL4且活化位元線WBL1~WBL4及/或RBL1~RBL4，且讀取/寫入電路用以回應於一或多個控制訊號CTRL將資料輸出至根據選擇訊號YSEL1~YSEL4及活化的位元線WBL1~WBL4及/或RBL1~RBL4選擇的記憶體單元112且自記憶體單元112讀取資料。

在一些實施例中，R/W介面130包括一或多個訊號偵測電路(未展示)，例如，感測放大器，且因此用以基於在位元線RBL1~RBL4及/或WBL1~WBL4之一或組合上接收的一或多個訊號執行一或多個讀取操作，例如，量測一或多個電流、電壓或電壓差，其中偵測選定記憶體單元112的程式化邏輯高位準或邏輯低位準。

在一些實施例中，一或多個訊號偵測電路用以基於第一臨限電壓位準大於或小於第二臨限電壓位準來判定選定記憶體單元112的程式化狀態。在一些實施例中，一或多個訊號偵測電路用以基於對應於位元線訊號RBL1~RBL4的一或多個值的一或多個電流(例如通道電流)結合存儲在相應記憶體裝置的儲存節點(例如下文關於第3A圖及第3B圖討論的儲存裝置310N或310P的儲存節點SN)上的電壓位準來判定選定記憶體單元112的程式化狀態。

控制電路140為電子電路，用以藉由根據本文所討論的實施例在控制訊號匯流排CTRLB上產生且由字元線驅動器120及R/W介面130接收的一或多個控制訊號CTRL控制電子電路100的操作。在各種實施例中，控制電路140包括硬體處理器142及非暫時性電腦可讀儲存媒體144。儲存媒體144由電腦程式碼編碼，亦即存儲電腦程式碼，亦即一組可執行指令。由硬體處理器142執行指令表示(至少部分)記憶體電路操作工具，該記憶體電路操作工具實現例如下文關於第7圖討論的方法700 (在下文中提及的製程及/或方法)的部分或全部。

處理器142經由匯流排電耦合至非暫時性電腦可讀儲存媒體144、I/O介面及網路(細節未展示)。網路介面連接至網路(未展示)，使得處理器142及非暫時性電腦可讀儲存媒體144能夠經由網路連接外部元件。處理器142用以執行在非暫時性電腦可讀儲存媒體144中編碼的電腦程式碼，以使控制電路140及記憶體電路100可用於執行部分或全部所述製程及/或方法。在一或多個實施例中，處理器142為中央處理單元(central processing unit，CPU)、多處理器、分佈式處理系統、應用特定積體電路(application specific integrated circuit，ASIC)及/或合適的處理單元。

在一或多個實施例中，非暫時性電腦可讀儲存媒體144為電子系統、磁力系統、光學系統、電磁系統、紅外線系統及/或半導體系統(或設備或裝置)。例如，非暫時性電腦可讀儲存媒體144包括半導體或固態記憶體、磁帶、可移動電腦軟碟、隨機存取記憶體(random-access memory，RAM)、靜態RAM (static RAM，SRAM)、動態RAM (dynamic RAM，DRAM)、唯讀記憶體(ead-only memory，ROM)、剛性磁碟及/或光碟。在使用光碟的一或多個實施例中，非暫時性電腦可讀儲存媒體144包括唯讀光碟記憶體(compact disk-read only memory，CD-ROM)、光碟讀/寫器(compact disk-read/write，CD-R/W)及/或數位視訊光碟(digital video disc，DVD)。

在一或多個實施例中，非暫時性電腦可讀儲存媒體144存儲電腦程式碼，該電腦程式碼用以使控制電路140產生控制訊號，以便可用於執行部分或全部所述製程及/或方法。在一或多個實施例中，非暫時性電腦可讀儲存媒體144亦存儲有助於執行部分或全部所述製程及/或方法的資訊。在一或多個實施例中，非暫時性電腦可讀儲存媒體144存儲一或多個資料集，例如，複數個資料型樣，下文關於所述製程及/或方法所討論。

第2A圖及第2B圖為根據一些實施例的相應記憶體單元200P及200N的示意圖。記憶體單元200P及200N中的每一者可用作上文關於第1圖討論的記憶體單元112。

第2A圖及第2B圖中的每一者包括對應於字元線/訊號WWL1~WWL4之一的字元線/訊號WWL、對應於選擇線/訊號YSEL1~YSEL4之一的選擇線/訊號YSEL及對應於位元線/訊號WBL1~WBL4之一的位元線/訊號WBL，上文關於第1圖所討論。

記憶體單元200P及200N中的每一者包括電晶體W1及電晶體W0，該電晶體W1包括耦合至選擇線YSEL的S/D端、耦合至字元線WWL的閘極及耦合至儲存節點SNW的S/D端；且該電晶體W0包括耦合至位元線WBL的S/D端、耦合至儲存節點SNW的閘極及耦合至記憶體裝置210的S/D端。如第2A圖及第2B圖所描繪，記憶體單元200P包括電晶體W1及W0，該些W1及W0中的每一者包括p型電晶體，且記憶體單元200N包括電晶體W1及W0，該些電晶體W1及W0中的每一者包括n型電晶體。

S/D端可單獨或共同地指源極或汲極，取決於上下文。

儲存節點(例如，儲存節點SNW)為IC結構，該IC結構包括一或多個導電元件，例如金屬線段，用以經由一或多個開關裝置(例如電晶體，諸如電晶體W1)選擇性地耦合至其他結構元件且與該些結構元件解耦。在一些實施例中，儲存節點的金屬段作為一或多個S/D端及/或一或多個閘極包括在一或多個電晶體中。在一些實施例中，儲存節點包括位於複數個金屬段之間且電連接該些金屬段的一或多個通孔結構。

在一些實施例中，儲存節點的金屬段及通孔結構(若包括)為位於IC互連結構中的後段製程(back end of line，BEOL)特徵。在一些實施例中，儲存節點為下文關於第4圖討論的IC裝置400的儲存節點STN。

在操作中，當藉由一或多個開關裝置與其他結構元件解耦時，儲存節點由一或多個開關裝置的介電材料層及密封通道電隔離，使得足夠小的洩漏電流及足夠大的電容，例如寄生電容，導致儲存節點上的電荷在保留週期內基本保留。保留週期具有基於儲存節點組態及電荷位準的最短持續時間，且足夠長，以允許電路(例如記憶體電路100)執行複數個讀取及/或寫入操作，同時電荷基本上保留在儲存節點上。

因此，保留在儲存節點SNW上的電荷能夠偏壓電晶體W0的閘極，使得非選定的給定記憶體單元200P或200N的電晶體W0能夠在保留週期內關斷，因為在一或多個其他(選定)記憶體單元上執行一或多個寫入操作，如下文關於第6A圖至第6F圖所討論。

在第2A圖及第2B圖描述的實施例中，儲存節點SNW保留對應於高邏輯位準的電荷對應於記憶體單元200P的p型電晶體W0在保留期間關斷，且儲存節點SNW保留對應於低邏輯位準的電荷對應於記憶體單元200N的n型電晶體W0在保留期間關斷。

隨著保留期間的最短持續時間的增加，可對其他記憶體單元執行的讀取及/或寫操作的數量增加。在一些實施例中，儲存節點(例如，儲存節點SNW)具有100毫秒(ms)至10秒的最短持續時間。在一些實施例中，儲存節點具有500 ms至5秒的最短持續時間。

記憶體裝置210為電氣裝置、機電裝置、電磁裝置或其他裝置，用以存儲由邏輯狀態表示的資料位元。在一些實施例中，邏輯狀態對應於存儲在記憶體裝置210中的電荷的電壓位準。在一些實施例中，邏輯狀態對應於記憶體裝置210的一部分或全部的物理性質，例如，電阻或磁性取向。

在一些實施例中，記憶體裝置210包括靜態隨機存取記憶體(static random-access memory，SRAM)裝置、DRAM裝置、嵌入式DRAM (embedded DRAM，eDRAM)裝置、增益單元裝置、電阻式隨機存取記憶體(resistive random-access memory，RRAM)裝置、磁阻式隨機存取記憶體(magnetoresistive random-access memory，MRAM)裝置、鐵電隨機存取記憶體(ferroelectric random-access memory，FeRAM)裝置、NOR或NAND快閃裝置、導電橋接隨機存取記憶體(conductive-bridging random-access memory，CBRAM)裝置、NVM裝置、3D NVM裝置或能夠存儲位元資料的其他記憶體裝置類型。

記憶體電路100包括記憶體單元200N或200P，該些記憶體單元200N或200P中的每一包括電晶體W1及W0、儲存節點SNW及記憶體裝置210，因此用以回應於字元線訊號WWL1~WWL4及選擇訊號YSEL1~YSEL4的相應組合將每一記憶體裝置210選擇性地耦合至相應位元線WBL1~WBL4。因此，選定記憶體單元200N或200P的記憶體裝置210耦合至相應位元線WBL1~WBL4，使得在非選定記憶體單元200N或200P的記憶體裝置210上避免半選干擾條件。

藉由避免半選干擾條件，與重寫資料以解決由將非選定記憶體裝置耦合至位元線而導致的半選干擾條件的方法相比，例如藉由僅使用字元線訊號選擇記憶體單元來降低半導體電路100在寫入操作期間的功耗。

第3A圖至第3C圖為根據一些實施例的記憶體單元200N或200P的非限制性實例的示意圖。第3A圖至第3C圖中的每一者包括字元線/訊號WWL、選擇線/訊號YSEL及位元線/訊號WBL，上文關於第2A圖及第2B圖討論。第3A圖及第3B圖中的每一者亦包括對應於字元線/訊號RWL1~RWL4之一的字元線/訊號RWL及對應於位元線/訊號RBL1~RBL4之一的位元線/訊號RBL，上文關於第1圖討論。第3C圖亦包括訊號線/訊號SL，如下所述。

第3A圖描繪包括可用作記憶體裝置210的記憶體裝置310N的記憶體單元200N，第3B圖描繪包括可用作記憶體裝置210的記憶體裝置310P的記憶體單元200P，且第3C圖描繪包括可用作記憶體裝置210的記憶體裝置310R的記憶體單元200N。

記憶體裝置310N及310P中的每一者包括電晶體R1及R0。電晶體R1包括耦合至位元線RBL的S/D端、耦合至字元線RWL的閘極及耦合至電晶體R0的S/D端的S/D端。電晶體R0包括耦合至儲存節點SN的閘極及耦合至配電路徑的S/D端，該儲存節點SN亦包括電晶體W0的S/D端。如第3A圖及第3B圖描繪，記憶體裝置310N包括電晶體R1及R0，該些電晶體R1及R0中的每一者包括n型電晶體，且配電路徑包括接地路徑，且記憶體裝置310P包括電晶體R1及R0，該些電晶體R1及R0中的每一者包括p型電晶體，且配電路徑包括電源配電路徑。

因此，記憶體裝置310N及310P中的每一者用作增益單元裝置，其中保留在儲存節點SN上的電荷能夠表示基於大於或小於電晶體R0的臨限電壓的邏輯狀態。

在操作中，記憶體裝置310N的儲存節點SN保留對應於高邏輯位準的電荷，表示第一邏輯狀態對應於電晶體R0接通，且記憶體裝置310N的儲存節點SN保留對應於低邏輯位準的電荷，表示第二邏輯狀態對應於電晶體R0關斷。記憶體裝置310P的儲存節點SN保留對應於低邏輯位準的電荷，表示第一邏輯狀態對應於電晶體R0接通，且記憶體裝置310P的儲存節點SN保留對應於高邏輯位準的電荷，表示第二邏輯狀態對應於電晶體R0關斷。

記憶體裝置310R包括耦合在電晶體W0的S/D端與訊號線SL之間的RRAM裝置RM。RRAM裝置RM為能夠例如藉由在兩個端上施加的一或多個差分電壓而程式化至對應於第一及第二邏輯狀態的至少兩個電阻位準的雙端裝置。在一些實施例中，RRAM裝置包括下文關於第5圖討論的可變電阻裝置500。

訊號線SL為耦合至電壓源(未展示)、接地、字元線驅動器120及/或R/W介面130的電氣路徑，且用以向/自RRAM裝置RM的端施加及/或接收訊號SL。在一些實施例中，訊號線/訊號SL為字元線/訊號RWL1~RWL4之一或上文討論的位元線/訊號RBL1~RBL4之一。

在第3A圖描繪的實施例中，記憶體裝置310R包括在記憶體單元200N中。在一些實施例中，記憶體裝置310R包括在記憶體單元200P中。

如第3A圖至第3C圖所描繪，包括在相應記憶體單元200N或200P中的記憶體裝置310N、310P及310R中的每一者用以回應於訊號WWL及YSEL耦合至位元線WBL，使得包括記憶體單元200N或200P (包括記憶體裝置310N，310P或310R)的記憶體電路(例如，記憶體電路100)能夠實現上文關於記憶體電路100及記憶體單元200N及200P討論的權益。

第4圖為根據一些實施例的IC裝置400的剖面圖。IC裝置400為位於IC互連結構中的BEOL裝置，例如上文討論的記憶體電路100。

第4圖描繪IC裝置400，該IC裝置400包括電晶體T1及T2以及儲存節點STN，以及X及Z方向。IC裝置400可用於記憶體單元200N或200P的組態，其中電晶體T1及T2及儲存節點STN的實例可用作上文關於第2A圖至第3C圖討論的相應電晶體W0及W1及儲存節點SNW。在一些實施例中，IC裝置400可用於記憶體單元200N或200P的組態，其中電晶體T1及T2及儲存節點STN的實例亦可用作上文關於第3A圖及第3B圖討論的相應電晶體R0及W0及儲存節點SN。

電晶體T1包括S/D結構SD1及SD2、閘極結構G1、氧化層OX1及通道層CH1。電晶體T2包括S/D結構SD3及SD4、閘極結構G2、氧化層OX2及通道層CH2。儲存節點STN包括閘極G1、S/D結構SD4及位於閘極G1與S/D結構SD4之間且電連接閘極G1與S/D結構SD4的通孔結構V。

除第4圖中描繪的特徵外，IC裝置400亦包括用於說明目的而未包括的特徵，例如，位於電晶體T1及T2之間且圍繞通孔結構V的一或多個介電層，例如，包括二氧化矽(SiO₂)。為便於說明，未描繪位於IC裝置400下方的前段製程(front end of line，FEOL)特徵。

出於說明目的，第4圖中描繪的特徵的相對位置及尺寸為非限制性實例。除第4圖描繪的位置及尺寸之外的相對位置及尺寸均在本揭示內容的範疇內。

在第4圖描繪的實施例中，S/D結構SD1及SD2及閘極G1為位於互連結構的第一金屬層中的金屬段，且S/D結構SD3及SD4及閘極G2為位於互連結構的第二金屬層中的金屬段，該第二金屬層位於第一金屬層下方且與第一金屬層相鄰。在一些實施例中，第二層不與第一層相鄰，使得一或多個金屬層位於第一金屬層與第二金屬層之間。在一些實施例中，通孔結構V包括單一通孔結構、不止一個通孔結構及/或位於第一金屬層與第二金屬層之間的一或多個金屬層中的一或多個金屬段。金屬段及通孔結構包括銅(Cu)、銀(Ag)、鎢(W)、鈦(Ti)、鎳(Ni)、錫(Sn)、鋁(Al)或適合提供低電阻電氣路徑的其他金屬或材料中的一或多者。

氧化層OX1及OX2 (在一些實施例中亦稱為閘極氧化層)包括一或多種絕緣材料，例如SiO₂、氮化矽(Si₃N₄)，及/或一或多種其他合適的材料，諸如k值小於3.8的低k材料或k值大於3.8或7.0的高k材料，諸如氧化鋁(Al₂O₃)、氧化鉿(HfO₂)、五氧化二鉭(Ta₂O₅)或氧化鈦(TiO₂)，適用於在IC結構元件之間提供高電阻，亦即高於預定臨限的電阻位準，對應於基於電阻的一或多個公差位準對電路性能的影響。

通道層CH1及CH2包括一或多種半導體材料，例如多晶矽、氧化物材料，例如氧化銦(In₂O₃)、氧化銦(IWO)，及/或一或多種摻雜劑，例如硼(B)、磷(P)、砷(As)、鎵(Ga)或其他合適的材料，用以回應於保留在相應閘極G1或G2上的電荷而在相應S/D結構SD1與SD2或SD3與SD4之間提供導電通道。

藉由上文討論的組態，IC裝置400能夠包括在記憶體單元200N及200P中，從而實現上文關於記憶體電路100討論的權益。

第5圖為根據一些實施例的IC裝置圖500的剖面圖。IC裝置500 (在一些實施例中亦稱為可變電阻裝置500)可用作上文關於第3C圖討論的RRAM裝置RM。

IC裝置500為微電子裝置，該微電子裝置包括電阻層L1，該電阻層L1沿Z方向在電極E1與E2之間的X及Y (未展示)方向延伸。在一些實施例中，IC裝置500包括一或多個附加特徵，例如導電元件，為清楚起見，第5圖中未描述這些特徵。

在程式操作中，基於施加在相應電極E1及E2上的電壓V1及V2的電阻層L1上足夠大的電壓差誘導燈絲F1的形成，從而與不包括燈絲F1的電阻層L1對應的位準相比，提供降低電阻層L1的電阻位準的電流路徑。在讀取操作中，電壓V1與V2之間的差值足夠小，以避免燈絲的形成，從而感應可由電路量測的電流，例如，上文關於第1圖至第3C圖討論的R/W介面130。

電阻層L1為一或多層介電材料，用以接收電壓差。在各種實施例中，電阻層L1包括鎢(W)、鉭(Ta)、鈦(Ti)、鎳(Ni)、鈷(Co)、鉿(Hf)、釕(Ru)、鋯(Zr)、鋅(Zn)、鐵(Fe)、錫(Sn)、鋁(Al)、銅(Cu)、銀(Ag)、鉬(Mo)、鉻(Cr)或其他合適元素中的一或多種，複合材料包括例如矽或能夠基於燈絲F1的存在與否而具有高電阻狀態(high resistance state，HRS)或低電阻狀態(low resistance state，LRS)的另一材料。

在第5圖所描繪的實施例中，電阻層L1包括單根燈絲F1，因此電流在操作中流過單一電流路徑。在各種實施例中，除燈絲F1之外，電阻層L1亦包括一或多根燈絲(未展示)，因此電流在操作中流過複數個電流路徑。

在各種實施例中，電阻層L1在LRS中具有1千歐姆(kΩ)至4 kΩ的電阻值及/或在HRS中具有15 kΩ至30k Ω的電阻值。在各種實施例中，電阻層L1在LRS中具有第一電阻值範圍且在HRS中具有第二電阻值範圍，且第一範圍的最大值與第二範圍的最小值之間的差值大於第一範圍的最大值乘以0.05 (大於第一範圍的最大值至少5%)。

藉由包括在上文關於第1圖至第3C圖討論的記憶體電路100，IC裝置500操作以實現上述關於記憶體電路100討論的權益。

第6A圖至第6F圖描繪根據一些實施例的記憶體電路100的操作參數的非限制性實例。第6A圖至第6F圖中的每一者描繪的實例對應於包括記憶體單元200N的記憶體電路100，該記憶體單元200N包括上文關於第1圖至第3C圖討論的記憶體裝置310N。對應於記憶體電路100的操作參數以其他方式組態，例如，包括記憶體單元200P及/或記憶體裝置310P或310R，均在本揭示內容的範疇內。

相對於選定的記憶體單元200N，第6A圖表示待機模式，第6B圖表示寫入操作，第6C圖表示讀取操作，第6D圖表示再新操作，第6E圖描繪對應於第6A圖至第6D圖中的每一者的訊號RWL、WWL、YSEL及WBL，且第6F圖描繪包括R/W介面130及陣列110中未選擇的記憶體單元200N的複數個實例的寫入操作。

在第6A圖及第6E圖描繪的待機模式下，字元線訊號RWL及WWL、選擇訊號YSEL及位元線訊號WBL中的每一者具有低邏輯位準，且位元線訊號RBL相對於選定記憶體單元200N不受控制。作為回應，電晶體R1、W1及W0中的每一者關斷，儲存節點SNW與選擇線YSEL解耦且保留對應於低邏輯位準的(先前施加的)電荷，且儲存節點SN與位元線WBL解耦且保留對應於高或低邏輯位準的(先前程式化的)電荷(未展示)。

在第6B圖及第6E圖描繪的寫入模式下，字元線訊號RWL具有低邏輯位準，字元線訊號WWL及選擇訊號YSEL中的每一者具有高邏輯位準，位元線訊號WBL具有與寫入資料相對應的高邏輯位準或低邏輯位準，且位元線訊號RBL相對於選定記憶體單元200N不受控制。作為回應，電晶體R1關斷，電晶體W1及W0中的每一者接通，儲存節點SNW耦合至選擇線YSEL且接收對應於高邏輯位準的電荷，且儲存節點SN耦合至位元線WBL且接收對應於寫入資料的高或低邏輯位準(未展示)的電荷。

在第6C圖及第6E圖描繪的讀取模式下，字元線訊號RWL具有高邏輯位準，字元線訊號WWL及選擇訊號YSEL中的每一者具有低邏輯位準，且位元線訊號WBL相對於選定記憶體單元200N不受控制。作為回應，電晶體R1接通，電晶體W1及W0中的每一者關斷，儲存節點SNW與選擇線YSEL解耦且保留對應於低邏輯位準的(先前施加的)電荷，儲存節點SN與位元線WBL解耦且保留對應於寫入資料的高或低邏輯位準(未展示)的電荷，且位元線訊號RBL具有對應於基於儲存節點SN上保留的電荷的先前寫入的資料的高或低邏輯位準。

在第6D圖及第6E圖描繪的再新模式下，字元線訊號RWL及WWL及選擇訊號YSEL中的每一者具有高邏輯位準。作為回應，電晶體R1、W1及W0中的每一者接通，儲存節點SNW耦合至選擇線YSEL且接收對應於高邏輯位準的電荷，位元線訊號RBL及WBL中的每一者具有對應於基於儲存節點SN上保留的電荷的先前寫入的資料的高或低邏輯位準，儲存節點SN耦合至位元線WBL且接收對應於先前寫入的資料的電荷。

如第6F圖所描繪(為清楚起見未標記的線/訊號)，選定記憶體單元200N (標記)的寫入模式包括第6B圖及第6E圖描繪的訊號。與選定記憶體單元200N位於同一列的第二(非選定)記憶體單元200N實例亦接收具有高邏輯位準的字元線訊號WWL。回應於具有低邏輯位準的相應選擇訊號YSEL，非選定記憶體單元200N的電晶體W0關斷，且儲存節點SN與位元線WBL解耦，使得儲存節點SN上保留的電荷不會因回應具有高邏輯位準的字元線訊號WWL而受到干擾。

因此，第6A圖至第6F圖提供記憶體電路100操作的非限制性示意圖，其中非選定記憶體單元200N或200P的記憶體裝置不會因回應具有邏輯位準的字元線訊號WWL而受到干擾，該邏輯位準用以導致資料寫入與未選定記憶體單元200N或200P位於同一列的選定記憶體單元200N或200P。

在一些實施例中，記憶體電路100以其他方式組態，使得非選定記憶體單元200N或200P的記憶體裝置不會因回應具有邏輯位準的字元線訊號WWL而受到干擾，該邏輯位準用以導致資料寫入與非選定記憶體單元200N或200P位於同一列的選定記憶體單元200N或200P，例如基於記憶體單元200P接收具有與第6A圖至第6F圖描繪的邏輯位準相反的邏輯位準的記憶體單元200P，或非選定記憶體單元200N或200P包括記憶體裝置310R，該記憶體裝置310R包括不耦合至位元線WBL的端，以回應於具有邏輯位準的字元線訊號WWL，該邏輯位準用以導致資料寫入選定記憶體單元200N或200P。

第7圖為根據一些實施例的記憶體電路的操作方法700的流程圖。方法700可用於記憶體電路，例如，包括記憶體單元200N或200P的實例的記憶體電路100，如上文關於第1圖至第6F圖討論。在一些實施例中，方法700的操作為操作CIM或NMC電路的方法的操作子集。

第7圖中描繪的方法700的操作順序僅供說明。方法700的操作能夠以與第7圖中描繪的順序不同的順序執行。在一些實施例中，除第7圖中描繪的操作之外，在第7圖中描繪的操作之前、之間、期間及/或之後執行操作。

在操作710，在一些實施例中，第一記憶體單元由記憶體電路在待機模式下操作，例如，如上關於第1圖至第6F圖討論的記憶體電路100。在一些實施例中，在待機模式下操作第一記憶體單元之步驟包括以下步驟：操作記憶體單元200N或200P，如上關於第2A圖至第6F圖所述。

在一些實施例中，執行待機操作之步驟包括以下步驟：向第一電晶體的S/D端與第一記憶體單元的第二電晶體的閘極之間的儲存節點施加電荷，該電荷用以關斷第二電晶體且將第一記憶體單元的記憶體裝置與記憶體電路的第一位元線解耦。

在一些實施例中，在待機模式下操作第一記憶體單元之步驟包括以下步驟：執行如上關於第6A圖及第6E圖討論的待機操作。

在操作720，使用字元線訊號及選擇訊號將資料位元寫入第一記憶體單元，例如，使用字元線訊號WWL及選擇訊號YSEL將資料位元寫入記憶體單元200N或200P，如上關於第2A圖及第6F圖所討論。

將資料位元寫入第一記憶體單元之步驟包括以下步驟：記憶體電路將具有第一邏輯位準的字元線訊號輸出至第一記憶體單元的第一電晶體的閘極，該第一電晶體包括耦合至第一選擇線的第一S/D端及耦合至第一記憶體單元的儲存節點的第二S/D端；將具有第一邏輯位準的第一選擇訊號輸出至第一選擇線；自第一電晶體接收對應於儲存節點上第一選擇訊號的第一邏輯位準及第一記憶體單元的第二電晶體的閘極的第一電荷；回應於接收第一電荷，使用第二電晶體將第一記憶體單元的記憶體裝置耦合至第一位元線；及將資料位元輸出至第一位元線。

在一些實施例中，將資料位元寫入第一記憶體單元之步驟包括以下步驟：執行如上關於第6B圖及第6E圖討論的寫入操作。

在一些實施例中，使用第二電晶體將第一記憶體單元的記憶體裝置耦合至第一位元線之步驟包括以下步驟：將記憶體裝置310N、310P或310R中的一者耦合至位元線WBL，如上關於第3A圖至第3C圖所討論。

在一些實施例中，將資料位元寫入第一記憶體單元之步驟包括以下步驟：將具有第一邏輯位準的字元線訊號輸出至第二記憶體單元的第一電晶體的閘極，該第一電晶體包含耦合至第二選擇線的第一S/D端及耦合至第二記憶體單元的儲存節點的第二S/D端；將具有第二邏輯位準的第二選擇訊號輸出至第二選擇線；自第二記憶體單元的第一電晶體接收第二電荷，該第二電荷對應於第二記憶體單元的儲存節點上的第二選擇訊號的第二邏輯位準及第二記憶體單元的第二電晶體的閘極，該閘極耦合至第二記憶體單元的儲存節點；及回應於接收第二電荷，使用第二記憶體單元的第二電晶體將第二記憶體單元的記憶體裝置與第二位元線解耦。

在一些實施例中，將資料位元寫入第一記憶體單元之步驟包括以下步驟：執行如上關於第6F圖討論的寫入操作。

在操作730，在一些實施例中，自第一記憶體單元讀取資料位元。在一些實施例中，自第一記憶體單元讀取資料位元之步驟包括以下步驟：自記憶體單元200N或200P讀取資料位元，如上關於第2A圖至第6F圖所討論。

在一些實施例中，自第一記憶體單元讀取資料位元之步驟包括以下步驟：執行如上關於第6C圖及第6E圖討論的讀取操作。

在操作740，在一些實施例中，對第一記憶體單元執行再新操作。在一些實施例中，對第一記憶體單元執行再新操作之步驟包括以下步驟：對記憶體單元200N或200P執行再新操作，如上關於第2A圖至第6F圖所討論。

在一些實施例中，對第一記憶體單元執行再新操作之步驟包括以下步驟：執行如上關於第6D圖及第6E圖討論的再新操作。

藉由執行方法700的部分或全部操作，回應於字元線及選擇訊號的組合，記憶體電路能夠將記憶體裝置選擇性地耦合至相應位元線，從而避免未選定記憶體單元上的半選干擾條件，進而實現上述關於記憶體電路100及記憶體單元200N及200P的權益。

第8圖為根據一些實施例的記憶體電路的製造方法800的流程圖。方法800可操作以形成記憶體電路100，該記憶體電路100包括如上關於第1圖至第6F圖討論的記憶體單元200N或200P。

在一些實施例中，方法800的操作按第8圖中描繪的順序執行。在一些實施例中，方法800的操作按第8圖的順序以外的順序執行。在一些實施例中，在方法800的操作之前、期間、之間及/或之後執行一或多個附加操作。

在一些實施例中，方法800的一或多個操作為形成包括一或多個記憶體陣列(例如，CIM或NMCIC)的IC及/或IC封裝的方法的操作的子集。

在操作810，複數個FEOL裝置構造在半導體基板上。構造複數個FEOL裝置之步驟包括以下步驟：形成一或多個裝置，例如，電晶體包括半導體基板的主動區域中的S/D結構、主動區域上及/或主動區域中的閘極結構，以及符合IC設計的裝置之間的電氣連接。

構造複數個FEOL裝置之步驟包括以下步驟：執行複數個第一製造操作，例如，微影術、擴散、沈積、蝕刻、平坦化或其他操作中的一或多者，適用於建造電阻層、磁性層或其他材料層、介電層及/或與S/D結構相鄰的閘極結構，且覆蓋或以其他方式接近半導體基板的主動區域。

在操作820，在互連結構中構造記憶體單元陣列，每一記憶體單元包括第一電晶體及第二電晶體，該第一電晶體包括耦合至儲存節點的S/D端，且第二電晶體耦合在記憶體裝置與位元線之間且包括耦合至儲存節點的閘極。構造記憶體單元陣列之步驟包括以下步驟：構造記憶體電路100的記憶體單元200N或200P的陣列110，如上關於第1圖至第6F圖所討論。

在一些實施例中，構造記憶體單元陣列之步驟包括以下步驟：構造包括儲存節點STN的記憶體單元，如上關於第4圖所討論。

在一些實施例中，構造記憶體單元陣列之步驟包括以下步驟：構造包括增益單元或RRAM記憶體裝置(例如，記憶體裝置310N、310P或310R)的記憶體單元，如上關於第3A圖至第5圖所討論。

在一些實施例中，構造記憶體單元陣列之步驟包括以下步驟：執行一或多個BEOL操作，包括執行複數個第二製造操作，例如，微影術、擴散、沈積、蝕刻、平坦化或其他操作中的一或多者，適用於建造金屬段、氧化層及通道層、電阻或其他材料層、介電層及/或與S/D結構相鄰的閘極結構，且覆蓋或以其他方式接近該些FEOL裝置。

在操作830，在一些實施例中，與記憶體單元陣列形成電氣連接。形成電氣連接之步驟包括以下步驟：執行一或多個蝕刻及沈積製程，藉由該一或多個蝕刻及沈積製程，根據一或多個遮罩組態一或多個金屬線。執行沈積製程之步驟包括以下步驟：沈積一或多個導電材料，例如，Cu、Ag、W、Ti、Ni、Sn、Al或另一金屬或合適材料中的一或多者，例如多晶矽。

在一些實施例中，形成電氣連接之步驟包括以下步驟：根據上述實施例形成一或多個字元線WWL1~WWL4、字元線RWL1~RWL4、選擇線YSEL1~YSEL4、位元線WBL1~WBL4或位元線RBL1~RBL4，如上關於第1圖至第6F圖所討論。

藉由執行方法800的部分或全部操作，製造出包括記憶體電路的IC裝置，該記憶體電路包括能夠將記憶體裝置選擇性地耦合至相應位元線，以回應字元線及選擇訊號的組合，從而避免未選定記憶體單元上的半選干擾條件，進而實現上述關於記憶體電路100及記憶體單元200N及200P的權益。

在一些實施例中，IC裝置包括：第一電晶體，包括耦合至第一選擇線的第一S/D端、第二S/D端及耦合至第一字元線的閘極；第二電晶體，包括耦合至第一位元線的第一S/D端、第二S/D端及閘極；第一記憶體裝置，耦合至第二電晶體的第二S/D端；及第一儲存節點，包括第一電晶體的第二S/D端及第二電晶體的閘極。在一些實施例中，第一及第二S/D端以及第一及第二電晶體的閘極中的每一者包括互連結構的金屬段。在一些實施例中，第一儲存節點包括位於第一電晶體的第二S/D端與第二電晶體的閘極之間且電連接第二S/D端與閘極的通孔結構。在一些實施例中，第一記憶體裝置包括：第三電晶體，包括耦合至第二位元線的第一S/D端、第二S/D端及耦合至第二字元線的閘極；及第四電晶體，包括耦合至第三電晶體的第二S/D端的第一S/D端、耦合至配電路徑的第二S/D端及耦合至第二電晶體的第二S/D端的閘極，且IC裝置的第二儲存節點包括第二電晶體的第二S/D端及第四電晶體的閘極。在一些實施例中，第一至第四電晶體中的每一者包括n型電晶體，且配電路徑包括接地路徑。在一些實施例中，第一至第四電晶體中的每一者包括p型電晶體，且配電路徑包括電源配電路徑。在一些實施例中，第一及第二S/D端以及第一至第四電晶體的閘極中的每一者包括互連結構的金屬段。在一些實施例中，IC裝置包括：第三電晶體，包括耦合至第二選擇線的第一S/D端、第二S/D端及耦合至第一字元線的閘極；第四電晶體，包括耦合至第二位元線的第一S/D端、第二S/D端及閘極；第二記憶體裝置，耦合至第四電晶體的第二S/D端；及第二儲存節點，包括第三電晶體的第二S/D端及第四電晶體的閘極。在一些實施例中，IC裝置包括：第三電晶體，包括耦合至第一選擇線的第一S/D端、第二S/D端及耦合至第二字元線的閘極；第四電晶體，包括耦合至第一位元線的第一S/D端、第二S/D端及閘極；第二記憶體裝置，耦合至第四電晶體的第二S/D端；及第二儲存節點，包括第三電晶體的第二S/D端及第四電晶體的閘極。在一些實施例中，第一記憶體裝置包括RRAM裝置，該RRAM裝置包括耦合至第二電晶體的第二S/D端的第一端及耦合至訊號線的第二端。

在一些實施例中，記憶體電路包括：按列及行排列的記憶體單元陣列；耦合至對應於多列記憶體單元的複數個第一字元線的列解碼器及耦合至對應於多行記憶體單元的複數個選擇線及複數個第一位元線的R/W介面，其中陣列的每一記憶體單元包括：第一電晶體，包括耦合至該些選擇線中的相應選擇線的第一S/D端、第二S/D端及耦合至該些第一字元線中的相應第一字元線的閘極；第二電晶體，包括耦合至該些第一位元線中的相應第一位元線的第一S/D端、第二S/D端及閘極；記憶體裝置，耦合至第二電晶體的第二S/D端；及第一儲存節點，包括第一電晶體的第二S/D端及第二電晶體的閘極。在一些實施例中，列解碼器進一步耦合至對應於多列記憶體單元的複數個第二字元線，R/W介面進一步耦合至對應於多行記憶體單元的複數個第二位元線，陣列的每一記憶體單元的記憶體裝置包括：第三電晶體，包括耦合至該些第二位元線中的相應第二位元線的第一S/D端、第二S/D端及耦合至該些第二字元線中的相應第二字元線的閘極；及第四電晶體，包括耦合至第三電晶體的第二S/D端的第一S/D端、耦合至記憶體電路的配電路徑的第二S/D端及耦合至第二電晶體的第二S/D端的閘極，且陣列的每一記憶體單元的第二儲存節點包括第二電晶體的相應第二S/D端及第四電晶體的閘極。在一些實施例中，陣列的每一記憶體單元包括第一至第四電晶體，該第一至第四電晶體中的每一者包括n型電晶體，且配電路徑包括接地路徑。在一些實施例中，陣列的每一記憶體單元包括第一至第四電晶體，該第一至第四電晶體中的每一者包括p型電晶體，且配電路徑包括電源配電路徑。在一些實施例中，記憶體電路包括互連結構，該互連結構包括陣列的每一記憶體單元的第一儲存節點。在一些實施例中，R/W介面進一步耦合至對應於多行記憶體單元的複數個訊號線，且陣列的每一記憶體單元的記憶體裝置包括RRAM裝置，該RRAM裝置包括耦合至第二電晶體的第二S/D端的第一端及耦合至該些訊號線中的相應訊號線的第二端。在一些實施例中，R/W介面包括行解碼器，該行解碼器用以回應於接收位址，將複數個選擇訊號輸出至該些選擇線。

在一些實施例中，一種操作記憶體電路的方法包括以下步驟：藉由向第一記憶體單元的第一電晶體的閘極輸出具有第一邏輯位準的字元線訊號，將資料位元寫入第一記憶體單元，該第一電晶體包括耦合至第一選擇線的第一S/D端及耦合至第一記憶體單元的儲存節點的第二S/D端；將具有第一邏輯位準的第一選擇訊號輸出至第一選擇線；自第一電晶體接收第一電荷，該第一電荷對應於儲存節點上的第一選擇訊號的第一邏輯位準及耦合至儲存節點的第一記憶體單元的第二電晶體的閘極；回應於接收第一電荷，使用第二電晶體將第一記憶體單元的記憶體裝置耦合至第一位元線；及將資料位元輸出至第一位元線。在一些實施例中，將資料位元寫入第一記憶體單元之步驟包括以下步驟：將具有第一邏輯位準的字元線訊號輸出至第二記憶體單元的第一電晶體的閘極，該第一電晶體包括耦合至第二選擇線的第一S/D端及耦合至第二記憶體單元的儲存節點的第二S/D端；將具有第二邏輯位準的第二選擇訊號輸出至第二選擇線；自第二記憶體單元的第一電晶體接收第二電荷，該第二電荷對應於第二記憶體單元的儲存節點上的第二選擇訊號的第二邏輯位準及第二記憶體單元的第二電晶體的閘極，該閘極耦合至第二記憶體單元的儲存節點；回應於接收第二電荷，使用第二記憶體單元的第二電晶體將第二記憶體單元的記憶體裝置與第二位元線解耦。在一些實施例中，使用第二電晶體將記憶體單元的記憶體裝置耦合至第一位元線之步驟包括以下步驟：使用第二電晶體將增益單元裝置的儲存節點耦合至第一位元線。

上文概述了數個實施例的特徵，使得熟習此項技術者可以更好地理解本揭示內容的各態樣。熟習此項技術者應理解，熟習此項技術者可以容易地將本揭示內容用作設計或修改其他製程及結構的基礎，以實現與本文介紹的實施例相同的目的及/或實現相同的優點。熟習此項技術者亦應認識到，該些等效構造不脫離本揭示內容的精神及範疇，並且在不脫離本揭示內容的精神及範疇的情況下，該些等效構造可以進行各種改變、替代及變更。

100:記憶體電路 110:陣列 112:記憶體單元 120:字元線驅動器 130:讀取/寫入介面 140:控制電路 142:處理器 144:非暫時性電腦可讀儲存媒體 200N、200P:記憶體單元 210:記憶體裝置 310N、310P:記憶體裝置 400、500:IC裝置 700、800:方法 710、720、730、740、810、820、830:操作 CH1、CH2:通道層 CTRL:控制訊號 CTRLB:控制訊號匯流排 G1、G2:閘極結構 OX1、OX2:氧化層 R0、R1、T1、T2:電晶體 RBL1~RBL4:位元線/訊號 RM:RRAM裝置 RWL1~RWL4:字元線/訊號 SD1~SD4:S/D結構 SL:訊號線/訊號 SN、SNW、STN:儲存節點 V:通孔結構 W0、W1:電晶體 WBL1~WBL4:位元線/訊號 WWL1~WWL4:字元線/訊號 X、Z:方向 Xaddr:列位址 Yaddr:行位址 YSEL1~YSEL4:選擇線/訊號

結合附圖，根據以下詳細描述可以最好地理解本揭示內容的各態樣。注意，根據行業中的標準實務，各種特徵未按比例繪製。實際上，為了討論清楚起見，各種特徵的尺寸可任意增加或減小。 第1圖為根據一些實施例的記憶體電路的示意圖。 第2A圖及第2B圖為根據一些實施例的記憶體單元的示意圖。 第3A圖、第3B圖及第3C圖為根據一些實施例的記憶體單元的示意圖。 第4圖為根據一些實施例的IC裝置的剖面圖。 第5圖為根據一些實施例的IC裝置的剖面圖。 第6A圖至第6F圖描繪根據一些實施例的記憶體電路的操作參數。 第7圖為根據一些實施例的記憶體電路的操作方法的流程圖。 第8圖為根據一些實施例的記憶體電路的製造方法的流程圖。

700:方法

710、720、730、740:操作

Claims (10)

1. 一種積體電路裝置，包含： 一第一電晶體，包含： 一第一源極/汲極端，耦合至一第一選擇線； 一第二源極/汲極端；及 一閘極，耦合至一第一字元線； 一第二電晶體，包含： 一第一源極/汲極端，耦合至一第一位元線； 一第二源極/汲極端；及 一閘極； 一第一記憶體裝置，耦合至一第二字元線及該第二電晶體的該第二源極/汲極端；及 一第一儲存節點，包含該第一電晶體的該第二源極/汲極端及該第二電晶體的該閘極， 其中該第一電晶體用以在一再新操作中響應具有一第一邏輯位準的該第一字元線導通，以使該第二電晶體響應具有該第一邏輯位準的該第一選擇線導通，並且該第一記憶體裝置同時用以在該再新操作中響應於具有該第一邏輯位準的該第二字元線接收一資料位元。
2. 如請求項1所述之積體電路裝置，其中 該第一及第二源極/汲極端以及每一第一及第二電晶體的該閘極中的每一者包含一互連結構的一金屬段。
3. 如請求項2所述之積體電路裝置，其中該第一儲存節點進一步包含： 一通孔結構，位於該第一電晶體的該第二源極/汲極端與該第二電晶體的該閘極之間且電連接該第一電晶體的該第二源極/汲極端與該第二電晶體的該閘極。
4. 如請求項1所述之積體電路裝置，其中 該第一記憶體裝置包含： 一第三電晶體，包含： 一第一源極/汲極端，耦合至一第二位元線； 一第二源極/汲極端；及 一閘極，耦合至該第二字元線；及 一第四電晶體，包含： 一第一源極/汲極端，耦合至該第三電晶體的該第二源極/汲極端； 一第二源極/汲極端，耦合至一配電路徑；及 一閘極，耦合至該第二電晶體的該第二源極/汲極端；且 該積體電路裝置的一第二儲存節點包含該第二電晶體的該第二源極/汲極端及該第四電晶體的該閘極。
5. 如請求項4所述之積體電路裝置，其中 該第一至第四電晶體中的每一者包含一n型電晶體，且 該配電路徑包含一接地路徑。
6. 如請求項4所述之積體電路裝置，其中 該第一至第四電晶體中的每一者包含一p型電晶體，且 該配電路徑包含一電源配電路徑。
7. 一種記憶體電路，包含： 一記憶體單元陣列，按列及行排列； 一列解碼器，耦合至對應於多列記憶體單元的複數個第一字元線及複數個第二字元線；及 一讀取/寫入介面，耦合至對應於多行記憶體單元的複數個選擇線及複數個第一位元線， 其中該陣列的每一記憶體單元包含： 一第一電晶體，包含： 一第一源極/汲極端，耦合至該些選擇線的一相應選擇線； 一第二源極/汲極端；及 一閘極，耦合至該些第一字元線的一相應第一字元線； 一第二電晶體，包含： 一第一源極/汲極端，耦合至該些第一位元線的一相應第一位元線； 一第二源極/汲極端；及 一閘極； 一記憶體裝置，耦合至該第二電晶體的該第二源極/汲極端以及該些第二字元線中的一者；及 一第一儲存節點，包含該第一電晶體的該第二源極/汲極端及該第二電晶體的該閘極 其中該記憶體裝置用以在一再新操作中，響應於該相應第一字元線、該相應選擇線以及該些第二字元線中的該者具有一第一邏輯位準，接收一資料位元。
8. 如請求項7所述之記憶體電路，其中 該讀取/寫入介面進一步耦合至對應於多行記憶體單元的複數個第二位元線， 該陣列的每一記憶體單元的該記憶體裝置包含： 一第三電晶體，包含： 一第一源極/汲極端，耦合至該些第二位元線的一相應第二位元線； 一第二源極/汲極端；及 一閘極，耦合至該些第二字元線的一相應第二字元線；及 一第四電晶體，包含： 一第一源極/汲極端，耦合至該第三電晶體的該第二源極/汲極端； 一第二源極/汲極端，耦合至該記憶體電路的一配電路徑；及 一閘極，耦合至該第二電晶體的該第二源極/汲極端；且 該陣列的每一記憶體單元的一第二儲存節點包含該第二電晶體的相應第二源極/汲極端及該第四電晶體的閘極。
9. 一種操作一記憶體電路的方法，該方法包含以下步驟： 藉由以下方式在一寫入操作中將一資料位元寫入一第一記憶體單元： 將具有一第一邏輯位準的一第一字元線訊號輸出至該第一記憶體單元的一第一電晶體的一閘極，該第一電晶體包含耦合至一第一選擇線的一第一源極/汲極端及耦合至該第一記憶體單元的一儲存節點的一第二源極/汲極端； 將具有該第一邏輯位準的一第一選擇訊號輸出至該第一選擇線； 自該第一電晶體接收一第一電荷，該第一電荷對應於該儲存節點上的該第一選擇訊號的該第一邏輯位準及耦合至該儲存節點的該第一記憶體單元的一第二電晶體的一閘極； 回應於該接收該第一電荷之步驟，使用該第二電晶體將該第一記憶體單元的一記憶體裝置耦合至一第一位元線；及 將該資料位元輸出至該第一位元線；以及 在一再新操作中，將具有該第一邏輯位準的該第一字元線訊號輸出至該第一記憶體單元的該第一電晶體的該閘極，將具有該第一邏輯位準的該第一選擇訊號輸出至該第一選擇線，以及同時將具有該第一邏輯位準的一第二字元線訊號輸出至該記憶體裝置，以接收該資料位元。
10. 如請求項9所述之方法，其中該將該資料位元寫入該第一記憶體單元之步驟進一步包含以下步驟： 將具有該第一邏輯位準的該第一字元線訊號輸出至一第二記憶體單元的一第一電晶體的一閘極，該第一電晶體包含耦合至一第二選擇線的一第一源極/汲極端及耦合至該第二記憶體單元的一儲存節點的一第二源極/汲極端； 將具有一第二邏輯位準的一第二選擇訊號輸出至該第二選擇線； 自該第二記憶體單元的該第一電晶體接收一第二電荷，該第二電荷對應於該第二記憶體單元的該儲存節點上的該第二選擇訊號的該第二邏輯位準及耦合至該第二記憶體單元的該儲存節點的該第二記憶體單元的一第二電晶體的一閘極；及 回應該接收該第二電荷之步驟，使用該第二記憶體單元的該第二電晶體將該第二記憶體單元的一記憶體裝置與一第二位元線解耦。