TWI912548B

TWI912548B - 半導體裝置

Info

Publication number: TWI912548B
Application number: TW111130055A
Authority: TW
Inventors: 申東石; 劉賢琯; 李善英; 車知勳; 黃炅淵
Original assignee: 南韓商三星電子股份有限公司
Priority date: 2022-01-18
Filing date: 2022-08-10
Publication date: 2026-01-21

Abstract

一種半導體裝置包括：基板，包括主動圖案；通道圖案，位於主動圖案上且包括半導體圖案；源極/汲極圖案，連接至半導體圖案；閘極電極，位於半導體圖案上；以及閘極介電層，位於閘極電極與半導體圖案之間。所述閘極介電層的內部間隔件包括：水平部分，位於高介電常數介電層與第二半導體圖案之間；垂直部分，位於高介電常數介電層與源極/汲極圖案之間；及拐角部分，位於水平部分與垂直部分之間。水平部分的第一厚度小於垂直部分的第二厚度。垂直部分的第二厚度小於拐角部分的第三厚度。

Description

半導體裝置

本揭露是有關於一種半導體裝置，且更具體而言是有關於一種包括場效電晶體的半導體裝置。

[相關申請案的交叉參考]

本申請案主張優先於2022年1月18日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0007410號及2022年3月30日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0039763號，所述韓國專利申請案的揭露內容全文併入本案供參考。

半導體裝置包括積體電路，所述積體電路包括金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)。隨著半導體裝置的大小及設計規則逐漸減縮，MOSFET的大小亦越來越按比例縮小。MOSFET的按比例縮小可能會使半導體裝置的操作性質劣化。因此，已進行各種研究來開發製造在克服由半導體裝置的高度整合造成的限制的同時具有優異效能的半導體裝置的方法。

一態樣是提供一種具有改善的電性質的半導體裝置。

另一態樣是提供一種製造具有改善的電性質的半導體裝置的方法。

根據一些實施例的態樣，半導體裝置可包括：基板，包括主動圖案；通道圖案，位於所述主動圖案上，所述通道圖案包括在垂直方向上堆疊且彼此間隔開的多個半導體圖案；源極/汲極圖案，連接至所述多個半導體圖案；閘極電極，位於所述多個半導體圖案上；以及閘極介電層，位於所述閘極電極與所述多個半導體圖案之間。所述閘極電極可包括位於第一半導體圖案與第二半導體圖案之間的第一部分，所述第一半導體圖案與第二半導體圖案是所述多個半導體圖案中的相鄰的半導體圖案。所述閘極介電層可包括：高介電常數(high-k)介電層，環繞所述閘極電極的所述第一部分；及內部間隔件，位於所述高介電常數介電層上。所述內部間隔件可包括：水平部分，位於所述高介電常數介電層與所述第二半導體圖案之間，所述水平部分具有第一厚度；垂直部分，位於所述高介電常數介電層與所述源極/汲極圖案之間，所述垂直部分具有第二厚度；及拐角部分，位於所述水平部分與所述垂直部分之間，所述拐角部分具有第三厚度。所述第一厚度可小於所述第二厚度，且所述第二厚度可小於所述第三厚度。

根據一些實施例的另一態樣，半導體裝置可包括：基板，包括主動圖案；通道圖案，位於所述主動圖案上，所述通道圖案包括在垂直方向上堆疊且彼此間隔開的多個半導體圖案；一對源極/汲極圖案，位於所述主動圖案上，所述多個半導體圖案位於所述一對源極/汲極圖案之間；閘極電極，位於所述多個半導體圖案上；以及閘極介電層，位於所述閘極電極與所述多個半導體圖案之間。所述閘極電極可包括位於第一半導體圖案與第二半導體圖案之間的部分，所述第一半導體圖案與第二半導體圖案是所述多個半導體圖案中的相鄰的半導體圖案。所述閘極介電層可包括：高介電常數介電層，環繞所述閘極電極的所述部分；及內部間隔件，位於所述高介電常數介電層上。內部區可由所述一對源極/汲極圖案、所述第一半導體圖案及所述第二半導體圖案界定。所述內部間隔件可位於所述內部區內，所述內部間隔件可包括內部閘極空間，所述高介電常數介電層及所述閘極電極的所述部分可處於所述內部閘極空間中，所述內部區可具有第一側，且所述內部閘極空間可具有與所述第一側相鄰的第二側。

根據一些實施例的又一態樣，半導體裝置可包括：基板，包括主動區；裝置隔離層，在所述主動區上界定主動圖案；通道圖案及源極/汲極圖案，位於所述主動圖案上，所述通道圖案包括在垂直方向上堆疊且彼此間隔開的多個半導體圖案；閘極電極，位於所述多個半導體圖案上；閘極介電層，位於所述多個半導體圖案與所述閘極電極之間；閘極間隔件，位於所述閘極電極的側壁上；閘極頂蓋圖案，位於所述閘極電極的頂表面上；層間介電層，位於所述閘極頂蓋圖案上；主動接觸件，穿透所述層間介電層且電性連接至所述源極/汲極圖案；金屬-半導體化合物層，位於所述主動接觸件與所述源極/汲極圖案之間；閘極接觸件，穿透所述層間介電層及所述閘極頂蓋圖案且電性連接至所述閘極電極；第一金屬層，位於所述層間介電層上，所述第一金屬層包括電源線及多條第一線，所述多條第一線對應地電性連接至所述主動接觸件及所述閘極接觸件；以及第二金屬層，位於所述第一金屬層上。所述第二金屬層可包括電性連接至所述第一金屬層的多條第二線。所述閘極電極可包括位於第一半導體圖案與第二半導體圖案之間的部分，所述第一半導體圖案與第二半導體圖案是所述多個半導體圖案中的相鄰的半導體圖案。所述源極/汲極圖案可包括朝向所述閘極電極的所述部分突出的突出部。所述源極/汲極圖案的所述突出部可具有指向所述閘極電極的所述部分的第一凸起側壁。所述閘極電極的所述部分可具有指向所述突出部的所述第一凸起側壁的第二凸起側壁。

根據一些實施例的又一態樣，製造半導體裝置的方法可包括：在基板上形成堆疊圖案，所述堆疊圖案包括彼此交替堆疊的多個主動層與多個犧牲層；在所述堆疊圖案上形成在第一方向上延伸的犧牲圖案；使用所述犧牲圖案作為罩幕對所述堆疊圖案進行蝕刻，以形成對應地與所述犧牲圖案的側相鄰的一對凹槽；在所述一對凹槽的每一凹槽中形成一對源極/汲極圖案，主動層在所述一對源極/汲極圖案之間形成構成通道圖案的多個半導體圖案；移除所述犧牲圖案及所述犧牲層以暴露出多個半導體圖案；在暴露出的所述多個半導體圖案上形成閘極介電層；以及在所述閘極介電層上形成閘極電極。所述多個半導體圖案可包括彼此相鄰的第一半導體圖案與第二半導體圖案。形成所述閘極介電層可包括在由所述一對源極/汲極圖案、所述第一半導體圖案及所述第二半導體圖案界定的內部區中形成第一介電層；對所述第一介電層進行部分蝕刻以形成內部間隔件，所述內部間隔件包括內部閘極空間；以及在所述內部閘極空間中形成高介電常數介電層。

100:基板

110:第一層間介電層

120:第二層間介電層

130:第三層間介電層

140:第四層間介電層

A-A’、B-B’、C-C’、D-D:線

AC:主動接觸件

ACL:主動層

AP1:第一主動圖案/主動圖案

AP2:第二主動圖案/主動圖案

AR1:第一主動區

AR2:第二主動區

BD1:第一邊界

BD2:第二邊界

BD3:第三邊界

BD4:第四邊界

BM:障壁圖案

BS:底表面

CH1:第一通道圖案

CH2:第二通道圖案

COR1:第一拐角

COR2:第二拐角

CPO:拐角部分

CSW1:第一凸起側壁

CSW2:第二凸起側壁

D1:第一方向

D2:第二方向

D3:第三方向

DB:分隔結構

DHC:雙高度胞元

FAP:點

FM:導電圖案

GC:閘極接觸件

GE:閘極電極

GI:閘極介電層

GP:閘極頂蓋圖案

GS:閘極間隔件

HE1:第一高度

HE2:第二高度

HK:高介電常數介電層

IDE:縮進區

IGE:內部閘極空間

IL1:第一介電層

IL2:第二介電層

IL3:第三介電層

IRG:內部區

IRG1:第一內部區

IRG2:第二內部區

IRG3:第三內部區

IS:內部間隔件

L:長度

M、N:區段

M1:第一金屬層

M1_I:第一配線走線/線

M1_R1:第一電源線/線

M1_R2:第二電源線/線

M1_R3:第三電源線

M2:第二金屬層

M2_I:第二配線走線

MP:硬罩幕圖案

ORG:外部區

PO1:第一部分

PO2:第二部分

PO3:第三部分

PO4:第四部分

PP:犧牲圖案

PRP:突出部

RS1:第一凹槽

RS2:第二凹槽

SAL:犧牲層

SC:金屬-半導體化合物層

SD1:第一源極/汲極圖案

SD2:第二源極/汲極圖案

SEL1:第一半導體層

SEL2:第二半導體層

SHC:單高度胞元

SHC1:第一單高度胞元

SHC2:第二單高度胞元

SI1:第一側

SI2:第二側

SP1:第一半導體圖案

SP2:第二半導體圖案

SP3:第三半導體圖案

SPO:垂直部分

SSR1:第一側表面

SSR2:第二側表面

ST:裝置隔離層

STP:堆疊圖案

SW:側壁

TK1:第一厚度/厚度

TK2:第二厚度/厚度

TK3:第三厚度/厚度

TK4:第四厚度

TK5:第五厚度

TK6:第六厚度/厚度

TPO:水平部分

TR:溝渠

TS、TSR:頂表面

UIP:上部介電圖案

VI1:第一通孔

VI2:第二通孔

VDD:汲極電壓

VSS:源極電壓

WI1:第一寬度

圖1至圖3例示出根據一些實施例的示出半導體裝置的邏輯胞元的概念圖。

圖4例示出根據一些實施例的示出半導體裝置的平面圖。

圖5A、圖5B、圖5C及圖5D例示出分別沿著圖4所示線A-A’、B-B’、C-C’及D-D’截取的剖視圖。

圖6例示出示出圖5A中所繪示的區段M的實例的放大圖。

圖7A至圖12C例示出示出根據一些實施例的製造半導體裝置的方法的剖視圖。

圖13至圖17例示出示出形成圖11A中所繪示的區段M的方法的放大圖。

圖18及圖19例示出示出圖5A中所繪示的區段M的實例的放大圖。

圖20A、圖20B、圖20C及圖20D例示出分別沿著圖4所示線A-A’、B-B’、C-C’及D-D’截取的剖視圖，其示出根據一些實施例的半導體裝置。

參照圖1，可提供單高度胞元SHC。舉例而言，在基板100上可設置有第一電源線M1_R1及第二電源線M1_R2。第一電源線M1_R1可為用於提供源極電壓VSS(例如，地電壓)的路徑。第二電源線M1_R2可為用於提供汲極電壓VDD(例如，電源電壓)的路徑。

單高度胞元SHC可界定於第一電源線M1_R1與第二電源線M1_R2之間。單高度胞元SHC可包括一個第一主動區AR1及一個第二主動區AR2。第一主動區AR1及第二主動區AR2中的一者可為p通道金屬氧化物半導體場效電晶體(p-channel MOSFET，PMOSFET)區，且第一主動區AR1及第二主動區AR2中的另一者可為n通道金屬氧化物半導體場效電晶體(n-channel MOSFET，NMOSFET)區。舉例而言，單高度胞元SHC可具有設置於第一電源線M1_R1與第二電源線M1_R2之間的互補金屬氧化物半導體(complementary metal-oxide semiconductor，CMOS)結構。

第一主動區AR1及第二主動區AR2中的每一者可在第一方向D1上具有第一寬度WI1。第一高度HE1可被界定為指示單高度胞元SHC在第一方向D1上的長度。第一高度HE1可與第一電源線M1_R1與第二電源線M1_R2之間的距離(例如，節距)實質上相同。

單高度胞元SHC可構成一個邏輯胞元。在本說明書中，邏輯胞元可意指執行特定功能的邏輯裝置，例如與(AND)、或(OR)、互斥或(XOR)、異或非(XNOR)及反相器。舉例而言，邏輯胞元可包括用於構成邏輯裝置的電晶體，且亦可包括將電晶體連接至彼此的配線走線(wiring line)。

參照圖2，可提供雙高度胞元DHC。舉例而言，在基板100上可設置有第一電源線M1_R1、第二電源線M1_R2及第三電源線M1_R3。第一電源線M1_R1可設置於第二電源線M1_R2與第三電源線M1_R3之間。第三電源線M1_R3可為用於提供源極電壓VSS的路徑。

雙高度胞元DHC可界定於第二電源線M1_R2與第三電源線M1_R3之間。雙高度胞元DHC可包括兩個第一主動區AR1及兩個第二主動區AR2。

所述兩個第二主動區AR2中的一者可與第二電源線M1_R2相鄰。所述兩個第二主動區AR2中的另一者可與第三電源線M1_R3相鄰。所述兩個第一主動區AR1可與第一電源線M1_R1相鄰。當在平面中觀察時，第一電源線M1_R1可設置於所述兩個第一主動區AR1之間。

第二高度HE2可被界定為指示雙高度胞元DHC在第一方向D1上的長度。第二高度HE2可為圖1所示第一高度HE1的約兩倍。雙高度胞元DHC的所述兩個第一主動區AR1可共同作為一個主動區進行操作。

在本揭露中，圖2中所示的雙高度胞元DHC可被界定為多高度胞元。儘管未示出，然而多高度胞元可包括胞元高度是單高度胞元SHC的高度的約三倍的三高度胞元。

參照圖3，在基板100上可設置有以二維方式設置的第一單高度胞元SHC1、第二單高度胞元SHC2及雙高度胞元DHC。第一單高度胞元SHC1可位於第一電源線M1_R1與第二電源線M1_R2之間。第二單高度胞元SHC2可位於第一電源線M1_R1與第三電源線M1_R3之間。第二單高度胞元SHC2可在第一方向D1上與第一單高度胞元SHC1相鄰。

雙高度胞元DHC可位於第二電源線M1_R2與第三電源線M1_R3之間。雙高度胞元DHC可在第二方向D2上與第一單高度胞元SHC1及第二單高度胞元SHC2中的每一者相鄰。

在第一單高度胞元SHC1與雙高度胞元DHC之間以及第二單高度胞元SHC2與雙高度胞元DHC之間可設置有分隔結構DB。分隔結構DB可將雙高度胞元DHC的主動區與第一單高度胞元SHC1及第二單高度胞元SHC2中的每一者的主動區電性分隔開。

圖4例示出根據一些實施例的示出半導體裝置的平面圖。圖5A、圖5B、圖5C及圖5D例示出分別沿著圖4所示線A-A’、B-B’、C-C’及D-D’截取的剖視圖。圖6例示出示出圖5A中所繪示的區段M的實例的放大圖。圖4及圖5A至圖5D中所示的半導體裝置可為圖1中所繪示的單高度胞元SHC的具體實例。

參照圖4及圖5A至圖5D，在基板100上可設置有單高度胞元SHC。單高度胞元SHC上可設置有構成邏輯電路的邏輯電晶體。基板100可為化合物半導體基板或者包含矽、鍺或矽-鍺的半導體基板。舉例而言，在一些實施例中，基板100可為矽基板。

基板100可包括第一主動區AR1及第二主動區AR2。第一主動區AR1及第二主動區AR2中的每一者可在第二方向D2上延伸。舉例而言，第一主動區AR1可為NMOSFET區，且第二主動區AR2可為PMOSFET區。

第一主動圖案AP1及第二主動圖案AP2可由形成於基板100的上部部分上的溝渠TR界定(最佳參見圖5C及圖5D)。第一主動圖案AP1可設置於第一主動區AR1上，且第二主動圖案AP2可設置於第二主動區AR2上。第一主動圖案AP1及第二主動圖案AP2可在第二方向D2上延伸。第一主動圖案AP1及第二主動圖案AP2可為基板100的在垂直方向上(即，在第三方向D3上)突出的部分。

在基板100上可設置有裝置隔離層ST。裝置隔離層ST可填充溝渠TR。裝置隔離層ST可包括氧化矽層。裝置隔離層ST 可不覆蓋第一通道圖案CH1及第二通道圖案CH2(其將在以下進行論述)中的任一者。

在第一主動圖案AP1上可設置有第一通道圖案CH1。在第二主動圖案AP2上可設置有第二通道圖案CH2。第一通道圖案CH1及第二通道圖案CH2中的每一者可包括依序堆疊的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3。第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3可在垂直方向或第三方向D3上彼此間隔開。

第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3中的每一者可包含矽(Si)、鍺(Ge)或矽-鍺(SiGe)。舉例而言，第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3中的每一者可包含結晶矽。

在第一主動圖案AP1上可設置有多個第一源極/汲極圖案SD1(最佳參見圖5A)。在第一主動圖案AP1的上部部分上可形成有多個第一凹槽RS1。第一源極/汲極圖案SD1可設置於對應的第一凹槽RS1中。第一源極/汲極圖案SD1可為第一導電類型(例如，n型)的雜質區。第一通道圖案CH1可插置於一對第一源極/汲極圖案SD1之間。舉例而言，所述一對第一源極/汲極圖案SD1可經由堆疊的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3連接至彼此。

在第二主動圖案AP2上可設置有多個第二源極/汲極圖案SD2(最佳參見圖5B)。在第二主動圖案AP2的上部部分上可形成有多個第二凹槽RS2。第二源極/汲極圖案SD2可設置於對應的第二凹槽RS2中。第二源極/汲極圖案SD2可為第二導電類型(例如，p型)的雜質區。第二通道圖案CH2可插置於一對第二源極/汲極圖案SD2之間。舉例而言，所述一對第二源極/汲極圖案SD2可經由堆疊的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3連接至彼此。

第一源極/汲極圖案SD1及第二源極/汲極圖案SD2可為藉由選擇性磊晶生長(selective epitaxial growth，SEG)製程形成的磊晶圖案。舉例而言，在一些實施例中，第一源極/汲極圖案SD1及第二源極/汲極圖案SD2中的每一者可具有高於第三半導體圖案SP3的頂表面的頂表面。作為另一實例，在一些實施例中，選自第一源極/汲極圖案SD1及第二源極/汲極圖案SD2中的至少一者的頂表面可位於與第三半導體圖案SP3的頂表面的水準實質上相同的水準處。

在實施例中，第一源極/汲極圖案SD1可包含與基板100的半導體元素相同的半導體元素(例如，Si)。第二源極/汲極圖案SD2可包含晶格常數較基板100的半導體元素的晶格常數大的半導體元素(例如，SiGe)。因此，所述一對第二源極/汲極圖案SD2可向位於其間的第二通道圖案CH2提供壓縮應力。

第一源極/汲極圖案SD1及第二源極/汲極圖案SD2中的每一者在其側壁處可具有不平坦的壓花形狀。舉例而言，第一源極/汲極圖案SD1及第二源極/汲極圖案SD2中的每一者可在其側壁處具有波狀輪廓。第一源極/汲極圖案SD1及第二源極/汲極圖案SD2中的每一者的側壁可朝向閘極電極GE(其將在以下進行論述)的第一部分PO1、第二部分PO2及第三部分PO3突出。

多個閘極電極GE可被設置成在跨第一通道圖案CH1及第二通道圖案CH2行進的同時在第一方向D1上延伸。閘極電極GE可在第二方向D2上以第一節距排列。閘極電極GE中的每一者可與第一通道圖案CH1及第二通道圖案CH2中的對應一者在垂直方向上交疊。

閘極電極GE可包括插置於第一半導體圖案SP1與第一主動圖案AP1及第二主動圖案AP2中的一者之間的第一部分PO1、插置於第一半導體圖案SP1與第二半導體圖案SP2之間的第二部分PO2、插置於第二半導體圖案SP2與第三半導體圖案SP3之間的第三部分PO3以及位於第三半導體圖案SP3上的第四部分PO4。

返回參照圖5D，閘極電極GE可設置於第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3中的每一者的頂表面TS、底表面BS以及兩個側壁SW上。在此意義上，根據圖4及圖5A至圖5D中所示的實施例的電晶體可為其中閘極電極GE以三維方式環繞第一通道圖案CH1及第二通道圖案CH2的三維場效電晶體(例如，多橋通道場效電晶體(multi-bridge channel field-effect transistor，MBCFET)或全環繞閘極場效電晶體(gate-all-around field-effect transistor，GAAFET))。

返回參照圖4及圖5A至圖5D，在閘極電極GE的第四部分PO4的兩個側壁上可設置有一對閘極間隔件GS。閘極間隔件GS可沿著閘極電極GE在第一方向D1上延伸。閘極間隔件GS可具有較閘極電極GE的頂表面高的頂表面。閘極間隔件GS的頂表面可與第一層間介電層110(其將在以下進行論述)的頂表面共面。在實施例中，閘極間隔件GS可包含選自SiCN、SiCON及SiN中的至少一者。作為另外一種選擇，閘極間隔件GS可包括由SiCN、SiCON及SiN中的二或更多者形成的多層。舉例而言，閘極間隔件GS可包括第一間隔件及第二間隔件。

閘極頂蓋圖案GP可設置於閘極電極GE上。閘極頂蓋圖案GP可沿著閘極電極GE在第一方向D1上延伸。閘極頂蓋圖案GP可包含相對於第一層間介電層110及第二層間介電層120(其將在以下進行論述)具有蝕刻選擇性的材料。舉例而言，閘極頂蓋圖案GP可包含選自SiON、SiCN、SiCON及SiN中的至少一者。

在閘極電極GE與第一通道圖案CH1之間以及閘極電極GE與第二通道圖案CH2之間可插置有閘極介電層GI。閘極介電層GI可覆蓋第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3中的每一者的頂表面TS、底表面BS以及兩個側壁SW。閘極介電層GI可覆蓋閘極電極GE下方的裝置隔離層ST的頂表面。

在實施例中，如圖6所示，閘極介電層GI可包括內部間隔件IS及高介電常數介電層HK。在實施例中，內部間隔件IS可包括第一介電層IL1及第二介電層IL2。第一介電層IL1及第二介電層IL2中的每一者可包含含有矽(Si)的介電材料。第一介電層IL1及第二介電層IL2中的每一者可包括氧化矽層、氮氧化矽層或氮化矽層。

高介電常數介電層HK可包含介電常數大於氧化矽層的介電常數的高介電常數介電材料。舉例而言，高介電常數介電層HK可包含選自氧化鉿、氧化鉿矽、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋰、氧化鋁、氧化鉛鈧鉭及鈮酸鉛鋅中的至少一者。

在實施例中，半導體裝置可包括使用負電容器的負電容場效電晶體。舉例而言，高介電常數介電層HK可包括展現出鐵電性質的鐵電材料層、展現出順電性質的順電材料層或其組合。

鐵電材料層可具有負電容且順電材料層可具有正電容。舉例而言，當二或更多個電容器串聯連接時且當每一電容器具有正電容時，總電容可減小至小於每一電容器的電容。相比之下，當串聯連接的二或更多個電容器中的至少一者具有負電容時，總電容可具有增大至大於每一電容器的電容的絕對值的正值。

當具有負電容的鐵電材料層串聯連接至具有正電容的順電材料層時，串聯連接的鐵電材料層與順電材料層的總電容可增大。總電容的增大可用於使得包括鐵電材料層的電晶體能夠在室溫下具有小於約60毫伏/十倍漏電流變化(mV/decade)的次臨限擺幅(sub-threshold swing，SS)。

鐵電材料層可具有鐵電性質。鐵電材料層可包含例如選自氧化鉿、氧化鉿鋯、氧化鋇鍶鈦及氧化鉛鋯鈦中的至少一者。舉例而言，氧化鉿鋯可為其中氧化鉿經鋯(Zr)摻雜的材料。作為另一實例，氧化鉿鋯可為鉿(Hf)、鋯(Zr)及氧(O)的化合物。

鐵電材料層可更包含摻雜至其中的雜質。舉例而言，雜質可包括選自鋁(Al)、鈦(Ti)、鈮(Nb)、鑭(La)、釔(Y)、鎂(Mg)、矽(Si)、鈣(Ca)、鈰(Ce)、鏑(Dy)、鉺(Er)、釓(Gd)、鍺(Ge)、鈧(Sc)、鍶(Sr)及錫(Sn)中的至少一者。鐵電材料層中所包含的雜質的類型可依據鐵電材料層中所包含的鐵電材料而發生改變。

當鐵電材料層包含氧化鉿時，鐵電材料層可包含例如釓(Gd)、矽(Si)、鋯(Zr)、鋁(Al)及釔(Y)等雜質中的至少一者。

當雜質是鋁(Al)時，鐵電材料層可包含約3原子百分比至約8原子百分比的鋁。在本說明書中，雜質的比率可為鋁與鉿和鋁之和的比率。

當雜質是矽(Si)時，鐵電材料層可包含約2原子百分比至約10原子百分比的矽。當雜質是釔(Y)時，鐵電材料層可包含約2原子百分比至約10原子百分比的釔。當雜質是釓(Gd)時，鐵電材料層可包含約1原子百分比至7原子百分比的釓。當雜質是鋯(Zr)時，鐵電材料層可包含約50原子百分比至約80原子百分比的鋯。

順電材料層可具有順電性質。順電材料層可包含例如選自氧化矽及高介電常數金屬氧化物中的至少一者。順電材料層中所包含的金屬氧化物可包括例如選自氧化鉿、氧化鋯及氧化鋁中的至少一者，但本發明概念並非僅限於此。

鐵電材料層與順電材料層可包含相同的材料。鐵電材料層可具有鐵電性質，但順電材料層可不具有鐵電性質。舉例而言，當鐵電材料層及順電材料層包含氧化鉿時，鐵電材料層中所包含的氧化鉿可具有與順電材料層中所包含的氧化鉿的晶體結構不同的晶體結構。

鐵電材料層可具有呈鐵電性質的厚度。鐵電材料層的厚度可介於例如自約0.5奈米至約10奈米的範圍內，但實施例並非僅限於此。由於鐵電材料具有其自己的呈現出鐵電性質的臨界厚度，因此鐵電材料層的厚度可依據鐵電材料而定。

舉例而言，高介電常數介電層可包括一個鐵電材料層。作為另一實例，高介電常數介電層HK可包括彼此間隔開的多個鐵電材料層。高介電常數介電層HK可具有其中多個鐵電材料層與多個順電材料層交替堆疊的堆疊結構。

返回參照圖4及圖5A至圖5D，閘極電極GE可包括第一金屬圖案及位於第一金屬圖案上的第二金屬圖案。第一金屬圖案可在閘極介電層GI上設置成與第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3相鄰。第一金屬圖案可包含控制電晶體的臨限電壓的功函數金屬。可調整第一金屬圖案的厚度及組成物，以達成電晶體的臨限電壓。舉例而言，閘極電極GE的第一部分PO1、第二部分PO2及第三部分PO3可由是功函數金屬的第一金屬圖案形成。

第一金屬圖案可包括金屬氮化物層。舉例而言，第一金屬圖案可包含氮(N)及選自鈦(Ti)、鉭(Ta)、鋁(Al)、鎢(W)及鉬(Mo)中的至少一種金屬。另外，第一金屬圖案可更包含碳(C)。第一金屬圖案可包括多個堆疊的功函數金屬層。

第二金屬圖案可包含電阻小於第一金屬圖案的電阻的金屬。舉例而言，第二金屬圖案可包含選自鎢(W)、鋁(Al)、鈦(Ti)及鉭(Ta)中的至少一種金屬。舉例而言，閘極電極GE的第四部分PO4可包括第一金屬圖案及位於第一金屬圖案上的第二金屬圖案。

在基板100上可設置有第一層間介電層110(最佳參見圖5C)。第一層間介電層110可覆蓋閘極間隔件GS以及第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。第一層間介電層110可具有與閘極頂蓋圖案GP的頂表面及閘極間隔件GS的頂表面實質上共面的頂表面。在第一層間介電層110上可設置有第二層間介電層120，第二層間介電層120覆蓋閘極頂蓋圖案GP。在第二層間介電層120上可設置有第三層間介電層130。在第三層間介電層130上可設置有第四層間介電層140。舉例而言，第一層間介電層110至第四層間介電層140可包括氧化矽層。

如圖4所示，單高度胞元SHC可具有在第二方向D2上彼此相對的第一邊界BD1與第二邊界BD2。第一邊界BD1及第二邊界BD2可在第一方向D1上延伸。單高度胞元SHC可具有在第一方向D1上彼此相對的第三邊界BD3與第四邊界BD4。第三邊界BD3及第四邊界BD4可在第二方向D2上延伸。

單高度胞元SHC可在其兩個側上設置有在第二方向D2上彼此相對的一對分隔結構DB。舉例而言，所述一對分隔結構DB可對應地設置於單高度胞元SHC的第一邊界BD1及第二邊界BD2上。分隔結構DB可在與閘極電極GE平行的第一方向D1上延伸。分隔結構DB與和分隔結構DB相鄰的閘極電極GE之間的節距可與第一節距相同。

分隔結構DB可穿透第一層間介電層110及第二層間介電層120而延伸至第一主動圖案AP1及第二主動圖案AP2中。分隔結構DB可穿透第一主動圖案AP1及第二主動圖案AP2中的每一者的上部部分。分隔結構DB可將單高度胞元SHC的主動區與相鄰胞元的主動區電性分隔開。

主動接觸件AC可被設置成穿透第一層間介電層110及第二層間介電層120且對應地電性連接至第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。在閘極電極GE的兩個側上可設置有一對主動接觸件AC。即，一個主動接觸件AC可設置於閘極電極GE的任一側上。當在平面中觀察時，主動接觸件AC可具有在第一方向D1上延伸的條形形狀，如圖4所示。

主動接觸件AC可為自對準接觸件。舉例而言，閘極頂蓋圖案GP及閘極間隔件GS可用於以自對準方式形成主動接觸件 AC。舉例而言，主動接觸件AC可覆蓋閘極間隔件GS的側壁的至少一部分。儘管未示出，主動接觸件AC可覆蓋閘極頂蓋圖案GP的頂表面的一部分。

在主動接觸件AC與第一源極/汲極圖案SD1之間以及主動接觸件AC與第二源極/汲極圖案SD2之間可插置有金屬-半導體化合物層SC(例如矽化物層)。主動接觸件AC可經由金屬-半導體化合物層SC電性連接至第一源極/汲極圖案SD1及第二源極/汲極圖案SD2中的一者。舉例而言，金屬-半導體化合物層SC可包含選自矽化鈦、矽化鉭、矽化鎢、矽化鎳及矽化鈷中的至少一者。

閘極接觸件GC可被設置成穿透第二層間介電層120及閘極頂蓋圖案GP且電性連接至對應的閘極電極GE。當在平面中觀察時，閘極接觸件GC可設置於第一主動區AR1與第二主動區AR2之間。舉例而言，閘極接觸件GC可設置於第二主動圖案AP2上(參見圖5B)。

在實施例中，參照圖5B，上部介電圖案UIP可填充主動接觸件AC中的每一者的上部部分，所述上部部分與閘極接觸件GC相鄰。上部介電圖案UIP可具有較閘極接觸件GC的底表面低的底表面。舉例而言，上部介電圖案UIP可使與閘極接觸件GC相鄰的主動接觸件AC具有較閘極接觸件GC的底表面低的頂表面。因此，可防止由於閘極接觸件GC與和閘極接觸件GC相鄰的主動接觸件AC之間的接觸而發生電短路(electrical short)。

主動接觸件AC及閘極接觸件GC中的每一者可包括導電圖案FM及環繞導電圖案FM的障壁圖案BM。舉例而言，導電圖案FM可包含選自鋁、銅、鎢、鉬及鈷中的至少一種金屬。障壁圖案BM可覆蓋導電圖案FM的側壁及底表面。障壁圖案BM可包括金屬層與金屬氮化物層。金屬層可包含選自鈦、鉭、鎢、鎳、鈷及鉑中的至少一者。金屬氮化物層可包括選自氮化鈦(TiN)層、氮化鉭(TaN)層、氮化鎢(WN)層、氮化鎳(NiN)層、氮化鈷(CoN)層及氮化鉑(PtN)層中的至少一者。

第一金屬層M1可設置於第三層間介電層130中。舉例而言，第一金屬層M1可包括第一電源線M1_R1、第二電源線M1_R2及第一配線走線M1_I。第一金屬層M1的線M1_R1、M1_R2及M1_I可在第二方向D2上平行地延伸。

舉例而言，第一電源線M1_R1及第二電源線M1_R2可對應地設置於單高度胞元SHC的第三邊界BD3及第四邊界BD4上。第一電源線M1_R1可沿著第三邊界BD3在第二方向D2上延伸。第二電源線M1_R2可沿著第四邊界BD4在第二方向D2上延伸。

第一金屬層M1的第一配線走線M1_I可設置於第一金屬層M1的第一電源線M1_R1與第二電源線M1_R2之間。第一金屬層M1的第一配線走線M1_I可以第二節距沿著第一方向D1排列。第二節距可小於第一節距。第一配線走線M1_I中的每一者可具有較第一電源線M1_R1及第二電源線M1_R2中的每一者的線寬小的線寬。

第一金屬層M1可更包括第一通孔VI1。第一通孔VI1可對應地設置於第一金屬層M1的線M1_R1、M1_R2及M1_I下方。第一通孔VI1可將主動接觸件AC電性連接至第一金屬層M1的線M1_R1、M1_R2及M1_I中的一者。第一通孔VI1可將閘極接觸件GC電性連接至第一金屬層M1的線M1_R1、M1_R2及M1_I中的一者。

第一金屬層M1的配線走線與其下伏的第一通孔VI1可藉由獨立的製程形成。舉例而言，第一金屬層M1的配線走線與其下伏的第一通孔VI1可各自藉由單鑲嵌製程(single damascene process)形成。可採用亞20奈米製程(sub-20nm process)來製造根據本實施例的半導體裝置。

第二金屬層M2可設置於第四層間介電層140中。第二金屬層M2可包括多條第二配線走線M2_I。第二金屬層M2的第二配線走線M2_I可各自具有在第一方向D1上延伸的線性形狀或條形形狀。舉例而言，第二配線走線M2_I可在第一方向D1上平行地延伸。

第二金屬層M2可更包括對應地設置於第二配線走線M2_I下方的第二通孔VI2。第一金屬層M1的配線走線可經由第二通孔VI2電性連接至第二金屬層M2的對應的配線走線。舉例而言，第二金屬層M2的配線走線與其下伏的第二通孔VI2可藉由雙鑲嵌製程(dual damascene process)同時形成。

第一金屬層M1的配線走線與第二金屬層M2的配線走線可包含相同的導電材料或不同的導電材料。舉例而言，第一金屬層M1的配線走線及第二金屬層M2的配線走線可包含選自鋁、銅、鎢、鉬、釕及鈷中的至少一種金屬材料。儘管未示出，然而可在第四層間介電層140上附加地堆疊其他金屬層(例如，M3、M4、M5等)。堆疊的金屬層中的每一者可包括用於在胞元之間進行佈線的配線走線。

參照圖6，下面將詳細闡述位於第一通道圖案CH1上的內部間隔件IS。參照圖6，第一源極/汲極圖案SD1可包括對應地朝向閘極電極GE的第一部分PO1、第二部分PO2及第三部分PO3突出的突出部PRP。第一源極/汲極圖案SD1的突出部PRP可具有第一凸起側壁CSW1。第一凸起側壁CSW1可朝向第一部分PO1、第二部分PO2及第三部分PO3中的對應一者凸起。

閘極電極GE的第一部分PO1、第二部分PO2及第三部分PO3中的每一者可各自具有第二凸起側壁CSW2。第二凸起側壁CSW2可朝向第一源極/汲極圖案SD1的對應的第一凸起側壁CSW1凸起。

在實施例中，第一部分PO1、第二部分PO2及第三部分PO3中的每一者可不具有與第一源極/汲極圖案SD1的第一凸起側壁CSW1對應的凹入側壁。此可能是由於內部間隔件IS提供內部閘極空間IGE引起的，第一部分PO1、第二部分PO2及第三部分PO3中的每一者在內部閘極空間IGE中具有第二凸起側壁CSW2。

在實施例中，第一部分PO1、第二部分PO2及第三部分 PO3可具有彼此不同的寬度。舉例而言，第一部分PO1在第二方向D2上的最大寬度可大於第二部分PO2在第二方向D2上的最大寬度。第二部分PO2在第二方向D2上的最大寬度可大於第三部分PO3在第二方向D2上的最大寬度。

第一源極/汲極圖案SD1可包括第一半導體層SEL1及位於第一半導體層SEL1上的第二半導體層SEL2。在實施例中，當第一源極/汲極圖案SD1具有n型導電性時，第一半導體層SEL1可包括與第二半導體層SEL2的半導體材料相同的半導體材料(例如，矽(Si))。第二半導體層SEL2中的n型雜質(例如，磷或砷)的濃度可大於第一半導體層SEL1中的n型雜質的濃度。

在實施例中，當第一源極/汲極圖案SD1具有p型導電性時，第一半導體層SEL1可包括與第二半導體層SEL2的半導體材料相同的半導體材料(例如，矽鍺(SiGe))。第二半導體層SEL2中的鍺濃度可大於第一半導體層SEL1中的鍺濃度。另外，第二半導體層SEL2中的p型雜質(例如，硼)的濃度可大於第一半導體層SEL1中的p型雜質的濃度。

第一半導體層SEL1可與第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3直接接觸。第一半導體層SEL1可包括突出部PRP。第一半導體層SEL1可被內部間隔件IS(其將在以下進行論述)直接覆蓋。在一些實施例中，第一半導體層SEL1可與內部間隔件IS直接接觸。閘極電極GE的第一部分PO1、第二部分PO2及第三部分PO3可跨過內部間隔件IS與第一半導體層SEL1間隔開。

一對第一源極/汲極圖案SD1之間可設置有內部區IRG。閘極電極GE的第一部分PO1、第二部分PO2及第三部分PO3可設置於對應的內部區IRG中。內部間隔件IS及高介電常數介電層HK可進一步設置於內部區IRG中的每一者中。

內部間隔件IS可部分地填充內部區IRG。內部間隔件IS可提供內部閘極空間IGE。內部閘極空間IGE中可設置有高介電常數介電層HK以及第一部分PO1、第二部分PO2及第三部分PO3中的對應一者。

內部區IRG在第二方向D2上的長度可逐漸減小且然後在第三方向D3上的長度增大。內部區IRG可具有對應於第一凸起側壁CSW1凹入的第一側SI1。

內部閘極空間IGE在第二方向D2上的長度可逐漸增大且然後在第三方向D3上的長度減小。內部閘極空間IGE可具有對應於第二凸起側壁CSW2凸起的第二側SI2。

舉例而言，內部間隔件IS可使得內部閘極空間IGE的第二側SI2具有與內部區IRG的第一側SI1的輪廓(例如，凹入輪廓)相反的輪廓(例如，凸起輪廓)。

下面將代表性地闡述閘極電極GE的第二部分PO2及環繞第二部分PO2的閘極介電層GI。閘極介電層GI可插置於第二部分PO2與第一半導體圖案SP1之間、第二部分PO2與第二半導體圖案SP2之間以及第二部分PO2與第一源極/汲極圖案SD1之間。

閘極介電層GI可包括內部間隔件IS及高介電常數介電層HK。內部間隔件IS可包括第一介電層IL1以及位於第一介電層IL1上的第二介電層IL2。第一介電層IL1可直接覆蓋第一半導體圖案SP1、第二半導體圖案SP2及第一源極/汲極圖案SD1。在一些實施例中，第一介電層IL1可直接與第一半導體圖案SP1、第二半導體圖案SP2及第一源極/汲極圖案SD1接觸。高介電常數介電層HK可插置於內部間隔件IS與第二部分PO2之間。高介電常數介電層HK可直接覆蓋閘極電極GE的第二部分PO2的表面。在一些實施例中，高介電常數介電層HK可與閘極電極GE的第二部分PO2的表面直接接觸。

第一介電層IL1及第二介電層IL2中的每一者可包括含有矽(Si)的介電材料。第一介電層IL1及第二介電層IL2中的每一者可包括氧化矽層、氮氧化矽層或氮化矽層。在實施例中，第一介電層IL1及第二介電層IL2二者可包括氧化矽層。當第一介電層IL1及第二介電層IL2包含相同的材料(例如，氧化矽層)時，在第一介電層IL1與第二介電層IL2之間可能不存在邊界(與圖6的實例中所示不同)。舉例而言，可將第一介電層IL1及第二介電層IL2在整體上連接成構成內部間隔件IS的一個氧化矽層。

在實施例中，第一介電層IL1可包括氮化矽層，且第二介電層IL2可包括氧化矽層。在此種情況下，可在第一介電層IL1與第二介電層IL2之間發現明顯的邊界(如圖6的實例中所示)。

內部間隔件IS的厚度可為第一介電層IL1與第二介電層IL2的厚度之和。內部間隔件IS可具有第一厚度TK1作為在垂直方向、即第三方向D3上的厚度。第一厚度TK1可表示內部間隔件IS在高介電常數介電層HK的頂表面TSR上或高介電常數介電層HK的底表面上的厚度。第一厚度TK1可小於高介電常數介電層HK的厚度。

內部間隔件IS可具有第二厚度TK2作為在水平方向、即第二方向D2上的厚度。第二厚度TK2可表示內部間隔件IS在高介電常數介電層HK的第一側表面SSR1上的厚度。第二厚度TK2可大於或小於高介電常數介電層HK的厚度。

第三厚度TK3可被定義為指示內部間隔件IS的拐角處的厚度。高介電常數介電層HK可包括在頂表面TSR與第一側表面SSR1之間的彎曲的第一拐角COR1。內部間隔件IS在高介電常數介電層HK的第一拐角COR1上可具有第三厚度TK3。舉例而言，點FAP可被定義為指示第一源極/汲極圖案SD1與第二半導體圖案SP2的底表面相遇的位置。第三厚度TK3可與點FAP和高介電常數介電層HK的第一拐角COR1之間的距離相同。第三厚度TK3可大於高介電常數介電層HK的厚度。

可使用例如「第一」、「第二」、「第三」等用語來闡述各種元件，但是該些元件不應受該些用語限制。本文中所使用的用語「第一」及「第二」可使用對應的組件或元件，而與其重要性或次序無關，且僅用於將一個組件或元件與另一組件或元件區分開，而不是對該些組件或元件進行限制。使用此種序數不應被解釋為限制所述用語的含義。舉例而言，在不背離本揭露的範圍的情況下，「第一」組件可被稱為「第二」組件，且相似地「第二」組件亦可被稱為「第一」組件。

內部間隔件IS可包括位於高介電常數介電層HK的頂表面TSR或底表面上的水平部分TPO、位於高介電常數介電層HK的第一側表面SSR1上的垂直部分SPO、以及位於高介電常數介電層HK的第一拐角COR1上的拐角部分CPO。拐角部分CPO可位於水平部分TPO與垂直部分SPO之間。水平部分TPO可具有第一厚度TK1，垂直部分SPO可具有第二厚度TK2，且拐角部分CPO可具有第三厚度TK3。

第一厚度TK1、第二厚度TK2及第三厚度TK3可彼此不同。第二厚度TK2可大於第一厚度TK1，且第三厚度TK3可大於第二厚度TK2。第二厚度TK2對第一厚度TK1的比率(TK2/TK1)可介於約1.5至約3的範圍內。第三厚度TK3對第一厚度TK1的比率(TK3/TK1)可介於約2.5至約5的範圍內。

根據圖6所示的實施例，高介電常數介電層HK可具有均勻的厚度。相比之下，內部間隔件IS的垂直部分SPO的厚度(例如，TK2)可大於內部間隔件IS的水平部分TPO的厚度(例如，TK1)。具體而言，內部間隔件IS的拐角部分CPO的厚度(例如，TK3)可大於內部間隔件IS的垂直部分SPO的厚度(例如，TK2)。根據一些實施例，內部間隔件IS可依據位置具有可變的厚度，且因此內部閘極空間IGE可被設置成具有不同於內部區IRG的形狀的形狀。

下面將闡述閘極電極GE的第四部分PO4及環繞第四部分PO4的閘極介電層GI。閘極介電層GI可插置於第四部分PO4與第三半導體圖案SP3之間以及第四部分PO4與閘極間隔件GS之間。閘極介電層GI可包括內部間隔件IS及高介電常數介電層HK。

內部間隔件IS可具有第四厚度TK4作為在垂直方向、即第三方向D3上的厚度。第四厚度TK4可表示內部間隔件IS在高介電常數介電層HK的底表面上的厚度。第四厚度TK4可與第一厚度TK1實質上相同。

內部間隔件IS可具有第五厚度TK5作為在水平方向、即第二方向D2上的厚度。第五厚度TK5可表示內部間隔件IS在高介電常數介電層HK的第二側表面SSR2上的厚度。第五厚度TK5可與第二厚度TK2實質上相同。

內部間隔件IS在其拐角處可具有第六厚度TK6。高介電常數介電層HK可包括在頂表面TSR與第二側表面SSR2之間的彎曲的第二拐角COR2。第六厚度TK6可表示內部間隔件IS在高介電常數介電層HK的第二拐角COR2上的厚度。第六厚度TK6可與第二拐角COR2和其中第三半導體圖案SP3與閘極間隔件GS相遇的位置之間的距離相同。第六厚度TK6可與第三厚度TK3實質上相同。

圖6中所示的內部間隔件IS可適用於NMOSFET且亦適用於PMOSFET。在實施例中，圖6的內部間隔件IS可僅適用於NMOSFET而不適用於PMOSFET。在另一實施例中，內部間隔件IS可僅適用於PMOSFET而不適用於NMOSFET。在另一實施例中，內部間隔件IS可適用於PMOSFET及NMOSFET二者。

根據一些實施例，內部間隔件IS的垂直部分SPO的第二厚度TK2可大於內部間隔件IS的水平部分TPO的第一厚度TK1，且因此可減小電晶體的漏電流。此外，藉由在易受漏電流影響的拐角部分CPO處使內部間隔件IS具有大大增加的第三厚度TK3可有效地減小漏電流。另外，藉由使內部間隔件IS僅在拐角部分CPO處具有顯著增加的厚度可在第一源極/汲極圖案SD1與閘極電極GE的第一部分PO1、第二部分PO2及第三部分PO3之間提供相對小的電容。因此，根據各種實施例，可選擇性地增加內部間隔件IS的厚度，以改善半導體裝置的電性質。

圖7A至圖12C例示出示出根據一些實施例的製造半導體裝置的方法的剖視圖。圖7A、圖8A、圖9A、圖10A、圖11A及圖12A示出沿著圖4所示線A-A’截取的剖視圖。圖9B、圖10B、圖11B及圖12B示出沿著圖4所示線C-C’截取的剖視圖。圖7B、圖8B、圖9C、圖10C、圖11C及圖12C示出沿著圖4所示線D-D’截取的剖視圖。

參照圖7A及圖7B，可提供基板100，基板100包括第一主動區AR1及第二主動區AR2。可形成在基板100上交替堆疊的主動層ACL與犧牲層SAL。主動層ACL可包含矽(Si)、鍺(Ge)及矽-鍺(SiGe)中的一者，且犧牲層SAL可包含矽(Si)、鍺(Ge) 及矽-鍺(SiGe)中的另一者。舉例而言，在一些實施例中，當主動層ACL包含矽(Si)時，犧牲層SAL可包含鍺(Ge)及矽-鍺(SiGe)中的一者。在其他實施例中，當主動層ACL包含矽-鍺(SiGe)時，犧牲層SAL可包含矽(Si)及鍺(Ge)中的一者。在另一些實施例中，當主動層ACL包含鍺(Ge)時，犧牲層SAL可包含矽(Si)及矽-鍺(SiGe)中的一者。

犧牲層SAL可包含相對於主動層ACL具有蝕刻選擇性的材料。舉例而言，主動層ACL可包含矽(Si)且犧牲層SAL可包含矽-鍺(SiGe)。犧牲層SAL中的每一者可具有約10原子%至約30原子%的鍺濃度。

可在基板100的第一主動區AR1及第二主動區AR2上形成罩幕圖案。罩幕圖案可各自具有在第二方向D2上延伸的線性形狀或條形形狀。

可執行其中使用罩幕圖案作為蝕刻罩幕的圖案化製程來形成對第一主動圖案AP1及第二主動圖案AP2、以及對應的堆疊圖案STP進行界定的溝渠TR。可在第一主動區AR1上形成第一主動圖案AP1。可在第二主動區AR2上形成第二主動圖案AP2。

可在第一主動圖案AP1及第二主動圖案AP2中的每一者上形成堆疊圖案STP。堆疊圖案STP可包括交替堆疊的主動層ACL與犧牲層SAL。在圖案化製程期間，堆疊圖案STP可與第一主動圖案AP1及第二主動圖案AP2一同形成。

可形成裝置隔離層ST來填充溝渠TR。舉例而言，可在基板100的整個表面上形成介電層，以覆蓋第一主動圖案AP1及第二主動圖案AP2以及堆疊圖案STP。可使介電層凹陷直至堆疊圖案STP被暴露出，且因此可形成裝置隔離層ST。

裝置隔離層ST可包含介電材料，例如氧化矽層。堆疊圖案STP可自裝置隔離層ST向上暴露出。舉例而言，堆疊圖案STP可在垂直方向上自裝置隔離層ST向上突出。

參照圖8A及圖8B，可在基板100上形成犧牲圖案PP，以跨堆疊圖案STP行進。犧牲圖案PP中的每一者可被形成為具有在第一方向D1上延伸的線性形狀或條形形狀。犧牲圖案PP可沿著第二方向D2以第一節距排列。

舉例而言，形成犧牲圖案PP可包括：在基板100的整個表面上形成犧牲層，在犧牲層上形成硬罩幕圖案MP，且使用硬罩幕圖案MP作為蝕刻罩幕將犧牲層圖案化。犧牲層可包括複晶矽。

可在犧牲圖案PP中的每一者上形成一對閘極間隔件GS。在一些實施例中，可在犧牲圖案PP中的每一者的每一側壁上形成閘極間隔件GS，如圖8A所示。形成閘極間隔件GS可包括在基板100的整個表面上共形地形成閘極間隔件層且對閘極間隔件層進行非等向性蝕刻。在實施例中，閘極間隔件GS可具有包括至少兩個層的多層式結構。

參照圖9A至圖9C，可在第一主動圖案AP1上的堆疊圖案STP中形成第一凹槽RS1。可在第二主動圖案AP2上的堆疊圖案STP中形成第二凹槽RS2。在形成第一凹槽RS1及第二凹槽RS2期間，可使裝置隔離層ST在第一主動圖案AP1及第二主動圖案AP2中的每一者的兩個側上更加凹陷(參見圖9B)。

舉例而言，可將硬罩幕圖案MP及閘極間隔件GS用作蝕刻罩幕，以對第一主動圖案AP1上的堆疊圖案STP進行蝕刻，藉此形成第一凹槽RS1。可在一對犧牲圖案PP之間形成第一凹槽RS1。形成第一凹槽RS1可包括在暴露出的犧牲層SAL上額外執行選擇性蝕刻製程。選擇性蝕刻製程可使犧牲層SAL中的每一者縮進以形成縮進區IDE。因此，第一凹槽RS1可具有波形狀的內側壁。可藉由與用於形成第一凹槽RS1的方法相同的方法在第二主動圖案AP2上的堆疊圖案STP中形成第二凹槽RS2，且因此為了簡明起見省略其的重複說明。

可將主動層ACL形成為依序堆疊於鄰近的第一凹槽RS1之間的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3。第一通道圖案CH1可由鄰近的第一凹槽RS1之間的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3構成。第二通道圖案CH2可由鄰近的第二凹槽RS2之間的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3構成。

參照圖10A至圖10C，可在第一凹槽RS1中對應地形成第一源極/汲極圖案SD1。舉例而言，可執行其中使用第一凹槽RS1的內壁作為晶種層的選擇性磊晶生長(selective epitaxial growth，SEG)製程來形成填充第一凹槽RS1的磊晶層。磊晶層可自晶種生長，或者自被第一凹槽RS1暴露出的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3以及基板100生長。舉例而言，SEG製程可包括化學氣相沈積(chemical vapor deposition，CVD)或分子束磊晶(molecular beam epitaxy，MBE)。

在實施例中，第一源極/汲極圖案SD1可包括與基板100的半導體元素相同的半導體元素(例如，Si)。在第一源極/汲極圖案SD1的形成期間，可原位(in-situ)植入雜質(例如，磷、砷或銻)，以使第一源極/汲極圖案SD1具有n型導電性。作為另外一種選擇或附加地，在形成第一源極/汲極圖案SD1之後，可將雜質植入至第一源極/汲極圖案SD1中。

可在第二凹槽RS2中對應地形成第二源極/汲極圖案SD2。舉例而言，可執行其中使用第二凹槽RS2的內側壁作為晶種層的選擇性磊晶生長(SEG)製程來形成第二源極/汲極圖案SD2。

在實施例中，第二源極/汲極圖案SD2可包含晶格常數大於基板100的半導體元素的晶格常數的半導體元素(例如，SiGe)。在第二源極/汲極圖案SD2的形成期間，可原位植入雜質(例如，硼、鎵或銦)，以使第二源極/汲極圖案SD2具有p型導電性。作為另外一種選擇或附加地，在形成第二源極/汲極圖案SD2之後，可將雜質植入至第二源極/汲極圖案SD2中。

參照圖11A至圖11C，可形成第一層間介電層110以覆蓋第一源極/汲極圖案SD1及第二源極/汲極圖案SD2、硬罩幕圖案MP以及閘極間隔件GS。舉例而言，第一層間介電層110可包括氧化矽層。

可將第一層間介電層110平坦化，直至犧牲圖案PP的頂表面被暴露出。可執行迴蝕或化學機械研磨(chemical mechanical polishing，CMP)製程將第一層間介電層110平坦化。硬罩幕圖案MP可在平坦化製程期間被全部移除。因此，第一層間介電層110可具有與犧牲圖案PP的頂表面及閘極間隔件GS的頂表面共面的頂表面。

可選擇性地移除被暴露出的犧牲圖案PP。移除犧牲圖案PP可形成暴露出第一通道圖案CH1及第二通道圖案CH2的外部區ORG(參見圖11C)。移除犧牲圖案PP可包括執行濕式蝕刻製程，所述濕式蝕刻製程使用選擇性地蝕刻複晶矽的蝕刻劑。

可選擇性地移除經由外部區ORG暴露出的犧牲層SAL以形成內部區IRG(參見圖11C)。舉例而言，可執行對犧牲層SAL進行選擇性蝕刻的蝕刻製程，以僅移除犧牲層SAL，同時保留第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3。蝕刻製程可對於鍺濃度相對高的矽-鍺具有高的蝕刻速率。舉例而言，蝕刻製程可相對於鍺濃度大於約10原子%的矽-鍺具有高的蝕刻速率。

蝕刻製程可移除位於第一主動區AR1及第二主動區AR2上的犧牲層SAL。蝕刻製程可為濕式蝕刻製程。用於蝕刻製程的蝕刻材料可迅速蝕刻鍺濃度相對高的犧牲層SAL。

返回參照圖11C，由於犧牲層SAL被選擇性地移除，僅第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3可保留於第一主動圖案AP1及第二主動圖案AP2中的每一者上。移除犧牲層SAL可形成第一內部區IRG1、第二內部區IRG2及第三內部區IRG3。

舉例而言，第一內部區IRG1可形成於第一半導體圖案SP1與第一主動圖案AP1及第二主動圖案AP2中的一者之間，第二內部區IRG2可形成於第一半導體圖案SP1與第二半導體圖案SP2之間，且第三內部區IRG3可形成於第二半導體圖案SP2與第三半導體圖案SP3之間。

再次參照圖11A至圖11C，可在暴露出的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3上形成閘極介電層GI。閘極介電層GI可環繞第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3中的每一者。閘極介電層GI可形成於第一內部區IRG1、第二內部區IRG2及第三內部區IRG3中的每一者中。閘極介電層GI可形成於外部區ORG中。

圖13至圖17例示出示出形成圖11A中所繪示的區段M的方法的放大圖。參照圖13，如上所述，可選擇性地移除犧牲圖案PP以形成外部區ORG。可選擇性地移除經由外部區ORG暴露出的犧牲層SAL，以形成第一內部區IRG1至第三內部區IRG3。第一內部區IRG1至第三內部區IRG3中的每一者可位於一對第一源極/汲極圖案SD1之間。

圖9A中所示的縮進區IDE可允許第一源極/汲極圖案SD1包括突出部PRP。突出部PRP可具有第一凸起側壁CSW1。舉例而言，第二內部區IRG2可暴露出第一源極/汲極圖案SD1的第一凸起側壁CSW1。第二內部區IRG2可暴露出第一半導體圖案SP1的頂表面及第二半導體圖案SP2的底表面。

第一內部區IRG1至第三內部區IRG3中的每一者在第二方向D2上的長度L可隨著在第三方向D3上距基板100的距離增大而逐漸減小且然後增大。第一內部區IRG1、第二內部區IRG2及第三內部區IRG3中的每一者可具有對應於第一凸起側壁CSW1凹入的第一側SI1。

參照圖14，可在第一內部區IRG1至第三內部區IRG3及外部區ORG中共形地形成第一介電層IL1。第一介電層IL1可藉由沈積製程(例如原子層沈積(atomic layer deposition，ALD)或化學氣相沈積(CVD))形成。可將第一介電層IL1形成為部分地填充第一內部區IRG1至第三內部區IRG3，而不完全填充第一內部區IRG1至第三內部區IRG3。因此，第一介電層IL1可在第一內部區IRG1至第三內部區IRG3中的每一者中界定內部閘極空間IGE。舉例而言，第一介電層IL1可包括氧化矽層、氮氧化矽層或氮化矽層。

參照圖15，可部分地及選擇性地對第一介電層IL1進行蝕刻。對第一介電層IL1進行蝕刻可包括使用選擇性地僅蝕刻第一介電層IL1的蝕刻溶液執行濕式蝕刻製程。舉例而言，可經由內部閘極空間IGE提供蝕刻材料，以對第一介電層IL1進行蝕刻。在實施例中，如圖15所示，蝕刻製程可繼續進行直至第一半導體圖案SP1的表面、第二半導體圖案SP2的表面及第三半導體圖案SP3的表面被暴露出。

在蝕刻製程之後，第一介電層IL1可保留於第一源極/汲極圖案SD1的表面上。舉例而言，相對大量的第一介電層IL1可保留於第一源極/汲極圖案SD1與第一半導體圖案SP1至第三半導體圖案SP3之間的空間中。保留的第一介電層IL1可提供較圖14的內部閘極空間IGE擴展更多的內部閘極空間IGE。換言之，蝕刻製程可將內部閘極空間IGE自圖14所示的大小擴大至圖15所示的大小。

參照圖16，可在第一內部區IRG1至第三內部區IRG3及外部區ORG中共形地形成第二介電層IL2。第二介電層IL2可形成於第一介電層IL1上。舉例而言，第二介電層IL2可包括氧化矽層、氮氧化矽層或氮化矽層。第一介電層IL1及第二介電層IL2可構成內部間隔件IS。

內部間隔件IS可包括位於第一半導體圖案SP1至第三半導體圖案SP3中的一者上的水平部分TPO、位於第一源極/汲極圖案SD1的第一凸起側壁CSW1上的垂直部分SPO、以及位於水平部分TPO與垂直部分SPO之間的拐角部分CPO。如圖16所示，水平部分TPO可具有第一厚度TK1，垂直部分SPO可具有第二厚度TK2，且拐角部分CPO可具有第三厚度TK3。第二厚度TK2可大於第一厚度TK1，且第三厚度TK3可大於第二厚度TK2。

內部間隔件IS在第一內部區IRG1至第三內部區IRG3的每一者中可界定內部閘極空間IGE。第一內部區IRG1至第三內部區IRG3中的每一者的第一側SI1可為凹入的，且內部閘極空間IGE的第二側SI2可為凸出的。由於相較於水平部分TPO及垂直部分SPO，內部間隔件IS的拐角部分CPO形成得相對厚，因此內部閘極空間IGE的第二側SI2可與第一內部區IRG1至第三內部區IRG3中的每一者的第一側SI1相對地凸出。

參照圖17，可在外部區ORG及第一內部區IRG1至第三內部區IRG3中形成高介電常數介電層HK。可在內部閘極空間IGE中形成高介電常數介電層HK。內部間隔件IS及高介電常數介電層HK可構成閘極介電層GI。

在實施例中，高介電常數介電層HK可共形地形成。舉例而言，高介電常數介電層HK在水平方向上的厚度可與高介電常數介電層HK在垂直方向上的厚度實質上相同。

根據各種實施例，由於內部間隔件IS的水平部分TPO具有相對小的厚度TK1，因此第一內部區IRG1、第二內部區IRG2及第三內部區IRG3中的每一者中可設置有內部閘極空間IGE，所述內部閘極空間IGE是被閘極電極GE(其將在以下進行論述)充分填充的空間。在各種實施例中，相較於第一厚度TK1，垂直部分SPO及拐角部分CPO可被分別形成為具有相對大的厚度TK2及TK3，且因此可減小電晶體的漏電流並改善裝置的電性質。

返回參照圖12A至圖12C，可在閘極介電層GI上形成閘極電極GE。閘極電極GE可包括對應地形成於第一內部區IRG1、第二內部區IRG2及第三內部區IRG3中的第一部分PO1、第二部分PO2及第三部分PO3，且亦可包括形成於外部區ORG中的第四部分PO4。第一部分PO1、第二部分PO2及第三部分PO3可填充圖17所示對應的內部閘極空間IGE。可使閘極電極GE凹陷以具有減小的高度。可在凹陷的閘極電極GE上形成閘極頂蓋圖案GP。

返回參照圖5A至圖5D，可在第一層間介電層110上形成第二層間介電層120。第二層間介電層120可包括氧化矽層。主動接觸件AC可被形成為穿透第二層間介電層120及第一層間介電層110且與第一源極/汲極圖案SD1及第二源極/汲極圖案SD2電性連接。閘極接觸件GC可被形成為穿透第二層間介電層120及閘極頂蓋圖案GP且與閘極電極GE電性連接。

形成主動接觸件AC及閘極接觸件GC可包括形成障壁圖案BM及位於障壁圖案BM上的導電圖案FM。障壁圖案BM可共形地形成且可包括金屬層及金屬氮化物層。導電圖案FM可包括低電阻金屬。

分隔結構DB可形成於單高度胞元SHC的第一邊界BD1及第二邊界BD2上(參見圖4)。分隔結構DB可自第二層間介電層120穿過閘極電極GE延伸至主動圖案AP1或AP2中(參見例如圖5A)。分隔結構DB可包含介電材料，例如氧化矽層或氮化矽層。

可在主動接觸件AC及閘極接觸件GC上形成第三層間介電層130。可在第三層間介電層130中形成第一金屬層M1。可在第三層間介電層130上形成第四層間介電層140。可在第四層間介電層140中形成第二金屬層M2。

下面將論述各種實施例。在下面的實施例中，為了簡明起見，將省略與上面參照圖1至圖6論述的技術特徵重複的技術特徵的詳細說明，且將詳細論述其差異。

圖18及圖19例示出示出圖5A中所繪示的區段M的實例的放大圖。

參照圖18，內部間隔件IS可包括第一介電層IL1、第二介電層IL2及第三介電層IL3。第一介電層IL1及第三介電層IL3可共形地形成為各自具有均勻的厚度。第二介電層IL2可具有依據位置可變的厚度。第一介電層IL1及第三介電層IL3可包括例如氧化矽層。第二介電層IL2可包括氮化矽層或氮氧化矽層。

在內部間隔件IS的水平部分TPO上可省略第二介電層IL2。水平部分TPO的第一介電層IL1與第三介電層IL3可彼此接觸。在一些實施例中，第一介電層IL1與第三介電層IL3可包含相同的材料(例如，氧化矽層)，且因此在水平部分TPO上的第一介電層IL1與第三介電層IL3之間可能不會發現明顯的邊界(不同於圖18所示的邊界)。應注意，在圖18中的水平部分TPO上例示出邊界僅是為了方便在水平部分TPO上例示出第一介電層 IL1及第三介電層IL3。

在內部間隔件IS的垂直部分SPO上，第二介電層IL2可設置於第一介電層IL1與第三介電層IL3之間。舉例而言，垂直部分SPO的第二介電層IL2的厚度可小於垂直部分SPO的第三介電層IL3的厚度。

在內部間隔件IS的拐角部分CPO上，第二介電層IL2可設置於第一介電層IL1與第三介電層IL3之間。相較於第二介電層IL2在垂直部分SPO中或水平部分TPO中的厚度，拐角部分CPO的第二介電層IL2可具有相對大的厚度。第二介電層IL2在拐角部分CPO上的厚度可大於第三介電層IL3在拐角部分CPO上的厚度。

第二介電層IL2在具有最大厚度的拐角部分CPO處可具有最大厚度TK3。省略第二介電層IL2的水平部分TPO可具有最小的厚度TK1。在實施例中，在垂直部分SPO上可省略第二介電層IL2。舉例而言，第二介電層IL2可僅設置於拐角部分CPO上。

參照圖19，第三介電層IL3可自圖18的內部間隔件IS省略。舉例而言，內部間隔件IS可包括第一介電層IL1及第二介電層IL2。第一介電層IL1可共形地形成為具有均勻的厚度。第二介電層IL2可具有依據位置可變的厚度。第一介電層IL1可包括例如氧化矽層。第二介電層IL2可包括氮化矽層或氮氧化矽層。

在內部間隔件IS的水平部分TPO上可省略第二介電層 IL2。水平部分TPO的第一介電層IL1可直接插置於高介電常數介電層HK與第一半導體圖案SP1至第三半導體圖案SP3中的每一者之間。

在內部間隔件IS的垂直部分SPO上，第二介電層IL2可設置於高介電常數介電層HK與第一介電層IL1之間。舉例而言，垂直部分SPO的第二介電層IL2的厚度可小於垂直部分SPO的第一介電層IL1的厚度。

在內部間隔件IS的拐角部分CPO上，第二介電層IL2可設置於高介電常數介電層HK與第一介電層IL1之間。相較於水平部分TPO及垂直部分SPO的第二介電層IL2的厚度，拐角部分CPO的第二介電層IL2可具有相對大的厚度。第二介電層IL2在拐角部分CPO上的厚度可大於第一介電層IL1在拐角部分CPO上的厚度。

參照圖4及圖20A至圖20D，裝置隔離層ST可在基板 100的上部部分上界定第一主動圖案AP1及第二主動圖案AP2。可在第一主動區AR1上界定第一主動圖案AP1，且可在第二主動區AR2上界定第二主動圖案AP2。

裝置隔離層ST可覆蓋第一主動圖案AP1及第二主動圖案AP2中的每一者的下部側壁。第一主動圖案AP1及第二主動圖案AP2中的每一者的上部部分可自裝置隔離層向上突出(參見圖20D)。

第一主動圖案AP1可在其上部部分上包括第一源極/汲極圖案SD1以及位於第一源極/汲極圖案SD1之間的第一通道圖案CH1。第二主動圖案AP2可在其上部部分上包括第二源極/汲極圖案SD2以及位於第二源極/汲極圖案SD2之間的第二通道圖案CH2。

返回參照圖20D，第一通道圖案CH1及第二通道圖案CH2中的每一者可不包括上面參照圖5A至圖5D論述的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3中的任一者。第一通道圖案CH1及第二通道圖案CH2中的每一者可具有自裝置隔離層ST向上突出的半導體柱形狀。第一主動圖案及第二主動圖案中的每一者可具有自裝置隔離層ST突出的鰭形狀。

閘極電極GE可設置於第一通道圖案CH1及第二通道圖案CH2中的每一者的頂表面及兩個側壁上。在此意義上，根據圖20A至圖20D中所示實施例的電晶體可為其中閘極電極GE以三維方式環繞第一通道圖案CH1及第二通道圖案CH2的三維場效電晶體(例如，鰭場效電晶體(Fin field effect transistor，FinFET))。

第一層間介電層110及第二層間介電層120可設置於基板100的整個表面上。主動接觸件AC可被設置成穿透第一層間介電層110及第二層間介電層120，且對應地連接至第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。閘極接觸件GC可被設置成穿透第二層間介電層120及閘極頂蓋圖案GP且連接至閘極電極GE。

第三層間介電層130可設置於第二層間介電層120上。第四層間介電層140可設置於第三層間介電層130上。第一金屬層M1可設置於第三層間介電層130中。第二金屬層M2可設置於第四層間介電層140中。第一金屬層M1及第二金屬層M2的詳細說明可與上面參照圖4及圖5A至圖5D論述的內容實質上相同。

圖20A中所繪示的區段N的放大圖可與包括圖6中所繪示的閘極電極GE的第四部分PO4及環繞第四部分PO4的閘極介電層GI的圖實質上相同。返回參照圖6及圖20A，第一通道圖案CH1上的閘極介電層GI可包括內部間隔件IS及高介電常數介電層HK。

內部間隔件IS在高介電常數介電層HK的第二拐角COR2上可具有相對大的厚度TK6。因此，可防止在閘極電極GE的底表面與側壁之間的拐角中容易出現的漏電流。

三維場效電晶體可包括內部間隔件，所述內部間隔件被配置成使得閘極介電層可防止閘極的漏電流。內部間隔件在其易受漏電流影響的拐角部分處可具有增大的厚度。因此，可防止閘極漏電流並改善裝置的電性質。

各種實施例的內部間隔件可包括具有相對小厚度的水平部分，且因此可提供足夠的內部閘極空間。因此，閘極電極可穩定地填充內部閘極空間。

儘管已經參照附圖論述一些實施例，但是應理解，可在不背離各種實施例的特徵的精神及範圍的情況下在本文中進行形式及細節上的各種改變。因此，應理解，上述實施例在所有態樣中僅是例示性的而並非限制性的。