TWI911801B - 半導體結構以及靜態隨機存取記憶體單元 - Google Patents

Abstract

一種半導體結構包括：外延特徵設置於主動區中，前側接點直接設置於該外延特徵之上並與該外延特徵電性耦合，金屬閘極堆疊，內間隙壁位於該金屬閘極堆疊與該外延特徵之間，以及背側接點物理接觸該金屬閘極堆疊的底部並物理接觸該前側接點的底部。

Description

半導體結構以及靜態隨機存取記憶體單元

本申請案主張於2023年12月19日提出申請的美國臨時申請案第63/612,143號的權益，所述美國臨時申請案全文併入本案供參考。

本發明的實施例是有關於一種半導體結構以及靜態隨機存取記憶體單元。

半導體積體電路（IC）產業經歷了指數成長。IC材料與設計的技術進步已產生了多個世代的IC，其中每一代相較於前一代具有更小且更複雜的電路。在IC演進的過程中，功能密度（即每單位晶片面積上的內連線裝置數量）通常會增加，而幾何尺寸（即可使用製造程序製作的最小元件（或線路））則減小。此縮小過程通常藉由提高生產效率與降低相關成本來提供益處。這種縮小也增加了IC的處理與製造複雜度。

在深次微米積體電路技術中，靜態隨機存取記憶體（SRAM）裝置已成為高速通訊、影像處理和系統單晶片（SOC）產品的熱門儲存單元。隨著矽技術持續從一代發展到下一代，傳統的SRAM裝置和/或其製造可能會遇到限制。例如，積極縮小IC尺寸導致了密集間隔的源極/汲極特徵和閘極結構，以及在其上形成的密集間隔的源極/汲極接點和閘極通孔。在一些SRAM裝置中，提供用於在SRAM裝置的記憶單元內部和之間互連電源線和信號線的多層內連線結構是在記憶單元的電晶體的源極/汲極接點和閘極通孔上形成的。隨著裝置尺寸不斷減小和電晶體密集間隔，內連線特徵（例如接點、通孔和金屬線）被形成為具有減小的尺寸，這可能導致寄生電阻增加、寄生電容增加、高製程風險和/或不良連接，這可能會降低記憶體裝置的速度。所有這些問題都帶來了性能、良率和成本方面的挑戰。因此，雖然現有的SRAM裝置在其預期用途上可能總體上是足夠的，但它們在所有方面都不令人滿意。

本發明的實施例提供一種半導體結構。該半導體結構包括：設置於主動區中的外延特徵，直接設置於外延特徵上方並與其電性耦合的前側接點，金屬閘極堆疊位於金屬閘極堆疊和外延特徵之間的內間隙壁，以及與金屬閘極堆疊的底部物理接觸並與前側接點的底部物理接觸的背側接點。

本發明的實施例提供一種半導體結構。該半導體結構包括：包含半導體基、在半導體基上的奈米結構堆疊、以及在半導體基上並與奈米結構相鄰的外延特徵的主動區，該主動區沿第一方向延伸，設置於半導體基側壁上的隔離特徵，環繞每個奈米結構的金屬閘極堆疊，該金屬閘極堆疊沿與第一方向垂直的第二方向延伸，直接設置於外延特徵上方並與其電性耦合的第一接點特徵，以及直接設置於第一接點特徵和金屬閘極堆疊下方並與兩者電性耦合的第二接點特徵。隔離特徵將第二接點特徵與半導體基物理隔開。

本發明的實施例提供一種靜態隨機存取記憶體（SRAM）單元。該SRAM單元包括：沿第一方向延伸的第一主動區和第二主動區，與第一主動區相交以形成SRAM單元的第一上拉電晶體的第一金屬閘極堆疊，與第二主動區相交以形成SRAM單元的第二上拉電晶體的第二金屬閘極堆疊，設置於第一和第二金屬閘極堆疊之間並沿與第一方向垂直的第二方向延伸的第一接點特徵，該第一接點特徵設置於第一上拉電晶體的源極/汲極特徵上方並與其電性連接，以及與第一接點特徵的底面和第二金屬閘極堆疊的底面物理接觸的第二接點特徵。在SRAM單元的俯視圖中，第二接點特徵與第一上拉電晶體的源極/汲極特徵的底面間隔開。

以下公開內容提供用於實施所提供主題的不同特徵的許多不同實施例或實例。下文描述組件和佈置的特定實例以簡化本公開。當然，這些組件和佈置只是實例且並不意欲是限制性的。舉例來說，在以下描述中，第一特徵在第二特徵上方或上的形成可包含第一特徵和第二特徵直接接觸地形成的實施例，且還可包含額外特徵可在第一特徵與第二特徵之間形成使得第一特徵和第二特徵可不直接接觸的實施例。

此外，為了方便描述本發明實施例的一部件與另一部件的關係，可使用空間相關用語，例如“下部”、“上部”、“水平”、“垂直”、“在…之上”、“上方”、“在…之下”、“下方”、“上”、“下”、“頂部”、“底部”等及前述的衍生用語（例如“水平地”、“向下地”、“向上地”等）。空間相關用語用以涵蓋包含部件的裝置的不同方位。再者，當用“大約”、“近似”及類似術語描述數字或數字範圍時，此術語目的在涵蓋在所描述的數字的合理範圍，例如所描述的數字的+/-10％之內或本發明所屬技術領域者應理解的其他數值。舉例來說，術語“約5nm”涵蓋4.5nm至5.5nm的尺寸範圍。

靜態隨機存取記憶體（SRAM）是一種基於半導體的積體電路實現的電子數據記憶體裝置，通常具有比其他類型的數據存儲技術更快的存取時間。SRAM在高速通信、圖像處理和片上系統（SOC）應用中很受歡迎。可以在幾奈秒內從SRAM單元讀取或寫入一個位元。SRAM單元包括具有位於電晶體上方的金屬內連線結構的電晶體。金屬內連線結構包括用於互連電晶體閘極和源極/汲極區的金屬線，例如用於將位元線和字元線信號路由到單元元件的信號線，以及用於向單元元件提供電源的電源軌（例如用於電源電壓和電性接地的金屬線）。一些接點和相應的接點通孔將單元元件電連接到信號線和電源軌。例如，SRAM單元中的一些源極/汲極區通過源極/汲極接點、源極/汲極接點通孔和電源軌中的相應金屬線耦合到電源電壓VDD（也稱為VCC）和/或電性接地VSS。一些其他接點，也稱為對接接點，每個接點與兩個導電區相鄰，並且可以減少所需的接點數量。例如，SRAM單元中的對接接點可以包括落在閘電極上的底面，以及落在主動區（例如源極/汲極區或相應的上覆矽化物特徵）上的另一底面。源極/汲極區可以根據上下文單獨或統稱為源極或汲極。

傳統上，SRAM裝置是以堆疊方式構建的，在最低層具有電晶體，並在電晶體上方具有內連線結構（接點、通孔和金屬線），以提供與電晶體的連接。例如，內連線結構可以包括對接接點，該對接接點電連接第一下拉電晶體和第一上拉電晶體的共用源極/汲極區與第二下拉電晶體和第二上拉電晶體的共用閘極。如果對接接點併入前側內連線結構中，它將佔用電晶體上方已經有限的空間。另一方面，對接接點可以併入背側內連線結構中，而不會佔用電晶體上方寶貴的佈局資源。因此，裝置層前側的導電接點密度降低，這可以減少裝置層前側相鄰導電接點之間的短路和寄生電容，從而改善半導體晶粒的性能和長期可靠性。然而，如果在SRAM裝置中形成背側對接接點涉及諸如在源極/汲極特徵上方形成背側開口並在沉積背側對接接點之前通過該開口凹陷源極/汲極特徵的步驟，則此製程流程將減小源極/汲極特徵的體積。源極/汲極特徵中的體積減小通常會導致源極/汲極區中的應變損失，這通常會影響p型電晶體的性能。因此，儘管現有的半導體製造方法對於其預期目的而言通常是足夠的，但在記憶體裝置（例如SRAM裝置）的情況下，它們在所有方面並非完全令人滿意。

一些示例性實施例與多閘裝置相關，但不以其他方式限制。引入多閘裝置是為了通過增加閘極-通道耦合、減少關斷狀態電流和減少短通道效應（SCE）來改善閘極控制。引入的這樣的多閘裝置是環繞閘極（GAA）電晶體。GAA電晶體的名稱來自於閘極結構，該閘極結構可以延伸到通道區域（例如，奈米片的堆疊）的周圍，從而可以從四個側面接觸通道。GAA電晶體與傳統的互補式金屬氧化物半導體（CMOS）製程相容，其結構允許其在保持閘極控制和減輕SCE的同時進行積極縮小。以下公開內容將繼續以一個或多個GAA示例來說明本公開內容的各種實施例。然而，所屬技術領域中具有通常知識者應理解，除非具體要求，否則本申請不應限於GAA電晶體或其他特定類型的電晶體（例如，鰭式場效電晶體）。

本公開提供半導體裝置的各種實施例。特別地，本公開的一些實施例提供具有背側對接接點的半導體裝置。該半導體裝置包括奈米結構的堆疊（例如，奈米片或奈米線）、位於奈米結構堆疊上方的閘極堆疊、與奈米結構堆疊接觸的源極/汲極特徵以及落在源極/汲極特徵前側的源極/汲極接點。奈米結構的堆疊可以位於主動區的端部。背側對接接點從半導體裝置的背側延伸，以直接接觸閘極堆疊的底部和源極/汲極接點的底部。因此，背側對接接點通過源極/汲極接點將閘極堆疊和源極/汲極特徵電連接，而無需與源極/汲極特徵直接接觸。在半導體裝置的俯視圖中，背側對接接點與源極/汲極特徵不重疊。因此，源極/汲極特徵保持未暴露，並且在形成背側對接接點期間不會受到蝕刻損失。由於對接接點形成在半導體裝置的背側，因此可以減少半導體裝置的前側通孔密度，為前側導電特徵（如金屬線和通孔）提供更多空間。半導體裝置可以包括SRAM單元。然而，所屬技術領域中具有通常知識者應理解，除非具體要求，否則本申請不應限於SRAM裝置或其他特定類型的裝置（例如，其他記憶體裝置）。

現在參考圖1。圖1是示例性SRAM單元10的電路圖。在所示實施例中，SRAM單元10是單端口（SP）六電晶體（6T）SRAM單元。在各種實施例中，SRAM單元10可以是其他類型的記憶單元，例如雙端口記憶單元或具有六個以上電晶體的記憶單元。為了清楚起見，圖1已被簡化，以便更好地理解本公開的創新概念。在SRAM單元10中可以添加額外的特徵，並且在SRAM單元10的其他實施例中，下面描述的一些特徵可以被替換、修改或消除。

示例性SRAM單元10是單端口SRAM單元，其包括六個電晶體：傳輸閘電晶體PG-1、傳輸閘電晶體PG-2、上拉電晶體PU-1、上拉電晶體PU-2、下拉電晶體PD-1和下拉電晶體PD-2。在操作中，傳輸閘電晶體PG-1和傳輸閘電晶體PG-2提供對SRAM單元10的記憶體部分的訪問，該記憶體部分包括交叉耦合的一對反相器，即反相器12和反相器14。反相器12包括上拉電晶體PU-1和下拉電晶體PD-1，反相器14包括上拉電晶體PU-2和下拉電晶體PD-2。在一些實施例中，上拉電晶體PU-1、PU-2被配置為p型電晶體，例如p型GAA電晶體，並且下拉電晶體PD-1、PD-2被配置為n型電晶體，例如n型GAA電晶體。

上拉電晶體PU-1的閘極插入源極（與電源電壓（VDD）電連接）和第一共同源極（CD1）之間，下拉電晶體PD-1的閘極插入源極（與電源電壓（VSS）電連接，其可以是電性接地）和第一共同源極之間。上拉電晶體PU-2的閘極插入源極（與電源電壓（VDD）電連接）和第二共同源極（CD2）之間，下拉電晶體PD-2的閘極插入源極（與電源電壓（VSS）電連接）和第二共同源極之間。在一些實施例中，第一共同源極（CD1）是存儲真值形式的數據的儲存節點（SN），第二共同源極（CD2）是存儲補充形式的數據的儲存節點（SNB）。上拉電晶體PU-1的閘極和下拉電晶體PD-1的閘極耦合到第二共同源極（CD2），上拉電晶體PU-2的閘極和下拉電晶體PD-2的閘極耦合到第一共同源極（CD1）。傳輸閘電晶體PG-1的閘極插入源極（與位元線BL電連接）和源極之間，該源極與第一共同源極（CD1）電連接。傳輸閘電晶體PG-2的閘極插入源極（與互補位元線BLB電連接）和源極之間，該源極與第二共同源極（CD2）電連接。傳輸閘電晶體PG-1、PG-2的閘極與字元線WL電連接。在一些實施例中，傳輸閘電晶體PG-1、PG-2在讀取操作和/或寫入操作期間提供對儲存節點SN、SNB的訪問。例如，傳輸閘電晶體PG-1、PG-2分別將儲存節點SN、SNB耦合到位元線BL、BLB，以響應字元線WL施加到傳輸閘電晶體PG-1、PG-2的閘極的電壓。

圖2是根據本公開內容的各個方面，半導體裝置50的片段示意性剖面圖，其包括可以在半導體基底（或晶圓）60上製造的各種層（級），以形成包括SRAM單元（例如圖1的SRAM單元10）的記憶體裝置的一部分。如圖2所示，各種層包括裝置層DL、佈置在裝置層DL上方的前側多層內連線結構（FMLI）、以及佈置在裝置層DL下方的背側多層內連線結構（BMLI）。裝置層DL包括裝置（例如，電晶體、電阻器、電容器和/或電感器）和/或裝置組件（例如，摻雜井、閘極結構和/或源極/汲極特徵）。在一些實施例中，裝置層DL包括基底60、佈置在基底60中的摻雜區62（例如，n井和/或p井）、隔離特徵64、以及電晶體T。在所描繪的實施例中，電晶體T包括懸浮通道層70以及佈置在源極/汲極特徵72之間的閘極結構68，其中閘極結構68纏繞在懸浮通道層70周圍。每個閘極結構68具有金屬閘極堆疊，其由佈置在閘極介電層76上方的閘電極74以及佈置在金屬閘極堆疊的側壁上的閘極間隙壁78形成。

多層內連線結構FMLI和BMLI電性耦合裝置層DL的各種裝置和/或組件，使得各種裝置和/或組件可以按照記憶體裝置的設計要求進行操作。多層內連線結構FMLI和BMLI中的每一個可以包括一個或多個互連層。

在所描繪的實施例中，FMLI包括接點層（CO級）、零號通孔層（V0級）、零號金屬層（M0級）、一號通孔層（V1級）、一號金屬層（M1級）、二號通孔層（V2級）、二號金屬層（M2級）、三號通孔層（V3級）和三號金屬層（M3級）。本公開內容假設FMLI具有更多或更少的層和/或級，例如，FMLI總共具有2至10個金屬層（級）。FMLI的每一級包括佈置在一個或多個介電層（例如，層間介電層（ILD）和接觸蝕刻停止層（CESL））中的導電特徵（例如，金屬線、金屬通孔和/或金屬接點）。在一些實施例中，在FMLI的同一級（例如M0級）上的導電特徵是同時形成的。在一些實施例中，在FMLI的同一級上的導電特徵具有彼此之間基本上平面的頂表面和/或彼此之間基本上平面的底表面。CO級包括佈置在介電層66中的源極/汲極接點（MD）；V0級包括佈置在介電層66中的閘極通孔VG和源極/汲極接點通孔VD。M0級包括佈置在介電層66中的M0金屬線，其中閘極通孔VG將閘極結構連接到M0金屬線，源極/汲極接點通孔VD將源極/汲極連接到M0金屬線，對接接點將閘極結構和源極/汲極一起連接到M0金屬線。V1級包括佈置在介電層66中的V1通孔，其中V1通孔將M0金屬線連接到M1金屬線。M1級包括佈置在介電層66中的M1金屬線。V2級包括佈置在介電層66中的V2通孔，其中V2通孔將M1線連接到M2線。M2級包括佈置在介電層66中的M2金屬線。V3級包括佈置在介電層66中的V3通孔，其中V3通孔將M2線連接到M3線。

在所描繪的實施例中，BMLI包括背側零號通孔層（BV0級）、背側零號金屬層（BM0級）、背側一號通孔層（BV1級）和背側一號金屬層（BM1級）。本公開內容假設BMLI具有更多或更少的層和/或級，例如，BMLI總共具有2至10個金屬層（級）。BMLI的每一級包括佈置在一個或多個介電層（例如，層間介電層（ILD）和接觸蝕刻停止層（CESL））中的導電特徵（例如，金屬線、金屬通孔和/或金屬接點）。在一些實施例中，在BMLI的同一級（例如BM0級）上的導電特徵是同時形成的。在一些實施例中，在BMLI的同一級上的導電特徵具有彼此之間基本上平面的頂表面和/或彼此之間基本上平面的底表面。BV0級包括在裝置層DL下形成的通孔BV0。例如，通孔BV0可以包括一個或多個直接在裝置層DL的源極/汲極特徵72下方形成並通過矽化層與那些源極/汲極特徵72耦合的背側源極/汲極接點通孔。通孔BV0可以包括一個或多個直接在裝置層DL的閘極結構68下方形成並與之直接接觸的背側閘極通孔。在本公開內容中，通孔BV0可以包括一個或多個直接接觸閘極結構68的底部和源極/汲極接點（MD）的底部以電連接閘極結構68和相應的源極/汲極特徵72的背側對接接點。BM0級包括在BV0級下方形成並佈置在背側介電結構66’中的BM0金屬線。背側閘極通孔將閘極結構68連接到BM0金屬線，背側源極/汲極接點通孔將源極/汲極特徵72連接到BM0金屬線。BV1級包括佈置在背側介電結構66’中的BV1通孔，其中BV1通孔將BM0金屬線連接到BM1金屬線。BM1級包括在BV1級下方形成的BM1金屬線。

圖2為了清楚起見而被簡化，以便更好地理解本公開內容的創新概念。在記憶體的各種層中可以添加額外的特徵，並且在記憶體的其他實施例中，所描述的一些特徵可以被替換、修改或消除。圖2僅為一個示例，可能無法反映下文中進一步討論的SRAM單元10的實際橫截面視圖。

現在參考圖3和圖4A至4D。圖3示出了半導體裝置200的示例性佈局，而圖4A、4B、4C和4D分別示出了沿圖3中線段A-A、B-B、C-C和D-D截取的半導體裝置200的橫截面視圖，根據本公開內容的一些實施例。在一些實施例中，半導體裝置200是IC晶片、系統單晶片（SoC）或其部分，其包括各種無源和有源微電子裝置，如電阻器、電容器、電感器、二極體、p型場效電晶體（PFET）、n型場效電晶體（NFET）、鰭式場效電晶體、奈米片場效電晶體、奈米線場效電晶體、其他類型的多閘極場效電晶體、金屬氧化物半導體場效電晶體（MOSFET）、互補式金屬氧化物半導體（CMOS）電晶體、雙極接面電晶體（BJT）、橫向擴散MOS（LDMOS）電晶體、高壓電晶體、高頻電晶體、記憶體裝置、其他合適的元件或其組合。

圖中所示的半導體裝置200的佈局部分包括兩個SRAM單元100a和100b（統稱為SRAM單元100），根據本公開內容，其可以是更大的SRAM陣列的一部分。SRAM單元100中的每一個可以如圖1中的SRAM單元10那樣實現。SRAM單元100的單元邊界是一個矩形框，其在Y方向上比在X方向上長，例如，大約長2倍到6倍。單元邊界沿X方向的第一尺寸表示為單元寬度W，單元邊界沿Y方向的第二尺寸表示為單元高度H。在SRAM單元100在記憶體陣列中重複的情況下，單元寬度W可以表示並被稱為記憶體陣列中沿X方向的記憶體單元間距，單元高度H可以表示並被稱為記憶體陣列中沿Y方向的記憶體單元間距。在所示實施例中，單元寬度W是聚矽間距（poly pitch）的兩倍。聚矽間距是指沿X方向上兩個相鄰閘極結構之間的最小中心到中心距離。兩個相鄰的SRAM單元100a和100b相對於沿Y方向的公共邊界是線對稱的。

半導體裝置200包括多個主動區212（包括主動區212a、212b、212c、212d和212e），每個主動區212沿X方向縱向定向，以及多個閘極堆疊（或閘極結構）240（包括閘極堆疊240a、240b、240c、240d、240e、240f、240g、240h），沿Y方向縱向定向。電晶體的主動區是指在電晶體的閘極結構下形成源區、汲極區和通道區的區域。在上下文中，主動區也被稱為“氧化物定義（OD）區”。在所示實施例中，主動區212b、212c和212d是p型主動區，並且佈置在N井區205上；主動區212a和212e是n型主動區，分別佈置在兩個P井區207a和207b上。P井區207a和207b沿Y方向夾持N井區205。在一些實施例中，主動區212是鰭狀結構，也被稱為鰭狀結構212。

閘極堆疊240a佈置在主動區212a、212b和212d上；閘極堆疊240b佈置在主動區212a上；閘極堆疊240c佈置在主動區212e上；閘極堆疊240d佈置在主動區212b、212d和212e上；閘極堆疊240e佈置在主動區212a上；閘極堆疊240f佈置在主動區212a、212c和212d上；閘極堆疊240g佈置在主動區212c、212d和212e上；閘極堆疊240h佈置在主動區212e上。在主動區212和閘極堆疊240的交叉點處，形成電晶體（例如，上拉電晶體PU-1和PU-2、下拉電晶體PD-1和PD-2、傳輸閘電晶體PG-1和PG-2）。在主動區212和閘極堆疊240的交叉點處形成的GAA電晶體的上下文中，主動區212包括在主動區212中定義的通道區域中垂直堆疊的細長奈米結構208（也稱為通道成員或通道層），以及在主動區212的半導體基204之上。在一些實施例中，未被閘極堆疊240覆蓋的主動區212的部分用作源極/汲極區。源極/汲極特徵214形成在主動區212中定義的源極/汲極區中，並在半導體基204上。源極/汲極特徵214與通道層208的兩個相對端部鄰接。

SRAM單元100中不同電晶體的不同主動區212可能具有不同的寬度（例如，在Y方向上測量的尺寸），以優化裝置性能。更詳細地說，下拉電晶體PD-1和傳輸閘電晶體PG-1的主動區212a具有寬度W1，上拉電晶體PU-1的主動區212b或主動區212c具有寬度W2，上拉電晶體PU-2的主動區212d具有寬度W2，傳輸閘電晶體PG-2和下拉電晶體PD-2的主動區212e具有寬度W1。寬度W1和W2也可以在對應於通道區域的主動區部分中測量。換句話說，這些主動區的部分（從其測量寬度W1和W2）是電晶體的通道區域（例如，GAA裝置的垂直堆疊奈米結構208）。為了優化SRAM性能，在一些實施例中，寬度W1被配置為大於寬度W2（W1＞W2），作為平衡n型電晶體和p型電晶體之間速度的努力。在一些實施例中，W1/W2的比率可以從大約1.1到大約3的範圍。在其他一些實施例中，寬度W1和W2可以相同（W1=W2）。

每個源極/汲極特徵214可適用於形成p型裝置或n型裝置。p型電晶體（例如上拉電晶體PU-1和PU-2）的p型源極/汲極特徵可包括一個或多個摻雜有p型摻雜劑（如硼、鍺、銦和/或其他p型摻雜劑）的矽鍺外延層。n型電晶體（例如傳輸閘電晶體PG-1、PG-2、下拉電晶體PD-1、PD-2）的n型源極/汲極特徵可包括一個或多個摻雜有n型摻雜劑（如砷、磷和/或其他n型摻雜劑）的矽或矽碳外延層。在圖4A和4D所示的實施例中，源極/汲極特徵214是包括外延層214a、214b和214c的多層結構。外延層214a、214b和214c在摻雜劑濃度上不同，摻雜劑濃度梯度從外延層214a增加到214c。外延層214a與通道層208的端部直接接觸。外延層214b將外延層214c與外延層214a隔開。源極/汲極特徵214可更包括位於外延層214b、214c下方的未摻雜外延層214d，以及插入未摻雜外延層214d和外延層214b、214c之間的介電膜214e。未摻雜外延層214d和介電膜214e表現出高電阻率，並抑制源極/汲極特徵214到半導體基204的漏電流。在一些實施例中，源極/汲極特徵214更包括位於外延層214b/214c上方的矽化物特徵214f。矽化物特徵214f降低了源極/汲極特徵214與其上形成的源極/汲極接點222之間的電阻率。矽化物特徵214f可包括鈦矽化物（TiSi）、鎳矽化物（NiSi）、鎢矽化物（WSi）、鎳-鉑矽化物（NiPtSi）、鎳-鉑-鍺矽化物（NiPtGeSi）、鎳-鍺矽化物（NiGeSi）、鐿矽化物（YbSi）、鉑矽化物（PtSi）、銥矽化物（IrSi）、銩矽化物（ErSi）、鈷矽化物（CoSi）或其他合適的化合物。

閘極堆疊240可包括閘極介電層242和形成在閘極介電層242上的閘極電極層244（如圖4A至4C所示）。閘極介電層242可更包括形成在與閘極堆疊240接觸的通道層208表面上的介面層，以及形成在介面層238上的高k介電層。介面層可包括二氧化矽、氧氮化矽或其他合適的材料。高k介電層可包括高k介電材料，如HfO₂、HfSiO、HfSiO₄、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlOx、ZrO、ZrO₂、ZrSiO₂、AlO、AlSiO、Al₂O₃、TiO、TiO₂、LaO、LaSiO、Ta₂O₃、Ta₂O₅、Y₂O₃、SrTiO₃、BaZrO、BaTiO₃（BTO）、(Ba, Sr)TiO₃（BST）、Si₃N₄、二氧化鉿-氧化鋁（HfO₂-Al₂O₃）合金、其他合適的高k介電材料或其組合。高k介電材料通常是指具有高介電常數的介電材料，例如，大於二氧化矽（k≈3.9）的介電常數。在一些實施例中，閘極電極層244可更包括作為n型或p型功函數層的功函數層246，以及位於功函數層246上的金屬填充層248。例如，n型功函數層可包括具有足夠低有效功函數的金屬，而p型功函數層可包括具有足夠大有效功函數的金屬。例如，n型功函數層可包括鉭、鈦鋁（TiAl）、鈦鋁碳（TiAlC）、鈦鋁氧（TiAlO）、TiAlN或其組合。例如，p型功函數層可包括TiN、TaN、WN或其組合。在一些實施例中，功函數層246可包括多層結構，例如第一功函數層246a和第二功函數層246b。例如，第一功函數層246a可包括金屬，如鈦、鋁、碳化鉭、碳氮化鉭、氮化鉭矽或其組合，而第二功函數層246b可包括金屬，如氮化鈦、氮化鉭、釕、鉬、鎢、鉑或其組合。在一些實施例中，金屬填充層248包括鋁、鎢、鈷、銅和/或其他合適的材料。由於閘極堆疊240包括高k介電層和金屬層，因此閘極堆疊240也被稱為高k金屬閘極。

半導體裝置200更包括多個閘極切割介電特徵216（包括閘極切割介電特徵216a、216b、216c、216d、216e和216f）。閘極切割介電特徵216將原本連續的閘極結構分割成兩個獨立的部分。例如，閘極切割介電特徵216c將閘極堆疊240b與閘極堆疊240d分開，並將閘極堆疊240e與閘極堆疊240g分開；閘極切割介電特徵216d將閘極堆疊240a與閘極堆疊240c分開；閘極切割介電特徵216e將閘極堆疊240f與閘極堆疊240h分開。閘極切割介電特徵216是通過在閘極切割介電特徵位置填充相應的切割金屬閘極（CMG）溝渠形成的。CMG製程是指在閘極堆疊（例如高k金屬閘極）替換虛設閘極結構（例如多晶矽閘極）之後，通過蝕刻製程將閘極堆疊切割，以將先前連續的閘極堆疊分割成兩個或多個獨立的閘極部分的製造過程。每個閘極部分作為單個電晶體的金屬閘極。隨後將絕緣材料填充到相鄰金屬閘極部分之間的溝渠中。這些溝渠被稱為切割金屬閘極溝渠或CMG溝渠。填充CMG溝渠以進行隔離的介電材料被稱為CMG特徵。因此，閘極切割介電特徵216也被稱為CMG特徵。為了確保閘極堆疊被完全切割，CMG特徵通常還延伸到相鄰區域，例如填充金屬閘極之間空間的介電層。CMG特徵在俯視圖中通常具有長條形狀。在所示實施例中，每個閘極切割介電特徵216沿X方向延伸。閘極切割介電特徵216可延伸穿過SRAM單元邊界，並由相鄰的SRAM單元100共享。在所示實施例中，每個閘極切割介電特徵216c、216d和216e都位於N井區和P井區之間的界面上方。

半導體裝置200更包括圍繞每個主動區212形成的隔離特徵218（如圖4A至4D所示），以隔離兩個相鄰的主動區212。隔離特徵218也可以被稱為淺溝槽隔離（STI）功能，並且可以包括二氧化矽、氧氮化矽、氟摻雜的矽酸鹽玻璃（FSG）、低k介電材料、它們的組合和/或其他合適的材料。

半導體裝置200更包括內間隙壁254（如圖4A所示），其佈置在源極/汲極特徵214與相鄰的閘極堆疊240之間。內間隙壁254將源極/汲極特徵214與相鄰的閘極堆疊240隔離。在一些實施例中，內間隙壁254包括包含矽、氧、碳、氮、其他合適材料或它們的組合（例如，二氧化矽、氮化矽、氧氮化矽、碳化矽或氧碳氮化矽）的介電材料。在一些實施例中，內間隙壁254包括一種低k介電材料，例如本文所述的那些。

半導體裝置200更包括閘極間隙壁252（如圖4A、4B和4D所示），其佈置在閘極堆疊240的側壁上。閘極間隙壁252可以包括介電材料，例如含氧材料（例如，二氧化矽、氧碳化矽、氧化鋁、氧氮化鋁、氧化鉿、氧化鈦、鋯鋁氧化物、氧化鋅、氧化鉭、氧化鑭、氧化釔、氧碳氮化矽等）、含氮材料（例如，碳氮化鉭、氮化矽（SiN）、氮化鋯、碳氮化矽等）、含矽材料（例如，矽化鉿、矽、矽化鋯等）、其他合適的材料或它們的組合。閘極間隙壁252可以是單層結構或多層結構（如所示的層252a和252b）。如圖4D所示，閘極間隙壁252也可以延伸到主動區212的源極/汲極區域。

半導體裝置200更包括佈置在源極/汲極特徵214上的介電結構262（如圖4A、4B和4D所示）。介電結構262可以包括接觸蝕刻停止層（CESL）256和形成在CESL 256上的層間介電（ILD）層258。ILD層258包括介電材料，例如正矽酸乙酯（TEOS）、二氧化矽、低k介電材料、摻雜的二氧化矽，如硼磷矽酸鹽玻璃（BPSG）、磷矽酸鹽玻璃（PSG）、FSG、硼摻雜的矽酸鹽玻璃（BSG）、其他合適的介電材料或它們的組合。ILD層258可以包括具有多種介電材料的多層結構。CESL 256可以包括氮化矽、氧氮化矽、含有氧或碳元素的氮化矽、其他合適的材料或它們的組合。如圖4A所示，介電結構262還填充了兩個相鄰主動區（例如主動區212b和212c）之間的溝渠，作為分隔兩個相鄰主動區的隔離功能。填充兩個相鄰主動區之間溝渠的介電結構262的部分也被稱為鰭狀切割特徵。

半導體裝置200更包括佈置在介電結構262、閘極堆疊240、閘極間隙壁252和閘極切割介電特徵216上的前側介電結構266（如圖4A至4D所示）。在一些實施例中，前側介電結構266包括多個介電層264和蝕刻停止層（ESL）268。ESL 268可以包括La₂O₃、Al₂O₃、SiOCN、SiOC、SiCN、SiN、SiC、ZnO、ZrN、Zr₂Al₃O₉、TiO₂、TaO₂、ZrO₂、HfO₂、Si₃N₄、Y₂O₃、AlON、TaCN、ZrSi或其他合適的材料。介電層264可以包括SiO₂、正矽酸乙酯（TEOS）氧化物、未摻雜的矽酸鹽玻璃或摻雜的二氧化矽，如硼磷矽酸鹽玻璃（BPSG）、氟化矽玻璃（FSG）、磷矽酸鹽玻璃（PSG）、硼摻雜的矽玻璃（BSG）、低k介電材料、其他合適的介電材料或它們的組合。

半導體裝置200更包括佈置在源極/汲極特徵214上並與其電性耦合的源極/汲極接點222。在一個實施例中，源極/汲極接點222可以包括導電阻障層和佈置在導電阻障層上的金屬填充層。導電阻障層可以包括鈦（Ti）、鉭（Ta）、鎢（W）、鈷（Co）、釕（Ru）或導電氮化物，如氮化鈦（TiN）、氮化鋁鈦（TiAlN）、氮化鎢（WN）、氮化鉭（TaN）或它們的組合，並且可以通過CVD、PVD、ALD和/或其他合適的製程形成。金屬填充層可以包括鎢（W）、鈷（Co）、鉬（Mo）、釕（Ru）或其他金屬。一些源極/汲極接點222落在多個源極/汲極特徵上並將其電性連接，在某些情況下被稱為長接點。例如，如圖4D所示，左側的源極/汲極接點222電性連接電晶體PD-1和PG-1的n型源極/汲極特徵214以及電晶體PU-1的p型源極/汲極特徵214；右側的源極/汲極接點222電性連接電晶體PD-2和PG-2的n型源極/汲極特徵214以及電晶體PU-2的p型源極/汲極特徵214。如圖4B和4D所示，源極/汲極接點222可以延伸穿過介電結構262和介電結構266的一部分（例如，介電層264和ESL 268）。

半導體裝置200更包括閘極通孔253（如圖3所示），其連接閘極堆疊240和金屬線250（如圖4C和4D所示）的字元線（WL）。如圖所示，閘極通孔253可以嵌入在介電結構266中。閘極通孔253可以包括與源極/汲極接點222相似的材料，並且可以以與源極/汲極接點222相似的方式形成。半導體裝置200更包括源極/汲極接點通孔257（如圖3所示）。源極/汲極接點通孔257可以嵌入在介電結構266中，並連接源極/汲極接點222和金屬線250（例如，位元線（BL）、位元線條（BLB）、VDD和VSS）。源極/汲極接點通孔257可以包括與閘極通孔253相似的材料，並且可以以與閘極通孔253相似的方式形成。

半導體裝置200更包括一個背側介電結構272（如圖4A至4D所示），其佈置在半導體裝置200的背側。在一些實施例中，背側介電結構272包括多個蝕刻停止層（ESL）274和介電層275。ESL 274可以包括La₂O₃、Al₂O₃、SiOCN、SiOC、SiCN、SiN、SiC、ZnO、ZrN、Zr₂Al₃O₉、TiO₂、TaO₂、ZrO₂、HfO₂、Si₃N₄、Y₂O₃、AlON、TaCN、ZrSi或其他合適的材料。介電層275可以包括SiO₂、四乙氧基矽烷（TEOS）氧化物、未摻雜的矽酸鹽玻璃或摻雜的二氧化矽，例如硼磷矽酸鹽玻璃（BPSG）、氟化二氧化矽玻璃（FSG）、磷矽酸鹽玻璃（PSG）、硼摻雜矽玻璃（BSG）、低介電常數介電材料、其他合適的介電材料或其組合。在圖4A至4D中，僅示出了背側介電結構276中的一對ESL 274和介電層275，其對應於BV0層（圖2）處的介電層。背側介電結構276可以包括多對介電層275和ESL 274，用於其他背側層，例如BM0、BV1、BM1層等。

在BV0層中，半導體裝置200包括兩種類型的背側接點，即直接佈置在相應主動區212下方的背側源極/汲極接點277（包括背側源極/汲極接點277a、277b和277c），以及與相應主動區212偏移的背側對接接點279（包括背側對接接點279a、279b、279c和279d）。每個背側接點可以包括鎢（W）、鈷（Co）、鉬（Mo）、釕（Ru）、銅（Cu）、鎳（Ni）、鈦（Ti）、鉭（Ta）、氮化鈦（TiN）、氮化鉭（TaN）或其他金屬。在一個實施例中，背側接點包括鎢（W）。

如圖3所示，半導體裝置200的所示部分包括兩個背側源極/汲極接點277a和277b，其佈置在主動區212a的背側，以及一個背側源極/汲極接點277c，其佈置在主動區212e的背側。每個背側源極/汲極接點277透過其間的相應源極/汲極特徵214，電性耦合到對應的源極/汲極接點222和前側源極/汲極接點通孔257。與相應的前側源極/汲極接點通孔257的功能類似，背側源極/汲極接點277將下拉電晶體PD-1和PD-2的源極區電性耦合到電性接地VSS。在BV0層下方，BM0層包括多個背側VSS線（未示出）。背側源極/汲極接點277在Y方向上可以具有與主動區212a和212e相同的尺寸（例如，W1）。這是由於示例性的背側製造流程，其中背側通孔是藉由從背側蝕刻主動區中的鰭狀半導體基以形成背側溝渠，並以導電材料填充背側溝渠而形成。因此，背側源極/汲極接點277繼承了相應主動區的寬度。此外，背側源極/汲極接點277在X方向上可以具有與源極/汲極接點222相同的尺寸。在所示實施例中，背側源極/汲極接點277具有沿Y方向的長度方向的長條形狀。

如圖3和圖4B至4D所示，半導體裝置200的所示部分包括四個背側對接接點279。每個背側對接接點279至少部分落在各自的閘極堆疊240的底面上，並且至少部分落在各自的源極/汲極接點222的底面上。因此，背側對接接點279透過各自的源極/汲極接點222和源極/汲極特徵214，在各自的閘極堆疊240與PD-1/PG-1/PU-1電晶體或PD-2/PG-2/PU-2電晶體的共用源極/汲極區之間提供電性連接。特別是，從俯視圖來看，背側對接接點279與相應主動區212之間沒有重疊區域，這確保了相應的源極/汲極特徵214不會暴露，因此在形成背側對接接點279期間不會遭受蝕刻損失和體積損失。

包含背側對接接點279c的區280被擴大以說明更多細節。背側對接接點279c具有沿X方向的長度方向的細長形狀。背側對接接點279c與主動區212c之間的邊緣沿Y方向相隔距離S。背側對接接點279c至少部分與閘極堆疊240g的寬度沿X方向重疊，並且至少部分與源極/汲極接點222的寬度沿X方向重疊。如圖4B和圖4C所示，閘極堆疊240g的閘極介電層242被部分移除，閘極電極層244暴露並與背側對接接點279c物理接觸。在所示實施例中，第一功函數層246a暴露並與背側對接接點279c物理接觸。在另一實施例中，移除閘極介電層242也可以部分移除第一功函數層246a，第二功函數層246b暴露並與背側對接接點279c物理接觸。在又一實施例中，移除閘極介電層242也可以部分移除功函數層246，金屬填充層248暴露並與背側對接接點279c物理接觸。如圖4C所示，背側對接接點279c的一部分也落在閘極切割介電特徵216c的底面上。如圖4B和圖4D所示，背側對接接點279c落在源極/汲極接點222的底面上。因此，在閘極堆疊240g與SRAM單元100b的PD-1/PG-1/PU-1電晶體的共用源極/汲極區之間建立電路路徑，該電路路徑依次通過閘極堆疊240g的底面、背側對接接點279c、源極/汲極接點222的底面、源極/汲極接點222與源極/汲極特徵214的頂面之間的介面（如果存在，可能通過矽化物特徵214f）以及源極/汲極特徵214。可以理解的是，分別為背側對接接點279a、279b和279d也建立了類似的電路路徑，為了簡單起見，在此不再重複。

仍然參考圖3所示的擴大區280，背側對接接點279c的位置和尺寸由其四個邊緣E1、E2、E3和E4定義。只要仍然滿足以下條件，就可以根據裝置性能需求獨立調整四個邊緣以確定背側對接接點279c的位置和尺寸。首先是邊緣E1與主動區212c之間的距離S至少為零（S≧0）。也就是說，邊緣E1最多與主動區212c的相對邊緣對齊（當S=0時），而不會導致重疊區域。沒有重疊區域可以保護源極/汲極特徵214的底面在形成背側對接接點279c期間不會暴露，從而不會因蝕刻損失而損失體積。當邊緣E1與主動區212c的相對邊緣對齊時（當S=0時），背側對接接點279c和源極/汲極特徵214的側壁可以直接互相接觸。當邊緣E1與主動區212c的相對邊緣相隔一定距離時（當S＞0時），背側對接接點279c和源極/汲極特徵214的側壁由介電層隔開，例如STI特徵218、閘極間隙壁252和/或介電結構262（包括CESL 256和/或ILD 258）。其次是閘極堆疊240g與背側對接接點279c之間存在重疊，這確保了它們之間的電接觸。邊緣E2可以直接位於閘極堆疊240g下方以實現部分重疊，或者超出閘極堆疊240g的寬度以實現完全重疊。第三是源極/汲極接點222與背側對接接點279c之間存在重疊，這確保了它們之間的電接觸。邊緣E3可以直接位於源極/汲極接點222下方以實現部分重疊，或者超出源極/汲極接點222的寬度以實現完全重疊。第四是邊緣E4的位置不超過與閘極堆疊240e接觸的閘極切割介電特徵216c的邊緣，以避免背側對接接點279c與其他閘極堆疊240e之間的重疊和電短路。

圖3還示出了擴大區的另一個實施例，表示為280’，以說明邊緣E1、E2、E3和E4的位置的組合之一。在擴大區280’中，邊緣E1與主動區212c的相對邊緣對齊（當S=0時），而不會導致重疊區域；邊緣E2超出閘極堆疊240g的一個邊緣，以實現與閘極堆疊240g寬度的完全重疊，使得在橫截面視圖（B-B）中，閘極堆疊240g的整個底面與背側對接接點279c物理接觸；邊緣E3直接位於源極/汲極接點222下方，以實現部分重疊；邊緣E4與閘極切割介電特徵216c的相對邊緣對齊，而不會導致重疊區域。可以理解的是，擴大區280’是符合上述邊緣E1、E2、E3和E4的四個條件的替代實施例之一。為了簡單起見，並非列舉所有替代實施例。

現在參考圖5。圖5是示出根據本公開內容的實施例從工件形成如圖3和圖4A至4D所示的半導體裝置200的方法300的流程圖。方法300僅為一個示例，並不旨在將本公開內容限制於方法300中明確示出的內容。在方法300之前、期間和之後可以提供額外的步驟，並且為了方法的其他實施例，可以替換、消除或移動所描述的一些步驟。為了簡單起見，並非詳細描述所有步驟。方法300在下文中結合圖6至14描述，其中每個圖包括在圖5的方法300的實施例根據不同製造階段沿圖3中半導體裝置200的線段C-C和D-D截取的兩個橫截面圖。製造階段期間的半導體裝置200也稱為工件200。

參照圖5和圖6，方法300包括方塊302，其中將工件200以其頂面朝下翻轉並安裝在載體晶圓282上。軸“-Z”中的負號表示方向。

每個主動區212包括半導體基204以及垂直堆疊並懸浮在半導體基204上的奈米結構208堆疊。在實施例中，半導體基204包括矽、矽鍺、鍺或其他合適的半導體，並且可以摻雜n型或p型摻雜劑。主動區212可以通過任何合適的方法進行圖案化。例如，主動區212可以使用一種或多種光刻製程進行圖案化，包括雙重圖案化或多重圖案化製程。通常，雙重圖案化或多重圖案化製程結合光刻和自對準製程，允許形成具有例如比使用單個直接光刻製程所能獲得的更小間距的圖案。例如，在一個實施例中，在基底上形成犧牲層並使用光刻製程進行圖案化。使用自對準製程在圖案化的犧牲層旁形成間隙壁。然後去除犧牲層，並且剩餘的間隙壁或心軸（mandrel）然後可以用作用於圖案化主動區212的罩幕元件。例如，罩幕元件可用於將凹槽蝕刻到半導體基底上或其中的半導體層中，在半導體基底上留下主動區212。蝕刻製程可以包括乾式蝕刻、濕式蝕刻、反應離子蝕刻（RIE）和/或其他合適的製程。例如，乾式蝕刻製程可以實施含氧氣體、含氟氣體（例如CF₄、SF₆、CH₂F₂、CHF₃和/或C₂F₆）、含氯氣體（例如Cl₂、CHCl₃、CCl₄和/或BCl₃）、含溴氣體（例如HBr和/或CHBr₃）、含碘氣體、其他合適的氣體和/或等離子體、和/或它們的組合。例如，濕式蝕刻製程可以包括在稀釋的氫氟酸（DHF）中蝕刻；氫氧化鉀（KOH）溶液；氨水；含有氫氟酸（HF）、硝酸（HNO₃）和/或乙酸（CH₃COOH）的溶液；或其他合適的濕式蝕刻劑。形成主動區212的方法的許多其他實施例可能是合適的。

堆疊的奈米結構208連接兩個源極/汲極特徵214，並作為GAA電晶體的通道層。因此，奈米結構208也可以被稱為通道層208。奈米結構208可以包括適合於電晶體通道的半導體材料，例如矽、矽鍺或其他半導體材料。在各種實施例中，奈米結構208可以是棒狀、條狀、片狀或其他形狀。在一個實施例中，奈米結構208最初是半導體層堆疊的一部分，該半導體層堆疊包括交替逐層堆疊的奈米結構208和其他犧牲半導體層。犧牲半導體層和奈米結構208包括不同的材料組成（例如不同的半導體材料、不同的組成原子百分比和/或不同的組成重量百分比），以實現蝕刻選擇性。在形成閘極堆疊240的閘極替換製程期間，選擇性地去除犧牲半導體層，使奈米結構208懸浮在半導體基204上。需要注意的是，在所示實施例中，3個奈米結構208垂直堆疊，這僅用於說明目的，並不旨在超出權利要求中具體闡述的限制。可以理解的是，可以形成任意數量的奈米結構，這取決於裝置性能需求。在一些實施例中，垂直堆疊的奈米結構208的數量在（包括）2和10之間。

源極/汲極特徵214形成於主動區212的源極/汲極區中和/或其上，每個源極/汲極特徵214鄰接於閘極堆疊240。源極/汲極特徵214可以根據上下文單獨地或統稱地指源極或汲極。源極/汲極特徵214可以通過任何合適的技術形成，例如蝕刻製程，隨後是一個或多個外延生長製程。在一個例子中，執行一個或多個蝕刻製程以去除主動區212的部分，以在源極/汲極區中形成凹陷（未示出）。可以執行清潔製程，以使用氫氟酸（HF）溶液或其他合適的溶液清潔凹陷。隨後，執行一個或多個外延生長製程，以在凹陷中生長源極/汲極特徵214。

內間隙壁254可以通過沉積和蝕刻製程形成。例如，在蝕刻源極/汲極溝渠並在從源極/汲極溝渠外延生長源極/汲極特徵214之前，可以使用蝕刻製程以使相鄰通道層208之間的犧牲層凹陷，以在相鄰通道層208之間垂直形成間隙。然後，沉積一種或多種介電材料（例如使用CVD或ALD）以填充間隙。執行另一蝕刻製程以去除間隙外部的介電材料，從而形成內間隙壁254。

閘極堆疊240形成在兩個源極/汲極特徵214之間，佈置在每個通道層208上方並環繞每個通道層208。閘極堆疊240包括閘極介電層242和形成在閘極介電層242上的閘極電極層244。閘極介電層242中的介面層可以通過化學氧化、熱氧化、原子層沉積（ALD）、化學氣相沉積（CVD）和/或其他合適的方法形成。閘極介電層242中的高介電常數介電層可以通過ALD、CVD、金屬有機化學氣相沉積（MOCVD）、物理氣相沉積（PVD）、熱氧化和/或其他合適的方法形成。閘極電極層244可以通過CVD、PVD、電鍍和/或其他合適的製程形成。在一些實施例中，閘極堆疊240是在工件200的其他組件（例如，源極/汲極特徵214）製造之後形成的。這種製程通常被稱為閘極替換製程，其包括形成虛設閘極結構（未示出）作為閘極堆疊240的佔位符、形成源極/汲極特徵214、在虛設閘極結構和源極/汲極特徵214上形成介電結構262、平坦化半導體裝置200以暴露虛設閘極結構的頂表面、去除介電結構262中的虛設閘極結構以形成暴露主動區212的通道區的溝渠、去除用於釋放通道的犧牲層，以及在溝渠中和通道層208周圍形成閘極堆疊240以完成閘極替換製程。

閘極間隙壁252的組成與周圍介電組件（例如，介電結構262）的組成不同，使得在閘極間隙壁252與周圍介電組件之間可能存在蝕刻選擇性。在一個實施例中，閘極間隙壁252包括氮化矽。閘極間隙壁252可以通過首先在工件200上沉積一層間隙壁材料，然後執行各向異性蝕刻製程以去除間隙壁材料的部分以形成閘極間隙壁252來形成。

接觸蝕刻停止層（CESL）256可以通過CVD、PVD、ALD、其他合適的方法或其組合形成。層間介電（ILD）層258可以通過沉積製程形成，例如CVD、可流動CVD（FCVD）、旋塗玻璃（SOG）、其他合適的方法或其組合。ILD層258可以在CESL 256沉積之後沉積。

閘極切割介電特徵216可以通過圖案化製程形成溝渠，並通過沉積製程在溝渠中填充一種或多種介電材料來形成。圖案化製程包括微影製程和蝕刻製程，並且可以使用硬罩幕來定義閘極切割介電特徵216的區域。蝕刻製程可以包括濕式蝕刻、乾式蝕刻或其組合，以蝕刻通過長金屬閘極結構的導電材料。蝕刻製程可以使用一種或多種蝕刻劑。在沉積製程之後可以執行化學機械拋光（CMP），以去除沉積在介電結構262和閘極堆疊240上的過量閘極切割介電特徵216材料，並平坦化工件200的頂表面。

蝕刻停止層（ESL）274和介電層275沉積在工件200的背側。ESL 274可以通過CVD、PVD、ALD或其他合適的方法形成。介電層264可以通過PECVD（等離子體增強CVD）、FCVD（可流動CVD）或其他合適的方法形成。ESL 274的厚度可以範圍從大約5nm到大約15nm。介電層275的厚度可以範圍從大約30nm到大約50nm。在沉積ESL 274和介電層275之前，方法300可以包括從工件200的背側將工件200減薄。在一些實施例中，在完成減薄時，半導體基204、閘極切割介電特徵216、淺溝槽隔離（STI）特徵218和介電結構262從工件200的背側暴露。減薄製程可以包括機械研磨製程和/或化學減薄製程。在機械研磨製程期間，可以首先從半導體基底去除大量基底材料。之後，化學減薄製程可以將蝕刻化學品施加到半導體基底的背側，以進一步減薄半導體基底，直到半導體基204、閘極切割介電特徵216、STI特徵218和介電結構262暴露。

參照圖5和圖7，方法300包括方塊304，其中從半導體裝置200的背側形成溝渠284。如圖3所示，溝渠284位於與背側對接接點279相同的位置。

形成溝渠284可以包括形成硬罩幕層（未示出）覆蓋在介電層275上，並執行光刻圖案化和蝕刻製程以圖案化硬罩幕層。硬罩幕層可以包括SiO、HfSi、SiOC、AlO、ZrSi、AlON、ZrO、HfO、TiO、ZrAlO、ZnO、TaO、LaO、YO、TaCN、SiN、SiOCN、Si、SiOCN、ZrN、SiCN或其他合適的材料。然後，使用硬罩幕層作為遮罩執行一個或多個蝕刻製程以形成溝渠284。一個或多個蝕刻製程可以包括多個步驟並涉及各種蝕刻液體。一個或多個蝕刻製程可以包括乾式蝕刻、濕式蝕刻、反應離子蝕刻（RIE）和/或其他合適的製程。例如，乾式蝕刻製程可以實施含氧氣體、含氟氣體（例如CF₄、SF₆、CH₂F₂、CHF₃和/或C₂F₆）、含氯氣體（例如Cl₂、CHCl₃、CCl₄和/或BCl₃）、含溴氣體（例如HBr和/或CHBr₃）、含碘氣體、其他合適的氣體和/或等離子體、和/或它們的組合。例如，濕式蝕刻製程可以包括在稀釋的氫氟酸（DHF）中蝕刻；氫氧化鉀（KOH）溶液；氨水；含有氫氟酸（HF）、硝酸（HNO₃）和/或醋酸（CH₃COOH）的溶液；或其他合適的濕式蝕刻劑。由於蝕刻損失，介電層275的厚度可以減少到大約23nm到大約40nm。

溝渠284延伸穿過ESL 274並部分延伸到閘極切割介電特徵216和介電結構262中。在溝渠284中暴露閘極介電層242之後，蝕刻製程進一步去除閘極介電層242的暴露部分，以在溝渠284中暴露閘極電極層244。源極/汲極接點222的底部部分延伸在兩個相鄰的n型和p型源極/汲極特徵214之間。溝渠284還暴露源極/汲極接點222底部部分的底面和側壁面的一部分。溝渠284還暴露位於兩個相鄰的n型和p型源極/汲極特徵214之間的介電結構262和STI特徵218。

參照圖5和圖8至9，方法300包括方塊306，其中在溝渠284的側壁上形成阻障層286。該步驟是可選的。阻障層286可以包括誘電材料，例如二氧化矽、氮化矽、碳化矽、氧氮化矽、SiCN薄膜、氧碳化矽、SiOCN薄膜和/或它們的組合。在一些實施例中，阻障層286包括氮化矽。舉例而言，如圖8所示，阻障層286可以通過使用諸如CVD製程、SACVD製程、ALD製程、PVD製程或其他合適的製程以順應方式在工件200的背側上全覆蓋沉積介電材料層來形成。在所示實施例中，介電材料層的沉積之後是回蝕（例如，各向異性）製程，以從溝渠284的水平表面和側壁表面的頂部移除介電材料層。在一些實施例中，回蝕製程可以包括濕蝕刻製程、乾蝕刻製程、多步驟蝕刻製程和/或它們的組合。介電材料層可以作為阻障層286保留在溝渠284的側壁上。回蝕製程之後的結果結構如圖9所示。阻障層286提供了背側金屬填充288（將在下面描述）與圍繞溝渠284的其他特徵之間的電絕緣。在一些實施例中，沉積的阻障層286首先經過處理，使得其組成被改變。在這種情況下，阻障層286的經處理部分在回蝕製程期間保留，而未經處理部分通過回蝕製程被去除。作為實施例的延伸，阻障層286包括二氧化矽，並且處理製程包括使用適當的離子（例如氮離子）進行傾斜離子注入，使得氮被引入到阻障層286的底部。此後，使用適當的蝕刻劑（例如磷酸）通過回蝕製程選擇性地去除阻障層286的經處理部分。

參照圖5和圖10至11，方法300包括方塊308，其中在溝渠284中形成背側金屬填充288。背側金屬填充288可以包括鎢（W）、鈷（Co）、鉬（Mo）、釕（Ru）、銅（Cu）、鎳（Ni）、鈦（Ti）、鉭（Ta）、氮化鈦（TiN）、氮化鉭（TaN）或其他金屬，並且可以通過CVD、PVD、ALD、電鍍或其他合適的製程形成。在一些實施例中，背側金屬填充288包括W。執行平坦化操作，例如CMP製程，以去除背側金屬填充288的多餘導電材料。介電層275可以用作平坦化操作的阻擋層，使得平坦化操作還去除硬罩幕層。溝渠284中背側金屬填充288的剩餘部分成為背側對接接點279。平坦化操作後的結果結構如圖11所示。

如上所述，阻障層286是可選的。通過跳過阻障層286的形成，增加了背側對接接點279與閘極堆疊240和源極/汲極接點222之間的接觸面積，從而降低了接觸電阻。替代的結果結構如圖12所示。

在圖11和圖12中，背側對接接點279的頂面Tc低於半導體基204的頂面，並低於通道層208中最底部的一層。如圖13和圖14所示，在方塊304中，溝渠284的深度可以延伸到超過半導體基204的頂面，使得背側對接接點279的頂面Tc高於半導體基204的頂面。如圖13所示，溝渠284暴露了源極/汲極接點222的更多側壁表面。如圖14所示，結果是背側對接接點279與源極/汲極接點222之間的接觸面積進一步增加。較大的接觸面積進一步降低了接觸電阻。根據溝渠284的深度，背側對接接點279的頂面Tc可以高於通道層208中最底部一層的底面。

雖然本公開內容無意限制，但是本公開內容的一個或多個實施例為半導體裝置及其形成提供了許多益處。例如，本公開內容通過設置背側對接接點，減少了前側導電特徵的密度，並為FMLI設計提供了更多自由度。因此，前側金屬線可以增加寬度並減小電阻，這可以減少半導體裝置在操作期間的電壓降和能量浪費。背側對接接點與相鄰的源極/汲極特徵隔開，因此在形成背側對接接點期間避免了源極/汲極特徵的損失，並且可以改善半導體裝置的性能。此外，本公開內容的實施例可以容易地整合到現有的半導體製造製程中。例如，背側對接接點可以與半導體裝置的其他背側通孔（例如，用於電源線的源極/汲極特徵下方的背側通孔）一起形成。

在一個示例性方面，本公開內容針對一種半導體結構。該半導體結構包括：設置於主動區中的外延特徵，直接設置於外延特徵上方並與其電性耦合的前側接點，金屬閘極堆疊位於金屬閘極堆疊和外延特徵之間的內間隙壁，以及與金屬閘極堆疊的底部物理接觸並與前側接點的底部物理接觸的背側接點。在一些實施例中，在半導體結構的俯視圖中，背側接點和主動區沒有重疊區域。在一些實施例中，半導體結構更包括將背側接點與外延特徵物理隔開的介電結構。在一些實施例中，背側接點的側壁直接與外延特徵的側壁接觸。在一些實施例中，半導體結構更包括與金屬閘極堆疊相鄰的閘極切割介電特徵。在半導體結構的俯視圖中，閘極切割介電特徵與前側接點重疊。在一些實施例中，在俯視圖中，背側接點與閘極切割介電特徵重疊。在一些實施例中，金屬閘極堆疊包括閘極介電層和閘極電極層，背側接點物理接觸閘極電極層。在一些實施例中，金屬閘極堆疊與主動區的端部相交。在一些實施例中，主動區是第一主動區，外延特徵是第一外延特徵，半導體結構更包括設置於第二主動區中的第二外延特徵。前側接點直接設置於第一和第二外延特徵上方並與其電性耦合。在一些實施例中，第一外延特徵是p型外延特徵，第二外延特徵是n型外延特徵。

在另一個示例性方面，本公開內容針對一種半導體結構。該半導體結構包括：包含半導體基、在半導體基上的奈米結構堆疊、以及在半導體基上並與奈米結構相鄰的外延特徵的主動區，該主動區沿第一方向延伸，設置於半導體基側壁上的隔離特徵，環繞每個奈米結構的金屬閘極堆疊，該金屬閘極堆疊沿與第一方向垂直的第二方向延伸，直接設置於外延特徵上方並與其電性耦合的第一接點特徵，以及直接設置於第一接點特徵和金屬閘極堆疊下方並與兩者電性耦合的第二接點特徵。隔離特徵將第二接點特徵與半導體基物理隔開。在一些實施例中，第一接點特徵沿第二方向延伸，第二接點特徵沿第一方向延伸。在一些實施例中，在沿第一方向切割的半導體結構的橫截面視圖中，第二接點特徵部分覆蓋金屬閘極堆疊的底面。在一些實施例中，在沿第一方向切割的半導體結構的橫截面視圖中，第二接點特徵完全覆蓋金屬閘極堆疊的底面。在一些實施例中，在半導體結構的俯視圖中，第二接點特徵與主動區間隔開。在一些實施例中，第二接點特徵的頂面低於半導體基的頂面。在一些實施例中，第二接點特徵的頂面高於半導體基的頂面。

在又一個示例性方面，本公開內容針對一種靜態隨機存取記憶體（SRAM）單元。該SRAM單元包括：沿第一方向延伸的第一主動區和第二主動區，與第一主動區相交以形成SRAM單元的第一上拉電晶體的第一金屬閘極堆疊，與第二主動區相交以形成SRAM單元的第二上拉電晶體的第二金屬閘極堆疊，設置於第一和第二金屬閘極堆疊之間並沿與第一方向垂直的第二方向延伸的第一接點特徵，該第一接點特徵設置於第一上拉電晶體的源極/汲極特徵上方並與其電性連接，以及與第一接點特徵的底面和第二金屬閘極堆疊的底面物理接觸的第二接點特徵。在SRAM單元的俯視圖中，第二接點特徵與第一上拉電晶體的源極/汲極特徵的底面間隔開。在一些實施例中，第二金屬閘極堆疊與第一主動區的端部相交。在一些實施例中，第二金屬閘極堆疊包括閘極介電層和閘極電極層，閘極電極層暴露在第二金屬閘極堆疊的底面並與第二接點特徵物理接觸。

前述內容概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或實現與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、取代及變更。

10、100、100a、100b:SRAM單元 12、14:反相器 50:半導體裝置 60:半導體基底 62:摻雜區 64:隔離特徵 66、264、275:介電層 66’、272、276:背側介電結構 68:閘極結構 70:懸浮通道層 72、214:源極/汲極特徵 74:閘電極 76、242:閘極介電層 78、252:閘極間隙壁 200:半導體裝置/工件 204:半導體基 205:N井區 207a、207b:P井區 208:奈米結構/通道層 212:主動區/鰭狀結構 212a、212b、212c、212d、212e:主動區 214a、214b、214c:外延層 214d:非摻雜外延層 214e:介電膜 214f:矽化物特徵 216、216a、216b、216c、216d、216e、216f:閘極切割介電特徵 218:隔離特徵/STI特徵 222:源極/汲極接點 238:介面層 240、240a、240b、240c、240d、240e、240f、240g、240h:閘極堆疊 244:閘極電極層 246:功函數層 246a:第一功函數層 246b:第二功函數層 248:金屬填充層 250:金屬線 252a、252b:層 253、VG:閘極通孔 254:內間隙壁 256:接觸蝕刻停止層 257、VD:源極/汲極接點通孔 258:層間介電層 262、266:介電結構 268、274:蝕刻停止層 269、279、279a、279b、279c、279d:背側對接接點 277、277a、277b、277c:背側源極/汲極接點 280、280’:擴大區 282:載體晶圓 284:溝渠 286:阻障層 288:背側金屬填充 300:方法 302、304、306、308:方塊 A-A、B-B、C-C、D-D:線段 BL:位元線 BLB:互補位元線 BMLI:背側多層內連線結構 BV0:通孔 CD1、CD2:共同源極 DL:裝置層 E1、E2、E3、E4:邊緣 H:單元高度 FMLI:前側多層內連線結構 MD:源極/汲極接點 PD-1、PD-2:下拉電晶體 PG-1、PG-2:傳輸閘電晶體 PU-1、PU-2:上拉電晶體 S:距離 SN、SNB:儲存節點 T:電晶體 Tc:頂面 V0:源極/汲極通孔 VDD:電源電壓 VSS:電源電壓/電性接地 W:單元寬度 W1、W2:寬度 WL:字元線 X、Y、Z、-Z:方向

結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各態樣。應注意，根據本行業中的標準慣例，各種特徵並未按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1示出了根據本公開內容的一些實施例的靜態隨機存取記憶體（SRAM）單元的電路示意圖。 圖2示出了根據本公開內容的一些實施例的記憶體裝置的各種層的橫截面圖。 圖3示出了根據本公開內容的一些實施例的示例性記憶體裝置的局部佈局圖。 圖4A、4B、4C和4D分別示出了根據本公開內容的一些實施例，沿圖3的線段A-A、B-B、C-C和D-D的示例性記憶體裝置的局部橫截面圖。 圖5示出了根據本公開內容的一些實施例形成半導體裝置的方法的流程圖。 圖6、7、8、9、10、11、12、13和14示出了根據本公開內容的一些實施例，在圖5的方法的製造過程中，沿圖3的線段C-C和D-D的示例性工件的局部橫截面圖。

200:半導體裝置/工件 204:半導體基 208:奈米結構/通道層 214:源極/汲極特徵 216c、216f:閘極切割介電特徵 218:隔離特徵/STI特徵 222:源極/汲極接點 242:閘極介電層 246a:第一功函數層 246b:第二功函數層 250:金屬線 252:閘極間隙壁 256:接觸蝕刻停止層 258:層間介電層 262、266:介電結構 274:蝕刻停止層 275:介電層 279:背側對接接點 282:載體晶圓 286:阻障層 BL:位元線 BLB:互補位元線 C-C、D-D:線段 PD-1、PD-2:下拉電晶體 PG-1、PG-2:傳輸閘電晶體 PU-1、PU-2:上拉電晶體 Tc:頂面 VDD:電源電壓 Y、-Z:方向

Claims (10)

1. 一種靜態隨機存取記憶體（SRAM）單元的半導體結構，包括： 外延特徵，設置於主動區中； 前側接點，直接設置於所述外延特徵上並與所述外延特徵電性耦合； 金屬閘極堆疊； 內間隙壁，介於所述金屬閘極堆疊與所述外延特徵之間；以及 背側接點，物理接觸所述金屬閘極堆疊的底部並物理接觸所述前側接點的底部以在所述金屬閘極堆疊、所述背側接點與所述前側接點之間建立電路路徑。
2. 如請求項1所述的SRAM單元的半導體結構，其中在所述半導體結構的俯視圖中，所述背側接點與所述主動區沒有重疊區域。
3. 如請求項1所述的SRAM單元的半導體結構，更包括： 介電結構，將所述背側接點與所述外延特徵物理隔開。
4. 如請求項1所述的SRAM單元的半導體結構，其中所述背側接點的側壁直接與所述外延特徵的側壁接觸。
5. 如請求項1所述的SRAM單元的半導體結構，其中所述金屬閘極堆疊包括閘極介電層和閘極電極層，且所述背側接點物理接觸所述閘極電極層。
6. 如請求項1所述的SRAM單元的半導體結構，其中所述金屬閘極堆疊與所述主動區的端部相交。
7. 一種靜態隨機存取記憶體（SRAM）單元的半導體結構，包括： 主動區，包括半導體基、堆疊於所述半導體基上的奈米結構堆疊、以及位於所述半導體基上並鄰接所述奈米結構的外延特徵，所述主動區沿第一方向延伸； 隔離特徵，位於所述半導體基的側壁上； 金屬閘極堆疊，環繞所述奈米結構中的每一個，所述金屬閘極堆疊沿垂直於所述第一方向的第二方向延伸； 第一接點特徵，直接位於所述外延特徵上並與所述外延特徵電性耦合；以及 第二接點特徵，直接位於所述第一接點特徵和所述金屬閘極堆疊下並與所述第一接點特徵和所述金屬閘極堆疊電性耦合， 其中所述隔離特徵將所述第二接點特徵與所述半導體基物理隔離。
8. 如請求項7所述的SRAM單元的半導體結構，其中所述第二接點特徵的頂面低於所述半導體基的頂面。
9. 如請求項7所述的SRAM單元的半導體結構，其中所述第二接點特徵的頂面高於所述半導體基的頂面。
10. 一種靜態隨機存取記憶體（SRAM）單元，包括： 第一主動區和第二主動區，沿第一方向延伸； 第一金屬閘極堆疊，與所述第一主動區相交，形成所述SRAM單元的第一上拉電晶體； 第二金屬閘極堆疊，與所述第二主動區相交，形成所述SRAM單元的第二上拉電晶體； 第一接點特徵，設置在所述第一和第二金屬閘極堆疊之間，並沿與所述第一方向垂直的第二方向延伸，其中所述第一接點特徵設置在所述第一上拉電晶體的源極/汲極特徵上並與所述源極/汲極特徵電性連接；以及 第二接點特徵，與所述第一接點特徵的底面和所述第二金屬閘極堆疊的底面物理接觸， 其中在所述SRAM單元的俯視圖中，所述第二接點特徵與所述第一上拉電晶體的所述源極/汲極特徵的底面相隔開。