TWI911581B

TWI911581B - 半導體裝置及其形成方法

Info

Publication number: TWI911581B
Application number: TW112140081A
Authority: TW
Inventors: 陳仕承; 張榮宏; 姚茜甯; 莊宗翰; 江國誠
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2023-04-24
Filing date: 2023-10-20
Publication date: 2026-01-11

Abstract

本揭露提供一種半導體裝置及其形成方法。半導體裝置包括多個半導體通道的堆疊物、閘極結構、源極/汲極區、源極/汲極接觸件及閘極間隔件。閘極結構包繞多個半導體通道。源極/汲極區鄰接多個半導體通道。源極/汲極接觸件位在源極/汲極區上。閘極間隔件位在源極/汲極接觸件與閘極結構之間，且閘極間隔件包括第一間隔層及第二間隔層。第一間隔層接觸閘極結構。第二間隔層位在第一間隔層與源極/汲極接觸件之間，其中第二間隔層具有在堆疊物上的第一部分及在第一部分上的第二部分，且第二部分比第一部分更薄。

Description

半導體裝置及其形成方法

本發明實施例是關於半導體技術，且特別是關於半導體裝置及其形成方法。

半導體積體電路(integrated circuit，IC)產業經歷了指數級成長。IC材料及設計的技術進步已經產生了多個世代的IC，其中每一世代的電路都比上一世代更小且更複雜。在IC發展的過程中，功能密度(亦即，每單位晶片面積上的互連裝置的數量)普遍增加，而幾何尺寸(亦即，可使用製造製程創建的最小組件(或線路))卻減小。這種微縮化(scaling down)的過程通常可藉由提高生產效率及降低相關成本來帶來好處。這種微縮化也增加了加工及製造IC的複雜性。

在一些實施例中，提供一種半導體結構。半導體裝置包括多個半導體通道的堆疊物、閘極結構、源極/汲極區、源極/汲極接觸件及閘極間隔件。閘極結構包繞多個半導體通道。源極/汲極區鄰接多個半導體通道。源極/汲極接觸件位在源極/汲極區上。閘極間隔件位在源極/汲極接觸件與閘極結構之間，且閘極間隔件包括第一間隔層及第二間隔層。第一間隔層接觸閘極結構。第二間隔層位在第一間隔層與源極/汲極接觸件之間，其中第二間隔層具有在堆疊物上的第一部分及在第一部分上的第二部分，且第二部分比第一部分更薄。

在另一些實施例中，提供一種半導體裝置的形成方法。半導體裝置的形成方法包括：半導體裝置的形成方法，包括：在基板之上的多個奈米結構的堆疊物上方形成犧牲閘極結構；在犧牲閘極結構的側壁上形成閘極間隔件；藉由使堆疊物凹蝕來形成源極/汲極開口；在堆疊物中形成多個內間隔凹槽；在閘極間隔件上及多個內間隔凹槽中形成一內間隔層；修整(trimming)內間隔層的第一上部；藉由修整閘極間隔件的第二上部，並移除內間隔層在多個內間隔凹槽外的多餘部分，來增加源極/汲極開口的寬度；以及在增加寬度之後，在源極/汲極開口中形成源極/汲極區。

在又一些實施例中，提供一種半導體裝置的形成方法。半導體裝置的形成方法包括：在基板之上的多個奈米結構的堆疊物上方形成犧牲閘極結構；在犧牲閘極結構的側壁上形成閘極間隔件；在形成閘極間隔件之後，藉由使堆疊物凹蝕來形成源極/汲極開口；藉由修整閘極間隔件的上部來增加源極/汲極開口的寬度；以及在增加寬度之後，在源極/汲極開口中形成源極/汲極區。

以下揭露提供了許多不同的實施例或範例，用於實施所提供的標的物之不同部件。各組件及其配置的具體範例描述如下，以簡化本揭露之說明。當然，這些僅僅是範例，並非用以限定本揭露實施例。舉例而言，敘述中若提及第一部件形成於第二部件之上，可能包含第一組件及第二組件直接接觸的實施例，也可能包含額外的部件形成於第一部件及第二部件之間，使得它們不直接接觸的實施例。此外，本揭露可能於各種範例中重複元件符號及/或字母。此重複是為了簡明及清楚之目的，而非用以表示所討論的不同實施例及/或配置之間的關係。

此外，本文可能使用空間相對術語，諸如「下面的(beneath)」、「下方的(below)」、「較低的(lower)」、「之上的(above)」、「較高的(upper)」等類似用詞，其是為了便於描述圖式中一個(些)元件或部件與另一個(些)元件或部件之間的關係。空間相對術語用以包括使用中或操作中的裝置之不同方位、及圖式中所描述的方位。當設備被轉向不同方位時(旋轉90度或其他方位)，其中所使用的空間相對描述也將依轉向後的方位來解釋。

指示相對程度的術語，諸如「約(about)」、「實質上(substantially)」等，應當被解釋為所屬技術領域中具有通常知識者基於當前技術規範所理解的。

術語「第一」、「第二」、「第三」等可在本文中用於描述事件的序列或元件的連續順序，但其可在一些上下文中交換或變更。舉例而言，可在第一層上形成(例如，在前者之後接續地形成)第二層，但在一些上下文中，可稱第一層為「第二層」、「第三層」、「第四層」等，且可稱第二層為「第一層」、「第三層」、「第四層」等。

術語「環繞(surrounds)」在本文中可用於描述例如在三個維度上完全或部分包圍另一元件或結構的結構。舉例而言，第一結構可在四個橫向側(例如，左側、右側、前側及後側)上「環繞」第二結構，而不在兩個垂直側(例如，頂部及底部)上環繞第二結構。在其他範例中，第一結構可部分圍繞第二結構，例如藉由包覆三個側面(例如，頂部、前側及後側)，而留下其他側面(例如，左側、右側及底部)使其暴露。

本揭露大致涉及半導體裝置，且具體涉及場效電晶體(field-effect transistor，FET)，諸如平面FET、三維鰭式FET(three-dimensional fin FET，FinFET)、或奈米結構FET，諸如奈米片FET(nanosheet FET，NSFET)、奈米線FET (nanowire FET，NWFET)、全繞式閘極FET(gate-all-around FET，GAAFET)及其類似物。

由於多晶矽至多晶矽(poly-to-poly)開口的深寬比(aspect ratio)，多晶矽間距及/或節距(pitch)的微縮化逐漸變成問題。高深寬比可能會增加多晶矽閘極塌陷(collapse)的風險。此外，源極/汲極區磊晶前驅物可能難以流動到半導體表面(例如，Si奈米片)上，導致磊晶生長不良及結節(nodule)的風險(例如，在間隔件表面上形成磊晶)。

本揭露實施例提供了一種形成減薄的閘極間隔件的製程。在內間隔件沉積之前或之後修整閘極間隔件的上部以實現T形的多晶矽至多晶矽開口。可使間距差增加多達15%至超過25%，其有利於減少深寬比及多晶矽塌陷，並增加磊晶生長窗口(window)並防止磊晶結節的形成。

可藉由任何合適的方法使奈米結構電晶體結構圖案化。舉例而言，可使用包括雙重圖案化(double-patterning)或多重圖案化(multi-patterning)製程的一種或多種微影製程來使結構圖案化。一般而言，雙重圖案化或多重圖案化製程結合微影製程與自對準(self-aligned)製程，從而允許創建具有例如比使用單一直接微影製程可獲得的節距更小的節距的圖案。舉例而言，在一個實施例中，在基板上方形成犧牲層並使用微影製程使其圖案化。使用自對準製程沿著經圖案化的犧牲層形成多個間隔件。接著移除犧牲層，且接著可使用剩餘的間隔件來使奈米結構圖案化。

第1A圖示出了根據不同實施例的奈米結構裝置10的一部分的示意性剖面側視圖。第1A圖示出了XZ平面中的視圖，其中部分或完全移除第二閘極間隔層41B(例如，使其減薄)。以下詳細描述第1A圖的奈米結構裝置10，以提供用於理解第2A圖至第27圖中描繪的不同實施例的技術特徵及有利功效的背景。

參照第1A圖，奈米結構裝置20A、奈米結構裝置20B及奈米結構裝置20C可為或可包括一個或多個N型FET(NFET)或P型FET(PFET)。奈米結構裝置20A至奈米結構裝置20C為：形成在基板110之上及/或之中，且通常包括跨過(straddling)及/或包繞半導體通道22A及半導體通道22B的閘極結構200；或被稱為「奈米結構」；及位在突出的半導體鰭片32之上，並被隔離結構(例如，隔離區36)隔開(參見第3B圖)。閘極結構200控制流過通道22A及通道22B的電流。

奈米結構裝置20A至奈米結構裝置20C被示出為包括兩個通道22A及通道22B，其與源極/汲極部件(例如，源極/汲極區82)橫向鄰接，並被閘極結構200覆蓋及環繞。一般而言，通道22的數量是兩個或更多個，諸如三個或四個或更多個。閘極結構200是基於施加在閘極結構200及源極/汲極部件(例如，源極/汲極區82)處的電壓來控制電流藉由通道22A及通道22B流向源極/汲極部件(例如，源極/汲極區82)並從源極/汲極部件(例如，源極/汲極區82)流出。

在一些實施例中，鰭片結構(例如，鰭片32)包括矽(silicon)。在一些實施例中，奈米結構裝置20A至奈米結構裝置20C包括NFET，且其源極/汲極部件(例如，源極/汲極區82)包括矽磷(silicon phosphorous，SiP)、SiAs、SiSb、SiPA、SiP:As:Sb、其組合或其類似物。在一些實施例中，奈米結構裝置20A至奈米結構裝置20C包括PFET，且其源極/汲極部件(例如，源極/汲極區82)包括未經摻雜或經摻雜的矽鍺(silicon germanium，SiGe)以形成例如SiGe:B、SiGe:B:Ga、SiGe:Sn、SiGe:B:Sn或其他合適的半導體材料。一般而言，源極/汲極部件(例如，源極/汲極區82)可包括合適的一或多個半導體材料及合適的一或多個摻雜劑的任意組合。

通道22A及通道22B各自包括半導體材料，例如矽或矽化合物，諸如矽鍺及其類似物。通道22A及通道22B為奈米結構(例如，具有在幾奈米範圍內的尺寸)並且還可各自具有細長形狀且在X方向上延伸。在一些實施例中，通道22A及通道22B各自具有奈米線(nanowire，NW)形狀、奈米片(nanosheet，NS)形狀、奈米管(nanotube，NT)形狀或其他合適的奈米級形狀。通道22A及通道22B的剖面輪廓可為長方形、圓形、正方形、圓形、橢圓形、六邊形或其組合。

在一些實施例中，通道22A及通道22B的長度(例如，在X方向上測量)可彼此不同，例如在鰭片蝕刻製程的期間所導致的錐形(參照第3A圖及第3B圖)。在一些實施例中，通道22A的長度可小於通道22B的長度。通道22A及通道22B各自可不具有均勻的厚度(例如，沿著X軸方向)，例如用於擴大通道22A與通道22B之間的間隔(例如，在Z軸方向上測量)以增加閘極結構製造製程窗口(window)的通道修整製程所導致的。舉例而言，每個通道22A及通道22B的中間部分可比每個通道22A及通道22B的兩端更薄。這種形狀可統稱為「狗骨頭(dog-bone)」形狀。

在一些實施例中，通道22A與通道22B之間(例如，通道22B與通道22A之間)的間距在約8奈米(nm)與約12nm之間。在一些實施例中，通道22A及通道22B中的每一個的厚度(例如，在Z方向上測量)在約5nm與約8nm之間。在一些實施例中，通道22A及通道22B中的每一個的寬度(例如，在與第1B圖所示的XZ平面正交的第2A圖中所示的Y方向上測量)為至少約8nm。

分別在通道22A及通道22B之上及通道22A及通道22B之間設置閘極結構200。在一些實施例中，在通道22A及通道22B之上及之間設置閘極結構200，其為用於N型裝置的矽通道或用於P型裝置的矽鍺通道。在一些實施例中，閘極結構200包括界面層(interfacial layer，IL)210、一個或多個閘極介電層600、一個或多個功函數調整層(例如，功函數層900)(參照第24圖)以及金屬核心層(core layer)290。

在通道22A及通道22B的暴露區域及鰭片32的頂表面上形成界面層210，其可為通道22A及通道22B的材料的氧化物。界面層210促進閘極介電層600黏附到通道22A及通道22B。在一些實施例中，界面層210的厚度在約5埃(Å)至約50埃(Å)之間。在一些實施例中，界面層210的厚度為約10Å。界面層210的厚度太薄可能表現出空隙或不足的黏合性。界面層210的厚度太厚會消耗閘極填充窗口，其與閾值電壓調節及電阻有關。在一些實施例中，使界面層210摻雜用於閾值電壓調節的偶極子(dipole)，諸如鑭。

在一些實施例中，閘極介電層600包括至少一高介電常數(high dielectric constant，high-k，高k)閘極介電材料，其可指的是具有大於氧化矽的介電常數(k≈3.9)的高介電常數的介電材料。示意性高k介電材料包括HfO ₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO ₂、Ta ₂O ₅或其組合。在一些實施例中，閘極介電層600的厚度在約5Å至約100Å之間。閘極介電層600可為單層或多層。

閘極結構200更包括金屬核心層290。金屬核心層290可包括諸如Co、W、Ru、其組合或其類似物的導電材料。在一些實施例中，金屬核心層290為或包括Co基、W基或Ru基化合物或合金，其包括一種或多種元素，諸如Zr、Sn、Ag、Cu、Au、Al、Ca、Be 、Mg. 、Rh、Na、Ir、W、Mo、Zn、Ni、K、Co、Cd、Ru、In、Os、Si、Ge、Mn、其組合或其類似物。在通道22A與通道22B之間，金屬核心層290被一個或多個功函數金屬層(例如，功函數層900)周向地(circumferentially)環繞(在剖面圖中)，然後被閘極介電層600周向地環繞，再被界面層210周向地環繞。閘極結構200可更包括形成在一個或多個功函數層900與金屬核心層290之間的膠層，以增加黏附力。為了簡明起見，第1A圖中沒有具體繪示膠層。

奈米結構裝置20A、奈米結構裝置20B及奈米結構裝置20C可更包括形成在源極/汲極部件(例如，源極/汲極區82)之上的源極/汲極接觸件120。源極/汲極接觸件120可包括核心層，其為或包括諸如鎢(tungsten)、釕(ruthenium)、鈷(cobalt)、銅(copper)、鈦(titanium)、氮化鈦(titanium nitride)、鉭(tantalum)、氮化鉭(tantalum nitride)、銥(iridium)、鉬(molybdenum)、鎳(nickel)、鋁(aluminum)或其組合。核心層可被一個或多個襯層(liner layer)(或「阻擋層」)圍繞，諸如SiN或TiN，其有助於防止或減少材料從源極/汲極接觸件120擴散或擴散到源極/汲極接觸件120中。在一些實施例中，源極/汲極接觸件120的高度可在約1nm至約50nm之間。

在源極/汲極部件(例如，源極/汲極區82)與源極/汲極接觸件120之間形成矽化物層118，以至少減少源極/汲極接觸電阻。在一些實施例中，矽化物層118為或包括TiSi、CrSi、TaSi、MoSi、ZrSi、HfSi、ScSi、Ysi、HoSi、TbSI、GdSi、LuSi、DySi、ErSi、YbSi及其類似物。在一些實施例中，矽化物層118為或包括NiSi、CoSi、MnSi、Wsi、FeSi、RhSi、PdSi、RuSi、PtSi、IrSi、OsSi及其類似物。矽化物層118的厚度可在約1nm至約10nm之間。低於約1nm的厚度可能導致接觸電阻的降低不充分。高於約10nm的厚度可能導致與奈米結構22的電短路。在一些實施例中，矽化物層118存在於蝕刻停止層131下方並接觸蝕刻停止層131。

奈米結構裝置20A、奈米結構裝置20B及奈米結構裝置20C可更包括層間介電質(interlayer dielectric，ILD，未示出)。ILD提供上述奈米結構裝置20A、奈米結構裝置20B及奈米結構裝置20C的各個組件之間的電隔離，例如在源極/汲極接觸件120的相鄰對(neighboring pairs)之間。可在形成ILD之前形成蝕刻停止層131，且可使蝕刻停止層131橫向位在ILD與閘極間隔件41之間且垂直位在ILD與源極/汲極部件(例如，源極/汲極區82)之間。在一些實施例中，蝕刻停止層131為或包括SiN、SiCN、SiC、SiOC、SiOCN、HfO ₂、ZrO ₂、ZrAlO _x、HfAlO _x、HfSiO _x、Al ₂O ₃或其他合適的材料。在一些實施例中，蝕刻停止層的厚度在約1nm至約5nm之間。在一些實施例中，當不存在ILD(例如，在形成源極/汲極接觸件120之前被完全移除)時，蝕刻停止層131可接觸源極/汲極接觸件120。可在例如形成源極/汲極接觸件120之前在X軸方向上修整蝕刻停止層131，以提高源極/汲極接觸件120的填充品質。

奈米結構裝置20A至奈米結構裝置20C包括設置在金屬核心層290、閘極介電層600及IL 210的側壁上的閘極間隔件41，其中金屬核心層290、閘極介電層600及IL 210位在通道22A上方；且奈米結構裝置20A至奈米結構裝置20C包括設置在IL 210及/或閘極介電層600的側壁上的內間隔件74，其中IL 210及閘極介電層600位在通道22A與通道22B之間。內間隔件74也設置在通道22A與通道22B之間。在第1A圖所示的實施例中，閘極間隔件41包括第一間隔層41A及位在第一間隔層41A上的第二間隔層41B。第一間隔層41A及第二間隔層41B均可包括介電材料，例如諸如SiOCN、SiON、SiN、SiCN、SiOC及其類似物的低介電常數(low dielectric constant，low-k，低k)材料。在一些實施例中，第二間隔層41B不存在。第一間隔層41A的材料及第二間隔層41B的材料可彼此相同或不同。一般而言，部分或全部移除第二間隔層41B(或者，當不存在第二間隔層41B時為第一間隔層41A)的上部，以增加形成源極/汲極區82的開口的深寬比。第1A圖描繪了使第二間隔層41B的上部減薄的實施例。參照下文的第11圖、第22圖及第33圖來提供使第一間隔層41A及第二間隔層41B的減薄以及所得結構的更詳細描述。

第1B圖描繪了當未將第二間隔層41B減薄時在第二間隔層41B上形成磊晶結節82N。在犧牲閘極結構(例如，虛設閘極層45)上形成閘極間隔件41。如圖所示，在其中形成有源極/汲極區82的開口59的下部的尺寸(例如，第一寬度S1)相同於開口59的上部的尺寸(例如，第二寬度S2)。由於在開口59的上部處的窄間距，可能在第二間隔層41B上(或者當不存在第二間隔層41B時在第一間隔層41A上)發生磊晶結節82N的生長。本揭露實施例使開口59上部的閘極間隔件41減薄或移除開口59上部的閘極間隔件41，其增大了開口59的深寬比，在改善了源極/汲極區82的磊晶生長的同時防止了磊晶結節82N的生長。

第25圖、第26圖及第27圖示出了根據本揭露的一個或多個態樣的方法1000、方法2000及方法3000的流程圖，其用於由工件形成IC裝置或IC裝置的一部分。方法1000、方法2000及方法3000的僅是示例，且不旨在將本揭露限制於方法1000、方法2000及方法3000的中所明確示出的內容。可在方法1000、方法2000及方法3000之前、期間及之後提供額外動作，且所描述的一些動作可被替換、移除或移動，以提供方法的額外實施例。為了簡明起見，本文並未詳細描述所有動作。方法1000、方法2000及方法3000在下文中結合第2A圖至第24圖進行描述，且第2A圖至第24圖為在根據方法1000、方法2000及方法3000的實施例的不同製造階段的工件的局部透視圖及/或剖面圖。為了避免疑慮，在所有圖式中，X方向垂直於Y方向，且Z方向垂直於X方向及Z方向兩者。應注意的是，由於可將工件製造成半導體裝置，因此根據上下文需要，可稱工件為半導體裝置。

第2A圖至第24圖是根據一些實施例的諸如奈米結構FET的FET的在製造中的中間階段的視圖。

在第2A圖及第2B圖中，提供基板110。基板110可為半導體基板，諸如塊體(bulk)半導體及其類似物，其可為經摻雜的(例如，用P型或N型摻雜劑)或未經摻雜的。基板110的半導體材料可包括矽(silicon)；鍺(germanium)；化合物半導體，包括碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦(indium antimonide)；合金半導體，包括矽鍺(silicon-germanium)、磷砷化鎵(gallium arsenide phosphide)、砷化鋁銦(aluminum indium arsenide)、砷化鋁鎵(aluminum gallium arsenide)、砷化鎵銦(gallium indium arsenide)、磷化鎵銦(gallium indium phosphide)及/或磷砷化鎵銦(gallium indium arsenide phosphide)；或其組合。可使用其他基板，諸如單層、多層或梯度基板。

進一步而言，在第2A圖及第2B圖中，在基板110上方形成由第一半導體層21A及第一半導體層21B(統稱為第一半導體層21)與第二半導體層23的交替層組成的多層堆疊物25或「晶格(lattice)」。在一些實施例中，可由適合於N型奈米FET的第一半導體材料形成第一半導體層21，諸如矽、碳化矽及其類似物，且可由適合於P型奈米FET的第二半導體材料形成第二半導體層23，諸如矽鍺等。可使用諸如化學氣相沉積(chemical vapor deposition，CVD)、原子層沉積(atomic layer deposition，ALD)、氣相磊晶(vapor phase epitaxy，VPE)、分子束磊晶(molecular beam epitaxy，MBE)或其類似製程來磊晶生長多層堆疊物25的膜層(例如，第一半導體層21)及膜層(例如，第二半導體層23)中的每一者。

繪示了每個第一半導體層21及每個第二半導體層23中的兩層。在一些實施例中，多層堆疊物25可包括每個第一半導體層21及每個第二半導體層23中的一個或三個或更多個。雖然繪示了多層堆疊物25包括作為最底層的第二半導體層23，但在一些實施例中，多層堆疊物25的最底層可為第一半導體層21。

由於第一半導體材料與第二半導體材料之間的高蝕刻選擇比，可在不顯著移除第一半導體材料的第一半導體層21的情況下移除第二半導體材料的第二半導體層23，從而允許使第一半導體層21圖案化以形成奈米FET的通道區。在一些實施例中，移除第一半導體層21並使第二半導體層23圖案化以形成通道區。高蝕刻選擇比允許在不顯著移除第二半導體材料的第二半導體層23的情況下移除第一半導體材料的第一半導體層21，從而允許使第二半導體層23圖案化以形成奈米FET的通道區。

在第3A圖及第3B圖中，對應於第25圖、第26圖及第27圖的動作1100，在基板110中形成鰭片32，且在多層堆疊物25中形成奈米結構22及奈米結構24。在一些實施例中，可藉由在多層堆疊物25及基板110中蝕刻出溝槽來形成奈米結構22、奈米結構24及鰭片32。蝕刻可為任何可接受的蝕刻製程，諸如反應式離子蝕刻(reactive ion etch，RIE)、中子束蝕刻(neutral beam etch，NBE)、其類似方法或其組合。蝕刻可為異向性的(anisotropic)。由第一半導體層21形成第一奈米結構(或稱通道22A)及第一奈米結構(或稱通道22B)(下文又稱為「通道」(或稱奈米結構22))，且由第二半導體層23形成第二奈米結構24。相鄰的鰭片32與奈米結構22、奈米結構24之間的距離CD1可在約18nm到約100nm之間。在第3A圖及第3B圖中示出裝置10的一部分，且為了簡化說明，第3A圖及第3B圖的實施例包括兩個鰭片32。第2A圖至第24圖所示出的製程(亦即，方法1000、方法2000及方法3000)可擴展到任意數量的鰭片，而不限於第3A圖至第24圖所示的兩個鰭片32。

可藉由任何合適的方法使鰭片32、奈米結構22及奈米結構24圖案化。舉例而言，可使用一種或多種微影製程(包括雙重圖案化或多重圖案化製程)來形成鰭片32、奈米結構22及奈米結構24。一般而言，雙重圖案化或多重圖案化製程結合微影及自對準製程，以允許比使用單一、直接的微影製程所獲得的節距更小的節距。作為多重圖案化製程的範例，可在基板之上形成犧牲層並使用微影製程來使其圖案化。使用自對準製程沿著晶圖案化的犧牲層形成間隔件。接著移除犧牲層，且然後可使用剩餘的間隔件來使鰭片32圖案化。

第3A圖及第3B圖示出了具有錐形(tapered)側壁的鰭片32，使得每個鰭片32及/或奈米結構22及奈米結構24的寬度在朝向基板110的方向上連續增加。在這些實施例中，每個奈米結構22及奈米結構24可具有不同的寬度並且可為梯形形狀。在其他實施例中，側壁實質上為垂直的(非錐形)，使得鰭片32、奈米結構22與奈米結構24的寬度實質上相似，且每個奈米結構22及奈米結構24的形狀為矩形。

在第3A圖及第3B圖中，在鄰近鰭片32處形成隔離區36，且隔離區36可為淺溝槽隔離(shallow trench isolation，STI)區。可藉由在基板110、鰭片32、奈米結構22及奈米結構24之上及相鄰的鰭片32與奈米結構22、奈米結構24之間沉積絕緣材料來形成隔離區36。絕緣材料可為氧化物，諸如氧化矽(silicon oxide)、氮化物、其類似物或其組合，且可藉由高密度電漿CVD(high-density plasma CVD，HDP-CVD)、流動式CVD(flowable CVD，FCVD)、其類似方法或其組合來形成。在一些實施例中，可首先沿著基板110、鰭片32、奈米結構22及奈米結構24的表面形成襯層(未單獨示出)。此後，可在襯層上形成諸如上文討論的那些核心材料。

使絕緣材料經歷移除製程，諸如化學機械研磨(chemical mechanical polish，CMP)、回蝕製程、其組合或其類似方法，以移除奈米結構22及奈米結構24之上的多餘絕緣材料。在完成移除製程之後，可使奈米結構22及奈米結構24的頂表面暴露並與絕緣材料齊平(level with)。

接著使絕緣材料凹蝕以形成隔離區36。在凹蝕之後，奈米結構22及奈米結構24及鰭片32的上部可從相鄰隔離區36之間突出。隔離區36可具有如圖所示的平坦的頂表面、凸形、凹形或其組合。在一些實施例中，藉由可接受的蝕刻製程使隔離區36凹蝕，例如使用稀氫氟酸(dilute hydrofluoric acid，dHF)來移除氧化物，其對絕緣材料具有選擇性並留下實質上沒有變化的鰭片32、奈米結構22及奈米結構24。

第2A圖至第3B圖示出了形成鰭片32、奈米結構22及奈米結構24的一個實施例(例如，後蝕刻(etch last))。在一些實施例中，在介電層的溝槽中形成鰭片32及/或奈米結構22及奈米結構24(例如，先蝕刻(etch first))。磊晶結構可包括上述交替的半導體材料，諸如第一半導體材料及第二半導體材料。

進一步而言，在第3A圖及第3B圖中，可在鰭片32、奈米結構22、奈米結構24及/或隔離區36中形成合適的阱(未單獨示出)。可在基板110的P型區中使用遮罩來執行N型雜質佈植，且可在基板110的N型區域中執行P型雜質佈植。範例的N型雜質可包括磷(phosphorus)、砷(arsenic)、銻(antimony)及其類似物。範例的P型雜質可包括硼(boron)、氟化硼(boron fluoride)、銦(indium)及其類似物。可在佈植之後執行退火以修復佈植損傷並使P型及/或N型雜質活性化(activate)。在一些實施例中，雖然可以一起使用原位摻雜及佈植摻雜，但在鰭片32、奈米結構22及奈米結構24的磊晶生長期間的原位摻雜可省去單獨的佈植。

在第4A圖至4C圖中，對應於第25圖、第26圖及第27圖的動作1200，在鰭片32及/或奈米結構22及奈米結構24之上形成虛設閘極結構40(或稱犧牲閘極結構)。在鰭片32及/或奈米結構22及奈米結構24之上形成虛設閘極層45(或稱犧牲閘極層)。可由相對於隔離區36具有高蝕刻選擇比的材料製成虛設閘極層45。虛設閘極層45可為導電材料、半導體材料或非導電材料，並且可選自包括非晶矽(amorphous silicon)、多晶矽(polycrystalline-silicon，polysilicon)、多晶矽鍺(poly-crystalline silicon-germanium，poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物及金屬的群組。可藉由物理氣相沉積(physical vapor deposition，PVD)、CVD、濺鍍沉積(sputter deposition)或用於沉積所選材料的其他技術來沉積虛設閘極層45。在虛設閘極層45之上形成遮罩層47，且遮罩層47可包括例如氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)或其類似物。在一些實施例中，在虛設閘極層45之前在虛設閘極層45與鰭片32及/或奈米結構22及奈米結構24之間形成閘極介電層43。在一些實施例中，遮罩層47包括接觸虛設閘極層45的第一遮罩層47A及覆蓋第一遮罩層47A的第二遮罩層47B。第一遮罩層47A的材料可為或可包括相同或不同於第二遮罩層47B的材料。

對應於第25圖、第26圖及第27圖的動作1300，在遮罩層47及虛設閘極層45的側壁之上形成間隔層(例如，閘極間隔件41)。根據一些實施例，由絕緣材料製成間隔層(例如，閘極間隔件41)，諸如SiOCN、SiOC、SiCN或其類似物(或參照第1A圖所描述的任何材料)，且間隔層(例如，閘極間隔件41)可具有單層結構或包括複數個介電層的多層結構。可藉由在遮罩層47及虛設閘極層45之上沉積間隔材料層(未示出)來形成間隔層(例如，閘極間隔件41)。根據一些實施例，使用異向性蝕刻製程移除間隔材料層在虛設閘極結構40之間的部分。在一些實施例中，如第4B圖及第4C圖所詳細示出，間隔層(例如，閘極間隔件41)包括接觸奈米結構22A的第一間隔層41A、閘極介電層43、虛設閘極層45、第一遮罩層47A及第二遮罩層47B。間隔層(例如，閘極間隔件41)的第二間隔層41B可接觸第一間隔層41A及奈米結構22B。在一些實施例中，藉由第一間隔層41A使第二間隔層41B與奈米結構22B分開，如第4C圖所示。第一間隔層41A可為或可包括相同或不同於第二間隔層41B的材料。

在第5圖中，執行蝕刻製程以蝕刻未被虛設閘極結構40覆蓋的突出於鰭片32及/或奈米結構22及奈米結構24的部分，以產生所示的結構。凹蝕可為異向性的，使得鰭片32位在虛設閘極結構40及間隔層(例如，閘極間隔件41)正下方的部分受到保護且不被蝕刻。根據一些實施例，經凹蝕的鰭片32的頂表面可實質上共平面(coplanar)於隔離區36的頂表面。根據一些其他實施例，經凹蝕的鰭片32的頂表面可低於隔離區36的頂表面。為了簡明起見，第5圖示出了在蝕刻製程之後的奈米結構22及奈米結構24的三個垂直堆疊物。一般而言，蝕刻製程可用於在鰭片32之上形成任何數量的奈米結構22及奈米結構24的垂直堆疊物。在一些實施例中，第二遮罩層47B在蝕刻製程之後暴露，例如由於在蝕刻製程期間移除了間隔層41A及間隔層41B的上部。

第6圖至第11圖示出了在形成內間隔件74時使閘極間隔件41減薄，其對應於第25圖的動作1400及動作1500。

在第6圖中，對應第25圖的動作1400，執行選擇性蝕刻製程以使奈米結構24由間隔層(例如，閘極間隔件41)中的開口暴露的端部凹蝕，而實質上不侵蝕奈米結構22。在選擇性蝕刻製程之後，在奈米結構24中原來被移除的端部所在的位置形成凹槽64。所得結構如第6圖所示。

在第7圖中，在形成凹槽64之後，形成內間隔層74L以填充經由先前的選擇性蝕刻製程形成的奈米結構24中的凹槽64。內間隔層74L可為藉由諸如PVD、CVD、ALD等合適的沉積方法形成的合適的介電材料，諸如碳氮化矽(SiCN)、碳氮氧化矽(SiOCN)及其類似物。

在第8圖中，在形成內間隔層74L之後，形成延伸至足以部分地填充開口59的高度的遮罩層800。遮罩層800可為底部抗反射塗層(bottom antireflective coating，BARC)或相對於內間隔層74L具有蝕刻選擇比的另一個合適的材料層。此高度可處於高於最上面的奈米片(亦即，奈米結構22B)的上表面的水平處。舉例而言，遮罩層800可在最上面的奈米片(亦即，奈米結構22B)的上表面上方延伸至少0nm、至少1nm、至少2nm、至少10nm或其他合適的距離。在一些實施例中，遮罩層800延伸到的高度低於犧牲閘極層(例如，虛設閘極層45)的上表面。當遮罩層800延伸到最上面的奈米片(亦即，奈米結構22B)的上表面的上方0nm時(例如，將完全移除第二間隔層41B)，完全移除第二間隔層41B可能會在後續操作中所形成的源極/汲極接觸件120與閘極結構200之間留下不充分的分離。因此，在大多數實施例中，遮罩層800延伸超過最上面的奈米片(亦即，奈米結構22B)的上表面至少約1nm。在一些實施例中，遮罩層800延伸超過最上面的奈米片(亦即，奈米結構22B)的上表面的尺寸在犧牲閘極層(例如，虛設閘極層45)的高度的約0.1倍至約0.9倍之間。舉例而言，當犧牲閘極層(例如，虛設閘極層45)的高度為100nm時，遮罩層800延伸超過最上面的奈米片(亦即，奈米結構22B)的上表面約10nm至約90nm。遮罩層800的形成有利於部分地移除閘極間隔件41(例如，使其減薄)，諸如藉由使第二間隔件層41B的上部減薄。

在第9圖中，在形成遮罩層800之後，執行第一蝕刻操作，其修整內間隔層74L在遮罩層800上方的部分。如此一來，內間隔層74L具有底部74B及上部74U。底部74B比上部74U更厚。這有利於在形成內間隔件74的期間減薄或移除閘極間隔件41的上部的後續操作。在一些實施例中，底部74B比上部74U厚至少10%、至少25%、至少50%或至少100%。在一些實施例中，第9圖所示的修整完全移除了上部74U。舉例而言，當第二間隔層41B與第一間隔層41A之間的蝕刻選擇比足夠高時，與完全移除上部74U相比，上部74U的存在可能不會提供額外的好處。

在第9圖中，遮罩層800的上表面被繪示為具有筆直的水平輪廓。在一些實施例中，在修整內間隔層74L之後，遮罩層800的上表面可為凹形的(concave)。這在第9圖中由虛線示出。經修整的第二間隔層41B也可具有寬度增加的過渡區，其寬度類似於遮罩層800的凹形輪廓，如虛線所示。

在第10圖中，移除遮罩層800。可使用任何合適的移除操作來移除遮罩層800。

在第11圖中，對應於第25圖的動作1500，在修整閘極間隔件41的同時形成內間隔件74。執行諸如異向性蝕刻製程的蝕刻製程以移除內間隔層74L設置在凹槽64外的部分，例如在奈米結構22及鰭片32的側壁上的部分。內間隔層74L的剩餘部分(例如，設置在奈米結構24中的凹槽64內部的部分)形成內間隔件74。所形成的結構如第11圖所示。

在藉由蝕刻製程形成內間隔件74的期間，修整閘極間隔件41。如第11圖所示，閘極間隔件41的下部具有第一厚度T1，其大於閘極間隔件41的上部的第二厚度T2。在蝕刻製程之後，第二間隔層41B可具有三個部分，包括：下部41B1、上部41B3以及下部41B1與上部41B3之間的過渡部41B2。過渡部41B2可具有從下部41B1到上部41B3逐漸變薄的厚度。在一些實施例中，第二間隔層41B的上部41B3並不存在，如第22圖所示。

在蝕刻內間隔層74L的期間修整閘極間隔件41可提供有利功效。舉例而言，在源極/汲極蝕刻之後，諸如在形成內間隔件74的期間，執行修整閘極間隔件41允許提升對閘極間隔件41的輪廓的控制並避免過度蝕刻閘極間隔件41。舉例而言，可留下第二間隔層41B的非常薄的上部41B3而實質上不侵蝕第一間隔層41A。

在蝕刻閘極間隔件41之後，使閘極間隔件41的上部橫向凹蝕。因此，多晶矽到多晶矽的開口呈T形，如圖所示。舉例而言，開口59在其下部可具有第一寬度S1，且第一寬度S1小於在其上部的第二寬度S2。在一些實施例中，閘極間隔件41的第一厚度T1與第二厚度T2的厚度比R1可表示為R1＝(T1-T2)/T1。在一些實施例中，厚度比R1可在約0.075至約0.125之間。在一些實施例中，第一寬度W1與第二寬度W2的寬度比R2可表示為R2＝(S2-S1)/S1。在一些實施例中，寬度比R2可在約0.15至約0.25之間。

在第12圖中，對應於第25圖的操作1600，在形成內間隔件74並修整閘極間隔件41之後，形成源極/汲極區82。在所示實施例中，由磊晶生長磊晶材料來形成源極/汲極區82。在一些實施例中，源極/汲極區82在對應的通道22A及通道22B中施加應力，從而提升性能。形成源極/汲極區82使得每個虛設閘極結構40設置在源極/汲極區82的各個相鄰對之間。在一些實施例中，間隔層(例如，閘極間隔件41)將源極/汲極區82與虛設閘極層45以合適的橫向距離分開以防止電性橋接至所形成的裝置的在後續形成的閘極。由於T形開口59，改善了用於形成源極/汲極區82的源極/汲極磊晶窗口。

源極/汲極區82可為或可包括SiP、SiAs、SiSb、SiPA、SiP:As:Sb及其類似物。在一些實施例中，源極/汲極區82可為或可包括SiGe:B、SiGe:B:Ga、SiGe:Sn、SiGe:B:Sn及其類似物。源極/汲極區82可在通道區中施加壓縮應變。源極/汲極區82可具有從鰭片的相應表面凸起的表面並可具有切面(facets)。在一些實施例中，相鄰源極/汲極區82可合併以形成鄰近兩個相鄰鰭片32的單一(singular)源極/汲極區82。

在一些實施例中，在形成源極/汲極區82之前，在源極/汲極開口59中形成未經摻雜的矽層110A，例如形成至實質上共平面於鰭片32的上表面的水平。

第13圖至第18圖是根據另一實施例的形成內間隔件74、經減薄的閘極間隔件41及源極/汲極區82的示意性剖面側視圖。第13圖至第18圖描繪出第26圖的方法2000的動作。

在第13圖中，在形成內間隔層74L之前，形成遮罩層800A。遮罩層800A在大多數方面可類似於遮罩層800。由於遮罩層800A是在形成內間隔層74L之前形成的，所以遮罩層800A可延伸到凹槽64中，如圖所示。

在第14圖中，對應於第26圖的動作2510，在形成遮罩層800A之後，修整閘極間隔件41。在修整閘極間隔件41的期間，可執行對閘極間隔件41具有選擇性而不實質上侵蝕遮罩層800A的蝕刻操作。蝕刻操作可為等向性蝕刻，諸如濕式蝕刻。在蝕刻操作之後，可使第二間隔層41B減薄或移除第二間隔層41B。包括有第二間隔層41B的閘極間隔件41的結構、尺寸及閘極間隔件41比例的細節在大多數方面可與參照第11圖所描述的類似。

在第15圖中，在修整閘極間隔件41之後，藉由合適的移除操作移除遮罩層800A。

在第16圖及第17圖中，對應於第26圖的動作2520，形成內間隔件74。在第16圖中，形成內間隔層74L，其在大多數方面與參照第7圖所描述的類似。在第16圖中，由於在形成內間隔層74L之前修整閘極間隔件41，所以內間隔層74L具有從第二間隔層41B的上部41B3過渡到第二間隔層41B的下部41B1的台階區。

在第17圖中，在形成內間隔層74L之後，藉由移除凹槽64外部的內間隔層74L來形成內間隔件74。這與參照第11圖所描述的類似，但不同之處在於，由於第17圖中的內間隔層74L的厚度實質上均勻，因此在移除內間隔層74L在凹槽64外部的多餘部分期間，閘極間隔層(例如，閘極間隔件41)實質上沒有被進一步修整。

在第18圖中，在形成內間隔件74之後，形成源極/汲極區82及未經摻雜的矽層110A，這在大多數方面與參照第12圖所描述的類似。

第19圖至第21B圖是根據另一實施例，顯示形成內間隔件74及使閘極間隔件41減薄的示意性剖面側視圖。在第19圖至第21B圖中描繪了第27圖的方法3000的動作。在下文的描述中省略了源極/汲極區82的形成，但可從上述第12圖的描述來理解。

在第19圖中，在形成源極/汲極開口59之後且在形成凹槽64之前，形成遮罩層800B。遮罩層800B在大多數方面與遮罩層800及遮罩層800A類似，並且參照第9圖提供其描述。因為在形成凹槽64之前形成遮罩層800B及遮罩層800A，所以遮罩層800B的形狀稍微不同於遮罩層800B。

在第20圖中，對應於第27圖的動作3510，在形成遮罩層800B之後，修整(例如，減薄或移除)閘極間隔件41。在修整閘極間隔件41之後，藉由任何合適的製程移除遮罩層800B。在修整閘極間隔件41期間，可執行對閘極間隔件41有選擇性且實質上不侵蝕遮罩層800B的蝕刻操作。蝕刻操作可為等向性蝕刻，諸如濕式蝕刻。在蝕刻操作之後，可使第二間隔層41B減薄或移除第二間隔層41B。包括有第二間隔層41B的閘極間隔件41的結構、尺寸及比例的細節在大多數方面可與參照第11圖所描述的類似。

在第21A圖中，對應於第27圖的動作3400，在修整閘極間隔件41並移除遮罩層800B之後，形成內間隔凹槽64。內間隔凹槽64的形成在大多數方面可與參照第6圖所描述的類似。

雖然沒有單獨示出，但在形成第21A圖中的凹槽64之後，可執行參照第16圖、第17圖及第18圖中所示出及描述的類似操作來形成內間隔件74(動作3520)並形成源極/汲極區82。

在方法1000、方法2000及方法3000的每一個中，如第21B圖所示，在形成源極/汲極區82之後，可形成覆蓋源極/汲極區82並鄰接間隔層(例如，閘極間隔件41)的ILD 130。在一些實施例中，在形成ILD 130之前形成蝕刻停止層(etch stop layer，ESL)131。可藉由沉積不同於ILD的介電材料的共形薄膜層(conformal thin layer)來形成ESL 131，諸如SiN、SiCN、SiC、SiOC、SiOCN、HfO ₂、ZrO ₂、ZrAlO _x、HfAlO _x、HfSiO _x、Al ₂O ₃或其他合適的材料中的一種或多種。在沉積ESL 131之後，可藉由合適的製程來沉積ILD 130，諸如毯覆式沉積製程(blanket deposition process)，包括PVD、CVD、ALD及其類似製程。ILD 130的材料可包括二氧化矽或低k介電材料(例如，介電常數(k值)低於二氧化矽的k值(約3.9)的材料)。低k介電材料可包括氮氧化矽(silicon oxynitride)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼矽酸鹽玻璃(borosilicate glass，BSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、未摻雜矽酸鹽玻璃(undoped silicate glass，USG)、氟化矽酸鹽玻璃(fluorinated silicate glass，FSG)、碳氧化矽(silicon oxycarbide，SiO _xC _y)、旋轉塗佈玻璃(Spin-On-Glass，SOG)或其組合。可藉由旋塗、CVD、可流動CVD(FCVD)、PECVD、PVD或其他沉積製程來沉積ILD。

參照第22圖及第23圖，接著可形成主動閘極結構200。對ILD及ESL 131執行諸如化學機械研磨(CMP)製程的平坦化製程。在平坦化製程中也移除硬遮罩(例如，第一遮罩層47A)、硬遮罩(例如，第二遮罩層47B)及閘極間隔件41的一部份。在平坦化製程之後，虛設閘極層45暴露。ILD及ESL 131的頂表面可與虛設閘極層45及閘極間隔件41的頂表面共平面。

接下來，在蝕刻製程中移除虛設閘極層45，從而形成凹槽。在一些實施例中，藉由異向性乾式蝕刻製程移除虛設閘極層45。舉例而言，蝕刻製程可包括使用反應氣體的乾式蝕刻製程，其選擇性地蝕刻虛設閘極層45而不蝕刻間隔層(例如，閘極間隔件41)。當虛設閘極介電質43存在時，可使虛設閘極介電質43在蝕刻虛設閘極層45時用作蝕刻停止層。接著，在移除虛設閘極層45之後，可移除虛設閘極介電質43。

移除奈米結構24以釋放奈米結構22。在移除奈米結構24之後，奈米結構22形成水平延伸(例如，平行於基板110的主要上表面)的複數個奈米片。在一些實施例中，藉由使用對奈米結構24的材料有選擇性的蝕刻劑的選擇性蝕刻製程來移除奈米結構24，使得在實質上不侵蝕奈米結構22的情況下移除奈米結構24。在一些在實施例中，蝕刻製程是使用蝕刻氣體及可選的載流氣體(carrier gas)的等向性蝕刻製程，其中蝕刻氣體包括F ₂及HF，且載流氣體可為諸如Ar、He、N ₂、其組合或其類似物的惰性氣體。

在一些實施例中，移除奈米結構24且使奈米結構22圖案化以形成PFET及NFET兩者的通道區。然而，在一些實施例中，可移除奈米結構24且可使奈米結構22圖案化以形成NFET的通道區，並且可移除奈米結構22且使奈米結構24可圖案化以形成PFET的通道區。在一些實施例中，可移除奈米結構22且可使奈米結構24可圖案化以形成NFET的通道區，並且可移除奈米結構24且可使奈米結構22圖案化以形成PFET的通道區。在一些實施例中，可移除奈米結構22且使奈米結構24圖案化以形成PFET及NFET兩者的通道區。

在一些實施例中，藉由進一步蝕刻製程重塑(reshaped)奈米片(亦即，奈米結構22)(例如使其變薄)以改善閘極填充窗口。可藉由對奈米片(亦即，奈米結構22)具有選擇性的等向性蝕刻製程來執行重塑。在重塑之後，奈米片(亦即，奈米結構22)可呈現出狗骨頭形狀，其中奈米片(亦即，奈米結構22)的中間部分沿著X方向比奈米片(亦即，奈米結構22)的外圍部分薄。

接著，形成替換閘極(例如，閘極結構200)。可藉由諸如ALD循環的一系列沉積操作形成閘極結構200，其在開口中沉積閘極結構200的各個膜層，如下文參照第24圖所述的。

第24圖是閘極結構200的一部分的詳細視圖。閘極結構200通常包括界面層(IL，或下文的「第一IL」)210、至少一閘極介電層600、功函數金屬層(例如，功函數層900)及閘極填充層(例如，金屬核心層290)。在一些實施例中，每個替換閘極(例如，閘極結構200)更包括第二界面層240或第二功函數層(例如，功函數勢壘層700)中的至少一者。

參照第24圖，在一些實施例中，第一IL 210包括基板110的半導體材料的氧化物，例如氧化矽。在其他實施例中，第一IL 210可包括其他合適類型的介電材料。第一IL 210的厚度在約5埃至約50埃之間。

繼續參照第24圖，在第一IL 210上方形成閘極介電層600。在一些實施例中，使用原子層沉積(ALD)製程來形成閘極介電層600，以精確控制所沉積的閘極介電層600的厚度。在一些實施例中，在約攝氏200度至約攝氏300度之間的溫度範圍下使用約40至80個沉積循環來執行ALD製程。在一些實施例中，ALD製程使用HfCl ₄及/或H ₂O作為前驅物。這種ALD製程可形成厚度在約10埃至約100埃之間的閘極介電層600。

在一些實施例中，閘極介電層600包括高k介電材料，其可指具有大於氧化矽的介電常數(k≈3.9)的高介電常數的介電材料。示意性高k介電材料包括HfO ₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO ₂、Ta ₂O ₅或其組合。在其他實施例中，閘極介電層600可包括諸如氧化矽的非高k介電材料。在一些實施例中，閘極介電層600包括多於一層的高k介電層，且其中的至少一層包括摻雜劑，諸如鑭(lanthanum)、鎂(magnesium)、釔(yttrium)或其類似物，其可藉由退火製程而被驅入(driven in)以修改奈米結構裝置20A至奈米結構裝置20C的閾值電壓。

進一步參照第24圖，在閘極介電層600上形成第二IL 240，且在第二IL 240上形成第二功函數層(例如，功函數勢壘層700)。第二IL 240促進閘極介電層600上較好的金屬閘極黏附(metal gate adhesion)。在許多實施例中，第二IL 240也為閘極結構200提供提升的熱穩定性，並用於限制金屬雜質從功函數金屬層(例如，功函數層900)及/或功函數勢壘層(work function barrier layer)700擴散到閘極介電層600中。在一些實施例中，第二IL 240的形成是藉由先在閘極介電層600上沉積高k蓋層(capping layer)(為簡明起見未示出)來完成的。在各種實施例中，高k蓋層包括下述中的一種或多種：HfSiON、HfTaO、HfTiO、HfTaO、HfAlON、HfZrO或其他合適的材料。在具體實施例中，高k蓋層包括氮化矽鈦(TiSiN)。在一些實施例中，藉由ALD在約400°C至約450°C的溫度下使用約40至約100個循環來沉積高k蓋層。然後執行熱退火以形成第二IL 240，其在一些實施例中可為或包括TiSiNO。在藉由熱退火形成第二IL 240之後，可循環地執行具有人工智慧(artificial intelligence，AI)控制的原子層蝕刻(ALE)以移除高k蓋層，同時實質上不移除第二IL 240。每個循環可包括WCl ₅的第一脈衝，隨後進行Ar的吹掃，隨後進行O ₂的第二脈衝，隨後進行另一次Ar的吹掃。移除高k蓋層以增加閘極填充窗口，從而藉由金屬閘極圖案化進一步調節多個閾值電壓。

更在第24圖中，根據一些實施例，在形成第二IL 240並移除高k蓋層之後，可選地在閘極結構200上形成功函數勢壘層700。功函數勢壘層700為或包括金屬氮化物，諸如TiN、WN、MoN、TaN等。在具體實施例中，功函數勢壘層700是TiN。功函數勢壘層700的厚度可在約5Å至約20Å之間。包括有功函數勢壘層700提供了額外的閾值電壓調節靈活性。一般而言，功函數勢壘層700增加NFET電晶體元件的閾值電壓，並降低PFET電晶體元件的閾值電壓(幅度)。

在一些實施例中，形成在功函數勢壘層700上的功函數金屬層(例如，功函數層900)可包括N型功函數金屬層、原位蓋層或氧阻擋層(blocking layer)中的至少一者。N型功函數金屬層為或包括N型金屬材料，諸如TiAlC、TiAl、TaAlC、TaAl或其類似物。可藉由一種或多種沉積方法形成N型功函數金屬層，諸如CVD、PVD、ALD、電鍍及/或其他合適的方法，並且具有約10Å至20Å之間的厚度。在N型功函數金屬層上形成原位蓋層。在一些實施例中，原位蓋層為或包括TiN、TiSiN、TaN或其他合適的材料，並且具有約10Å至20Å之間的厚度。在原位蓋層上形成氧阻擋層以防止氧擴散到N型功函數金屬層中，這會導致閾值電壓發生非預期的偏移。氧阻擋層由能夠阻止氧滲透到N型功函數金屬層的介電材料形成，並且可保護N型功函數金屬層免於進一步氧化。氧阻擋層可包括矽、鍺、SiGe或另一合適材料的氧化物。在一些實施例中，使用ALD形成氧阻擋層並使其具有約10Å至約20Å之間的厚度。

第24圖更示出了金屬核心層290。在一些實施例中，在功函數金屬層的氧阻擋層與金屬核心層290之間形成膠層(未單獨示出)。膠層可促進及/或增強金屬核心層290與功函數金屬層(例如，功函數層900)之間的黏附力。在一些實施例中，可使用ALD並由諸如TiN、TaN、MoN、WN的金屬氮化物或其他合適的材料形成膠層。在一些實施例中，膠層的厚度在約10Å至約25Å之間。可在膠層上形成金屬核心層290，且金屬核心層290可包括導電材料，諸如鎢、鈷、釕、銥、鉬、銅、鋁或其組合。在一些實施例中，可使用諸如CVD、PVD、電鍍及/或其他合適製程的方法來沉積金屬核心層290。在一些實施例中，接縫510(seam)(可為空氣間隙) 形成在通道22A與通道22B之間垂直的金屬核心層290中。在一些實施例中，在功函數金屬層(例如，功函數層900)上共形地沉積金屬核心層290。由於在共形沉積期間側壁沉積的膜合併，可能會形成接縫510。在一些實施例中，相鄰通道22A與通道22B之間不存在接縫510。

在形成閘極結構200之後，可在ILD中形成源極/汲極開口，並且可在源極/汲極開口中形成源極/汲極接觸件120。所得結構如第22圖所示。在源極/汲極區82上形成矽化物區(亦即，矽化物層118)及源極/汲極接觸件120。

在一些實施例中，在形成源極/汲極接觸件120之前形成矽化物層118。舉例而言，可在源極/汲極區82的暴露部分之上形成共形薄層的N型或P型金屬層。金屬層可為或可包括Ni、Co、Mn、W、Fe、Rh、Pd、Ru、Pt、Ir、Os及其類似物中的一種或多種。在一些實施例中，金屬層為或包括Ti、Cr、Ta、Mo、Zr、Hf、Sc、Ys、Ho、Tb、Gd、Lu、Dy、Er、Yb或另一種合適材料中的一種或多種。在形成金屬層之後，可藉由對裝置10進行退火來形成矽化物層118。在退火之後，矽化物層118可為或可包括NiSi、CoSi、MnSi、Wsi、FeSi、RhSi、PdSi、 RuSi、PtSi、 IrSi、OsSi、TiSi、CrSi、TaSi、MoSi、ZrSi、HfSi、ScSi、Ysi、HoSi、TbSI、GdSi、LuSi、DySi、ErSi、YbSi 及其類似物。矽化物層118的矽化物可擴散到ESL 131下方的區域。矽化物層118的厚度可在約1nm至約10nm之間。低於約1nm，接觸電阻可能太高。高於約10nm，矽化物層118可能與通道22B短路。

在形成矽化物層118之後，藉由以例如襯層及填充層填充源極/汲極區82之上的開口來形成源極/汲極接觸件120。在一些實施例中，藉由沉積材料形成源極/汲極接觸件120，且前述材料為或包括諸如Co、W、Ru、其組合或其類似物的導電材料。在一些實施例中，源極/汲極接觸件120為或包括Co、W或Ru基化合物或合金，其包括一種或多種元素，諸如Zr、Sn、Ag、Cu、Au、Al 、Ca、Be、 Mg、Rh、Na、Ir、W、Mo、Zn、Ni、K、Co、Cd、Ru、In、Os、Si、Ge、Mn、其組合或其類似物。源極/汲極接觸件120落在矽化物層118上並接觸ESL 131。參照包括奈米結構22的垂直堆疊的GAAFET給出元件(亦即，裝置10)的描述及其在許多圖式中的圖示。在一些實施例中，在FinFET元件的源極/汲極區82之中及之上形成矽化物層118及源極/汲極接觸件120。

第22圖示出了藉由閘極間隔件41及ESL 131與閘極結構200分離的源極/汲極接觸件120。在第22圖所示的實施例中，第二間隔層41B的上部41B3不存在，使得ESL 131直接接觸第一間隔層41A及第二間隔層41B的上表面。這由第22圖中虛線描繪的區域134示出。可在第11圖中所示出的修整內間隔件的期間或在第17圖中所示出的修整間隔件的期間完全移除第二間隔層41B的上部，從而暴露第一間隔層41A。

第22圖示出了源極/汲極接觸件120的寬度W1、寬度W2、高度H1及高度H2。寬度W1及高度H1分別是源極/汲極接觸件120的上部的寬度及高度。寬度W2及高度H2分別是源極/汲極接觸件120的下部的寬度及高度。源極/汲極接觸件120可為T形的，即寬度W1＞寬度W2。在一些實施例中，第一寬度W1及第二寬度W2的寬度比R3可表示為(W1-W2)/W2。寬度比R3可在約0.15至約0.25之間，這有利於降低接觸電阻並提高間隙填充能力。高度H1可大於、小於或等於高度H2。第一高度H1及第二高度H2的高度比R4可表示為H1/(H1+H2)。高度比R4可在約0.5至約0.95之間。

第23圖示出了ESL 131可包括在第二間隔層41B的下部41B1與上部41B3之間的過渡區上的台階部分。這由第23圖中虛線描繪的區域136示出。由於在修整間隔件的期間實質上不使遮罩層800(或遮罩層800A、遮罩層800B)凹蝕，例如第11圖及第14圖所示，所以閘極間隔件41的較薄部分與較寬部分(例如，部分(例如，上部41B3)、部分(例如，下部41B1))之間可以不存在過渡部41B2。

可執行額外製程以完成奈米結構裝置20的製造。舉例而言，可形成閘極接觸件(或閘極導孔)以電性耦合到閘極結構200。然後可在源極/汲極接觸件120及閘極接觸件之上形成互連結構。互連結構可包括圍繞金屬部件的多個介電層(包括例如第二ILD)，包括導線(conductive traces)及導電通孔，其在基板110上的諸如奈米結構裝置20的裝置之間及IC裝置10以外的IC裝置之間形成電連接。

實施例可提供有利功效。由於修整閘極間隔件41導致源極/汲極開口59的深寬比減小，所以源極/汲極區82磊晶生長窗口增大並防止了在閘極間隔件41上形成磊晶結節。還可防止犧牲閘極層(例如，虛設閘極層45)的塌陷。

根據至少一個實施例，半導體裝置包括多個半導體通道的堆疊物、閘極結構、源極/汲極區、源極/汲極接觸件及閘極間隔件。閘極結構包繞多個半導體通道。源極/汲極區鄰接多個半導體通道。源極/汲極接觸件位在源極/汲極區上。閘極間隔件位在源極/汲極接觸件與閘極結構之間，且閘極間隔件包括第一間隔層及第二間隔層。第一間隔層接觸閘極結構。第二間隔層位在第一間隔層與源極/汲極接觸件之間，其中第二間隔層具有在堆疊物上的第一部分及在第一部分上的第二部分，且第二部分比第一部分更薄。

在一些實施例中，半導體裝置更包括蝕刻停止層，其位在源極/汲極接觸件與閘極間隔件之間。

在一些實施例中，第二間隔層終止於(terminates)部分沿著(partially along)第一間隔層的側壁的水平處，且蝕刻停止層直接接觸在水平之上的第一間隔層。

在一些實施例中，第二間隔層更包括過渡部(transition portion)，其位在第一部分與第二部分之間，其中過渡部的寬度朝向第一部分逐漸增加。

在一些實施例中，源極/汲極接觸件包括下部及上部。下部鄰近於第二間隔層的第一部分。上部鄰近於第二間隔層的第二部分，其中上部的寬度超過下部的寬度。

在一些實施例中，上部與下部的寬度比在約0.15至約0.25之間。

在一些實施例中，第一部分與第二部分的厚度比在約0.075至約0.125之間。

根據至少一個實施例，半導體裝置的形成方法包括：半導體裝置的形成方法，包括：在基板之上的多個奈米結構的堆疊物上方形成犧牲閘極結構；在犧牲閘極結構的側壁上形成閘極間隔件；藉由使堆疊物凹蝕來形成源極/汲極開口；在堆疊物中形成多個內間隔凹槽；在閘極間隔件上及多個內間隔凹槽中形成一內間隔層；修整(trimming)內間隔層的第一上部；藉由修整閘極間隔件的第二上部，並移除內間隔層在多個內間隔凹槽外的多餘部分，來增加源極/汲極開口的寬度；以及在增加寬度之後，在源極/汲極開口中形成源極/汲極區。

在一些實施例中，形成閘極間隔件的步驟包括：在犧牲閘極結構的側壁上形成第一間隔層；以及在第一間隔層上形成第二間隔層，其中修整第二上部的步驟包括減薄(thinning)第二間隔層。

在一些實施例中，半導體裝置的形成方法更包括：在內間隔層上形成遮罩層至高於堆疊物的最上面的奈米結構的上表面的水平。

在一些實施例中，修整第二上部的步驟包括完全移除第二上部。

在一些實施例中，半導體裝置的形成方法更包括：在源極/汲極區上形成源極/汲極接觸件，其中源極/汲極接觸件具有位在源極/汲極區上的第一部分及位在第一部分上的第二部分，其中第二部分鄰近於閘極間隔件的第二上部，且第二部分的寬度大於第一部分的寬度。

在一些實施例中，第一部分與第二部分的寬度比在約0.15至約0.25之間。

在一些實施例中，第一部分與第二部分的高度比在約0.5至約0.95之間。

根據至少一個實施例，半導體裝置的形成方法包括：在基板之上的多個奈米結構的堆疊物上方形成犧牲閘極結構；在犧牲閘極結構的側壁上形成閘極間隔件；在形成閘極間隔件之後，藉由使堆疊物凹蝕來形成源極/汲極開口；藉由修整閘極間隔件的上部來增加源極/汲極開口的寬度；以及在增加寬度之後，在源極/汲極開口中形成源極/汲極區。

在一些實施例中，半導體裝置的形成方法更包括：在堆疊物中形成多個內間隔凹槽。

在一些實施例中，形成些內間隔凹槽的步驟是在增加源極/汲極開口的寬度的步驟之後。

在一些實施例中，半導體裝置的形成方法，更包括：在源極/汲極開口中形成遮罩層，其中遮罩層填充些內間隔凹槽，其中修整上部的步驟包括修整閘極間隔件由遮罩層所暴露的部分。

在一些實施例中，形成閘極間隔件的步驟包括：在犧牲閘極結構上形成第一間隔層；以及在第一間隔層上形成第二間隔層，其中修整上部的步驟包括減少第二間隔層在水平之上的寬度，其中水平位在堆疊物的最上面的奈米結構之上。

在一些實施例中，半導體裝置的形成方法更包括：在形成源極/汲極區之後，以主動閘極結構取代犧牲閘極結構；在閘極間隔件上形成蝕刻停止層；以及在源極/汲極區及蝕刻停止層上形成源極/汲極接觸件。

以上概述數個實施例之部件，以便於本發明所屬技術領域中具有通常知識者可更易理解本揭露實施例的觀點。於本發明所屬技術領域中具有通常知識者應理解，他們能以本揭露實施例為基礎，設計或修改其他製程及結構，以達到與於此介紹的實施例相同之目的及∕或優勢。於本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程及結構並無悖離本發明的精神與範圍，且他們能於不違背本發明之精神及範圍之下，做各式各樣的改變、取代及替換。

10:裝置 110:基板 110A:矽層 118:矽化物層 120:源極/汲極接觸件 130:層間介電層 131:蝕刻停止層 134:區域 136:區域 1000:方法 1100-1600:動作 20:裝置 20A:裝置 20B:裝置 20C:裝置 21:第一半導體層 21A:第一半導體層 21B:第一半導體層 22:奈米結構 22A:通道 22B:通道 22C:通道 23:第二半導體層 24:奈米結構 25:多層堆疊物 200:閘極結構 210:界面層 220:第一閘極介電層 240:第二界面層 290:金屬核心層 2000:方法 2510,2520:動作 32:鰭片 36:隔離區 3000:方法 3400,3510,3520:動作 40:虛設閘極結構 41:閘極間隔件 41A:間隔層 41B:間隔層 41B1:下部 41B2:過渡部 41B3:上部 43:虛設閘極介電質 45:虛設閘極層 47:遮罩層 47A:第一遮罩層 47B:第二遮罩層 59:開口 510:接縫 64:凹槽 600:閘極介電層 74:內間隔件 74B:底部 74L:內間隔層 74U:上部 700:功函數勢壘層 82:源極/汲極區 82N:磊晶結節 800:遮罩層 800A:遮罩層 800B:遮罩層 900:功函數層 CD1:距離 H1:高度 H2:高度 R1:厚度比 R2:寬度比 R3:寬度比 R4:高度比 S1:第一寬度 S2:第二寬度 T1:第一厚度 T2:第二厚度 W1:寬度 W2:寬度

以下將配合所圖式式詳述本揭露實施例。應注意的為，依據於業界的標準做法，各種部件並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小組件的尺寸，以清楚地表現出本揭露實施例的部件。第1A圖是根據本揭露的一些實施例，顯示IC裝置的一部分的示意性剖面側視圖。第1B圖是IC裝置在源極/汲極區磊晶生長階段的視圖。第2A圖至第12圖是根據本揭露的不同態樣的處於不同製造階段的IC裝置的不同實施例的視圖。第13圖至第18圖是根據本揭露的不同態樣的處於不同製造階段的IC裝置的不同實施例的視圖。第19圖至第21B圖是根據本揭露的不同態樣的處於不同製造階段的IC裝置的不同實施例的視圖。第22圖及第23圖是根據不同實施例的IC裝置的示意性剖面側視圖。第24圖是根據不同實施例的IC裝置的閘極結構的示意性剖面側視圖。第25圖至第27圖是根據不同實施例的IC裝置的形成方法的流程圖。

110:基板 110A:矽層 22:奈米結構 22A:通道 22B:通道 24:奈米結構 32:鰭片 41:閘極間隔件 41A:間隔層 41B:間隔層 41B1:下部 41B2:過渡部 41B3:上部 43:虛設閘極介電質 45:虛設閘極層 47A:第一遮罩層 47B:第二遮罩層 74:內間隔件 82:源極/汲極區

Claims

一種半導體裝置，包括：多個半導體通道的一堆疊物；一閘極結構，包繞(wrapping around)該些半導體通道；一源極/汲極區，鄰接(abutting)該些半導體通道；一源極/汲極接觸件，位在該源極/汲極區上；以及一閘極間隔件，位在該源極/汲極接觸件與該閘極結構之間，且該閘極間隔件包括：一第一間隔層，接觸該閘極結構；及一第二間隔層，位在該第一間隔層與該源極/汲極接觸件之間，其中該第二間隔層具有在該堆疊物上的一第一部分及在該第一部分上的一第二部分，且該第二部分比該第一部分更薄，且該第二部分與該第一部分的高度比在約0.5至約0.95之間。
如請求項1所述之半導體裝置，更包括：一蝕刻停止層，位在該源極/汲極接觸件與該閘極間隔件之間。
如請求項2所述之半導體裝置，其中：該第二間隔層終止於(terminates)部分沿著(partially along)該第一間隔層的一側壁的一水平處；以及該蝕刻停止層直接接觸在該水平之上的該第一間隔層。
如請求項1所述之半導體裝置，其中該第二間隔層更包括：一過渡部(transition portion)，位在該第一部分與該第二部分之間，其中該過渡部的寬度朝向該第一部分逐漸增加。
如請求項1至4中任一項所述之半導體裝置，其中該源極/汲極接觸件包括：一下部，鄰近於該第二間隔層的該第一部分；以及一上部，鄰近於該第二間隔層的該第二部分，其中該上部的寬度超過該下部的寬度。
一種半導體裝置的形成方法，包括：在一基板之上的多個奈米結構的一堆疊物上方形成一犧牲閘極結構；在該犧牲閘極結構的一側壁上形成一閘極間隔件；藉由使該堆疊物凹蝕來形成一源極/汲極開口；在該堆疊物中形成多個內間隔凹槽；在該閘極間隔件上及該些內間隔凹槽中形成一內間隔層；修整(trimming)該內間隔層的一第一上部；藉由修整該閘極間隔件的一第二上部，並移除該內間隔層在該些內間隔凹槽外的多餘部分，來增加該源極/汲極開口的寬度；以及在增加寬度之後，在該源極/汲極開口中形成一源極/汲極區。
如請求項6所述之半導體裝置的形成方法，其中形成該閘極間隔件的步驟包括：在該犧牲閘極結構的該側壁上形成一第一間隔層；以及在該第一間隔層上形成一第二間隔層，其中修整該第二上部的步驟包括減薄(thinning)該第二間隔層。
如請求項7所述之半導體裝置的形成方法，更包括：在該內間隔層上形成一遮罩層至高於該堆疊物的最上面的奈米結構的上表面的水平。
如請求項6所述之半導體裝置的形成方法，更包括：在該源極/汲極區上形成一源極/汲極接觸件，其中該源極/汲極接觸件具有位在該源極/汲極區上的一第一部分及位在該第一部分上的一第二部分，其中該第二部分鄰近於該閘極間隔件的該第二上部，且該第二部分的寬度大於該第一部分的寬度。
一種半導體裝置的形成方法，包括：在一基板之上的多個奈米結構的一堆疊物上方形成一犧牲閘極結構；在該犧牲閘極結構的一側壁上形成一閘極間隔件；在形成該閘極間隔件之後，藉由使該堆疊物凹蝕來形成一源極/汲極開口；藉由修整該閘極間隔件的一上部來增加該源極/汲極開口的寬度，其中該閘極間隔件的該上部與該閘極間隔件的一下部的高度比在約0.5至約0.95之間；以及在增加寬度之後，在該源極/汲極開口中形成一源極/汲極區。
如請求項10所述之半導體裝置的形成方法，更包括：在該堆疊物中形成多個內間隔凹槽。
如請求項11所述之半導體裝置的形成方法，其中形成該些內間隔凹槽的步驟是在增加該源極/汲極開口的寬度的步驟之後。
如請求項11所述之半導體裝置的形成方法，更包括：在該源極/汲極開口中形成一遮罩層，其中該遮罩層填充該些內間隔凹槽，其中，修整該上部的步驟包括修整該閘極間隔件由該遮罩層所暴露的部分。
如請求項13所述之半導體裝置的形成方法，其中形成該閘極間隔件的步驟包括：在該犧牲閘極結構上形成一第一間隔層；以及在該第一間隔層上形成一第二間隔層，其中，修整該上部的步驟包括減少該第二間隔層在一水平之上的寬度，其中該水平位在該堆疊物的最上面的奈米結構之上。
如請求項10所述之半導體裝置的形成方法，更包括：在形成該源極/汲極區之後，以一主動閘極結構取代該犧牲閘極結構；在該閘極間隔件上形成一蝕刻停止層；以及在該源極/汲極區及該蝕刻停止層上形成源極/汲極接觸件。