TWI910421B - 半導體結構及其製造方法 - Google Patents

Abstract

本揭露提供半導體結構及製程。本揭露的半導體結構包括沿著第一方向縱向延伸的第一基底部分以及第二基底部分；設置於第一基底部分上方的第一源極/汲極特徵；設置於第二基底部分上方的第二源極/汲極特徵；沿著垂直於第一方向之第二方向夾設於第一源極/汲極特徵與第二源極/汲極特徵之間的中央介電鰭片；以及設置於第一源極/汲極特徵、第二源極/汲極特徵以及中央介電鰭片上方的源極/汲極接點。源極/汲極接點的一部分，沿著第二方向在第一源極/汲極特徵與第二源極/汲極特徵之間延伸。

Description

半導體結構及其製造方法

本揭露係有關於一種半導體結構，特別係有關於一種共同接點連接兩個源極/汲極特徵的半導體結構。

半導體積體電路(integrated circuit, IC)工業已經歷了指數性的成長。技術在IC材料以及設計上的進步已經產生了好幾世代的IC，其中每一世代相較於先前世代都具有更小且更複雜的電路。在IC的進化過程中，功能密度(即：每單位晶片面積之互連裝置的數量)通常會增加，同時幾何尺寸(即：使用製造製程所能創建之最小組件(或線段))則會降低。這種微縮(scaling down)通常藉由增加生產效率以及減少相關成本的方式來提供益處。此種微縮亦增加了處理以及製造IC的複雜性。

舉例來說，隨著積體電路(IC)技術朝向更小的技術節點邁進，多重閘極金屬氧化物半導體場效電晶體(多重閘極MOSFET，或稱多重閘極裝置)已被導入，以藉由增加閘極通道耦合(gate-channel coupling)、降低截止狀態(off-state)電流以及降低短通道效應(short-channel effects, SCE)的方式改善閘極控制。多重閘極裝置通常是指一個裝置所具有的閘極結構或是閘極結構的一部分，被設置在通道區域之多於一個的側面上。鰭式場效電晶體(FinFET)以及多橋通道()電晶體即為多重閘極裝置的範例，在於高性能及低漏電應用方面，它們已成為廣受歡迎且備受期待的候選者。FinFET具有被閘極在多於一個的側面上包裹之上升的通道(例如：閘極包裹自基板延伸之半導體材料「鰭片」的頂部及側壁)。MBC電晶體所具有的閘極可以延伸並部分地或完全地環繞通道區域，以在二或多個側面上提供對通道區域的存取。由於其閘極結構圍繞通道區域，因此MBC電晶體亦可被稱為環繞閘極電晶體(SGT)或是閘極全環(gate-all-around, GAA)電晶體。多重閘極裝置可包括FinFET以及MBC電晶體的變化。

本揭露實施例提供一種半導體結構。上述半導體結構包括沿著第一方向縱向延伸的第一基底部分以及第二基底部分；設置於第一基底部分上方的第一源極/汲極特徵；設置於第二基底部分上方的第二源極/汲極特徵；沿著垂直於第一方向之第二方向夾設於第一源極/汲極特徵與第二源極/汲極特徵之間的中央介電鰭片；以及設置於第一源極/汲極特徵、第二源極/汲極特徵以及中央介電鰭片上方的源極/汲極接點。源極/汲極接點的一部分，沿著第二方向在第一源極/汲極特徵與第二源極/汲極特徵之間延伸。

本揭露實施例提供一種半導體結構。上述半導體結構包括沿著第一方向縱向延伸的第一平臺以及第二平臺，第一平臺包括第一通道區域以及第一源極/汲極區域，第二平臺包括第二通道區域以及第二源極/汲極區域；設置於第一通道區域上方的第一奈米結構堆疊；設置於第二通道區域上方的第二奈米結構堆疊；與第一奈米結構堆疊接觸，並且設置於第一源極/汲極區域上方的第一源極/汲極特徵；與第二奈米結構堆疊接觸，並且設置於第二源極/汲極區域上方的第二源極/汲極特徵；中央介電鰭片，包括沿著第二方向介於第一通道區域與第二通道區域之間的第一部分，以及介於第一源極/汲極特徵與第二源極/汲極特徵之間的第二部分，其中第二方向垂直於第一方向；以及設置於第一源極/汲極特徵、第二源極/汲極特徵以及中央介電鰭片之第二部分上方的源極/汲極接點。源極/汲極接點的一部分沿著第二方向在第一源極/汲極特徵與第二源極/汲極特徵之間延伸。

本揭露實施例提供一種半導體結構的製造方法。上述半導體結構的製造方法包括在基板上形成堆疊，堆疊包括被複數犧牲層插入其間的複數通道層；圖案化堆疊以及基板的一部分，以形成第一鰭狀結構以及第二鰭狀結構；在第一鰭狀結構與第二鰭狀結構之間形成中央介電鰭片；在第一鰭狀結構的第一通道區域、第二鰭狀結構的第二通道區域以及中央介電鰭片的第一部分上方，形成虛擬閘極堆疊；掘入第一鰭狀結構以及第二鰭狀結構的複數源極/汲極區域，以在第一鰭狀結構上方形成第一凹槽並且在第二鰭狀結構上方形成第二凹槽；在第一凹槽上方形成第一源極/汲極特徵；在第二凹槽上方形成第二源極/汲極特徵；在第一通道區域以及第二通道區域中選擇性地移除複數犧牲層，以在第一通道區域中形成複數第一奈米結構並且在第二通道區域中形成複數第二奈米結構；形成第一閘極結構以包裹環繞複數第一奈米結構中的每一者，並且形成第二閘極結構以包裹環繞複數第二奈米結構中的每一者；以及在第一源極/汲極特徵、第二源極/汲極特徵以及中央介電鰭片上方形成源極/汲極接點。源極/汲極接點的一部分在第一源極/汲極特徵與第二源極/汲極特徵之間延伸。

以下之揭露提供許多不同實施例或範例，用以實施本揭露之不同特徵。本揭露之各部件及排列方式，其特定範例敘述於下以簡化說明。理所當然的，這些範例並非用以限制本揭露。舉例來說，若敘述中有著第一特徵成形於第二特徵之上或上方，其可能包含第一特徵與第二特徵以直接接觸成形之實施例，亦可能包含有附加特徵形成於第一特徵與第二特徵之間，而使第一特徵與第二特徵間並非直接接觸之實施例。此外，本揭露可在多種範例中重複參考數字及/或字母。該重複之目的係為簡化及清晰易懂，且本身並不規定所討論之多種實施例及/或配置間之關係。

進一步來說，本揭露可能會使用空間相對術語，例如「在…下方」、「下方」、「低於」、「在…上方」、「高於」及類似詞彙，以便於敘述圖式中一個元件或特徵與其他元件或特徵間之關係。除了圖式所描繪之方位外，空間相對術語亦欲涵蓋使用中或操作中之裝置其不同方位。設備可能會被轉向不同方位(旋轉90度或其他方位)，而此處所使用之空間相對術語則可相應地進行解讀。

進一步地，當使用「約」、「大約」等用語描述數字的範圍時，該用語的目的在於涵蓋合理範圍中的數字，其中該合理範圍考量了本技術領域具通常知識者所能理解之於製造期間固有地產生的變化。舉例來說，基於與製造一特徵有關的已知製造公差且該特徵具有與一數字相關的特性，數字的數值或範圍涵蓋包含所述數字的合理範圍，例如所述數字的+/-10%內。舉例來說，一材料層所具有「約5奈米(nm)」的厚度，可涵蓋的尺寸範圍為自4.25nm至5.75nm，其中為本技術領域具通常知識者已知之與沉積該材料層有關的製造公差為+/-15%。再進一步來說，本揭露在各種範例中可重複參考數字及/或字母。這種重複的目的在於簡化及明確，其本身並不規定所討論的各種實施例及/或配置之間的關係。

為了改善驅動電流(drive current)以滿足設計需求，MBC電晶體可以包括薄且寬的奈米尺度通道構件或是奈米結構。此等MBC電晶體亦可被稱為奈米片電晶體。儘管奈米片電晶體能夠提供令人滿意的驅動電流及通道控制，但其較寬的奈米片通道構件可能會對降低單元尺寸造成挑戰。MBC電晶體的變化，例如魚骨(fish-bone)結構或叉片(forksheet)結構已被提出以降低單元尺寸。在魚骨結構或是叉片結構中，相鄰之通道構件的堆疊可被介電質牆(或是介電鰭片)所分隔。介電質牆所具有的高度，通常會實質上等於或大於最頂部通道構件的高度或是源極/汲極特徵的高度。介電質牆以及介電質牆上的介電特徵，可被用於隔離相鄰的源極/汲極接點(contact)。

本揭露提供一種半導體結構，其中當源極/汲極特徵將被電性連接時，跨越叉片電晶體之介電質牆上方的源極/汲極接點在兩個源極/汲極特徵之間向下延伸。在兩個源極/汲極特徵將透過設計而被連接的一些實施例中，分隔兩個源極/汲極特徵的介電質牆被掘入(recess)，以具有低於兩個源極/汲極特徵的頂部表面。源極/汲極接點接著被形成在兩個源極/汲極特徵上方。介於兩個源極/汲極特徵間之被掘入的介電質牆，允許源極/汲極接點覆蓋(wrap)在兩個源極/汲極特徵的側壁上方，進而增加接觸面積並降低接觸電阻。

現在將參照圖式更加詳細地描述本揭露的多種態樣。第1圖顯示了形成半導體裝置之方法100的流程圖。方法100僅僅是一個範例，且並非旨於將本揭露限制為方法100中所明確說明的內容。附加的操作可被提供於方法100之前、之中或是之後，且對於方法的附加實施例，所述的一些操作可被取代、替換或是消除。出於使說明減化的理由，並非所有的操作都在本文中詳細地描述。方法100在下文中結合第2圖至第19圖進行描述，第2圖至第19圖根據方法100的實施例，顯示了處於不同製造階段之工作件200的局部截面圖。因為半導體裝置或是半導體結構將會形成自工作件200，因此根據文義需求，工作件200可被稱為半導體裝置200或是半導體結構200。第2圖至第19圖中的X方向、Y方向與Z方向相互垂直，並且以一致的方式使用。此外，縱觀本揭露，相似的參考符號用於標記相似的特徵。

參照第1圖及第2圖，方法100包括方塊102，在方塊102中，接收工作件200。如第2圖所示，工作件200包括基板202以及設置於基板202上的堆疊204。在一實施例中，基板202可為矽(Si)基板。在一些其他實施例中，基板202可包括其他半導體材料，例如鍺(Ge)、矽鍺(SiGe)或是III-V族半導體材料。範例性的III-V族半導體材料可包括砷化鎵(GaAs)、磷化銦(InP)、磷化鎵(GaP)、氮化鎵(GaN)、磷砷化鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、磷化鎵銦(GaInP)以及砷化銦鎵(InGaAs)。基板202可包括複數n型井區以及複數p型井區。p型井區可被摻雜以p型摻雜物(即：硼(B))。n型井區可被摻雜以n型摻雜物(即：磷(P)或砷(As)。

在第2圖所呈現的一些實施例中，堆疊204可包括被複數犧牲層206所插入其間(interleave)的複數通道層208。於所繪實施例中，複數犧牲層206包括設置在基板202上的犧牲層206及最頂部的頂部犧牲層206T。可以使用磊晶製程將堆疊204中的薄層沉積在基板202上方。範例性的磊晶製程可包括氣相磊晶(VPE)、超高真空化學氣相沉積(UHV-CVD)、分子束磊晶(MBE)及/或其他合適的製程。通道層208與犧牲層206(包括頂部犧牲層206T)可以具有不同的半導體成分。在一些實施例中，通道層208由矽(Si)所形成，而犧牲層206由矽鍺(SiGe)所形成。犧牲層206中額外的鍺(Ge)含量允許在不會對通道層208造成實質傷害的情況下，選擇性地移除或掘入犧牲層206。犧牲層206與通道層208被交替地設置，使得犧牲層206插入通道層208之間。第2圖顯示了交替地且垂直地設置的四(4)層犧牲層206(頂部犧牲層206T)以及三(3)層通道層208，這僅僅是為了說明之目的，且並非旨於限制超出申請專利範圍中所具體記載的內容。薄層的數量取決於半導體裝置200所需之通道構件(通道層208)的數量。在一些實施例中，通道層208的數量介於1與6之間。如同犧牲層206，頂部犧牲層206T可由矽鍺(SiGe)形成。在一些實施例中，犧牲層206與頂部犧牲層206T的成分實質上(substantially)相同。頂部犧牲層206T可以厚於其他犧牲層206，並且用於在製造製程期間保護堆疊204免受傷害。在一些實施例中，頂部犧牲層206T的厚度可介於約20奈米(nm)與約40nm之間，而犧牲層206的厚度可介於約4nm與約15nm之間。

參照第1圖及第3圖，方法100包括方塊104，在方塊104中，堆疊204與基板202被圖案化，以形成被中央溝槽211C以及分隔溝槽211所分隔的鰭狀結構212。為了圖案化堆疊204與基板202，鰭片頂部硬遮罩層210被沉積在頂部犧牲層206T上方。鰭片頂部硬遮罩層210接著被圖案化以作為蝕刻遮罩，用於圖案化堆疊204與一部分的基板202。在一些實施例中，鰭片頂部硬遮罩層210的沉積，可使用CVD、電漿增強型CVD(PECVD)、原子層沉積(ALD)、電漿增強型ALD(PEALD)或是合適的沉積方法來進行。鰭片頂部硬遮罩層210可為單層或是多層。當鰭片頂部硬遮罩層210為多層時，鰭片頂部硬遮罩層210可包括襯墊氧化物層以及襯墊氮化物層。在替代性實施例中，鰭片頂部硬遮罩層210為單層，並且由矽(Si)形成。鰭狀結構212可以使用合適的製程進行圖案化，包括雙重圖案化或是多重圖案化製程。一般而言，雙重圖案化或是多重圖案化製程結合了微影與自我對準(self-aligned)製程，允許所創建的圖案具有較小的間距，例如小於另外使用單一、直接之微影製程所能獲得的間距。舉例來說，在一個實施例中，材料層被形成在基板上方，並且使用微影製程將之圖案化。使用自我對準製程沿著圖案化之材料層的側面形成間隔物。材料層接著被移除，並且剩餘的間隔物(或稱心軸(mandrel))可接著被用於圖案化鰭片頂部硬遮罩層210，且隨後，圖案化的鰭片頂部硬遮罩層210可被用作蝕刻遮罩，用於蝕刻堆疊204與基板202以形成鰭狀結構212。蝕刻製程可包括乾式蝕刻、濕式蝕刻、反應式離子蝕刻(RIE)及/或其他合適的製程。

如第3圖所示，每個鰭狀結構212包括形成自基板202之一部分的基底部分212B，以及形成自堆疊204的頂部部分 212T。基底部分212B亦可被稱為平臺(mesa)212B。頂部部分 212T被設置於基底部分212B上方。鰭狀結構212沿著Y方向縱向延伸，並自基板202沿著Z方向垂直地延伸。沿著X方向，第3圖中的兩個鰭狀結構212藉由中央溝槽211C彼此分隔，同時它們藉由分隔溝槽211與相鄰的其他鰭狀結構分隔。沿著X方向，分隔溝槽211的寬度可以大於中央溝槽211C的寬度。在一些實施例中，中央溝槽211C的寬度介於約5nm與約50nm之間。在一些實施例中，分隔溝槽211被設置於n型井區與p型井區的接面(junction)上方，且因此可被稱為接面溝槽211。

參照第1圖及第4圖，方法100包括方塊106，在方塊106中，隔離特徵214被形成在中央溝槽211C及分隔溝槽211中。隔離特徵214可被稱為淺溝槽隔離(STI)特徵214。在形成這些隔離特徵214的範例性製程中，介電材料被沉積在工作件200上方，以介電材料填充中央溝槽211C以及分隔溝槽211。在一些實施例中，介電材料可為正矽酸乙酯(TEOS)氧化物、未摻雜之矽酸鹽玻璃或是摻雜之氧化矽，例如硼磷矽酸鹽玻璃(BPSG)、熔融石英玻璃(FSG)、磷矽酸鹽玻璃(PSG)、硼摻雜之矽玻璃(BSG)及/或其他合適的介電材料。在多種範例中，於方塊106，介電材料可藉由流動式CVD(FCVD)、自旋塗佈(spin-on coating)及/或其他合適的製程來進行沉積。接著，所沉積的介電材料被薄化以及平坦化，例如藉由化學機械研磨(chemical mechanical polishing, CMP)製程薄化以及平坦化，直到曝露頂部犧牲層206T。在平坦化之後，所沉積的電介質材料被回蝕刻(etch back)直到鰭狀結構212的頂部部分212T舉升到高於隔離特徵214。在一些實施例中，基底部分212B的一部分亦可舉升到高於隔離特徵214。此時，基底部分212B或其大部分，被隔離特徵214所圍繞。隔離特徵214減少了中央溝槽211C以及分隔溝槽211的深度。

參照第1圖及第5圖，方法100包括方塊108，在方塊108中，形成中央介電鰭片220。為了形成中央介電鰭片220，第一薄層216與第二薄層218被順應性地(conformally)沉積在工作件200上方，包括在中央溝槽211C以及分隔溝槽211中。可以使用CVD、ALD或合適的方法順應性地沉積第一薄層216。第一薄層216襯墊在中央溝槽211C以及分隔溝槽211的側壁與底部表面。接著，使用CVD、高密度電漿CVD(HDPCVD)及/或其他合適的製程，將第二薄層218順應性地沉積在第一薄層216上方。在一些實施例中，第一薄層216及第二薄層218兩者包括氮基(nitride-based)介電材料，以確保中央介電鰭片220能夠承受各種蝕刻操作。在一些實施例中，第一薄層216及第二薄層218可包括氮化矽、碳氮化矽、碳氮氧化矽、氮化鋁、氮氧化鋁、氮化鋯、氮氧化矽或是合適的介電材料。第一薄層216的成分可以不同於第二薄層218的成分。在一個實施例中，第一薄層216包括碳氮氧化矽，而第二薄層218包括碳氮化矽。在並未明確顯示於第5圖的一些替代性實施例中，中央介電鰭片220為單一薄層，由氮基介電材料所形成，例如氮化矽、碳氮化矽、碳氮氧化矽、氮化鋁、氮氧化鋁、氮化鋯、氮氧化矽或是合適的介電材料。

在第一薄層216及第二薄層218的順應性沉積之後，所沉積的第一薄層216及第二薄層218被回蝕以曝露頂部犧牲層 206T。由於負載效應(loading effect)，在較寬且較容易接近之分隔溝槽211中，所沉積的第一薄層216及第二薄層218藉由回蝕刻製程被移除，而在較窄且較密之中央溝槽211C中，所沉積的第一薄層216及第二薄層218則保留下來，成為中央介電鰭片220。在一些實施例中，第一薄層216及第二薄層218可在乾式蝕刻製程中回蝕刻，此乾式蝕刻製程使用氧氣、氮氣、含氟氣體(例如：CF ₄、SF ₆、CH ₂F ₂、CHF ₃及/或C ₂F ₆)、含氯氣體(例如：Cl ₂、CHCl ₃、CCl ₄及/或BCl ₃)、含溴氣體(例如：HBr及/或CHBr ₃)、含碘氣體、其他合適的氣體及/或電漿、及/或其組合。在一些實施方式中，回蝕刻可包括指向第二薄層218的第一階段以及指向第一薄層216的第二階段。如第5圖所示，在回蝕刻結束時，隔離特徵214曝露於分隔溝槽211中。

參照第1圖及第6圖，方法100包括方塊110，在方塊110中，自鰭狀結構212移除頂部犧牲層206T。在方塊110中，工作件200被蝕刻以選擇性地移除頂部犧牲層206T以曝露最頂部的通道層208，同時實質上不傷害中央介電鰭片220。因為頂部犧牲層206T由矽鍺(SiGe)所形成，因此方塊110中的蝕刻製程可以對矽鍺(SiGe)具有選擇性。在一些實施例中，頂部犧牲層206T的蝕刻可以使用選擇性濕式蝕刻製程，包括氫氧化銨(NH ₄OH)、氟化氫(HF)、過氧化氫(H ₂O ₂)或其組合。如第6圖所示，在移除頂部犧牲層206T之後，中央介電鰭片220舉升到高於最頂部的通道層208。

參照第1圖、第7圖及第8圖，方法100包括方塊112，在方塊112中，虛擬(dummy)閘極堆疊240被形成於鰭狀結構212的通道區域上方。在一些實施例中，採用了閘極替換製程(或稱閘極後製(gate-last)製程)，在閘極替換製程中，虛擬閘極堆疊240作為功能性閘極結構的佔位符(placeholder)。其他製程及配置也是可以接受的。如第7圖所示，虛擬閘極堆疊240包括虛擬介電層236，以及設置於虛擬介電層236上方的虛擬電極238。出於圖案化之目的，閘極頂部硬遮罩246被沉積在虛擬閘極堆疊240上方。閘極頂部硬遮罩246可為多層，並且包括氮化矽遮罩層242以及氮化矽遮罩層242上方的氧化矽遮罩層244。鰭狀結構212之位於虛擬閘極堆疊240下方的區域，可被稱為通道區域。鰭狀結構212的每個通道區域，被夾設於用於形成源極/汲極的兩個源極/汲極區域之間。在範例性製程中，虛擬介電層236藉由CVD被毯覆地(blanketly)沉積在工作件200上。接著，用於虛擬電極238的半導體層被毯覆地沉積在虛擬介電層236上方。然後，使用微影製程圖案化虛擬電極238以及用於虛擬電極238的半導體層，以形成虛擬閘極堆疊240。在一些實施例中，虛擬介電層236可包括氧化矽，而虛擬電極238可包括多晶矽(polysilicon)。

現在參照第8圖。於方塊112，至少一個閘極間隔物248被沿著虛擬閘極堆疊240的側壁形成。用於這至少一個閘極間隔物248的介電材料可以經過選擇，以允許虛擬閘極堆疊240的選擇性移除。合適的介電材料可包括氮化矽、碳氮氧化矽、碳氮化矽、碳氧化矽、碳化矽、氮氧化矽及/或其組合。在範例性製程中，可使用CVD、次常壓CVD(SACVD)或是ALD將至少一個閘極間隔物248順應性地沉積在工作件200上方。如第8圖所示，至少一個閘極間隔物248不僅是被沿著虛擬閘極堆疊240的側壁沉積(以虛線表示，因為它在這個平面外)，而且還被沉積在隔離特徵214、鰭狀結構212以及中央介電鰭片220的頂部表面和側壁上。每個鰭狀結構212具有與中央介電鰭220接觸的側壁。

參照第1圖、第9圖及第10圖，方法100包括方塊114，在方塊114中，鰭狀結構212的源極/汲極區域被掘入，以形成源極/汲極凹槽250。以虛擬閘極堆疊240以及至少一個閘極間隔物248作為蝕刻遮罩，對工作件200進行非等向性蝕刻，以在鰭狀結構212的源極/汲極區域上方形成源極/汲極凹槽250(或稱源極/汲極溝槽250)。在如第9圖所示的一些實施例中，方塊120中的操作可以完全地移除源極/汲極區域中的犧牲層206與通道層208。第9圖以虛線顯示了虛擬閘極堆疊240下方的犧牲層206及通道層208，因為它們在所示的平面之外。方塊120中的非等向性蝕刻可包括乾式蝕刻。舉例來說，乾式蝕刻可以施用氫氣(H ₂)、含氟氣體(例如：CF ₄、SF ₆、CH ₂F ₂、CHF ₃及/或C ₂F ₆)、含氯氣體(例如：Cl ₂、CHCl ₃、CCl ₄及/或BCl ₃)、含溴氣體(例如：HBr及/或CHBr ₃)、含碘氣體、其他合適的氣體及/或電漿、及/或其組合。虛擬閘極堆疊240下方之通道層208及犧牲層206的側壁，曝露於源極/汲極凹槽250中。在方塊114中，沉積於隔離特徵214、鰭狀結構212以及中央介電鰭片220之頂部表面和側壁上方的至少一個閘極間隔物248，同樣被回蝕刻。在第9圖所示的一些實施例中，至少一個閘極間隔物248之沿著鰭狀結構212的側壁設置的部分，可以保留以形成側壁間隔物2480。對於每個鰭狀結構212，至少其下方部分被沿著X方向設置於側壁間隔物2480與中央介電鰭片220之間。側壁間隔物2480可用於控制源極/汲極特徵的磊晶生長。

第10圖顯示了工作件200沿著第9圖之線段A-A’的局部截面圖。線段A-A’穿過其中一個鰭狀結構212。如第9圖所示，虛擬閘極堆疊240沿著X方向縱向延伸，且被設置在鰭狀結構212的通道區域212C上方。通道區域212C夾設於鰭狀結構212的兩個源極/汲極區域212SD之間。源極/汲極溝槽250被設置在源極/汲極區212SD正上方，且曝露通道層208及犧牲層206的側壁。在第9圖及第10圖所示的一些實施例中，源極/汲極溝槽250至少部分地延伸至基底部分212B之中，以形成圓弧的底部表面。

參照第1圖及第11圖，方法100包括方塊116，在方塊116中，形成內部間隔物252。參照第11圖，於方塊116中，曝露於源極/汲極溝槽250中的犧牲層206首先被選擇性地且部分地掘入以形成內間隔物凹槽，並且曝露的通道層208實質上未被蝕刻。在通道層208基本上由矽(Si)所組成並且犧牲層206基本上由矽鍺(SiGe)所組成的實施例中，犧牲層206之選擇性且部分地掘入可以包括SiGe氧化製程，緊接著是SiGe氧化物移除。在那些實施例中，SiGe氧化製程可包括使用臭氧。在一些其他實施例中，選擇性掘入可包括選擇性的等向性蝕刻製程(例如：選擇性乾式蝕刻製程或選擇性濕式蝕刻製程)，並且犧牲層206在製程中的掘入程度由蝕刻製程的持續時間控制。選擇性乾式蝕刻製程可包括使用一或多種的氟基蝕刻劑，例如氟氣或氫氟碳化物(hydrofluorocarbons)。選擇性濕式蝕刻製程可包括氫氧化銨(NH ₄OH)、氟化氫(HF)、過氧化氫(H ₂O ₂)或其組合(例如：包括氫氧化氨-過氧化氫-水混合物的APM蝕刻)。在形成內部間隔物凹槽之後，接著使用CVD或ALD在工作件200上方順應性地沉積內部間隔物材料層，包括在內部間隔物凹槽上方和內部。內部間隔物材料可包括氮化矽、碳氮氧化矽、碳氮化矽、氧化矽、碳氧化矽、碳化矽或氮氧化矽。在沉積內部間隔物材料層之後，內部間隔物材料層被回蝕刻以形成內部間隔物特徵252，如第11圖所示。

參照第1圖、第12圖及第13圖，方法100包括方塊118，在方塊118中，形成第一源極/汲極特徵256與第二源極/汲極特徵257。第一源極/汲極特徵256與第二源極/汲極特徵257被選擇性地且磊晶地沉積在源極/汲極溝槽250中之通道層208及基板202的曝露半導體表面上。第一源極/汲極特徵256與第二源極/汲極特徵257的沉積可以使用磊晶製程，例如氣相磊晶(VPE)、超高真空CVD (UHV-CVD)、分子束磊晶(MBE)及/或其他合適的製程。根據半導體裝置200的設計，與中央介電鰭片220接觸的第一源極/汲極特徵256與第二源極/汲極特徵257可以具有不同的導電性型式。在需要互補式金屬氧化物半導體場效電晶體(CMOSFET)的一些實施例中，第一源極/汲極特徵256與第二源極/汲極特徵257其中的一者為n型，並且可以包括摻雜以n型摻雜物(例如：磷(P)或砷(As))的矽(Si)，而另一者為p型，並且可以包括摻雜以p型摻雜物(例如：硼(B)或鎵(Ga))的矽鍺(SiGe)。第一源極/汲極特徵256與第二源極/汲極特徵257的摻雜，可以在它們沉積的時候原位(in situ)執行，或是使用佈植製程異地(ex situ)執行，例如使用接面佈植(junction implant)製程。在一個實施例中，第一源極/汲極特徵256為p型，而第二源極/汲極特徵257為n型。在另一個實施例中，第一源極/汲極特徵256與第二源極/汲極特徵257兩者均為n型。在需要n型MOSFET(NMOSFET)的一些其他實施例中，第一源極/汲極特徵256與第二源極/汲極特徵257兩者均為n型。在需要p型MOSFET (PMOSFET)的一些其他實施例中，第一源極/汲極特徵256與第二源極/汲極特徵257兩者均為p型。

在第12圖所示的一些實施例中，磊晶沉積的第一源極/汲極特徵256與第二源極/汲極特徵257包括端面(faceted)結構。因為中央介電鰭片220定義了第一源極/汲極特徵256與第二源極/汲極特徵257的邊界，因此第一源極/汲極特徵256與第二源極/汲極特徵257可以僅僅是從中央介電鰭片220的側壁向外磊晶生長。同時，側壁間隔物2480限制了第一源極/汲極特徵256與第二源極/汲極特徵257之下方部分的側向生長。如此一來，第一源極/汲極特徵256的上方部分可以從中央介電鰭片220向外延伸，以突出於(overhang)相鄰第一源極/汲極特徵256的側壁間隔物2480。相似地，第二源極/汲極特徵257的上方部分可以從中央介電鰭片220向外延伸，以突出於相鄰第二源極/汲極特徵257的側壁間隔物2480。第13圖顯示了工作件200沿著第12圖之線段A-A’的局部截面圖。沿著Y方向，兩個第二源極/汲極特徵257包夾通道區域212C中的犧牲層206與通道層208。

再參照第1圖及第14圖，方法100包括方塊120，在方塊120中，沉積接觸蝕刻停止層(CESL)258以及層間介電(ILD)層260。在一些實施例中，接觸蝕刻停止層258首先被順應性地沉積在工作件200上方，接著ILD層260被毯覆地沉積在接觸蝕刻停止層258上方。接觸蝕刻停止層258可以包括氮化矽、氮氧化矽及/或本技術領域已知的其他材料。接觸蝕刻停止層258的沉積，可以使用ALD、電漿增強型化學氣相沉積(PECVD)製程、及/或其他合適的沉積或氧化製程來進行。在一些實施例中，ILD層260可包括的材料例如正矽酸乙酯(TEOS)氧化物、未摻雜之矽酸鹽玻璃或是摻雜之氧化矽，例如硼磷矽酸鹽玻璃(BPSG)、熔融石英玻璃(FSG)、磷矽酸鹽玻璃(PSG)、硼摻雜之矽玻璃(BSG)及/或其他合適的介電材料。ILD層260的沉積可藉由自旋塗佈、FCVD製程或是其他合適的沉積技術來進行。在一些實施例中，於形成ILD層260之後，可對對工作件200進行退火以提高ILD層260的完整性(integrity)。為了移除多餘的材料並曝露虛擬閘極堆疊240之虛擬電極238的頂部表面，可對工作件200執行平坦化製程(例如：化學機械研磨(CMP)製程)以提供平坦的頂部表面。通道區域212C上方之虛擬電極238的頂部表面(第14圖的平面之外)，曝露於平坦的頂部表面上。

參照第1圖及第15圖，方法100包括方塊122，在方塊122中，通道區域中的通道層208被釋放(release)以作為通道構件2080。在方塊122中，於方塊120結束時曝露的虛擬閘極堆疊240，藉由選擇性蝕刻製程自工作件200移除。選擇性蝕刻製程可為選擇性濕式蝕刻製程、選擇性乾式蝕刻製程或其組合。於所繪實施例中，選擇性蝕刻製程選擇性地移除虛擬介電層236以及虛擬電極238，同時實質上並未移除至少一個閘極間隔物248。在移除虛擬閘極堆疊240之後，通道層208及犧牲層206在通道區域中曝露出來。曝露的犧牲層206可被選擇性地移除，以釋放通道層208作為通道構件2080。如第15圖所示，當沿著Y方向觀察時，通道構件2080具有源自中央介電鰭片220之懸臂樑(cantilever beam)的外觀。在通道構件2080類似於片或奈米片的所繪實施例中，通道構件釋放製程亦可被稱為片形成製程。在它們被釋放之後，通道構件2080與中央介電鰭片220接觸。通道構件2080沿著Z方向垂直地堆疊。犧牲層206的選擇性移除，可藉由選擇性乾式蝕刻、選擇性濕式蝕刻或是其他選擇性蝕刻製程來實施。在一些實施例中，選擇性濕式蝕刻包括氫氧化銨(NH ₄OH)、氟化氫(HF)、過氧化氫(H ₂O ₂)或其組合(例如：包括氫氧化氨-過氧化氫-水混合物的APM蝕刻)。在一些替代性實施例中，選擇性移除包括矽鍺氧化以及緊接在後的矽鍺氧化物移除。舉例來說，可藉由臭氧清潔提供氧化，並接著透過諸如NH ₄OH的蝕刻劑移除矽鍺氧化物。

參照第1圖及第15圖，方法100包括方塊124，在方塊124中，形成閘極結構270以包裹環繞(wrap around)每個通道構件2080。閘極結構270可包括通道構件2080與基底部分212B之表面上的界面層272、界面層272上方的閘極介電層274、以及閘極介電層274上方的閘極電極層276。在一些實施例中，界面層272包括氧化矽，並且可以作為預清潔(pre-clean)製程的結果而被形成。範例性的預清潔製程可包括使用RCA SC-1(氨水、過氧化氫及水)及/或RCA SC-2(鹽酸、過氧化氫及水)。預清潔製程氧化通道構件2080與基底部分212B的曝露表面，以形成界面層272。接著，使用ALD、CVD及/或其他合適的方法，在界面層272、中央介電鰭片220之曝露表面、隔離特徵214之曝露表面上方沉積閘極介電層274。閘極介電層274可包括高k值介電材料。在一個實施例中，閘極介電層274可包括氧化鉿。替代性地，閘極介電層274可包括其他高k值介電材料，例如氧化鈦(TiO ₂)、氧化鉿鋯(HfZrO)、氧化鉭(Ta ₂O ₅)、氧化矽鉿(HfSiO ₄)、氧化鋯(ZrO ₂)、氧化矽鋯(ZrSiO ₂)、氧化鑭(La ₂O ₃)、氧化鋁(Al ₂O ₃)、氧化鋯(ZrO)、氧化釔(Y ₂O ₃)、SrTiO ₃(STO)、BaTiO ₃(BTO)、BaZrO、氧化鉿鑭(HfLaO)、氧化矽鑭(LaSiO)、氧化矽鋁(AlSiO)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、(Ba,Sr)TiO ₃(BST)、氮化矽(SiN)、氮氧化矽(SiON)、其組合或是其他合適的材料。

在形成或沉積界面層272以及閘極介電層274之後，於閘極介電層274上方沉積閘極電極層276。閘極電極層276可為多層結構，包括至少一個功函數層與金屬填充層。舉例來說，至少一個功函數層可包括氮化鈦(TiN)、鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、氮化鉭(TaN)、鉭鋁(TaAl)、氮化鉭鋁(TaAlN) )、碳化鉭鋁(TaAlC)、碳氮化鉭(TaCN)或是碳化鉭(TaC)。金屬填充層可包括鋁(Al)、鎢(W)、鎳(Ni)、鈦(Ti)、釕(Ru)、鈷(Co)、鉑(Pt)、氮化矽鉭(TaSiN)、銅(Cu)、其他耐火金屬(refractory metal)、或是其他合適的金屬材料或其組合。在多種實施例中，閘極電極層276可藉由ALD、物理氣相沉積(PVD)、CVD、電子束蒸鍍(evaporation)或是其他合適的製程形成。儘管並未明確顯示於圖式中，但後續的製程包括形成閘極切割(cut)特徵，以將閘極結構270分割為中央介電鰭片220左側之通道構件2080的堆疊上方的第一閘極結構，以及中央介電鰭片220右側之通道構件2080的堆疊上方的第二閘極結構。第一閘極結構與第二閘極結構彼此電性絕緣。如第15圖所示，閘極結構270包裹環繞每個通道構件2080，並且覆蓋於中央介電鰭片220上方。

參照第1圖及第16圖，方法100包括方塊126，在方塊126中，形成共同源極/汲極接點開口278，以曝露第一源極/汲極特徵256、第二源極/汲極特徵257以及中央介電鰭片220。在希望獲得CMOSFET的所繪實施例中，NMOSFET的n型汲極特徵與PMOSFET的p型汲極特徵短路在一起，而NMOSFET的n型源極特徵與PMOSFET的p型源極特徵彼此電性隔離。第16圖至第18圖描繪了包括第一汲極特徵256D與第二汲極特徵257D之源極/汲極區域212SD的汲極區域212D。第19圖至第20圖描繪了包括第一源極特徵256S與第二源極特徵257S之源極/汲極區域212SD的源極區域212S。在範例性製程中，圖案化蝕刻遮罩被形成在工作件200上方，以曝露第一汲極特徵256D、第二汲極特徵257D以及中央介電鰭片220。在形成圖案化硬遮罩之後，使用圖案化硬遮罩作為蝕刻遮罩來蝕刻汲極區域212D，以形成共同源極/汲極接點開口278。根據本揭露，共同源極/汲極接點開口278的形成可包括至少兩個蝕刻製程。在一個實施例中，至少兩個蝕刻製程包括選擇性較低的乾式蝕刻製程以蝕刻第一汲極特徵256D、第二汲極特徵257D以及中央介電鰭片220，還有選擇性乾式蝕刻製程以進一步掘入中央介電鰭片220。在另一個實施例中，至少兩個蝕刻製程包括選擇性較低的乾式蝕刻製程以蝕刻第一汲極特徵256D、第二汲極特徵257D以及中央介電鰭片220，還有選擇性濕式蝕刻製程以進一步掘入中央介電鰭片220。選擇性較低之乾式蝕刻製程的範例，可包括使用氧氣、氮氣、含氟氣體(例如：CF ₄、SF ₆、CH ₂F ₂、CHF ₃及/或C ₂F ₆)、含氯氣體(例如：Cl ₂、CHCl ₃、CCl ₄及/或BCl ₃)、含溴氣體(例如：HBr及/或CHBr ₃)、含碘氣體、其他合適的氣體及/或電漿、及/或其組合。選擇性乾式蝕刻製程的範例，可包括使用氫氣(H ₂)、氦氣(He)、含氟氣體(例如：CF ₄、SF ₆、CH ₂F ₂、CHF ₃及/或C ₂F ₆)或是碳氫化合物氣體(例如：CH ₄或C ₂H ₆)。選擇性濕式蝕刻製程的範例，可包括使用磷酸(H ₃PO ₄)。如上所述，中央介電鰭片220可包括氮基介電材料。前述之範例性選擇性乾式蝕刻製程與範例性選擇性濕式蝕刻製程，可對氮基介電材料具有選擇性。

作為在方塊126實施至少兩個蝕刻製程的結果，共同源極/汲極接點開口278可包括從第一汲極特徵256D之頂部表面或第二汲極特徵257D之頂部表面量測的第一深度D1，以及自中央介電鰭片220之被掘入的頂部表面量測的第二深度D2，如第16圖所示。在一些實施例中，第一深度D1介於約15nm與約35nm之間，而第二深度D2介於約30nm與約80nm之間。如第16圖所示，共同源極/汲極接點開口278不僅曝露了第一汲極特徵256D與第二汲極特徵257D的頂部表面，還曝露了第一汲極特徵256D與第二汲極特徵257D之側壁的一部分。應注意的是，在方塊126中，僅有汲極區域212D中之中央介電鰭片220的一部分被掘入，而閘極結構270下方之中央介電鰭片220的另一部分(以虛線顯示，位於通道區域212C中)則未被掘入。如此一來，中央介電鰭片220可被認為是具有位於閘極結構270下方的第一部分，以及具有介於第一汲極特徵256D與第二汲極特徵257D之間的第二部分。第一部分並未在方塊126中被掘入，並且具有大於第二部分的高度。如第16圖所示，共同源極/汲極接點開口278曝露了中央介電鰭片220之第一部分的側壁。

參照第1圖、第17圖及第18圖，方法100包括方塊128，在方塊128中，形成共同源極/汲極接點280以電性耦接至第一汲極特徵256D及第二汲極特徵257D。在第17圖所呈現的一個實施例中，共同源極/汲極接點280包括與中央介電鰭片220、接觸蝕刻停止層258和ILD層260接觸的導電層282，以及與第一汲極特徵256D和第二汲極特徵257D接觸的矽化物層284。在第18圖所呈現的另一個實施例中，共同源極/汲極接點280包括與中央介電鰭片220、接觸蝕刻停止層258和ILD層260接觸的阻障(barrier)層288，以及與第一汲極特徵256D和第二汲極特徵257D接觸的矽化物層284。

為了形成第17圖所示的共同源極/汲極接點280，首先藉由PVD或合適的沉積方法將導電層282沉積在工作件200上方，包括共同源極/汲極接點開口278上方。在一些實施例中，導電層282可被稱為金屬前驅物(precursor)層，並且可以包括鈦(Ti)、鈷(Co)或鎳(Ni)或是合適的金屬。在導電層282的沉積之後，對工作件200執行退火製程，使導電層282與源極/汲極特徵(包括第一汲極特徵256D與第二汲極特徵257D)之間發生矽化反應，以形成矽化物層284。如第17圖所示，矽化物層284包裹環繞第一汲極特徵256D的角落，並且包裹環繞第二汲極特徵257D的角落。也就是說，矽化物層284與第一汲極特徵256D和第二汲極特徵257D的頂部表面及側壁接觸。在退火製程之後，金屬填充層286被沉積在矽化物層284及導電層282上方。金屬填充層286可包括鎢(W)、鈷(Co)、銅(Cu)或是釕(Ru)，並且與矽化物層284及導電層282接觸。當從基底部分212B的頂部表面開始測量時，閘極結構270下方之中央介電鰭片220(以虛線顯示，因為它在位於第17圖所示的平面之外)具有第一高度H1，第一汲極特徵256D或第二汲極特徵257D具有第二高度H2，並且共同源極/汲極接點280下方的中央介電鰭片220具有第三高度H3。於所繪實施例中，第一高度H1大於第三高度H3，並且第三高度H3大於第二高度H2。在並未明確顯示於第17圖的一些實施例中，未被轉化為矽化物層284的導電層282，可在沉積金屬填充層286之前被選擇性地移除。在第17圖所呈現的實施例中，金屬填充層286藉由導電層282與閘極結構270以及閘極結構270下方的中央介電鰭片220間隔開來。

為了形成第18圖所示的共同源極/汲極接點280，首先藉由PVD或合適的沉積方法將導電層282沉積在工作件200上方，包括共同源極/汲極接點開口278上方。在一些實施例中，導電層282可被稱為金屬前驅物層，並且可以包括鈦(Ti)、鈷(Co)或鎳(Ni)或是合適的金屬。在導電層282的沉積之後，對工作件200執行退火製程，使導電層282與源極/汲極特徵(包括第一汲極特徵256D與第二汲極特徵257D)之間發生矽化反應，以形成矽化物層284。在退火製程之後，執行氮化製程以將導電層282或其一部分轉變為阻障層288。阻障層288可包括氮化鈦、氮化鈷或是氮化鎳。接著，在矽化物層284及阻障層288上方沉積金屬填充層286。金屬填充層286可包括鎢(W)、鈷(Co)、銅(Cu)或是釕(Ru)，並且與矽化物層284及阻障層288接觸。阻障層288將金屬填充層286與中央介電鰭片220及ILD層260間隔開來，以防止氧擴散到金屬填充層286之中。當從基底部分212B的頂部表面開始測量時，閘極結構270下方之中央介電鰭片220(以虛線顯示，因為它在位於第17圖所示的平面之外)具有第一高度H1，第一汲極特徵256D或第二汲極特徵257D具有第二高度H2，並且共同源極/汲極接點280下方的中央介電鰭片220具有第三高度H3。於所繪實施例中，第一高度H1大於第三高度H3，並且第三高度H3大於第二高度H2。在第18圖所呈現的實施例中，金屬填充層286藉由阻障層288與閘極結構270以及閘極結構270下方的中央介電鰭片220間隔開來。

現在參照第1圖、第19圖及第20圖，其各自顯示了包括NMOSFET及PMOSFET之CMOSFET的源極區域212S的截面圖。如第19圖及第20圖所示，源極區域212S中的中央介電鰭片220並未如同第16圖所示般被掘入。如此一來，源極區域212S中的中央介電鰭片220具有第四高度H4。儘管因為中央介電鰭片220缺乏刻意的掘入而使第四高度H4小於第一高度H1，但第四高度H4大於第一源極特徵256S與第二源極特徵257S的第三高度H3以將它們彼此電性隔離。在第19圖及第20圖所示的一些實施例中，第一源極接點2860被設置在第一源極特徵256S上方並電性耦接至第一源極特徵256S，而第二源極接點2862被設置在第二源極特徵257S上方並且電性耦接至第二源極特徵257S。於所繪實施例中，第一源極接點2860及第二源極接點2862藉由切割接點特徵290彼此電性隔離。切割接點特徵290可包括氧化矽、氮化矽、正矽酸乙酯(TEOS)氧化物、未摻雜之矽酸鹽玻璃或是摻雜之氧化矽，例如硼磷矽酸鹽玻璃(BPSG)、熔融石英玻璃(FSG)、磷矽酸鹽玻璃(PSG)、硼摻雜之矽玻璃(BSG)及/或其他合適的介電材料。在第19圖所示的一些實施例中，第一源極接點2860及第二源極接點2862中的每一者，藉由導電層282與接觸蝕刻停止層258、ILD層260、第一薄層216和切割接點特徵290間隔開來。在第20圖所示的一些實施例中，第一源極接點2860及第二源極接點2862中的每一者，藉由阻障層288與接觸蝕刻停止層258、ILD層260、第一薄層216和切割接點特徵290間隔開來。

在一個態樣中，本揭露提供一種半導體結構。上述半導體結構包括沿著第一方向縱向延伸的第一基底部分以及第二基底部分；設置於第一基底部分上方的第一源極/汲極特徵；設置於第二基底部分上方的第二源極/汲極特徵；沿著垂直於第一方向之第二方向夾設於第一源極/汲極特徵與第二源極/汲極特徵之間的中央介電鰭片；以及設置於第一源極/汲極特徵、第二源極/汲極特徵以及中央介電鰭片上方的源極/汲極接點。源極/汲極接點的一部分，沿著第二方向在第一源極/汲極特徵與第二源極/汲極特徵之間延伸。

在一些實施例中，第一源極/汲極特徵之側壁的頂部表面，藉由矽化物層與源極/汲極接點分隔。

在一些實施例中，上述半導體結構更包括第一側壁間隔物，沿著第一源極/汲極特徵的側壁設置，使得第一源極/汲極特徵的下方部分沿著第二方向設置於第一側壁間隔物與中央介電鰭片之間；以及包括第二側壁間隔物，沿著第二源極/汲極特徵的側壁設置，使得第二源極/汲極特徵的下方部分沿著第二方向設置於第二側壁間隔物與中央介電鰭片之間。

在一些實施例中，第一側壁間隔物及第二側壁間隔物的複數頂部表面，低於源極/汲極接點下方之中央介電鰭片的頂部表面。在一些實施例中，第一源極/汲極特徵的上方部分突出於第一側壁間隔物，並且第二源極/汲極特徵的上方部分突出於第二側壁間隔物。

在一些實施例中，第一源極/汲極特徵包括矽以及n型摻雜物，而第二源極/汲極特徵包括矽鍺以及p型摻雜物。

在一些實施例中，中央介電鰭片包括襯墊以及填充物，襯墊與第一源極/汲極特徵及第二源極/汲極特徵接觸，而填充物與第一源極/汲極特徵及第二源極/汲極特徵分隔。

在一些實施例中，襯墊及填充物包括氮基介電材料。在一些實施例中，源極/汲極接點包括鎢、鈷、銅、釕或其組合。

在另一個態樣中，本揭露提供一種半導體結構。上述半導體結構包括沿著第一方向縱向延伸的第一平臺以及第二平臺，第一平臺包括第一通道區域以及第一源極/汲極區域，第二平臺包括第二通道區域以及第二源極/汲極區域；設置於第一通道區域上方的第一奈米結構堆疊；設置於第二通道區域上方的第二奈米結構堆疊；與第一奈米結構堆疊接觸，並且設置於第一源極/汲極區域上方的第一源極/汲極特徵；與第二奈米結構堆疊接觸，並且設置於第二源極/汲極區域上方的第二源極/汲極特徵；中央介電鰭片，包括沿著第二方向介於第一通道區域與第二通道區域之間的第一部分，以及介於第一源極/汲極特徵與第二源極/汲極特徵之間的第二部分，其中第二方向垂直於第一方向；以及設置於第一源極/汲極特徵、第二源極/汲極特徵以及中央介電鰭片之第二部分上方的源極/汲極接點。源極/汲極接點的一部分沿著第二方向在第一源極/汲極特徵與第二源極/汲極特徵之間延伸。

在一些實施例中，第一奈米結構堆疊的每個奈米結構以及第二奈米結構堆疊的每個奈米結構，與中央介電鰭片的第一部分接觸。

在一些實施例中，上述半導體結構更包括包裹環繞第一奈米結構堆疊之每個奈米結構的第一閘極結構，以及包裹環繞第二奈米結構堆疊之每個奈米結構的第二閘極結構。

在一些實施例中，第一部分的頂部表面高於第二部分的頂部表面。在一些實施例中，上述半導體結構更包括夾設於源極/汲極接點與中央介電鰭片之第二部分的頂部表面之間的導電層。在一些實施例中，導電層包括鈦、鈷、鎳、氮化鈦、氮化鈷或是氮化鎳。

在又一個態樣中，本揭露提供一種半導體結構的製造方法。上述半導體結構的製造方法包括在基板上形成堆疊，堆疊包括被複數犧牲層插入其間的複數通道層；圖案化堆疊以及基板的一部分，以形成第一鰭狀結構以及第二鰭狀結構；在第一鰭狀結構與第二鰭狀結構之間形成中央介電鰭片；在第一鰭狀結構的第一通道區域、第二鰭狀結構的第二通道區域以及中央介電鰭片的第一部分上方，形成虛擬閘極堆疊；掘入第一鰭狀結構以及第二鰭狀結構的複數源極/汲極區域，以在第一鰭狀結構上方形成第一凹槽並且在第二鰭狀結構上方形成第二凹槽；在第一凹槽上方形成第一源極/汲極特徵；在第二凹槽上方形成第二源極/汲極特徵；在第一通道區域以及第二通道區域中選擇性地移除複數犧牲層，以在第一通道區域中形成複數第一奈米結構並且在第二通道區域中形成複數第二奈米結構；形成第一閘極結構以包裹環繞複數第一奈米結構中的每一者，並且形成第二閘極結構以包裹環繞複數第二奈米結構中的每一者；以及在第一源極/汲極特徵、第二源極/汲極特徵以及中央介電鰭片上方形成源極/汲極接點。源極/汲極接點的一部分在第一源極/汲極特徵與第二源極/汲極特徵之間延伸。

在一些實施例中，上述半導體結構的製造方法更包括在形成虛擬閘極堆疊之前，選擇性地移除第一鰭狀結構以及第二鰭狀結構的最頂部犧牲層。在一些實施例中，第一源極/汲極特徵包括矽以及n型摻雜物，而第二源極/汲極特徵包括矽鍺以及p型摻雜物。

在一些實施例中，中央介電鰭片的形成包括在第一鰭狀結構以及第二鰭狀結構上方順應性地沉積襯墊層；在襯墊層上方沉積填充層；以及平坦化沉積的填充層以曝露襯墊層。在一些實施例中，源極/汲極接點的側壁與中央介電鰭片的第一部分接觸。

前述內文概述多項實施例之特徵，如此可使於本技術領域中具有通常知識者更佳地瞭解本揭露之態樣。本技術領域中具有通常知識者應當理解他們可輕易地以本揭露為基礎設計或修改其他製程及結構，以完成相同之目的及/或達到與本文介紹之實施例或範例相同之優點。本技術領域中具有通常知識者亦需理解，這些等效結構並未脫離本揭露之精神及範圍，且在不脫離本揭露之精神及範圍之情況下，可對本揭露進行各種改變、置換以及變更。

100:方法 102~128:方塊 200:工作件/半導體裝置 202:基板 204:堆疊 206:犧牲層 206T:頂部犧牲層 208:通道層 210:鰭片頂部硬遮罩層 211:分隔溝槽 211C:中央溝槽 212:鰭狀結構 212B:基底部分 212C:通道區域 212D:汲極區域 212S:源極區域 212SD:源極/汲極區域 212T:頂部部分 214:隔離特徵 216:第一薄層 218:第二薄層 220:中央介電鰭片 236:虛擬介電層 238:虛擬電極 240:虛擬閘極堆疊 242:氮化矽遮罩層 244:氧化矽遮罩層 246:閘極頂部硬遮罩 248:閘極間隔物 250:源極/汲極凹槽 252:內部間隔物 256:第一源極/汲極特徵 256D:第一汲極特徵 256S:第一源極特徵 257:第二源極/汲極特徵 257D:第二汲極特徵 257S:第二源極特徵 258:接觸蝕刻停止層 260:ILD層 270:閘極結構 272:界面層 274:閘極介電層 276:閘極電極層 278:共同源極/汲極接點開口 280:共同源極/汲極接點 282:導電層 284:矽化物層 286:金屬填充層 288:阻障層 290:切割接點特徵 2080:通道構件 2480:側壁間隔物 2860:第一源極接點 2862:第二源極接點 A-A’:線段 D1:第一深度 D2:第二深度 H1:第一高度 H2:第二高度 H3:第三高度 H4:第四高度

本揭露之態樣自後續實施方式及圖式可以得到更佳的理解。須強調的是，依據產業之標準作法，各種特徵並未按比例繪製，並且僅用於說明之目的。事實上，各種特徵之尺寸可能任意增加或減少以使論述清晰易懂。 第1圖係根據本揭露一或多個態樣所示，用於形成半導體裝置之方法的流程圖。 第2圖至第20圖係根據本揭露一或多個態樣所示，於第1圖之方法的多種製造階段期間，工作件的局部透視圖或截面圖。

200:工作件/半導體裝置

202:基板

212B:基底部分

212D:汲極區域

212T:頂部部分

214:隔離特徵

216:第一薄層

218:第二薄層

220:中央介電鰭片

256D:第一汲極特徵

257D:第二汲極特徵

258:接觸蝕刻停止層

260:ILD層

280:共同源極/汲極接點

282:導電層

284:矽化物層

286:金屬填充層

2480:側壁間隔物

H1:第一高度

H2:第二高度

H3:第三高度

Claims (9)

1. 一種半導體結構，包括： 一第一基底部分以及一第二基底部分，沿著一第一方向縱向延伸； 一第一源極/汲極特徵，設置於上述第一基底部分上方； 一第二源極/汲極特徵，設置於上述第二基底部分上方； 一中央介電鰭片，沿著上述第一方向縱向延伸，並且在一第二方向上夾設於上述第一源極/汲極特徵與上述第二源極/汲極特徵之間，其中上述第二方向垂直於上述第一方向； 一源極/汲極接點，設置於上述第一源極/汲極特徵、上述第二源極/汲極特徵以及上述中央介電鰭片上方； 一第一側壁間隔物，沿著上述第一源極/汲極特徵的一側壁設置，使得上述第一源極/汲極特徵的一下方部分沿著上述第二方向設置於上述第一側壁間隔物與上述中央介電鰭片之間；以及 一第二側壁間隔物，沿著上述第二源極/汲極特徵的一側壁設置，使得上述第二源極/汲極特徵的一下方部分沿著上述第二方向設置於上述第二側壁間隔物與上述中央介電鰭片之間； 其中上述源極/汲極接點的一部分，沿著上述第二方向在上述第一源極/汲極特徵與上述第二源極/汲極特徵之間延伸。
2. 如請求項1之半導體結構，其中： 上述第一源極/汲極特徵的一上方部分突出於上述第一側壁間隔物；以及 上述第二源極/汲極特徵的一上方部分突出於上述第二側壁間隔物。
3. 如請求項1之半導體結構，其中上述中央介電鰭片包括一襯墊以及一填充物，上述襯墊與上述第一源極/汲極特徵及上述第二源極/汲極特徵接觸，而上述填充物與上述第一源極/汲極特徵及上述第二源極/汲極特徵分隔。
4. 一種半導體結構，包括： 一第一平臺以及一第二平臺，沿著一第一方向縱向延伸，上述第一平臺包括一第一通道區域以及一第一源極/汲極區域，上述第二平臺包括一第二通道區域以及一第二源極/汲極區域； 一第一奈米結構堆疊，設置於上述第一通道區域上方； 一第二奈米結構堆疊，設置於上述第二通道區域上方； 一第一源極/汲極特徵，與上述第一奈米結構堆疊接觸，並且設置於上述第一源極/汲極區域上方； 一第二源極/汲極特徵，與上述第二奈米結構堆疊接觸，並且設置於上述第二源極/汲極區域上方； 一中央介電鰭片，沿著上述第一方向縱向延伸，並且包括沿著一第二方向介於上述第一通道區域與上述第二通道區域之間的一第一部分，以及介於上述第一源極/汲極特徵與上述第二源極/汲極特徵之間的一第二部分，其中上述第二方向垂直於上述第一方向； 一第一側壁間隔物，沿著上述第一源極/汲極特徵的一側壁設置，使得上述第一源極/汲極特徵的一下方部分沿著上述第二方向設置於上述第一側壁間隔物與上述中央介電鰭片的上述第二部分之間； 一第二側壁間隔物，沿著上述第二源極/汲極特徵的一側壁設置，使得上述第二源極/汲極特徵的一下方部分沿著上述第二方向設置於上述第二側壁間隔物與上述中央介電鰭片的上述第二部分之間；以及 一源極/汲極接點，設置於上述第一源極/汲極特徵、上述第二源極/汲極特徵以及上述中央介電鰭片之上述第二部分上方； 其中上述源極/汲極接點的一部分沿著上述第二方向在上述第一源極/汲極特徵與上述第二源極/汲極特徵之間延伸。
5. 如請求項4之半導體結構，其中上述第一奈米結構堆疊的每個奈米結構以及上述第二奈米結構堆疊的每個奈米結構，與上述中央介電鰭片的上述第一部分接觸。
6. 如請求項4之半導體結構，其中上述第一部分的一頂部表面，高於上述第二部分的一頂部表面。
7. 一種半導體結構的製造方法，包括： 在一基板上形成一堆疊，上述堆疊包括被複數犧牲層插入其間的複數通道層； 圖案化上述堆疊以及上述基板的一部分，以形成一第一鰭狀結構以及一第二鰭狀結構； 在上述第一鰭狀結構與上述第二鰭狀結構之間形成一中央介電鰭片； 在上述第一鰭狀結構的一第一通道區域、上述第二鰭狀結構的一第二通道區域以及上述中央介電鰭片的一第一部分上方，形成一虛擬閘極堆疊； 掘入上述第一鰭狀結構以及上述第二鰭狀結構的複數源極/汲極區域，以在上述第一鰭狀結構上方形成一第一凹槽並且在上述第二鰭狀結構上方形成一第二凹槽； 在上述第一凹槽上方形成一第一源極/汲極特徵； 在上述第二凹槽上方形成一第二源極/汲極特徵； 在上述第一通道區域以及上述第二通道區域中選擇性地移除上述犧牲層，以在上述第一通道區域中形成複數第一奈米結構並且在上述第二通道區域中形成複數第二奈米結構； 形成一第一閘極結構以包裹環繞上述第一奈米結構中的每一者，並且形成一第二閘極結構以包裹環繞上述第二奈米結構中的每一者；以及 在上述第一源極/汲極特徵、上述第二源極/汲極特徵以及上述中央介電鰭片上方形成一源極/汲極接點； 其中上述源極/汲極接點的一部分在上述第一源極/汲極特徵與上述第二源極/汲極特徵之間延伸。
8. 如請求項7之半導體結構的製造方法，其中上述中央介電鰭片的形成包括： 在上述第一鰭狀結構以及上述第二鰭狀結構上方順應性地沉積一襯墊層； 在上述襯墊層上方沉積一填充層；以及 平坦化沉積的上述填充層以曝露上述襯墊層。
9. 如請求項7之半導體結構的製造方法，其中上述源極/汲極接點的一側壁與上述中央介電鰭片的上述第一部分接觸。