TWI908501B

TWI908501B - 半導體記憶裝置

Info

Publication number: TWI908501B
Application number: TW113146059A
Authority: TW
Inventors: 高橋栄悅
Original assignee: 日商鎧俠股份有限公司
Priority date: 2024-03-21
Filing date: 2024-11-28
Publication date: 2025-12-11

Abstract

本發明提供一種可高速動作之半導體記憶裝置。半導體記憶裝置具備基板、複數個記憶體塊及控制電路。控制電路構成為於第1模式之寫入動作中，依序執行第1預充電動作、第1編程動作後，可連續執行第2編程動作。於第1預充電動作中，對第1字元線供給規定電壓。於第1編程動作中，對第1選擇閘極線供給第1電壓，對第1字元線供給第1編程電壓，對第2字元線供給小於第1編程電壓之寫入通路電壓。於第2編程動作中，對第2選擇閘極線供給第1電壓，對第1字元線供給大於寫入通路電壓之第2編程電壓，對第2字元線供給寫入通路電壓。

Description

半導體記憶裝置

本實施形態係關於一種半導體記憶裝置。

已知有一種具備基板、與基板並排之複數個記憶體塊、及電性連接於複數個記憶體塊之控制電路的半導體記憶裝置。

提供一種可高速動作之半導體記憶裝置。

一實施形態之半導體記憶裝置具備：基板；複數個記憶體塊，其等於與基板之表面交叉之第1方向上與基板並排，且排列於與第1方向交叉之第2方向；及控制電路，其連接於複數個記憶體塊，執行寫入動作。複數個記憶體塊各自具備：第1汲極側選擇電晶體及第2汲極側選擇電晶體；第1源極側選擇電晶體及第2源極側選擇電晶體；第1記憶胞電晶體及第2記憶胞電晶體，其等電性串聯連接於第1汲極側選擇電晶體與第1源極側選擇電晶體之間；第3記憶胞電晶體及第4記憶胞電晶體，其等電性串聯連接於第2汲極側選擇電晶體與第2源極側選擇電晶體之間；第1位元線及第2位元線，其等分別電性連接於第1汲極側選擇電晶體及第2汲極側選擇電晶體；第1選擇閘極線，其電性連接於第1汲極側選擇電晶體之閘極電極；第2選擇閘極線，其電性連接於第2汲極側選擇電晶體之閘極電極；第3選擇閘極線，其電性連接於第1源極側選擇電晶體及第2源極側選擇電晶體之閘極電極；源極線，其電性連接於第1源極側選擇電晶體及第2源極側選擇電晶體；第1字元線，其電性連接於第1記憶胞電晶體及第3記憶胞電晶體之閘極電極；及第2字元線，其電性連接於第2記憶胞電晶體及第4記憶胞電晶體之閘極電極。

控制電路構成為可執行：於依序執行第1預充電動作及第1編程動作後，連續執行第2編程動作之第1模式之寫入動作。

控制電路於第1預充電動作中，對第1字元線供給規定電壓，於第1編程動作中，對第1選擇閘極線供給第1電壓，對第2選擇閘極線供給小於第1電壓之第2電壓，對第1字元線供給第1編程電壓，對第2字元線供給小於第1編程電壓之寫入通路電壓。控制電路於第2編程動作中，對第1選擇閘極線供給第2電壓，對第2選擇閘極線供給第1電壓，對第1字元線供給大於上述寫入通路電壓之第2編程電壓，對第2字元線供給寫入通路電壓。又，控制電路於供給第1編程電壓後且供給第2編程電壓前，將第1選擇閘極線之電壓自第1電壓切換為第2電壓，將第2選擇閘極線之電壓自第2電壓切換為第1電壓。

接著，參考圖式，詳細說明實施形態之半導體記憶裝置。另，以下之實施形態只不過為一例，並非意在限定本發明而顯示者。

又，本說明書中，提及「半導體記憶裝置」之情形時，有時意指記憶體裸片(記憶體晶片)，有時意指記憶卡、SSD(Solid State Drive：固態硬碟機)等包含控制器裸片之記憶體系統。再者，有時意指智慧手機、平板終端、個人電腦等包含主機電腦之構成。

又，本說明書中，提及「控制電路」之情形時，有時意指設置於記憶體裸片之定序器等之週邊電路，有時意指連接於記憶體裸片之控制器裸片或控制器晶片等，有時意指包含該等兩者之構成。

又，本說明書中，提及第1構成「電性連接於」第2構成之情形時，第1構成可直接連接於第2構成，第1構成亦可經由配線、半導體構件或電晶體等，連接於第2構成。例如，將3個電晶體串聯連接之情形時，即便第2個電晶體為斷開(OFF)狀態，第1個電晶體亦「電性連接」於第3個電晶體。

又，本說明書中，提及第1構成「連接於第2構成及第3構成之間」之情形時，有意指第1構成、第2構成及第3構成串聯連接，且第2構成經由第1構成連接於第3構成之情形。

又，本說明書中，提及電路等使2個配線等「導通」之情形時，例如有時意指該電路等包含電晶體等，該電晶體等設置於2個配線間之電流路徑，該電晶體等成為接通(ON)狀態。

又，本說明書中，將相對於基板之上表面平行之規定之方向稱為X方向，將相對於基板之上表面平行且與X方向垂直之方向稱為Y方向，將相對於基板之上表面垂直之方向稱為Z方向。

[第1實施形態] [記憶體系統10] 圖1係顯示記憶體系統10之構成之模式性方塊圖。

記憶體系統10根據自主機電腦20發送之信號，進行使用者資料之讀出、寫入、抹除等。記憶體系統10例如為記憶體晶片、記憶卡、SSD或其他可記憶使用者資料之系統。記憶體系統10具備記憶使用者資料之複數個記憶體裸片MD，與連接於該等複數個記憶體裸片MD及主機電腦20之控制器CD。控制器CD例如具備處理器、RAM(Random Access Memory：隨機存取記憶體)、ROM(Read-Only Memory：唯讀記憶體)、ECC(Error Checking and Correcting：錯誤檢查和校正)電路等，進行邏輯位址與實體位址之轉換、位元錯誤檢測/校正、耗損均衡等處理。又，控制器CD包含後述之記憶區域MEM10。

[記憶體裸片MD之構成] 圖2係顯示記憶體裸片MD之構成之模式性方塊圖。圖3及圖4係顯示記憶體裸片MD之一部分構成之模式性電路圖。

另，圖2中圖示出複數個控制端子等。該等複數個控制端子有作為對應於高有效信號(正邏輯信號)之控制端子而顯示之情形，有作為對應於低有效信號(負邏輯信號)之控制端子而顯示之情形，有作為對應於高有效信號及低有效信號之兩者之控制端子而顯示之情形。圖2中，對應於低有效信號之控制端子之符號包含上劃線(上線)。本說明書中，對應於低有效信號之控制端子之符號包含斜杠(“/”)。

另，圖2之記載係例示，具體之形態可夠適當調整。例如，亦可將一部分或全部高有效信號設為低有效信號，或將一部分或全部低有效信號設為高有效信號。又，後述之端子RY/(/BY)係輸出作為高有效信號之就緒信號，與作為低有效信號之忙碌信號之端子。RY與(/BY)間之斜杠(“/”)係顯示就緒信號與忙碌信號之分隔符號。

如圖2所示，記憶體裸片MD具備記憶資料之記憶胞陣列MCA，與連接於記憶胞陣列MCA之週邊電路PC。

[記憶胞陣列MCA之電路構成] 記憶胞陣列MCA如圖3所示，具備複數個記憶體塊BLK。該等複數個記憶體塊BLK各自具備複數個串單元SU。該等複數個串單元SU各自具備複數個記憶體串MS。該等複數個記憶體串MS之一端分別經由位元線BL連接於週邊電路PC。又，該等複數個記憶體串MS之另一端分別經由共通之源極線SL，連接於週邊電路PC。

記憶體串MS具備串聯連接於位元線BL及源極線SL間之汲極側選擇電晶體STD、複數個記憶胞MC(記憶胞電晶體)、及源極側選擇電晶體STS。以下，有時將汲極側選擇電晶體STD及源極側選擇電晶體STS簡稱為選擇電晶體(STD、STS)。

記憶胞MC係具備半導體層、閘極絕緣膜及閘極電極之場效電晶體(記憶體電晶體)。半導體層作為通道區域發揮功能。閘極絕緣膜包含電荷累積膜。記憶胞MC之閾值電壓根據電壓累積膜中之電荷量變化。記憶胞MC記憶1位元或複數位元之資料。記憶胞MC將資料作為閾值電壓之大小記憶。另，於對應於1個記憶體串MS之複數個記憶胞MC之閘極電極，分別連接字元線WL。該等字元線WL分別共通連接於1個記憶體塊BLK中之所有記憶體串MS。

選擇電晶體(STD、STS)係具備半導體層、閘極絕緣膜及閘極電極之場效電晶體。半導體層作為通道區域發揮功能。於汲極側選擇電晶體STD之閘極電極，連接汲極側選擇閘極線SGD。於源極側選擇電晶體STS之閘極電極，連接源極側選擇閘極線SGS。汲極側選擇閘極線SGD對應於串單元SU而設置，共通連接於1個串單元SU中之所有記憶體串MS。源極側選擇閘極線SGS共通連接於1個記憶體塊BLK中之所有記憶體串MS。以下，有時將汲極側選擇閘極線SGD，及源極側選擇閘極線SGS簡稱為選擇閘極線(SGD、SGS)。

[週邊電路PC之電路構成] 週邊電路PC如圖2所示，具備列解碼器RD、感測放大器模組SAM、高速緩衝記憶體CM、計數器CNT、電壓產生電路VG、及定序器SQC。又，週邊電路PC具備位址暫存器ADR、指令暫存器CMR、及狀態暫存器STR。又，週邊電路PC具備輸入輸出控制電路I/O與邏輯電路CTR。

[列解碼器RD之構成] 列解碼器RD(圖2)具備將位址資料D_ADD中之列位址RA解碼之位址解碼器。又，列解碼器RD(圖2)具備根據位址解碼器之輸出信號，對記憶胞陣列MCA傳輸動作電壓之塊選擇電路及電壓選擇電路。

[感測放大器模組SAM之構成] 感測放大器模組SAM例如具備對應於複數個位元線BL設置之複數個感測放大器單元SAU(圖4)。如圖4所示，感測放大器單元SAU具備感測放大器SA、配線LBUS、及鎖存電路SDL、DL0～DLn(n為自然數)。於配線LBUS連接預充電用之充電電晶體55(圖4)。配線LBUS經由開關電晶體DSW連接於配線DBUS。

感測放大器SA具備感測電晶體41。感測電晶體41根據位元線BL中流動之電流，將配線LBUS之電荷放電。感測電晶體41之源極電極連接於被供給電壓V_SS(接地電壓)之電壓供給線。汲極電極經由開關電晶體42連接於配線LBUS。閘極電極經由感測節點SEN、放電電晶體43、節點COM、箝位電晶體44及耐壓電晶體45，電性連接於位元線BL。另，感測節點SEN經由電容器48連接於內部控制信號線CLKSA。

又，感測放大器SA具備電壓傳輸電路。電壓傳輸電路根據保持於鎖存電路SDL之資料，使節點COM及感測節點SEN與被供給電壓V_DD之電壓供給線，或被供給電壓V_SS之電壓供給線選擇性導通。電壓傳輸電路具備節點N1、充電電晶體46、充電電晶體49、充電電晶體47、及放電電晶體50。充電電晶體46連接於節點N1及感測節點SEN之間。充電電晶體49連接於節點N1及節點COM之間。充電電晶體47連接於節點N1及被供給電壓V_DD之電壓供給線之間。放電電晶體50連接於節點N1及被供給電壓V_SS之電壓供給線之間。另，充電電晶體47及放電電晶體50之閘極電極共通連接於鎖存電路SDL之節點INV_S。

另，感測電晶體41、開關電晶體42、放電電晶體43、箝位電晶體44、充電電晶體46、充電電晶體49及放電電晶體50例如為增強型NMOS(N-Metal Oxide Semiconductor：N型金屬氧化物半導體)電晶體。耐壓電晶體45例如為耗盡型NMOS電晶體。充電電晶體47例如為PMOS(P-Metal Oxide Semiconductor：P型金屬氧化物半導體)電晶體。

又，開關電晶體42之閘極電極連接於信號線STB。放電電晶體43之閘極電極連接於信號線XXL。箝位電晶體44之閘極電極連接於信號線BLC。耐壓電晶體45之閘極電極連接於信號線BLS。充電電晶體46之閘極電極連接於信號線HLL。充電電晶體49之閘極電極連接於信號線BLX。該等信號線STB、XXL、BLC、BLS、HLL、BLX連接於定序器SQC(圖2)。

鎖存電路SDL具備節點LAT_S、INV_S、逆變器51、逆變器52、開關電晶體53、及開關電晶體54。逆變器51具備連接於節點LAT_S之輸出端子，及連接於節點INV_S之輸入端子。逆變器52具備連接於節點LAT_S之輸入端子，及連接於節點INV_S之輸出端子。開關電晶體53設置於節點LAT_S及配線LBUS間之電流路徑。開關電晶體54設置於節點INV_S及配線LBUS間之電流路徑。開關電晶體53、54例如為NMOS電晶體。開關電晶體53之閘極電極經由信號線STL連接於定序器SQC。開關電晶體54之閘極電極經由信號線STI連接於定序器SQC。

對應於複數個位元線BL之複數個鎖存電路SDL各自保持藉由寫入動作寫入之資料等中之1位元。

鎖存電路DL0～DLn與鎖存電路SDL大致同樣地構成。但，如上所述，鎖存電路SDL之節點INV_S與感測放大器SA中之充電電晶體47及放電電晶體50之閘極電極導通。鎖存電路DL0～DLn於該點上與鎖存電路SDL不同。

對應於複數個位元線BL之複數個鎖存電路DL0～DLn各自保持藉由寫入動作寫入之資料中之1位元。

開關電晶體DSW例如為NMOS電晶體。開關電晶體DSW連接於配線LBUS及配線DBUS之間。開關電晶體DSW之閘極電極經由信號線DBS連接於定序器SQC。

上述信號線STB、HLL、XXL、BLX、BLC、BLS分別共通連接於感測放大器模組SAM所含之所有感測放大器單元SAU。又，上述被供給電壓V_DD之電壓供給線，及被供給電壓V_SS之電壓供給線分別共通連接於感測放大器模組SAM所含之所有感測放大器單元SAU。又，鎖存電路SDL之信號線STI及信號線STL分別共通連接於感測放大器模組SAM所含之所有感測放大器單元SAU。

[高速緩衝記憶體CM之構成] 高速緩衝記憶體CM(圖2)具備複數個鎖存電路。高速緩衝記憶體CM內之複數個鎖存電路經由配線DBUS，連接於感測放大器模組SAM內之鎖存電路。將高速緩衝記憶體CM內之複數個鎖存電路所含之資料DAT依序傳輸至感測放大器模組SAM，或輸入輸出控制電路I/O。

又，於高速緩衝記憶體CM，連接未圖示之解碼電路及開關電路。解碼電路將保持於位址暫存器ADR(圖2)之行位址CA解碼。開關電路根據解碼電路之輸出信號，使對應於行位址CA之鎖存電路與匯流排DB(圖2)導通。

[計數器CNT之構成] 計數器CNT(圖2)接收自高速緩衝記憶體CM之鎖存電路依序傳輸之資料。又，將接收到之資料所含之位元中顯示“0”或“1”之位元之數量進行計數。

[電壓產生電路VG之電路構成] 電壓產生電路VG(圖2)例如包含降壓電路及升壓電路。降壓電路例如為調節器等。升壓電路例如為電荷泵電路等。該等降壓電路及升壓電路分別連接於電源電壓供給線。對電壓產生電路VG供給電源電壓V_CC及電壓V_SS。電壓產生電路VG產生複數種動作電壓，同時輸出至複數個電壓供給線。該等複數種動作電壓例如於對於記憶胞陣列MCA之讀出動作、寫入動作及抹除動作時，供給至位元線BL、源極線SL、字元線WL及選擇閘極線(SGD、SGS)。動作電壓依照來自定序器SQC之控制信號適當調整。

[定序器SQC之構成] 定序器SQC(圖2)依照存儲於指令暫存器CMR之指令資料D_CMD，對列解碼器RD、感測放大器模組SAM及電壓產生電路VG，輸出內部控制號。又，定序器SQC將顯示記憶體裸片MD之狀態之狀態資料D_ST適當輸出至狀態暫存器STR。

又，定序器SQC產生就緒/忙碌信號，將其輸出至端子RY/(/BY)。端子RY/(/BY)為“L”狀態之期間(忙碌期間)，基本禁止對記憶體裸片MD之存取。又，端子RY/(/BY)為“H”狀態之期間(就緒期間)，允許對記憶體裸片MD之存取。

[位址暫存器ADR之構成] 位址暫存器ADR如圖2所示，連接於輸入輸出控制電路I/O，存儲自輸入輸出控制電路I/O輸入之位址資料D_ADD。位址暫存器ADR例如具備複數個8位元之暫存器行。暫存器行例如於執行讀出動作、寫入動作或抹除動作等內部動作時，保持對應於執行期間之內部動作之位址資料D_ADD。

另，位址資料D_ADD例如包含行位址CA(圖2)及列位址RA(圖2)。列位址RA例如包含特定記憶體塊BLK(圖3)之塊位址、特定串單元SU及字元線WL之頁面位址、特定記憶胞陣列MCA(平面)之平面位址、及特定記憶體裸片MD之晶片位址。

[指令暫存器CMR之構成] 指令暫存器CMR連接於輸入輸出控制電路I/O，記憶自輸入輸出控制電路I/O輸入之指令資料D_CMD。指令暫存器CMR例如具備至少1組8位元之暫存器行。若於指令暫存器CMR中存儲指令資料D_CMD，則對定序器SQC發送控制信號。

[狀態暫存器STR之構成] 狀態暫存器STR連接於輸入輸出控制電路I/O，記憶向輸入輸出控制電路I/O輸出之狀態資料D_ST。狀態暫存器STR例如具備複數個8位元之暫存器行。暫存器行例如於執行讀出動作、寫入動作或抹除動作等內部動作時，保持對應於執行期間之內部動作相關之狀態資料D_ST。又，暫存器行例如保持記憶胞陣列MCA之就緒/忙碌資訊。

[輸入輸出控制電路I/O之構成] 輸入輸出控制電路I/O(圖2)具備資料信號輸入輸出端子DQ0～DQ7、資料選通信號輸入輸出端子DQS、/DQS、移位暫存器及緩衝電路。對輸入輸出控制電路I/O(圖2)供給電源電壓V_CCQ。

將經由資料信號輸入輸出端子DQ0～DQ7輸入之資料根據來自邏輯電路CTR之內部控制信號，自緩衝電路輸入至高速緩衝記憶體CM、位址暫存器ADR或指令暫存器CMR。又，將經由資料信號輸入輸出端子DQ0～DQ7輸出之資料根據來自邏輯電路CTR之內部控制信號，自高速緩衝記憶體CM或狀態暫存器STR輸入至緩衝電路。

經由資料選通信號輸入輸出端子DQS、/DQS輸入之信號(例如，資料選通信號及其互補信號)於經由資料信號輸入輸出端子DQ0～DQ7之資料輸入時使用。經由資料信號輸入輸出端子DQ0～DQ7輸入之資料於資料選通信號輸入輸出端子DQS之電壓之上升沿(切換輸入信號)，及資料選通信號輸入輸出端子/DQS之電壓之下降沿(切換輸入信號)之時序，以及資料選通信號輸入輸出端子DQS之電壓之下降沿(切換輸入信號)，及資料選通信號輸入輸出端子/DQS之電壓之上升沿(切換輸入信號)之時序，提取至輸入輸出控制電路I/O內之移位暫存器內。

[邏輯電路CTR之構成] 邏輯電路CTR(圖2)具備複數個外部控制端子/CE、CLE、ALE、/WE、/RE、RE，與連接於該等複數個外部控制端子/CE、CLE、ALE、/WE、/RE、RE之邏輯電路。邏輯電路CTR經由外部控制端子/CE、CLE、ALE、/WE、/RE、RE，自控制器CD接收外部控制信號，根據其對輸入輸出控制電路I/O輸出內部控制信號。

[記憶體裸片MD之一部分構成] 圖5係顯示記憶體裸片MD之一部分構成之模式性立體圖。圖6係顯示圖5之一部分構成之模式性放大圖。另，圖5及圖6係顯示模式性構成之圖，具體構成可適當變更。又，圖5及圖6中，省略了一部分構成。

記憶胞陣列MCA具備排列於Y方向之複數個指狀構造FS(記憶體塊BLK)。指狀構造FS例如如圖5所示，具備排列於Y方向之5個串單元SU。於Y方向上相鄰之2個指狀構造FS之間，設置指狀間構造ST。又，於Y方向上相鄰之2個串單元SU之間，設置氧化矽(SiO₂)等串單元間絕緣構件SHE。

本實施形態中，1個指狀構造FS作為1個記憶體塊BLK發揮功能。但，亦可為複數個指狀構造FS作為1個記憶體塊BLK發揮功能。又，指狀構造FS可具備1個～4個串單元SU，亦可具備6個以上串單元SU。

指狀構造FS具備排列於Z方向之複數個導電層110、設置於該等複數個導電層110之下方之配線層112、及於Z方向延伸之複數個半導體柱120。又，如圖6所示，於複數個導電層110及複數個半導體柱120之間，分別設置有閘極絕緣膜130。

導電層110具備於X方向延伸之大致板狀之形狀。導電層110亦可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。又，導電層110例如亦可包含含有磷(P)或硼(B)等雜質之多晶矽等。於排列於Z方向之複數個導電層110之間，設置有氧化矽(SiO₂)等絕緣層101(圖6)。

複數個導電層110作為字元線WL(圖3)及連接於該等字元線WL之複數個記憶胞MC之閘極電極發揮功能。以下之說明中，有時將此種導電層110稱為導電層110(WL)。該等複數個導電層110(WL)分別按照每個指狀構造FS電獨立。著眼於Y方向上相鄰之2個指狀構造FS之情形時，該等2個指狀構造FS中排列於Z方向之複數個導電層110(WL)及設置於該等之上下面之複數個絕緣層101經由指狀間構造ST，於Y方向上被分斷。

位於較複數個導電層110(WL)下方之1個或複數個導電層110(圖5)作為源極側選擇閘極線SGS(圖3)，及與其連接之複數個源極側選擇電晶體STS之閘極電極發揮功能。以下之說明中，存在將此種導電層110稱為導電層110(SGS)之情形。著眼於Y方向上相鄰之2個指狀構造FS之情形時，該等2個指狀構造FS中之1個或複數個導電層110(SGS)及設置於該等之上下面之複數個絕緣層101經由指狀間構造ST，於Y方向上被分斷。

位於較複數個導電層110(WL)上方之1個或複數個導電層110分別作為汲極側選擇閘極線SGD(圖3)，及與其連接之複數個汲極側選擇電晶體STD之閘極電極發揮功能。以下之說明中，存在將此種導電層110稱為導電層110(SGD)之情形。

複數個導電層110(SGD)分別按照每個串單元SU電獨立。各指狀構造FS中，著眼於Y方向上相鄰之2個串單元SU之情形時，該等2個串單元SU中之1個或複數個導電層110(SGD)經由串單元間絕緣構件SHE，於Y方向上被分斷。著眼於Y方向上相鄰之2個指狀構造FS之1者所含之複數個串單元SU中最靠近另一串單元SU，及另一者所含之複數個串單元SU中最靠近一串單元SU之情形時，該等2個串單元SU中之1個或複數個導電層110(SGD)經由指狀間構造ST，於Y方向上被分斷。

配線層112(圖5)例如亦可包含含有磷(P)等N型雜質之多晶矽等。又，亦可於配線層112之下表面，設置有鎢(W)等金屬、矽化鎢等導電構件或其他導電構件。配線層112作為源極線SL(圖3)之一部分發揮功能。

半導體柱120如圖5所示，於X方向或Y方向上排列複數個。半導體柱120例如為無摻雜的多晶矽(Si)等半導體膜。半導體柱120具有大致圓筒狀之形狀，中於心部分設置有氧化矽等絕緣膜125(圖6)。又，半導體柱120之外周面分別由導電層110包圍。半導體柱120之下端部連接於上述配線層112中之半導體層。半導體柱120之上端部經由未圖示之接點，電性連接於位元線BL。半導體柱120分別作為1個記憶體串MS(圖3)所含之複數個記憶胞MC及選擇電晶體STD、STS之通道區域發揮功能。

閘極絕緣膜130具有覆蓋半導體柱120之外周面之大致圓筒狀之形狀。閘極絕緣膜130例如如圖6所示，具備積層於半導體柱120及導電層110間之隧道絕緣膜131、電荷累積膜132及阻擋絕緣膜133。隧道絕緣膜131及阻擋絕緣膜133例如包含氧化矽(SiO₂)等。電荷累積膜132例如包含氮化矽(SiN)等可累積電荷之膜。隧道絕緣膜131、電荷累積膜132及阻擋絕緣膜133具有大致圓筒狀之形狀，沿除半導體柱120與配線層112(圖5)之接觸部外之半導體柱120之外周面，於Z方向上延伸。

另，圖6顯示出閘極絕緣膜130具備氮化矽等電荷累積膜132之例。然而，閘極絕緣膜130所含之電荷累積膜例如亦可為包含N型或P型雜質之多晶矽等浮動閘極。

串單元間絕緣構件SHE例如如圖5所示，於X方向及Z方向延伸，將複數個導電層110(SGD)於Y方向上分斷。串單元間絕緣構件SHE例如包含氧化矽(SiO₂)等。如圖5所示，串單元間絕緣構件SHE之下端位於較位於最上層之導電層110(WL)之下表面上方之位置。又，串單元間絕緣構件SHE之下端位於較位於最下層之導電層110(SGD)之下表面下方之位置。

指狀間構造ST例如如圖5所示，具備於X方向及Z方向延伸之指狀間電極141，與設置於指狀間電極141之Y方向之兩側面之氧化矽(SiO₂)等指狀間絕緣構件142。如圖5所示，指狀間電極141及指狀間絕緣構件142之下端連接於配線層112。指狀間電極141例如亦可為包含氮化鈦(TiN)等障壁導電膜，及鎢(W)等金屬膜之積層膜等之導電構件。又，指狀間電極141例如亦可為包含磷(P)或硼(B)等雜質之多晶矽等半導體構件。指狀間電極141亦可包含導電構件及半導體構件兩者。指狀間電極141作為源極線SL(圖3)之一部分發揮功能。

位元線BL於Y方向延伸，排列於X方向上。位元線BL例如亦可包含氮化鈦(TiN)等障壁導電膜及銅(Cu)等金屬膜之積層膜等。

[記憶胞MC之閾值電壓] 如參考圖3所說明，記憶胞MC將資料作為閾值電壓之大小記憶。以下，對該點進行說明。

圖7係用於對記錄1位元資料之記憶胞MC之閾值電壓進行說明之模式性柱狀圖。橫軸顯示字元線WL之電壓，縱軸顯示記憶胞MC之數量。

圖7之例中，將記憶胞MC之閾值電壓控制成2種狀態。例如，被控制成低階狀態之記憶胞MC之閾值電壓小於抹除驗證電壓V_VFYEr。又，被控制成高階狀態之記憶胞MC之閾值電壓大於電壓V_VFYS，小於讀出通路電壓V_READ。

又，圖7之例中，於對應於低階狀態之閾值分佈與對應於高階狀態之閾值分佈之間，設定有讀出電壓V_CGR。

例如，低階狀態對應於低閾值電壓。低階狀態之記憶胞MC例如為抹除狀態之記憶胞MC。對低階狀態之記憶胞MC，例如分配資料“1”。

又，高階狀態對應於高閾值電壓。高階狀態之記憶胞MC例如為寫入狀態之記憶胞MC。對高階狀態之記憶胞MC，例如分配資料“0”。

[寫入動作] 接著，對寫入動作進行說明。

圖8係用於對寫入動作進行說明之時序圖。

如參考圖2所說明，記憶體裸片MD具備8個資料信號輸入輸出端子DQ0～DQ7。以下之說明中，存在將輸入至該8個資料信號輸入輸出端子DQ0～DQ7之8位元資料使用2位16進制表述之情形。例如，對8個資料信號輸入輸出端子DQ0～DQ7輸入“0,0,0,0,0,0,0,0”之情形時，有時將上述資料表述為資料00h等。又，輸入“1,1,1,1,1,1,1,1”之情形時，有時將該等資料表述為資料FFh等。

圖8例示出寫入動作時輸入至記憶體裸片MD之指令集CS_W。上述指令集CS_W包含資料80h、A201、A202、A203、A204、A205、D201、D202～D2XX及資料10h。

於時序t201，控制器CD對記憶體裸片MD輸入資料80h作為指令資料D_CMD。即，將資料信號輸入輸出端子DQ0～DQ7之電壓根據資料80h之各位元設定為“H”或“L”，於對外部控制端子CLE輸入“H”，對外部控制端子ALE輸入“L”之狀態下，將外部控制端子/WE自“L”上升至“H”。資料80h係寫入動作開始時輸入之指令。

於時序t202，控制器CD對記憶體裸片MD輸入資料A201作為位址資料D_ADD。即，將資料信號輸入輸出端子DQ0～DQ7之電壓根據資料A201之各位元設定為“H”或“L”，於對外部控制端子CLE輸入“L”，對外部控制端子ALE輸入“H”之狀態下，將外部控制端子/WE自“L”上升至“H”。資料A201係構成行位址CA(圖2)之一部分之8位元之資料。

於時序t203，控制器CD對記憶體裸片MD輸入資料A202作為位址資料D_ADD。資料A202係構成行位址CA(圖2)之一部分之8位元之資料。

於時序t204，控制器CD對記憶體裸片MD輸入資料A203作為位址資料D_ADD。資料A203係構成列位址RA(圖2)之一部分之8位元之資料。

於時序t205，控制器CD對記憶體裸片MD輸入資料A204作為位址資料D_ADD。資料A204係構成列位址RA(圖2)之一部分之8位元之資料。

於時序t206，控制器CD對記憶體裸片MD輸入資料A205作為位址資料D_ADD。資料A204係構成列位址RA(圖2)之一部分之8位元之資料。

於時序t207，控制器CD對記憶體裸片MD輸入資料D201作為資料DAT。即，將資料信號輸入輸出端子DQ0～DQ7之電壓根據資料D201之各位元，設定為“H”或“L”，於對外部控制端子CLE輸入“L”，對外部控制端子ALE輸入“L”之狀態下，切換(觸發)資料選通信號輸入輸出端子DQS、/DQS之輸入信號。資料D201係藉由寫入動作寫入至記憶胞MC之資料DAT中之8位元量之資料。

於時序t208，控制器CD對記憶體裸片MD輸入資料D202作為資料DAT。資料D202係藉由寫入動作寫入至記憶胞MC之資料DAT中之8位元量之資料。以下同樣地，控制器CD對記憶體裸片MD輸入各8位元之資料，作為資料DAT。

於時序t209，控制器CD對記憶體裸片MD輸入資料D2XX作為資料DAT。資料D2XX係藉由寫入動作寫入至記憶胞MC之資料DAT中之8位元量之資料。

於時序t210，控制器CD對記憶體裸片MD輸入資料10h作為指令資料D_CMD。資料10h係顯示寫入動作相關之指令集之輸入結束之指令。

於時序t211，端子RY//BY自“H”狀態變為“L”狀態，禁止對記憶體裸片MD之存取。又，記憶體裸片MD中執行寫入動作。

於時序t212，記憶體裸片MD中之寫入動作結束。又，端子RY//BY自“L”狀態變為“H”狀態，允許對記憶體裸片MD之存取。

於時序t213，控制器CD對記憶體裸片MD例如輸入資料70h，作為指令資料D_CMD。資料70h係請求輸出保持於狀態暫存器STR(圖2)之狀態資料D_ST之指令。

於時序t214，控制器CD自記憶體裸片MD例如輸出資料D211。資料D211係狀態資料D_ST(圖2)。

[編程動作] 寫入動作包含複數個動作。以下之說明中，對其中之一即編程動作進行說明。編程動作係對選擇字元線WL_S供給編程電壓，使記憶胞MC之閾值電壓增大之動作。

另，以下之說明中，存在將成為寫入動作等動作之對象之字元線WL稱為選擇字元線WL_S，將除此以外之字元線WL稱為非選擇字元線WL_U之情形。又，以下之說明中，存在將成為寫入動作等動作之對象之串單元SU所含之複數個記憶胞MC中，連接於選擇字元線WL_S者稱為「選擇記憶胞MC」之情形。又，以下之說明中，存在將包含此種複數個選擇記憶胞MC之構成稱為選擇頁面PG之情形。

圖9係用於對編程動作進行說明之模式性剖視圖。

於編程動作中，例如對連接於複數個選擇記憶胞MC中進行閾值電壓調整者之位元線BL_W供給電壓V_SS。又，對連接於複數個選擇記憶胞MC中不進行閾值電壓調整者之位元線BL_P供給電壓V_DD。電壓V_DD大於電壓V_SS。例如，於感測放大器模組SAM內之複數個鎖存電路DL0～DLn中分別保持有藉由寫入動作寫入之資料。於該狀態下，若將參考圖4說明之信號線STB、XXL、BLC、BLS、HLL、BLX之狀態設為“L、L、H、H、L、H”，則對位元線BL_W供給電壓V_SS，對位元線BL_P供給電壓V_DD。

又，於編程動作中，對汲極側選擇閘極線SGD供給電壓V_SGD。

電壓V_SGD大於電壓V_SS。又，電壓V_SGD與電壓V_SS之電壓差，大於使汲極側選擇電晶體STD作為NMOS電晶體發揮功能時之閾值電壓。因此，於連接於位元線BL_W之汲極側選擇電晶體STD之通道區域，形成電子之通道，傳輸電壓V_SS。

另一方面，電壓V_SGD與電壓V_DD之電壓差小於使汲極側選擇電晶體STD作為NMOS電晶體發揮功能時之閾值電壓。因此，連接於位元線BL_P之汲極側選擇電晶體STD變為斷開狀態。

又，於編程動作中，對源極線SL供給電壓V_SRC，對源極側選擇閘極線SGS供給電壓V_SS。電壓V_SRC略大於電壓V_SS。由此，源極側選擇電晶體STS變為斷開狀態。

又，於編程動作中，對非選擇字元線WL_U供給寫入通路電壓V_PASS。寫入通路電壓V_PASS大於參考圖7說明之讀出通路電壓V_READ。又，寫入通路電壓V_PASS與電壓V_SS之電壓差不論記錄於記憶胞MC之資料如何，皆大於使記憶胞MC作為NMOS電晶體發揮功能時之閾值電壓。因此，於非選擇記憶胞MC之通道區域形成電子之通道，對寫入記憶胞MC傳輸電壓V_SS。

又，於編程動作中，對選擇字元線WL_S供給編程電壓V_PGM。編程電壓V_PGM大於寫入通路電壓V_PASS。

此處，對連接於位元線BL_W之半導體柱120之通道供給電壓V_SS。於此種半導體柱120與選擇字元線WL_S之間，產生相對較大之電場。藉此，半導體柱120之通道中之電子經由隧道絕緣膜131(圖6)，穿隧至電荷累積膜132(圖6)中。藉此，寫入記憶胞MC之閾值電壓增大。

另一方面，連接於位元線BL_P之半導體柱120之通道變為電性浮動狀態，該通道之電位藉由與非選擇字元線WL_U之電容耦合，上升至寫入通路電壓V_PASS程度。於此種半導體柱120與選擇字元線WL_S之間，僅產生小於上述電場之電場。因此，半導體柱120之通道中之電子不穿隧至電荷累積膜132(圖6)中。因此，禁止記憶胞MC之閾值電壓不增大。

另，於編程動作中，例如亦可對連接於複數個選擇記憶胞MC中進行閾值電壓調整者之一部分之位元線BL_W，供給大於電壓V_SS且小於電壓V_DD之電壓。

[寫入動作之執行順序] 接著，對寫入動作之執行順序進行說明。圖10係用於對寫入動作之執行順序進行說明之模式性剖視圖。

圖10例示出2個記憶體塊BLK。又，圖10之例中，記憶體塊BLK具備5個字元線WL，與5個串單元SUa～SUe。因此，圖10之例中，記憶體塊BLK具備25個頁面PG。例如，記憶胞MC記憶1位元資料之情形時，於記憶體塊BLK中記憶對應於25個頁面PG之資料。

又，圖10例示出寫入動作之執行順序。圖10之例中，首先，對對應於自下方數起第1個字元線WL之5個頁面PG，依序執行寫入動作。各寫入動作中，於抹除狀態之頁面PG中記憶對應於1個頁面PG之資料。即，將對應於低階狀態之記憶胞MC藉由一次寫入動作，控制成2種狀態。接著，對對應於自下方數起第2個字元線WL之5個頁面PG，依序執行寫入動作。以下同樣地，對對應於自下方數起第3～5個字元線WL之15個頁面PG，依序執行寫入動作。

[第1模式之寫入動作] 如上所述，寫入動作中包含含有編程動作之複數個動作。例如，存在於執行編程動作之前，執行進行位元線BL等之充電之預充電動作之情形。又，存在於執行編程動作之後，執行進行字元線WL等之放電之均衡動作之情形。

此處，例如亦考慮於對複數個頁面PG連續執行編程動作之情形時，對應於第1個頁面PG執行預充電動作、編程動作及均衡動作，之後，對應於第2個頁面PG執行預充電動作、編程動作及均衡動作。

另一方面，亦考慮對應於第1個頁面PG執行預充電動作及編程動作之後，將放電動作及預充電動作各省略1次量，執行編程動作及均衡動作。根據此種方法，可提供可縮短寫入動作所需之時間且高速動作之半導體記憶裝置。

以下，作為第1模式之寫入動作，對此種方法進行說明。第1模式之寫入動作中，依序執行第1預充電動作、第1編程動作之後，連續執行第2編程動作。另，第1模式之寫入動作中，於複數個記憶胞MC保持2值(1位元)。

圖11係用於對第1模式之寫入動作進行說明之時序圖。圖11中，將1個記憶體塊BLK內之不同之2個串單元SU之汲極側選擇閘極線SGD稱為選擇閘極線SGDstr0、SGDstr1。選擇閘極線SGDstr0係第1編程動作中成為寫入對象之頁面PG所對應之汲極側選擇閘極線SGD。選擇閘極線SGDstr1係第2編程動作中成為寫入對象之頁面PG所對應之汲極側選擇閘極線SGD。又，存在將複數個非選擇字元線WL_U中，位於較選擇字元線WL_S靠汲極側選擇閘極線SGD側之非選擇字元線WL_U稱為汲極側非選擇字元線WL_U__D，將位於較選擇字元線WL_S靠源極側選擇閘極線SGS側之非選擇字元線WL_U稱為源極側非選擇字元線WL_{U_S}之情形。

於時序t221至時序t231，執行對成為對象之配線供給規定電壓進行預充電之第1預充電動作。

於第1預充電動作之時序t221，例如對第1編程動作中成為位元線BL_W之位元線BLn供給電壓V_SS(第2電壓)，對第1編程動作中成為位元線BL_P之位元線BL_n+1供給電壓V_DD(第4電壓)，對源極線SL供給電壓V_SL。又，於第1預充電動作之時序t221，對選擇閘極線SGDstr0、SGDstr1、選擇字元線WL_S、汲極側非選擇字元線WL_{U_D}、源極側非選擇字元線WL_{U_S}、源極側選擇閘極線SGS，供給電壓V_PRE(第3電壓)，將電壓V_SS上升至電壓V_PRE。電壓V_DD、電壓V_SL及電壓V_PRE為大於電壓V_SS之電壓。電壓V_PRE為大於電壓V_DD及電壓V_SL之電壓。電壓V_DD及電壓V_SL為不同大小之電壓，但亦可為相同大小之電壓。

於第1預充電動作之時序t222，對選擇閘極線SGDstr0、SGDstr1、選擇字元線WL_S、汲極側非選擇字元線WL_{U_D}、源極側非選擇字元線WL_{U_S}、源極側選擇閘極線SGS，供給電壓V_SS，將電壓V_PRE上升至電壓V_SS。

於第1預充電動作之時序t223，對源極線SL供給電壓V_SS，將電壓V_SL降低至電壓V_SS。又，對源極側選擇閘極線SGS供給電壓V_SGS，將電壓V_SS上升至電壓V_SGS。電壓V_SGS具有不會使源極側選擇電晶體STS變為接通狀態之程度之大小。另，亦可於第1預充電動作之時序t223，保持對源極側選擇閘極線SGS供給電壓V_SS之狀態不變。

於第1預充電動作之時序t224，對源極線SL供給電壓V_SRC，將電壓V_SS上升至電壓V_SRC。另，亦可於第1預充電動作之時序t224，保持對源極線SL供給電壓V_SS之狀態不變。

於第1預充電動作之時序t225，對第1編程動作中成為寫入對象之選擇閘極線SGDstr0供給電壓V_SGD。

於時序t231至時序t236，執行第1編程動作。

於第1編程動作之時序t231，例如對第1編程動作中成為位元線BL_P之位元線BL_n+1供給電壓V_DD(第1電壓)，對第1編程動作中成為位元線BL_W之位元線BL_n供給電壓V_SS，對選擇閘極線SGDstr0供給電壓V_SGD，對選擇閘極線SGDstr1供給電壓V_SS。又，於第1編程動作之時序t231，對選擇字元線WL_S、汲極側非選擇字元線WL_{U_D}、源極側非選擇字元線WL_{U_S}，供給電壓V_DD-V_th，將電壓V_SS上升至電壓V_DD-V_th。另，電壓V_DD例如為電源電壓之高電壓側之電壓程度之電壓。電壓V_th例如為電性連接於被供給電源電壓之高電壓側之電壓之焊盤電極與字元線WL間之複數個電晶體中，具有最大之閾值電壓之電晶體之閾值電壓程度大小之電壓。

於第1編程動作之時序t232，對選擇字元線WL_S、汲極側非選擇字元線WL_{U_D}、源極側非選擇字元線WL_{U_S}，供給寫入通路電壓V_PASS。於第1編程動作之時序t233，對選擇字元線WL_S供給第1編程電壓V_PGM。

於第1編程動作之時序t234，對選擇字元線WL_S供給寫入通路電壓V_PASS，將第1編程電壓V_PGM降低至寫入通路電壓V_PASS，對汲極側非選擇字元線WL_{U_D}、源極側非選擇字元線WL_{U_S}供給電壓V_DD-V_th，將寫入通路電壓V_PASS降低至電壓V_DD-V_th。

於第1編程動作之時序t235，對位元線BL_n+1、選擇閘極線SGDstr0、選擇字元線WL_S、汲極側非選擇字元線WL_{U_D}、源極側非選擇字元線WL_{U_S}，供給電壓V_SS，將位元線BL_n+1之電壓V_DD、選擇閘極線SGDstr0之電壓V_SGD、選擇字元線WL_S之寫入通路電壓V_PASS、汲極側非選擇字元線WL_{U_D}、源極側非選擇字元線WL_{U_S}之電壓V_DD-V_th降低至電壓V_SS。

於時序t251至時序t271，執行恢復動作。

於恢復動作之時序t251，例如對第2編程動作中成為位元線BL_P之位元線BL_n供給電壓V_DD，對第1編程動作中成為位元線BL_W之位元線BL_n+1供給電壓V_SS。

於時序t271至時序t276，執行第2編程動作。

於第2編程動作之時序t271，例如對第2編程動作中成為位元線BL_P之位元線BL_n供給電壓V_DD，對第1編程動作中成為位元線BL_W之位元線BL_n+1供給電壓V_SS，對選擇閘極線SGDstr1供給電壓V_SGD，對選擇閘極線SGDstr0供給電壓V_SS。又，於第2編程動作之時序t271，對選擇字元線WL_S、汲極側非選擇字元線WL_{U_D}、源極側非選擇字元線WL_{U_S}，供給電壓V_DD-V_th，將電壓V_SS上升至電壓V_DD-V_th。

於第2編程動作之時序t272～t276，執行與第1編程動作之時序t231～t236相同之動作。

於第2編程動作後之時序t276至時序t283，執行均衡動作(放電)。

於均衡動作之時序t281，對位元線BL_n、位元線BL_n+1、選擇閘極線SGDstr0、選擇閘極線SGDstr1、選擇字元線WL_S、汲極側非選擇字元線WL_{U_D}、源極側非選擇字元線WL_{U_S}，供給開路電壓，將串單元SU中之選擇電晶體(STD、STS)、複數個記憶胞MC設為接通狀態。

於均衡動作之時序t282，對位元線BL_n、位元線BL_n+1、選擇閘極線SGDstr0、選擇閘極線SGDstr1、選擇字元線WL_S、汲極側非選擇字元線WL_{U_D}、源極側非選擇字元線WL_{U_S}、源極側選擇閘極線SGS、源極線SL，供給電壓V_SS，將串單元SU₀、SU₁之選擇電晶體(STD、STS)、複數個記憶胞MC設為斷開狀態。

[第2模式之寫入動作] 接著，參考圖12，對依序執行第1預充電動作、第1編程動作之後，依序執行第2預充電動作及第2編程動作之第2模式之寫入動作進行說明。第2模式之寫入動作中，亦於複數個記憶胞MC保持2值(1位元)。

圖12係用於對第2模式之寫入動作進行說明之時序圖。關於圖12之選擇閘極線SGDstr0、SGDstr1、選擇閘極線SGDstr0、選擇閘極線SGDstr1、汲極側非選擇字元線WL_{U_D}、源極側非選擇字元線WL_{U_S}，如圖11所說明。

於時序t221至時序t231，執行對成為對象之配線供給規定電壓進行預充電之第1預充電動作。關於具體動作，如參考圖11以第1模式之寫入動作說明之第1預充電動作所示。

於時序t231至時序t236，執行第1編程動作。關於具體動作，如參考圖11以第1模式之寫入動作說明之第1編程動作所述。

於第1編程動作後之時序t236至時序t243，執行均衡動作(放電)。

於均衡動作之時序t241，對位元線BL_n、位元線BL_n+1、選擇閘極線SGDstr0、選擇閘極線SGDstr1、選擇字元線WL_S、汲極側非選擇字元線WL_{U_D}、源極側非選擇字元線WL_{U_S}，供給開路電壓，將串單元SU₀、SU₁之選擇電晶體(STD、STS)、複數個記憶胞MC設為接通狀態。

於均衡動作之時序t242，對位元線BL_n、位元線BL_n+1、選擇閘極線SGDstr0、選擇閘極線SGDstr1、選擇字元線WL_S、汲極側非選擇字元線WL_{U_D}、源極側非選擇字元線WL_{U_S}、源極側選擇閘極線SGS、源極線SL，供給電壓V_SS，將串單元SU₀、SU₁之選擇電晶體(STD、STS)、複數個記憶胞MC設為斷開狀態。

於時序t261至時序t271，執行對成為對象之配線供給規定電壓進行預充電之第2預充電動作。

於第2預充電動作之時序t261，例如對第2編程動作中成為位元線BL_W之位元線BL_n+1供給電壓V_SS，對第2編程動作中成為位元線BL_P之位元線BL_n供給電壓V_DD，對源極線SL供給電壓V_SL。又，對選擇閘極線SGDstr0、SGDstr1、選擇字元線WL_S、汲極側非選擇字元線WL_{U_D}、源極側非選擇字元線WL_{U_S}、源極側選擇閘極線SGS，供給電壓V_PRE，將電壓V_SS上升至電壓V_PRE。

於第2預充電動作之時序t262，對選擇閘極線SGDstr0、SGDstr1、選擇字元線WL_S、汲極側非選擇字元線WL_{U_D}、源極側非選擇字元線WL_{U_D}、源極側非選擇字元線WL_{U_S}、源極側選擇閘極線SGS，供給電壓V_SS，將電壓V_PRE降低至電壓V_SS。

於第2預充電動作之時序t263，對源極線SL供給電壓V_SS，將電壓V_SL降低至電壓V_SS。又，對源極側選擇閘極線SGS供給電壓V_SGS，將電壓V_SS上升至電壓V_SGS。另，亦可於預充電動作之時序t263，保持對源極側選擇閘極線SGS供給電壓V_SS之狀態不變。

於第2預充電動作之時序t264，對源極線SL供給電壓V_SRC，將電壓V_SS上升至電壓V_SRC。另，亦可於預充電動作之時序t264，保持對源極線SL供給電壓V_SS之狀態不變。

於第2預充電動作之時序t265，對第2編程動作中成為寫入對象之選擇閘極線SGDstr1供給電壓V_SGD。

於時序t271至時序t276，執行第2編程動作。關於具體動作，如參考圖11以第1模式之寫入動作說明之第2編程動作所述。

於第2編程動作後之時序t276至時序t283，執行均衡動作(放電)。關於具體動作，如參考圖11以第1模式之寫入動作說明之均衡動作(放電)所述。

[效果] 於複數個記憶胞MC保持2值(1位元)之2值動作(SLC)中，雖資料集成度較低，但可進行高速寫入動作、讀出動作，且具有高可靠性。第2模式之寫入動作係於依序執行第1預充電動作、第1編程動作之後，依序執行第2預充電動作及第2編程動作之寫入動作，進行按照每個頁面PG之寫入。相對於此，第1模式之寫入動作係於依序執行第1預充電動作、第1編程動作之後，連續執行第2編程動作之寫入動作，連續進行2個頁面PG之寫入。如此，可提供如下之半導體記憶裝置：第1模式之寫入動作中，可將第2模式之寫入動作中於第1編程動作及第2編程動作之間進行之均衡動作及第2預充電動作之時間，統一至與第1編程動作前之第1預充電動作及第1編程動作後之恢復動作之時間，縮短進行寫入動作之時間，且高速動作。

[第1實施形態之變化例1] 上述第1實施形態中，第1模式之寫入動作及第2模式之寫入動作中執行之第1預充電動作中，進行第1編程動作中成為位元線BL_P之位元線BL_n之預充電(位元線預充電動作)，與複數個記憶胞MC之通道之預充電(通道預充電動作)。且，通道預充電動作自汲極側選擇閘極線SGD側與源極側選擇閘極線SGS側兩者進行。相對於此，本變化例中，第1預充電動作中，自汲極側選擇閘極線SGD側進行通道預充電動作。

[第1模式之寫入動作] 接著，參考圖13，對本變化例之第1模式之寫入動作進行說明。本變化例之第1模式之寫入動作中，亦於複數個記憶胞MC保持2值(1位元)。

圖13係用於對變化例1之第1模式之寫入動作進行說明之時序圖。

於第1預充電動作之時序t221，例如對第1編程動作中成為位元線BL_W之位元線BL_n供給電壓V_SS，對第1編程動作中成為位元線BL_P之位元線BL_n+1供給電壓V_DD，對源極線SL供給電壓V_SL。又，對選擇閘極線SGDstr0、SGDstr1、選擇字元線WL_S、汲極側非選擇字元線WL_{U_D}，供給電壓V_PRE，將電壓V_SS上升至電壓V_PRE。另，對源極側非選擇字元線WL_{U_S}、源極側選擇閘極線SGS供給電壓V_SS。如此，自汲極側選擇閘極線SGD側進行通道預充電動作。

於第1預充電動作之時序t222，對選擇閘極線SGDstr0、SGDstr1、選擇字元線WL_S、汲極側非選擇字元線WL_{U_D}，供給電壓V_SS，將電壓V_PRE降低至電壓V_SS。

於第1預充電動作之時序t223至時序t225，如參考圖11以第1模式之寫入動作說明之第1預充電動作所述。

於第1編程動作後，且第2編程動作前之時序t236至時序t271，執行恢復動作。關於具體動作，如參考圖11以第1模式之寫入動作說明之恢復動作所述。

[第2模式之寫入動作] 接著，參考圖14，對本變化例之第2模式之寫入動作進行說明。本變化例之第2模式之寫入動作中，亦於複數個記憶胞MC保持2值(1位元)。

圖14係用於對變化例1之第2模式之寫入動作進行說明之時序圖。

於時序t221至時序t231，執行對成為對象之配線供給規定電壓進行預充電之第1預充電動作。關於具體動作，如參考圖13以本變化例之第1模式之寫入動作說明之第1預充電動作所述。

於第1編程動作後之時序t236至時序t243，執行均衡動作(放電)。關於具體動作，如參考圖12以第2模式之寫入動作說明之均衡動作(放電)所述。

於時序t261至時序t271，執行對成為對象之配線供給規定電壓進行預充電之第2預充電動作。關於具體動作，如參考圖12以第2模式之寫入動作說明之第2預充電動作所述。

[第1實施形態之變化例2] 上述第1實施形態中，以第1模式之寫入動作及第2模式之寫入動作執行之第1預充電動作中，通道預充電動作自汲極側選擇閘極線SGD側與源極側選擇閘極線SGS側兩者進行。相對於此，本變化例中，第1預充電動作中，自源極側選擇閘極線SGS側進行通道預充電動作。

[第1模式之寫入動作] 接著，參考圖15，對本變化例之第1模式之寫入動作進行說明。本變化例之第1模式之寫入動作中，亦於複數個記憶胞MC保持2值(1位元)。

圖15係用於對變化例2之第1模式之寫入動作進行說明之時序圖。

於第1預充電動作之時序t221，例如對第1編程動作中成為位元線BL_W之位元線BL_n供給電壓V_SS，對第1編程動作中成為位元線BL_P之位元線BL_n+1供給電壓V_DD，對源極線SL供給電壓V_SL。又，對選擇字元線WL_S、源極側非選擇字元線WL_{U_S}、源極側選擇閘極線SGS供給電壓V_PRE，將電壓V_SS上升至電壓V_PRE。另，對選擇閘極線SGDstr0、SGDstr1、汲極側非選擇字元線WL_{U_D}供給電壓V_SS。如此，自源極側選擇閘極線SGS側進行通道預充電動作。

於第1預充電動作之時序t222，對選擇字元線WL_S、源極側非選擇字元線WL_{U_S}、源極側選擇閘極線SGS供給電壓V_SS，將電壓V_PRE降低至電壓V_SS。

[第2模式之寫入動作] 接著，參考圖16，對本變化例之第2模式之寫入動作進行說明。本變化例之第2模式之寫入動作中，亦於複數個記憶胞MC保持2值(1位元)。

圖16係用於對變化例2之第2模式之寫入動作進行說明之時序圖。

於時序t221至時序t231，執行對成為對象之配線供給規定電壓進行預充電之第1預充電動作。關於具體動作，如參考圖15以本變化例之第1模式之寫入動作說明之第1預充電動作所述。

於時序t261至時序t271，執行對成為對象之配線供給規定電壓而進行預充電之第2預充電動作。關於具體動作，如參考圖12以第2模式之寫入動作說明之第2預充電動作所述。

[第1實施形態之變化例3] 第1實施形態之寫入動作除預充電動作、編程動作及均衡動作外，亦可包含驗證動作。驗證動作係較編程動作晚執行之動作，且係確認是否已對頁面PG內之各記憶胞MC適當寫入資料之動作。本變化例中，關於第1模式之寫入動作及第2模式之寫入動作中進行驗證動作之情形，舉於第1預充電動作中，自源極側閘極線SGS側進行通道預充電動作之情形為例進行說明。

[第1模式之寫入動作] 接著，參考圖17，對本變化例之第1模式之寫入動作進行說明。本變化例之第1模式之寫入動作中，亦於複數個記憶胞MC保持2值(1位元)。

圖17係用於對變化例3之第1模式之寫入動作進行說明之時序圖。

於時序t221至時序t231，執行對成為對象之配線供給規定電壓進行預充電之第1預充電動作。關於具體動作，如參考圖15以第1模式之寫入動作說明之第1預充電動作所述。

於時序t283至時序t2910，執行第1驗證動作。

於第1驗證動作之時序t291，對選擇閘極線SGDstr0、選擇閘極線SGDstr1、源極側選擇閘極線SGS，供給電壓V_SG。電壓V_SG具有使選擇電晶體(STD、STS)成為接通狀態之程度之大小。又，對汲極側非選擇字元線WL_{U_D}、源極側非選擇字元線WL_{U_S}，供給讀出通路電壓V_READ(圖7)。又，對選擇字元線WL_S供給電壓V_VFYS(圖7)(第4電壓)。又，對位元線BL_n、位元線BL_n+1供給電壓V_DD。對源極線SL供給電壓V_SRC。

於第1驗證動作之時序t292，對選擇閘極線SGDstr1供給電壓V_SS，將選擇閘極線SGDstr1之電壓V_VFYS降低至電壓V_SS。

於第1驗證動作之時序t292～t293，執行感測動作。感測動作中，參考圖4說明之感測節點SEN與位元線BL導通。將連接於接通狀態之記憶胞MC之感測節點SEN之電荷放電，與其連接之感測電晶體41變為斷開狀態。另一方面，維持連接於斷開狀態之記憶胞MC之感測節點SEN之電荷，與其連接之感測電晶體41變為接通狀態。於此種狀態下，若將信號線STB設為接通狀態，則對配線LBUS，傳輸顯示記憶胞MC為接通狀態還是斷開狀態之資料。該資料可藉由鎖存電路SDL、DL0～DLn中之任一者鎖存。

於第1驗證動作之時序t293，對位元線BL_n、位元線BL_n+1、選擇閘極線SGDstr0、選擇閘極線SGDstr1、汲極側非選擇字元線WL_{U_D}、選擇字元線WL_S、源極側非選擇字元線WL_{U_S}、源極側選擇閘極線SGS，供給電壓V_SS，將位元線BL_n、位元線BL_n+1、選擇閘極線SGDstr0、選擇閘極線SGDstr1、汲極側非選擇字元線WL_{U_D}、選擇字元線WL_S、源極側非選擇字元線WL_{U_S}、源極側選擇閘極線SGS之電壓降低至電壓V_SS。

於第1驗證動作之時序t294，對源極線SL供給電壓V_SS，將源極線SL之電壓V_SL降低至電壓V_SS。

於時序t2910至時序t2915，執行第2驗證動作。

於第2驗證動作之時序t2911，對選擇閘極線SGDstr0、選擇閘極線SGDstr1、源極側選擇閘極線SGS，供給電壓V_SG。又，對汲極側非選擇字元線WL_{U_D}、源極側非選擇字元線WL_{U_S}，供給讀出通路電壓V_READ(圖7)。又，對選擇字元線WL_S供給電壓V_VFYS(第4電壓)。又，對位元線BL_n、位元線BL_n+1供給電壓V_DD。對源極線SL供給電壓V_SRC。

於第2驗證動作之時序t2912，對選擇閘極線SGDstr0供給電壓V_SS，將選擇閘極線SGDstr0之電壓V_VFY降低至電壓V_SS。

於第1驗證動作之時序t292～t293，執行感測動作。

於第2驗證動作之時序t2913，對位元線BL_n、位元線BL_n+1、選擇閘極線SGDstr0、選擇閘極線SGDstr1、汲極側非選擇字元線WL_{U_D}、選擇字元線WL_S、源極側非選擇字元線WL_{U_S}、源極側選擇閘極線SGS，供給電壓V_SS，將位元線BL_n、位元線BL_n+1、選擇閘極線SGDstr0、選擇閘極線SGDstr1、汲極側非選擇字元線WL_{U_D}、選擇字元線WL_S、源極側非選擇字元線WL_{U_S}、源極側選擇閘極線SGS之電壓降低至電壓V_SS。

於第2驗證動作之時序t2914，對源極線SL供給電壓V_SS，將源極線SL之電壓V_SL降低至電壓V_SS。

[第2模式之寫入動作] 接著，參考圖18，對本變化例之第2模式之寫入動作進行說明。本變化例之第2模式之寫入動作中，亦於複數個記憶胞MC保持2值(1位元)。

圖18係用於對變化例3之第2模式之寫入動作進行說明之時序圖。

於時序t243至時序t261，執行第1驗證動作。具體動作如參考圖17以第1驗證動作說明所述。

於時序t283至時序t2915，執行第2驗證動作。具體動作如參考圖17以第2驗證動作說明所述。

[第2實施形態] 上述第1實施形態中，已對第1模式之寫入動作中連續進行2個頁面PG之寫入之情形進行說明，但亦可連續進行3個以上頁面PG之寫入。本實施形態中，對第1模式之寫入動作中連續進行4個以上頁面PG之寫入之情形進行說明。

另，於執行寫入動作時，例如亦可將對應於3個以上頁面PG之資料預先保持於3個以上之鎖存電路DL0～DLn(圖4)。又，亦可於執行寫入動作期間，更新鎖存電路DL0～DLn中之資料，使用更新後之資料執行編程動作。

[第1模式之寫入動作] 接著，參考圖19，對本實施形態之第1模式之寫入動作進行說明。本實施形態之第1模式之寫入動作中，亦於複數個記憶胞MC保持2值(1位元)。

圖19係用於對第2實施形態之第1模式之寫入動作進行說明之時序圖。圖19中，將1個記憶體塊BLK內之不同之4個串單元SU之汲極側選擇閘極線SGD，稱為選擇閘極線SGD STRn、SGD STRn+1、SGD STRn+2、SGD STRn+3。選擇閘極線SGD STRn係str0編程動作中成為寫入對象之選擇閘極線SGD。選擇閘極線SGD STRn+1係str1編程動作中成為寫入對象之選擇閘極線SGD。選擇閘極線SGD STRn+2係str2編程動作中成為寫入對象之選擇閘極線SGD。選擇閘極線SGD STRn+3係str3編程動作中成為寫入對象之選擇閘極線SGD。

於時序t321至時序t331，執行對成為對象之配線供給規定電壓進行預充電之第1預充電動作。

於第1預充電動作之時序t321，例如對str0編程動作中成為位元線BL_W之位元線BL_n、位元線BL_n+2、位元線BL_n+3、供給電壓V_SS(第2電壓)，對str0編程動作中成為位元線BL_P之位元線BL_n+1供給電壓V_DD(第4電壓)，對源極線SL供給電壓V_SL。又，對選擇閘極線SGD STRn、SGD STRn+1、SGD STRn+2、SGD STRn+3、汲極側非選擇字元線WL_{U_D}、選擇字元線WL_S、源極側非選擇字元線WL_{U_S}、源極側選擇閘極線SGS，供給電壓V_PRE，將電壓V_SS上升至電壓V_PRE。如此，自汲極側選擇閘極線SGD側及源極側選擇閘極線SGS側兩者，進行通道預充電動作。

於第1預充電動作之時序t322，對選擇閘極線SGD STRn、SGD STRn+1、SGD STRn+2、SGD STRn+3、汲極側非選擇字元線WL_{U_D}、選擇字元線WL_S、源極側非選擇字元線WL_{U_S}、源極側選擇閘極線SGS，供給電壓V_SS，將電壓V_PRE降低至電壓V_SS。

於第1預充電動作之時序t323，對源極線SL供給電壓V_SS，將電壓V_SL降低至電壓V_SS。又，對源極側選擇閘極線SGS供給電壓V_SGS，將電壓V_SS上升至電壓V_SGS。另，亦可於第1預充電動作之時序t323，保持對源極側選擇閘極線SGS供給電壓V_SS之狀態不變。

於第1預充電動作之時序t324，對源極線SL供給電壓V_SGS，將電壓V_SS上升至電壓V_SGS。另，亦可於第1預充電動作之時序t324，保持對源極線SL供給電壓V_SS之狀態不變。

於第1預充電動作之時序t325，對第1編程動作中成為寫入對象之選擇閘極線SGD STRn供給電壓V_SGD。

於時序t331至時序t337，執行str0編程動作。

於str0編程動作之時序t331，例如對str0編程動作中成為位元線BL_P之位元線BL_n+1供給電壓V_DD，對str0編程動作中成為位元線BL_W之位元線BL_n、位元線BL_n+2、位元線BL_n+3，供給電壓V_SS，對選擇閘極線SGD STRn供給電壓V_SGD，對選擇閘極線SGD STRn+1、SGD STRn+2、SGD STRn+3供給電壓V_SS。又，於str0編程動作之時序t331，對選擇字元線WL_S、汲極側非選擇字元線WL_{U_D}、源極側非選擇字元線WL_{U_S}，供給電壓V_DD-V_th，將電壓V_SS上升至電壓V_DD-V_th。

於str0編程動作之時序t332，對選擇字元線WL_S、汲極側非選擇字元線WL_{U_D}、源極側非選擇字元線WL_{U_S}，供給寫入通路電壓V_PASS。於str0編程動作之時序t333，對選擇字元線WL_S供給str0編程電壓V_PGM。

於str0編程動作之時序t334，對選擇字元線WL_S供給寫入通路電壓V_PASS，將str0編程電壓V_PGM降低至寫入通路電壓V_PASS，對汲極側非選擇字元線WL_{U_D}、源極側非選擇字元線WL_{U_S}供給電壓V_DD-V_th，將寫入通路電壓V_PASS降低至電壓V_DD-V_th。

於str0編程動作之時序t335，對選擇閘極線SGD STRn、選擇字元線WL_S、汲極側非選擇字元線WL_{U_D}、源極側非選擇字元線WL_{U_S}，供給電壓V_SS，將選擇閘極線SGD STRn之電壓V_SGD、選擇字元線WL_S之寫入通路電路V_PASS、汲極側非選擇字元線WL_{U_D}、源極側非選擇字元線WL_{U_S}之電壓V_DD-V_th降低至電壓V_SS。

於str0編程動作之時序t336，對位元線BL_n+1供給電壓V_SS，將位元線BL_n+1之電壓V_DD降低至電壓V_SS。

於str0編程動作後，且str1編程動作前之時序t337至時序t351，執行恢復動作。

於恢復動作之時序t341，對str1編程動作中成為位元線BL_P之位元線BL_n、位元線BL_n+2供給電壓V_DD，作為恢復電壓。

於恢復動作之時序t342，對str1編程動作中成為寫入對象之選擇閘極線SGD STRn+1供給電壓V_SGD。

於時序t351至時序t361，執行str1編程動作。

於str1編程動作之時序t351，例如對str1編程動作中成為位元線BL_P之位元線BL_n、位元線BL_n+2供給電壓V_DD，對str1編程動作中成為位元線BL_W之位元線BL_n+1、位元線BL_n+3供給電壓V_SS，對選擇閘極線SGD STRn+1供給電壓V_SGD，對選擇閘極線SGD STRn+0、SGD STRn+2、SGD STRn+3供給電壓V_SS。又，於str1編程動作之時序t351，對選擇字元線WL_S、汲極側非選擇字元線WL_{U_D}、源極側非選擇字元線WL_{U_S}，供給電壓V_DD-V_th，將電壓V_SS上升至電壓V_DD-V_th。

於str1編程動作之時序t352，對選擇字元線WL_S、汲極側非選擇字元線WL_{U_D}、源極側非選擇字元線WL_{U_S}，供給寫入通路電路V_PASS。於str1編程動作之時序t353，對選擇字元線WL_S供給str1編程電壓V_PGM。另，str0編程電壓V_PGM與str1編程電壓V_PGM為不同電壓，但亦可為相同電壓。

於str1編程動作之時序t354，對選擇字元線WL_S供給寫入通路電壓V_PASS，將str1編程電壓V_PGM降低至寫入通路電壓V_PASS，對汲極側非選擇字元線WL_{U_D}、源極側非選擇字元線WL_{U_S}供給電壓V_DD-V_th，將寫入通路電壓V_PASS降低至電壓V_DD-V_th。

於str1編程動作之時序t355，對選擇閘極線SGD STRn+1、選擇字元線WL_S、汲極側非選擇字元線WL_{U_D}、源極側非選擇字元線WL_{U_S}，供給電壓V_SS，將選擇閘極線SGD STRn+1之電壓V_SGD、選擇字元線WL_S之寫入通路電壓V_PASS、汲極側非選擇字元線WL_{U_D}、源極側非選擇字元線WL_{U_S}之電壓V_DD-V_th降低至電壓V_SS。

於str1編程動作之時序t356，對位元線BL_n、位元線BL_n+2供給電壓V_SS，將位元線BL_n、位元線BL_n+2之電壓V_DD降低至電壓V_SS。

於str1編程動作後，且str2編程動作前之時序t361至時序t371，執行恢復動作。

於恢復動作之時序t361，對str2編程動作中成為位元線BL_P之位元線BL_n+2供給電壓V_DD，作為恢復電壓。

於恢復動作之時序t362，對str2編程動作中成為寫入對象之選擇閘極線SGD STRn+2供給電壓V_SGD。

於時序t371至時序t381，執行str2編程動作。

於str2編程動作之時序t371，例如對str2編程動作中成為位元線BL_P之位元線BL_n+2供給電壓V_DD(第1電壓)，對str2編程動作中成為位元線BL_W之位元線BL_n、位元線BL_n+1、位元線BL_n+3供給電壓V_SS，對選擇閘極線SGD STRn+2供給電壓V_SGD，對選擇閘極線SGD STRn+0、SGD STRn+1、SGD STRn+3供給電壓V_SS。又，於str2編程動作之時序t371，對選擇字元線WL_S、汲極側非選擇字元線WL_{U_D}、源極側非選擇字元線WL_{U_S}，供給電壓V_DD-V_th，將電壓V_SS上升至電壓V_DD-V_th。

於str2編程動作之時序t372，對選擇字元線WL_S、汲極側非選擇字元線WL_{U_D}、源極側非選擇字元線WL_{U_S}，供給寫入通路電路V_PASS。於str2編程動作之時序t373，對選擇字元線WL_S供給str2編程電壓V_PGM。另，str1編程電壓V_PGM與str2編程電壓V_PGM為不同電壓，但亦可為相同電壓。

於str2編程動作之時序t374，對選擇字元線WL_S供給寫入通路電壓V_PASS，將str2編程電壓V_PGM降低至寫入通路電壓V_PASS，對汲極側非選擇字元線WL_{U_D}、源極側非選擇字元線WL_{U_S}供給電壓V_DD-V_th，將寫入通路電壓V_PASS降低至電壓V_DD-V_th。

於str2編程動作之時序t375，對選擇閘極線SGD STRn+2、選擇字元線WL_S、汲極側非選擇字元線WL_{U_D}、源極側非選擇字元線WL_{U_S}，供給電壓V_SS，將選擇閘極線SGD STRn+2之電壓V_SGD、選擇字元線WL_S之寫入通路電壓V_PASS、汲極側非選擇字元線WL_{U_D}、源極側非選擇字元線WL_{U_S}之電壓V_DD-V_th降低至電壓V_SS。

於str2編程動作之時序t376，對位元線BL_n+2供給電壓V_SS，將位元線BL_n+2之電壓V_DD降低至電壓V_SS。

於str2編程動作後，且str3編程動作前之時序t381至時序t391，執行恢復動作。

於恢復動作之時序t381，對str3編程動作中成為位元線BL_P之位元線BL_n+3供給電壓V_DD，作為恢復電壓。

於恢復動作之時序t382，對str3編程動作中成為寫入對象之選擇閘極線SGD STRn+3供給電壓V_SGD。

於時序t391至時序t401，執行str3編程動作。

於str3編程動作之時序t391，例如對str3編程動作中成為位元線BL_P之位元線BL_n+3供給電壓V_DD(第1電壓)，對str3編程動作中成為位元線BL_W之位元線BL_n、位元線BL_n+1、位元線BL_n+2供給電壓V_SS，對選擇閘極線SGD STRn+3供給電壓V_SGD，對選擇閘極線SGD STRn+0、SGD STRn+1、SGD STRn+2供給電壓V_SS。又，於str3編程動作之時序t391，對選擇字元線WL_S、汲極側非選擇字元線WL_{U_D}、源極側非選擇字元線WL_{U_S}，供給電壓V_DD-V_th，將電壓V_SS上升至電壓V_DD-V_th。

於str3編程動作之時序t392，對選擇字元線WL_S、汲極側非選擇字元線WL_{U_D}、源極側非選擇字元線WL_{U_S}，供給寫入通路電路V_PASS。於str3編程動作之時序t393，對選擇字元線WL_S供給str3編程電壓V_PGM。另，str2編程電壓V_PGM與str3編程電壓V_PGM為不同電壓，但亦可為相同電壓。

於str3編程動作之時序t394，對選擇字元線WL_S供給寫入通路電壓V_PASS，將str3編程電壓V_PGM降低至寫入通路電壓V_PASS，對汲極側非選擇字元線WL_{U_D}、源極側非選擇字元線WL_{U_S}供給電壓V_DD-V_th，將寫入通路電壓V_PASS降低至電壓V_DD-V_th。

於str3編程動作之時序t395，對選擇閘極線SGD STRn+3、選擇字元線WL_S、汲極側非選擇字元線WL_{U_D}、源極側非選擇字元線WL_{U_S}，供給電壓V_SS，將選擇閘極線SGD STRn+3之電壓V_SGD、選擇字元線WL_S之寫入通路電壓V_PASS、汲極側非選擇字元線WL_{U_D}、源極側非選擇字元線WL_{U_S}之電壓V_DD-V_th降低至電壓V_SS。

於str3編程動作之時序t396，對位元線BL_n+3供給電壓V_SS，將位元線BL_n+3之電壓V_DD降低至電壓V_SS。

於str3編程動作後之時序t401至時序t403，執行均衡動作(放電)。

於均衡動作之時序t401，對位元線BL_n～位元線BL_n+3、選擇閘極線SGD STRn～選擇閘極線SGD STRn+3、選擇字元線WL_S、汲極側非選擇字元線WL_{U_D}、源極側非選擇字元線WL_{U_S}，供給開路電壓。

於均衡動作之時序t402，對位元線BL_n～位元線BL_n+3、選擇閘極線SGD STRn～選擇閘極線SGD STRn+3、選擇字元線WL_S、汲極側非選擇字元線WL_{U_D}、源極側非選擇字元線WL_{U_S}、源極側選擇閘極線SGS、源極線SL，供給電壓V_SS。

[第3實施形態] 第1模式之寫入動作亦可適用於跨越字元線WL之寫入。以下，將該情形作為本實施形態進行說明。

[第1模式之寫入動作] 接著，參考圖20，對本實施形態之第1模式之寫入動作進行說明。本實施形態之第1模式之寫入動作中，亦於複數個記憶胞MC保持2值(1位元)。

圖20係用於對第3實施形態之第1模式之寫入動作進行說明之時序圖。圖20之選擇閘極線SGD STRn、SGD STRn+1、SGD STRn+2、SGD STRn+3如參考圖19所說明。字元線WLn及字元線WLn+1係跨越之字元線WL，於成為寫入對象之情形時顯示選擇字元線WL_S。圖20中，顯示出第1預充電動作中，自源極側選擇閘極線SGS側進行通道預充電動作之情形。

於時序t521至時序t531，執行對成為對象之配線供給規定電壓進行預充電之第1預充電動作。

於第1預充電動作之時序t521，例如對str0編程動作中成為位元線BL_W之位元線BL_n、位元線BL_n+2、位元線BL_n+3，供給電壓V_SS，對str0編程動作中成為位元線BL_P之位元線BL_n+1供給電壓V_DD，對源極線SL供給電壓V_SL。又，對字元線WL_n、字元線WL_n+1、源極側非選擇字元線WL_{U_S}、源極側選擇閘極線SGS，供給電壓V_PRE，將電壓V_SS上升至電壓V_PRE。另，對選擇閘極線SGD STRn、SGD STRn+1、SGD STRn+2、SGD STRn+3、汲極側非選擇字元線WL_{U_D}，供給電壓V_SS。如此，自源極側選擇閘極線SGS側進行通道預充電動作。

於第1預充電動作之時序t522，對字元線WL_n、字元線WL_n+1、源極側非選擇字元線WL_{U_S}、源極側選擇閘極線SGS，供給電壓V_SS，將電壓V_PRE降低至電壓V_SS。

於第1預充電動作之時序t523，對源極線SL供給電壓V_SS，將電壓V_SL降低至電壓V_SS。又，對源極側選擇閘極線SGS供給電壓V_SGS，將電壓V_SS上升至電壓V_SGS。另，亦可於第1預充電動作之時序t523，保持對源極側選擇閘極線SGS供給電壓V_SS之狀態不變。

於第1預充電動作之時序t524，對源極線SL供給電壓V_SGS，將電壓V_SS上升至電壓V_SGS。另，亦可於第1預充電動作之時序t524，保持對源極線SL供給電壓V_SS之狀態不變。

於第1預充電動作之時序t525，對str0編程動作中成為寫入對象之選擇閘極線SGD STRn+1供給電壓V_SGD。

於時序t531至時序t537，執行str0編程動作。

於str0編程動作之時序t531，例如對str0編程動作中成為位元線BL_P之位元線BL_n+1供給電壓V_DD(第1電壓)，對str0編程動作中成為位元線BL_W之位元線BL_n、位元線BL_n+2、位元線BL_n+3，供給電壓V_SS，對選擇閘極線SGDstr0供給電壓V_SGD。又，於str0編程動作之時序t531，對汲極側非選擇字元線WL_{U_D}、字元線WL_n、字元線WL_n+1、源極側非選擇字元線WL_{U_S}，供給電壓V_DD-V_th，將電壓V_SS上升至電壓V_DD-V_th。

於str0編程動作之時序t532，對汲極側非選擇字元線WL_{U_D}、字元線WL_n、字元線WL_n+1、源極側非選擇字元線WL_{U_S}，供給寫入通路電壓V_PASS。於str0編程動作之時序t533，對字元線WL_n供給str0編程電壓V_PGM。

於str0編程動作之時序t534，對字元線WL_n供給寫入通路電壓V_PASS，將str0編程電壓V_PGM降低至寫入通路電壓V_PASS，對汲極側非選擇字元線WL_{U_D}、字元線WL_n+1、源極側非選擇字元線WL_{U_S}，供給電壓V_DD-V_th，將寫入通路電壓V_PASS降低至電壓V_DD-V_th。

於str0編程動作之時序t535，對選擇閘極線SGD STRn+1、汲極側非選擇字元線WL_{U_D}、字元線WL_n、字元線WL_n+1、源極側非選擇字元線WL_{U_S}，供給電壓V_SS，將選擇閘極線SGD STRn+1之電壓V_SGD、字元線WL_n之寫入通路電壓V_PASS、字元線WL_n+1、汲極側非選擇字元線WL_{U_D}、源極側非選擇字元線WL_{U_S}之電壓V_DD-V_th降低至電壓V_SS。

於str0編程動作之時序t536，對位元線BL_n+1供給電壓V_SS，將位元線BL_n+1之電壓V_DD降低至電壓V_SS。

於str0編程動作後，且str1編程動作前之時序t537至時序t551，執行恢復動作。

於恢復動作之時序t541，對str1編程動作中成為位元線BL_P之位元線BL_n、位元線BL_n+2供給電壓V_DD，作為恢復電壓。

於恢復動作之時序t542，對str1編程動作中成為寫入對象之選擇閘極線SGD STRn+2供給電壓V_SGD。

於時序t551至時序t561，執行str1編程動作。

於str1編程動作之時序t551，例如對str1編程動作中成為位元線BL_P之位元線BL_n、位元線BL_n+2供給電壓V_DD(第1電壓)，對str1編程動作中成為位元線BL_W之位元線BL_n+1、位元線BL_n+3供給電壓V_SS，對選擇閘極線SGD STRn+1供給電壓V_SGD。又，於str1編程動作之時序t551，對汲極側非選擇字元線WL_{U_D}、字元線WL_n、字元線WL_n+1、源極側非選擇字元線WL_{U_S}，供給電壓V_DD-V_th，將電壓V_SS上升至電壓V_DD-V_th。

於str1編程動作之時序t552，對汲極側非選擇字元線WL_{U_D}、字元線WL_n、字元線WL_n+1、源極側非選擇字元線WL_{U_S}，供給寫入通路電壓V_PASS。

於str1編程動作之時序t553，對字元線WL_n供給str1編程電壓V_PGM。

於str1編程動作之時序t554，對字元線WL_n供給寫入通路電壓V_PASS，將str1編程電壓V_PGM降低至寫入通路電壓V_PASS，對汲極側非選擇字元線WL_{U_D}、字元線WL_n+1、源極側非選擇字元線WL_{U_S}，供給電壓V_DD-V_th，將寫入通路電壓V_PASS降低至電壓V_DD-V_th。

於str1編程動作之時序t555，對選擇閘極線SGD STRn+2、汲極側非選擇字元線WL_{U_D}、字元線WL_n、字元線WL_n+1、源極側非選擇字元線WL_{U_S}，供給電壓V_SS，將選擇閘極線SGD STRn+2之電壓V_SGD、字元線WL_n之寫入通路電壓V_PASS、字元線WL_n+1、汲極側非選擇字元線WL_{U_D}、源極側非選擇字元線WL_{U_S}之電壓V_DD-V_th降低至電壓V_SS。

於str1編程動作之時序t556，對位元線BL_n、位元線BL_n+2供給電壓V_SS，將位元線BL_n、位元線BL_n+2之電壓V_DD降低至電壓V_SS。

於str1編程動作後，且str2編程動作前之時序t561至時序t571，執行恢復動作。

於恢復動作之時序t561，對str2編程動作中成為位元線BL_P之位元線BL_n+2供給電壓V_DD，作為恢復電壓。

於恢復動作之時序t562，對str2編程動作中成為寫入對象之選擇閘極線SGD STRn+3供給電壓V_SGD。

於時序t571至時序t581，執行str2編程動作。

於str2編程動作之時序t571，例如對str2編程動作中成為位元線BL_P之位元線BL_n+2供給電壓V_DD(第1電壓)，對str2編程動作中成為位元線BL_W之位元線BL_n、位元線BL_n+1、位元線BL_n+3，供給電壓V_SS，對選擇閘極線SGD STRn+3供給電壓V_SGD。又，於str2編程動作之時序t571，對汲極側非選擇字元線WL_{U_D}、字元線WL_n、字元線WL_n+1、源極側非選擇字元線WL_{U_S}，供給電壓V_DD-V_th，將電壓V_SS上升至電壓V_DD-V_th。

於str2編程動作之時序t572，對汲極側非選擇字元線WL_{U_D}、字元線WL_n、字元線WL_n+1、源極側非選擇字元線WL_{U_S}，供給寫入通路電壓V_PASS。於str2編程動作之時序t573，對字元線WL_n供給str2編程電壓V_PGM。

於str2編程動作之時序t574，對字元線WL_n供給寫入通路電壓V_PASS，將str2編程電壓V_PGM降低至寫入通路電壓V_PASS，對汲極側非選擇字元線WL_{U_D}、字元線WL_n+1、源極側非選擇字元線WL_{U_S}，供給電壓V_DD-V_th，將寫入通路電壓V_PASS降低至電壓V_DD-V_th。

於str2編程動作之時序t575，對選擇閘極線SGD STRn+3、汲極側非選擇字元線WL_{U_D}、字元線WL_n、字元線WL_n+1、源極側非選擇字元線WL_{U_S}，供給電壓V_SS，將選擇閘極線SGD STRn+3之電壓V_SGD、字元線WL_n之寫入通路電壓V_PASS、汲極側非選擇字元線WL_{U_D}、字元線WL_n+1、源極側非選擇字元線WL_{U_S}之電壓V_DD-V_th降低至電壓V_SS。

於str2編程動作之時序t576，對位元線BL_n+2供給電壓V_SS，將位元線BL_n+2之電壓V_DD降低至電壓V_SS。

於str2編程動作後，且str3編程動作前之時序t581至時序t591，執行恢復動作。

於恢復動作之時序t581，對str3編程動作中成為位元線BL_P之位元線BL_n+3供給電壓V_DD，作為恢復電壓。

於恢復動作之時序t582，對str3編程動作中成為寫入對象之選擇閘極線SGD STRn+1供給電壓V_SGD。

於時序t591至時序t601，執行str3編程動作。

於str3編程動作之時序t591，例如對str3編程動作中成為位元線BL_P之位元線BL_n+3供給電壓V_DD(第1電壓)，對str3編程動作中成為位元線BL_W之位元線BL_n、位元線BL_n+1、位元線BL_n+2，供給電壓V_SS，對選擇閘極線SGD STRn+1供給電壓V_SGD。又，於str3編程動作之時序t591，對汲極側非選擇字元線WL_{U_D}、字元線WL_n、字元線WL_n+1、源極側非選擇字元線WL_{U_S}，供給電壓V_DD-V_th，將電壓V_SS上升至電壓V_DD-V_th。

於str3編程動作之時序t592，對汲極側非選擇字元線WL_{U_D}、字元線WL_n、字元線WL_n+1、源極側非選擇字元線WL_{U_S}，供給寫入通路電壓V_PASS。於str3編程動作之時序t593，對字元線WL_n+1供給str3編程電壓V_PGM。

於str3編程動作之時序t594，對字元線WL_n+1供給寫入通路電壓V_PASS，將str3編程電壓V_PGM降低至寫入通路電壓V_PASS，對汲極側非選擇字元線WL_{U_D}、字元線WL_n、源極側非選擇字元線WL_{U_S}，供給電壓V_DD-V_th，將寫入通路電壓V_PASS降低至電壓V_DD-V_th。

於str3編程動作之時序t595，對選擇閘極線SGD STRn+1、汲極側非選擇字元線WL_{U_D}、字元線WL_n、字元線WL_n+1、源極側非選擇字元線WL_{U_S}，供給電壓V_SS，將選擇閘極線SGD STRn+1之電壓V_SGD、字元線WL_n+1之寫入通路電壓V_PASS、汲極側非選擇字元線WL_{U_D}、字元線WL_n、源極側非選擇字元線WL_{U_S}之電壓V_DD-V_th降低至電壓V_SS。

於str3編程動作之時序t596，對位元線BL_n+3供給電壓V_SS，將位元線BL_n+3之電壓V_DD降低至電壓V_SS。

於str3編程動作後之時序t601至時序t603，執行均衡動作(放電)。

於均衡動作之時序t601，對位元線BL_n～位元線BL_n+3、選擇閘極線SGD STRn～選擇閘極線SGD STRn+3、汲極側非選擇字元線WL_{U_D}、字元線WL_n、字元線WL_n+1、源極側非選擇字元線WL_{U_S}，供給開路電壓。

於均衡動作之時序t502，對位元線BL_n～位元線BL_n+3、選擇閘極線SGD STRn～選擇閘極線SGD STRn+3、汲極側非選擇字元線WL_{U_D}、字元線WL_n、字元線WL_n+1、源極側非選擇字元線WL_{U_S}、源極側選擇閘極線SGS、源極線SL，供給電壓V_SS。 [其他]

已說明本發明之若干實施形態，但該等實施形態係作為例而提出者，並非意在限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，於不脫離發明主旨之範圍內，可進行各種省略、置換、變更。上述實施形態或其變化包含於發明範圍或主旨內，且包含於專利申請範圍所記載之發明及其均等之範圍內。

10:記憶體系統 10h, 70h, 80h, A201, A202, A203, A204, A205, D201, D202, D2XX, D211:資料 20:主機電腦 41:感測電晶體 42:開關電晶體 43:放電電晶體 44:箝位電晶體 45:耐壓電晶體 46:充電電晶體 47:充電電晶體 48:電容器 49:充電電晶體 50:放電電晶體 51:逆變器 52:逆變器 53, 54:開關電晶體 55:充電電晶體 101:絕緣層 110:導電層 112:配線層 120:半導體 125:絕緣膜 130:閘極絕緣膜 131:隧道絕緣膜 132:電荷累積膜 133:阻擋絕緣膜 141:指狀間電極 142:指狀間絕緣構件 ADR:位址暫存器 BL:位元線 BLK:記憶體塊 BL_n:位元線 BL_n+1:位元線 BL_n+2:位元線 BL_n+3:位元線 BL_P:位元線 BL_W:位元線 CA:行位址 CD:控制器 CLE, ALE, /WE, /RE, RE:外部控制端子 CLKSA:內部控制信號線 COM:節點 CS_W:指令集 CTR:邏輯電路 CM:高速緩衝記憶體 CMR:指令暫存器 DAT:資料 DB:匯流排 DBS:信號線 DBUS:配線 DL0～DLn:鎖存電路 DQ0～DQ7:資料信號輸入輸出端子 DQS, /DQS:資料選通信號輸入輸出端子 DSW:開關電晶體 D_ADD:位址資料 D_CMD:指令資料 D_ST:狀態資料 FS:指狀構造 I/O:輸入輸出控制電路 LAT_S, INV_S:節點 LBUS:配線 MC:記憶胞 MCA:記憶胞陣列 MD:記憶體裸片 MS:記憶體串 N1:節點 PC:週邊電路 PG:頁面 RA:列位址 RD:列解碼器 RY, /BY:端子 SA:感測放大器 SAM:感測放大器模組 SAU:感測放大器單元 SDL:鎖存電路 SEN:感測節點 SGD STRn, SGD STRn+1, SGD STRn+2, SGD STRn+3:選擇閘極線 SGD:汲極側選擇閘極線 SGDstr0, SGDstr1:選擇閘極線 SGS:源極側選擇閘極線 SHE:串單元間絕緣構件 SL:源極線 SQC:定序器 ST:指狀間構造 STB, XXL, BLC, BLS, HLL, BLX:信號線 STD:汲極側選擇電晶體 STI:信號線 STL:信號線 STR:狀態暫存器 STS:源極側選擇電晶體 SU:串單元 SUa～SUe:串單元 t201～t214:時序 t221～t231:時序 t231～t236:時序 t241～t243:時序 t251:時序 t252:時序 t261～t265:時序 t271～t276:時序 t2751:時序 t276～t283:時序 t291～t294:時序 t2910～t2915:時序 t321～t325:時序 t331～t337:時序 t341:時序 t342:時序 t351～t356:時序 t361:時序 t362:時序 t371～t376:時序 t381:時序 t382:時序 t391～t396:時序 t401～t403:時序 t521～t525:時序 t531～t537:時序 t541:時序 t542:時序 t551～t556:時序 t561:時序 t562:時序 t571～t576:時序 t581:時序 t582:時序 t591～t596:時序 t601～t603:時序 VG:電壓產生電路 V_CC:電源電壓 V_CCQ:電源電壓 V_CGR:讀出電壓 V_DD:電壓 V_PASS:寫入通路電壓 V_PGM:編程電壓 V_PRE:電壓 V_READ:讀出通路電壓 V_SL:電壓 V_SGD:電壓 V_SGS:電壓 V_SRC:電壓 V_SS:電壓 V_VFYEr:抹除驗證電壓 V_VFYS:電壓 WL:字元線 WLn:字元線 WLn+1:字元線 WL_S:選擇字元線 WL_U:非選擇字元線 WL_{U_D}:汲極側非選擇字元線WL_{U_S}:源極側非選擇字元線

圖1係顯示記憶體系統10之構成之模式性方塊圖。圖2係顯示記憶體裸片MD之構成之模式性方塊圖。圖3係顯示記憶體裸片MD之一部分構成之模式性電路圖。圖4係顯示記憶體裸片MD之一部分構成之模式性電路圖。圖5係顯示記憶體裸片MD之一部分構成之模式性立體圖。圖6係顯示圖5之一部分構成之模式性放大圖。圖7係用於對記錄1位元資料之記憶胞MC之閾值電壓進行說明之模式性柱狀圖。圖8係用於對寫入動作進行說明之時序圖。圖9係用於對編程動作進行說明之模式性剖視圖。圖10係用於對寫入動作之執行順序進行說明之模式性剖視圖。圖11係用於對第1模式之寫入動作進行說明之時序圖。圖12係用於對第2模式之寫入動作進行說明之時序圖。圖13係用於對變化例1之第1模式之寫入動作進行說明之時序圖。圖14係用於對變化例1之第2模式之寫入動作進行說明之時序圖。圖15係用於對變化例2之第1模式之寫入動作進行說明之時序圖。圖16係用於對變化例2之第2模式之寫入動作進行說明之時序圖。圖17係用於對變化例3之第1模式之寫入動作進行說明之時序圖。圖18係用於對變化例3之第2模式之寫入動作進行說明之時序圖。圖19係用於對第2實施形態之第1模式之寫入動作進行說明之時序圖。圖20係用於對第3實施形態之第1模式之寫入動作進行說明之時序圖。

BL_n:位元線

BL_n+1:位元線

SGDstr0,SGDstr1:選擇閘極線

SGS:源極側選擇閘極線

SL:源極線

t201:時序

t221~t225:時序

t231~t236:時序

t251:時序

t271~t276:時序

t281~t283:時序

V_DD:電壓

V_PASS:寫入通路電壓

V_PGM:編程電壓

V_PRE:電壓

V_SGD:電壓

V_SGS:電壓

V_SL:電壓

V_SRC:電壓

V_SS:電壓

WL_S:選擇字元線

WL_{U_D}:汲極側非選擇字元線

WL_{U_S}:源極側非選擇字元線

Claims

一種半導體記憶裝置，其具備：基板；複數個記憶體塊，其等於與上述基板之表面交叉之第1方向上與上述基板並排，且排列於與上述第1方向交叉之第2方向；及控制電路，其連接於上述複數個記憶體塊，執行寫入動作；上述複數個記憶體塊各自具備：第1汲極側選擇電晶體及第2汲極側選擇電晶體；第1源極側選擇電晶體及第2源極側選擇電晶體；第1記憶胞電晶體及第2記憶胞電晶體，其等電性串聯連接於上述第1汲極側選擇電晶體與上述第1源極側選擇電晶體之間；第3記憶胞電晶體及第4記憶胞電晶體，其等電性串聯連接於上述第2汲極側選擇電晶體與上述第2源極側選擇電晶體之間；第1位元線及第2位元線，其等分別電性連接於上述第1汲極側選擇電晶體及上述第2汲極側選擇電晶體；第1選擇閘極線，其電性連接於上述第1汲極側選擇電晶體之閘極電極；第2選擇閘極線，其電性連接於上述第2汲極側選擇電晶體之閘極電極；第3選擇閘極線，其電性連接於上述第1源極側選擇電晶體及上述第2源極側選擇電晶體之閘極電極；源極線，其電性連接於上述第1源極側選擇電晶體及上述第2源極側選擇電晶體；第1字元線，其電性連接於上述第1記憶胞電晶體及上述第3記憶胞電晶體之閘極電極；及第2字元線，其電性連接於上述第2記憶胞電晶體及上述第4記憶胞電晶體之閘極電極；上述控制電路構成為可執行：於依序執行第1預充電動作及第1編程動作後，連續執行第2編程動作之第1模式之寫入動作，上述控制電路於上述第1預充電動作中，對上述第1字元線供給規定電壓，於上述第1編程動作中，對上述第1選擇閘極線供給第1電壓，對上述第2選擇閘極線供給小於上述第1電壓之第2電壓，對上述第1字元線供給第1編程電壓，對上述第2字元線供給小於上述第1編程電壓之寫入通路電壓，於上述第2編程動作中，對上述第1選擇閘極線供給上述第2電壓，對上述第2選擇閘極線供給上述第1電壓，對上述第1字元線供給大於上述寫入通路電壓之第2編程電壓，對上述第2字元線供給上述寫入通路電壓，於供給上述第1編程電壓後且供給上述第2編程電壓前，將上述第1選擇閘極線之電壓自上述第1電壓切換為上述第2電壓，將上述第2選擇閘極線之電壓自上述第2電壓切換為上述第1電壓。
如請求項1之半導體記憶裝置，其中上述控制電路於上述第1編程動作及上述第2編程動作中，使上述第1記憶胞電晶體及上述第3記憶胞電晶體保持2值之資料。
如請求項1之半導體記憶裝置，其中上述控制電路於上述第1編程動作中，對上述第1位元線供給第1位元線電壓，對上述第2位元線供給第2位元線電壓，於上述第2編程動作中，對上述第1位元線供給第3位元線電壓，對上述第2位元線供給第4位元線電壓，於供給上述第1編程電壓後且供給上述第2編程電壓前，將上述第1位元線之電壓自上述第1位元線電壓切換為上述第3位元線電壓，將上述第2位元線之電壓自上述第2位元線電壓切換為上述第4位元線電壓。
如請求項3之半導體記憶裝置，其中上述第1模式之寫入動作進而包含於上述第2編程動作後執行之均衡動作，上述控制電路於上述均衡動作中，將上述第1選擇閘極線、上述第2選擇閘極線、上述第1字元線、及上述第2字元線之電壓，自上述第2電壓切換為大於上述第2電壓之第1開路電壓。
如請求項1之半導體記憶裝置，其中上述控制電路於上述第1預充電動作中，對上述第1選擇閘極線、上述第2選擇閘極線、上述第1字元線、上述第2字元線及上述第3選擇閘極線，供給大於上述第2電壓之第3電壓。
如請求項1之半導體記憶裝置，其進而具備：第5記憶胞電晶體，其設置於上述第1汲極側選擇電晶體與上述第1記憶胞電晶體之間；第6記憶胞電晶體，其設置於上述第2汲極側選擇電晶體與上述第3記憶胞電晶體之間；及第3字元線，其電性連接於上述第5記憶胞電晶體及上述第6記憶胞電晶體之閘極電極；且上述第2記憶胞電晶體位於上述第1記憶胞電晶體與上述第1源極側選擇電晶體之間，上述第4記憶胞電晶體位於上述第3記憶胞電晶體與上述第2源極側選擇電晶體之間，上述控制電路於上述第1預充電動作中，對上述第1選擇閘極線、上述第2選擇閘極線、上述第1字元線及上述第3字元線，供給大於上述第2電壓之第3電壓。
如請求項1之半導體記憶裝置，其進而具備：第5記憶胞電晶體，其設置於上述第1汲極側選擇電晶體與上述第1記憶胞電晶體之間；第6記憶胞電晶體，其設置於上述第2汲極側選擇電晶體與上述第3記憶胞電晶體之間；及第3字元線，其電性連接於上述第5記憶胞電晶體及上述第6記憶胞電晶體之閘極電極；且上述第2記憶胞電晶體位於上述第1記憶胞電晶體與上述第1源極側選擇電晶體之間，上述第4記憶胞電晶體位於上述第3記憶胞電晶體與上述第2源極側選擇電晶體之間，上述控制電路於上述第1預充電動作中，對上述第1字元線、上述第2字元線及上述第3選擇閘極線，供給大於上述第2電壓之第3電壓。
如請求項1之半導體記憶裝置，其中上述控制電路構成為可進一步執行：於依序執行上述第1預充電動作、上述第1編程動作後，依序執行第2預充電動作及上述第2編程動作之第2模式之寫入動作，上述控制電路於上述第2預充電動作中，對上述第1字元線供給規定電壓。
如請求項1之半導體記憶裝置，其中上述第1模式之寫入動作進而包含較上述第2編程動作晚執行之第1驗證動作及第2驗證動作，上述控制電路於上述第1驗證動作中，對上述第1選擇閘極線及上述第3選擇閘極線，供給大於上述第1電壓之第4電壓，對上述第2選擇閘極線供給上述第2電壓，對上述第1字元線供給小於上述第4電壓之第1驗證電壓，於上述第2驗證動作中，對上述第2選擇閘極線及上述第3選擇閘極線供給上述第4電壓，對上述第1選擇閘極線供給上述第2電壓，對上述第1字元線供給上述第1驗證電壓。
如請求項1之半導體記憶裝置，其中上述記憶體塊具備：複數個導電層，其排列於上述第1方向；半導體柱，其於上述第1方向延伸，與上述複數個導電層對向；及電荷累積膜，其設置於上述複數個導電層與上述半導體柱之間；且上述複數個導電層中之一者作為上述第1字元線發揮功能，上述複數個導電層中之另一者作為上述第2字元線發揮功能。
一種半導體記憶裝置之控制方法，且上述半導體記憶裝置具備：基板；複數個記憶體塊，其等於與上述基板之表面交叉之第1方向上與上述基板並排，且排列於與上述第1方向交叉之第2方向；及控制電路，其連接於上述複數個記憶體塊，執行寫入動作；上述複數個記憶體塊各自具備：第1汲極側選擇電晶體及第2汲極側選擇電晶體；第1源極側選擇電晶體及第2源極側選擇電晶體；第1記憶胞電晶體及第2記憶胞電晶體，其等電性串聯連接於上述第1汲極側選擇電晶體與上述第1源極側選擇電晶體之間；第3記憶胞電晶體及第4記憶胞電晶體，其等電性串聯連接於上述第2汲極側選擇電晶體與上述第2源極側選擇電晶體之間；第1位元線及第2位元線，其等分別電性連接於上述第1汲極側選擇電晶體及上述第2汲極側選擇電晶體；第1選擇閘極線，其電性連接於上述第1汲極側選擇電晶體之閘極電極；第2選擇閘極線，其電性連接於上述第2汲極側選擇電晶體之閘極電極；第3選擇閘極線，其電性連接於上述第1源極側選擇電晶體及上述第2源極側選擇電晶體之閘極電極；源極線，其電性連接於上述第1源極側選擇電晶體及上述第2源極側選擇電晶體；第1字元線，其電性連接於上述第1記憶胞電晶體及上述第3記憶胞電晶體之閘極電極；及第2字元線，其電性連接於上述第2記憶胞電晶體及上述第4記憶胞電晶體之閘極電極；上述控制電路可執行：於依序執行第1預充電動作及第1編程動作後，連續執行第2編程動作之第1模式之寫入動作，於上述第1預充電動作中，對上述第1字元線供給規定電壓，於上述第1編程動作中，對上述第1選擇閘極線供給第1電壓，對上述第2選擇閘極線供給小於上述第1電壓之第2電壓，對上述第1字元線供給第1編程電壓，對上述第2字元線供給小於上述第1編程電壓之寫入通路電壓，於上述第2編程動作中，對上述第1選擇閘極線供給上述第2電壓，對上述第2選擇閘極線供給上述第1電壓，對上述第1字元線供給大於上述寫入通路電壓之第2編程電壓，對上述第2字元線供給上述寫入通路電壓，於供給上述第1編程電壓後且供給上述第2編程電壓前，將上述第1選擇閘極線之電壓自上述第1電壓切換為上述第2電壓，將上述第2選擇閘極線之電壓自上述第2電壓切換為上述第1電壓。
如請求項11之半導體記憶裝置之控制方法，其中於上述第1編程動作及上述第2編程動作中，使上述第1記憶胞電晶體及上述第3記憶胞電晶體保持2值之資料。
如請求項11之半導體記憶裝置之控制方法，其中於上述第1編程動作中，對上述第1位元線供給第1位元線電壓，對上述第2位元線供給第2位元線電壓，於上述第2編程動作中，對上述第1位元線供給第3位元線電壓，對上述第2位元線供給第4位元線電壓，於供給上述第1編程電壓後且供給上述第2編程電壓前，將上述第1位元線之電壓自上述第1位元線電壓切換為上述第3位元線電壓，將上述第2位元線之電壓自上述第2位元線電壓切換為上述第4位元線電壓。
如請求項13之半導體記憶裝置之控制方法，其中上述第1模式之寫入動作進而包含於上述第2編程動作後執行之均衡動作，於上述均衡動作中，將上述第1選擇閘極線、上述第2選擇閘極線、上述第1字元線、及上述第2字元線之電壓自上述第2電壓，切換為大於上述第2電壓之第1開路電壓。
如請求項11之半導體記憶裝置之控制方法，其中於上述第1預充電動作中，對上述第1選擇閘極線、上述第2選擇閘極線、上述第1字元線、上述第2字元線及上述第3選擇閘極線，供給大於上述第2電壓之第3電壓。
如請求項11之半導體記憶裝置之控制方法，其中上述半導體記憶裝置進而具備：第5記憶胞電晶體，其設置於上述第1汲極側選擇電晶體與上述第1記憶胞電晶體之間；第6記憶胞電晶體，其設置於上述第2汲極側選擇電晶體與上述第3記憶胞電晶體之間；及第3字元線，其電性連接於上述第5記憶胞電晶體及上述第6記憶胞電晶體之閘極電極；且上述第2記憶胞電晶體位於上述第1記憶胞電晶體與上述第1源極側電晶體之間，上述第4記憶胞電晶體位於上述第3記憶胞電晶體與上述第2源極側電晶體之間，於上述第1預充電動作中，對上述第1選擇閘極線、上述第2選擇閘極線、上述第1字元線及上述第3字元線，供給大於上述第2電壓之第3電壓。
如請求項11之半導體記憶裝置之控制方法，其中上述半導體記憶裝置進而具備：第5記憶胞電晶體，其設置於上述第1汲極側選擇電晶體與上述第1記憶胞電晶體之間；第6記憶胞電晶體，其設置於上述第2汲極側選擇電晶體與上述第3記憶胞電晶體之間；及第3字元線，其電性連接於上述第5記憶胞電晶體及上述第6記憶胞電晶體之閘極電極；且上述第2記憶胞電晶體位於上述第1記憶胞電晶體與上述第1源極側選擇電晶體之間，上述第4記憶胞電晶體位於上述第3記憶胞電晶體與上述第2源極側選擇電晶體之間，於上述第1預充電動作中，對上述第1字元線、上述第2字元線及上述第3選擇閘極線，供給大於上述第2電壓之第3電壓。
如請求項11之半導體記憶裝置之控制方法，其中上述控制電路構成為可進一步執行：於依序執行上述第1預充電動作、上述第1編程動作後，依序執行第2預充電動作及上述第2編程動作之第2模式之寫入動作，於上述第2預充電動作中，對上述第1字元線供給規定電壓。
如請求項11之半導體記憶裝置之控制方法，其中上述第1模式之寫入動作進而包含較上述第2編程動作晚執行之第1驗證動作及第2驗證動作，於上述第1驗證動作中，對上述第1選擇閘極線及上述第3選擇閘極線，供給大於上述第1電壓之第4電壓，對上述第2選擇閘極線供給上述第2電壓，對上述第1字元線供給小於上述第4電壓之第1驗證電壓，於上述第2驗證動作中，對上述第2選擇閘極線及上述第3選擇閘極線供給上述第4電壓，對上述第1字元線供給上述第1驗證電壓。
如請求項11之半導體記憶裝置之控制方法，其中上述記憶體塊具備：複數個導電層，其等排列於上述第1方向；半導體柱，其於上述第1方向延伸，與上述複數個導電層對向；及電荷累積膜，其設置於上述複數個導電層與上述半導體柱之間；且上述複數個導電層中之一者作為上述第1字元線發揮功能，上述複數個導電層中之另一者作為上述第2字元線發揮功能。