TWI908481B

TWI908481B - 積體電路元件及其製造方法

Info

Publication number: TWI908481B
Application number: TW113144966A
Authority: TW
Inventors: 邱日照; 吳宇珊; 劉原銘; 劉致為
Original assignee: 台灣積體電路製造股份有限公司; 國立臺灣大學
Priority date: 2024-08-23
Filing date: 2024-11-21
Publication date: 2025-12-11

Abstract

提供一種積體電路元件的製造方法。此方法包含於基材之上沉積犧牲層；於犧牲層之上沉積第一閘極電極層；移除犧牲層的第一部分，以在第一閘極電極層、基材及犧牲層的第二部分之間留下開口；沉積第一閘極介電層，使得第一閘極介電層具有在開口中的第一部分及在第一閘極電極層的上表面之上的第二部分；以及沉積半導體層，使得半導體層具有在開口中的第一部分及在第一閘極介電層的上表面之上的第二部分。

Description

積體電路元件及其製造方法

本揭露是有關於一種積體電路元件，特別是關於一種可作為相反器的積體電路元件及其製造方法。

由於各種電子構件(如：電晶體、二極體、電阻、電容等)在積體密度的持續改良，半導體工業經歷了快速的成長。大多數情況下，積體密度的改良是源自於反覆縮減最小特徵尺寸，以容許將更多構件整合到既定區域中。

根據本揭露的一些實施例，提供一種積體電路元件的製造方法。此方法包含在基材上沉積犧牲層；在犧牲層上沉積第一閘極電極層；移除犧牲層的第一部分，以於第一閘極電極層、基材及犧牲層的多個第二部分中留下開口；沉積第一閘極介電層，使得第一閘極介電層具有在開口中的第一部分及在第一閘極電極層的上表面之上的第二部分；以及沉積半導體層，使得半導體層具有在開口中的第一部分及在第一閘極介電層的上表面之上的第二部分。

根據本揭露的一些實施例，提供一種積體電路元件的製造方法。此方法包含於基材之上沉積磊晶層；在第一半導體層之上沉積磊晶層；移除磊晶層的第一部分，以在第一半導體層、基材及磊晶層的多個第二部分中留下開口；沉積第一閘極介電層，使得第一閘極介電層具有在開口的第一部分及在第一半導體層的上表面上的第二部分；以及沉積閘極電極層，使得閘極電極層具有在開口中的第一部分及在第一閘極介電層的上表面之上的第二部分。

根據本揭露的一些實施例，提供一種積體電路元件其包含基材、第一閘極電極層、第一閘極介電層、半導體層及源極/汲極接觸件。第一閘極電極層在基材之上，其中第一閘極電極層自基材隔開。第一閘極介電層具有在第一閘極電極層及基材之間的第一部分及在第一閘極電極層之上的第二部分。半導體層具有在第一閘極電極層及基材之間的第一部分及在第一閘極介電層之上的第二部分。源極/汲極接觸件在半導體層的第二部分之上。

以下揭露內容提供用於實作本揭露的不同特徵的諸多不同的實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露內容。當然，此些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包含其中第一特徵及第二特徵被形成為直接接觸的實施例，且亦可包含其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，但自身並不表示所論述的各種實施例及/或配置之間的關係。

另外，為了易於描述圖中所示的一個元件或特徵與另一元件或特徵的關係，本文中可使用例如「在…下」、「在…下方」、「下部」、「上覆」及「上部」等空間相對用語。除了圖中所繪示的取向之外，所述空間相對用語亦旨在涵蓋元件在使用或操作時的不同取向。元件可被另外取向(旋轉90度或在其他取向)，而本文所用的空間相對描述語可同樣相應地作出解釋。

環繞式閘極(gate all around，GAA)電晶體結構可藉由任何適合的方法圖案化。舉例而言，多個結構可使用一道或多道光微影製程圖案化，其包含雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程結合了光微影製程與自對準製程，以允許將創建出的圖案具有如比使用單次直接的光微影製程所得的尺寸更小的圖案。舉例而言，在一些實施例中，在基材之上形成犧牲層，並使用光微影製程對其進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。犧牲層接著被移除，且剩餘的間隔物接著被用以圖案化GAA結構。

如本文所使用，術語「多閘極元件」用於描述一種元件(如：半導體電晶體)，其具有至少一些閘極材料設置在元件的至少一個通道的多側。在一些例子中，多重閘極元件可被稱為GAA元件或奈米片元件，其具有設置在元件的至少一個通道之至少四側的閘極。通道區可被稱為「奈米片」，其包含各種幾何形狀(如：圓柱形、條形)及各種尺寸之通道區，如本文所使用。在一些例子中，多重閘極元件可被稱為FinFET元件。然而，所屬技術領域中具有通常知識者將理解，前述教示可以應用於單個通道(例如：單個奈米片)或任意數量的通道。所屬技術領域中具有通常知識者可以理解，半導體元件的其他示例可以從本揭露實施例的方面中受益。

圖1至圖10B是繪示根據一些實施例之在製造方法的不同階段之積體電路元件。圖1至圖10A是根據一些實施例之不同階段的積體電路元件之剖面圖。圖10B是沿著圖10A的線B-B’的積體電路元件之剖面圖。應理解在圖1至圖10B所示的製程之前、之中或之後可提供額外步驟，且方法的額外實施例可置換或省略一些下述步驟。操作/製程的順序可互換。

參閱圖1。提供基材110。在一些實施例中，基材110可包含矽(Si)。可替代的，基材110可包含鍺(Ge)、矽鍺(SiGe)、三五族材料(如：GaAs、GaP、GaAsP、AlInAs、AlGaAs、GaInAs、InAs、GaInP、InP、InSb及/或GaInAsP；或其組合)或其他適合的半導體材料。基材110可包含Si、Ge、SiGe、三五族材料(如：GaAs、GaP、GaAsP、AlInAs、AlGaAs、GaInAs、InAs、GaInP、InP、InSb及/或GaInAsP；或其組合)或其他適合的半導體材料。其次，基材110可包含埋式介電層，如埋式氧化(buried oxide，BOX)層，如由稱為的氧佈植分離(implantation of oxygen，SIMOX)技術、晶圓接合、選擇性磊晶成長(selective epitaxial growth，SEG)，或其他適合的方法所形成。基材110可包含玻璃材料。

在基材110上沉積犧牲層120。在一些實施例中，犧牲層120可包含適合的介電材料，如：氧化矽、氮化矽、其他低介電常數之介電層、類似物或其組合。犧牲層120在一些實施例中可稱為介電層。

在犧牲層120之上沉積中心閘極電極層140。在一些實施例中，中心閘極電極層140例示性的可包含但不限於鎢、鋁、銅、鎳、鈷、鈦、鉭、氮化鈦、氮化鉭、矽化鎳、矽化鈷、鉑、TaC、TaSiN、TaCN、TiAl、TiAlN或其他適合的材料。

參閱圖2。進行選擇性蝕刻製程，以移除犧牲層120的部分，從而在中心閘極電極層140的下表面、犧牲層120及基材110的上表面中留下開口O1。此步驟又稱為金屬釋放製程。選擇性蝕刻製程可使用如緩衝氧化蝕刻劑(buffer oxide etchants，BOE)的蝕刻劑，使得選擇性蝕刻製程可以較移除基材110及中心閘極電極層140的速率快的速率移除犧牲層120。

在一些實施例中，在選擇性蝕刻製程前，在犧牲層120之上形成圖案化遮罩PM，如藉由光微影製程。光微影製程可包含光阻塗佈(如：旋轉塗佈)、軟烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、沖洗、乾燥(如：硬烘烤)及/或其他可應用的製程。在一些實施例中，圖案化遮罩PM可包含光阻層、硬遮罩層(如：氮化矽層)或其組合。圖案化遮罩PM可覆蓋犧牲層120的第一部分並露出犧牲層120的第二部分。透過圖案化遮罩PM，選擇性蝕刻製程可移除犧牲層120之被圖案化遮罩PM露出的第二部分，且犧牲層120之被圖案化遮罩PM覆蓋的第一部分可受保護而不被蝕刻。在選擇性蝕刻製程後，圖案化遮罩PM可以適當的移除製程移除。

參閱圖3。在中心閘極電極層140的上表面及開口O1中依序沉積閘極介電層GL1、半導體層150、閘極介電層GL2及閘極電極層160。在中心閘極電極層140之上沉積閘極介電層GL1。閘極介電層GL1可包含適合的介電/絕緣材料，如：氮化矽、氧化矽、類似物或其組合。在一些實施例中，閘極介電層GL1可包含高介電常數之材料，如：氧化鉿(HfO₂)、矽酸鉿(HfSiO)、氮氧化鉿矽(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO；HZO)、氧化鑭(LaO)、二氧化鋯(ZrO₂)、二氧化鈦(TiO₂)、五氧化二鉭(Ta₂O₅)、三氧化二釔(Y₂O₃)、鈦酸鍶(SrTiO₃，STO)、鈦酸鋇(BaTiO₃，BTO)、氧化鋇鋯(BaZrO)、氧化鉿鑭(HfLaO)、氧化鑭矽(LaSiO)、氧化鋁矽(AlSiO)、三氧化二鋁(Al₂O₃)、類似物或其組合。閘極介電層GL1可藉由原子層沉積(atomic layer deposition，ALD)製程沉積。

在閘極介電層GL1之上沉積半導體層150。半導體層150可稱為金屬氧化物半導體層。在一些實施例中，金屬氧化物半導體包含金屬陽離子(如：Zn、Sn、In、Cu及Ni)及氧陰離子，包含二元金屬氧化物(如：In₂O₃、ZnO)、三元金屬氧化物(如：InZnO(IZO)、InSnO)及四元金屬氧化物(如：InGaZnO(IGZO))、類似物或其組合。在此實施例中，半導體層150可具有靠近導帶的費米能階，因此此些材料是天然n型，且有能力作為用於n型元件的n型通道層。在一些替代的實施例中，半導體層150可為天然p型，如：GeSn層。半導體層150可包含IGZO、GeSn、Si、Ge、SiGe或其他適合的通道材料。半導體層150被原子層沉積(atomic layer deposition，ALD)、濺射、類似方法或其組合沉積。

於半導體層150之上沉積閘極介電層GL2。閘極介電層GL2可包含隨閘極介電層GL1所述的材料。閘極介電層GL2可藉由原子層沉積(atomic layer deposition，ALD)製程沉積。

在閘極介電層GL2之上沉積閘極電極層160。在一些實施例中，閘極電極層160可例示性的可包含但不限於鎢、鋁、銅、鎳、鈷、鈦、鉭、氮化鈦、氮化鉭、矽化鎳、矽化鈷、TaC、TaSiN、TaCN、TiAl、TiAlN或其他適合的材料。

參閱圖4。可進行階梯圖案化製程，使得中心閘極電極層140、半導體層150及閘極電極層160的寬度由下而上依序遞減。在階梯圖案化製程後，半導體層150的部分被閘極電極層160露出，且中心閘極電極層140的部分被半導體層150露出。在一些實施例中，階梯圖案化製程可包含光阻劑遮罩的形成及多個循環，每一此些循環包含光阻修剪製程及蝕刻製程，並接續蝕刻製程。在一些可替換的實施例中，階梯圖案化製程可包含多個循環，每一此些循環包含形成光阻劑遮罩及接續形成光阻劑遮罩的蝕刻製程。

參閱圖5。在半導體層150的露出部分上形成源極/汲極接觸件SDC。源極/汲極接觸件SDC可包含適合的金屬，如：TiN、Ti、W、Al、Cu、Ru、Ni、Co、其合金、其組合或其類似物。源極/汲極接觸件SDC可與半導體層150形成物理及電性連結。源極/汲極接觸件SDC在一些實施例中可稱為源極/汲極電極。

參閱圖6。在圖5的結構上沉積介電填充層DF並填充開口O1。介電填充層DF可包含適合的介電/絕緣材料，如：氮化矽、氧化矽、其他低介電常數之介電層、類似物或其組合。

參閱圖7。進行回蝕刻製程，以移除介電填充層DF在中心閘極電極層140上之部分，並移除介電填充層DF在開口O1中之部分。在回蝕刻製程後，介電填充層DF(參閱圖6)可有殘留部分留在開口O1。介電填充層DF(參閱圖6)的殘留部分可稱為介電殘留物DF’。透過此配置，開口O1中的半導體層150、閘極電極層160、閘極介電層GL1及閘極介電層GL2的第一部分P1被介電殘留物DF’露出，且開口O1中的半導體層150、閘極電極層160、閘極介電層GL1及閘極介電層GL2的第二部分P2被介電殘留物DF’覆蓋。

參閱圖8。在圖7的結構上順形的沉積保護層190。保護層190在中心閘極電極層140、半導體層150及閘極電極層160的上表面延展。保護層190可包含聚合物或金屬(如：TiN、W、Al等)。保護層190可藉由原子層沉積(atomic layer deposition，ALD)製程沉積。伴隨介電殘留物DF’的出現，開口O1中半導體層150、閘極電極層160、閘極介電層GL1及閘極介電層GL2被介電殘留物DF’露出的第一部分P1可被保護層190塗佈。且，開口O1中半導體層150、閘極電極層160、閘極介電層GL1及閘極介電層GL2被介電殘留物DF’覆蓋的第二部分P2透過介電殘留物DF’自保護層隔開且被保護層190露出。

參閱圖9。介電殘留物DF’及開口O1中的半導體層150、閘極電極層160、閘極介電層GL1及閘極介電層GL2的第二部分P2(參見圖8)被移除。移除可包含適合的蝕刻製程，如：乾式蝕刻製程、濕式蝕刻製程或其組合。蝕刻製程可以較移除保護層190的速率快的速率移除介電殘留物DF’及其下方的材料(如：半導體層150、閘極電極層160、閘極介電層GL1及閘極介電層GL2)，使得開口O1中的半導體層150、閘極電極層160、閘極介電層GL1及閘極介電層GL2之被保護層190覆蓋的第一部分P1被保護層190保護而不被蝕刻。在移除後，基材110被開口O1露出，且半導體層150、閘極電極層160、閘極介電層GL1及閘極介電層GL2的第一部分P1自基材110隔開。

參閱圖10A及圖10B。保護層190被適合的清潔/蝕刻製程移除。如圖10B所示，半導體層150環繞中心閘極電極層140，且閘極電極層160環繞半導體層150。透過此配置，形成環繞式閘極/通道電晶體T1。

形成多個金屬內連線ML。透過金屬內連線ML，中心閘極線CG、源極/汲極線SD及閘極線Gate分別與中心閘極電極層140、半導體層150之兩端、電晶體T1的閘極電極層160連線。此積體環繞閘極/通道結構大幅提升有效通道寬度(W_eff)及電流。且，此中心閘極可當作主體電極，以調節電晶體的臨界電壓。

圖11至圖13B是繪示根據一些實施例之製造方法的不同階段之積體電路元件。圖11至圖13A是根據一些實施例之不同製造階段的積體電路元件之剖面圖。圖13B是沿著圖13A的線B-B’之積體電路元件的剖面圖。本實施的細節與圖1至圖10B相似，除了本實施例使用二個半導體層。應理解在圖1至圖13B所示的製程之前、之中或之後可提供額外步驟，且方法的額外實施例可置換或省略一些下述步驟。操作/製程的順序可互換。

參閱圖11。在如圖1及圖2所示的金屬釋放製程後，在中心閘極電極層140的下表面、犧牲層120及基材110的上表面中形成開口O1。接續地，在中心閘極電極層140之上及開口O1中依序沉積閘極介電層GL1、半導體層150、閘極介電層GL2、閘極電極層160、介電隔離層ISL、閘極電極層142、閘極介電層GL3、半導體層152、閘極介電層GL4及閘極電極層162。閘極介電層GL3及閘極介電層GL4可包含隨閘極介電層GL1所述的材料。閘極介電層GL3及閘極介電層GL4可藉由原子層沉積(atomic layer deposition，ALD)製程沉積。半導體層152可包含隨半導體層150所述的材料。閘極電極層142及閘極電極層162可包含隨中心閘極電極層140及閘極電極層160所述的材料。

參閱圖12。進行階梯圖案化製程，中心閘極電極層140、半導體層150、閘極電極層160、閘極電極層142、半導體層152及閘極電極層162的寬度由下而上依序遞減。如上所述，階梯圖案化製程可包含光阻劑遮罩的形成及多個循環，每一循環包含光阻修整製程及蝕刻製程，並由蝕刻製程接續。在階梯圖案化製程後，中心閘極電極層140、半導體層150、閘極電極層160、閘極電極層142、半導體層152、閘極電極層162之每一者具有被下一層露出的部分。

參閱圖13A及圖13B。在被半導體層150及半導體層152之露出部分上形成源極/汲極接觸件SDC。且，在中心閘極電極層140、閘極電極層160、閘極電極層142及閘極電極層162之露出部分形成閘極接觸件GC。源極/汲極接觸件SDC及閘極接觸件GC的形成可包含適合的金屬，如：TiN、Ti、W、Al、Cu、Ru、Ni、Co、其合金、其組合及類似物。源極/汲極接觸件SDC可與半導體層150建立物理及電性連結，且閘極接觸件GC可與中心閘極電極層140、閘極電極層160、閘極電極層142及閘極電極層162建立物理及電性連結。透過此配置，形成環繞通道電晶體。電晶體堆疊技術被達成，且所有的閘極及源極/汲極節點可被分開控制。舉例而言，介電隔離層ISL將外電晶體T3自內電晶體T1隔開。內電晶體T1包含中心閘極電極層140、半導體層150及閘極電極層160。外電晶體T3分別包含閘極電極層142、半導體層152及閘極電極層162。

形成多個金屬內連線ML。透過金屬內連線ML，中心閘極線CG₁、源極/汲極線SD₁及閘極線Gate₁分別與中心閘極電極層140、半導體層150的兩端、內電晶體的閘極電極層160連接。且，閘極線CG₂、源極/汲極線SD₂及閘極線Gate₂分別與閘極電極層142、半導體層152及閘極電極層162連結。圖13A及圖13B的積體電路元件可導向二-電晶體及零-電容(two-transistor and zero-capacitor，2T0C)動態隨機存取記憶體(dynamic random-access memory，DRAM)單元。

圖14至圖18C是繪示根據一些實施例之製造方法的不同階段之積體電路元件。本實施例的細節與圖1至圖10B相似，除了閘極電極層160(參見圖1至圖10B)在本實施例中被省略。應理解在圖14至圖18C所示的製程之前、之中或之後可提供額外步驟，且方法的額外實施例可置換或省略一些下述步驟。操作/製程的順序可互換。

參閱圖14。在圖1及圖2所示的金屬釋放製程後，於中心閘極電極層140的下表面、犧牲層120及基材110的上表面形成開口O1。

參閱圖15。在中心閘極電極層140的上表面上及開口O1中依序沉積閘極介電層GL1及半導體層150。

參閱圖16。進行圖案化製程，以移除的閘極介電層GL1及半導體層150的部分，從而露出中心閘極電極層140的部分。

參閱圖17。在半導體層150的上表面上形成源極/汲極接觸件SDC。源極/汲極接觸件SDC可包含適合的金屬，如：TiN、Ti、W、Al、Cu、Ru、Ni、Co、其合金、其組合及其類似物。源極/汲極接觸件SDC可與半導體層150建立物理及電性連結。

參閱圖18A至圖18B。藉由在圖17的結構(如圖6所示的步驟)之上沉積介電填充層、回蝕刻介電填充層成介電殘留物(如圖7所示的步驟)、順形的沉積保護層(如圖8所示的步驟)及移除介電殘留物(如圖9所示的步驟)，自基材110蝕刻閘極介電層GL1及半導體層150的下部分。半導體層150可環繞閘極介電層GL1及中心閘極電極層140，並自基材110隔開。

形成多個金屬內連線ML。透過金屬內連線ML，中心閘極線CG及源極/汲極線SD分別被中心閘極電極層140及半導體層150之兩端連接。積體環繞式通道結構大幅提升有效通道寬度(W_eff)及電流。

圖18C顯示中心閘極電極層140及半導體層150的示意圖。線A-A’表示元件的方向。箭頭CD代表元件電流的方向。在此實施例中，藉由利用半導體層150環繞中心閘極電極層140，電流可流經半導體層150在中心閘極電極層140的上表面之上的部份及半導體層150在中心閘極電極層140的側壁之上的部分。透過此配置，可提升元件的電流。

圖19至圖23B是繪示根據一些實施例之製造方法在不同階段之積體電路元件。本實施例的細節與圖1至圖10B所繪示者相似，除了積體電路元件包含中心半導體層240及金屬絕緣層金屬(metal-insulator-Metal，MIM)電容C1，其中MIM電容C1圍繞中心半導體層240。應理解在圖19至圖23B所示的製程之前、之中或之後可提供額外步驟，且方法的額外實施例可置換或省略一些下述步驟。操作/製程的順序可互換。

參閱圖19。在基材210之上沉積犧牲層220。在一些實施例中，犧牲層220可包含適合的介電/絕緣材料(如：氮化矽、氧化矽、其他低介電常數之介電層)、適合的半導體材料(如：Si、SiGe、Ge)、類似物或其組合。犧牲層220在一些實施例中可稱為介電層。

在犧牲層220之上沉積半導體層240。半導體層240可稱為金屬氧化物半導體層。在一些實施例中，金屬氧化物半導體含有金屬陽離子(如：Zn、Sn、In、Cu及Ni)及氧化陰離子，其包含二元金屬氧化物(如：In₂O₃、ZnO)、三元金屬氧化物(如：InZnO(IZO)、InSnO)及四元金屬氧化物(如：InGaZnO (IGZO))、類似物或其組合。半導體層240的材料與犧牲層220的材料不同。在本實施例中，半導體層240可具有靠近導帶的費米能階，因此此些材料是天然n型，且有能力作為用於n型元件的n型通道層。在一些替代的實施例中，半導體層240可為天然p型，如GeSn或SiGe層。半導體層240被原子層沉積(atomic layer deposition，ALD)、濺射、類似方法或其組合沉積。

參閱圖20。進行選擇性蝕刻製程，以移除犧牲層220的部分，從而在半導體層240的下表面、犧牲層220及基材210的上表面中留下開口O1。此步驟又稱為通道釋放製程。選擇性蝕刻製程可使用蝕刻劑，如：緩衝氧化蝕刻劑(buffer oxide etchants，BOE)，使得選擇性蝕刻製程以較移除下面的材料(如：基材210)的速率快的速率移除犧牲層220(參見圖19)。

在一些實施例中，在選擇性蝕刻製程前，在犧牲層220之上形成圖案化遮罩PM，舉例而言，藉由光微影製程。光微影製程可包含光阻塗佈(如：旋轉塗佈)、軟烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、沖洗、乾燥(如：硬烘烤)及/或其他可應用的製程。在一些實施例中，圖案化遮罩PM可包含光阻層、硬遮罩層(如：氮化矽層)或其組合。圖案化遮罩PM可覆蓋犧牲層220的第一部分並露出犧牲層220的第二部分。透過圖案化遮罩PM，選擇性蝕刻製程可移除犧牲層220被圖案化遮罩PM露出的第二部分，且犧牲層220被圖案化遮罩PM的覆蓋之第一部分被保護而不被蝕刻。在選擇性蝕刻製程後，圖案化遮罩PM可被適合的移除製程移除。

參閱圖21。在半導體層240的上表面及開口O1中依序沉積閘極介電層IL1、閘極電極層250、介電隔離層ISL、電容電極層260、電容介電層CL及電容電極層270。介電隔離層ISL可包含氧化矽、其他低介電常數材料、類似物或其組合。電容介電層CL可包含高介電常數材料，如：Al₂O₃、HfO₂、TiO₂、ZrO₂等。閘極電極層250、電容電極層260及電容電極層270可包含適合的金屬，如：TiN、Al、Ti等。

參閱圖22。進行階梯圖案化製程，以令閘極電極層250、電容電極層260及電容電極層270的寬度由下而上依序遞減。如上所述，階梯圖案化製程可包含形成光阻劑遮罩及多個循環，每一循環包含光阻修整製程及蝕刻製程，並接續蝕刻製程。階梯圖案化製程後後，半導體層240的部分被閘極電極層250露出，閘極電極層250的部分被電容電極層260露出，且電容電極層260的部分被電容電極層270露出。

參閱圖23A。在半導體層240之露出部分上形成源極/汲極接觸件SDC。源極/汲極接觸件SDC可包含適合的金屬，如：TiN、Ti、W、Al、Cu、Ru、Ni、Co、其合金、其組合及其類似物。源極/汲極接觸件SDC可與半導體層240建立物理及電性連結。且，形成多個金屬內連線ML。透過金屬內連線ML，字元線WL、位元線BL及接地電位GND分別連接元件200的閘極電極層250、半導體層240及電容電極層270。且，形成金屬內連線ML之一者，以將源極/汲極接觸件SDC連接電容電極層260。

圖23B是沿著圖23A的線B-B’之剖面圖。電容電極層260、電容介電層CL及電容電極層270可形成電容C1。閘極電極層250、閘極介電層IL1及半導體層240可形成環繞式閘極電晶體T2。電容C1環繞環繞式閘極電晶體T2。介電隔離層ISL將環繞式閘極電晶體T2自電容C1隔開。

圖23C是根據一些實施例之積體電路元件的電路示意圖。參閱圖23A至圖23C。字元線WL連接電晶體T2的閘極電極層250。位元線BL連接電晶體T2的源極/汲極接觸件SDC，且其他電晶體T2的源極/汲極接觸件SDC連接電容C1的電容電極層260。且，電容C1的電容電極層270接地。

圖24A是根據一些實施例之積體電路元件100的剖面圖。圖24B是沿著圖24A之線B-B’的剖面圖。圖24C是圖24A的積體電路元件之電路圖。參閱圖24A至圖24C。本實施例的細節與圖23A至圖23C所述相似，除了積體電路元件包含中心閘極電極層140及MIM電容C1，其中MIM電容C1環繞中心閘極電極層140。在本實施例中，電晶體T1包含中心閘極電極層140、半導體層150及閘極電極層160。且，電容C1包含電容電極層170、電容介電層CL及電容電極層172。介電隔離層ISL將環繞式通道電晶體T1自電容C1隔開。於電容C1的電極層170及電容電極層172上可形成電容接觸件CC。於半導體層150上可形成源極/汲極接觸件SDC。於閘極電極層160上可形成主體接觸件BC。於中心閘極電極層140上可形成閘極接觸件GC。接觸件CC、接觸件BC及接觸件GC可包含適合的金屬，如：TiN、Ti、W、Al、Cu、Ru、Ni、Co、其合金、其組合及其類似物。

且，形成多個金屬內連線ML。金屬內連線ML之一者可將電容C1的電容電極層170上的電容接觸件CC連接半導體層150上的源極/汲極接觸件SDC。透過金屬內連線ML，字元線WL、位元線BL、主體控制線Body及接地電位GND分別連接中心閘極電極層140、半導體層150、閘極電極層160及電容電極層270。

圖25是根據一些實施例之積體電路元件的電壓對電流圖。主體控制線Body在儲存模式可用以修改閾值電壓。條件#1代表主體控制線的電壓(V_BODY)被設定為正高電壓(如：連接高電源軌V_DD)。條件#2代表V_BODY被設定為負電壓。比較條件#1及條件#2，當V_BODY被設定為正高電壓(如：連接高電源軌V_DD)時，開通狀態電流(I_on)增加，從而減少寫入時間，其中開通狀態電流(I_on)在當閘極至源極電壓(V_GS)等於正高電壓(如：連接高電源軌V_DD)時發生。且，比較條件#1及條件#2，當V_BODY被設定為負電壓，關閉狀態電流(I_off)降低，從而增加保持時間，其中關閉狀態電流(I_off)在閘極至源極電壓(V_GS)等於零伏特時發生。

圖26至圖30B是繪示根據一些實施例之製造方法的不同階段之積體電路元件。本實施例的細節與圖24A及圖24B所繪示者相似，除了半導體層150與電容C1的電容電極層170直接連接，而不透過金屬內連線ML。應理解在圖26至圖30B所示的製程之前、之中或之後可提供額外步驟圖，且方法的額外實施例可置換或省略一些下述步驟。操作/製程的順序可互換。

參閱圖26。在如圖1至圖2所示的金屬釋放製程後，於中心閘極電極層140的下表面、犧牲層120及基材110的上表面中形成開口O1。

參閱圖27。於中心閘極電極層140的上表面之上與開口O1中依序沉積閘極介電層GL1、半導體層150及介電隔離層ISL。

參閱圖28。進行階梯圖案化製程，以令中心閘極電極層140、半導體層150及介電隔離層ISL的寬度由下而上依序遞減。如上所述，階梯圖案化製程可包含形成光阻劑遮罩及多個循環，每一循環包含光阻修整製程及蝕刻製程，並接續蝕刻製程。在一些替代的實施例中，階梯圖案化製程可包含多個循環，每一個循環包含形成光阻劑遮罩及接續形成光阻劑遮罩之蝕刻製程。在階梯圖案化製程後，中心閘極電極層140及半導體層150之每一者具有被下一層露出的部分。

參閱圖29。在圖28的結構之上依序沉積電容電極層170、電容介電層CL及電容電極層172。如上所述，電容介電層CL可包含高介電常數材料，如：Al₂O₃、HfO₂、TiO₂、ZrO₂等。電容電極層170及電容電極層172可包含適合的金屬，如：TiN、Al、Ti等。電容電極層170具有與半導體層150之被露出的第一部分直接接觸的第一部分及被介電隔離層ISL自半導體層150的第二部隔開的第二部分。

參閱圖30A。圖案化電容電極層170、電容介電層CL及電容電極層172，以露出中心閘極電極層140及半導體層150。圖案化可包含在圖29的結構上形成圖案化遮罩，並蝕刻電容電極層170、電容介電層CL及電容電極層172被圖案化遮罩露出的部分。在圖案化製程後，電容電極層170、電容介電層CL及電容電極層172的殘餘部分形成MIM電容C1。且，在MIM電容C1相對側之中心閘極電極層140之部分及半導體層150之部分被露出。

於電容C1的電容電極層172上可形成電容接觸件CC。於半導體層150的露出部分上可形成源極/汲極接觸件SDC。於中心閘極電極層140的露出部分上可形成閘極接觸件GC。

接著形成多個金屬內連線ML。透過金屬內連線ML，字元線WL、位元線BL及接地電位GND分別連接中心閘極電極層140、半導體層150及電容電極層270。

圖30B是沿著圖30A的線B-B’的剖面圖。電容電極層170、電容介電層CL及電容電極層172可形成電容C1。中心閘極電極層140、閘極介電層GL1及半導體層150可形成環繞式通道(channel-all-around，CAA)電晶體T1。電容C1環繞環繞式通道電晶體T1。介電隔離層ISL將全環式通道電晶體T1自電容C1隔開。電容C1可具有範圍是約10^-18F至約10^-10F的存儲電容，其大到足以使動態隨機存取記憶體(dynamic random-access memory，DRAM)的應用使用IGZO作為存取電晶體。圖23A至圖23C、圖24A至圖24C、圖29、圖30A及圖30B的積體電路元件可導向一-電晶體及一-電容(one-transistor and one-capacitor，1T2C)動態隨機存取記憶體(dynamic random-access memory，DRAM)細胞。

圖31至圖34B是繪示根據一些實施例之製造方法的不同階段之積體電路元件。圖34B是沿著圖34A的線B-B’剖面圖積體電路元件。本實施例的細節與圖1至圖10B所繪示者相似，除了積體電路元件包含中心半導體層340及半導體層360，其中半導體層360環繞中心半導體層340，且半導體層340及半導體層360是導電型式相反的兩個層。應理解在圖31至圖37所示的製程之前、之中或之後可提供額外步驟，且方法的額外實施例可置換或省略一些下述步驟。操作/製程的順序可互換。

參閱圖31。於基材310之上沉積磊晶層320。在一些實施例中，磊晶層320可為包含適合的半導體材料(如：SiGe、GeSi等)、類似物或其組合的磊晶層。磊晶層320可為單晶並以磊晶方法形成。

在磊晶層320之上沉積中心半導體層340。在本實施例中，半導體層340可具有靠近價帶的費米能階，且因此此些材料是天然p型，且有能力作為用於p型元件的p型通道層。舉例而言，半導體層340可為Si、GeSn或SiGe層。

進行如圖20所示之通道釋放製程，以移除磊晶層320在中心半導體層340下的部分。在通道釋放製程後，於半導體層340的下表面、磊晶層320及基材310的上表面中形成開口O1。

參閱圖32。於中心半導體層340的上表面之上及開口O1中依序沉積閘極介電層DL1、閘極電極層350、閘極介電層DL2及半導體層360。閘極介電層DL1可包含適合的介電/絕緣材料，如：氮化矽、氧化矽、類似物或其組合。在一些實施例中，閘極介電層DL1可包含高介電常數材料，如：氧化鉿(HfO₂)、矽酸鉿(HfSiO)、氮氧化鉿矽(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO；HZO)、氧化鑭(LaO)、二氧化鋯(ZrO₂)、二氧化鈦(TiO₂)、五氧化二鉭(Ta₂O₅)、三氧化二釔(Y₂O₃)、鈦酸鍶(SrTiO₃，STO)、鈦酸鋇(BaTiO₃，BTO)、氧化鋇鋯(BaZrO)、氧化鉿鑭(HfLaO)、氧化鑭矽(LaSiO)、氧化鋁矽(AlSiO)、三氧化二鋁(Al₂O₃)、類似物或其組合。閘極介電層DL1可以原子層沉積(atomic layer deposition，ALD)製程沉積。

在閘極介電層GL1之上沉積閘極電極層350。在一些實施例中，閘極電極層350可例示性的包含但不限於鎢、鋁、銅、鎳、鈷、鈦、鉭、氮化鈦、氮化鉭、矽化鎳、矽化鈷、鉑、TaC、TaSIn、TaCN、TiAl、TiAlN或其他適合的材料。

於閘極電極層350之上沉積閘極介電層DL2。閘極介電層DL2可包含隨閘極介電層DL1所述的材料。閘極介電層DL2可被原子層沉積(atomic layer deposition，ALD)製程沉積。

於閘極介電層GL2之上沉積半導體層360。半導體層360具有與半導體層340相反的導電型式。在本實施例中，半導體層340是天然p型，且有能力作為用於p型元件的p型通道層；半導體層360是天然的n型，且有能力作為用於n型元件的n型通道層。半導體層360可稱為金屬氧化物半導體層。在一些實施例中，金屬氧化物半導體含有金屬陽離子(如：Zn、Sn、In、Cu及Ni)及氧化陰離子，其包含二元金屬氧化物(如：In₂O₃、ZnO)、三元金屬氧化物(如：InZnO(IZO)、InSnO)、四元金屬氧化物(如：InGaZnO (IGZO))、類似物或其組合。在本實施例中，半導體層360可具有靠近導電帶的費米能階，因此此些材料是天然n型，且有能力作為用於n型元件的n型通道層。半導體層360被原子層沉積(atomic layer deposition，ALD)、濺射、類似物或其組合沉積。

參閱圖33。進行階梯圖案化製程，以令中心半導體層340、閘極電極層350及半導體層360的寬度由下而上依序遞減。階梯圖案化製程後，半導體層340的部分被閘極電極層350露出，且閘極電極層350的部分被半導體層360露出。在一些實施例中，階梯圖案化製程可包含形成光阻劑遮罩及多個循環，每一循環包含光阻修整製程及蝕刻製程，並接續蝕刻製程。在一些替代的實施例中，階梯圖案化製程可包含多個循環，每一個循環包含形成光阻劑遮罩及接續在形成光阻劑遮罩的蝕刻製程。

參閱圖34A。於半導體層340及半導體層360的露出部分上形成源極/汲極接觸件SDC。源極/汲極接觸件SDC可包含適合的金屬，如：TiN、Ti、W、Al、Cu、Ru、Ni、Co、其合金、其組合及其類似物。源極/汲極接觸件SDC可與半導體層340及半導體層360建立物理及電性連結。於閘極電極層350上可形成閘極接觸件GC。

且，形成多個金屬內連線ML。透過金屬內連線ML，半導體層340的相對端分別連接輸出端子V_out及高電源軌V_DD。半導體層360的相對端分別連接輸出端子V_out及低電源軌V_SS。閘極電極層350連接輸入端子V_in。在本實施例中，金屬內連線ML之一者可將半導體層340的一端連接半導體層360的一端。

圖34B是積體電路元件沿著圖34A的線B-B’之剖面圖。在本實施例中，半導體層340、閘極介電層DL1及閘極電極層350可形成p型電晶體PT；且閘極電極層350、閘極介電層DL2及半導體層360可形成n型電晶體NT。互補式場效電晶體(complementary field-effect transistor，CFET)可由在中心而被n型通道環繞的p型通道實現。

在一些實施例中，閘極電極層350可包含相鄰半導體層340的第一功函數金屬層350i、閘極金屬層350m及相鄰半導體層360的第二功函數金屬層350o。第一功函數金屬層350i及第二功函數金屬層350o可包含不同功函數金屬。在p型半導體層340被n型半導體層360環繞的實施例中，第一功函數金屬層350i可包含p型功函數金屬，且第二功函數金屬層350o可包含n型功函數金屬。舉例而言，n型功函數金屬可例示性的包含但不限於鋁鈦(TiAl)、氮化鈦鋁(TiAlN)、氮碳化鉭(TaCN)、鋯(Hf)、鉿(Zr)、鈦(Ti)、鉭(Ta)、鋁(Al)、金屬碳化物(如：碳化鋯(HfC)、碳化鉿(ZrC)、碳化鈦(TiC)、碳化鋁(AlC))、鋁化物及/或其他適合的材料。P型功函數金屬可例示性的包含但不限於氮化鈦(TiN)、氮化鎢(WN)、鎢(W)、釕(Ru)、鈀(Pd)、鉑(Pt)、鈷(Co)、鎳(Ni)、導電金屬氧化物及/或其他適合的材料。在一些n型半導體層340被p型半導體層360環繞的替代性的實施例中，第一功函數金屬層350i可包含n型功函數金屬，且第二功函數金屬層350o可包含p型功函數金屬。閘極金屬層350m可具有較第一功函數金屬層350i及第二功函數金屬層350o的導電度高的導電度。在一些實施例中，閘極金屬層350m可例示性的包含但不限於鎢、鋁、銅、鎳、鈷、鈦、鉭、氮化鈦、氮化鉭、矽化鎳、矽化鈷、TaC、TaSIn、TaCN、TiAl、TiAlN或其他適合的材料。

圖34C是圖34A的積體電路元件之電路圖。參閱圖34A至圖34C。因為n型電晶體NT及p型電晶體PT分享相同的閘極電極層350，且半導體層340的一端與半導體層360的一端電性連接，n型電晶體NT及p型電晶體PT可形成相反器。

圖35至圖37是繪示根據一些實施例之積體電路元件的不同階段之製造方法。本實施例的細節與圖31至圖34B所繪示者相似，除了半導體層340的一端直接連結半導體層360的一端。應理解在圖35至圖37所示的製程之前、之中或之後可提供額外步驟，且方法的額外實施例可置換或省略一些下述步驟。操作/製程的順序可互換。

參閱圖35。在圖31所示之通道釋放製程後，於半導體層340的下表面、磊晶層320、基材310的上表面中形成開口O1。接著，於半導體層340之上及開口O1中沉積閘極介電層DL1及閘極電極層350。進行階梯圖案化製程，以蝕刻閘極介電層DL1及閘極電極層350，使得半導體層340的第一部分被閘極介電層DL1露出。

參閱圖36。於閘極電極層350之上沉積閘極介電層DL2及半導體層360。半導體層360具有與半導體層340接觸的第一部分及自半導體層340的第二部分隔開的第二部分。

進行階梯圖案化製程，以蝕刻半導體層360、閘極電極層350、閘極介電層DL1及閘極介電層DL2，使得半導體層340的第二部分被閘極介電層DL1及閘極電極層350露出，且閘極電極層350的部分被閘極介電層DL2及半導體層360露出。

參閱圖37。於半導體層340的第二部分的露出部分及半導體層360的相對端上分別形成源極/汲極接觸件SDC。且，於閘極電極層350的露出部分形成閘極接觸件GC。半導體層340、閘極介電層DL1及閘極電極層350可形成p型電晶體PT。閘極電極層350、閘極介電層DL2及半導體層360可形成n型電晶體NT。n型電晶體NT環繞p型電晶體PT。

且，形成多個金屬內連線ML。透過金屬內連線ML，半導體層340的相對端分別與輸出端子V_out及高電源軌V_DD連接。半導體層360的相對端分別連接輸出端子V_out及低電源軌V_SS。閘極電極層350連接輸入端子V_in。n型電晶體NT及p型電晶體PT可形成如圖34C所示的相反器。

圖38至圖42B是繪示根據一些實施例之積體電路元件的不同階段之製造方法。本實施例的細節與圖35至圖37所繪示者相似，除了多個半導體層340被堆疊。應理解在圖38至圖42B所示的製程之前、之中或之後可提供額外步驟，且方法的額外實施例可置換或省略一些下述步驟。操作/製程的順序可互換。

參閱圖38。在基材310之上交替沉積多個磊晶層320及多個半導體層340。在一些實施例中，磊晶層320及半導體層340與上述者相同，且因此於此重複。在沉積磊晶層320及半導體層340後，進行鰭式蝕刻製程，以將磊晶層320及半導體層340圖案化成鰭式結構，並露出磊晶層320的側壁及半導體層340。半導體層340的數量於此是示例性的繪示為2。在不同的實施例中，半導體層340的數量依據元件需求可在1個至10個的範圍內變化。

參閱圖39。進行如圖20所示的通道釋放製程，以移除磊晶層320在中心半導體層340下的部分。在通道釋放製程後，於兩個半導體層340及磊晶層320中形成開口O12，並於半導體層340的下表面、磊晶層320及基材310的上表面中形成開口O11。接續地，於半導體層340之上及開口O11及開口O12中沉積閘極介電層DL1及閘極電極層350。

參閱圖40。在圖39的結構之上沉積介電填充層並填充開口O11及開口O12，接續回蝕刻製程。介電填充層可包含適合的介電/絕緣材料，如：氮化矽、氧化矽、其他低介電常數之介電層，類似物或其組合。可進行回蝕刻製程，以移除介電填充層在閘極電極層350之上的部分並移除介電填充層在開口O12中的部分。介電填充層在開口O11及開口O12的殘餘部分被稱為介電殘留物DF’。

進行階梯圖案化製程，以蝕刻閘極介電層DL1及閘極電極層350，使得半導體層340的第一部分被閘極介電層DL1露出。

參閱圖41。於閘極電極層350之上及開口O12中沉積閘極介電層DL2及半導體層360。半導體層360具有與半導體層340的第一部分接觸的第一部分及與半導體層340的第二部分隔該的第二部分。

參閱圖42A及圖42B。圖42B是沿著圖42A的線B-B’之剖面圖。伴隨介電殘留物DF’的出現，開口O12中閘極介電層DL2及半導體層360的下部分被適合的蝕刻製程移除。半導體層340、閘極介電層DL1及閘極電極層350可形成p型電晶體PT。閘極電極層350、閘極介電層DL2及半導體層360可形成n型電晶體NT。n型電晶體NT環繞p型電晶體PT的部分，並堆疊在p型電晶體PT的另一部分之上。藉由在鰭式蝕刻製程中使p型電晶體PT之多個通道層被蝕刻，並藉由原子層沉積(atomic layer deposition，ALD)製程成長n型電晶體NT的通道層，可降低鰭式高度H1。

於半導體層340被露出的第二部分上及半導體層360的相對端分別形成源極/汲極接觸件SDC。且，於閘極電極層350被露出的部分形成閘極接觸件GC。且，形成多個金屬內連線ML。透過金屬內連線ML，半導體層340的相對端分別連接輸出端子V_out及高電源軌V_DD。半導體層360的相對端分別連接輸出端子V_out及低電源軌V_SS。閘極電極層350連接輸入端子V_in。n型電晶體NT及p型電晶體PT可形成如圖34C所示的相反器。

圖43A是一些實施例之積體電路元件的上視示意圖。圖43B是沿著圖43A的線B-B’之剖面示意圖。圖43C是沿著圖43A的線C-C’的剖面示意圖。圖43D是沿著圖43A的線D-D’的剖面示意圖。本實施例的細節與上示的環繞式通道電晶體相似，除了實施通道堆疊技術，其中積體電路元件可包含環繞中心閘極電極層140的多個半導體層150及半導體層151。半導體層150及半導體層151的端部分互相接觸。其次，積體電路元件可進一步包含半導體層150及半導體層151間的閘極電極層141，並電性連接中心閘極電極層140。積體電路元件在半導體層150及半導體層151之上可進一步包含閘極電極層143，並與閘極電極層141及中心閘極電極層140接觸。閘極介電層GL1至閘極介電層GL4可分別設置在中心閘極電極層140及半導體層150間、半導體層150及閘極電極層141間、閘極電極層141及半導體層151間、半導體層151及閘極電極層143間。本實施例的其他細節與上示者相似而因此於此不再重複。

圖44A至圖56C是繪示根據一些實施例之積體電路元件的不同階段之製造方法。圖44A、圖45A、圖46A、圖47A、圖48A、圖49A、圖50A、圖51A、圖52A、圖53A、圖54A、圖55A及圖56A是不同製造階段之積體電路元件的上視圖。圖44B、圖45B、圖46B、圖47B、圖48B、圖49B、圖50B、圖51B、圖52B、圖53B、圖54B、圖55B及圖56B是沿著圖44A、圖45A、圖46A、圖47A、圖48A、圖49A、圖50A、圖51A、圖52A、圖53A、圖54A、圖55A及圖56A的線B-B’之剖面圖。圖56C是沿著圖56A及圖56B的線C-C’的剖面圖。本實施例的細節與圖44A至圖56C相似，除了此實施例中使用兩個半導體層。應理解在圖44A至圖56C所示的製程之前、之中或之後可提供額外步驟，且方法的額外實施例可置換或省略一些下述步驟。操作/製程的順序可互換。

參閱圖44A及圖44B。於基材110之上沉積犧牲層120。於犧牲層120之上沉積中心閘極電極層140。

參閱圖45A及圖45B。進行鰭式形成製程。鰭式形成製程可包含圖案化中心閘極電極層140及犧牲層120。舉例而言，圖案化製程包含於中心閘極電極層140之上形成圖案化遮罩PM1，並蝕刻中心閘極電極層140及犧牲層120被圖案化遮罩露出的第一部分。可形成圖案化遮罩PM1，如藉由光微影製程。光微影製程可包含光阻塗佈(如：旋轉塗佈)、軟烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、沖洗、乾燥(如：硬烘烤)及/或其他可應用的製程。在一些實施例中，圖案化遮罩PM1可包含光阻層、硬遮罩層(如：氮化矽層)或其組合。中心閘極電極層140及犧牲層120被圖案化遮罩PM1覆蓋的第二部分被保護而不被蝕刻，且於基材110上形成鰭式結構FS。在選擇性蝕刻製程後，圖案化遮罩PM1可被適合的移除製程移除。

參閱圖46A及圖46B。選擇性蝕刻製程可進行以移除犧牲層120的部分，從而在中心閘極電極層140的下表面、犧牲層120及基材110的上表面中留下開口O1。此步驟又稱為金屬(或閘極)釋放製程。選擇性蝕刻製程可使用蝕刻劑，如：緩衝氧化蝕刻劑(buffer oxide etchants，BOE)，使得選擇性蝕刻製程以較移除基材110及中心閘極電極層140的速率快的速率移除犧牲層120。

在一些實施例中，在選擇性蝕刻製程前，於犧牲層120之上形成圖案化遮罩PM2，舉例而言，藉由光微影製程。光微影製程可包含光阻塗佈(如：旋轉塗佈)、軟烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、沖洗、乾燥(如：硬烘烤)及/或其他可應用的製程。在一些實施例中，圖案化遮罩PM2可包含光阻層、硬遮罩層(如：氮化矽層)或其組合。圖案化遮罩PM2可覆蓋犧牲層120的第一部分，並露出犧牲層120的第二部分。透過圖案化遮罩PM2，選擇性蝕刻製程可移除犧牲層120被圖案化遮罩PM2露出的第二部分，且犧牲層120被圖案化遮罩PM2覆蓋的第一部分被保護而不被蝕刻。在選擇性蝕刻製程後，圖案化遮罩PM2可被適合的移除製程移除。

參閱圖47A及圖47B。於中心閘極電極層140的上表面之上及開口O1中依序沉積閘極介電層GL1、半導體層150、閘極介電層GL2、閘極電極層160、介電隔離層ISL、閘極電極層142、閘極介電層GL3、半導體層152、閘極介電層GL4及閘極電極層162。

在層沉積後，進行鰭式修剪製程，以移除/蝕刻閘極介電層GL1、半導體層150、閘極介電層GL2、閘極電極層160、介電隔離層ISL、閘極電極層142、閘極介電層GL3、半導體層152、閘極介電層GL4及閘極電極層162之延展到鰭式結構FS上的部分。

參閱圖48A及圖48B。進行階梯圖案化製程，以令中心閘極電極層140、半導體層150、閘極電極層160、閘極電極層142、半導體層152及閘極電極層162的寬度由下而上依序遞減。階梯圖案化製程後，中心閘極電極層140的部分被半導體層150露出，半導體層150的部分被閘極電極層160露出，閘極電極層160的部分被閘極電極層142露出，閘極電極層142的部分被半導體層152露出，且半導體層152的部分被閘極電極層162露出。在一些實施例中，階梯圖案化製程可包含形成光阻劑遮罩及多個循環，每一個循環包含光阻修整製程及蝕刻製程，並接續蝕刻製程。在一些替代的實施例中，階梯圖案化製程可包含多個循環，每一個循環包含光阻劑遮罩的形成及接續在光阻劑遮罩的形成之蝕刻製程。

參閱圖49A及圖49B。於圖48A及圖48B的結構之上沉積介電填充層DF並填充開口O1。介電填充層DF可包含適合的介電/絕緣材料，如：氮化矽、氧化矽、其他低介電常數之介電層、類似物或其組合。

參閱圖50A及圖50B。進行回蝕刻製程，以移除介電填充層DF(參見圖49A及圖49B)在中心閘極電極層140之上的部分，並移除介電填充層DF(參見圖49A及圖49B)在開口O1中的部分。在回蝕刻製程後，介電填充層DF(參見圖49A及圖49B)可具有殘留在開口O1中的殘留部分。介電填充層DF(參見圖49A及圖49B)的殘留部分可稱為介電殘留物DF’。透過此配置，半導體層150、閘極電極層160、半導體層152、閘極電極層162、閘極介電層GL1至閘極介電層GL4及介電隔離層ISL在開口O1中的第一部分P1被介電殘留物DF’露出，且半導體層150、閘極電極層160、半導體層152、閘極電極層162、閘極介電層GL1至閘極介電層GL4及介電隔離層ISL在開口O1中的第二部分P2被介電殘留物DF’覆蓋。

參閱圖51A及圖51B。在圖50A及圖50B的結構上順形的沉積保護層190。保護層190延展至中心閘極電極層140、半導體層150及閘極電極層160的上表面之上。保護層190可包含聚合物或金屬(如：TiN、W、Al等)。保護層190可被原子層沉積(atomic layer deposition，ALD)製程沉積。在介電殘留物DF’的存在下，半導體層150、閘極電極層160、半導體層152、閘極電極層162、閘極介電層GL1至閘極介電層GL4及介電隔離層ISL在開口O1中被介電殘留物DF’露出的第一部分P1可被保護層190塗佈。且，半導體層150、閘極電極層160、半導體層152、閘極電極層162、閘極介電層GL1至閘極介電層GL4及介電隔離層ISL在開口O1中被介電殘留物DF’覆蓋的第二部分P2透過介電殘留物DF’自保護層190隔開並被保護層190露出。

參閱圖52A及圖52B。移除介電殘留物DF’。蝕刻製程可以較移除保護層及閘極電極層162的速率快的速率移除介電殘留物DF’，使得半導體層150、閘極電極層160、半導體層152、閘極電極層162、閘極介電層GL1至閘極介電層GL4及介電隔離層ISL在開口O1中的第一部分P1及第二部分P2被保護層190及閘極電極層162保護而不被蝕刻。

參閱圖53A及圖53B。半導體層150、閘極電極層160、半導體層152、閘極電極層162、閘極介電層GL1至閘極介電層GL4及介電隔離層ISL在開口O1中的第二部分P2被移除。移除可包含適合的蝕刻製程，如：乾式蝕刻製程、濕式蝕刻製程或其組合。蝕刻製程可以較移除保護層190的速率快的速率移除半導體層150、閘極電極層160、半導體層152、閘極電極層162、閘極介電層GL1至閘極介電層GL4及介電隔離層ISL，使得在半導體層150、閘極電極層160、半導體層152、閘極電極層162、閘極介電層GL1至閘極介電層GL4及介電隔離層ISL在開口O1中的第一部分P1被保護層190保護而不被蝕刻。在移除後，基材110被開口O1露出。且，半導體層150、閘極電極層160、半導體層152、閘極電極層162、閘極介電層GL1至閘極介電層GL4及介電隔離層ISL的第一部分P1自基材110隔開。

參閱圖54A及圖54B。保護層190被適合的清潔/蝕刻製程移除。在移除後，半導體層150、閘極電極層160、半導體層152、閘極電極層162、閘極介電層GL1至閘極介電層GL4及介電隔離層ISL的第一部分P1被開口O1露出。

參閱圖55A及圖55B。在圖54A及圖54B的結構之上及開口O1中沉積層間介電層ILD。層間介電層ILD可包含適合的介電/絕緣材料，如：氮化矽、氧化矽、其他低介電常數之介電層、類似物或其組合。

參閱圖56A至圖56C。於層間介電層ILD中形成源極/汲極接觸件SDC及閘極接觸件GC。源極/汲極接觸件SDC著陸於半導體層150及半導體層152的部分之上。閘極接觸件GC著陸於中心閘極電極層140、閘極電極層160、閘極電極層142及閘極電極層162的部分上。源極/汲極接觸件SDC及閘極接觸件GC的形成可包含在層間介電層ILD中蝕刻開口，以露出半導體層150及半導體層152、中心閘極電極層140、閘極電極層160、閘極電極層142及閘極電極層162的部分，並在層間介電層ILD中的開口中沉積導電材料(如：TiN、Ti、W等)。可接著進行平坦化製程，以自層間介電層ILD的上表面移除導電材料的多餘部分，同時導電材料的殘留部分形成源極/汲極接觸件SDC及閘極接觸件GC。

在形成源極/汲極接觸件SDC及閘極接觸件GC後，於源極/汲極接觸件SDC及閘極接觸件GC上可形成多層互連(MLI)結構。MLI結構可包含至少一個金屬化層。金屬化層的數量可根據積體電路結構的特別設計而改變。每一金屬化層包含一個或多個金屬間介電(IMD)層，一個或多個水平內連線分別在IMD層中水平延展。舉例而言，金屬化層包含IMD層及在IMD層水平延展的水平內連線(如：金屬線)及/或一個或多個分別在IMD層中垂直延展的垂直內連線(如：金屬通孔件)。

根據上述討論，可看到本揭露提供優勢。然而，應了解到其他實施方式可提供額外的優勢，且這裡不需揭露所有的優勢，且所有實施方式並不需要特定的優勢。其中一個優勢是多個電晶體/電容/通道可整合至使用一個單一奈米片之元件/單元，且此些元件/單元可作為1T1C動態隨機存取記憶體(dynamic random-access memory，DRAM)、二-電晶體及零-電容(two-transistor and zero-capacitor，2T0C) DRAM或互補式金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)相反器。其他優勢是對於每個標準單元(1T1C、2T0C DRAM及CMOS相反器)，在每個電路的元件可整合於電晶體的一個單元大小，從而達到縮減單元大小。

根據本揭露的一些實施例，上述方法可選擇性包含移除半導體層的第一部分之下部分，使得半導體層的第一部分之上部分自基材隔開。

根據本揭露的一些實施例，上述方法可選擇性包含於半導體層之上沉積第二閘極介電層；及於第二閘極介電層之上沉積第二閘極電極層。

根據本揭露的一些實施例，第二閘極電極層自第一閘極電極層電性隔離。

根據本揭露的一些實施例，上述方法可選擇性包含在沉積半導體層後，形成電容，使得電容具有在開口中的第一部分及在半導體層的一上表面之上的第二部分。

根據本揭露的一些實施例，進行形成電容之操作使得電容的電容電極與半導體層接觸。

根據本揭露的一些實施例，半導體層是金屬氧化物半導體層。

根據本揭露的一些實施例，可選擇性包含圖案化半導體層的第二部分及第一閘極介電層的第二部分，以露出第一閘極電極層的部分；以及於第一閘極電極層的露出部分之上形成閘極接觸件。

根據本揭露的一些實施例，提供一種積體電路元件的製造方法。此方法包含於基材之上沉積磊晶層；在第一半導體層之上沉積磊晶層；移除磊晶層的第一部分，以在第一半導體層、基材及磊晶層的多個第二部分中留下開口；沉積第一閘極介電層，使得第一閘極介電層具有在開口中的第一部分及在第一半導體層的上表面上的第二部分；以及沉積閘極電極層，使得閘極電極層具有在開口中的第一部分及在第一閘極介電層的上表面之上的第二部分。

根據本揭露的一些實施例，上述方法可選擇性包含於閘極電極層之上沉積第二閘極介電層；以及沉積第二半導體層，使得第二半導體層具有在開口中的第一部分及在第二閘極介電層的上表面之上的第二部分。

根據本揭露的一些實施例，上述方法可選擇性包含圖案化閘極電極層的第二部分及第一閘極介電層的第二部分，以露出第一半導體層的一部分，其中進行沉積第二半導體層的操作使得第二半導體層與第一半導體層的部分接觸。

根據本揭露的一些實施例，第二半導體層包含材料，其中材料與第一半導體層的材料不同。

根據本揭露的一些實施例，第一半導體層是金屬氧化物半導體層，且第二半導體層是GeSn層。

根據本揭露的一些實施例，上述方法可選擇性包含於閘極電極層之上形成介電隔離層；以及形成電容，使得電容具有在開口中的第一部分及在介電隔離層於的上表面之上的第二部分。

根據本揭露的一些實施例，積體電路元件包含基材、第一閘極電極層、第一閘極介電層、半導體層及源極/汲極接觸件。第一閘極電極層在基材之上，其中第一閘極電極層自基材隔開；第一閘極介電層具有在第一閘極電極層及基材之間的第一部分及在第一閘極電極層之上的第二部分；半導體層具有在第一閘極電極層及基材之間的第一部分及在第一閘極介電層之上的第二部分；且源極/汲極接觸件在半導體層的第二部分之上。

根據本揭露的一些實施例，積體電路元件可選擇性包含犧牲層，其中犧牲層是在第一閘極電極層及基材之間，並環繞第一閘極介電層的第一部分及半導體層的第一部分。

根據本揭露的一些實施例，源極/汲極接觸件垂直對準犧牲層。

根據本揭露的一些實施例，第一閘極介電層的第一部分環繞半導體層的第一部分。

根據本揭露的一些實施例，積體電路元件可選擇性包含電容，其中電容是在半導體層之上。

根據本揭露的一些實施例，電容的電容電極與半導體層的第二部分接觸。

根據本揭露的一些實施例，積體電路元件可選擇性包含第二閘極介電層，其中第二閘極介電層具有在第一閘極電極層及基材之間的第一部分及在半導體層之上的第二部分；以及第二閘極電極層，其中第二閘極電極層具有在第一閘極電極層及基材之間的第一部分及在第二閘極介電層之上的第二部分。

以上概述數個實施例之特徵，以便在本揭露所屬技術領域中具有通常知識者可更易理解本揭露實施例的觀點。在本揭露所屬技術領域中具有通常知識者應理解，他們能以本揭露實施例為基礎，設計或修改其他製程及結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本揭露所屬技術領域中具有通常知識者也應理解到，此類等效的製程及結構並無悖離本揭露的精神與範圍，且他們能在不違背本揭露之精神及範圍之下，做各式各樣的改變、取代及替換。

100:元件 110:基材 120:犧牲層 140:中心閘極電極層 141:閘極電極層 142:閘極電極層 143:閘極電極層 150:半導體層 151:半導體層 152:半導體層 160:閘極電極層 162:閘極電極層 170:電極層 172:電容電極層 190:保護層 200:元件 210:基材 220:犧牲層 240:半導體層 250:閘極電極層 260:電容電極層 270:電容電極層 310:基材 320:磊晶層 340:半導體層 350:閘極電極層 350i:第一功函數金屬層 350m:閘極金屬層 350o:第二功函數金屬層 360:半導體層 A-A’:線 B-B’:線 BC:接觸件 BL:位元線 Body:主體控制線 C1:電容 C-C’:線 CC:接觸件 CD:箭頭 CG:中心閘極線 CG₁:中心閘極線 CG₂:中心閘極線 CL:電容介電層 D-D’:線 DF:介電填充層 DF’:介電殘留物 DL1:閘極介電層 DL2:閘極介電層 FS:鰭式結構 Gate:閘極線 Gate₁:閘極線 Gate₂:閘極線 GC:接觸件 GL1:閘極介電層 GL2:閘極介電層 GL3:閘極介電層 GL4:閘極介電層 GND:接地電位 H1:高度 IL1:閘極介電層 ILD:層間介電層 ISL:介電隔離層 ML:金屬內連線 NT:n型電晶體 O1:開口 O11:開口 O12:開口 P1:第一部分 P2:第二部分 PM:圖案化遮罩 PM1:圖案化遮罩 PM2:圖案化遮罩 PT:p型電晶體 SD:源極/汲極線 SD₁:源極/汲極線 SD₂:源極/汲極線 SDC:源極/汲極接觸件 T1:電晶體 T2:電晶體 T3:電晶體 V_DD:高電源軌 V_in:輸入端子 V_out:輸出端子 V_ss:低電源軌 WL:字元線

結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。圖1至圖10B是繪示根據一些實施例之不同階段的積體電路元件之製造方法。圖11至圖13B是繪示根據一些實施例之不同階段的積體電路元件之製造方法。圖14至圖18C是繪示根據一些實施例之不同階段的積體電路元件之製造方法。圖19至圖23B是繪示根據一些實施例之不同階段的積體電路元件之製造方法。圖23C是繪示根據一些實施例之積體電路元件的電路圖。圖24A是根據一些實施例之積體電路元件的剖面圖。圖24B是沿著圖24A之線B-B’的剖面圖。圖24C是圖24A的積體電路元件之電路圖。圖25是根據一些實施例之積體電路元件的電壓對電流圖。圖26至圖30B是繪示根據一些實施例之不同階段的積體電路元件之製造方法。圖31至圖34B是繪示根據一些實施例之不同階段的積體電路元件之製造方法。圖34C是圖24A的積體電路元件之電路圖。圖35至圖37是繪示根據一些實施例之不同階段的積體電路元件之製造方法。圖38至圖42B是繪示根據一些實施例之不同階段的積體電路元件之製造方法。圖43A是一些實施例之積體電路元件的上視示意圖。圖43B是沿著圖43A的線B-B’之剖面示意圖。圖43C是沿著圖43A的線C-C’之剖面示意圖。圖43D是沿著圖43A的線D-D’之剖面示意圖。圖44A至圖56C是繪示根據一些實施例之不同階段的積體電路元件之製造方法。

110:基材

120:犧牲層

140:中心閘極電極層

150:半導體層

160:閘極電極層

B-B’:線

CG:中心閘極線

GL1:閘極介電層

GL2:閘極介電層

Gate:閘極線

ML:金屬內連線

O1:開口

SD:源極/汲極線

SDC:源極/汲極接觸件

T1:電晶體

Claims

一種積體電路元件的製造方法，包含：在一基材上沉積一犧牲層；在該犧牲層上沉積一第一閘極電極層；移除該犧牲層的一第一部分，以於該第一閘極電極層、該基材及該犧牲層的複數個第二部分中留下一開口；沉積一第一閘極介電層，使得該第一閘極介電層具有在該開口中的一第一部分及在該第一閘極電極層的一上表面之上的一第二部分；以及沉積一半導體層，使得該半導體層具有在該開口中的一第一部分及在第一閘極介電層的一上表面之上的第二部分。
如請求項1所述之積體電路元件的製造方法，更包含：於該半導體層之上沉積一第二閘極介電層；以及於該第二閘極介電層之上沉積一第二閘極電極層。
如請求項1所述之積體電路元件的製造方法，更包含：在沉積該半導體層後，形成一電容，使得該電容具有在該開口中的一第一部分及在該半導體層的一上表面之上的一第二部分。
如請求項1所述之積體電路元件的製造方法，更包含：圖案化該半導體層的該第二部分及該第一閘極介電層的該第二部分，以露出該第一閘極電極層的一部分；以及於該第一閘極電極層的露出的該部分之上形成一閘極接觸件。
一種積體電路元件的製造方法，包含：於一基材之上沉積一磊晶層；在一第一半導體層之上沉積該磊晶層；移除該磊晶層的一第一部分，以在該第一半導體層、該基材及該磊晶層的複數個第二部分中留下一開口；沉積一第一閘極介電層，使得該第一閘極介電層具有在該開口中的一第一部分及在該第一半導體層的一上表面之上的一第二部分；以及沉積一閘極電極層，使得該閘極電極層具有在該開口中的一第一部分及在該第一閘極介電層的一上表面之上的一第二部分。
如請求項5所述之積體電路元件的製造方法，更包含：於該閘極電極層之上沉積一第二閘極介電層；以及沉積一第二半導體層，使得該第二半導體層具有在該開口中的一第一部分及在該第二閘極介電層的一上表面之上的一第二部分。
如請求項6所述之積體電路元件的製造方法，更包含：於該閘極電極層之上形成一介電隔離層；以及形成一電容，使得該電容具有在該開口中的一第一部分及在該介電隔離層於的一上表面之上的一第二部分。
一種積體電路元件，包含：一基材；一第一閘極電極層，在該基材之上，其中該第一閘極電極層自該基材隔開；一第一閘極介電層，具有在該第一閘極電極層及該基材之間的一第一部分及在該第一閘極電極層之上的一第二部分；一半導體層，具有在該第一閘極電極層及該基材之間的一第一部分及在該第一閘極介電層之上的一第二部分；以及一源極/汲極接觸件，在該半導體層的該第二部分之上。
如請求項8所述之積體電路元件，更包含：一電容，在該半導體層之上。
如請求項8所述之積體電路元件，更包含：一第二閘極介電層，具有在該第一閘極電極層及該基材之間的一第一部分及在該半導體層之上的一第二部分；以及一第二閘極電極層，具有在該第一閘極電極層及該基材之間的一第一部分及在該第二閘極介電層之上的一第二部分。