TWI908395B - 半導體封裝裝置及其封裝基板 - Google Patents

Abstract

一種封裝基板包含防焊層、複合層、接地層、及訊號層。防焊層上設置有多個電源接點、多個接地接點、多個第一訊號接點及多個第二訊號接點。複合層上設置有多個電源平面與多個第一訊號繞線。多個電源平面對應耦接多個電源接點。多個第一訊號繞線對應耦接多個第一訊號接點。接地層上設置有接地線路。接地線路耦接多個接地接點。訊號層上設置有多個第二訊號繞線。多個第二訊號繞線對應耦接多個第二訊號接點。

Description

半導體封裝裝置及其封裝基板

本揭示涉及一種半導體封裝裝置及其封裝基板，且特別是涉及一種具有高頻雜訊去耦能力的半導體封裝裝置及其封裝基板。

通訊系統晶片，例如具有高速序列器/解除序列器(high-speed SerDes)的通訊系統晶片，在高頻操作下容易產生同步切換雜訊(Simultaneous Switching Noise，SSN)。SSN經由封裝基板中的電源網路傳輸會影響晶片的供電品質，進而影響晶片的通訊品質。

在現有技術中，去耦電容(Decoupling Capacitor)通常被設置在封裝基板上，用來降低SSN對同樣設置在封裝基板上的晶片所造成的影響。然而，去耦電容的設置會提高加工成本及材料成本。另外，去耦電容需透過封裝基板與晶片電性連接，這樣的設置往往可能會影響去耦電容的作用效果。

因此，發展新的可降低SSN的半導體封裝裝置是高速通訊領域的重要課題。

本揭示的一態樣為一封裝基板，其包含防焊層、複合層、接地層、及訊號層。防焊層上設置有多個電源接點、多個接地接點、多個第一訊號接點及多個第二訊號接點。複合層上設置有多個電源平面與多個第一訊號繞線。多個電源平面對應耦接多個電源接點。多個第一訊號繞線對應耦接多個第一訊號接點。接地層上設置有接地線路。接地線路耦接多個接地接點。訊號層上設置有多個第二訊號繞線。多個第二訊號繞線對應耦接多個第二訊號接點。

本揭示的另一態樣為一半導體封裝裝置，其包含封裝基板及晶片。封裝基板包含防焊層、複合層、接地層、及訊號層。防焊層上設置有多個電源接點、多個接地接點、多個第一訊號接點及多個第二訊號接點。複合層上設置有多個電源平面與多個第一訊號繞線。多個電源平面對應耦接多個電源接點。多個第一訊號繞線對應耦接多個第一訊號接點。接地層上設置有接地線路。接地線路耦接多個接地接點。訊號層上設置有多個第二訊號繞線。多個第二訊號繞線對應耦接多個第二訊號接點。晶片耦接封裝基板。

下文係舉實施例配合所附圖式作詳細說明，但所描述的具體實施例僅用以解釋本案，並不用來限定本案，而結構操作之描述非用以限制其執行之順序，任何由元件重新組合之結構，所產生具有均等功效的裝置，皆為本揭示內容所涵蓋的範圍。

在全篇說明書與申請專利範圍所使用之用詞(terms)，除有特別註明外，通常具有每個用詞使用在此領域中、在此揭示之內容中與特殊內容中的平常意義。

此外，為便於描述，在本文中可使用空間相對術語(諸如「在......上方」、「覆蓋」、「在......之上」、「上部」、「頂部」、「在......下方」、「在......表面之下」、「下面」、「在......之下」、「下部」、「底部」、「側邊」及類似者)來描述如圖中所例示之一個元件或特徵與另一個(另一些)元件或特徵之關係。除了圖中所描繪之定向之外，空間相對術語意欲涵蓋元件在使用中或操作中的不同定向。可以其他方式來定向裝置(旋轉90度或以其他定向)，且同樣可相應地解釋本文所使用之空間相對描述詞。

請參照第1圖，第1圖為根據本揭示的一些實施例的一種半導體封裝裝置100的示意圖。如第1圖所示，半導體封裝裝置100包含晶片110與封裝基板120。晶片110經由凸塊B1~B12與封裝基板120電性連接，其中凸塊B7~B12分別位於凸塊B1~B6後方(為簡潔起見，圖未示出)。此外，封裝基板120 經由導電球BL1~BL2與印刷電路板130電性連接。印刷電路板130用以電性連接電源供應器PS。如此，晶片110係可經由封裝基板120與印刷電路板130以接收來自電源供應器PS的電源。

詳細而言，電源供應器PS輸出的電源依序經由印刷電路板130、導電球BL1~BL2、封裝基板120及凸塊B1~B12中的一部分傳輸至晶片110。在一些實施例中，電源可以是電源電壓VD與參考電壓VS。在一些實施例中，電源電壓VD是0.75伏特。在一些實施例中，參考電壓VS是接地電壓(即0伏特)。

請參考第2圖，第2圖為根據本揭示的一些實施例的一種封裝基板120的立體示意圖。如第2圖所示，封裝基板120是一多層結構。詳細而言，封裝基板120包含防焊層L1、複合層L2、接地層L3、以及訊號層L4。防焊層L1、複合層L2、接地層L3、及訊號層L4各自沿方向X及方向Y形成一平面，且沿方向Z垂直設置。在一些實施例中，方向X及方向Y彼此垂直。此外，複合層L2及接地層L3設置在防焊層L1與訊號層L4之間，且複合層L2與接地層L3的設置位置可依據設計需求加以調整。在一些實施例中，如第2圖所示，接地層L3設置在複合層L2下方，換句話說，複合層L2設置在防焊層L1與接地層L3之間。如此，封裝基板120中的防焊層L1、複合層L2、接地層L3及訊號層L4係依序由上而下堆疊設置。在一些實施例中，複合層L2設置在接地層L3下方，換句話說，接地層L3設置在防焊層L1與複合層L2之間。如此，封裝基板120中的防焊層L1、接地層L3、複合層L2及訊號層L4係依序由上而下堆疊設置。

請參考第1圖與第2圖。防焊層L1為封裝基板120的表面層，其包含多個接點BP1~BP4、BG1~BG4、BR1~BR2及BT1~BT2，用以對應地電性連接凸塊B1~B12。詳細而言，接點BP1~BP4分別與凸塊B1、B3、B4及B11電性連接。接點BG1~BG4分別與凸塊B7、B9、B10及B5電性連接。接點BR1~BR2分別與凸塊B2及B8電性連接。接點BT1~BT2分別與凸塊B6及B12電性連接。在一些實施例中，這些接點BP1~BP4、BG1~BG4、BT1~BT2及BR1~BR2由凸塊墊片(bump pad)來實施。其中，接點BP1~BP4可視為電源接點(power contact)；接點BG1~BG4可視為接地接點(ground contact)；接點BR1~BR2、BT1~BT2可視為兩種不同的訊號接點(signal contact)。

另外，依據實際設計需求，防焊層L1的多個電源接點的一部分可設置在兩種不同的訊號接點之間，以及另一部分則可設置在一種訊號接點與防焊層L1的邊緣之間。例如，電源接點BP2~ BP4設置在訊號接點BR1~BR2與訊號接點BT1~BT2之間。電源接點BP1設置在訊號接點BR1~BR2與防焊層L1的邊緣EDG之間。

復參考第2圖。電源接點BP1~BP4分別與接地接點BG1~BG4成對出現；訊號接點BR1與訊號接點BR2成對出現；以及訊號接點BT1與訊號接點BT2成對出現。這些接點對依序沿著方向X排列，進一步來說，即電源接點BP1與接地接點BG1所組成的接點對、訊號接點BR1與訊號接點BR2所組成的接點對、電源接點BP2與接地接點BG2所組成的接點對、電源接點BP3與接地接點BG3所組成的接點對、電源接點BP4與接地接點BG4所組成的接點對及訊號接點BT1與訊號接點BT2所組成的接點對依序沿著方向X排列。在一些實施例中，接點對的二接點可沿與方向X不同的方向排列。舉例而言，電源接點BP1與接地接點BG1可以沿與方向X夾45度角、90度角、135度角、225度角、或315度角的方向排列。

配合第1圖，請參考第2圖。電源供應器PS產生多個電源電壓VD1~VD4與參考電壓VS，且多個電源電壓VD1~VD4與參考電壓VS分別經由電源接點BP1~BP4與接地接點BG1~BG4所組成的接點對傳送到晶片110。如此，晶片110透過電源接點BP1~BP4與接地接點BG1~BG4所組成的接點對，係可分別取得不同的供電電壓。另外，晶片110可以透過訊號接點BR1~BR2、訊號接點BT1~BT2各自所組成的接點對與遠端裝置進行通訊。

在一些實施例中，晶片110中的數位電路透過電源接點BP1與接地接點BG1所組成的接點對取得供電需求。晶片110中的類比電路透過電源接點BP2~BP4與接地接點BG2~BG4所組成的接點對取得供電需求。再者，防焊層L1可依實際設計需求，決定電源接點與接地接點所組成的接點對數目。

復參照第1圖與第2圖。複合層L2設置在防焊層L1下方，且包含多個電源平面與多個訊號繞線RT1。複合層L2中的電源平面數目可以小於或等於防焊層L1中的電源接點數目。

複合層L2包含四個電源平面PP1~PP4，且每個電源平面PP1~PP4彼此分離設置，其中，電源平面PP1~PP4可為導電金屬平面。同時，電源平面PP1~PP4沿方向Z分別對應設置於電源接點BP1~BP4的下方並分別與電源接點BP1~BP4的下表面電性連接，其中方向Z與方向X及方向Y垂直。再者，依據實際設計需求，多個電源平面PP1~PP4之一的正投影係重疊或部分重疊於多個電源接點BP1~BP4之一。

依據實際設計需求，多個電源平面的數量可以等於多個電源接點的數量，其中多個電源平面可以一對一耦接於多個電源接點。例如，電源平面PP1~PP4可分別與電源接點BP1~BP4電性耦接。另外，依據實際設計需求，多個電源平面的數量可以小於多個電源接點的數量。在此設計下，多個電源平面可以一對多耦接於多個電源接點。或者，多個電源平面的第一部分一對一耦接於多個電源接點的第一部分，以及多個電源平面的第二部分一對多耦接於多個電源接點的第二部分。例如，複合層L2中僅設置電源平面PP1及PP3，其中電源平面PP1電性耦接至電源接點BP1，而電源平面PP3電性耦接至電源接點BP2~ BP4。復參照第2圖。防焊層L1的接地接點BG1~BG4電性連接於接地層L3之接地線路。同時，複合層L2的每個電源平面PP1~PP4與接地層L3分別形成對應的層間電容，而電源平面PP1~PP4分別為層間電容的端點。

前述層間電容可作為去耦電容之用途，用以降低SSN雜訊對晶片110供電品質的影響以及維持良好的訊號傳輸品質。

進一步來說，電源平面PP1、電源接點BP1、接地接點BG1及接地層L3可與晶片110形成一具有去耦電容的配電網路(Power distribution network，PDN)，用以供電給晶片110使用。相似地，電源平面PP2~PP4、電源接點BP2~BP4、接地接點BG2~BG4及接地層L3可與晶片110分別形成另一具有去耦電容的配電網路，用以供電給晶片110使用。如此，電源平面PP1~PP4與接地層L3所形成的四個去耦電容係分散地配置且提供較短的去耦迴路cyc1~cyc4於每一對應的配電網路中，用以降低SSN雜訊對每一配電網路的影響，以確保晶片110的供電品質與訊號傳輸品質。相較於在封裝基板外設置去耦電容的手段，本揭示藉由層間電容來達到去耦作用更能節省加工成本及材料成本，同時層間電容透過電源接點更貼近地連接於晶片110，以提供更好的去耦效果。

搭配第2圖，請參考第3圖，第3圖為根據本揭示的一些實施例的一種封裝基板120的俯視圖。複合層L2中的電源平面其擺放角度及尺寸係可以依據實際需求而被設計。在一些實施例中，防焊層L1上的多個接點位置採用等距設置，此時，複合層L2中的每一電源平面的邊長係大於1/6倍的兩相鄰接點之間的距離，以使產生的電容值足以充分降低SSN雜訊對供電品質的影響，進而維持良好的訊號傳輸品質。詳細而言，接點之間的距離即兩接點的中心點間的距離。

在一些實施例中，依據相鄰接點之間的距離，決定可達到最佳去耦作用的電源平面的尺寸。維持電源平面彼此分離的最大尺寸能使半導體封裝裝置100具有最佳去耦作用。在此，「相鄰接點」是指在各個方向(0度~360度)彼此最近的接點。舉例而言，與接點BP3相鄰的接點是接點BP2、BG2、BG3、BP4、及BG4。

相似地，方向亦是根據中心點來定義。舉例而言，接點BP2關於/相對於接點BP3的方向是從接點BP3的中心點指向接點BP2的之方向(即接點BP2與接點BP3的排列方向)。

以下以電源平面PP3為例來說明如何決定電源平面的尺寸(僅是舉例說明，並不意欲限制本揭示)。在一些實施例中，電源平面PP3的尺寸由接點BP3與接點BG2之間的距離來決定。如第3圖所示，接點BP3與接點BG2沿方向V1排列，且電源平面PP3具有中心點C，電源平面PP3沿方向V1通過中心點C的切邊長度(即點D1與點E1之間的距離)至少小於2倍的接點BP3與接點BG2之間的距離，其中點D1及點E1是沿方向V1通過中心點C的直線與電源平面PP3的邊緣相交的兩點。若電源平面PP3的一邊長沿著方向V1(即平行方向V1)，則上述切邊長度等於此邊長。

在一些實施例中，電源平面的擺向相同(例如，電源平面皆是沿著方向X與方向Y延伸) ，且接點沿方向X及方向Y等距設置。對應地，電源平面PP1~PP4的尺寸的限制條件為: 電源平面PP1、PP2、PP3、或PP4的邊長至少小於2倍的彼此相鄰的兩接點之間的距離。

在一些實施例中 ，電源平面PP3的尺寸由接點BP3與接點BG3之間的距離來決定。 如第3圖所示，接點BP3與接點BG3沿方向V2排列，電源平面PP3沿方向V2通過中心點C的切邊長度(即點D2與點E2之間的距離)至少小於2倍的接點BP3與接點BG3之間的距離，其中點D2及點E2是沿方向V2通過中心點C的直線與電源平面PP3的邊緣相交的兩點。若電源平面PP3的一邊長沿著方向V2，則上述切邊長度等於此邊長。

此外，在一些實施例中，對於一特定電源平面，可依據相鄰接點之間的至少二距離，決定此特定電源平面的尺寸。舉例而言，對於電源平面PP3，除了上述的接點BP3與接點BG2之間的距離之外，還依據接點BP3與接點BG3之間的距離來決定電源平面PP3的尺寸。換句話說，電源平面PP3的尺寸滿足下列條件:電源平面PP3沿方向V1通過中心點C的切邊長度至少小於2倍的接點BP3與接點BG2之間的距離，且電源平面PP3沿方向V2通過中心點C的切邊長度至少小於2倍的接點BP3與接點BG3之間的距離。若電源平面PP3的第一邊長沿著方向V1以及電源平面PP3的第二邊長沿著方向V2，則上述電源平面PP3沿方向V1通過中心點C的切邊長度等於第一邊長以及電源平面PP3沿方向V2通過中心點C的切邊長度等於第二邊長。

請一併參照第1圖、第2圖及第4圖。第4圖為根據本揭示的一些實施例的一種封裝基板120與晶片110之連接方式的示意圖。如第4圖所示，封裝基板120經由防焊層L1與晶片110中的發射器111及接收器112電性連接。詳細而言，第4圖中的發射器111及接收器112設置於晶片110中的序列器/解除序列器矽智財(SerDes IP)。在一些實施例中，晶片110可以包含多個SerDes IP。相應地，封裝基板120的防焊層L1透過訊號接點BT1、BT2、 BR1及BR2以對應電性連接於SerDes IP中的發射器111及接收器112。此外，SerDes IP可以是PCI-E、SATA 2及USB 3.0等新一代的高速連結介面。

請參考第2圖與第4圖。依據一實施例，防焊層L1的訊號接點BT1及BT2電性連接至晶片110的發射器111與複合層L2中的訊號繞線RT1。如此，晶片110的發射訊號可以透過複合層L2中的訊號繞線RT1傳輸至遠端裝置。同時，防焊層L1的訊號接點BR1及BR2電性連接至晶片110的接收器112與訊號層L4中的訊號繞線RT2。如此，晶片110可以透過訊號層L4中的訊號繞線RT2從遠端裝置接收訊號。再者，藉由線路耦接方式的改變，晶片110的發射訊號也可以透過訊號層L4中的訊號繞線RT2傳輸至遠端裝置，且透過複合層L2中的訊號繞線RT1從遠端裝置接收訊號。

綜上所述，本揭示以封裝基板120中的層間電容作為去耦電容，有效地降低晶片操作中SSN雜訊對供電品質的影響，且同時維持晶片110良好的訊號傳輸品質。此外，藉由封裝基板120中的層間電容來取代外部去耦電容的配置，不僅能維持晶片正常特性且能降低加工成本及材料成本。然而，應當理解，本揭示雖然為解決序列器之性能問題而生，但本揭示的應用並不限於此。凡是透過本揭示技術手段的應用皆應屬本揭示的保護範圍。

雖然本揭示已以實施方式揭露如上，然其並非用以限定本揭示，所屬技術領域具有通常知識者在不脫離本揭示之精神和範圍內，當可作各種更動與潤飾，因此本揭示之保護範圍當視後附之申請專利範圍所界定者為準。

100:半導體封裝裝置 110:晶片 111:發射器 112:接收器 120:封裝基板 130:印刷電路板 B1~B6:凸塊 BG1~BG4:接點 BL1~BL2:導電球 BP1~BP4:接點 BR1~BR2:接點 BT1~BT2:接點 C:中心點 cyc1~cyc4:去耦迴路 D1、D2:點 E1、E2:點 EDG:邊緣 L1:防焊層 L2:複合層 L3:接地層 L4:訊號層 RT1、RT2:訊號繞線 PP1~PP4:電源平面 PS:電源供應器 V1、V2:方向 VD:電源電壓 VD1~VD4:電源電壓 VS:參考電壓 X,Y,Z:方向

藉由參照以下附圖來閱覽以下實施例的詳細說明，可以更充分地理解本揭示內容： 第1圖為根據本揭示的一些實施例的一種半導體封裝裝置的示意圖； 第2圖為根據本揭示的一些實施例的一種封裝基板的立體示意圖； 第3圖為根據本揭示的一些實施例的一種封裝基板的俯視圖；以及 第4圖為根據本揭示的一些實施例的一種封裝基板與晶片之連接方式的示意圖。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

120:封裝基板

BG1~BG4:接點

BP1~BP4:接點

BR1~BR2:接點

BT1~BT2:接點

cyc1~cyc4:去耦迴路

EDG:邊緣

L1:防焊層

L2:複合層

L3:接地層

L4:訊號層

RT1、RT2:訊號繞線

PP1~PP4:電源平面

VD1~VD4:電源電壓

X,Y,Z:方向

Claims (19)

1. 一種封裝基板，包含： 一防焊層，其上設置有多個電源接點、多個接地接點、多個第一訊號接點及多個第二訊號接點; 一複合層，其上設置有多個電源平面與多個第一訊號繞線，其中該多個電源平面對應耦接該多個電源接點，該多個第一訊號繞線對應耦接該多個第一訊號接點; 一接地層，其上設置有一接地線路，該接地線路耦接該多個接地接點;及 一訊號層，其上設置有多個第二訊號繞線，該多個第二訊號繞線對應耦接該多個第二訊號接點，其中該複合層及該接地層堆疊在該防焊層與該訊號層之間，該防焊層堆疊在該複合層及該接地層之上，而該訊號層堆疊在該複合層及該接地層之下。
2. 如請求項1所述的封裝基板，其中該多個電源平面為導電金屬平面，且分離地設置在該複合層中。
3. 如請求項1所述的封裝基板，其中該防焊層、該複合層、該接地層及該訊號層依序由上而下堆疊設置。
4. 如請求項1所述的封裝基板，其中該防焊層、該接地層、該複合層及該訊號層依序由上而下堆疊設置。
5. 如請求項1所述的封裝基板，其中該多個電源平面的數量等於該多個電源接點的數量。
6. 如請求項5所述的封裝基板，其中該多個電源平面一對一耦接於該多個電源接點。
7. 如請求項1所述的封裝基板，其中該多個電源平面的數量小於該多個電源接點的數量。
8. 如請求項7所述的封裝基板，其中該多個電源平面一對多耦接於該多個電源接點。
9. 如請求項7所述的封裝基板，其中該多個電源平面的第一部分一對一耦接於該多個電源接點的第一部分，該多個電源平面的第二部分一對多耦接於該多個電源接點的第二部分。
10. 如請求項1所述的封裝基板，其中該多個電源平面之一的正投影係重疊於該多個電源接點之一。
11. 如請求項1所述的封裝基板，其中該多個電源平面之一的正投影係部分重疊於該多個電源接點之一。
12. 如請求項1所述的封裝基板，其中該多個電源接點的第一部分設置在該多個第一訊號接點與該多個第二訊號接點之間，以及該多個電源接點的第二部分設置在該多個第二訊號接點與該防焊層的一邊緣之間。
13. 如請求項1所述的封裝基板，其中該多個電源接點與該多個接地接點之相鄰接點距離相同，且該多個電源平面之一的各邊長係大於1/6倍的相鄰接點距離。
14. 如請求項1所述的封裝基板，其中與該多個電源接點之一第一電源接點耦接的一第一電源平面，其一切邊長度至少小於2倍的該第一電源接點與任一相鄰的電源接點或接地接點沿一方向排列之距離，其中該切邊長度為沿該方向通過該第一電源平面之一中心點與兩邊緣相交的兩點的直線長度。
15. 一種半導體封裝裝置，包含： 一封裝基板，包含： 一防焊層，其上設置有多個電源接點、多個接地接點、多個第一訊號接點及多個第二訊號接點; 一複合層，其上設置有多個電源平面與多個第一訊號繞線，其中該多個電源平面對應耦接該多個電源接點，該多個第一訊號繞線對應耦接該多個第一訊號接點; 一接地層，其上設置有一接地線路，該接地線路耦接該多個接地接點;及 一訊號層，其上設置有多個第二訊號繞線，該多個第二訊號繞線對應耦接該多個第二訊號接點，其中該複合層及該接地層堆疊在該防焊層與該訊號層之間，該防焊層堆疊在該複合層及該接地層之上，而該訊號層堆疊在該複合層及該接地層之下;及 一晶片，耦接該封裝基板。
16. 如請求項15所述的半導體封裝裝置，其中該晶片透過多個凸塊對應耦接於該多個電源接點、該多個接地接點、該多個第一訊號接點及該多個第二訊號接點。
17. 如請求項15所述的半導體封裝裝置，其中該晶片包含一設置有一發射器及一接收器的序列器/解除序列器矽智財。
18. 如請求項17所述的半導體封裝裝置，其中該發射器耦接該多個第一訊號接點，該接收器耦接該多個第二訊號接點。
19. 如請求項17所述的半導體封裝裝置，其中該發射器耦接該多個第二訊號接點，該接收器耦接該多個第一訊號接點。