TWI908350B - 記憶體裝置、人工智慧系統、記憶體單元，與製造記憶體裝置的方法 - Google Patents

Abstract

本文中所描述之實施例為關於內容可定址記憶體(content addressable memory，CAM)。一示例CAM裝置包含安置於前段層上方的後段層。複數個CAM單元設置於裝置中，其中每一CAM單元包含儲存部分及比較部分。在該示例CAM裝置中，CAM單元中的每一CAM單元的儲存部分安置於FEOL層中，且CAM單元中的每一CAM單元的比較部分安置於BEOL層中。

Description

記憶體裝置、人工智慧系統、記憶體單元，與製造記憶體裝置的方法

本揭露是關於一種記憶體裝置、人工智慧系統、記憶體單元，與製造記憶體裝置的方法。

現代電腦及電子裝置通常包括用於儲存電子資料的記憶體。為了滿足對較小且更快裝置的需求，已開發出了各種技術及諸如內容可定址記憶體(content addressable memory，CAM)的架構。CAM為一類型之記憶體，該記憶體歸因於其用於在單一時脈循環中完成搜尋操作的能力而可用於要求高速度操作之應用中。在人工智慧(artificial intelligence，AI)應用中，資料集合常常為大的，且由長向量表示。因此，將此資料自記憶體移動至外部處理器用於計算可為耗時的。在記憶體中執行計算而非移動資料至處理器的記憶體中計算(Computing-in-memory，CIM)技術已經開發以加速此製程。

在本揭露的一示例記憶體裝置中，後段(back-end-of-line，BEOL)層安置於前段層上方。提供複數個內容可定址記憶體(content addressable memory，CAM)單元，其中每一CAM單元包含儲存部分及比較部分。在記憶體裝置中，複數個CAM單元中的每一CAM單元的儲存部分安置於FEOL層中，且複數個CAM單元中的每一CAM單元的比較部分安置於BEOL層中。

在本揭露的一示例人工智慧系統中，包含前述之記憶體裝置，其中CAM單元用以執行多個記憶體中計算操作。

在本揭露的一示例記憶體單元中，第一群電晶體安置於記憶體裝置的第一層中且用以儲存第一資料值，且第二群電晶體安置於該記憶體的第二層中且連接至第一群電晶體。記憶體單元進一步包括匹配線，連接至第二群電晶體，且第二群電晶體用以基於輸入資料值與第一資料值之間的比較結果經由匹配線輸出第二資料值。

在本揭露的製造記憶體裝置的示例方法中，複數個SRAM結構形成於前段層中，且複數個電晶體形成於該前段層上方的後段層中。形成電晶體包括：形成氧化物半導體層，在氧化物半導體層上方形成高k介電層；及在高k介電層上方形成金屬閘極電極。方法進一步包括在後段層中形成後段金屬化結構。

以下揭示內容提供用於實施所提供標的物之不同特徵的許多不同實施例或示例。下文描述元件及配置之特定示例以簡化本揭露。當然，這些元件及配置僅為示例且並非意欲為限制性的。舉例而言，在以下描述中，第一特徵於第二特徵上方或上的形成可包括第一及第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵及第二特徵可不直接接觸的實施例。此外，本揭露在一些各種示例中可重複參考數字及/或字母。此重複為出於簡單且清楚之目的，且本身並不指明所論述之一些各種實施例及/或組態之間的關係。

另外，空間相對術語，諸如「……下面」、「下方」、「下部」、「上方」、「上部」及類似者本文中可出於易於描述來使用以描述如諸圖中圖示的一個或多個元素或特徵與另一或另一些元素或特徵的關係。空間相對術語意欲涵蓋裝置在使用或操作中除了描繪於諸圖中之定向外的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中使用之空間相對描述詞可同樣經因此解譯。

描述本揭露的一些實施例。可在這些實施例中描述的階段之前、期間及/或之後提供額外操作。經描述的階段中之一些針對不同實施例可經替換或消除。額外特徵可添加至電路。下文描述的特徵中之一些針對不同實施例可經替換或消除。儘管一些實施例藉由以特定次序執行的操作進行論述，但這些操作可以另一邏輯次序執行。

如上文所描述，內容可定址記憶體(content addressable memory，CAM)為可能夠在一個時脈循環中進行搜尋執行的一類型之記憶體。CAM裝置可允許藉由搜尋資料之內容而非藉由搜尋位址來存取資料。使用CAM之搜尋操作可將內容視作輸入且擷取與輸入搜尋匹配的所儲存資料之位址。CAM可比較輸入搜尋與儲存於記憶體方位表中之資料，且傳回與輸入搜尋資料對應的輸出位址。

因為CAM在一個時脈循環中可執行搜尋，所以CAM常常在多種高速度應用中，諸如在網路開關及路由器中實施。在這些系統中，CAM可用以快速地投送信號或封包至正確目的地。舉例而言，網路可經由個別資料封包傳送資訊。為了正確地投送資料封包至其正確目的地，路由器可使用CAM來比較個別資料封包之指定目的地位址與不同的可能目的地位址的全部以便使封包與其目的地匹配。

CAM裝置可包含配置成陣列的複數個單位單元(CAM單元)。在本文中描述之實施例中，CAM單元可包含複數個電晶體，該些電晶體經配置以便使得單元能夠執行諸如互斥或(XOR)的邏輯運算以搜尋特定內容。每一單位單元可包含：儲存部分，該儲存部分包含靜態隨機存取記憶體(static random access memory，SRAM)結構且用以儲存資料；及比較部分，其用以比較輸入信號與儲存部分。在使用CAM的搜尋操作中，此結構可啟用輸入資料與所儲存資料之間的逐位元比較。此比較可經由CAM單元陣列的所有記憶體單元同時發生，藉此允許在單一時脈循環中執行完整搜尋。

儘管CAM可達成此高的操作速度，但實施此技術可為面積昂貴的，從而要求在前段(front-end-of-line，FEOL)製程中形成大量電晶體。為了克服此問題，本文中描述之實施例提供基於氧化物半導體電晶體的混合式CAM單元結構。本文中描述之CAM單元可包含減小單元之FEOL佔地面積的3D堆疊結構。舉例而言，CAM單元可包含安置於FEOL層中的第一部分及安置於後段(back-end-of-line，BEOL)層中的第二部分。藉由併入此結構，本文中描述之CAM單元可避免佔據昂貴的FEOL所在空間，從而節省顯著的面積成本。另外，本文中描述之實施例可達成較低代用洩漏而不犧牲效能。

本文中描述之實施例可進一步包含記憶體中計算(computing-in-memory，CIM)結構、裝置或賦予CIM操作的系統。在這些裝置中，計算可在記憶體單元陣列內執行而非要求將資料自記憶體輸送至專用處理電路從而執行計算的耗時程序。在一些實施例中，記憶體裝置可包含如上文描述之複數個CAM單元，該些CAM單元配置成陣列且用以執行CIM操作。此裝置可賦予高速度計算及資料處理。

部分歸因於這些優勢，本文中描述之CAM單元可用作解決方案以加速計算且減小人工智慧(artificial intelligence，AI)系統及應用中的功率消耗。舉例而言，諸如人工神經網路之AI系統可涉及由極長向量(在一些狀況下大於1000個位元)表示的資料。這些系統可使用算術運算來操控這些長向量且產生由AI系統使用以做出準確預測的經加權輸出值或陣列。藉由提供經組態用於CIM運算的CAM，本申請案之實施例可加速此類算術運算的計算，藉此改良AI系統的效率及效能。

第1圖為根據實施例的描繪CAM單元之電路圖。CAM單元101可包含儲存部分111及比較部分121。儲存部分111可安置於併有CAM單元101之裝置的FEOL層中，而比較部分121可安置於裝置的BEOL層中。在實施例中，儲存部分111可包含SRAM結構。

在操作中，儲存部分111可用以儲存資料，且比較部分121可用以比較輸入資料與由儲存部分111儲存的資料。比較部分121執行的比較可包含互斥或(exclusion or，XOR)邏輯運算。此比較之結果可經由匹配線ML自單元輸出。如下文更詳細地描述，此結果可與來自陣列中其他CAM單元的結果比較，以產生搜尋操作的結果。

CAM單元101可包含具有十個電晶體(ten transistor，10T)結構的二元CAM單元(binary cam cell，BCAM)。BCAM單元可用以基於比較之結果儲存兩個可能值「0」或「1」。 舉例而言，CAM單元101可包含6T SRAM單元及比較部分121中的四個電晶體。儲存部分111經由電晶體M1、M2、M3、M4、M5及M6的配置包含6T SRAM單元。儲存部分111之節點n1及n2可儲存「0」或「1」的資料值。

在實施例中，電晶體M1及M2可為p型金屬氧化物半導體(p-type metal oxide semiconductor，PMOS)電晶體，該些PMOS電晶體各自具有連接至第一參考電壓VDD的第一源極/汲極。電晶體M3及M4可包含n型金屬氧化物半導體(n-type metal oxide semiconductor，NMOS)電晶體，該些NMOS電晶體各自具有連接至接地電壓的第一源極/汲極。

電晶體M5可包含NMOS電晶體且具有連接至第一位元線BL之第一源極/汲極及連接至字元線WL的閘極。電晶體M5之第二源極/汲極可連接至第一節點n1。電晶體M6亦可包含NMOS電晶體，該NMOS電晶體具有連接至第二位元線BLB之第一源極/汲極及連接至字元線WL的閘極。電晶體M6可具有連接至第二節點n2的第二源極/汲極。

在實施例中，電晶體M1至M6可包含具有矽通道的電晶體。另外，電晶體M1至M6可包含高k金屬閘極(high-k metal gate，HK/MG)電晶體。這些電晶體可併有可提供減小之洩漏電流的高k閘極介電質。舉例而言，高k介電質可包含氧化鉿(HFO ₂)、氧化鋯(ZrO)、氧化鋁(Al ₂O ₃)、氧氮化矽(SiON)、氧化鉿-氧化鋁合金(HFO ₂: Al ₂O ₃)、矽氧化鉿(HfSiO)、矽氧氮化鉿(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦 (HfTiO)、氧化鉿鋯(HfZrO)、另一合適的高k材料，或其組合。電晶體M1至M6亦可包含閘極電極，該閘極電極包含可允許電晶體接通電壓之精準調諧的金屬閘極結構。在一些實施例中，閘極電極之材料可包含鋁(Al)、銅(Cu)、鎢(W)、鈦(Ti)、鉭(Ta)中的一或多者，或其合金。

CAM單元101之比較部分121可包含四個額外電晶體M7、M8、M9及M10。電晶體M7至M10可包含具有氧化物半導體通道的電晶體。用於電晶體M7至M10之材料可經選擇以便允許在BEOL處理期間形成這些電晶體，而不損害在FEOL製程中形成的元件。舉例而言，比較部分之電晶體M7至M10的通道可包含氧化物半導體材料，該些氧化物半導體材料可在將不損害FEOL層中先前製造之裝置的低溫下處理。如上文所描述，電晶體M1至M6可包含矽通道。因此，電晶體M7至M10的通道材料可包含氧化物半導體材料，該半導體材料能夠在將不損害FEOL電晶體之矽通道材料或不損害FEOL層之任何其他裝置的溫度下進行處理。

電晶體M7至M10之通道可包含氧化鋅(ZnO)、氧化銦鎢(InWO)、氧化銦鎵鋅(InGaZnO)、氧化銦鋅(InZnO)、氧化銦鎵鋅錫(InGaZnSnO或IGZTO)、氧化銦錫(InSnO或ITO)、其組合或類似物。其他氧化物半導體材料可用於這些通道層而不偏離本揭露的範疇。類似於電晶體M1至M6，電晶體M7至M10亦可包含高k金屬閘極結構。

電晶體M7及M8可包含NMOS電晶體，該些NMOS電晶體各自具有連接至匹配線ML的第一源極/汲極。閘極電晶體M7及M9可分別連接至第一節點n1及第二節點n2。因此，在操作期間，匹配線ML的輸出電壓可產生自來自搜尋之輸入資料與儲存部分111之節點之狀態之間的XOR運算。電晶體M8及M10亦可包含NMOS電晶體，其具有連接至接地電壓的第一源極/汲極及連接至第一數位線DLB及第二數位線DL的閘極。

請注意，雖然第1圖描繪包含具有十個電晶體(10T)結構之二元CAM單元(binary cam cell，BCAM)的CAM單元101，但本文中描述之實施例並不因此受限。舉例而言，在另一實施例中，CAM單元101可為三元CAM (ternary CAM，TCAM)單元。不同於可用以儲存僅兩個可能值(「0」或「1」)的二元CAM (binary CAM，BCAM)單元，TCAM單元可用以儲存三個可能值中的一者：「0」、「1」或「X」。值「X」可為表示「0」及「1」兩者的「不關注」值。此情形意謂，在搜尋操作期間，所儲存「X」值可產生匹配而無關於輸入資料是否包含「1」或「0」。此情形可用於可存在致使輸入封包之成功投送的多個目的地之某些高速度投送操作。

第2圖為根據實施例的描繪CAM陣列之電路圖。第2圖繪示覆數個CAM單元201連同至電壓線的連接，該些電壓線描繪於如上文參照第1圖描述之CAM單元之比較部分中。在實施例中，這些線可賦予由CAM陣列進行的搜尋操作。CAM陣列可包含複數個CAM單元201，其中每一CAM單元包含如上文參照第1圖描述的CAM單元。因此，CAM陣列之每一CAM單元可包含安置於裝置或封裝之FEOL層中的儲存部分，及安置於裝置或封裝之BEOL層中的比較部分。

在實施例中，每一CAM單元可連接至匹配線(Match_Line 1、Match_Line 2、Match_Line 3等)，且連接於一對選擇線(SL_1、SLB_1、SL_2、 SLB_2；SL_3、SLB_3等)之間。每一CAM單元201的選擇線可與如上文關於第1圖描述的第一及第二數位線DL及DLB對應。

每一匹配線可連接至感測放大器221。在一些實施例中，感測放大器221可進一步連接至編碼器，該編碼器可經由CAM陣列獲得搜尋之結果且基於那些結果輸出目的地。類似地，選擇線可連接至位址解碼器，該位址解碼器在搜尋操作期間將輸入搜尋輸入成可與CAM陣列之所儲存資料進行比較的二元資料。

除了搜尋操作外，根據本文中之實施例的CAM陣列可用以執行CIM操作以加速AI處理。在實施例中，除了繪示於第2圖中之連接外，這些操作可藉由如上文參照第1圖繪示且描述的至每一CAM單元的位元線及字元線連接來啟用。舉例而言，儲存於每一記憶體單元中之資料可為關於待用於AI系統之計算中的權重資料。CAM陣列賦予之CIM操作可包含算術運算、邏輯運算或其組合。CAM陣列可經組態，使得陣列之個別列或行有益於與CIM運算一起應用至輸入資料以產生經加權輸出資料的權重值。此輸出資料可由所有AI系統使用以做出準確預測。

如上文所描述，為了以面積高效方式實施此CAM陣列，根據本文中之實施例的CAM單元可包含3D結構，該3D結構具有形成於FEOL層中的一些元件及形成於BEOL中的其他元件。第3圖為根據實施例的描繪具有此結構之記憶體裝置的示意圖。記憶體裝置可包含FEOL層303及BEOL層305。在實施例中，記憶體裝置311之CAM單元的儲存部分可安置於FEOL層303內，且記憶體裝置321之CAM單元的比較部分可安置於BEOL層305內。BEOL層可進一步包含BEOL層間介電質314及BEOL金屬化結構312。

第4圖為根據實施例的描繪CAM單元之連接方案的示意圖。FEOL層可包含複數個儲存部分411且BEOL層可包含複數個對應比較部分421，該對應比較部分421可與對應儲存部分411連接以便形成CAM單元401。此連接可經由導電通孔441形成。因此，複數個CAM單元可藉由運用導電通孔441將FEOL結構中之每一儲存部分連接至BEOL結構中之對應比較部分來形成。導電通孔441可包含導電金屬，且單一儲存部分411與單一比較部分421之間的連接可進一步包含金屬佈線層或其他連接結構外加導電通孔。以此方式形成CAM可減小所使用之FEOL面積達40%。

第5圖為根據實施例的繪示記憶體裝置之透視圖的示意圖。第5圖描繪類似於上文關於第3圖至第4圖描述之結構的3D記憶體裝置結構。在實施例中，記憶體裝置可包含CAM單元，該些CAM單元包括安置於FEOL層503內之儲存部分511及安置於BEOL層內的比較部分521。比較部分及儲存部分可經由導電通孔及金屬化來連接。如第5圖之放大透視圖中所繪示，複數個導電通孔541可用以連接CAM陣列的比較部分521及儲存部分511，藉此形成陣列的CAM單元。構成本文中描述之CAM單元之比較部分的電晶體在下文更詳細地描述。

第6A圖及第6B圖為根據實施例的描繪記憶體裝置之橫截面圖。第6A圖描繪根據實施例之沿著記憶體裝置之第一截圖的第一橫截面圖，且第6B圖描繪沿著記憶體裝置之垂直截圖的第二橫截面圖。舉例而言，第6A圖可描繪沿著如由第5圖中之軸線繪示之X方向的橫截面圖，而第6B圖可描繪如由第5圖之軸線繪示之Y軸方向的橫截面圖。以下描述內容參照第6A圖及第6B圖兩者來進行。

在實施例中，記憶體裝置可包含FEOL層603。記憶體裝置可包含複數個CAM單元，且FEOL層可包含複數個CAM單元的儲存部分。包含BEOL金屬線佈線614的BEOL層可安置於FEOL層603上方。BEOL金屬線佈線614可包含任何導電金屬，該導電金屬用以經由裝置投送信號。

複數個CAM單元的比較部分621可安置於BEOL層中。如上文參照至少第1圖所描述，比較部分可包含複數個電晶體671。複數個電晶體671可由層間介電層631之第一部分與FEOL層分離。

複數個CAM單元之比較部分的每一電晶體671可包含半導體層633，半導體層633包含通道區及源極/汲極區S/D。源極/汲極區可與將信號投送至且自源極/汲極區的互連結構637在介面相接。互連結構637可形成於層間介電質層631的第二部分內。複數個電晶體671之個別電晶體可由隔離區639彼此分離。隔離區639可包含氧化物層或能夠提供相鄰電晶體之間的電絕緣及隔離的任何另一材料。

如上文所描述，形成通道以及源極/汲極區的半導體層可包含氧化物半導體。作為非限制性示例，氧化物半導體層可包含氧化鋅(ZnO)、氧化銦鎢(InWO)、氧化銦鎵鋅(InGaZnO或IGZO)、氧化銦鋅(InZnO)、氧化銦鎵鋅錫(InGaZnSnO或IGZTO)、氧化銦錫(InSnO或ITO)、其組合或類似物。

每一電晶體671可進一步包含高k金屬閘極結構。舉例而言，每一電晶體可包含高k閘極介電層643。作為非限制性示例，高k閘極介電層可包含氧化鉿(HFO ₂)、氧化鋯(ZrO)、氧化鋁(Al ₂O ₃)、氧氮化矽(SiON)、氧化鉿-氧化鋁合金(HFO ₂: Al ₂O ₃)、氧矽化鉿(HfSiO)、矽氧氮化鉿(HfSiON)、氧化鉭鉿(HfTaO)、氧化鈦鉿(HfTiO)、氧化鋯鉿(HfZrO)、另一合適的高k材料，其組合或類似者。高k閘極介電層643可由可包含例如二氧化矽或氧氮化矽的介面層641接合。

比較部分之每一電晶體可進一步包含安置於高k閘極介電層643及介面層641上方的閘極電極635。閘極電極635可包含金屬閘極，該金屬閘極包括以下各者中的一或多者：鋁(Al)、銅(Cu)、鎢(W)、鈦(Ti)、鉭(Ta)，或其合金。額外層間介電質層631可形成於閘極電極635與互連件637上方。金屬佈線層可形成於此介電質中以便將信號投送至且自CAM陣列的互連件及閘極電極。

如第6B圖中所繪示，複數個CAM單元之比較部分的複數個電晶體可在第二方向上隔開。第6B圖之橫截面繪示由複數個隔離區639彼此隔開的複數個氧化物半導體層633。在實施例中，每一氧化物半導體層633可與電晶體671對應。相鄰電晶體在由隔離區639隔開時可共用互連件637。

藉由以此方式形成CAM單元的比較部分，空間可在記憶體裝置之FEOL層中被節省。根據本文中之實施例的3D堆疊結構可因此提供實施此高速度CAM陣列的面積及成本高效手段。另外，BEOL中比較部分的電晶體可包含可由相當BEOL製程形成的材料，藉此減少在BEOL電晶體之製造期間使用FEOL元件的風險。

第7圖為根據實施例的描繪製造記憶體裝置之方法的流程圖。第8A圖至第8C圖為根據實施例的描繪製造記憶體裝置之方法的橫截面中間視圖的示意圖。示例方法可包含在操作701處在前段層中形成複數個CAM單元的複數個儲存部分。參照第8A圖，此操作可包含在FEOL層803中形成儲存部分811。如上文參照至少第1圖所描述，根據本文中之實施例的CAM單元之儲存部分可包含形成為SRAM結構的複數個電晶體。舉例而言，儲存部分可包含6T SRAM單元。

方法可進一步包含在後段層中形成複數個電晶體，如操作703處所繪示。在實施例中，形成於BEOL層中的複數個電晶體可包含CAM單元的比較部分。舉例而言，如第8B圖中所繪示，比較部分821可形成於FEOL層803中的儲存部分811上方。形成複數個電晶體可包含：在操作705處形成複數個氧化物半導體層，在操作707處在氧化物半導體層上方形成複數個高k介電層；在操作709處在高k介電層上方形成複數個金屬閘極電極。

在一些實施例中，形成比較部分821的電晶體可包含在直接在FEOL層803上執行製造處理。舉例而言，形成電晶體可包含直接在FEOL層上沉積材料，及在所沉積材料上執行進一步處理以形成電晶體。

在實施例中，此在操作705處形成複數個氧化物半導體層可包含在FEOL層上方沉積氧化物半導體材料。所使用之沉積製程可經選擇，使得其並不會不利地影響FEOL層中已形成的電晶體及元件。舉例而言，氧化物半導體的材料可經選擇，使得材料的沉積並不在將損害FEOL層之組份的溫度下發生。形成複數個氧化物半導體層可進一步包含蝕刻或微影步驟以移除非所要方位處的所沉積材料。這些製程亦可經選擇以便不損害下伏材料及元件。類似處理可發生從而在操作707處形成複數個高k介電層，及在操作709處形成複數個金屬閘極電極。

在其他實施例中，在操作703處在BEOL層中形成複數個電晶體可包含預製造比較部分821為比較部分元件且將比較部分元件附接至FEOL層。舉例而言，複數個電晶體可由以下步驟形成：在操作705處形成複數個氧化物半導體層，在操作707處形成複數個高k介電層操作707，以及在操作709處形成複數個金屬閘極電極，但這些製程可遠離FEOL層發生。舉例而言，比較部分821可形成為小晶片。包含比較部分821的此小晶片可接著附接至FEOL層803。所得結構看起來亦可類似於繪示於第8B圖中的結構。

製造記憶體裝置的方法可進一步包含在該BEOL層中形成一BEOL金屬化結構之操作711。舉例而言，如第8C圖中所繪示，金屬佈線層及通孔構成金屬化結構812可形成於BEOL層中，且可安置於層間介電層814內。金屬化結構可經由堆積製程形成，該堆積製程包含複數個層間介電層，每一層間介電層包含一系列佈線層及通孔。然而，本文中描述之方法並不因此受限，且金屬化結構可經由其他製程形成。

本文中描述記憶體裝置、記憶體單元及製造記憶體裝置的方法。在一示例記憶體裝置中，後段(back-end-of-line，BEOL)層安置於前段層上方。提供複數個內容可定址記憶體(content addressable memory，CAM)單元，其中每一CAM單元包含儲存部分及比較部分。在記憶體裝置中，複數個CAM單元中的每一CAM單元的儲存部分安置於FEOL層中，且複數個CAM單元中的每一CAM單元的比較部分安置於BEOL層中。在一些實施例中，比較部分及儲存部分包含3D堆疊，儲存部分包含第一群電晶體，第一群電晶體包含靜態隨機存取記憶體單元，其中第一群電晶體包含第一通道材料，比較部分包含第二群電晶體，其中第二群電晶體包含第二通道材料。第二通道材料包含一材料，該材料能夠在將不損害第一通道材料的溫度下處理。在一些實施例中，第一通道材料包含矽，且第二通道材料包含氧化物半導體材料。在一些實施例中，CAM單元之比較部分包含複數個電晶體，電晶體包含多個氧化物半導體通道。在一些實施例中，電晶體中之各電晶體進一步包含高k閘極介電質及金屬閘極電極。在一些實施例中，記憶體裝置進一步包含複數個導電通孔，導電通孔用以連接CAM單元之儲存部分與CAM單元的比較部分。在一些實施例中，CAM單元中的各CAM單元連接至匹配線，匹配線用以輸出邏輯運算的結果。在一些實施例中，CAM單元用以執行複數個記憶體中計算操作。在一些實施例中，記憶體中計算操作用以產生經加權輸出資料，且CAM單元用以對記憶體中計算操作之權重值有貢獻。

在一示例人工智慧系統中，包含前述之記憶體裝置，其中CAM單元用以執行多個記憶體中計算操作。

在一示例記憶體單元中，第一群電晶體安置於記憶體裝置的第一層中且用以儲存第一資料值，且第二群電晶體安置於該記憶體的第二層中且連接至第一群電晶體。記憶體單元進一步包括匹配線，連接至第二群電晶體，且第二群電晶體用以基於輸入資料值與第一資料值之間的比較結果經由匹配線輸出第二資料值。在一些實施例中，第一群電晶體包含6T SRAM單元。在一些實施例中，第二群電晶體包含四個電晶體，使得記憶體單元包含10T二元內容可定址記憶體單元。在一些實施例中，第二群電晶體中的各電晶體包含氧化物半導體通道。在一些實施例中，第二層安置於第一層上以形成3D堆疊結構。

在製造一記憶體裝置的一示例方法中，複數個SRAM結構形成於前段層中，且複數個電晶體形成於該前段層上方的後段層中。形成電晶體包括：形成氧化物半導體層，在氧化物半導體層上方形成高k介電層；及在高k介電層上方形成金屬閘極電極。方法進一步包括在後段層中形成後段金屬化結構。在一些實施例中，方法進一步包含形成在前段層與後段層之間延伸的複數個通孔。在一些實施例中，SRAM結構包含複數個內容可定址記憶體(content addressable memory，CAM)單元的複數個儲存部分，電晶體包含CAM單元的比較部分，各CAM單元包含單一儲存部分及單一比較部分。通孔中的第一通孔用以連接CAM單元的第一單一儲存部分與第一CAM單元的第一單一比較部分。在一些實施例中，形成電晶體的步驟包含在前段層上方直接沉積多種材料。在一些實施例中，形成電晶體的步驟包含預製造比較部分元件，及附接比較部分元件至前段層。

前述內容概述若干實施例之特徵，使得熟習此項技術者可更佳地理解本揭露之態樣。熟習此項技術者應瞭解，其可易於使用本揭露作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露之精神及範疇，且此類等效構造可在本文中進行各種改變、取代及替代而不偏離本揭露的精神及範疇。

101:內容可定址記憶體(CAM)單元 111:儲存部分 121:比較部分 201:內容可定址記憶體(CAM)單元 221:感測放大器 303:前段(FEOL)層 305:後段(BEOL)層 311:記憶體裝置 312:後段(BEOL)金屬化結構 314:後段(BEOL)層間介電質 321:記憶體裝置 401:內容可定址記憶體(CAM)單元 411:儲存部分 421:比較部分 441:導電通孔 503:前段(FEOL)層 511:儲存部分 521:比較部分 541:導電通孔 603:前段(FEOL)層 614:後段(BEOL)金屬線佈線 621:比較部分 631:層間介電層 633:氧化物半導體層/半導體層 635:閘極電極 637:互連結構/互連件 639:隔離區 641:介面層 643:高k閘極介電層 671:電晶體 671:電晶體 703:操作 705:操作 707:操作 707:操作 709:操作 711:操作 803:前段(FEOL)層 811:儲存部分 812:金屬化結構 814:層間介電層 821:比較部分 BEOL:後段層 FEOL:前段層 BLB:第二位元線 BL:第一位元線 DLB:第一數位線 DL:第二數位線 M1~M10:電晶體 Match_Line 1,Match_Line 2,Match Line_3:匹配線 ML:匹配線 n1:節點/第一節點 n2:節點/第二節點 S/D:源極/汲極區 SL_1, SL_2,SL_3,SLB_1,SLB_2,SLB_3:選擇線 VDD:第一參考電壓 WL:字元線

本揭露之態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業標準慣例，各種特徵未按比例繪製。實際上，各種特徵之尺寸可為了論述清楚經任意地增大或減小。 第1圖為根據實施例的描繪CAM單元之電路圖。 第2圖為根據實施例的描繪CAM陣列之電路圖。 第3圖為根據實施例的描繪記憶體裝置之示意圖。 第4圖為根據實施例的描繪CAM單元之連接方案的示意圖。 第5圖為根據實施例的繪示記憶體裝置之透視圖的示意圖。 第6A圖及第6B圖為根據實施例的描繪記憶體裝置之橫截面圖。 第7圖為根據實施例的描繪製造記憶體裝置之方法的流程圖。 第8A圖至第8C圖為根據實施例的描繪製造記憶體裝置之方法的橫截面中間視圖的示意圖。 不同諸圖中之對應數字及符號通常指對應零件，除非以其他方式指示。諸圖經繪製以清楚地圖示實施例之相關態樣且不必按比例繪製。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

401:內容可定址記憶體(CAM)單元 411:儲存部分 421:比較部分 441:導電通孔 BEOL:後段層 FEOL:前段層

Claims (10)

1. 一種記憶體裝置，包含： 一前段層及安置於該前段層上方的一後段層；及 複數個內容可定址記憶體(content addressable memory，CAM)單元，各該CAM單元包含一儲存部分及一比較部分， 其中該些CAM單元中的各該單元的該儲存部分安置於該前段層中，且該些CAM單元中的各該CAM單元的該比較部分安置於該後段層中， 其中該儲存部分包含一第一群電晶體，該比較部分包含一第二群電晶體，該第一群電晶體的一第一通道材料包含矽，且該第二群電晶體的一第二通道材料包含一氧化物半導體材料。
2. 如請求項1所述之記憶體裝置，其中該比較部分及該儲存部分包含一3D堆疊； 該第一群電晶體包含一靜態隨機存取記憶體單元；且 該第二通道材料能夠在將不損害該第一通道材料的一溫度下處理。
3. 如請求項1所述之記憶體裝置，進一步包含複數個導電通孔，該些導電通孔用以連接各該CAM單元之該儲存部分與各該CAM單元的該比較部分。
4. 如請求項1所述之記憶體裝置，其中該些CAM單元用以執行複數個記憶體中計算操作。
5. 如請求項4所述之記憶體裝置，其中該些記憶體中計算操作用以產生經加權輸出資料，且該些CAM單元用以對該些記憶體中計算操作之權重值有貢獻。
6. 一種人工智慧系統，包含如請求項1所述之記憶體裝置，其中該些CAM單元用以執行多個記憶體中計算操作。
7. 一種記憶體單元，包含： 一第一群電晶體，安置於一記憶體裝置的一第一層中且用以儲存一第一資料值； 一第二群電晶體，安置於該記憶體的一第二層中且連接至該第一群電晶體；及 一匹配線，連接至該第二群電晶體， 其中該第二群電晶體用以基於一輸入資料值與該第一資料值之間的一比較結果經由該匹配線輸出一第二資料值，該第一群電晶體的一第一通道材料包含矽，且該第二群電晶體的一第二通道材料包含一氧化物半導體材料。
8. 如請求項7所述之記憶體單元，其中該第一群電晶體包含6T SRAM單元，該第二群電晶體包含四個電晶體，使得該記憶體單元包含一10T二元內容可定址記憶體單元。
9. 一種製造一記憶體裝置的方法，包含以下步驟： 在一前段層中形成複數個SRAM結構，該些SRAM結構包含複數個矽通道層； 在該前段層上方的一後段層中形成複數個電晶體，其中形成該些電晶體的步驟包含以下步驟： 形成複數個氧化物半導體通道層； 在該些氧化物半導體通道層上方形成複數個高k介電層；及 在該些高k介電層上方形成複數個金屬閘極電極；及 在該後段層中形成一後段金屬化結構。
10. 如請求項9所述之方法，其中形成該些電晶體的步驟包含以下步驟：預製造一比較部分元件，及附接該比較部分元件至該前段層。