TWI908202B - 載板結構 - Google Patents

Abstract

一種載板結構，包含基板及第二電路層。基板包含介電核心層及第一電路層。第一電路層位於介電核心層的第一表面，介電核心層開設有複數個開口，其中開口由介電核心層的第二表面朝第一表面延伸開設。第二電路層位於介電核心層的第二表面，並填入開口中，在開口中形成有複數個金屬柱，透過金屬柱使得第一電路層與第二電路層連接。第二電路層的顯微結構中，複數個銅晶粒之間具有複數個晶界，其中晶界的角度在15度至62.8度佔全部晶界的比例大於65%。

Description

載板結構

本發明涉及電鍍領域，尤其是一種載板結構。

隨著微電子元件細微化的發展，目前需要依賴高密度互聯(High Density Interconnection, HDI)技術，使用細線路(fine line)和大量堆疊盲孔(stacked-via)結構互連在不同封裝級别的印刷電路板(Print Circuit Boards， PCBs)上。

為了產品低能耗及高速運算需求，需要減少其阻抗變異，在電路板中最需要注意的，就是需要更好的電鍍銅均勻性，來獲得線路銅厚均勻性。

目前針對高速運算產品的檢驗，發現在線路蝕刻成形製程後容易產生彈孔(pinhole)，其可能發生原因為電鍍銅的初始生長方向行為受到表面粗糙度所影響，進而影響了電性的阻抗性質。

對於材料的性質，基本上可以透過製程方法、材料配比，以及微結構三方面，在定性的觀察下，來尋求解決的方案。目前的研究已確認了降低電鍍時的電流密度，利用較慢的沉積速率來平衡線路間的局部高低電流密度差異，能夠得到較良好的銅均勻性。

然而，在較低的電流密度電鍍下，仍會發生彈孔的現象，針對微結構觀察，初步可以發現目前電鍍銅的銅晶粒較小，且銅晶粒之間的取向差角角度在2度至15度的低角度晶界(Low-angle grain boundaries，LAGBs)佔了接近五成的現象。

對照蝕刻的研究上，由於銅晶粒之間的取向差角在15到62.8度的高角度晶界(High-angle grain boundaries，HAGBs)，尤其是涵蓋於高角度晶界中銅晶粒之間的取向差角為60度的雙晶(Twin boundaries)，在抗蝕能力上更佳。對於電鍍銅的蝕刻步驟中，由於抗蝕能力的差異，蝕刻液優先沿著低角度晶界的銅晶粒進行蝕刻，而可能因為銅晶粒分布的問題，進而產生彈孔的現象。

為了對前述的研究提供應用在印刷電路板及高密度互聯技術的解決方案。在此提供一種載板結構。載板結構包含基板及第二電路層。基板包含介電核心層及第一電路層。第一電路層位於介電核心層的第一表面，介電核心層開設有複數個開口，其中開口由介電核心層的第二表面朝第一表面延伸開設。第二電路層位於介電核心層的第二表面，並填入開口中，在開口中形成有複數個金屬柱，透過金屬柱使得第一電路層與第二電路層連接。第二電路層的顯微結構中，複數個銅晶粒之間具有複數個晶界，其中晶界的角度在15度至62.8度佔全部晶界的比例大於65%。

在一些實施例中，晶界的角度在15度至62.8度佔全部晶界的比例為68%至95%。更詳細地，在一些實施例中，晶界的角度在15度至62.8度佔全部晶界的比例為75%至90%。

在一些實施例中，晶界呈雙晶(Twin boundaries) 佔全部晶界的比例為16%至40%。更詳細地，在一些實施例中，晶界呈雙晶佔全部晶界的比例為18%至36%。

在一些實施例中，銅晶粒的晶粒尺寸(Grain size)為1.3μm至3.5μm。更詳細地，在一些實施例中，銅晶粒的晶粒尺寸為1.7μm至3.0μm。進一步地，銅晶粒的晶粒尺寸為1.8μm至2.9μm。

在一些實施例中，第一表面及開口的壁面與第二電路層之間，還包含無電鍍銅層，且無電鍍銅層的厚度小於1μm。

在一些實施例中，介電核心層的第一表面及開口的壁面為粗糙表面。

如同前述實施例所述，透過以兩階段或多階段不同電流密度的電鍍，容易達成富含高角度晶界的微結構，在蝕刻時可以大幅減少蝕刻產生的彈孔結構，提升了產品的阻抗均勻性，有助於應用在印刷電路板及高密度互聯技術。

圖1係載板結構的剖面示意圖。圖2為載板結構之第二電路層的微結構示意圖。如圖1及圖2所示，載板結構1包含基板10及第二電路層40。基板10包含介電核心層20及第一電路層30。第一電路層30位於介電核心層20的第一表面21，介電核心層20開設有複數個開口25，其中開口25由介電核心層20的第二表面23朝第一表面21延伸開設。第二電路層40位於介電核心層20的第二表面23，並填入開口25中，在開口25中形成有複數個金屬柱41，透過金屬柱41使得第一電路層30與第二電路層40連接。第二電路層40的顯微結構中，複數個銅晶粒45之間具有複數個晶界47，其中晶界47的角度在15度至62.8度佔全部晶界的比例大於65%。

在控制銅晶粒45的晶界47排列主要為15到62.8度的高角度晶界(HAGB)，是透過兩階段或多階段的電鍍，以不同的電流密度來達成，例如，第一階段的電流密度0.95ASD、第二階段的電流密度為2ASD來達成。或者，以2ASD、0.95ASD、2ASD來達成。以上僅為示例，而非用以限制，透過觀察，兩階段的電流密度成長，平均的銅晶粒45較大、且晶界47為高角度晶界(HAGB)的比例大幅增加。

在一些實施例中，晶界47的角度在15度至62.8度佔全部晶界的比例為68%至95%。較佳地，在一些實施例中，晶界47的角度在15度至62.8度佔全部晶界的比例為75%至90%。雙晶(TWIN)包含在高角度晶界(HAGB)中，具有最佳的抗腐蝕效果。在一些實施例中，晶界47呈雙晶(Twin boundary)佔全部晶界的比例為16%至40%。更較佳地，在一些實施例中，晶界47呈雙晶佔全部晶界的比例為18%至36%。

在一些實施例中，銅晶粒45的晶粒尺寸(Grain size)為1.3μm至3.5μm。更詳細地，在一些實施例中，銅晶粒45的晶粒尺寸為1.7μm至3.0μm。進一步地，銅晶粒45的晶粒尺寸為1.8μm至2.9μm。

相較於以類似電流密度單階段製作的晶粒，大小約1.2至2.3μm左右，高角度晶界(HAGB)佔全部晶界的比例約48%至51%。以兩階段或多階段電流密度實際實驗下，發現銅晶粒45之晶界47佔高角度晶界比例較高，則銅電鍍的均勻性增加，且蝕刻後產生彈孔的比例明顯下降。

再次參照圖1，更詳細地，第一表面21及開口25的壁面251與第二電路層40之間，還包含無電鍍銅層50，且無電鍍銅層50的厚度小於1μm。無電鍍銅層50主要作為提供電鍍附著的起始位置。更詳細地，在一些實施例中，介電核心層20的第一表面21及開口25的壁面251為粗糙表面，以增加無電鍍銅層50，以及後續第二電路層40的附著力。

圖3A為第一實施例第二電路層40的晶粒分布的顯微結構圖像，圖3B為第一實施例第二電路層40的晶界分布掃描的顯微結構圖像。圖4A為第二實施例第二電路層40的晶粒分布的顯微結構圖像，圖4B為第二實施例第二電路層40的晶界分布掃描的顯微結構圖像。圖5A為比較例第二電路層40的晶粒分布的顯微結構圖像，圖5B為比較例第二電路層40的晶界分布掃描的顯微結構圖像。圖3B、圖4B及圖5B，上、中、下，分別顯示低角度晶界的分布、高角度晶界的分布、雙晶晶界的分布。

在三組實驗中，電鍍的總厚度為17.5μm，比較例是以0.95ASD直接進行電鍍，第一實施例是以電流密度0.95ASD電鍍5.7μm，再以電流密度2ASD電鍍11.8μm；而第二實施例採用與第一實施例相反的方式，以電流密度2ASD電鍍5.7μm，再以電流密度0.95ASD電鍍11.8μm。再以電子背向散射繞射儀（Electron Backscatter Diffraction, EBSD），搭配分析軟體TSL-OIM version 7.0，呈現出銅晶粒45的晶粒尺寸及晶界47的角度分布。

實際的效果，如下表1所呈現： 表1

	電流密度參數 (ASD)	晶粒大小 (μm)	低角度晶界 (LAGB)、 高角度晶界(HAGB)佔比	雙晶佔比	彈孔
比較例	0.95	1.71±0.53	LAGB 49.9% HAGB50.1%	1.8%	有
第一實施例	0.95+2	2.26±0.68	LAGB 11.0% HAGB89.0%	34.%	無
第二實施例	2+0.95	2.22±0.71	LAGB 24.0% HAGB76.0%	19.6%	無

如同前述，以兩階段的電流密度控制電鍍，在晶界47分布上，晶界47之角度為15度至62.8度的高角度晶界(HAGB)的比例明顯提升。同時，雙晶晶界的比例上升至少10倍。顯微結構下，比較例已明顯看出彈孔的缺陷，而實際上經蝕刻，後兩組均無彈孔的產生。因此，透過控制晶界47角度的分佈比例，有助於電路載板電性的穩定性，避免阻抗的分布不均。

綜上所述，透過以兩階段或多階段不同電流密度的電鍍，容易達成富含高角度晶界的微結構，在蝕刻時可以大幅減少蝕刻產生的彈孔結構，提升了產品的阻抗均勻性，有助於應用在印刷電路板及高密度互聯技術。

雖然本發明的技術內容已經以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神所作些許之更動與潤飾，皆應涵蓋於本發明的範疇內，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

1:載板結構 10:基板 20:介電核心層 21:第一表面 23:第二表面 25:開口 251:壁面 30:第一電路層 40:第二電路層 41:金屬柱 45:銅晶粒 47:晶界 50:無電鍍銅層

圖1係載板結構的剖面示意圖。 圖2為載板結構之第二電路層的微結構示意圖。 圖3A為第一實施例第二電路層的晶粒分布的顯微結構圖像。 圖3B為第一實施例第二電路層的晶界分布掃描的顯微結構圖像。 圖4A為第二實施例第二電路層的晶粒分布的顯微結構圖像。 圖4B為第二實施例第二電路層的晶界分布掃描的顯微結構圖像。 圖5A為比較例第二電路層的晶粒分布的顯微結構圖像。 圖5B為比較例第二電路層的晶界分布掃描的顯微結構圖像。

40:第二電路層

45:銅晶粒

47:晶界

Claims (9)

1. 一種載板結構，包含：一基板，包含一介電核心層以及一第一電路層，該第一電路層位於該介電核心層的一第一表面，該介電核心層開設有複數個開口，其中該等開口由該介電核心層的一第二表面朝該第一表面延伸開設；以及一第二電路層，位於該介電核心層的該第二表面，並填入該等開口中，在該等開口中形成有複數個金屬柱，透過該等金屬柱使得該第一電路層與該第二電路層連接，其中該第二電路層的一顯微結構中，複數個銅晶粒之間具有複數個晶界，其中該等晶界的角度在15度至62.8度佔全部晶界的比例大於65%，且該等銅晶粒的晶粒尺寸(Grain size)為1.3μm至3.5μm。
2. 如請求項1所述之載板結構，其中該等晶界的角度在15度至62.8度佔全部晶界的比例為68%至95%。
3. 如請求項2所述之載板結構，其中該等晶界的角度在15度至62.8度佔全部晶界的比例為75%至90%。
4. 如請求項1所述之載板結構，其中該等晶界呈雙晶(Twin boundary)佔全部晶界的比例為16%至40%。
5. 如請求項4所述之載板結構，其中該等晶界呈雙晶(Twin boundary)佔全部晶界的比例為18%至36%。
6. 如請求項1所述之載板結構，其中該等銅晶粒的晶粒尺寸為1.7μm至3.0μm。
7. 如請求項6所述之載板結構，其中該等銅晶粒的晶粒尺寸為1.8μm至2.9μm。
8. 如請求項1所述之載板結構，其中該第一表面及該開口的一壁面與該第二電路層之間，還包含一無電鍍銅層，且該無電鍍銅層的厚度小於1μm。
9. 如請求項8所述之載板結構，其中該介電核心層的該第一表面及該開口的該壁面為一粗糙表面。