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TWI905627B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法

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Publication number
TWI905627B
TWI905627B TW113101117A TW113101117A TWI905627B TW I905627 B TWI905627 B TW I905627B TW 113101117 A TW113101117 A TW 113101117A TW 113101117 A TW113101117 A TW 113101117A TW I905627 B TWI905627 B TW I905627B
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TW
Taiwan
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gate structure
isolation
metal gate
layer
nanostructure
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Application number
TW113101117A
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TW202512308A (zh
Inventor
林子敬
戴振宇
賴俊良
吳昀錚
楊舜惠
Original Assignee
台灣積體電路製造股份有限公司
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Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
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Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

在透過金屬閘極結構來取代半導體裝置的多晶矽虛擬閘極結構的替換閘極製程後，可以透過接續式擴散邊緣上金屬(continuous metal on diffusion edge，CMODE)在半導體裝置中形成CMODE結構。本揭露所描述的CMODE製程包括去除金屬閘極結構的一部分(相較於去除多晶矽虛擬閘極結構的一部分)，以使得能夠在去除金屬閘極結構的一部分後產生的凹槽中形成CMODE結構。另外，本揭露也提供一種半導體裝置。

Description

半導體裝置及其製造方法
本揭露涉及一種半導體裝置及其製造方法。
隨著半導體裝置製造的進步及技術製程節點尺寸的縮小，電晶體可能受到短通道效應(short channel effect，SCE)的影響，例如熱載子劣化、阻擋降低及量子限制等。此外，隨著電晶體的閘極長度縮小來實現更小的技術節點，源極/汲極(S/D)電子穿隧效應增加，進而增加了電晶體的截止電流(當電晶體關閉時，流過電晶體通道的電流)。矽(Si)/矽鍺(SiGe)奈米結構電晶體，例如奈米線、奈米片及閘極全環(gate-all-around，GAA)裝置，是在較小技術節點中，配置以克服短通道效應的潛在候選裝置。奈米結構電晶體是高效的結構，相對於其他類型的電晶體，奈米結構電晶體可以降低SCE並增強載子的遷移率。
本揭露的一些實施例提供一種製造半導體裝置 的方法，該方法包括：在半導體基板上方，沿著垂直於半導體基板的方向形成複數個奈米結構層，且奈米結構層包括與複數個通道層交替的複數個犧牲層；在奈米結構層上方形成虛擬閘極結構；去除奈米結構層的部分，以在鄰近於虛擬閘極結構的一或多側形成一或多個凹槽；在一或多個凹槽中形成一或多個源極/汲極區；在形成一或多個源極/汲極區之後，以一金屬閘極結構取代虛擬閘極結構及位於虛擬閘極結構下方的犧牲層的複數個部分，且金屬閘極結構環繞通道層的至少三側；在以金屬閘極結構取代該虛擬閘極結構及位於虛擬閘極結構下方的犧牲層的部分之後，形成主動區隔離凹槽，且形成主動區隔離凹槽包括去除：金屬閘極結構的一部分、被金屬閘極結構環繞的通道層的複數個部分及位於通道層的部分下方且延伸至半導體基板上方的平台區；以及在主動區隔離凹槽中形成主動區隔離結構。
本揭露的一些實施例提供一種製造半導體裝置的方法，該方法包括：在半導體基板上方，沿著垂直於半導體基板的方向形成複數個奈米結構層，且複數個奈米結構層包括與複數個通道層交替的複數個犧牲層；在複數個奈米結構層上方形成複數個虛擬閘極結構；去除複數個奈米結構層的部分，以形成相鄰於複數個虛擬閘極結構中的一虛擬閘極結構的一或多側的一或多個凹槽；在一或多個凹槽中形成一或多個源極/汲極區；在形成一或多個源極/汲極區之後，以複數個金屬閘極結構取代虛擬閘極結構及 位於虛擬閘極結構下方的犧牲層的複數個部分，且複數個金屬閘極結構環繞通道層的至少三側；在以金屬閘極結構取代虛擬閘極結構及虛擬閘極結構下方的犧牲層的部分之後，形成跨越金屬閘極結構的複數個閘極隔離結構；在閘極隔離結構之間去除複數個金屬閘極結構的一金屬閘極結構的部分、被金屬閘極結構環繞的通道層的複數個部分及位於通道層的部分下方且延伸至半導體基板上方的平台區，以形成主動區隔離凹槽；以及在位於閘極隔離結構之間的主動區隔離凹槽中形成主動區隔離結構。
本揭露的一些實施例提供一種半導體裝置，且該半導體裝置包括第一平台區上方並在半導體基板上方延伸的複數個第一奈米結構通道，且第一奈米結構通道沿著垂直於半導體基板的方向設置；包括設置於一第二平台區上方並在半導體基板上方延伸的複數個第二奈米結構通道，且第二奈米結構通道沿著垂直於半導體基板的方向設置；包括環繞各個第一奈米結構通道的第一金屬閘極結構；包括環繞各個第二奈米結構通道的第二金屬閘極結構；包括設置於第一金屬閘極結構與第二金屬閘極結構之間的閘極隔離結構；以及包括設置於閘極隔離結構與第二金屬閘極結構之間的主動區隔離結構，且主動區隔離結構的介電襯墊直接被包括在閘極隔離結構的側壁上。
100:環境
102,104,106,108,110,112:半導體處理工具
102:沉積工具
104:曝光工具
106:顯影工具
108:蝕刻工具
110:平坦化工具
112:電鍍工具
114:晶圓/裸晶運輸工具
200:半導體裝置
205:半導體基板
210:平台區
210a:第一平台區
210b:第二平台區
215:淺溝槽隔離區/STI區
220:奈米結構通道
220a:第一奈米結構通道
220b:第二奈米結構通道
220c:奈米結構通道
225:源極/汲極區
230:緩衝區
235:覆蓋層
240:閘極結構
240a:第一閘極結構/閘極結構
240b:第二閘極結構/閘極結構
245:內間隔件
250:層間介電層/ILD層
300,400,500,600:示例性實施例
305:層堆疊
310:第一層
315:第二層
320:硬遮罩層
325:覆蓋層
330:氧化物層
335:氮化物層
340:部分
345,345a,345b:鰭結構
405:襯墊
410:介電層
505:虛擬閘極結構
510:閘極電極層
515:硬遮罩層
520:間隔件層
525:閘極介電層
700,800,900:示例性實施例
705:源極/汲極凹槽
710:空腔
715:絕緣層
1000,1100,1200:示例性實施例
1003:開口
1005:開口
1010:高k介電襯墊
1105:硬遮罩層
1110:閘極隔離結構
1110a:第一閘極隔離結構/閘極隔離結構
1110b:第二閘極隔離結構/閘極隔離結構
1115:主動區隔離結構
1120:圖案化堆疊
1125:底層
1130:中間層
1135:頂層
1140:圖案
1145:主動區隔離凹槽
1150:凹槽延伸部
1155:介電襯墊
1160:介電層
1300:設備
1310:總線
1320:處理器
1330:記憶體
1340:輸入組件
1350:輸出組件
1360:通訊組件
1400,1500:製程
1410,1420,1430,1440,1450,1460,1470:步驟
1510,1520,1530,1540,1550,1560,1570,1580:步驟
1600:示例性實施例
1605,1610:分段
A-A,B-B,C-C:截面線
D1,D2,D3,D4,D5,D6:尺寸
D7,D8,D9,D10,D11,D12:尺寸
X,Y,Z:方向
當結合隨附圖式閱讀時，根據以下詳細描述最佳 地理解本揭露的態樣。應注意，根據行業中的標準實踐，未按比例繪製各種特徵。實務上，為論述清楚起見，各種特徵的尺寸可以任意增加或減小。
第1圖可以實現本揭露所描述的系統及/或方法的示例性環境的示意圖；第2圖是本揭露所描述的示例性半導體裝置的示意圖；第3A圖及第3B圖是本揭露所描述的鰭部形成製程的示例性實施例的示意圖；第4A圖及第4B圖是本揭露所描述的淺溝槽隔離(STI)製程的示例性實施例的示意圖；第5圖及第6圖是本揭露所描述的示例性虛擬閘極結構形成製程的示意圖；第7A圖至第7D圖是本揭露所描述的源極/汲極凹槽形成製程及內間隔件形成製程的示例性實施例的示意圖；第8圖是本揭露所描述的源極/汲極區形成製程的示例性實施例的示意圖；第9圖是本揭露所描述的層間介電層形成製程的示例性實施例的示意圖；第10A圖至第10C圖是本揭露所描述的替換閘極製程的示例性實施例的示意圖；第11A圖至第11I圖是本揭露所描述的形成主動區隔離結構的示例性實施例的示意圖；第12A圖及第12B圖是本揭露所描述的半導體裝置的 示例性實施例的示意圖；第13圖是本揭露所述的一或多個裝置的示例性組件的示意圖；第14圖及第15圖是與形成本揭露所描述的半導體裝置相關的示例性製程的流程圖；以及第16A圖至第16E圖是本揭露所描述的形成主動區隔離結構的示例性實施例的示意圖。
以下揭露內容提供用於實施本揭露的不同特徵的許多不同的實施例或示例。下文描述元件及配置的特定實例以簡化本揭露。當然，這些特定實例僅為實例，而不旨在進行限制。例如，在以下描述中第一特徵在第二特徵上方或上的形成可以包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可以包含額外特徵可以形成於第一特徵與第二特徵之間以使得第一特徵及第二特徵可以不直接接觸的實施例。另外，本揭露可以在各種實例中重複附圖標記及/或字母。此重複係出於簡單及清楚的目的，且其本身並不指示所論述的各種實施例及/或組態之間的關係。
另外，為了便於描述，本揭露中可以使用空間相對術語(例如「下伏於」、「在...下方」、「底部」、「上覆於」、「上部」及其類似者)，以描述如圖式中所圖示的一個部件或特徵與另一部件或特徵的關係。除了在圖式 中所描繪的定向之外，空間相對術語亦旨在涵蓋裝置在使用或操作中的不同定向。設備可以以其他方式定向(旋轉90度或設置於其他定向)，且因此可以相應地解釋本揭露中所使用的空間相對描述詞。
可執行接續式擴散邊緣上多晶矽(continuous polysilicon on diffusion edge，CPODE)製程，以移除多晶矽虛擬閘極結構的一部分，並以CPODE結構取代多晶矽虛擬閘極結構的該部分。CPODE結構包括在多晶矽虛擬閘極結構的該部分之後，在凹槽中形成的隔離結構。CPODE結構可以延伸到多晶矽虛擬閘極結構下方的矽鰭部。CPODE結構的形成可以為半導體裝置的區域之間提供隔離(例如，電性隔離及/或物理隔離)，例如半導體裝置的裝置區域之間、半導體裝置的主動區之間及/或半導體裝置的電晶體之間等。
在一些實施例中，CPODE製程可以使得半導體裝置發生一或多種佈局效應(layout dependent effect，LDE)。例如，為了形成CPODE結構而去除的多晶矽虛擬閘極結構的該部分可以與半導體裝置的電晶體的一或多個源極/汲極區相鄰，並且，去除多晶矽虛擬閘極結構的該部分的蝕刻製程可能導致源極/汲極區的臨界尺寸(critical dimension，CD)負載(loading)及磊晶(epitaxial，EPI)損傷。在另外一示例中，在蝕刻過程中可能會發生深度負載(depth loading)，其中去除了不足量的矽鰭部，以將CPODE結構形成至足夠的 深度以在源極/汲極區之間提供電性隔離。如此一來，會導致源極/汲極區之間(例如，穿過矽鰭部及/或穿過下方的基板)的漏電可能性增加。在另外一示例中，CPODE結構可能會導致多晶矽虛擬閘極結構及/或其他多晶矽虛擬閘極結構的閘極變形。如此一來，可能導致半導體裝置的電晶體的閾值電壓(Vt)偏移及閾值電壓的變化。閾值電壓的變化可能會導致電晶體開關速度產生變化、功耗產生變化及/或半導體裝置的電晶體的裝置性能降低。
本揭露所述的一些實施例提供了接續式擴散邊緣上金屬(continuos metal on diffusion edge，CMODE)製程，其中在執行替換閘極製程(replace ment gate process，RPG)後，透過金屬閘極結構來取代半導體裝置的多晶矽虛擬閘極結構，以形成CMODE結構。因此，本揭露所述的CMODE製程包括去除金屬閘極結構的一部分(相較於去除多晶矽虛擬閘極結構的一部分)，以能夠在經由去除金屬閘極結構的該部分所產生的凹槽中形成CMODE結構。
用於半導體裝置的金屬閘極結構的材料可以更強並可以更好地承受蝕刻及形成半導體裝置的CMODE結構的應力和應變。因此，本揭露所述的CMODE製程可以減少CMODE結構的相對側上的源極/汲極區的應力損失的可能性，可以減少半導體中深度負載的可能性，及/或可以減少半導體裝置中的閘極變形的可能性等。因此，本揭露所述的CMODE製程可以減少應力釋放到源極/汲 極區的可能性，可以減少源極/汲極區之間的漏電，及/或可以減少半導體裝置的電晶體的閾值電壓偏移的可能性。閾值電壓偏移可能性的降低可以為電晶體提供更均勻及/或更快的開關速度、為電晶體提供更均勻及/或更低的功耗，及/或為電晶體提升裝置性能。
第1圖是可以實現本揭露所述的系統及/或方法的示例性環境100的示意圖。如第1圖所示，示例性環境100可以包含複數個半導體處理工具102-112及晶圓/裸晶運輸工具114。複數個半導體處理工具102-112可以包括沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110、電鍍工具112及/或其他類型的半導體處理工具。示例性環境100中包括的工具可以被包括在半導體潔淨室、半導體加工廠、半導體處理設備及/或製造設備中。
沉積工具102是半導體處理工具，且沉積工具102包括半導體處理室及能夠將各種類型的材料沉積到基板上的一或多個裝置。在一些實施例中，沉積工具102包括能夠在基板(例如晶圓)上沉積光阻劑層的旋轉塗佈工具。在一些實施例中，沉積工具102包括化學氣相沉積(chemical vaper deposition，CVD)工具，例如等離子體增強CVD(plasma-enhanced CVD，PECVD)工具、高密度等離子體CVD(high-density plasma CVD，HDP-CVD)工具、次大氣壓力CVD(sub-atmospheric CVD，SACVD)工具、低壓 CVD(low-pressure CVD，LPCVD)工具、原子層沉積(atomic layer deposition，ALD)工具、等離子體增強原子層沉積plasma-enhanced atomic layer deposition，PEALD)工具或其他類型的CVD工具。在一些實施例中，沉積工具102包括物理氣相沉積(physical vapor deposition，PVD)工具，例如濺鍍工具或其他類型的PVD工具。在一些實施例中，沉積工具102包括磊晶工具，且該磊晶工具配置以形成透過磊晶生長形成裝置的層及/或區域。在一些實施例中，示例性環境100包括多種類型的沉積工具102。
曝光工具104是能夠將光阻劑層暴露於輻射源的半導體處理工具，例如紫外光(ultraviolet light，UV)源(例如，深UV光源、極紫外光(extreme UV light，EUV))源等)、x射線源及/或電子束(e-beam)源等。曝光工具104可以將光阻劑層暴露於輻射源以將圖案從遮罩轉移到光阻劑層。該圖案可以包括用於形成一或多個半導體裝置的一或多個半導體裝置層圖案，可以包括用於形成半導體裝置的一或多個結構的圖案，可以包括用於蝕刻半導體裝置的各個部分的圖案等。在一些實施例中，曝光工具104包括掃描器、步進機或類似類型的曝光工具。
顯影工具106是半導體處理工具，顯影工具106能夠對已曝光於輻射源的光阻劑層進行顯影，以將透過曝光工具104轉移到光阻劑層的圖案進行顯影。在一些實 施例中，顯影工具106透過去除光阻劑層的未曝光部分來顯影圖案。在一些實施例中，顯影工具106通過去除光阻劑層的曝光部分來顯影圖案。在一些實施例中，顯影工具106透過使用化學顯影劑來溶解光阻劑層的曝光或未曝光部分來顯影圖案。
蝕刻工具108是一種能夠蝕刻基板、晶圓或半導體裝置的各種類型的材料的半導體處理工具。例如，蝕刻工具108可以包括濕式蝕刻工具及/或乾式蝕刻工具等。在一些實施例中，蝕刻工具108包括可填充蝕刻劑的反應室，並將基板放置在該反應室中一段特定時間，以去除特定量的基板的一或多個部分。在一些實施例中，蝕刻工具108使用等離子體蝕刻或等離子體輔助蝕刻來蝕刻基板的一或多個部分，這類的蝕刻可以涉及使用電離氣體來等向性第或定向地蝕刻該一或多個部分。在一些實施例中，蝕刻工具108包括基於等離子體的等離子去膠機(asher)以去除光阻劑材料及/或另一材料。
平坦化工具110是一種能夠將晶圓或半導體裝置的各層進行研磨或平坦化的半導體處理工具。例如，平坦化工具110可以包括化學機械平坦化(chemical mechanism planarization，CMP)工具及/或研磨或平坦化沉積或電鍍材料的層或表面的其他類型的平坦化工具。平坦化工具110可以結合化學力和機械力(例如，化學蝕刻及游離顆粒研磨(free abrasive polishing))來研磨或平坦化半導體裝置的表面。平坦化工具110可 以透過研磨墊及晶圓固定環(retaining ring)(例如，通常具有比半導體裝置更大的直徑)，並結合使用奈米磨粒及腐蝕性化學研磨液。研磨墊和半導體裝置可以透過動態研磨頭一起下壓，並透過晶圓固定環維持位置。動態研磨頭可以透過不同的旋轉軸來旋轉，以去除材料並平坦化半導體裝置的任何不規則形貌，進而使半導體裝置平坦化或平面化。
電鍍工具112是一種能夠用一或多種金屬來電鍍基板(例如，晶圓、半導體裝置等)或基板的一部份的半導體處理工具。例如，電鍍工具112可以包括銅電鍍裝置、鋁電鍍裝置、鎳電鍍裝置、錫電鍍裝置、化合物材料或合金(例如，錫銀及/或錫鉛等))電鍍裝置，及/或一種或多種其他類型的導電材料、金屬及/或類似材料的電鍍裝置。
晶圓/裸晶運輸工具114包括移動機器人、機械手臂、有軌電車或有軌車、高架懸掛式運輸(overhead hoist transport，OHT)系統、自動化物料搬運系統(automated materially handling system，AMHS)及/或其他種類型的裝置。晶圓/裸晶運輸工具114配置以在半導體處理工具102-112之間傳輸基板及/或半導體裝置、為在同一半導體處理工具的處理室之間傳輸基板及/或半導體裝置，及/或為傳輸基板及/或半導體裝置往返其他位置，例如晶圓架及/或儲藏空間等。在一些實施例中，晶圓/裸晶運輸工具114可以配置以在特定路徑行 徑的程式裝置，及/或可以半自主或自主操作的程式裝置。在一些實施例中，示例性環境100包括多個晶圓/裸晶運輸工具114。
例如，晶圓/裸晶運輸工具114可以被包括在集束型製程設備(cluster tool)(包括多個處理室)，且配置以在多個處理室之間傳送基板及/或半導體裝置、在處理室與緩衝區之間傳送基板及/或半導體裝置、在處理室與介面工具(例如設備前端模組(Equipment Front End Module，EFEM))之間傳送基板及/或半導體裝置，及/或在處理室與前開式晶圓傳送盒(Front Opening Unified Pod，FOUP)傳送基板及/或半導體裝置等。在一些實施例中，晶圓/裸晶運輸工具114可以被包括在多室(或集束型)沉積工具102中，多室(或集束型)沉積工具102可以包括預清潔處理室(例如，用於清潔或去除氧化物、來自基板及/或半導體裝置的氧化汙染物或副產物，及/或來自基板及/或半導體裝置的其他類型的污染物或副產品)，及多種類型的沉積處理室(例如，用於沉積不同類型的材料的處理室、用於執行不同類型的沉積操作的處理室)。在這些實施例中，晶圓/裸晶運輸工具114配置以在沉積工具102的處理室之間傳送基板及/或半導體裝置，而不會破壞或去除處理室之間及/或製程操作之間的真空(或至少部分真空)，如本揭露所述。
如本揭露所述，半導體處理工具102-112可組合多個操作，以形成奈米結構電晶體的一或多個部分。在 一些實施例中，組合多個操作包括在半導體基板上方，沿著垂直於半導體基板的方向形成複數個奈米結構層，且多個奈米結構層包括與複數個通道層交替的複數個犧牲層；在複數個奈米結構層上方形成虛擬閘極結構；去除複數個奈米結構層的部分，以形成鄰近於虛擬閘極結構的一或多側的一或多個凹槽；在一或多個凹槽中形成一或多個源極/汲極區；在形成一或多個源極/汲極區後，以金屬閘極結構取代虛擬閘極結構及位於虛擬閘極結構下方的複數個部分的犧牲層，其中金屬閘極結構環繞通道層的至少三側；在以金屬閘極結構取代虛擬閘極結構及位於虛擬閘極結構下方的複數個部分的犧牲層之後，移除金屬閘極結構的一部分、被通道層環繞的金屬閘極結構的一部分及位於通道層的複數個部分的下方且延伸至半導體基板上方的平台區，以形成主動區隔離凹槽閘極結構；及/或在主動區隔離凹槽中形成主動區隔離結構等。
在一些實施例中，組合多個操作包括在半導體基板上方，沿著垂直於半導體基板的方向形成複數個奈米結構層，其中複數個奈米結構層包括與複數個通道層交替的複數個犧牲層；在複數個奈米結構層上方形成複數個虛擬閘極結構；移除複數個奈米結構層的部分，以形成鄰近於複數個虛擬閘極結構中的虛擬閘極結構的一或多側的一或多個凹槽；在一或多個凹槽中形成一或多個源極/汲極區；在形成一個或多個源極/汲極區之後，以複數個金屬閘極結構取代複數個虛擬閘極結構及位於複數個虛擬閘 極結構下方的犧牲層的複數個部分，其中複數個金屬閘極結構環繞通道層的至少三側；在以金屬閘極結構取代虛擬閘極結構及位於虛擬閘極結構下方的犧牲層的複數個之後，形成跨越複數個金屬閘極結構的閘極隔離結構；移除位於閘極隔離結構之間的複數個金屬閘極結構中的金屬閘極結構的一部分、被金屬閘極結構圍繞的通道層的部分及位於通道層下方的部份並延伸至半導體基板上方的平台區，以形成主動區隔離凹槽；及/或在閘極隔離結構之間的主動區隔離凹槽中形成主動區隔離結構。
在一些實施例中，組合多個操作包括結合第3A圖至第11I圖中的一或多個說明的一或多個操作。
作為一或多個示例，第1圖繪示了設備的數量及設置。實際上，可以具有比第1圖中所示的附加設備、更少的設備、不同的設備或不同設置的設備。此外，第1圖中所示的兩個或更多個設備可以在單一設備或如第1圖所示的單一設備中，被實現為多個分散式設備(distributed device)。附加地或可選地，示例性環境100的一組設備(例如，一或多個設備)的一或多個功能可以透過示例性環境100的另一組設備來執行。
第2圖是本揭露所描述的示例性半導體裝置200的示意圖。半導體裝置200包括一或多個電晶體。一或多個電晶體可以包括奈米結構電晶體，例如奈米線電晶體、奈米片電晶體、閘極全環(GAA)電晶體、多橋通道場效電晶體、奈米帶電晶體及/或其他類型的奈米結構電晶體。 半導體裝置200可以包括第2圖中未繪示的一或多個附加裝置、結構及/或層。例如，半導體裝置200可以包括附加層及/或裸晶，該附加層及/或該裸晶形成在如第2圖所示的半導體裝置200的該部分的上方及/或下方的層上。附加地或可選地，一或多個附加半導體結構及/或半導體裝置可以形成在電子裝置或積體電路(integrated circuit，IC)的同一層中，其中電子裝置或積體電路包括如第2圖所示的半導體裝置200。第3A圖至第12B圖中的一或多者可以包括第2圖所示的半導體裝置200的各個部分的截面示意圖，且對應於形成半導體裝置200的奈米結構電晶體的各個製程階段。
半導體裝置200包括半導體基板205。半導體基板205包括矽(Si)基板、由包括矽材料形成的基板及III-V族化合物半導體材料基板(例如砷化鎵(GaAs)、絕緣體上矽(silicon on insulator，SOI)基板、鍺(Ge)基板、矽鍺(SiGe)基板、碳化矽(SiC)基板或其他類型的半導體基板)。半導體基板205可以包括各種層(包括形成在半導體基板上的導電層或絕緣層)。半導體基板205可以包括化合物半導體及/或合金半導體。半導體基板205可以包括各種摻雜分布，以滿足一或多種設計參數。例如，可以根據不同裝置類型(例如，p型金屬氧化物半導體(p-type metal-oxide semiconductor，PMOS)奈米結構電晶體、n型金屬氧化物半導體(n-type metal-oxide semiconductor，NMOS)奈 米結構電晶體)，在半導體基板205上設計多個區域以形成不同的摻雜分佈(例如，n阱、p阱)。適合的摻雜可以包括摻雜劑的離子注入及/或擴散製程。此外，半導體基板205可以包括磊晶層(epi層)，可以透過應變來增強性能，及/或可以具有其他適合的增強功效。半導體基板205可以包括形成在其他半導體裝置上的半導體晶圓的一部分。
平台區210被包括在半導體基板205上方(及/或在半導體基板205上方延伸)。平台區210提供形成半導體裝置200的奈米結構的結構，例如奈米結構通道、奈米結構閘極部分環繞每個奈米結構通道及/或犧牲奈米結構等。在一些實施例中，一或多個平台區210形成於半導體基板205中的鰭結構(例如，矽鰭結構)中及/或由鰭結構(例如，矽鰭結構)形成。平台區210可以包括與半導體基板相同的材料，並由半導體基板205形成。在一些實施例中，平台區210被摻雜以形成不同類型的奈米結構電晶體，例如p型奈米結構電晶體及/或n型奈米結構電晶體。在一些實施例中，平台區210包括矽(Si)材料或另一元素半導體材料(例如鍺(Ge)。在一些實施例中，平台區210包括合金半導體材料，例如矽鍺(SiGe)、砷化鎵磷化物(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化鎵銦(AlInAs)、鎵磷化銦(GaInP)、磷化砷化鎵銦(GaInAsP)或其組合。
平台區210透過適當的半導體製程技術來製造， 例如遮罩、微影及/或蝕刻製程等。在一示例中，可以透過蝕刻半導體基板205的一部分，以在半導體基板205中形成凹槽以形成鰭結構。接著，可以透過隔離材料填充凹槽，且使該隔離材料凹陷或回蝕，以在半導體基板205上方及鰭結構之間形成淺溝槽隔離(shallow trench isolation，STI)區215。源極/汲極凹槽可以形成在鰭結構中，如此一來，便在源極/汲極凹槽之間形成平台區210。此外，STI區215或/及平台區210可以使用其他製造技術。
STI區215可以電性隔離相鄰的鰭結構，並可以提供形成半導體裝置200的其他層及/或結構的層。STI區215可以包括介電材料，例如氧化矽(SiOx)、氮化矽(SixNy)、氮氧化矽(SiON)、摻氟矽酸鹽玻璃(fluoride-doped silicate glass，FSG)、低k介電材料及/或或其他適合的絕緣材料。STI區215可以包括多層結構，例如，具有一或多個襯墊層。
半導體裝置200包括複數個奈米結構通道220，且奈米結構通道220在源極/汲極區225之間延伸，並與源極/汲極區225電性耦合。源極/汲極區225可以根據上下文單獨地或共同地代指源極或汲極。奈米結構通道220沿著基本上垂直於半導體基板205的方向設置。意即，奈米結構通道220垂直設置或堆疊在半導體基板205上方。
奈米結構通道220包括做為半導體裝置200的 奈米結構電晶體的半導體通道的矽基奈米結構(例如，奈米片或奈米線等)。在一些實施例中，奈米結構通道220可以包括矽鍺(SiGe)或另一矽基材料。源極/汲極區225包括具有一或多種摻雜劑的矽(Si)，例如p型材料(例如，硼(B)或鍺(Ge)等)、n型材料(例如，磷(P)或砷(As)等)及/或另一種類型的摻雜劑等。因此，半導體裝置200可以包括包含p型的源極/汲極區225的p型金屬氧化物半導體(PMOS)奈米結構電晶體、包含n型的源極/汲極區225的n型金屬氧化物半導體(NMOS)奈米結構電晶體及/或其他類型的奈米結構電晶體。
在一些實施例中，緩衝區230被包括在源極/汲極區225下方，且位於源極/汲極區225與半導體基板205上方的鰭結構之間。緩衝區230可以提供源極/汲極區225與平台區210之間的隔離。透過包括緩衝區230，可以減少、最小化及/或防止電子穿過平台區210(例如，不穿過奈米結構通道220，進而減少漏電)，及/或，可以減少、最小化及/或防止摻雜劑從源極/汲極區225進入平台區210(如此降低了短通道效應)。
覆蓋層235可以被包括在源極/汲極區225上方及/或上。覆蓋層235可以包括矽、矽鍺、摻雜矽、摻雜矽鍺及/或其他材料。透過覆蓋層235，可以減少摻雜劑擴散，並在觸點形成前，在半導體裝置200的半導體製程操作中保護源極/汲極區225。此外，覆蓋層235可以有助於金屬-半導體(例如，矽化物)合金的形成。
奈米結構通道220的至少一個子集合會延伸穿過一或多個閘極結構240。閘極結構240可由一或多種金屬材料、一或多種高介電常數(高k)材料及/或一或多種其他類型的材料來形成。在一些實施例中，虛擬閘極結構(例如，多晶矽(polysilicon，PO)閘極結構或其他類型的閘極結構)會形成在閘極結構240的位置(例如，在形成閘極結構240之前)，使得在形成閘極結構240之前，形成半導體裝置200的一或多個其他層及/或結構。如此，減少及/或防止了由於形成一層或多層及/或結構所引起的閘極結構240損壞。然後，執行替換閘極製程(RGP)，以移除虛擬閘極結構並透過閘極結構240(例如，替換閘極結構)來取代虛擬閘極結構。
進一步如第2圖所示，閘極結構240的部分以交替垂直設置的方式，形成在成對的奈米結構通道220之間。換言之，半導體裝置200包括一或多個垂直交替堆疊的奈米結構通道220及閘極結構240的部分，即如第2圖所示。據此，閘極結構240環繞在對應的奈米結構通道220的多個側，如此一來，增加了對奈米結構通道220的控制，增加了半導體裝置200的奈米結構電晶體的驅動電流，並且減少了半導體裝置200的奈米結構電晶體的短通道效應(SCE)。
部分的源極/汲極區225及閘極結構240可以在半導體裝置200的兩個或更多個奈米級電晶體之間共用。在這些實施例中，一或多個源極/汲極區225及閘極結構 240可以連接或耦合到複數個奈米結構通道220，即如第2圖所示。如此一來，複數個奈米結構通道220能夠透過單一的閘極結構240及一對的源極/汲極區225來控制。
內間隔件(inner spacer，InSP)245可以被包括在源極/汲極區225與相鄰的閘極結構240之間。具體地，內間隔件245可以被包括在源極/汲極區225與環繞複數個奈米結構通道220的閘極結構240的一部分之間。內間隔件245被包括在環繞複數個奈米結構通道220的閘極結構240的一部分的端部上。內間隔件245被包括在形成於端部部分之間的空腔中。透過內間隔件245，可以減少寄生電容，並保護源極/汲極區225在奈米片釋放製程(release operation)中不被蝕刻，以去除奈米結構通道220之間的犧牲奈米片。內間隔件245包括矽氮化物(SixNy)、氧化矽(SiOx)、氮氧化矽(SiON)、碳氧化矽(SiOC)、碳氮化矽(SiCN)、碳氮氧化矽(SiOCN)及/或其他介電材料。
半導體裝置200更可以包括位於STI區215上方的層間介電(ILD)層250。ILD層250可以稱為ILD0層。ILD層250環繞閘極結構240以在閘極結構240及/或源極/汲極區225之間提供電性隔離及/或絕緣。可以形成穿過ILD層250並到達源極/汲極區225及閘極結構240的導電結構(例如觸點及/或互連結構)，以控制源極/汲極區225和閘極結構240。
如前述，第2圖作為其中一個示例，而其他示例可能與第2圖所述不同。
第3A圖及第3B圖是本揭露所描述的鰭部形成製程的示例性實施例300的示意圖。示例性實施例300包括在半導體裝置200中或半導體裝置200的一部份中形成鰭結構的示例。半導體裝置200可以包括第3A圖及第3B圖未繪示的一或多個附加裝置、結構及/或層。半導體裝置200可以包括形成在如第3A圖及第3B圖所示的半導體裝置200的該部分上方及/或下方的層上的附加層及/或裸晶。附加地或可選地，一或多個附加半導體結構及/或半導體裝置可以形成在包括半導體裝置200的電子裝置的同一層中。
第3A圖繪示了半導體裝置200的透視圖及沿著該透視圖中的A-A截面線的截面圖。如第3A圖，關於半導體基板205形成半導體裝置200的製程。在半導體基板205上形成層堆疊305。層堆疊305可以稱為超晶格。在一些實施例中，在形成層堆疊305之前，執行與半導體基板205相關的一或多個製程，例如，可以執行防穿通(anti-punch through，APT)注入製程，即可以在半導體基板205上將會形成奈米結構通道220的一或多個區域中執行APT注入製程。APT注入製程的執行例如是為了減少及/或防止穿通或不必要的擴散到半導體基板205。
層堆疊305包括沿著基本上垂直於半導體基板 205的方向設置的複數個交替層。例如，層堆疊305包括在半導體基板205上方的第一層310及第二層315的垂直交替層。第3A圖所示的第一層310及第二層315的數量僅是示例，其他數量的第一層310及第二層315也在本揭露的範圍內。在一些實施例中，形成的第一層310及第二層315的厚度不同。例如，第二層315形成的厚度可以大於第一層310所形成的厚度。在一些實施例中，第一層310(或第一層310的子集合)所形成的厚度為約4奈米至約7奈米。在一些實施例中，第二層315(或第二層315的子集合)所形成的厚度為約8奈米至約12奈米。然而，其他厚度的第一層310及第二層315的也在本揭露的範圍內。
第一層310包括第一材料成分，而第二層315包括第二材料成分。在一些實施例中，第一材料成分與第二材料成分是相同的材料成分。在一些實施例中，第一材料成分與第二材料成分是不同的材料成分。作為其中一個示例，第一層310可以包括矽鍺(SiGe)，而第二層315可以包括矽(Si)。在一些實施例中，第一材料成分與第二材料成分具有不同的氧化速率及/或蝕刻選擇性。
如本揭露所述，第二層315可被加工，以形成配置為半導體裝置200的奈米結構電晶體的奈米結構通道220(在後續步驟中形成)。第一層310最終會被去除，並配置以作為犧牲奈米結構，且配置以限定隨後形成的半導體裝置200的閘極結構240中的相鄰的奈米結構通道 220之間的垂直距離。因此，第一層310在本揭露中被稱為犧牲層，而第二層315可以被稱為通道層。
沉積工具102在半導體基板205上沉積及/或生長層堆疊305的交替層以包括奈米結構(例如，奈米片)。例如，沉積工具102透過磊晶生長來生長交替層。然而，也可以使用其他製程來形成層堆疊305的交替層。層堆疊305的交替層的磊晶生長的執行可以透過分子束磊晶(molecular beam epitaxy，MBE)製程、金屬有機化學氣相沉積(metalorganic CVD，MOCVD)及/或其他適合的磊晶生長製程。在一些實施例中，磊晶生長層(例如第二層315)包括與半導體基板205的材料相同的材料。在一些實施例中，第一層310及/或第二層315包括與半導體基板205的材料不同的材料。如前述，在一些實施例中，第一層310包括磊晶生長的矽鍺(SiGe)層，第二層315包括磊晶生長的矽(Si)層。或者，第一層310及/或第二層315可以包括其他材料，例如鍺(Ge)、化合物半導體材料(例如碳化矽(SiC)、砷化鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)、砷化銦(IAs)、銻化銦(InSb))、合金半導體(例如矽鍺(SiGe)、砷化鎵磷化物(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、磷化銦鎵(GaInP)、磷化砷化鎵銦(GaInAsP))及/或其組合。第一層310的材料及/或第二層315的材料可以根據提供不同的氧化特性、不同的蝕刻選擇性特性及/或其他不同的特性來選擇。
進一步地，如第3A圖所示，沉積工具102可以在層堆疊305上方及/或上形成一或多層附加層。例如，可以在層堆疊305(例如，在層堆疊305的最頂層的第二層315上)上方及/或上形成硬遮罩(hard mask，HM)層320。在另一示例中，可以在硬遮罩層320上方及/或上形成覆蓋層325。在又一示例中，可以在覆蓋層上方及/或上形成包括氧化物層330及氮化物層335的另一硬遮罩層。一或多層硬遮罩(HM)層320、325及330可以用來形成半導體裝置200的一或多種結構。氧化物層330可以作為層堆疊305及氮化物層335之間的附著層，且氧化物層330可以作為蝕刻氮化物層335的蝕刻停止層。一或多個硬遮罩層320、325及330可以包括矽鍺(SiGe)、氮化矽(SixNy)、矽氧化物(SiOx)及/或其他材料。覆蓋層325可以包括矽(Si)及/或其他材料。在一些實施例中，覆蓋層325由與半導體基板205相同的材料形成。在一些實施例中，一或多個附加層透過熱生長、透過CVD、PVD、ALD沉積及/或透過其他沉積技術來形成。
第3B圖繪示了半導體裝置200的透視圖及沿著該透視圖中的A-A截面線的截面圖。如第3B圖所示，蝕刻層堆疊305及半導體基板205，以去除部分的層堆疊305及部分的半導體基板205。在蝕刻製程後所剩餘的部分，層堆疊305的部分340及平台區210(也稱為矽平台或平台部分)被稱為位於半導體裝置200中的半導 體基板205上方的鰭結構345。鰭結構345包括在平台區210上方及/或上的層堆疊305的部分340，其中平台區210形成在半導體基板205中及/或上方。鰭結構345可以透過任何適合的半導體處理技術形成。例如，透過一或多種微影製程(包括雙圖案化或多圖案化製程)來執行沉積工具102、曝光工具104、顯影工具106及/或蝕刻工具108來形成鰭結構345。一般而言，雙重圖案化或多圖案化製程結合微影製程與自對準製程，進而允許創建具有例如比使用單個直接微影製程可獲得的節距更小的節距的圖案。例如，可以將犧牲層在基板上方，並使用微影製程來圖案化，並且，使用自對準製程沿著圖案化的犧牲層形成間隔件，然後，去除犧牲層，便可以使用剩餘的間隔件來圖案化鰭結構。
在一些實施例中，沉積工具102在包括氧化物層330和氮化物層335的硬遮罩層上方及/或上形成光阻劑層，曝光工具104將光阻劑層暴露於輻射(例如，深紫外光(UV)輻射或極紫外線(EUV)輻射)，執行曝光後烘烤製程(例如，以自光阻劑層去除殘留溶劑)，並且，顯影工具106對光阻劑層進行顯影以在光阻劑層中形成遮罩元件(或圖案)。在一些實施例中，圖案化光阻劑層以形成遮罩元件是使用電子束(e-beam)微影製程來執行。並且，遮罩元件可配置以在蝕刻步驟中保護半導體基板205的部分及層堆疊305的部分，使得半導體基板205的部分和層堆疊305的部分維持未被蝕刻以形成鰭結構345。 而基板的未受保護部分及層堆疊305的未受保護部分會被蝕刻(例如透過蝕刻工具108)，以在半導體基板202中形成溝槽。蝕刻工具108可以透過乾式蝕刻技術(例如，反應離子蝕刻)、濕式蝕刻技術及/或其組合來蝕刻半導體基板205的未受保護部分及層堆疊305的未受保護部分。
在一些實施例中，使用另一鰭部形成技術來形成鰭結構345。例如，可以限定鰭區域(例如，透過遮罩或隔離區域)，且部分340可以透過磊晶生長來形成鰭結構345。在一些實施例中，形成鰭結構345包括修整製程以減少鰭結構345的寬度。修整製程可以包括濕式、乾式蝕刻製程及/或其他可能的修整製程。
進一步地，如第3B圖所示，可以根據半導體裝置200中不同類型的奈米結構電晶體來形成鰭結構345。具體地，可以根據p型奈米結構電晶體(例如，p型金屬氧化物半導體(PMOS)奈米結構電晶體)形成鰭結構345a的第一子集合，且可以根據n型奈米結構電晶體(例如，n型金屬氧化物半導體(NMOS)奈米結構電晶體)形成鰭結構345b的第二子集合。鰭結構345b的第二子集合可以摻雜p型摻雜劑(例如，硼(B)及/或鍺(Ge)等)，而鰭結構345a的第一子集合可以摻雜n型摻雜劑(例如，磷(P)及/或砷(As)等)。附加地或可選地，可以根據隨後形成的p型奈米結構電晶體(包括鰭結構345a的第一子集合)來形成p型源極/汲極區225(即p型源極/汲極區 225為搭配p型奈米結構電晶體形成的源極/汲極區，而非p型摻雜的源極/汲極區)，且已根據隨後形成的n型奈米結構電晶體(鰭結構345b的第二子集合)來形成n型源極/汲極區225(即n型源極/汲極區225搭配n型奈米結構電晶體形成的源極/汲極區，而非n型摻雜的源極/汲極區)。
鰭結構345a的第一子集合(例如，隨後提供給PMOS鰭結構)及鰭結構345b的第二子集合(例如，隨後提供給NMOS鰭結構)可以被形成為包括相似的特性及/或不同的特性。例如，鰭結構345a的第一子集合可以形成為第一高度，而鰭結構345b的第二子集合可以形成為第二高度，其中第一高度與第二高度不同。在另一示例中，鰭結構345a的第一子集合可以形成為第一寬度，而鰭結構345b的第二子集合可以形成為第二寬度，其中第一寬度與第二寬度不同。在第3B圖所示的示例中，鰭結構345b的第二子集合(例如，隨後提供給NMOS奈米結構電晶體)的第二寬度大於鰭結構345a的第一子集合(例如，隨後提供給PMOS奈米結構電晶體)的第一寬度。然而，其他示例也在本揭露的範圍內。
如前述，第3A圖及第3B圖僅為示例，也可以是其他與第3A圖及第3B圖所述不同的示例。示例性實施例300可以包括相關於第3A圖及第3B圖所述的更多的步驟、更少的步驟、不同的步驟及/或不同的步驟順序。
第4A圖及第4B圖是本揭露所描述的STI形成 製程的示例性實施例400的示意圖。示例性實施例400包括在半導體裝置200的鰭結構345之間或在半導體裝置200的鰭結構345之間的一部分形成STI區215的示例。半導體裝置200可以包括第4A圖及第4B圖中未繪示的一或多個附加裝置、結構及/或層。半導體裝置200可以包括形成在如第4A圖及第4B圖所示的半導體裝置200的該部分上方及/或下方的層上的附加層及/或裸晶。附加地或可選地，一或多個附加半導體結構及/或半導體裝置可以形成在包括半導體裝置200的電子裝置的同一層中。在一些實施例中，示例性實施例400的相關描述步驟在第3A圖及第3B圖的相關描述步驟之後執行。
第4A圖繪示了半導體裝置200的透視圖及沿著該透視圖中的A-A截面線的截面圖。如第4A圖所示，襯墊405及介電層410形成在半導體基板205上方，並插入鰭結構345之間(例如，形成在鰭結構345之間)。沉積工具102可以在半導體基板205上方沉積襯墊405及介電層410。沉積工具102可以形成介電層410，使得介電層410的頂表面的高度與氮化物層335的頂表面的高度大約相同。
或者，沉積工具102可形成介電層410，使得介電層410的頂表面的高度大於氮化物層335的頂表面的高度，即如第4A圖所示。如此一來，鰭結構345之間的溝槽會被介電層410過度填充，以確保溝槽被介電層410完全填充。隨後，平坦化工具110可以執行平坦 化或研磨製程(例如，CMP製程)以平坦化介電層410。硬遮罩層的氮化物層335可以在該製程中作為CMP停止層。換句話說，平坦化工具110平坦化介電層410直到硬遮罩層的氮化物層335。因此，在該製程之後，介電層410的頂表面的高度與氮化物層335的頂表面的高度基本上相等。
沉積工具102可以使用共形沉積技術來沉積襯墊405。沉積工具102可以透過CVD技術(例如，可流動CVD(flowable CVD，FCVD)技術或其他CVD技術)、PVD技術、ALD技術及/或其他沉積技術來沉積介電層410。在一些實施例中，在沉積襯墊405後，對半導體裝置200進行退火，例如以提高襯墊405的品質。
襯墊405及介電層410各自包括介電材料，如氧化矽(SiOx)、氮化矽(SixNy)、氮氧化矽(SiON)、摻氟矽酸鹽玻璃(FSG)、低k介電材料及/或其他適合的絕緣材料。在一些實施例中，介電層410可以包括多層結構，例如，具有一或多層的襯墊層。
第4B圖繪示了半導體裝置200的透視圖及沿著該透視圖中的A-A截面線的截面圖。如第4B圖所示，執行回蝕製程，以去除襯墊405的部分與介電層410的部分以形成STI區215。在回蝕製程中，蝕刻工具108可以蝕刻襯墊405及介電層410以形成STI區215。蝕刻工具108根據硬遮罩層(例如，包括氧化物層330和氮化物層335的硬遮罩層)，來蝕刻襯墊405及介電 層410。透過蝕刻工具108蝕刻襯墊405及介電層410，使得STI區215的高度小於層堆疊305的部分340的底部，或者大約等於層堆疊305的部分340的底部的高度。因此，層堆疊305在STI區215上方延伸。在一些實施例中，蝕刻襯墊405及介電層410，使得STI區215的高度小於平台區210的頂表面的高度。
在一些實施例中，蝕刻工具108使用乾式蝕刻技術來蝕刻襯墊405及介電層410。可以使用氨氣(NH3)、氫氟酸(HF)及/或另一蝕刻劑。基於等離子體的乾式蝕刻技術可以使得蝕刻劑和襯墊405及介電層410的材料產生反應，包括：SiO 2+4HF→SiF 4+2H 2 O其中襯墊405及介電層410的二氧化矽(SiO2)與氫氟酸反應形成包括四氟化矽(SiF4)及水(H2O)的副產物。四氟化矽進一步被氫氟酸與氨氣分解，形成氟矽酸銨((NH4)2SiF6)副產物：SiF 4+2HF+2NH 3→(NH 4)2 SiF 6從蝕刻工具108的處理室中去除副產物氟矽酸銨。在去除氟矽酸銨之後，使用約100℃至約250℃的後處理溫度來將氟矽酸銨昇華成四氟化矽氨及氫氟酸的成分。
在一些實施例中，蝕刻工具108蝕刻襯墊405 及介電層410，使得鰭結構345a的第一子集合(例如，隨後提供給PMOS奈米結構電晶體)之間的STI區215的高度大於鰭結構345b的第二子集合(例如，隨後提供給NMOS奈米結構電晶體)之間的STI區215的高度。這主要是因為鰭結構345b的寬度大於鰭結構345a的寬度。此外，如此會導致鰭結構345a與鰭結構345b之間的STI區215的頂表面傾斜或偏斜(例如，如第4B圖所示，從鰭結構345a向下傾斜到鰭結構345b)。由於蝕刻劑與襯墊405表面和介電層410表面之間的凡得瓦力，用於蝕刻襯墊405及介電層410的蝕刻劑會先經歷物理吸附(例如，物理結合到襯墊405及介電層410)。蝕刻劑會被偶極矩力捕獲。然後，蝕刻劑會附著於襯墊405及介電層410的懸鍵(dangling bond)，並開始進行化學吸附。至此，蝕刻劑在襯墊405表面及介電層410表面上的化學吸附以蝕刻襯墊405及介電層410。鰭結構345b的第二子集合之間的溝槽具有較大的寬度，因而提供了更大的可以發生化學吸附的表面區，這造成了鰭結構345b的第二子集合之間的蝕刻速率較快。較快的蝕刻速率導致鰭結構345b的第二子集合之間的STI區215的高度小於鰭結構345a的第一子集合之間的STI區215的高度。
如前述，第4A圖及第4B圖僅為示例，也可以是其他與第4A圖及第4B圖所述不同的示例。示例性實施例400可以包括相關於第4A圖及第4B圖所述的更多 的步驟、更少的步驟、不同的步驟及/或不同的步驟順序。
第5圖是本揭露所描述的虛擬閘極形成製程的示例性實施例500的示意圖。示例性實施例500包括形成半導體裝置200或半導體裝置200的一部份的虛擬閘極結構的示例。半導體裝置200可以包括第5圖中未繪示的一或多個附加裝置、結構及/或層。半導體裝置200可以包括形成形成在如第5圖所示的半導體裝置200的該部分上方及/或下方的層上的附加層及/或裸晶。附加地或可選地，一或多個附加半導體結構及/或半導體裝置可以形成在包括半導體裝置200的電子裝置的同一層中。在一些實施例中，示例性實施例500的相關描述步驟在第3A圖至第4B圖的相關描述步驟之後執行。
第5圖繪示了半導體裝置200的透視圖。如第5圖所示，虛擬閘極結構505(也稱為虛擬閘極堆疊或臨時閘極結構)形成在鰭結構345上方。虛擬閘極結構505是犧牲結構，虛擬閘極結構505將在半導體裝置200的後續製程階段中被替換閘極結構或替換閘極堆疊(例如，閘極結構240)取代。位於虛擬閘極結構505下方的鰭結構345的部分可以被稱為通道區。虛擬閘極結構505也可以限定鰭結構345的源極/汲極(source/drain，S/D)區，例如相鄰且位於通道區的相對側上的鰭結構345的區域。
虛擬閘極結構505可以包括閘極電極層510、位於閘極電極層510上方及/或上的硬遮罩層515及間 隔件層520，其中間隔件層520位於閘極電極層510的相對側上及硬遮罩層515的相對側上。虛擬閘極結構505可以形成在最頂層的第二層315與虛擬閘極結構505之間的閘極介電層525上。閘極電極層510包括多晶矽(polysilicon或PO)或其他材料。硬遮罩層515包括一或多層，例如氧化物層(例如，可以包括二氧化矽(SiO2)或其他材料的墊氧化物層)及形成在氧化物層上的氮化物層(例如，可以包括氮化矽(例如Si3N4或其他材料)的墊氮化物層)。間隔件層520包括碳氧化矽(SiOC)、無氮的SiOC或其他適當的材料。閘極介電層525可以包括氧化矽(例如，SiOx，例如SiO2)、氮化矽(例如，SixNy，例如Si3N4)、高K介電材料及/或其他適合的材料。
虛擬閘極結構505的各層可以使用各種半導體製程技術來形成，例如沉積(例如，透過沉積工具102)、圖案化(例如，透過曝光工具104及顯影工具106)及/或蝕刻(例如，透過蝕刻工具108)等。例如包括CVD、PVD、ALD、熱氧化、電子束蒸發、微影、電子束微影、光阻劑的塗覆(例如旋轉塗佈)、軟烘烤、遮罩對準、曝光、曝光後烘烤、光阻劑的顯影、沖洗、乾燥(例如，旋轉乾燥及/或硬烘烤)、乾式蝕刻(例如，反應離子蝕刻)及/或濕式蝕刻等。
在一些實施例中，閘極介電層525共形地沉積在半導體裝置200上，接著，選擇性地從半導體裝置200的部分(例如，源極/汲極區)去除閘極介電層525。然後， 在閘極介電層525的剩餘部分上沉積閘極電極層510。接著，在閘極電極層510上沉積硬遮罩層515。間隔件層520可以透過與閘極介電層525相似的方式共形地沉積及回蝕，使得間隔件層520保留在虛擬閘極結構505的側壁上。在一些實施例中，間隔件層520包括多種類型的間隔件層。例如，間隔件層520可以包括形成在虛擬閘極結構505的側壁上的密封間隔件層及形成在密封間隔件層上的體間隔件層。密封間隔件層及體間隔件層可以由相似的材料或不同的材料形成。在一些實施例中，透過等離子表面處理形成密封間隔件層，而不透過等離子表面處理形成體間隔件層。在一些實施例中，體間隔件層形成的厚度大於密封間隔件層所形成的厚度。在一些實施例中，從虛擬閘極結構形成製程中省略閘極介電層525，而在替換閘極製程中形成閘極介電層525。
第5圖繪示了在本揭露中於後述附圖中所使用的參考截面線。A-A截面線位於跨越半導體裝置200的源極/汲極區中的鰭結構345的x-z平面(稱為y切面)中。B-B截面線位於垂直於A-A截面線的y-z平面(稱為x切面)中，且橫跨半導體裝置200的源極/汲極區中的虛擬閘極結構505。C-C截面線位於平行於A-A截面線且垂直於B-B截面線的x-z平面中，並沿著虛擬閘極結構505。為了清楚起見，後續附圖將會使用這些參考截面線。為了便於描繪附圖，在一些附圖中，可以省略圖中的部件或特徵的一些附圖標記，以避免模糊其他部件或特徵。
如前述，第5圖僅為示例，也可以是其他與第5圖所述不同的示例。示例性實施例500可以包括相關於第5圖所述的更多的步驟、更少的步驟、不同的步驟及/或不同的步驟順序。
第6圖是本揭露所描述的半導體裝置200的示例性實施例600的示意圖。第6圖包括沿著第5圖繪示的A-A、B-B及C-C截面線的截面圖。如第6圖的B-B及C-C截面線所示，虛擬閘極結構505形成在鰭結構345上方。如第6圖的C-C截面線所示，由於去除硬遮罩層320，閘極介電層525的部分及閘極電極層510的部分會形成在鰭結構345上方的凹槽中。
如前述，第6圖僅為示例，也可以是其他與第6圖所述不同的示例。示例性實施例600可以包括相關於第6圖所述的更多的步驟、更少的步驟、不同的步驟及/或不同的步驟順序。
第7A圖至第7D圖是本揭露所描述的源極/汲極凹槽形成製程及內間隔件形成製程的示例性實施例700的示意圖。示例性實施例700包括形成半導體裝置200的源極/汲極凹槽705及內間隔件245的示例。第7A圖至第7D圖是根據第5圖所示的多個截面線繪示，包括根據第5圖的A-A截面線繪示的透視圖、根據第5圖的B-B截面線繪示的透視圖及根據第5圖的C-C截面線繪示的透視圖。在一些實施例中，示例性實施例700的相關描述步驟在第3A圖至第6圖的相關描述步驟之後執 行。
如第7A圖的A-A截面線及B-B截面線所示的截面圖，在蝕刻製程中，於鰭結構345的部分340中形成源極/汲極凹槽705。形成源極/汲極凹槽705以在虛擬閘極結構505的相對側上提供空間，並在該空間中形成源極/汲極區225。蝕刻製程可以透過蝕刻工具108來執行，並可稱為應變源極/汲極(strained source/drain，SSD)蝕刻製程。在一些實施例中，蝕刻製程包括等離子體蝕刻技術、濕式化學蝕刻技術及/或其他類型的蝕刻技術。
源極/汲極凹槽705也延伸到鰭結構345的平台區210的一部分。如此，會在每個鰭結構345中形成複數個平台區210，其中每個位於部分340下方的源極/汲極凹槽705的部份的側壁對應於平台區210的側壁。源極/汲極凹槽705可以穿透至鰭結構345的阱部分(例如，p阱、n阱)中。在一些實施例中，半導體基板205包括具有(100)晶格方向的矽(Si)材料，且在源極/汲極凹槽705的底部形成(111)晶面，進而在源極/汲極凹槽705的底部形成V形或三角形截面。在一些實施例中，透過使用四甲基氫氧化銨(tetramethylammonium hydroxide，TMAH)的濕式蝕刻及/或使用氯化氫(HCl)的化學乾式蝕刻來形成V形輪廓。然而，源極/汲極凹槽705的底部的橫截面可以包括其他形狀，例如圓形或半圓形等。
如第7A圖的B-B截面線及C-C截面線所示的截面圖，在透過蝕刻製程以形成源極/汲極凹槽705後，層堆疊305的第一層310的部分及第二層315的部分會保留在虛擬閘極結構505下方。位於虛擬閘極結構505下方的第二層315的該部分會形成半導體裝置200的奈米結構電晶體的奈米結構通道220。奈米結構通道220在相鄰源極/汲極凹槽705之間延伸。
如第7B圖的B-B截面線所示的截面圖，在蝕刻製程中，橫向地蝕刻第一層310(例如，在基本上平行於第一層310的縱向方向上)，進而在奈米結構通道220的部分之間形成空腔710。具體地，蝕刻工具108透過在源極/汲極凹槽705中，橫向地蝕刻虛擬閘極結構505下方的第一層310的端部，以在奈米結構通道220的端部之間形成空腔710。在第一層310是矽鍺(SiGe)且第二層315是矽(Si)的實施例中，蝕刻工具108可以使用濕式蝕刻劑來選擇性地蝕刻第一層310，其中濕式蝕刻劑的混合溶液例如包括過氧化氫(H2O2)、乙酸(CH3COOH)及/或氟化氫(HF)，隨後用水(H2O)清洗。混合溶液及水可以被提供到源極/汲極凹槽705中，以在源極/汲極凹槽705中蝕刻第一層310。在一些實施例中，透過混合溶液進行的蝕刻及透過水進行的清潔重複約10到大約20次。在一些實施例中，混合溶液的蝕刻時間為約1分鐘至約2分鐘。混合溶液的使用溫度可以是約60℃至約90℃。然而，蝕刻製程的其他參數值也在本 揭露的範圍內。
空腔710可以形成為近似彎曲的形狀、近似凹入的形狀、近似三角形的形狀、近似正方形的形狀或其他形狀。在一些實施例中，一或多個空腔710的深度(例如，從源極/汲極凹槽705至第一層310中的空腔的尺寸)為約0.5奈米至約5奈米。在一些實施例中，一或多個空腔710的深度為約1奈米至約3奈米。然而，空腔710的深度的其他數值也在本揭露的範圍內。在一些實施例中，蝕刻工具108將空腔710形成為一長度(例如，從第一層310下方的奈米結構通道220延伸到第一層310上方的另一奈米結構通道220的空腔的尺寸)，使得空腔710部分延伸到奈米結構通道220的側面(例如，使得空腔710的寬度或長度大於第一層310的厚度)。如此一來，後續將形成在空腔710中的內間隔件可以延伸到奈米結構通道220的端部的一部分。
如第7C圖的A-A截面線及B-B截面線所示的截面圖，沿著源極/汲極凹槽705的底部及側壁共形地沉積絕緣層715。絕緣層715更沿著間隔件層520延伸。沉積工具102可以使用CVD技術、PVD技術、ALD技術及/或其他沉積技術來沉積絕緣層715。絕緣層715包括氮化矽(SixNy)、氧化矽(SiOx)、氮氧化矽(SiON)、碳氧化矽(SiOC)、碳氮化矽(SiCN)、碳氮氧化矽(SiOCN)及/或其他介電材料。絕緣層715可以包括與間隔件層520的材料不同的材料。
沉積工具102使得絕緣層715形成足夠厚的厚度以透過絕緣層715來填充奈米結構通道220之間的空腔710。例如，絕緣層715形成的厚度為約1奈米至約10奈米。另一示例，絕緣層715形成的厚度為約2奈米至約5奈米。然而，絕緣層715的厚度的其他數值也在本揭露的範圍內。
如第7D圖的A-A截面線及B-B截面線所示的截面圖，絕緣層715被部分地移除，使得絕緣層715的剩餘部分對應於空腔710中的內間隔件245。蝕刻工具108可以執行蝕刻製程以部分地去除絕緣層715。
在一些實施例中，蝕刻製程可以使得內間隔件245的朝向源極/汲極凹槽705的表面彎曲或凹陷。內間隔件245中的凹陷深度可以為約0.2奈米至約3奈米的。在另一示例中，內間隔件245中的凹陷深度可以在約0.5奈米至約2奈米。在又一示例中，內間隔件245中的凹陷深度可以小於約0.5奈米。在一些實施例中，內間隔件245朝向源極/汲極凹槽705的表面基本上平坦，使得內間隔件245的表面與奈米結構通道220的端部的表面近似平坦且齊平。
如前述，第7A圖至第7D圖僅為示例，也可以是其他與第7A圖至第7D圖所述不同的示例。示例性實施例700可以包括相關於第7A圖至第7D圖所述的更多的步驟、更少的步驟、不同的步驟及/或不同的步驟順序。
第8圖是本揭露所描述的源極/汲極區形成製程 的示例性實施例800的示意圖。示例性實施例800包括在半導體裝置200的源極/汲極凹槽705中形成源極/汲極區225的示例。第7A圖至第7D圖是根據第5圖所示的多個截面線繪示，包括根據第5圖的A-A截面線繪示的透視圖、根據第5圖的B-B截面線繪示的透視圖及根據第5圖的C-C截面線繪示的透視圖。在一些實施例中，示例性實施例800的相關描述步驟在第3A圖至第7D圖的相關描述步驟之後執行。
如第8圖的A-A截面線及B-B截面線所示的截面圖，以一或多層來填充源極/汲極凹槽705，以在源極/汲極凹槽705中形成源極/汲極區225。例如，沉積工具102可以在源極/汲極凹槽705的底部沉積緩衝區230，沉積工具102可以在緩衝區230上沉積源極/汲極區225，且沉積工具102可以在源極/汲極區225上沉積覆蓋層235。緩衝區230可以包括矽(Si)、摻雜硼(SiB)或其他摻雜暨的矽及/或其他材料。透過包括緩衝區230，可以減少、最小化及/或防止從源極/汲極區225到相鄰平台區210的摻雜劑遷移及/或漏電，否則，可能會導致半導體裝置200中的短通道效應。因此，緩衝區230可以提高半導體裝置200的性能及/或提高半導體裝置200的良率。
源極/汲極區225可以包括一或多層的磊晶生長材料。例如，沉積工具102可以在緩衝區230上方磊晶生長第一層源極/汲極區225，且可以在第一層上方磊晶 生長第二層源極/汲極區225。第一層可以包括輕摻雜矽(例如，摻雜硼(B)、磷(P)及/或其他摻雜劑)，且可以被包括作為屏障層以減少半導體裝置200中的短通道效應並減少摻雜劑被擠壓出或遷移到奈米結構通道220中。第二層可以包括高摻雜矽或高摻雜矽鍺。可以包括第二層以在源極/汲極區225中提供壓應力以減少硼損失。
如前述，第8圖僅為示例，也可以是其他與第8圖所述不同的示例。示例性實施例800可以包括相關於第8圖所述的更多的步驟、更少的步驟、不同的步驟及/或不同的步驟順序。
第9圖是本揭露所描述的ILD形成製程的示例性實施例900的示意圖。第9圖是根據第5圖所示的多個截面線繪示，包括根據第5圖的A-A截面線繪示的透視圖、根據第5圖的B-B截面線繪示的透視圖及根據第5圖的C-C截面線繪示的透視圖。在一些實施例中，示例性實施例900的相關描述步驟在第3A圖至第8圖的相關描述步驟之後執行。
如第9圖的A-A截面線及B-B截面線所示的截面圖，在源極/汲極區225上方形成ILD層250。ILD層250會填充虛擬閘極結構505之間的區域及源極/汲極區225上方。形成ILD層250以減少及/或防止在替換閘極製程期間對源極/汲極區225的損壞的可能性。ILD層250可以稱為ILD零(ILD0)層或另一ILD層。
在一些實施例中，在形成ILD層250之前，在 源極/汲極區225上方、虛擬閘極結構505上方及間隔件層520上共形地沉積(例如，透過沉積工具102)接觸蝕刻停止層(CESL)。接著，在CESL上形成ILD層250。在形成源極/汲極區225的觸點或通孔時，CESL可提供停止蝕刻製程的機制。CESL可以由與相鄰的層或組件不同的蝕刻選擇性的介電材料來形成。CESL可以包括或可以是含氮材料、含矽材料及/或含碳材料。此外，CESL可以包括或可以是氮化矽(SixNy)、碳氮化矽(SiCN)、氮化碳(CN)、氮氧化矽(SiON)、碳氧化矽(SiCO)或其組合等。CESL可以使用沉積製程來沉積，例如ALD、CVD或其他沉積技術。
如前述，第9圖所示的步驟和設備的數量及設置提供為一或多個示例。實際上，與第9圖所示相比，可能有附加的步驟和設備、更少的步驟和設備、不同的步驟和設備或不同設置的步驟和設備。
第10A圖至第10C圖是本揭露所描述的替換閘極(RPG)製程的示例性實施例1000的示意圖。示例性實施例1000包括以半導體裝置200的閘極結構240(例如，替換閘極結構)取代虛擬閘極結構505的替換閘極製程的示例。第10A圖至第10C圖是根據第5圖所示的多個截面線繪示，包括根據第5圖的A-A截面線繪示的透視圖、根據第5圖的B-B截面線繪示的透視圖及根據第5圖的C-C截面線繪示的透視圖。在一些實施例中，示例性實施例1000的相關描述步驟在第3A圖至第9圖的 相關描述步驟之後執行。
如第10A圖的B-B截面線及C-C截面線所示的截面圖，執行替換閘極製程(例如，透過半導體處理工具102-112中的一或多個)以去除從半導體裝置200移除虛擬閘極結構505。去除虛擬閘極結構505，以在源極/汲極區225上方的ILD層250之間形成開口(或凹槽)1003。可以透過一或多種蝕刻製程來去除虛擬閘極結構505。蝕刻製程可以包括等離子體蝕刻技術、濕式化學蝕刻技術及/或其他類型的蝕刻技術。
如第10B圖的B-B截面線及C-C截面線所示的截面圖，執行奈米結構釋放製程(例如，SiGe釋放製程)以去除第一層310(例如，矽鍺層)。如此，形成奈米結構通道220之間的開口1005(例如，奈米結構通道220周圍的區域)。奈米結構釋放製程可以包括基於第一層310的材料與奈米結構通道220的材料之間的蝕刻選擇性差異，及基於第一層310的材料與內間隔件245之間的蝕刻選擇性差異的蝕刻工具108來去除第一層310。內間隔件245可以在蝕刻製程中作為蝕刻停止層，以保護源極/汲極區225不被蝕刻。
如第10C圖的B-B截面線及C-C截面線所示的截面圖，繼續執行替換閘極製程，其中透過沉積工具102及/或電鍍工具112，以在源極/汲極區225之間的開口1005中形成閘極結構(例如，替換閘極結構)240。具體地，閘極結構240填充前述中被第一層310佔據的 奈米結構通道220之間及周圍的區域，使得閘極結構240環繞奈米結構閘極結構240包覆奈米結構通道220，並環繞在奈米結構通道220的至少三側。在一些實施例中，閘極結構240完全包覆奈米結構通道220，並環繞在奈米結構通道220的所有四側上。閘極結構240可以包括金屬閘極結構。在形成閘極結構240之前，可以將共形的高k介電襯墊1010沉積到奈米結構通道220上及奈米結構通道220的側壁上。高k介電襯墊1010可以是位於閘極結構240與奈米結構通道220之間的閘極介電層。閘極結構240可以包括附加層，例如界面層、功函數調整層及/或金屬電極結構等。
如前述，第10A圖至第10C圖所示的步驟和設備的數量及設置提供為一或多個示例。實際上，與第10A圖至第10C圖所示相比，可能有附加的步驟和設備、更少的步驟和設備、不同的步驟和設備或不同設置的步驟和設備。
第11A圖至第11I圖是形成本揭露所描述的主動區隔離結構的示例性實施例1100的示意圖。示例性實施例1100包括透過閘極結構240取代虛擬閘極結構505的替換閘極製程之後，在半導體裝置200中形成主動區隔離結構(例如，CMODE結構)的示例。可以沿著閘極結構240形成主動區隔離結構，以在閘極結構240下方的一或多個平台區210及/或一或多個奈米結構通道220的堆疊中建立電性隔離區。因此，主動區隔離結構使 得主動區隔離結構下方的奈米結構通道220能夠被分為複數個(電性隔離的)奈米結構通道220。
第11A圖至第11I圖是根據第7A圖所示的多個截面線繪示，包括根據第7A圖的B-B截面線的透視圖(例如，跨越複數個閘極結構240)，以及根據第7A圖的C-C截面線的透視圖(例如，沿著閘極結構240)。在一些實施例中，示例性實施例1000的相關描述步驟在第3A圖至第10C圖的相關描述步驟之後執行。
如第11A圖所示，可以在半導體裝置200上方及/或上形成硬遮罩層1105。形成硬遮罩層1105可以使得能夠透過圖案來蝕刻閘極結構240以形成凹槽，以在該凹槽中將形成主動區隔離結構。硬遮罩層1105可以包括介電材料，例如氧化矽(SiOx，例如SiO2)、氮化矽(SixNy，例如Si3N4)、氮氧化矽(SiON)、摻氟矽酸鹽玻璃(FSG)、高k介電材料及/或其他適合的介電材料。沉積硬遮罩層1105的沉積工具102可以透過PVD技術、ALD技術、CVD技術、氧化技術、第1圖中所描述的沉積技術及/或其他適合沉積技術。在一些實施例中，平坦化工具110可以用於在沉積硬遮罩層1105之後，平坦化硬遮罩層1105。
進一步地，如第11A圖所示，閘極隔離結構1110穿過閘極結構240，以將閘極結構240分段或分割成為複數個彼此電性隔離的閘極結構240。閘極隔離結構1110使得各閘極結構240能夠獨立操作，並使得複 數個電晶體能夠沿著閘極結構240形成。閘極隔離結構1110可以在基本上垂直於閘極結構240(例如，X方向)的方向(例如，Y方向)上延伸。閘極隔離結構1110可以包括切割金屬閘極(cut metal gate，CMG)隔離結構、切割多晶矽閘極隔離結構及/或其他類型的閘極隔離結構。
為了形成閘極隔離結構1110，可以形成穿過閘極結構240，並穿透至閘極結構240下方的一或多個STI區215中的閘極隔離凹槽。在一些實施例中，使用光阻劑層中的圖案來蝕刻閘極結構240及STI區215以形成閘極隔離凹槽。在這些實施例中，沉積工具102可配置以在閘極結構240上形成光阻劑層。曝光工具104可配置以將光阻劑層暴露於輻射源以圖案化光阻劑層。顯影工具106可配置以顯影並去除光阻劑層的部分以露出圖案。蝕刻工具108可配置以基於該圖案來蝕刻閘極結構240及STI區215，以在閘極結構240及STI區215中形成閘極隔離凹槽。在一些實施例中，蝕刻製程包括等離子體蝕刻製程、濕式化學蝕刻製程、及/或另一類型的蝕刻製程。在一些實施例中，光阻劑去除工具可用於去除光阻劑層的剩餘部分(例如，使用化學剝離劑、等離子體灰化及/或其他技術)。在一些實施例中，使用硬遮罩層作為基於圖案來形成閘極隔離凹槽的替代技術。
沉積工具102可透過如第1圖所述的PVD技術、ALD技術、CVD技術、氧化技術及/或其他沉積技術， 以在閘極隔離凹槽中沉積閘極隔離結構1110的材料。在一些實施例中，閘極隔離結構1110與硬遮罩層1105可以在同一套的沉積步驟中形成，因此，閘極隔離結構1110與硬遮罩層1105可以由相同的材料形成。例如，沉積工具102可以在閘極隔離凹槽中沉積閘極隔離結構1110的材料，並且，可以在填充閘極隔離凹槽後，繼續沉積過量的該材料以形成硬遮罩層1105。
如第11B圖所示，可以在硬遮罩層1105上方及/或上形成圖案化堆疊1120。圖案化堆疊1120可以配置以圖案化硬遮罩層1105，以在閘極隔離結構1110之間形成主動區隔離凹槽。圖案化堆疊1120可以包括一或多個遮罩層，例如底層1125、中間層1130及頂層1135。底層1125可以包括含碳材料及/或其他適合的材料。中間層1130可以包括含氧化物材料及/或其他適合的材料。頂層1135可以包括配置以將圖案1140轉移到底層1125與中間層1130的光阻劑層。底層1125與中間層1130的不同材料提供了底層1125與中間層1130之間的蝕刻選擇性，如此，使得圖案1140的縱橫比(aspect ratio)能夠被嚴格控制。
沉積工具102可透過如第1圖所述的PVD技術、ALD技術、CVD技術、氧化技術及/或其他適合的沉積技術，來沉積底層1125與中間層1130。在一些實施例中，平坦化工具110可以配置以在沉積底層1125及/或中間層1130之後，平坦化底層1125及/或中間層1130。 沉積工具102可透過旋轉塗佈技術及/或其他適合的沉積技術來沉積頂層1135。
進一步地，如第11B圖所示，圖案1140可以形成在頂層1135中。在一些實施例中，可以在形成圖案1140之前，執行濕式清潔步驟。可以透過曝光工具104使頂層1135暴露於輻射源，以形成圖案1140，並透過顯影工具106將頂層1135的部分顯影並去除以露出圖案1140。圖案1140可以形成閘極隔離結構1110之間的閘極結構240的一部分上方。
如第11C圖所示，圖案1140被轉移到圖案化堆疊1120的底層1125和中間層1130上。根據頂層1135中的圖案1140來將圖案1140轉移至底層1125與中間層1130，並且，蝕刻工具108可以配置以根據該圖案1140來蝕刻底層1125與中間層1130。在一些實施例中，蝕刻製程包括乾式蝕刻(例如，等離子體蝕刻製程)。在一些實施例中，蝕刻製程包括其他類型的蝕刻製程，例如濕式化學蝕刻製程。
進一步地，如第11C圖所示，底層1125與中間層1130中的圖案1140可以配置以在硬遮罩層1105中形成主動區隔離凹槽1145(例如，CMODE凹槽)。蝕刻工具108可以配置以根據底層1125和中間層1130中的圖案1140來蝕刻硬遮罩層1105，以形成主動區隔離凹槽1145。在一些實施例中，蝕刻製程包括乾式蝕刻(例如，等離子體蝕刻製程)。在一些實施例中，蝕刻製程 包括其他類型的蝕刻製程，例如濕式化學蝕刻製程。蝕刻可以停止在閘極結構240上。在一些實施例中，在形成主動區隔離凹槽1145後，可以透過光阻劑去除工具來去除圖案化堆疊1120的剩餘部分(例如，使用化學剝離劑、等離子體灰化及/或其他技術)。在一些實施例中，在形成主動區隔離凹槽1145之後，可以執行濕式清潔步驟。
如第11D圖所示，可以蝕刻閘極結構240以使主動區隔離凹槽1145向下延伸至閘極結構240下方的STI區215。主動區隔離凹槽1145可以穿過閘極結構240，並形成在閘極隔離結構1110之間。蝕刻製程更可以去除位於閘極隔離結構1110之間的高k介電襯墊1010的部分。
可以根據閘極結構240與閘極隔離結構1110和硬遮罩層之間的蝕刻選擇性，將閘極隔離結構1110和硬遮罩層作為自對準圖案，以對閘極結構240進行蝕刻。換言之，不需要額外的遮罩/圖案化層，且可以透過硬遮罩層1105和閘極隔離結構1110來控制閘極結構240的蝕刻位置。可以使用蝕刻工具108來蝕刻閘極結構240及高k介電襯墊1010。在一些實施例中，蝕刻製程包括乾式蝕刻(例如，等離子體蝕刻製程)。在一些實施例中，蝕刻製程包括其他類型的蝕刻製程，例如濕式化學蝕刻製程。
在蝕刻閘極結構240及高k介電襯墊1010之後，位於閘極隔離結構1110之間的奈米結構通道220 會在主動區隔離凹槽1145中暴露。此外，位於奈米結構通道220下方的平台區210的部分會在主動區隔離凹槽1145中暴露。在一些實施例中，可以在蝕刻閘極結構240和高k介電襯墊1010之後執行濕式清潔步驟。
形成閘極結構240的材料(例如金屬材料)可以是比虛擬閘極結構505的材料更能承受在蝕刻閘極結構240期間施加到半導體裝置200上的應力及應變的材料。因此，在以閘極結構240取代虛擬閘極結構505後，執行CMODE製程可以降低對半導體裝置200的佈局效應，例如閘極變形。因此，在以閘極結構240取代虛擬閘極結構505後，可以減少或最小化半導體裝置200中的閾值電壓偏移量。
閘極結構240的材料可以具有比虛擬閘極結構505的材料更大的楊氏模量(Young’s modulus)，並因此，可以比虛擬閘極結構505更好地防止變形。例如，閘極結構240可以包含鎢(W)(約400吉帕斯卡(GPa)至約420GPa的楊氏模量)、氮化鈦(TiN)(約260GPa至約600GPa的楊氏模量)、鋁化鈦(TiAl)(約236GPa至約270GPa的楊氏模量)及/或氧化鉿(HfO2)(約160GPa至約200GPa的楊氏模量)，而虛擬閘極結構505可以包括例如矽(Si)(約140GPa至約180GPa的楊氏模量)及/或氮化矽(Si3N4)(約280GPa至約290GPa的楊氏模量)。由於閘極結構240的材料的拉伸應力(σ)較高，閘極結構240的材料的楊氏模量可以大 於虛擬閘極結構505的材料的楊氏模量，使得閘極結構240比虛擬閘極結構505更不易變形。
如第11E圖所示，在蝕刻閘極結構240及高k介電襯墊1010後，位於閘極隔離結構1110之間(暴露於主動區隔離凹槽1145中)的奈米結構通道220可以被去除。此外，奈米結構通道220下方的平台區210(暴露於主動區隔離凹槽1145中)會被去除，使得位於閘極隔離結構1110之間的STI區215之間產生凹槽延伸部1150。因此，主動區隔離凹槽1145會向下延伸，並在一些實施例中，主動區隔離凹槽1145會向下延伸至STI區215下方的半導體基板205。去除奈米結構通道220及奈米結構通道220下方對應的平台區210，使得奈米結構通道220及對應的平台區210在Y方向上被分割成複數個部分。如此，使得奈米結構通道220及對應的平台區210能夠電性隔離，進而使得複數個主動區可以被包括在奈米結構通道220和對應平台區210中。
在一些實施例中，感應耦合等離子體(inductively coupled plasma、ICP)配置以蝕刻奈米結構通道220及平台區210。等離子體可以是基於溴化氫(HBr)的等離子體蝕刻劑、基於氯氣(Cl2)的等離子蝕刻劑、基於三氯化硼(BCl3)的等離子體蝕刻劑及/或包含氧氣(O2)及/或二氧化碳(CO2)的其他基於等離子體的蝕刻劑。基於等離子體的蝕刻劑中的BCl3及/或Cl2的濃度可以較低，以在閘極隔離結構1110之間的平台區 210(例如，矽)與STI區215(例如，二氧化矽)之間提供高蝕刻選擇性。
可以使用蝕刻工具108產生等離子體，例如感應耦合等離子體(ICP)工具、由射頻(radio frequency，RF)功率產生器驅動的共振天線等離子體源及/或其他類型的基於等離子體的蝕刻工具。13.56兆赫(MHz)的倍數(例如，13.56MHz、27MHz)的頻率可以配置於RF功率產生器。RF功率產生器可以提供包括在約100瓦至約2500瓦的電源供應，然而，其他數值範圍也在本揭露的範圍內。可以透過約10%至約100%的工作週期(duty cycle)來執行脈衝等離子體蝕刻，然而，其他數值範圍也在本揭露的範圍內。蝕刻工具108的處理室中的基座的RF偏壓功率可以為約10瓦至約2000瓦，然而，其他數值範圍也在本揭露的範圍內。蝕刻工具108的處理室的壓力可以在約3毫托(mTorr)至約150mTorr進行操作，然而，其他數值範圍也在本揭露的範圍內。蝕刻工具108的處理室的溫度可以在大約20℃至大約150℃進行操作，然而，其他數值範圍也在本揭露的範圍內。
如第11F圖所示，主動區隔離結構1115的介電襯墊1155可以形成在主動區隔離凹槽1145中。介電襯墊1155可以共形地沉積在主動區隔離凹槽1145的側壁上(對應於暴露在主動區隔離凹槽1145中的閘極隔離結構1110的側壁上)、主動區隔離凹槽1145的底表面上 (對應於暴露在主動區隔離凹槽1145中的STI區215的頂表面上)，以及主動區隔離凹槽1145的凹槽延伸部1150的表面上(對應於STI區215的側壁及半導體基板205的部分)。沉積工具102可透過PVD技術、ALD技術、CVD技術、氧化技術、如第1圖所述的沉積技術及/或其他沉積技術，來沉積介電襯墊1155。介電襯墊1155可以包括介電材料，例如氧化矽(SiOx，例如SiO2)、氮化矽(SixNy，例如Si3N4)、氮氧化矽(SiON)、氟化物摻雜矽酸鹽玻璃(FSG)、高k介電材料及/或其他適合的介電材料。
如第11G圖所示，在主動區隔離結構1115的介電襯墊1155上方及/或上將介電層1160填充在主動區隔離凹槽1145中。介電層1160可以被過度填充在主動區隔離凹槽1145中，以確保以確保主動區隔離凹槽1145完全填充有介電層1160，並最小化在主動區隔離結構1115中形成間隙或空隙。沉積工具102可透過PVD技術、ALD技術、CVD技術、氧化技術、如第1圖所述的沉積技術及/或其他沉積技術，來沉積介電襯墊1155。介電襯墊1155可以包括介電材料，例如氧化矽(SiOx，例如SiO2)、氮化矽(SixNy，例如Si3N4)、氮氧化矽(SiON)、氟化物摻雜矽酸鹽玻璃(FSG)、高k介電材料及/或其他適合的介電材料。
如第11H圖所示，在形成主動區隔離結構1115的各層後，可以執行平坦化步驟以平坦化半導體裝置200。 平坦化工具110可用於平坦化半導體裝置200，以去除硬遮罩層1105、去除介電襯墊1155的多餘材料及/或去除介電層1160的多餘材料。
半導體裝置200可以包括位於在半導體基板205上方延伸的第一平台區210a上方的複數個第一奈米結構通道220a，及位於在半導體基板205上方延伸的第二平台區210b上方的複數個第二奈米結構。複數個第一奈米結構通道220a，及複數個第二奈米結構沿著垂直於半導體基板205的方向(例如，Z方向)設置。半導體裝置200可以包括環繞各個第一奈米結構通道220a的第一閘極結構240a，及環繞各個第二奈米結構通道220b的第二閘極結構240b。半導體裝置200可以包括位於第一閘極結構240a與第二閘極結構240b之間的第一閘極隔離結構1110a及第二閘極隔離結構1110b。半導體裝置200可以包括位於閘極隔離結構1110a及1110b之間的主動區隔離結構1115(例如，CMODE結構)。主動區隔離結構1115可以位於第一閘極結構240a與第二閘極結構240b之間，以及位於第一閘極隔離結構1110a與第二閘極隔離結構1110b之間。主動區隔離結構1115的介電襯墊1155直接被包括在第一閘極隔離結構1110a的側壁上，及直接被包括在第二閘極隔離結構1110b的側壁上。第一閘極結構240a可以與第一閘極隔離結構1110a的側壁直接接觸，而第二閘極結構240b可以與第二閘極隔離結構1110b的側壁直接接觸。介電 襯墊1155可以位於主動區隔離結構1115的介電層1160與閘極隔離結構1110a及1110b之間。
第11I圖繪示了半導體裝置200的俯視圖。如第11I圖所示，奈米結構通道220可以在半導體裝置200中沿著Y方向延伸，且閘極結構240可以在半導體裝置中沿著X方向延伸。源極/汲極區225可以在一或多個奈米結構通道220中凹陷，使得源極/汲極區225鄰近於一或多組奈米結構通道220的端部。閘極隔離結構1110a及1110b可以在Y方向上延伸，且可以延伸跨越一或多個閘極結構240。閘極隔離結構1110a及1110b可以將一或多個閘極結構240分割成複數個閘極結構，例如閘極結構240a及閘極結構240b。主動區隔離結構1115可以被包括在閘極隔離結構1110a與1110b之間，並取代閘極結構240的一部分(及下方的奈米結構通道220與平台區210)被去除的位置。主動區隔離結構1115將一或多個奈米結構通道220c分割成位於主動區隔離結構1115的相對側上的複數個部分。
如前述，第11A圖至第11I圖所示的步驟和設備的數量及設置提供為一或多個示例。實際上，與第11A圖至第11I圖所示相比，可能有附加的步驟和設備、更少的步驟和設備、不同的步驟和設備或不同設置的步驟和設備。
第12A圖及第12B圖是本揭露所描述的半導體裝置200的示例性實施例1200的示意圖。第12A圖是 半導體裝置200的稀疏圖案化的CMODE區(例如，隔離區/ISO區)的示例性實施例，且第12B圖是半導體裝置200的密集圖案化的CMODE區的示例性實施例，其中半導體裝置200包含複數個主動區隔離結構1115。
如第12A圖所示，半導體裝置200可以在稀疏圖案化的CMODE區中包含一或多個尺寸，例如尺寸Dl、尺寸D2、尺寸D3、尺寸D4、尺寸D5、及/或尺寸D6等。
尺寸D1可以對應於閘極結構240的頂部(對應於硬遮罩層1105的底部)的高度處的主動區隔離結構1115的寬度(偶爾稱為「臨界尺寸(critical dimension)」或「CD」)。在一些實施例中，尺寸D1可以為約23奈米至約24奈米，然而，尺寸D1的其他數值及/或其他範圍也在本揭露的範圍內。
尺寸D2可以對應於主動區隔離結構1115在奈米結構通道220的最頂部的高度處的寬度。在一些實施例中，尺寸D2可以為約20奈米至約21奈米，然而，尺寸D2的其他數值及/或其他範圍也在本揭露的範圍內。
尺寸D3可以對應於主動區隔離結構1115在奈米結構通道220的中間處的高度處的寬度。在一些實施例中，尺寸D3可以為約18奈米至約20奈米，然而，尺寸D3的其他數值及/或其他範圍也在本揭露的範圍內。
尺寸D4可以對應於主動區隔離結構1115在奈米結構通道220的底部的高度處的寬度。在一些實施例中，尺寸D4可以為約18奈米至約20奈米，然而，尺寸D4的其他數值及/或其他範圍也在本揭露的範圍內。
尺寸D5可以對應於從主動區隔離結構1115到奈米結構通道220的最頂部的深度、高度或厚度。在一些實施例中，尺寸D5可以為約114奈米至約115奈米，然而，尺寸D5的其他數值及/或其他範圍也在本揭露的範圍內。
尺寸D6可對應於閘極結構240相對於奈米結構通道220的最頂部的表面的角度。在一些實施例中，尺寸D6可以為約90度至約92度，然而，尺寸D6的其他數值及/或其他範圍也在本揭露的範圍內。
在一些實施例中，尺寸D1與尺寸D2的比率為約1.09：1至約1.2：1，然而，其他數值範圍也在本揭露的範圍內。在一些實施例中，尺寸D1與尺寸D3的比率為約1.15：1至約1.33：1，然而，其他數值範圍也在本揭露的範圍內。在一些實施例中，尺寸D1與尺寸D4的比率為約1.15：1至約1.33：1，然而，其他數值範圍也在本揭露的範圍內。在一些實施例中，尺寸D2與尺寸D3的比率為約1：1至約1.17：1，然而，其他數值範圍也在本揭露的範圍內。在一些實施例中，尺寸D2與尺寸D4的比率為約1：1至約1.17：1，然而，其他數值範圍也在本揭露的範圍內。
在一些實施例中，尺寸D5與尺寸D1的比率為約4.75：1至約5：1，然而，其他數值也在本揭露的範圍內。在一些實施例中，尺寸D5與尺寸D2的比率為約5.42：1至約5.75：1，然而，其他數值也在本揭露的範圍內。在一些實施例中，尺寸D5與尺寸D3的比率為約5.7：1至約6.39：1，然而，其他數值也在本揭露的範圍內。在一些實施例中，尺寸D5與尺寸D4的比率為約5.7：1至約6.39：1，然而，其他數值也在本揭露的範圍內。
如第12B圖所示，半導體裝置200可以在密集圖案化的CMODE區中包含一或多個尺寸，例如尺寸D7、尺寸D8、尺寸D9、尺寸D10、尺寸D11及/或尺寸D12等。
尺寸D7可以對應於在閘極結構240的頂部(對應於硬遮罩層1105的底部)的高度處的主動區隔離結構1115的寬度。在一些實施例中，尺寸D7可以為約20.5奈米至約25.3奈米，然而，尺寸D7的其他數值及/或其他範圍也在本揭露的範圍內。
尺寸D8可以對應於主動區隔離結構1115在奈米結構通道220的最頂部的高度處的寬度。在一些實施例中，尺寸D8可以為約18.8奈米至約21.9奈米，然而，尺寸D8的其他數值也在本揭露的範圍內。
尺寸D9可以對應於主動區隔離結構1115在奈米結構通道220的中間處的高度處的寬度。在一些實施 例中，尺寸D9可以為約16.2奈米至約19.6奈米，然而，尺寸D9的其他數值及/或其他範圍也在本揭露的範圍內。
尺寸D10可以對應於主動區隔離結構1115在奈米結構通道220的底部的高度處的寬度。在一些實施例中，尺寸D10可以為約15.3奈米至約18.9奈米，然而，尺寸D10的其他數值及/或其他範圍也在本揭露的範圍內。
尺寸Dll可以對應於從主動區隔離結構1115到奈米結構通道220的最頂部的深度、高度或厚度。在一些實施例中，尺寸Dll可以為約99.4奈米到約154.9奈米，然而，尺寸D11的其他數值及/或其他範圍也在本揭露的範圍內。
尺寸D12可對應於閘極結構240相對於奈米結構通道220的最頂部的表面的角度。在一些實施例中，尺寸D12可以為約88.2度至約92度，然而，尺寸D12的其他數值及/或其他範圍也在本揭露的範圍內。
在一些實施例中，尺寸D7與尺寸D8的比率為約0.93：1至約1.35：1，然而，其他數值範圍也在本揭露的範圍內。在一些實施例中，尺寸D7與尺寸D9的比率為約1.04：1至約1.56：1，然而，其他數值範圍也在本揭露的範圍內。在一些實施例中，尺寸D7與尺寸D10的比率為約1.08：1至約1.65：1，然而，其他數值範圍也在本揭露的範圍內。在一些實施例中，尺寸D8與尺寸 D9的比率為約0.961至約1.35：1，然而，其他數值範圍也在本揭露的範圍內。在一些實施例中，尺寸D8與尺寸D10的比率為約1：1至約1.43：1，然而，其他數值範圍也在本揭露的範圍內。在一些實施例中，尺寸D9與尺寸D10的比率為約0.086：1至約1.28：1，然而，其他數值範圍也在本揭露的範圍內。
在一些實施例中，尺寸Dll與尺寸D7的比率為約3.92：1至約7.56：1，然而，其他數值範圍也在本揭露的範圍內。在一些實施例中，尺寸D11與尺寸D8的比率為約4.53：1至約8.24：1，然而，其他數值範圍也在本揭露的範圍內。在一些實施例中，尺寸D11與尺寸D9的比率為約5.07：1至約9.56：1，然而，其他數值範圍也在本揭露的範圍內。在一些實施例中，尺寸D11與尺寸D10的比率為約5.25：1至約10.13：1，然而，其他數值範圍也在本揭露的範圍內。
如前述，第12A圖及第12B圖僅為示例，其他與第12A圖及第12B圖描述不同的示例也在第12A圖及第12B圖的揭示範圍內。
第13圖是本揭露所描述的設備1300的示例性組件的示意圖。在一些實施例中，半導體處理工具102-112中的一或多個及/或晶圓/裸晶運輸工具114可包括一或多個設備1300及/或設備1300中的一或多個組件。如第13圖所示，設備1300可以包括總線1310、處理器1320、記憶體1330、輸入組件1340、輸出組 件1350及/或通訊組件1360。
總線1310可包括配置以設備1300的組件之間的有線及/或無線通訊的一或多個組件。總線1310可將第13圖的兩個或多個組件耦合在一起，例如經由操作耦合、通訊耦合、電子耦合及/或電性耦合。例如，總線1310可以包括電性連接(例如，電線、跡線及/或導線)及/或無線匯流排。處理器1320可以包括中央處理單元、圖形處理單元、微處理器、控制器、微控制器、數位訊號處理器、現場可程式化邏輯閘陣列、特定應用積體電路及/或其他類型的處理組件。處理器1320可以透過硬體、韌體或硬體與軟體的組合來實現。在一些實施例中，處理器1320可以包括能夠被編制程式以執行本揭露其他內容所述的一個或多個步驟或製程的一或多個處理器。
記憶體1330可以包括揮發性及/或非揮發性記憶體。例如，記憶體1330可以包括隨機存取記憶體(random access memory，RAM)、唯讀記憶體(read only memory，ROM)、硬碟及/或其他類型的記憶體(例如，快閃記憶體、磁碟及/或光學記憶體)。記憶體1330可以包括內部記憶體(例如，RAM、ROM或硬碟)及/或可移動記憶體(例如，透過通用序列匯流排連接實現可移動)。記憶體1330可以是非暫態電腦可讀媒體。記憶體1330可以儲存與設備1300的處理相關的資訊、一或多種指令及/或軟體(例如，一或多種軟體應用程式)。在一些實施例中，記憶體1330可以包括耦合(通訊耦合)到一 或多個處理器(例如，處理器1320)的一或多個記憶體，例如經由總線1310。處理器1320與記憶體1330之間的通訊耦合可以使得處理器1320能夠讀取及/或處理儲存在記憶體1330中的資訊及/或將資訊儲存在記憶體1330中。
輸入組件1340可以使得設備1300能夠接收輸入訊號，例如使用者輸入訊號及/或感測到的輸入訊號。例如，輸入組件1340可以包括觸控螢幕、鍵盤、小型鍵盤、滑鼠、按鈕、麥克風、開關、感應器、全球定位系統感應器、全球導航衛星系統感應器、加速計、陀螺儀及/或致動器。輸出組件1350可以使得設備1300能夠例如經由顯示器、揚聲器及/或發光二極管來提供輸出訊號。通訊組件1360可以使得設備1300能夠經由有線連接及/或無線連接與其他設備進行通訊。例如，通訊組件1360可以包括接收機、發射機、收發機、數據機、網路介面卡及/或天線。
設備1300可以執行本揭露所述的一或多個處理或製程。例如，非暫態電腦可讀媒體(例如，記憶體1330)可以儲存一組指令(例如，一或多個指令或程式碼)以供處理器1320執行。處理器1320可以執行該組指令以執行本揭露描述的一或多個處理或製程。在一些實施例中，由一或多個處理器1320執行該組指令使得一或多個處理器1320及/或設備1300執行本揭露所述的一或多個處理或製程。在一些實施例中，可以使用硬體連線電路來取 代指令或與指令組合來執行本揭露所述的一或多個處理或製程。附加地或可選地，處理器1320可以被設定為執行本揭露所述的一或多個處理或製程。因此，本揭露所描述的實施例不限於硬體電路及軟體的任何特定組合。
第13圖所示的組件的數量及設置僅為示例。設備1300可以包括比第13圖所示更多的組件、更少的組件、不同的組件或不同設置的組件。附加地或可選地，設備1300的一組組件(例如，一或多個組件)可以執行被描述為由設備1300的另一組組件執行的一或多個功能。
第14圖是與形成本揭露所述的半導體裝置相關的示例性流程1400的流程圖。在一些實施例中，使用一或多種半導體處理工具(例如，半導體處理工具102-112中的一或多種)來執行第14圖的一或多個步驟。附加地或可選地，第14圖的一或多個步驟可以透過設備1300的一或多個組件來執行，例如處理器1320、記憶體1330、輸入組件1340、輸出組件1350及/或通訊組件1360。
如第14圖所示，製程1400可包括在半導體基板上方，沿著垂直於半導體基板的方向形成複數個奈米結構層(步驟1410)。例如，可以透過半導體處理工具102-112中的一或多個，在半導體基板205上方，沿著垂直於半導體基板的方向(例如，Z方向)形成複數個奈米結構層(例如，層堆疊305)，如本揭露所述。在一些實施例中，複數個奈米結構層包括與複數個通道層(例如，第二層315)交替的複數個犧牲層(例如，第一層310)。
進一步地，如第14圖所示，製程1400可包括在複數個奈米結構層上方形成虛擬閘極結構(步驟1420)。例如，可以透過半導體處理工具102-112中的一或多個，在複數個奈米結構層上方形成虛擬閘極結構505，如本揭露所述。
進一步地，如第14圖所示，製程1400可包括去除複數個奈米結構層的部分，以在鄰近於虛擬閘極結構的一或多側形成一或多個凹槽(步驟1430)。例如，可以透過半導體處理工具102-112中的一或多個，去除複數個奈米結構層的部分，以在鄰近於虛擬閘極結構505的一或多側形成一或多個凹槽(例如，源極/汲極凹槽705)，如本揭露所述。
進一步地，如第14圖所示，製程1400可包括在一或多個凹槽中形成一或多個源極/汲極區(步驟1440)。例如，可以透過半導體處理工具102-112中的一或多個，在一或多個凹槽(例如，源極/汲極凹槽705)中形成一或多個源極/汲極區225，如本揭露所述。
進一步地，如第14圖所示，製程1400可包括在形成一或多個源極/汲極區之後，以金屬閘極結構取代虛擬閘極結構及位於虛擬閘極結構下方的犧牲層的部分(步驟1450)。例如，在形成一或多個源極/汲極區225之後，可以透過半導體處理工具102-112中的一或多個，以金屬閘極結構(例如，閘極結構240)取代虛擬閘極結構505及位於虛擬閘極結構505下方的犧牲層的部分，如 本揭露所述。在一些實施例中，金屬閘極結構環繞通道層的至少三側。
進一步地，如第14圖所示，製程1400可包括在以金屬閘極結構取代虛擬閘極結構及位於虛擬閘極結構下方的犧牲層的部分之後，去除金屬閘極結構的部分、被金屬閘極結構環繞的通道層的部分及位於通道層的部分下方且延伸至半導體基板上方的平台區，以形成主動區隔離凹槽(步驟1460)。例如。在以金屬閘極結構取代虛擬閘極結構及位於虛擬閘極結構下方的犧牲層的部分之後，可以透過半導體處理工具102-112中的一或多個，來去除金屬閘極結構的部分、被金屬閘極結構環繞的通道層的部分340及位於通道層的部分340下方且延伸至半導體基板205上方的平台區210，以形成主動區隔離凹槽1145，如本揭露所述。
進一步地，如第14圖所示，製程1400可包括在主動區隔離凹槽中形成主動區隔離結構(步驟1470)。例如，可以透過半導體處理工具102-112中的一或多個，在主動區隔離凹槽1145中形成主動區隔離結構1115，如本揭露所述。
製程1400可以包括其他實施方式，例如後述的及/或與本揭露其他內容所述的一或多個其他製程結合的任何單一實施方式或實施方式的任何組合。
在第一實施例中，製程1400包括在去除金屬閘極結構的部分來形成主動區隔離凹槽1145之前，去除金 屬閘極結構的另一部分，以在金屬閘極結構中形成閘極隔離凹槽，以及在去除金屬閘極結構的部分來形成主動區隔離凹槽1145之前，在閘極隔離凹槽中形成閘極隔離結構1110。
在第二實施例中(單獨實施或與第一實施例組合)，去除金屬閘極結構的部分、被金屬閘極結構環繞的通道層的部分340及平台區210包括基於閘極隔離結構1110，去除金屬閘極結構的部分、被金屬閘極結構環繞的通道層的部分340及平台區210。換言之，去除金屬閘極結構的部分、被金屬閘極結構環繞的通道層的部分340及平台區210包括去除位於閘極隔離結構1110之間的金屬閘極結構的部分、被金屬閘極結構環繞的通道層的部分340及平台區210。
在第三實施例中(單獨實施或與第一及第二實施例中的一或多個組合)，製程1400包括在去除金屬閘極結構的部分來形成主動區隔離凹槽1145之前，去除複數個金屬閘極結構的其他部分，以在金屬閘極結構中形成複數個閘極隔離凹槽，以及在移除金屬閘極結構的部分來形成主動區隔離凹槽1145之前，在多個閘極隔離凹槽中形成複數個閘極隔離結構1110。
在第四實施例中(單獨實施或與第一至第三實施例中的一或多個組合)，去除金屬閘極結構的部分、被金屬閘極結構環繞的通道層的部分340及平台區210包括從複數個閘極隔離結構1110之間去除金屬閘極結構的 部分、被金屬閘極結構環繞的通道層的部分340及平台區210。
在第五實施例中(單獨實施或與第一至第四實施例中的一或多個組合)，形成主動區隔離結構1115包括在主動區隔離凹槽1145中的複數個閘極隔離結構1110的側壁上形成介電襯墊1155，以及以介電層1160於介電襯墊1155上方填充主動區隔離凹槽1145。
在第六實施例中(單獨實施或與第一至第五實施例中的一或多個組合)，形成複數個閘極隔離結構1110包括形成複數個閘極隔離結構1110使得複數個閘極隔離結構1110第一方向(例如，X方向)上延伸跨越金屬閘極結構，並且，形成主動區隔離結構1115包括形成主動區隔離結構1115，使得主動區隔離結構1115沿著第二方向(例如，Y方向)延伸，且金屬閘極結構沿著第二方向延伸。
雖然第14圖揭露了製程1400的示例性步驟，但在一些實施例中，製程1400包括比第14圖所述更多的步驟、更少的步驟、不同的步驟或不同設置的步驟。附加地或可選地，兩個或更多個製程1400的步驟可以一起執行。
第15圖是與形成本揭露所述的半導體裝置相關的示例性流程1500的流程圖。在一些實施例中，透過一或多個半導體處理工具(例如，半導體處理工具102-112中的一或多個)來執行第15圖的一或多個步驟。附加地 或可選地，第15圖的一或多個步驟可以使用設備1300的一或多個組件來執行，例如處理器1320、記憶體1330、輸入組件1340、輸出組件1350及/或通訊組件1360。
如第15圖所示，製程1500可包括在半導體基板上方，沿著垂直於半導體基板的方向形成複數個奈米結構層(步驟1510)。例如，可以透過半導體處理工具102-112中的一或多個，在半導體基板205上方，沿著沿著垂直於半導體基板205的方向(例如，Z方向)形成複數個奈米結構層(例如，層堆疊305)，如本揭露所述。在一些實施例中，複數個奈米結構層包括與複數個通道層(例如，第二層315)交替的複數個犧牲層(例如，第一層310)。
進一步地，如第15圖所示，製程1500可包括在複數個奈米結構層上方形成複數個虛擬閘極結構(步驟1520)。例如，可以透過半導體處理工具102-112中的一或多個，在複數個奈米結構層上方形成複數個虛擬閘極結構505，如本揭露所述。
進一步地，如第15圖所示，製程1500可包括去除複數個奈米結構層的部分，以形成相鄰於複數個虛擬閘極結構中的虛擬閘極結構的一或多側的一或多個凹槽(步驟1530)例如，可以透過半導體處理工具102-112中的一或多個，去除複數個奈米結構層的部分，以形成相鄰於複數個虛擬閘極結構505中的虛擬閘極結構505的一或多側的一或多個凹槽(例如，源極/汲極凹槽705)， 如本揭露所述。
進一步地，如第15圖所示，製程1500可包括在一或多個凹槽中形成一或多個源極/汲極區(步驟1540)。例如，可以透過半導體處理工具102-112中的一或多個，在一或多個凹槽(例如，源極/汲極凹槽705)中形成一或多個源極/汲極區225，如本揭露所述。
進一步地，如第15圖所示，製程1500可包括在形成一或多個源極/汲極區之後，以複數個金屬閘極結構取代複數個虛擬閘極結構及位於複數個虛擬閘極結構下方的犧牲層的部分(步驟1550)。例如，在形成一或多個源極/汲極區225之後，可以透過半導體處理工具102-112中的一或多個，以複數個金屬閘極結構(例如，閘極結構240)取代複數個虛擬閘極結構505及位於複數個虛擬閘極結構505下方的犧牲層的部分，如本揭露所述。在一些實施例中，複數個金屬閘極結構環繞通道層的至少三側。
進一步地，如第15圖所示，製程1500可包括在以金屬閘極結構取代虛擬閘極結構及位於虛擬閘極結構下方的犧牲層的部分之後，形成跨越複數個金屬閘極結構的複數個閘極隔離結構(步驟1560)。例如，在取代虛擬閘極結構505及位於虛擬閘極結構505下方的犧牲層的部分之後，可以透過半導體處理工具102-112中的一或多個來形成跨越複數個金屬閘極結構的複數個閘極隔離結構1110，如本揭露所述。
進一步地，如第15圖所示，製程1500可包括在閘極隔離結構之間去除複數個金屬閘極結構中的金屬閘極結構的一部分、被金屬閘極結構環繞的通道層的部分及位於通道層的部分下方且延伸至半導體基板上方的平台區，以形成主動區隔離凹槽(步驟1570)。例如，可以透過半導體處理工具102-112中的一或多個，在閘極隔離結構1110之間去除複數個金屬閘極結構中的金屬閘極結構的部分、被金屬閘極結構環繞的通道層的部分340及位於通道層的部分340下方且延伸至半導體基板上方的平台區210，以形成主動區隔離凹槽1145，如本揭露所述。
進一步地，如第15圖所示，製程1500可包括在位於閘極隔離結構之間的主動區隔離凹槽中形成主動區隔離結構(步驟1580)。例如，可以透過半導體處理工具102-112中的一或多個，在位於閘極隔離結構1110之間的主動區隔離凹槽1145中形成主動區隔離結構1115，如本揭露所述。
製程1500可以包括其他實施方式，例如後述及/或與本揭露其他內容所述的一或多個其他製程結合的任何單一實施方式或實施方式的任何組合。
在第一實施例中，去除金屬閘極結構的部分、被金屬閘極結構環繞的通道層的部分340及平台區210包括：透過閘極隔離結構1110作為自對準遮罩，來蝕刻金屬閘極結構的部份、被金屬閘極結構環繞的通道層的部分 340及平台區210。
在第二實施例中(單獨實施或與第一實施例組合)，去除金屬閘極結構的部分、被金屬閘極結構環繞的通道層的部分340及平台區210包括：執行第一蝕刻步驟以去除金屬閘極結構的部分，以及在第一蝕刻步驟之後，執行第二蝕刻步驟以去除被金屬閘極結構環繞的通道層的部分340及平台區210。
在第三實施例中(單獨實施或與第一和第二實施例中的一或多個組合，製程1500包括在第一蝕刻步驟之前，執行第三蝕刻步驟以去除金屬閘極結構的部分上方的硬遮罩層1105的一部分。
在第四實施例中(單獨實施或與第一至第三實施例中的一或多個組合)，製程1500包括在去除金屬閘極結構的部分、被金屬閘極結構圍繞的通道層的部分340及平台區210之前，在閘極隔離結構1110上方形成硬遮罩層1105。
在第五實施例中(單獨實施或與第一至第四實施例中的一或多個組合)，形成主動區隔離結構1115包括：在主動區隔離凹槽1145中形成介電襯墊1155，以及以介電層1160於介電襯墊1155上方填充主動區隔離凹槽1145。
在第六實施例中(單獨實施或與第一至第五實施例中的一或多個組合)，形成介電襯墊1155包括：形成介電襯墊1155，使得介電襯墊1155與閘極隔離結構 1110的側壁直接接觸。
雖然第15圖揭露了製程1500的示例性步驟，但在一些實施例中，製程1500包括比第15圖所述更多的步驟、更少的步驟、不同的步驟或不同設置的步驟。附加地或可選地，兩個或更多個製程1500的步驟可以一起執行。
第16A圖至第16E圖是形成本揭露所描述的主動區隔離結構的示例性實施例1600的示意圖。示例性實施例1600包括在替換閘極製程之後，以半導體裝置200的閘極結構240(金屬閘極結構)來取代虛擬閘極結構505以在半導體裝置200中形成主動區隔離結構(例如，CMODE結構)的示例。可以沿著閘極結構240形成主動區隔離結構1115，以在閘極結構240下方的一或多個平台區210及/或一或多個奈米結構通道220的堆疊中建立電性隔離區。因此，主動區隔離結構1115使得下面的奈米結構通道220能夠被分成多個(彼此電性隔離的)奈米結構通道220。
第16A圖至第16E圖是根據第7A圖所示的多個截面線繪示，包括根據第7A圖的B-B截面線的透視圖(例如，跨越複數個閘極結構240)，以及根據第7A圖的C-C截面線的透視圖(例如，沿著閘極結構240)。在一些實施例中，示例性實施例1000的相關描述步驟在第3A圖至第10C圖的相關描述步驟之後執行。
如第16A圖所示，如第11A圖至第16D圖中 所述的一或多個步驟可以被執行，以在閘極隔離結構1110之間形成主動區隔離凹槽1145。在蝕刻閘極結構240及高k介電襯墊1010後，位於閘極隔離結構1110之間的奈米結構通道220會暴露於主動區隔離凹槽1145中。此外，在蝕刻閘極結構240及高k介電襯墊1010後，位於閘極隔離結構1110之間的奈米結構通道220下方的平台區210的部分會暴露於主動區隔離凹槽1145中。在一些實施例中，在蝕刻閘極結構240極高k介電襯墊1010之後，可以執行濕式清潔步驟。
如第16B圖所示，在蝕刻閘極結構240及高k介電襯墊1010之後，可以去除暴露於主動區隔離凹槽1145中的閘極隔離結構1110之間的奈米結構通道220。此外，可以去除位於主動區隔離凹槽1145中奈米結構通道220下方的平台區210。相較於第11A圖至第11I圖，位於閘極隔離結構1110之間的STI區215也在示例性實施例1600中被移除，即如第16B圖所示。這是由於使用了低選擇性蝕刻技術，而示例性實施例1100包括高選擇性蝕刻技術，因此，在示例性實施例1100中，保留了閘極隔離結構1110之間的STI區215。
主動區隔離凹槽1145向下延伸，並延伸到半導體基板205中。如第16B圖所示，主動區隔離凹槽1145的底表面可以具有不同輪廓或分段的區域。例如，分段1605可以升高到分段1610上方，這可能是因為平台區210與STI區215之間不同蝕刻速率而造成。在一些實 施例中，RIE耦合微影(RIE-coupled photolithography(RCP))製程配置以形成主動區隔離凹槽1145。等離子體可以是基於溴化氫(HBr)的等離子體蝕刻劑、基於氯氣(Cl2)的等離子體蝕刻劑、基於三氯化硼(BCl3)的等離子體蝕刻劑及/或包含氧氣(O2)及/或二氧化碳的其他基於等離子體的蝕刻劑。相較於示例性實施例1100，可以增加BCl3及/或Cl2的濃度，以降低平台區210(例如，矽)與STI區215(例如，二氧化矽)之間的蝕刻選擇性。
等離子體可以透過蝕刻工具108產生，例如ICP工具、由RF功率產生器驅動的共振天線等離子體源及/或其他類型的基於等離子體的蝕刻工具。13.56MHz的倍數(例如，13.56MHz、27MHz)的頻率可以配置於RF功率產生器。RF功率產生器可以提供包括在約100瓦至約2500瓦的電源供應，然而，其他數值範圍也在本揭露的範圍內。可以透過約10%至約100%的工作週期來執行脈衝等離子體蝕刻，然而，其他數值範圍也在本揭露的範圍內。蝕刻工具108的處理室中的基座的RF偏壓功率可以為約10瓦至約2000瓦，然而，其他數值範圍也在本揭露的範圍內。蝕刻工具108的處理室的壓力可以在約3mTorr至約150mTorr進行操作，然而，其他數值範圍也在本揭露的範圍內。蝕刻工具108的處理室的溫度可以在大約20℃至大約150℃進行操作，然而，其他數值範圍也在本揭露的範圍內。
如第16C圖所示，可以在主動區隔離凹槽1145中形成主動區隔離結構1115的介電襯墊1155。介電襯墊1155可以共形地沉積在主動區隔離凹槽1145的側壁上(對應於暴露於主動區隔離凹槽1145中及位於主動區隔離結構1110下方的STI區215的部分的閘極隔離結構1110的側壁上)，以及主動區隔離凹槽1145的底表面上(對應於半導體基板205的頂表面)。沉積工具102可用於使用PVD技術、ALD技術、CVD技術、氧化技術、如第1圖所述的其他沉積技術及/或其他適合的沉積技術來沉積介電襯墊1155。介電襯墊1155可以包括介電材料，例如氧化矽(SiOx，例如SiO2)、氮化矽(SixNy，例如Si3N4)、氮氧化矽(SiON)、氟化物摻雜矽酸鹽玻璃(FSG)、高k介電材料及/或另一種適合的介電材料。
如第16D圖所示，在主動區隔離結構1115的介電襯墊1155上方及/或上將介電層1160填充在主動區隔離凹槽1145中。介電層1160可以被過度填充在主動區隔離凹槽1145中，以確保以確保主動區隔離凹槽1145完全填充有介電層1160，並最小化在主動區隔離結構1115中形成間隙或空隙。沉積工具102可透過PVD技術、ALD技術、CVD技術、氧化技術、如第1圖所述的其他沉積技術及/或其他沉積技術，來沉積介電襯墊1155。介電襯墊1155可以包括介電材料，例如氧化矽(SiOx，例如SiO2)、氮化矽(SixNy，例如Si3N4)、氮氧化矽(SiON)、氟化物摻雜矽酸鹽玻璃(FSG)、高k 介電材料及/或其他適合的介電材料。
如第16E圖所示，在形成主動區隔離結構1115的各層後，可以執行平坦化操作以平坦化半導體裝置200。平坦化工具110可用於平坦化半導體裝置200，以去除硬遮罩層1105、去除介電襯墊1155的多餘材料及/或去除介電層1160的多餘材料。
如前述，第16A圖至第16E圖所示的步驟和設備的數量及設置提供為一或多個示例。實際上，與第16A圖至第16E圖所示相比，可能有附加的步驟和設備、更少的步驟和設備、不同的步驟和設備或不同設置的步驟和設備。
如此一來，在執行替換閘極製程中，以金屬閘極結構取代半導體裝置的多晶矽虛擬閘極結構之後，可以執行CMODE製程以在半導體裝置中形成CMODE結構。本揭露所描述的CMODE製程包括去除金屬閘極結構的一部分(與去除多晶矽虛擬閘極結構的一部分相反)，以使得能夠在透過去除金屬閘極結構的該部分產生的凹槽中形成CMODE結構。用於半導體裝置的金屬閘極結構的材料可更強且可更好地承受蝕刻及形成半導體裝置的CMODE結構時的應力和應變。因此，本揭露所描述的CMODE製程可以降低CMODE結構的相對側上的源極/汲極區的應力釋放的可能性、可以降低半導體裝置中深度負載的可能性及/或可以降低閘極變形的可能性等。
如上述更詳細的說明，本揭露所描述的一些實施 例提供了一種製造半導體裝置的方法。該方法包括在半導體基板上方，沿著垂直於半導體基板的方向形成複數個奈米結構層，其中奈米結構層包括與複數個通道層交替的複數個犧牲層。該方法包括在複數個奈米結構層上方形成虛擬閘極結構。該方法包括去除複數個奈米結構層的部分，以在鄰近於虛擬閘極結構的一或多側形成一或多個凹槽。該方法包括在一或多個凹槽中形成一或多個源極/汲極區。該方法包括在形成一或多個源極/汲極區之後，以一金屬閘極結構取代虛擬閘極結構及位於虛擬閘極結構下方的犧牲層的複數個部分，其中金屬閘極結構環繞通道層的至少三側。該方法包括在以金屬閘極結構取代虛擬閘極結構及位於虛擬閘極結構下方的犧牲層的部分之後，去除金屬閘極結構的一部分、被金屬閘極結構環繞的通道層的複數個部分及位於通道層的部分下方且延伸至半導體基板上方的平台區，以形成主動區隔離凹槽。該方法包括在主動區隔離凹槽中形成主動區隔離結構。在一些實施例中，該方法進一步包括以下步驟：在去除金屬閘極結構的部分以形成主動區隔離凹槽之前，去除金屬閘極結構的另一部分，以在金屬閘極結構中形成閘極隔離凹槽；以及，在去除金屬閘極結構的部分以形成主動區隔離凹槽之前，在閘極隔離凹槽中形成閘極隔離結構。在一些實施例中，去除金屬閘極結構的部分、被金屬閘極結構環繞的通道層的部分及平台區包括：基於閘極隔離結構，去除金屬閘極結構的部分、被金屬閘極結構環繞的通道層的部分及平台區。在一 些實施例中，該方法進一步包括以下步驟：在去除金屬閘極結構的部分以形成主動區隔離凹槽之前，去除金屬閘極結構的複數個其他部分，以在金屬閘極結構中形成複數個閘極隔離凹槽；以及，在去除金屬閘極結構的部分以形成主動區隔離凹槽之前，在閘極隔離凹槽中形成複數個閘極隔離結構。在一些實施例中，去除金屬閘極結構的部分、被金屬閘極結構環繞的通道層的部分及平台區包括：從閘極隔離結構之間去除金屬閘極結構的部分、被金屬閘極結構環繞的通道層的部分及平台區。在一些實施例中，形成主動區隔離結構包括：在主動區隔離凹槽中的些閘極隔離結構的側壁上形成介電襯墊；以及，以介電層於介電襯墊上方填充主動區隔離凹槽。在一些實施例中，形成閘極隔離結構包括：形成閘極隔離結構，使得閘極隔離結構在第一方向上延伸並跨越金屬閘極結構；以及，其中形成主動區隔離結構包括：形成該主動區隔離結構，使得該主動區隔離結構沿著一第二方向延伸，且該金屬閘極結構沿著該第二方向延伸。
如上述更詳細的說明，本揭露所描述的一些實施例提供了一種製造半導體裝置的方法。該方法包括在半導體基板上方，沿著垂直於半導體基板的方向形成複數個奈米結構層，其中複數個奈米結構層包括與複數個通道層交替的複數個犧牲層。該方法包括在複數個奈米結構層上方形成複數個虛擬閘極結構。該方法包括去除複數個奈米結構層的部分，以形成相鄰於複數個虛擬閘極結構中的一虛 擬閘極結構的一或多側的一或多個凹槽。該方法包括在一或多個凹槽中形成一或多個源極/汲極區。該方法包括在形成一或多個源極/汲極區之後，以複數個金屬閘極結構取代虛擬閘極結構及位於虛擬閘極結構下方的犧牲層的複數個部分，其中複數個金屬閘極結構環繞通道層的至少三側。該方法包括在以金屬閘極結構取代虛擬閘極結構及虛擬閘極結構下方的犧牲層的部分之後，形成跨越金屬閘極結構的複數個閘極隔離結構。該方法包括在閘極隔離結構之間去除複數個金屬閘極結構的一金屬閘極結構的部分、被金屬閘極結構環繞的通道層的複數個部分及位於通道層的部分下方且延伸至半導體基板上方的平台區，以形成主動區隔離凹槽。該方法包括在位於閘極隔離結構之間的主動區隔離凹槽中形成主動區隔離結構。在一些實施例中，去除金屬閘極結構的部分、被金屬閘極結構環繞的通道層的部分及平台區包括：透過閘極隔離結構作為一自對準遮罩，來蝕刻金屬閘極結構的部分、被金屬閘極結構環繞的通道層的部分及平台區。在一些實施例中，去除金屬閘極結構的部分、被金屬閘極結構環繞的通道層的部分及平台區包括：執行第一蝕刻步驟以去除金屬閘極結構的部分；以及，在第一蝕刻步驟之後，執行第二蝕刻製程以去除被金屬閘極結構環繞的通道層的部分及平台區。在一些實施例中，該方法進一步包括：在第一蝕刻步驟之前，執行第三蝕刻步驟以去除金屬閘極結構的部分上方的硬遮罩層的部分。在一些實施例中，該方法進一步包括：在去 除金屬閘極結構的部分、被金屬閘極結構環繞的通道層的部分及平台區之前，在閘極隔離結構上方形成硬遮罩層。在一些實施例中，形成主動區隔離結構包括：在主動區隔離凹槽中形成介電襯墊；以及，以介電層於介電襯墊上方填充主動區隔離凹槽。在一些實施例中，形成介電襯墊包括：形成介電襯墊，使得介電襯墊與閘極隔離結構的側壁直接接觸。
如上述更詳細的說明，本揭露所描述的一些實施例提供了半導體裝置。該半導體裝置包括第一平台區上方並在一半導體基板上方延伸的複數個第一奈米結構通道，其中複數個第一奈米結構通道沿著垂直於半導體基板的方向設置。該半導體裝置包括設置於一第二平台區上方並在半導體基板上方延伸的複數個第二奈米結構通道，其中複數個第二奈米結構通道沿著垂直於半導體基板的方向設置。該半導體裝置包括環繞各個第一奈米結構通道的第一金屬閘極結構。該半導體裝置包括環繞各個第二奈米結構通道的第二金屬閘極結構。該半導體裝置包括設置於第一金屬閘極結構與第二金屬閘極結構之間的閘極隔離結構。該半導體裝置包括設置於閘極隔離結構與第二金屬閘極結構之間的主動區隔離結構，其中主動區隔離結構的介電襯墊直接被包括在閘極隔離結構的側壁上。在一些實施例中，第一金屬閘極結構與閘極隔離結構的另一側壁直接接觸。在一些實施例中，半導體裝置進一步包括另閘極隔離結構，且設置於主動區隔離結構與第二金屬閘極結構之 間。在一些實施例中，第二金屬閘極結構與另一閘極隔離結構的側壁直接接觸。在一些實施例中，主動區隔離結構的介電襯墊與另一閘極隔離結構的另一側壁直接接觸。在一些實施例中，介電襯墊位於主動區隔離結構的介電層與閘極隔離結構之間。
如本揭露所使用的，「滿足閾值」可以根據上下文代指大於閾值、大於或等於閾值、小於閾值、小於或等於閾值的值、等於閾值或不等於閾值的數值等。
本揭露概述了各種實施例，以使得熟習此項技術者可以較佳地理解本揭露的態樣。熟習此項技術者應當瞭解，其可以容易地將本揭露用作設計或修改其他製程及結構的基礎，以供實現本揭露中所引入的實施例的相同目的及/或達成相同優點。熟習此項技術者亦應該認識到，這類等效構造不脫離本揭露的精神及範疇，且在不脫離本揭露的精神及範疇的情況下，熟習此項技術者可以進行各種改變、取代及變更。
1400:製程
1410,1420,1430,1440,1450,1460,1470:步驟

Claims (10)

  1. 一種製造半導體裝置的方法，包括：在一半導體基板上方，沿著垂直於該半導體基板的方向形成複數個奈米結構層，其中該些奈米結構層包括與複數個通道層交替的複數個犧牲層；在該些奈米結構層上方形成一虛擬閘極結構；去除該些奈米結構層的部分，以在鄰近於該虛擬閘極結構的一或多側形成一或多個凹槽；在該一或多個凹槽中形成一或多個源極/汲極區；在形成該一或多個源極/汲極區之後，以一金屬閘極結構取代該虛擬閘極結構及位於該虛擬閘極結構下方的該些犧牲層的複數個部分，其中該金屬閘極結構環繞各該通道層的至少三側；在以該金屬閘極結構取代該虛擬閘極結構及位於該虛擬閘極結構下方的該犧牲層的該些部分之後，形成一主動區隔離凹槽，且形成該主動區隔離凹槽包括去除：該金屬閘極結構的一部分，被該金屬閘極結構環繞的該些通道層的複數個部分，及位於該些通道層的該些部分下方且延伸至該半導體基板上方的一平台區；以及在該主動區隔離凹槽中形成一主動區隔離結構。
  2. 如請求項1所述之方法，進一步包括：在去除該金屬閘極結構的該部分以形成該主動區隔離凹槽之前，去除該金屬閘極結構的另一部分，以在該金屬閘極結構中形成一閘極隔離凹槽；以及在去除該金屬閘極結構的該部分以形成該主動區隔離凹槽之前，在該閘極隔離凹槽中形成一閘極隔離結構。
  3. 如請求項1所述之方法，進一步包括：在去除該金屬閘極結構的該部分以形成該主動區隔離凹槽之前，去除該金屬閘極結構的複數個其他部分，以在該金屬閘極結構中形成複數個閘極隔離凹槽；以及在去除該金屬閘極結構的該部分以形成該主動區隔離凹槽之前，在該些閘極隔離凹槽中形成複數個閘極隔離結構。
  4. 一種製造半導體裝置的方法，包括：在一半導體基板上方，沿著垂直於該半導體基板的方向形成複數個奈米結構層，其中該些奈米結構層包括與複數個通道層交替的複數個犧牲層；在該些奈米結構層上方形成複數個虛擬閘極結構；去除該些奈米結構層的部分，以形成相鄰於該些虛擬閘極結構中的一虛擬閘極結構的一或多側的一或多個凹槽；在該一或多個凹槽中形成一或多個源極/汲極區； 在形成該一或多個源極/汲極區之後，以複數個金屬閘極結構取代該些虛擬閘極結構及位於該些虛擬閘極結構下方的該些犧牲層的複數個部分，其中該些金屬閘極結構環繞該些通道層；在以該金屬閘極結構取代該虛擬閘極結構及該虛擬閘極結構下方的該些犧牲層的該些部分之後，形成跨越該些金屬閘極結構的複數個閘極隔離結構；形成一主動區隔離凹槽，包括在該些閘極隔離結構之間去除：該些金屬閘極結構的一金屬閘極結構的一部分，被該金屬閘極結構環繞的該些通道層的複數個部分，以及位於該些通道層的該些部分下方且延伸至該半導體基板上方的一平台區；以及在位於該些閘極隔離結構之間的該主動區隔離凹槽中形成一主動區隔離結構。
  5. 如請求項4所述之方法，其中去除該金屬閘極結構的該部分、被該金屬閘極結構環繞的該些通道層的該些部分及該平台區包括：透過該些閘極隔離結構作為一自對準遮罩，來蝕刻該金屬閘極結構的該部分、被該金屬閘極結構環繞的該些通道層的該些部分及該平台區。
  6. 如請求項4所述之方法，其中去除該金屬閘極結構的該部分、被該金屬閘極結構環繞的該些通道層的該些部分及該平台區包括：執行一第一蝕刻步驟以去除該金屬閘極結構的該部分；以及在該第一蝕刻步驟之後，執行一第二蝕刻製程以去除被該金屬閘極結構環繞的該些通道層的該些部分及該平台區。
  7. 如請求項4所述之方法，其中形成該主動區隔離結構包括：在該主動區隔離凹槽中形成一介電襯墊；以及以一介電層於該介電襯墊上方填充該主動區隔離凹槽。
  8. 一種半導體裝置，包括：複數個第一奈米結構通道，設置於一第一平台區上方，且在一半導體基板上方延伸；其中該些第一奈米結構通道沿著垂直於該半導體基板的方向設置；複數個第二奈米結構通道，設置於一第二平台區上方，且在該半導體基板上方延伸；其中該些第二奈米結構通道沿著垂直於該半導體基板的方向設置；一第一金屬閘極結構，環繞各該第一奈米結構通道； 一第二金屬閘極結構，環繞各該第二奈米結構通道；一閘極隔離結構，設置於該第一金屬閘極結構與該第二金屬閘極結構之間；一隔離區，位於該半導體基板上方及該些第一奈米結構通道和該些第二奈米結構通道下方；以及一主動區隔離結構，設置於該閘極隔離結構與該第二金屬閘極結構之間，且該主動區隔離結構包括：一凹槽延伸部，位於該第一金屬閘極結構與該第二金屬閘極結構之間的該隔離區中，其中該主動區隔離結構的一介電襯墊直接被包括在該閘極隔離結構的一側壁上。
  9. 如請求項8所述之半導體裝置，其中該第一金屬閘極結構與該閘極隔離結構的另一側壁直接接觸。
  10. 如請求項8所述之半導體裝置，進一步包括：另一閘極隔離結構，設置於該主動區隔離結構與該第二金屬閘極結構之間。
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