TWI904661B - 半導體裝置及其形成方法 - Google Patents

Abstract

揭示了一種半導體裝置及製造該半導體裝置的方法。半導體裝置包括基板，設置於基板上的奈米結構化通道區，圍繞奈米結構化通道區的閘極結構，相鄰於奈米結構化通道區設置的源極/汲極(S/D)區，設置於S/D區上的蝕刻終止層(ESL)，設置於蝕刻終止層上並用以在奈米結構化通道區中提供壓應力的應力襯裡，設置於應力襯裡上的層間介電(ILD)層，以及設置於S/D區、ESL、應力襯裡、及ILD層中的接點結構。

Description

半導體裝置及其形成方法

本揭露有關於半導體裝置與形成半導體裝置的方法。

隨著半導體技術的進步，對更高儲存容量、更快處理系統、更高性能、及更低成本的需求不斷增加。為了滿足這些需求，半導體行業繼續縮減半導體裝置，諸如金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)，包括平面MOSFET及鰭式場效電晶體之維度。此類縮減會增加半導體製造製程之複雜性。

在一些實施例中，半導體裝置包括基板，設置於基板上的奈米結構化通道區，圍繞奈米結構化通道區的閘極結構，相鄰於奈米結構化通道區設置的S/D區，設置於S/D區上的ESL，設置於蝕刻終止層上並用以在奈米結構化通道區中提供壓應力的應力襯裡，設置於應力襯裡上的ILD層，以及設置於S/D區、ESL、應力襯裡、及ILD層中的接點結構。

在一些實施例中，半導體裝置包括基板，設置於基板上的鰭片結構，設置於鰭片結構上的閘極結構，相鄰於鰭片結構設置的S/D區，及設置於S/D區上的介電層之堆疊。介電層之堆疊包括設置於S/D區上的第一介電層，設置於第一介電層上並用以在鰭片結構之鰭片區中提供壓應力的第二介電層，及設置於第二介電層上的第三介電層。第一、第二、及第三介電層之材料彼此不同。

在一些實施例中，一種形成半導體裝置的方法包括在基板上形成第一及第二奈米片堆疊，分別在第一及第二奈米片堆疊上形成第一及第二多晶矽結構，相鄰於第一及第二奈米片堆疊形成第一及第二S/D區，在第一及第二多晶矽結構上以及第一及第二S/D區上沉積半導體層，在半導體層上沉積介電層，對介電層及半導體層執行熱退火製程，以及用第一及第二閘極結構替換第一及第二奈米片堆疊中之第一及第二多晶矽結構與犧牲層。

以下揭示內容提供用於實施所提供標的物的不同特徵的許多不同實施例、或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，這些僅為實例且非意欲為限制性的。舉例而言，在以下描述中用於在第二特徵上方形成第一特徵的製程可包括第一特徵與第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵與第二特徵可不直接接觸的實施例。如本揭露所用，第一特徵於第二特徵上之形成意謂第一特徵與第二特徵直接接觸地形成。此外，本揭露在各種實例中可重複參考數字及/或字母。此重複本身並不指明所論述之各種實施例及/或組態之間的關係。

此外，為了便於描述，在本揭露中可使用空間相對術語，諸如「在……下方」、「在……之下」、「下部」、「在……之上」、「上部」、及類似者，來描述諸圖中圖示之一個元件或特徵與另一(多個)元件或特徵之關係。空間相對術語意欲涵蓋除了諸圖中所描繪的定向以外的裝置在使用或操作時的不同定向。器件可另外定向(旋轉90度或處於其他定向)，且本揭露中所使用之空間相對描述符可類似地加以相應解釋。

注意，說明書中對「一個實施例」、「一實施例」、及「實例實施例」、「例示性」等的引用表明，所描述之實施例可包括特定特徵、結構、或特性，但每個實施例可不一定包括特定特徵、結構、或特徵。此外，此類片語不一定是指同一實施例。另外，當結合實施例來描述特定特徵、結構、或特性時，無論是否明確描述，結合其他實施例來實現此類特徵、結構、或特性均在熟習此項技術者的知識範圍內。

應理解，本揭露的片語或術語係出於描述目的而非限制性的，因此本說明書的術語或片語將由熟習相關技術者根據本揭露的教示來解譯。

在一些實施例中，術語「約」及「實質上」可指示給定量的值，在該值的5~20% (例如，該值的±1%、±2%、±3%、±4%、±5%、±10%、±10~15%、±15~20%)內變化。這些值僅係實例，並不意欲為限制性的。術語「約」及「實質上」可是指熟習相關技術者根據本揭露的教示所解譯的值之一百分數。

閘極全環繞(gate-all-around，GAA)電晶體結構可藉由任何適合的方法來圖案化。舉例而言，結構可使用一或多個光學微影術製程，包括雙重圖案化或多重圖案化製程進行圖案化。雙重圖案化或多重圖案化製程可將光學微影術製程與自對準製程進行組合，從而允許產生具有例如比使用單一直接光學微影術製程可獲得的節距更小節距的圖案。舉例而言，在一個實施例中，在基板上方形成犧牲層，並使用光學微影術製程進行圖案化。使用自對準製程在經圖案化犧牲層旁邊形成間隔物。接著移除犧牲層，接著可使用剩餘的間隔物對GAA電晶體結構進行圖案化。

本揭露揭示的鰭片結構可藉由任何適合的方法來圖案化。舉例而言，鰭片結構可使用一或多個光學微影術製程，包括雙重圖案化或多重圖案化製程進行圖案化。雙重圖案化或多重圖案化製程可將光學微影術製程與自對準製程進行組合，從而允許產生具有例如比使用單一直接光學微影術製程可獲得的節距更小節距的圖案。舉例而言，在基板上方形成犧牲層，並使用光學微影術製程進行圖案化。使用自對準製程沿著經圖案化犧牲層形成間隔物。接著移除犧牲層，接著可使用剩餘的間隔物來對鰭片結構進行圖案化。

本揭露提供具有應力襯裡以增強相鄰源極/汲極(source/drain，S/D)區之間的通道區中的電洞移動率的p型FET (p-type FET，PFET)之實例結構。藉由使用應力襯裡，可增加通道區中的縱向壓應力，這可增加在通道區中流動的電洞之移動率。增加通道區中的電洞移動率可提高裝置性能。

在一些實施例中，PFET可包括奈米結構化通道區、圍繞奈米結構化通道區的閘極結構、及奈米結構化通道區之兩側上的S/D區。PFET可進一步包括蝕刻終止層(etch stop layer，ESL)、應力襯裡、及層間介電(inter-layer dielectric，ILD)層。在一些實施例中，ESL可設置於S/D區上且沿著閘極結構之側壁。在一些實施例中，應力襯裡可設置於ESL上，ILD層可設置於應力襯裡上。應力襯裡對閘極結構施加壓力，該壓力在奈米結構化通道區中作為縱向壓應力傳遞。在一些實施例中，應力襯裡可包括矽氧化物、矽鍺氧化物、鍺氧化物、或半導體材料之其他適合氧化物。

第1A圖圖示根據一些實施例的具有NFET 102N及PFET 102P的半導體裝置100之等角視圖。第1B圖、第1D圖、及第1F圖圖示NFET 102N的沿第1A圖之線A-A的等角視圖。第1C圖、第1E圖、及第1G圖圖示PFET 102P的沿第1A圖之線B-B的等角視圖。第1B圖至第1G圖圖示具有額外結構的橫截面圖，為簡單起見，第1A圖中未顯示這些額外結構。除非另有說明，否則第1A圖至第1G圖中具有相同注釋的元件之論述彼此適用。

半導體裝置100可形成於基板104上，其中NFET 102N及PFET 102P形成於基板104之不同區上。可在基板104上在NFET 102N與PFET 102P之間形成其他FET及/或結構(例如，隔離結構)。在一些實施例中，基板104可係半導體材料，諸如矽、鍺(Ge)、矽鍺(SiGe)、絕緣體上矽(silicon-on-insulator，SOI)結構、及其組合。此外，基板104可摻雜有p型摻雜劑(例如，硼、銦、鋁、或鎵)或n型摻雜劑(例如，磷或砷)。半導體裝置100可進一步包括設置於基板104上的淺溝槽隔離(shallow trench isolation，STI)區105。STI區105可包括絕緣材料，諸如二氧化矽(SiO₂)、氮化矽(SiN)、氧氮化矽(SiON)、氧碳化矽(SiOC)、碳氮化矽(SiCN)、氧碳氮化矽(SiOCN)、及矽鍺氧化物(SiGeO_x)。

參考第1A圖及第1B圖，在一些實施例中，NFET 102N可包括：(i)設置於基板104上的鰭片或薄片基座106N；(ii)設置於鰭片或薄片基座106N上的S/D區108N；(iii)相鄰於S/D區108N設置的奈米結構化通道區110N；(iv)圍繞奈米結構化通道區110N的閘極結構112N；(v)沿閘極結構112N之側壁設置的外部閘極間隔物114N；(vi)沿S/D區108N之側壁設置的內部閘極間隔物116;(vii)直接設置於S/D區108N上的ESL 120N;及(viii)直接設置於ESL 120N上的ILD層124N。

類似地，參考第1A圖及第1C圖，在一些實施例中，PFET 102P可包括：(i)設置於基板104上的鰭片或薄片基座106P；(ii)設置於鰭片或薄片基座106P上的S/D區108P；(iii)相鄰於S/D區108P設置的奈米結構化通道區110P；(iv)圍繞奈米結構化通道區110P的閘極結構112P；(v)沿閘極結構112P之側壁設置的外部閘極間隔物114P；(vi)沿S/D區108P之側壁設置的內部閘極間隔物116；(vii)直接設置於S/D區108P上的ESL 120P；(viii)直接設置於ESL 120P上的應力襯裡122；及(ix)直接設置於應力襯裡122上的ILD層124N。S/D區108N及108P可根據上下文單獨地或共同地是指源極或汲極。

在一些實施例中，鰭片或薄片基座106N可包括類似於基板104的材料。鰭片或薄片基座106N可具有沿X軸延伸的細長側面。S/D區108N可包括磊晶生長之半導體材料，諸如Si；及n型摻雜劑，諸如磷及其他適合的n型摻雜劑。S/D區108P可包括磊晶生長之半導體材料，諸如Si及SiGe；及p型摻雜劑，諸如硼及其他適合的p型摻雜劑。

如本揭露所用，術語「奈米結構化(nanostructured)」將結構、層、及/或區界定為具有小於約100 nm，舉例而言，約90 nm、約50 nm、約10 nm、或小於約100 nm的其他值的水平維度(例如，沿X軸及/或Y軸)及/或垂直維度(例如，沿Z軸)。在一些實施例中，奈米結構化通道區110N及110P可以奈米片、奈米線、奈米棒、奈米管、或其他適合的奈米結構化形狀之形式。奈米結構化通道區110N及110P可包括與基板104類似或不同的半導體材料。在一些實施例中，奈米結構化通道區110N及110P可包括Si、砷化矽(SiAs)、磷化矽(SiP)、碳化矽(SiC)、碳磷化矽(SiCP)、矽鍺(SiGe)、矽鍺硼(SiGeB)、鍺硼(GeB)、矽鍺錫硼(SiGeSnB)、III-V族半導體化合物、或其他適合之半導體材料。在一些實施例中，奈米結構化通道區110N及110P中之各者可沿Z軸具有約3 nm至約15 nm的厚度。儘管在每一閘極結構112N下方顯示兩個奈米結構化通道區110N，在每一閘極結構112P下方顯示兩個奈米結構化通道區110P，但奈米結構化通道區110N之數目可係1至5，奈米結構化通道區110P之數目可係1至5。儘管顯示奈米結構化通道區110N及110P之矩形橫截面，但奈米結構化通道區110N及110P可具有其他幾何形狀(例如，圓形、橢圓形、三角形、或多邊形)之橫截面。

閘極結構112N及112P中之各者可係多層結構並可分別圍繞奈米結構化通道區110N及110P，因此閘極結構112N及112P可稱為「GAA結構」。在一些實施例中，閘極節距可係約30 nm至約100 nm。閘極節距界定為具有相等閘極長度的相鄰閘極結構之間沿X軸的距離與相鄰閘極結構中之一者的閘極長度之和。在一些實施例中，閘極結構112N及112P中之各者可包括：(i)介面氧化物(interfacial oxide，IL)層126；(ii)設置於IL層126上的高k (high-k，HK)閘極介電層128；(iii)設置於HK閘極介電層128上的功函數金屬(work function metal，WFM)層130；(iv)設置於WFM層130上的閘極金屬填充層132；(v)設置於閘極金屬填充層132上的導電覆蓋層134；及(vi)設置於導電覆蓋層134上的絕緣覆蓋層136。

在一些實施例中，IL層126可包括SiO₂、SiGeO_x、或鍺氧化物(GeO_x)。在一些實施例中，HK閘極介電層128可包括高k介電材料，諸如氧化鉿(HfO₂)、氧化鈦(TiO₂)、氧化鉿鋯(HfZrO)、氧化鉭(Ta₂O₃)、矽酸鉿(HfSiO₄)、氧化鋯(ZrO₂)、及矽酸鋯(ZrSiO₂)。在一些實施例中，WFM層130可包括用於NFET 102N的鈦鋁(TiAl)、碳化鈦鋁(TiAlC)、鉭鋁(TaAl)、碳化鉭鋁(TaAlC)、鋁摻雜Ti、Al摻雜TiN、Al摻雜Ta、Al摻雜TaN、或其他適合的基於Al(Al-based)的材料。在一些實施例中，WFM層130可包括用於PFET 102P的實質上不含Al (例如，不含Al)的基於Ti(Ti-based)或基於Ta(Ta-based)的氮化物或合金，諸如氮化鈦(TiN)、氮化鈦矽(TiSiN)、鈦金(Ti-Au)合金、鈦銅(Ti-Cu)合金、氮化鉭(TaN)、氮化鉭矽(TaSiN)、鉭金(Ta-Au)合金、及鉭銅(Ta-Cu)。在一些實施例中，閘極金屬填充層132可包括適合的導電材料，諸如鎢(W)、鈦(Ti)、銀(Ag)、釕(Ru)、鉬(Mo)、銅(Cu)、鈷(Co)、Al、銥(Ir)、鎳(Ni)、金屬合金、及其組合。

在半導體裝置100之後續處理期間，絕緣覆蓋層136可保護下伏導電覆蓋層134免受結構及/或成分退化的影響。在一些實施例中，絕緣覆蓋層136可包括氮化物材料，諸如SiN，並可具有約5 nm至約10 nm的厚度，以充分保護下伏導電覆蓋層134。

導電覆蓋層134可在閘極金屬填充層132與閘極接點結構(未顯示)之間提供導電介面，以將閘極金屬填充層132電連接至閘極接點結構，而非直接在閘極金屬填充層132上或其中形成閘極接點結構。閘極接點結構不直接形成於閘極金屬填充層132上或其中，以防止由用於形成閘極接點結構的處理材料中之任意者所污染。閘極金屬填充層132之污染可導致裝置性能之劣化。因此，藉由使用導電覆蓋層134，閘極結構112N及112P可電連接至閘極接點結構，而不會損害閘極結構112N及112P之完整性。在一些實施例中，導電覆蓋層134可包括金屬材料，諸如W、Ru、Mo、Co、其他適合的金屬材料、及其組合。

在一些實施例中，閘極結構112N可藉由外部閘極間隔物114N與相鄰S/D區108N電隔離開，閘極結構112P可藉由外部閘極間隔物114P與相鄰S/D區108P電隔離開。在一些實施例中，外部閘極間隔物114N及114P可包括絕緣材料，諸如SiO₂、SiN、SiCN、SiOCN、及其組合。在一些實施例中，閘極結構112N的圍繞奈米結構化通道區110N的部分可藉由內部間隔物116與相鄰S/D區108N電隔離開。類似地，閘極結構112P的圍繞奈米結構化通道區110P的部分可藉由內部間隔物116與相鄰S/D區108P電隔離開。內部間隔物116可包括絕緣材料，諸如SiO_x、SiN、SiCN、SiOCN、及其組合。

在一些實施例中，ESL 120N及120P可具有約4至約7的介電常數。在一些實施例中，ESL 120N及120P可包括介電材料，諸如氧化鑭(LaO)、氧化鋁(Al₂O₃)、氧化釔(Y₂O₃)、碳氮化鉭(TaCN)、矽化鋯(ZrSi)、SiOCN、SiOC、SiCN、氮化鋯(ZrN)、氧化鋯鋁(ZrAlO)、TiO₂、Ta₂O₃、ZrO₂、HfO₂、SiN、矽化鉿(HfSi)、氧氮化鋁(AlON)、SiO₂、SiC、SiN、及氧化鋅(ZnO)。

在一些實施例中，應力襯裡122可直接設置於ESL 120P上並可用以在應力襯裡122之形成期間在奈米結構化通道區110P中提供縱向壓應力，下文將進行詳細描述。在一些實施例中，應力襯裡122可包括介電材料，諸如SiO_x、SiGeO_x、GeO_x、或半導體材料之其他氧化物。在一些實施例中，應力襯裡122可進一步包括碳、氮、及/或氟原子，其中各者可具有約0.1原子%至約5原子%的濃度。在一些實施例中，應力襯裡122可包括無Ge的基於Si(Si-based)的氧化物層或無Si的基於Ge(Ge-based)的氧化物層。在一些實施例中，應力襯裡122可包括Ge原子濃度為約1原子%至約50原子%的基於SiGe(SiGe-based)的氧化物層。

在一些實施例中，襯裡部分122P1中的矽及/或鍺原子濃度可比襯裡部分122P2中更大。在一些實施例中，襯裡部分122P2中的氧原子濃度可比襯裡部分122P1中更大。在一些實施例中，襯裡部分122P1中矽及/或鍺原子濃度可大於氧原子濃度，襯裡部分122P2中氧原子濃度可大於矽及/或鍺原子濃度。在一些實施例中，襯裡部分122P1可包括未氧化的Si、Ge、或SiGe層(例如，無氧的Si、Ge、或SiGe層)，襯裡部分122P2可包括經氧化的Si、Ge、或SiGe層(例如，SiO_x、SiGeO_x、或GeO_x)。

在一些實施例中，應力襯裡122可具有約5 nm至約30 nm的高度H1及約2 nm至約10 nm的厚度T1。在一些實施例中，應力襯裡122之底表面可設置於最頂奈米結構化通道區110P之頂表面之上約15 nm至約25 nm的距離D1處。在一些實施例中，應力襯裡122可與外部閘極間隔物114P側向分離開約2 nm至約10 nm的距離D2。在高度H1、厚度T1、以及距離D1及D2的這些範圍內，應力襯裡122可充分地在奈米結構化通道區110P中提供縱向壓應力，以增強奈米結構化通道區110P中的電洞之移動率，從而提高PFET 102P之性能。儘管第1C圖顯示應力襯裡122之側壁與應力襯裡之水平底部部分形成約90度的角度A，但根據一些實施例，角度A可在約90度至約165度的範圍內。

在一些實施例中，ILD層124N可直接設置於ESL 120N上(如第1B圖中所示)，ILD層124P可直接設置於應力襯裡122上(如第1C圖中所示)。在一些實施例中，ILD層124N及124P可包括絕緣材料，諸如SiO₂、SiN、SiON、SiCN、及SiOCN。在一些實施例中，ILD層124P、應力襯裡122、ESL 120P、及絕緣覆蓋層136之頂表面可實質上彼此共面。在一些實施例中，ESL 120P、應力襯裡122、及ILD層124P之材料可彼此不同。在一些實施例中，ESL 120P與ILD層124P之材料可相同，但不同於應力襯裡122之材料。在一些實施例中，應力襯裡122可包括基於Ge(Ge-based)的氧化物層。ESL 120P及ILD層124P可包括不含Ge的氧化物或氮化物層。

參考第1D圖及第1E圖，在一些實施例中，NFET 102N及PFET 102P可分別進一步包括S/D接點結構138N及138P。S/D接點結構138N及138P可包括：(i)矽化物層140A；及(ii)設置於矽化物層140A上的接點插座140B。矽化物層140A可設置於S/D區108N及108P中。S/D接點結構138N之接點插座140B可延伸穿過ILD層124N及ESL 120N，並可設置於矽化物層140A上，如第1D圖所示。S/D接點結構138P之接點插座140B可延伸穿過ILD層124P、應力襯裡122、及ESL 120P，並可設置於矽化物層140A上，如第1E圖所示。應力襯裡122之側壁可與S/D接點結構138P之接點插座140B接觸。

在一些實施例中，NFET 102N中的矽化物層140A可包括矽化鈦(Ti_xSi_y)、矽化鉭(Ta_xSi_y)、矽化鉬(Mo_xSi_y)、矽化鋯(Zr_xSi_y)、矽化鉿(Hf_xSi_y)、矽化鈧(Sc_xSi_y)、矽化釔(Y_xSi_y)、矽化鋱(Tb_xSi_y)、矽化鑥(Lu_xSi_y)、矽化鉺(Er_xSi_y)、矽化鐿(Yb_xSi_y)、矽化銪(Eu_xSi_y)、矽化釷(Th_xSi_y)、其他適合的金屬矽化物材料、或其組合。在一些實施例中，PFET 102P中的矽化物層140A可包括矽化鎳(Ni_xSi_y)、矽化鈷(Co_xSi_y)、矽化錳(Mn_xSi_y)、矽化鎢(W_xSi_y)、矽化鐵(Fe_xSi_y)、矽化銠(Rh_xSi_y)、矽化鈀(Pd_xSi_y)、矽化釕(Ru_xSi_y)、矽化鉑(Pt_xSi_y)、矽化銥(Ir_xSi_y)、矽化鋨(Os_xSi_y)、其他適合的金屬矽化物材料、或其組合。

在一些實施例中，接點插座140B可包括具有低電阻率(例如，電阻率為約50 μΩ-cm、約40 μΩ-cm、約30 μΩ-cm、約20 μΩ-cm、或約10 μΩ-cm)的導電材料，諸如Co、W、Ru、Al、Mo、銥(Ir)、鎳(Ni)、鋨(Os)、銠(Rh)、其他適合的低電阻率導電材料、及其組合。

參考第1F圖及第1G圖，在一些實施例中，代替GAA FET(如第1B圖至第1E圖中所示)，NFET 102N及PFET 102P可為finFET，並可具有鰭片結構107N及107P，而非奈米結構化通道區110N及110P與鰭片基座106N~106P。與GAA FET不同，finFET可具有分別設置於鰭片結構107N及107P上的閘極結構112N及112P。下伏閘極結構112N及112P且相鄰於S/D區108N及108P的鰭片結構107N及107P之鰭片區可用作通道區。應力襯裡122可在鰭片結構107P之鰭片區中提供縱向壓應力。

第2圖係根據一些實施例的用於製造具有NFET 102N及PFET 102P的半導體裝置100的實例方法200之流程圖，如以上參考第1A圖至第1C圖所述。為了便於說明，將參考第3A圖至第11A圖及第3B圖至第11B圖所示的用於製造半導體裝置100的實例製造製程來描述第2圖中所示的操作。第3A圖至第11A圖係根據一些實施例的NFET 102N在製造的各個階段處的沿第1A圖之線A-A之橫截面圖。第3B圖至第11B圖係根據一些實施例的PFET 102P在製造的各個階段處的沿第1A圖之線B-B之橫截面圖。操作可以不同次序執行，亦可不執行，具體取決於特定的應用程式。應注意，方法200可不產生完整的半導體裝置100。因此，應理解，可在方法200之前、期間、及之後提供額外的製程，且一些其他製程可僅在本揭露中簡要描述。除非另有說明，否則第1A圖至第1C圖、第3A圖至第11A圖、及第3B圖至第11B圖中具有相同注釋的元件之論述彼此適用。

參考第2圖，在操作205中，在鰭片基座上形成超晶格(superlattice)結構並在超晶格結構上形成用於NFET及PFET的多晶矽結構。舉例而言，如參考第3A圖及第3B圖所述，超晶格結構309N及309P (亦稱為「奈米片堆疊309N及309P」)分別形成於鰭片基座106N及106P上，多晶矽結構312N及312P分別形成於超晶格結構309N及309P上。在一些實施例中，可在多晶矽結構312N及312P之形成期間形成硬遮罩層344A及344B。超晶格結構309N可包括以交替組態配置的奈米結構化層110N與311N。類似地，超晶格結構309P可包括以交替組態配置的奈米結構化層110P與311P。在一些實施例中，奈米結構化層110N及110P可包括Si，奈米結構化層311N及311P可包括SiGe。在一些實施例中，奈米結構化層110N、311N、110P、及311P中之各者可沿Z軸具有約3 nm至約15 nm的厚度。奈米結構化層311N及311P亦稱為「犧牲層311N及311P」。在後續處理製程期間，多晶矽結構312N及312P與犧牲層311N及311P可在閘極替換製程中用閘極結構112N及112P來替換。

參考第2圖，在操作210中，在NFET及PFET之鰭片基座上及超晶格結構中形成S/D區。舉例而言，如參考第3A圖及第3B圖所述，S/D區108N及108P形成於超晶格結構309N及309P中以及鰭片基座106N及106P上。S/D區108N及108P之形成可包括以下順序操作：(i)在超晶格結構309N及309P中形成S/D開口(未顯示)；(ii)在NFET 102N及PFET 102P上沉積第一硬遮罩層(未顯示)；(iii)自PFET 102P移除第一硬遮罩層；(iv)在PFET 102P之S/D開口中磊晶生長具有p型摻雜劑的半導體材料，如第3B圖所示；(v)自NFET 102N移除第一硬遮罩層；(vi)在NFET 102N及PFET 102P上沉積第二硬遮罩層(未顯示)；(vii)自NFET 102N移除第二硬遮罩層；(viii)在NFET 102N之S/D開口中磊晶生長具有n型摻雜劑的半導體材料，如第3A圖所示；及(ix)自PFET 102P移除第二硬遮罩層。在一些實施例中，內部間隔物116可在NFET 102N及PFET 102P中的S/D開口之形成之後且在NFET 102N及PFET 102P上沉積第一硬遮罩層之前形成。

參考第2圖，在操作215中，在NFET及PFET之多晶矽結構及S/D區上形成ESL。舉例而言，如參考第4A圖及第4B圖所述，ESL 120N及120P形成於多晶矽結構312N及312P上以及S/D區108N及108P上。ESL 120N及120P之形成可包括在第3A圖及第3B圖之結構上沉積LaO、Al₂O₃、Y₂O₃、TaCN、ZrSi、SiOCN、SiOC、SiCN、ZrN、ZrAlO、TiO₂、Ta₂O₃、ZrO₂、HfO₂、SiN、HfSi、AlON、SiO₂、SiC、SiN、或ZnO之介電層，以形成第4A圖及第4B圖之結構。

參考第2圖，在操作220中，在PFET之ESL上形成應力襯裡。舉例而言，如參考第5A圖至第10A圖及第5B圖至第10B圖所述，應力襯裡122選擇性地形成於PFET 102P之ESL 120P上，而不形成於NFET 102N之ESL 120N上。應力襯裡122之形成可包括以下順序操作：(i)將半導體層522直接沉積於ESL 120N及120P上，厚度為T3，如第5A圖及第5B圖所示；(ii)在PFET 102P中的半導體層522之部分上形成遮罩層646，如第6B圖所示；(iii)自NFET 102N蝕刻半導體層522之部分，如第7A圖所示；(iv)自PFET 102P移除遮罩層646，如第8B圖所示；(v)直接在ESL 120N上且直接在半導體層522上沉積可流動介電層824，如第8A圖及第8B圖所示；(vi)對第8A圖及第8B圖之結構執行熱退火製程，以形成應力襯裡122以及ILD層124N及124P，如第9A圖及第9B圖所示；及(vii)對第9A圖及第9B圖之結構執行化學機械研磨(chemical mechanical polishing，CMP)製程，以使ESL 120N及120P、應力襯裡122、以及ILD層124N及124P之頂表面與多晶矽結構312N及312P之頂表面實質上共面，如第10A圖及第10B圖所示。

在一些實施例中，半導體層522可包括非晶Si層、非晶Ge層、或SiGe層。在一些實施例中，半導體層522可包括Ge原子濃度為約1原子%至約50原子%的SiGe層。在一些實施例中，可使用來自矽烷(SiH₄)、二矽烷(Si₂H₆)、鍺烷(GeH₄)、二氯矽烷(SiH₂Cl₂)、或其他適合的更高階矽烷(Si_xH_2x+2)的一或多種前驅物氣體來沉積半導體層522。在一些實施例中，半導體層522可在約300℃至約600℃的溫度及約0.1托至約10托的壓力下沉積。

在一些實施例中，熱退火製程可在約400℃至約700℃的溫度下執行。在熱退火製程期間，可流動介電層824可經緻密化以形成ILD層124N及124P，如第9A圖及第9B圖所示。同時，在熱退火製程期間，來自可流動介電層824的氧原子可氧化半導體層522以形成應力襯裡122，如第9B圖所示。由於半導體層522之氧化，半導體層522之體積可擴大。結果，應力襯裡122可具有大於半導體層522之厚度T3的厚度T1。此外，由於擴大的體積，應力襯裡122可對PFET 102P之多晶矽結構312P施加縱向及側向壓力。對多晶矽結構312P的縱向及側向壓力可作為奈米結構化通道區110P中的縱向壓應力傳遞。

參考第2圖，在操作225中，超晶格結構之多晶矽結構與犧牲層由閘極結構所替換。舉例而言，如參考第11A圖及第11B圖所述，多晶矽結構312N及312P與犧牲層311N及311P由閘極結構112N及112P所替換。閘極結構112N及112P之形成可包括自第10A圖及第10B圖之結構移除多晶矽結構312N及312P與犧牲層311N及311P，從而形成閘極開口(未顯示)，以及在閘極開口中形成閘極結構112N及112P，如第11A圖及第11B圖所示。在一些實施例中，在閘極結構112N及112P之形成之後，可形成S/D接點結構138N及138P，如第1D圖及第1E圖所示。

在一些實施例中，用於製造第1F圖及第1G圖之finFET的操作可類似於方法200之操作205~225，除了：(i)代替在操作205中在鰭片基座106N及106P上形成超晶格結構309N及309P，形成鰭片結構107N及107P；(ii)代替操作210中的超晶格結構309N及309P，在鰭片結構107N及107P中形成S/D區108N及108P；及(v)犧牲層311N及311P不存在，且因此未在操作225中用閘極結構112N及112P所替換。

本揭露提供具有應力襯裡(例如，應力襯裡122)以增強相鄰S/D區(例如，S/D區108P)之間的通道區(例如,奈米結構化通道區110P)中的電洞移動率的PFET (例如，PFET 102P)之實例結構。藉由使用應力襯裡，可增加通道區中的縱向壓應力，這可增加在通道區中流動的電洞之移動率。增加通道區中的電洞移動率可提高裝置性能。

在一些實施例中，PFET可包括奈米結構化通道區，圍繞奈米結構化通道區的閘極結構(例如，閘極結構112P)，及奈米結構化通道區之兩側上的S/D區。PFET可進一步包括ESL (例如，ESL 120P)，應力襯裡，及ILD層(例如，ILD層124P)。在一些實施例中，ESL可設置於S/D區上且沿閘極結構之側壁。在一些實施例中，應力襯裡可設置於ESL上，ILD層可設置於應力襯裡上。應力襯裡對閘極結構施加壓力，該壓力在奈米結構化通道區中作為縱向壓應力傳遞。在一些實施例中，應力襯裡可包括矽氧化物、矽鍺氧化物、鍺氧化物、或半導體材料之其他適合氧化物。

在一些實施例中，半導體裝置包括基板，設置於基板上的奈米結構化通道區，圍繞奈米結構化通道區的閘極結構，相鄰於奈米結構化通道區設置的S/D區，設置於S/D區上的ESL，設置於蝕刻終止層上並用以在奈米結構化通道區中提供壓應力的應力襯裡，設置於應力襯裡上的ILD層，以及設置於S/D區、ESL、應力襯裡、及ILD層中的接點結構。在一或多個實施例中，應力襯裡包含半導體層之氧化物。在一或多個實施例中，應力襯裡包含矽氧化物層、鍺氧化物層或矽鍺氧化物層。在一或多個實施例中，應力襯裡包含約1原子%至約50原子%的濃度之鍺原子。在一或多個實施例中，應力襯裡包含約0.1原子%至約5原子%之濃度的碳、氮、或氟原子。在一或多個實施例中，應力襯裡包含第一襯裡部分以及第二襯裡部分。第一襯裡部分接觸蝕刻終止層並包含第一濃度之氧原子。第二襯裡部分接觸層間介電層並包含高於第一濃度之氧原子的第二濃度之氧原子。在一或多個實施例中，應力襯裡包含第一襯裡部分以及第二襯裡部分。第一襯裡部分接觸蝕刻終止層並包含第一濃度之矽或鍺原子。第二襯裡部分接觸層間介電層並包含低於第一濃度之矽或鍺原子的第二濃度之矽或鍺原子。在一或多個實施例中，應力襯裡包含第一襯裡部分以及第二襯裡部分。第一襯裡部分包含無氧的矽、鍺或矽鍺層。第二襯裡部分包含矽氧化物層、鍺氧化物層、或矽鍺氧化物層。在一或多個實施例中，應力襯裡包含第一襯裡部分以及第二襯裡部分。第一襯裡部分包含高於第一濃度之氧原子的第一濃度之矽或鍺原子。第二襯裡部分包含低於第二濃度之氧原子的第二濃度之矽或鍺原子。在一或多個實施例中，應力襯裡之底表面設置於奈米結構化通道區之頂表面之上約15 nm至約25 nm的距離處。

在一些實施例中，半導體裝置包括基板，設置於基板上的鰭片結構，設置於鰭片結構上的閘極結構，相鄰於鰭片結構設置的S/D區，及設置於S/D區上的介電層之堆疊。介電層之堆疊包括設置於S/D區上的第一介電層，設置於第一介電層上並用以在鰭片結構之鰭片區中提供壓應力的第二介電層，及設置於第二介電層上的第三介電層。第一、第二、及第三介電層之材料彼此不同。在一或多個實施例中，第一及第三介電層包含無鍺氧化物層；以及第二介電層包含基於鍺氧化物層。在一或多個實施例中，第二介電層包含約1原子%至約50原子%的濃度之鍺原子。在一或多個實施例中，第二介電層包含約0.1原子%至約5原子%的濃度之碳、氮或氟原子。在一或多個實施例中，第二介電層包含第一部分以及第二部分。第一部分包含第一濃度之氧原子。第二部分包含高於第一濃度之氧原子的第二濃度之氧原子。在一或多個實施例中，第二介電層包含約2 nm至約10 nm的厚度。

在一些實施例中，一種形成半導體裝置的方法包括在基板上形成第一及第二奈米片堆疊，分別在第一及第二奈米片堆疊上形成第一及第二多晶矽結構，相鄰於第一及第二奈米片堆疊形成第一及第二S/D區，在第一及第二多晶矽結構上以及第一及第二S/D區上沉積半導體層，在半導體層上沉積介電層，對介電層及半導體層執行熱退火製程，以及用第一及第二閘極結構替換第一及第二奈米片堆疊中之第一及第二多晶矽結構與犧牲層。在一或多個實施例中，沉積半導體層包含沉積非晶矽層、非晶鍺層或矽鍺層。在一或多個實施例中，形成半導體裝置的方法進一步包含自第一多晶矽層及第一源極/汲極區移除半導體層之部分。在一或多個實施例中，形成半導體裝置的方法進一步包含在沉積半導體層之前，在第一及第二多晶矽結構上且在第一及第二源極/汲極區上沉積蝕刻終止層。

前述揭示內容概述若干實施例的特徵，使得熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應瞭解，其可易於使用本揭露作為用於設計或修改用於實施本揭露中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露的精神及範疇，且此類等效構造可在本揭露中進行各種改變、取代、及替代而不偏離本揭露的精神及範疇。

100:半導體裝置102N:NFET102P:PFET104:基板105:STI區106N:鰭片或薄片基座106P:鰭片或薄片基座107N:鰭片結構107P:鰭片結構108N:S/D區108P:S/D區110N:奈米結構化層/奈米結構化通道區110P:奈米結構化層/奈米結構化通道區112N:閘極結構112P:閘極結構114N:間隔物114P:間隔物116:間隔物120N:ESL120P:ESL122:應力襯裡122P1:襯裡部分122P2:襯裡部分124N:ILD層124P:ILD層126:IL層128:HK閘極介電層130:WFM層132:閘極金屬填充層134:導電覆蓋層136:絕緣覆蓋層138N:S/D接點結構138P:S/D接點結構140A:矽化物層140B:接點插座200:方法205~225:操作309N:超晶格結構/奈米片堆疊309P:超晶格結構/奈米片堆疊311N:奈米結構化層/犧牲層311P:奈米結構化層/犧牲層312N:多晶矽結構312P:多晶矽結構344A:硬遮罩層344B:硬遮罩層522:半導體層646:遮罩層824:可流動介電層

本揭露的態樣在與隨附諸圖一起研讀時自以下詳細描述內容來最佳地理解。第1A圖圖示根據一些實施例的具有應力襯裡的半導體裝置之等角視圖。第1B圖至第1G圖圖示根據一些實施例的具有應力襯裡的半導體裝置之等角視圖。第2圖係根據一些實施例的製造具有應力襯裡的半導體裝置的方法之流程圖。第3A圖至第11A圖及第3B圖至第11B圖圖示根據一些實施例的具有應力襯裡的半導體裝置在其製造製程之各個階段處之橫截面圖。現在將參考隨附圖式描述說明性實施例。在圖式中，相似的參考數字一般表示相同的、功能類似的、及/或結構類似的元件。

國內寄存資訊(請依寄存機構、日期、號碼順序註記)無國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記)無

102P:PFET104:基板106P:鰭片或薄片基座108P:S/D區110P:奈米結構化層/奈米結構化通道區112P:閘極結構114P:間隔物116:間隔物120P:ESL122:應力襯裡124P:ILD層126:IL層128:HK閘極介電層130:WFM層132:閘極金屬填充層134:導電覆蓋層136:絕緣覆蓋層

Claims (10)

1. 一種半導體裝置，包含： 一基板； 一奈米結構化通道區，設置於該基板上； 一閘極結構，圍繞該奈米結構化通道區； 一源極/汲極(S/D)區，設置相鄰於該奈米結構化通道區； 一蝕刻終止層(ESL)，設置於該源極/汲極區上； 一應力襯裡，設置於該蝕刻終止層上並用以在該奈米結構化通道區中提供壓應力； 一層間介電(ILD)層，設置於該應力襯裡上；以及 一接點結構，設置於該源極/汲極區、蝕刻終止層、應力襯裡與層間介電層中。
2. 如請求項1所述之半導體裝置，其中該應力襯裡包含一半導體層之一氧化物。
3. 如請求項1所述之半導體裝置，其中該應力襯裡包含一矽氧化物層、一鍺氧化物層或一矽鍺氧化物層。
4. 如請求項1所述之半導體裝置，其中該應力襯裡包含： 一第一襯裡部分，接觸該蝕刻終止層並包含一第一濃度之氧原子；以及 一第二襯裡部分，接觸該層間介電層並包含高於該第一濃度之氧原子的一第二濃度之氧原子。
5. 一種半導體裝置，其包含： 一基板； 一鰭片結構，設置於該基板上； 一閘極結構，設置於該鰭片結構上； 一源極/汲極(S/D)區，設置相鄰於該鰭片結構；以及 一介電層堆疊，設置於該源極/汲極區上，該介電層堆疊包含： 一第一介電層，設置於該源極/汲極區上； 一第二介電層，設置於該第一介電層上並用以在該鰭片結構之一鰭片區中提供壓應力；以及 一第三介電層，設置於該第二介電層上，其中該第一、第二及第三介電層之材料彼此不同。
6. 如請求項5所述之半導體裝置，其中該第一及第三介電層包含無鍺氧化物層；以及 該第二介電層包含一基於鍺氧化物層。
7. 如請求項5所述之半導體裝置，其中該第二介電層包含： 一第一部分，包含一第一濃度之氧原子；以及 一第二部分，包含高於該第一濃度之氧原子的一第二濃度之氧原子。
8. 一種形成半導體裝置的方法，包含： 在一基板上形成第一及第二奈米片堆疊； 分別在該第一及第二奈米片堆疊上形成第一及第二多晶矽結構； 形成相鄰於該第一及第二奈米片堆疊的第一及第二源極/汲極(S/D)區； 在該第一及第二多晶矽結構上以及該第一及第二源極/汲極區上沉積一半導體層； 在該半導體層上沉積一介電層； 對該介電層及該半導體層執行一熱退火製程；以及 用第一及第二閘極結構替換該第一及第二奈米片堆疊中之該第一及第二多晶矽結構與一犧牲層。
9. 如請求項8所述之方法，進一步包含自該第一多晶矽層及該第一源極/汲極區移除該半導體層之一部分。
10. 如請求項8所述之方法，進一步包含在沉積該半導體層之前，在該第一及第二多晶矽結構上且在該第一及第二源極/汲極區上沉積一蝕刻終止層。