TWI904291B - 非揮發性記憶體裝置 - Google Patents

Abstract

提供一種可靠性高的非揮發性記憶體裝置。一種非揮發性記憶體裝置，其係具有多個非揮發性記憶體元件串聯配置之三維堆疊結構的非揮發性記憶體裝置，其具備：包含金屬氧化物之柱狀的半導體部件，包含氧化鉿並與前述半導體部件的側面接觸而包圍前述半導體部件的鐵電體層，以及中介前述鐵電體層而與前述半導體部件的側面相向而對並沿前述半導體部件之長邊方向配置的多個閘極電極，其中前述半導體部件係自外周面綿延至中心軸的部件。

Description

非揮發性記憶體裝置

本發明之一實施型態係關於非揮發性記憶體裝置。尤其，係關於具有多個非揮發性記憶體元件串聯配置之三維堆疊結構的非揮發性記憶體裝置。

近年，伴隨半導體系統的進步，在日常生活各式各樣的場面中變得需要資訊通訊。所謂物聯網（Internet of Things，IoT）的實現，在電腦（例如伺服器）與網路連接設備（亦稱為邊緣裝置）之間變得需要高速且大容量的資訊通訊。為此，對於網路連接設備需要作為高速且大容量之儲存記憶體的非揮發性記憶體。再者，隨著網路連接設備的小型化，於非揮發性記憶體強烈要求要低耗電。

在非揮發性記憶體的需求擴大之時，早已為人所知的鐵電記憶體受到全新的矚目。舉例而言，使用氧化鉿系材料之鐵電記憶體與CMOS製程的整合性高，抹除／編程速度迅速，且具有在低電壓運作下為低耗電的特徵。是故，最近興於利用氧化鉿系材料作為閘極絕緣層之鐵電場效電晶體（Ferroelectric Field Effect Transistor，FeFET）的開發（例如非專利文獻1及非專利文獻2）。並且，為了儲存記憶體之進一步的大容量化，亦已提案有將多個FeFET以三維結構積體化之高密度且低耗電的記憶體（例如非專利文獻3及非專利文獻4）。尤其，非專利文獻4所記載之具有三維堆疊結構的記憶體使用氧化鉿系材料作為閘極絕緣膜，並使用包含金屬氧化物的半導體材料（例如IGZO）作為通道層，藉此具有低耗電且高的可靠性。

『非專利文獻』 《非專利文獻1》：Min-Kyu Kim、Jang-Sik Lee，「Ferroelectric Analog Synaptic Transistors」，［online］，2019年1月30日，American Chemical Society，［2019年2月13日檢索］，網路〈URL：https://pubs.acs.org/doi/abs/10.1021/acs.nanolett.9b00180〉（2019年） 《非專利文獻2》：Yuxing Li、Renrong Liang、Jiabin Wang、Ying Zhang、He Tian、Houfang Liu、Songlin Li、Weiquan Mao、Yu Pang、Yutao Li、Yi Yang、Tian-Ling Ren，「A Ferroelectric Thin Film Transistor Based on Annealing-Free HfZrO Film」，2017年7月26日，IEEE Journal of the Electron Devices Society，Volume 5，Page(s): 378-383，（2017年） 《非專利文獻3》：K. Florent、M. Pesic、A. Subirats、K. Banerjee、S. Lavizzari、A. Arreghini、L. Di Piazza、G. Potoms、F. Sebaai、S. R. C. McMitchell、M. Popovici、G. Groeseneken、J. Van Houdt，「Vertical Ferroelectric HfO₂ FET based on 3-D NAND Architecture: Towards Dense Low-Power Memory」，2018 IEEE International Electron Devices Meeting (IEDM)，Page(s): 2.5.1-2.5.4，（2018年） 《非專利文獻4》：發行者：IEEE，刊物名：2019 Symposium on VLSI Technology Digest of Technical Papers，刊載頁面：T42-43，發行年月日（可下載日期）：2019年6月9日

如上所述，近年來，藉由將鐵電記憶體高密度積體化，逐步實現具有低耗電且高的可靠性之三維堆疊結構的記憶體。然而，網路連接設備的小型化，可預想今後亦急速進展。是故，尋求一種進一步能夠以低耗電運作而無損可靠性之非揮發性記憶體的開發。

本發明的課題之一在於提供可靠性高的非揮發性記憶體裝置。尤其，本發明的課題之一在於提供低耗電且可靠性高的非揮發性記憶體裝置。

本發明之一實施型態中的非揮發性記憶體裝置，係具有多個非揮發性記憶體元件串聯配置之三維堆疊結構的非揮發性記憶體裝置。非揮發性記憶體裝置具備：包含金屬氧化物之柱狀的半導體部件、包含氧化鉿並與前述半導體部件的側面接觸而包圍前述半導體部件的鐵電體層，以及中介前述鐵電體層而與前述半導體部件的側面相向而對並沿前述半導體部件的長邊方向配置的多個閘極電極，其中前述半導體部件係自外周面綿延至中心軸的部件。於此，所謂「中介A而與B相向而對的C」，係A的至少一部分、B的至少一部分及C的至少一部分應滿足的關係，而非限定於A的整體、B的整體或C的整體應滿足的關係。

在前述非揮發性記憶體裝置中，多個非揮發性記憶體元件亦可共享半導體部件。並且，半導體部件的直徑亦可為20 nm以下。金屬氧化物以由選自由In、Ga、Zn及Sn而成之群組的一種或多種金屬而成之第一氧化物為佳。舉例而言，前述金屬氧化物亦可為IGZO（以銦、鎵、鋅、氧構成之金屬氧化物）、ITO（Indium Tin Oxide）、IZO（Indium Zinc Oxide）、ITZO（Indium Tin Zinc Oxide）、ZnO（Zinc Oxide）或InO（Indium Oxide）。並且，前述金屬氧化物以由選自由In、Al及Zn而成之群組的多種金屬而成之第二氧化物為佳。舉例而言，亦可為IAO（Indium Aluminum Oxide）或IAZO（Indium Alminum Zinc Oxide）。並且，前述金屬氧化物以由In及元素X（Si、Hf、Zr、Ti、Ta、W）而成之第三氧化物，或者於第一氧化物或第二氧化物加入元素X的至少一種之金屬氧化物為佳。

前述非揮發性記憶體裝置亦可更具備分別設置於多個閘極電極之間的多個絕緣層。

在前述非揮發性記憶體裝置中，前述多個閘極電極各自的幅寬亦可為1 μm以下。

在前述非揮發性記憶體裝置中，鐵電體層的膜厚亦可為5 nm以上且20 nm以下。

以下，針對本發明的實施型態參照圖式等同時予以說明。惟本發明在不脫離其要旨的範圍中可以各式各樣的態樣實施，並非受以下示例之實施型態之記載內容限定解釋者。圖式為使說明更為明確，與實際態樣相比，針對各部的幅寬、厚度、形狀等雖有示意表現的情形，但終究為一例，並非限定本發明之解釋者。在本說明書與各圖式中，對具備與關於既有之圖式已說明者相同之功能的構件，有時會標註相同符號，省略重複的說明。

在以下說明之實施型態中，模擬的溫度條件皆為室溫。

［元件結構］

以下針對本發明之一實施型態的非揮發性記憶體裝置100予以說明。

圖1係繪示在本發明之一實施型態的非揮發性記憶體裝置100中之裝置結構的剖面圖。圖1所繪示之非揮發性記憶體裝置100具有多個非揮發性記憶體元件20（參照圖2）經立體積體化之三維堆疊結構。多個非揮發性記憶體元件20共用作為通道發揮功能之柱狀的半導體部件210，沿半導體部件210的長邊方向串聯配置。在本實施型態中，非揮發性記憶體元件20係具有以鐵電體構成之閘極絕緣層的FeFET（Ferroelectric Field Effect Transistor）。

於基板110之上設置有源極電極120。作為基板110，可使用具有絕緣表面之矽基板或金屬基板等。作為源極電極120，可使用包含鈦、鋁、鎢、鉭、鉬、銅等之金屬材料或包含此等金屬材料之化合物材料。在使用n型半導體基板（例如n型矽基板）作為基板110使之作為源極發揮功能的情況下，圖1所繪示之源極電極120能夠予以省略。

多個非揮發性記憶體元件20串聯配置於源極電極120與汲極電極130之間。半導體部件210對於源極電極120及汲極電極130電性連接。亦即，在非揮發性記憶體裝置100中，多個非揮發性記憶體元件20除了共享半導體部件210之外，亦還共享源極電極120及汲極電極130。

源極電極120電性連接於以金屬材料構成之源極端子140。汲極電極130電性連接於以金屬材料構成之汲極端子150。汲極端子150連接於非揮發性記憶體裝置100的位元線（圖未繪示）。並且，多個閘極電極230分別電性連接於閘極端子160。多個閘極端子160連接於非揮發性記憶體裝置100的字線（圖未繪示）。源極端子140、汲極端子150及閘極端子160中介設置於鈍化層170或絕緣層240的接觸孔而分別與源極電極120、汲極電極130及閘極電極230電性連接，所述絕緣層240設置於各閘極電極230之間。

圖2係繪示在本發明之一實施型態的非揮發性記憶體裝置100中之元件結構的剖面立體圖。具體而言，圖2係在非揮發性記憶體裝置100中將以框線200包圍之部分（對應3個非揮發性記憶體元件20的部分）放大的圖。圖3係繪示在圖2所繪示之非揮發性記憶體元件20中之半導體部件210及閘極絕緣層220之構造的立體圖。

如圖2所繪示，本實施型態的非揮發性記憶體元件20係以半導體部件210、閘極絕緣層220及閘極電極230構成之FeFET。在本實施型態的非揮發性記憶體裝置100中，多個非揮發性記憶體元件20共享半導體部件210及閘極絕緣層220。

半導體部件210係作為非揮發性記憶體元件20的通道發揮功能之柱狀的部件。如圖2及圖3所繪示，半導體部件210於內部實質上不具有空心部分或其他部件。於此，所謂「於內部實質上不具有空心部分或其他部件」，舉例而言，意謂在半導體部件210的內部可能包含微小的空心部分或其他部件。亦即，在半導體部件210的內部即使存在對元件特性不會造成大幅影響的程度之微小的空心部分或其他部件亦無妨。半導體部件210係自外周面綿延至中心軸的部件。簡言之，半導體部件210係以自外周面綿延至中心軸的相同材料（包含實質上視為相同之材料）構成。

在本實施型態，使用稱為IGZO之金屬氧化物作為構成半導體部件210之材料。IGZO係表現半導體特性的金屬氧化物，其係以銦、鎵、鋅及氧構成的化合物材料。具體而言，IGZO係包含In、Ga及Zn之氧化物或此種氧化物的混合物。IGZO的組成，以In_2−xGa_xO₃(ZnO)_m（0＜x＜2，m為0或未達6的自然數）為佳，以InGaO₃(ZnO)_m（m為0或未達6的自然數）為較佳，以InGaO₃(ZnO)為最佳。

在本實施型態中，半導體部件210為圓柱狀。然而，並不限於此例，半導體部件210亦可為橢圓柱狀或角柱狀的部件。在本實施型態中，半導體部件210的直徑（D）為8 nm。半導體部件210的直徑設定在例如30 nm以下（以1 nm以上且20 nm以下為佳，以4 nm以上且10 nm以下為較佳）的範圍即可。在半導體部件210為圓柱狀以外之形狀的情況下，將半導體部件210在略為正交於半導體部件210與閘極絕緣層220之界面之方向上的徑或長度視為半導體部件210的直徑來設定即可。

如圖1及圖2所繪示，在本實施型態，使用沿略為正交於基板110之方向具有長邊方向之圓柱狀的半導體部件210。在此情況下，在製造非揮發性記憶體裝置100時，對具有例如30 nm以下之直徑的孔填充金屬氧化物材料來形成半導體部件210。在本實施型態中，半導體部件210使用原子層沉積（Atomic Layer Deposition，ALD）法來形成。然而，並不限於此例，半導體部件210亦能夠使用脈衝雷射沉積（Pulsed Laser Deposition，PLD）法、直流濺鍍法、射頻濺鍍法、旋塗法、浸塗法、霧化化學氣相沉積（Mist Chemical Vapor Deposition，霧化CVD）法等來形成。尤其，如旋塗法般之使用溶液的手法，適於將金屬氧化物材料填充於孔部的情形。

閘極絕緣層220相當於在本實施型態的非揮發性記憶體元件20中之鐵電體層。在本實施型態，使用添加了鋯之氧化鉿（以下表示為「HZO」。）作為構成閘極絕緣層220之鐵電體材料。惟不限於此，亦可使用添加了矽、鋁、釓、釔、鑭、鍶等之氧化鉿等其他鐵電體層作為閘極絕緣層220。在本實施型態，使用ALD（Atomic Layer Deposition）法以10 nm的膜厚來形成閘極絕緣層220。惟閘極絕緣層220的膜厚並非受限於此例者，可做成例如5 nm以上且22 nm以下（以10 nm以上且18 nm以下為佳）。

閘極絕緣層220以與半導體部件210的側面接觸而包圍半導體部件210的方式設置。亦即，如圖3所繪示，閘極絕緣層220可謂於內側具有直徑（D）之圓柱狀的半導體部件210之圓筒狀的部件。如此，本實施型態的通道部分呈筒狀的閘極絕緣層220之內側的空間為半導體部件210所占據的結構。

閘極電極230係作為控制非揮發性記憶體元件20的編程運作或抹除運作之閘極發揮功能。在本實施型態，使用以氮化鈦（TiN）構成的化合物層作為閘極電極230。然而，並不限於此，作為閘極電極230的材料，可使用包含鎢、鉭、鉬、鋁、銅等之金屬材料或包含此等金屬材料之化合物材料。閘極電極230可透過例如濺鍍法來形成。

對於閘極電極230的形成，可使用稱為先閘極（Gate-first）方式或後閘極（Gate-last）方式的技術。在先閘極方式中，進行將多晶矽層與氧化矽等絕緣層交互堆疊於基板上以形成堆疊體的工序，以及於該堆疊體形成垂直方向的多個孔再於該些孔的內部形成鐵電體層後形成通道層的工序（衝孔與灌孔，Punch and Plug），之後將該多晶矽層就此作為閘極電極使用。在後閘極方式中，首先進行將氮化矽等定為材料之假層與氧化矽等絕緣層交互堆疊以形成堆疊體的工序，以及衝孔與灌孔工序。之後，進行將該假層選擇性去除的工序，以及將鎢等金屬材料嵌入至透過該去除而形成之空間的工序，將由經嵌入之金屬材料而成的金屬層作為閘極電極使用。於此，孔的形成可使用微影與反應性離子蝕刻。並且，利用金屬材料之空間的嵌入，可使用CVD法或ALD法。後閘極方式之製程複雜，但另一方面具有可製造具有電阻較多晶矽閘極還低的金屬閘極之元件的優點。

在本實施型態的非揮發性記憶體元件20中，閘極電極230的幅寬相當於非揮發性記憶體元件20的通道長度（L）。閘極電極230的幅寬係作為閘極電極230發揮功能之氮化鈦層的膜厚。在本實施型態中，閘極電極230的幅寬（即通道長度）做成1 μm以下（以50 nm以下為佳）。如後所述，在本實施型態之非揮發性記憶體元件20的通道長度為1 μm以下的情況下，可確保穩定的記憶窗。

絕緣層240係用以將互相鄰接之2個閘極電極230之間絕緣分離的絕緣膜。作為絕緣層240，可使用氧化矽膜、氮化矽膜等絕緣膜。在本實施型態中，絕緣層240的膜厚為10 nm以上且50 nm以下（以20 nm以上且40 nm以下為佳），但並非受限於此例者。絕緣層240的膜厚因應與通道長度（即閘極電極230的幅寬）的關係適當決定即可。惟若絕緣層240的膜厚過薄，則鄰接的非揮發性記憶體元件20會互相影響，可能成為引發運作不良的因素。並且，若絕緣層240的膜厚過厚，則鄰接的非揮發性記憶體元件20之通道間的距離會變長，可能成為載子遷移的障壁。

如上所述，本實施型態的非揮發性記憶體裝置100具有將多個非揮發性記憶體元件20以高密度積體化的三維堆疊結構。並且，各非揮發性記憶體元件20由於使用稱為IGZO之金屬氧化物作為通道，故具有高的可靠性。IGZO與通常作為FET的通道使用之多晶矽相比，內部缺陷少，不易招致載子遷移率的降低。並且，IGZO由於在與鐵電體層的界面不會形成電容率低的界面層（low-k層），故亦可減低在將電壓供應至閘極電極時產生的電壓損失。不會生成低品質的low-k層一事，意謂亦可減低由電荷阱等所致之元件特性的劣化。除此等優點外，IGZO由於在成膜的狀態下（即非晶態）具有足夠的載子遷移率，故無透過退火處理做成多晶體的必要性，而不會受到晶界及晶體缺陷的影響。並且，將IGZO作為通道使用之非揮發性記憶體元件，可作為無接面FET（無pn接面的電晶體）運作。是故，將IGZO做成通道之FET中，載子在通道體（通道的中央附近）遷移，不易受到界面層附近之電荷阱的影響。

自以上理由，本實施型態的非揮發性記憶體元件20可藉由使用IGZO作為通道來實現高的可靠性。再者，如後所述，本實施型態的非揮發性記憶體裝置100的各個非揮發性記憶體元件20能夠以低耗電運作。是故，根據本實施型態，可獲得大容量、低耗電且高可靠性的非揮發性記憶體裝置100。以下針對非揮發性記憶體元件20的元件特性，使用模擬結果予以說明。

［元件特性］

圖4係繪示在本發明之一實施型態的非揮發性記憶體元件20中之Id-Vg特性之模擬結果的圖。具體而言，圖4繪示在具有圖2及圖3所繪示之結構的FeFET中之Id-Vg特性相對於通道長度的相依性。圖5係繪示由圖4之Id-Vg特性求出的記憶窗之幅寬與通道長度之關係的圖。圖6係繪示由圖4之Id-Vg特性求出的SS值與汲極電流之關係的圖。

在圖4所繪示之Id-Vg特性中，半導體部件210的通道長度（L）分別設定為10 nm、20 nm、50 nm、100 nm、200 nm、500 nm或1 μm。在圖4中，半導體部件210的直徑及閘極絕緣層220的膜厚分別設定為8 nm及10 nm。剩餘極化（Pr）設定為20 μC／cm²。源極－汲極間的電壓（Vds）設定為50 mV，源極－閘極間的電壓（以下稱為「閘極電壓」）（Vg）在−5 V至5 V的範圍掃掠。

根據圖4所繪示之模擬結果，在通道長度為1 μm以下的範圍，可獲得充分之幅寬的記憶窗，而無關乎通道長度的長度。尤其，在通道長度為20 nm以上且1 μm以下的範圍中，可獲得幾乎同等穩定之Id-Vg特性，記憶窗的幅寬無大幅的變化。亦即，由圖4所繪示之模擬結果可知，若本實施型態之非揮發性記憶體元件20通道長度為20 nm以上且1 μm以下，則具有充分的記憶窗，且記憶窗的幅寬幾乎無變化。

針對此點就圖5所繪示之圖表看來，在通道長度為20 nm以上且1 μm以下的範圍中，記憶窗的幅寬在1.0 V以上且1.3 V以下（具體上在1.05 V以上且1.25 V以下）的範圍中穩定。換言之，在通道長度為20 nm以上且1 μm以下的範圍中，記憶窗的幅寬落於1.15 V±1.0 V的範圍。如此，本實施型態的非揮發性記憶體元件20在通道長度為20 nm以上且1 μm以下的範圍中，可確保穩定之記憶窗的幅寬，而不取決於通道長度。

另一方面，如圖4所繪示，在通道長度為10 nm的情況下，可獲得與其他通道長度相比具有大幅寬的記憶窗。具體而言，如圖5所繪示，在通道長度為10 nm的情況下，記憶窗的幅寬約為1.4 V。作為其因素，可考量在閘極絕緣層220中之源極側電位與汲極側電位之耦合的影響。

並且，如圖6所繪示，在通道長度為20 nm以上且1 μm以下的範圍，得到近似於理想值之約60 mV／dec的SS值。亦即，可知非揮發性記憶體元件20在通道長度為20 nm以上且1 μm以下的範圍中，可實現穩定之記憶窗的幅寬，同時表現優異的截止特性。相對於此，在通道長度為10 nm的情況下，確認到SS值有若干劣化。依據此等情事，可想見在本實施型態之非揮發性記憶體元件20的情況下，若通道長度變得未達20 nm，則因源極側電位與汲極側電位之耦合的影響，會產生如所謂短通道效應般之特性劣化。

再者，如圖4所繪示，本實施型態的非揮發性記憶體元件20在通道長度為1 μm以下的範圍中，可以±1.0 V以下之低電壓獲得良好的切換運作，而無關乎通道長度。尤其，在通道長度為20 nm以上且1 μm以下的範圍，可以±0.5 V以下之低電壓獲得良好的切換運作。如此，本實施型態的非揮發性記憶體元件20由於能夠以低電壓運作，故具有所謂低耗電之特長。

其次，圖7係繪示在本發明之一實施型態的非揮發性記憶體元件20中之閘極絕緣層220之極化電荷之分布的圖。圖8係繪示在比較例1之非揮發性記憶體元件50中之閘極絕緣層220之極化電荷之分布的圖。在圖7及圖8所繪示之模擬，閘極電壓設定為−5 V。閘極絕緣層（鐵電體層）設定作為連續模型。圖7及圖8以0.2 μC／cm²之級距繪示在通道長度為50 nm的情形中之閘極絕緣層的介質極化矩（dielectric polarization moment）。在圖7及圖8中，表示通道之記載為「IGZO通道」的矩形之長邊的長度對應於通道長度。

如圖7所繪示，在非揮發性記憶體元件20中之閘極絕緣層220（標記為「鐵電體層」之區域）沿通道連續發生自發極化的反轉。亦即，在非揮發性記憶體元件20中之閘極絕緣層220在自源極至汲極的範圍中自發極化連續性反轉。此外，在圖7中，在通道的上側與下側自發極化的符號（±）呈相反，意謂電場的向量方向相反。並且，在自通道遠離的位置觀測到未發生自發極化的反轉之部分，可想見此事起因於將鐵電體層作為連續模型處理。

如此，非揮發性記憶體元件20的閘極絕緣層220由於在自源極直至汲極連續發生自發極化的反轉，故能夠進行良好的寫入運作（編程運作及抹除運作）之控制。

另一方面，圖8繪示使用IGZO作為通道，使用鐵電體層作為閘極絕緣層之平面結構之FeFET的模擬結果。此時，閘極絕緣層之自發極化的反轉，雖可在左側與右側觀測到，但接近中央附近就觀測不到。亦即，在比較例1的非揮發性記憶體元件中之閘極絕緣層，在源極近處及汲極近處會發生自發極化的反轉，但在遠離於源極及汲極的部分不會發生自發極化的反轉。

在本實施型態的非揮發性記憶體元件20中，針對如圖7所繪示之觀測到自發極化的反轉之理由，以下予以說明。

圖9係繪示在本發明之一實施型態的非揮發性記憶體元件20中之閘極絕緣層220之內部的電場分布之模擬模型的圖。具體而言，圖9表示圖3所繪示之在半導體部件210及閘極絕緣層220中之垂直於長邊方向之面的電場分布。圖10係繪示在本發明之一實施型態的非揮發性記憶體元件20中之閘極絕緣層220之內部的電場分布之模擬結果的圖。圖10繪示圖3所繪示之在半導體部件210及閘極絕緣層220中之在通過垂直於長邊方向之截面的中心點之直線上的電場分布。

在圖9中，虛線分別示意表示等電位線Va及Vb。對於等電位線Va及Vb，可想見依據高斯定律，與ε×E1×S1＝ε×E2×S2近似相同的大小關係成立。於此，ε、E及S分別表示電容率、電場強度及表面積。簡言之，在閘極絕緣層220的內部中之電場強度（電場的強弱）愈接近半導體部件210會變得愈大。圖10繪示在閘極絕緣層220（標記HZO之區域）的內部中之電場強度隨著接近半導體部件210（標記IGZO之區域）而變大的樣態。在閘極絕緣層220的內部中，於作為通道發揮功能之半導體部件210的近處形成有大的電場。是故，可想見如圖7所繪示，沿通道連續發生自發極化的反轉。

如以上所述，本實施型態的非揮發性記憶體元件20因具有所謂以圓筒狀之閘極絕緣層220包圍柱狀之半導體部件210之周圍的結構，而具有所謂在位於通道近處之閘極絕緣層220中易於發生自發極化的反轉之特長。亦即，在本實施型態，能夠利用藉由在三維結構中之電場集中來加強通道近處的電場一事，來改善編程運作（尤其抹除運作）的特性。

其次，針對在本實施型態的非揮發性記憶體元件20中之相對於半導體部件210的直徑之相依性予以說明。

圖11係繪示在本發明之一實施型態的非揮發性記憶體元件20中之Id-Vg特性之模擬結果的圖。具體而言，圖11繪示在具有圖2及圖3所繪示之結構的FeFET中之Id-Vg特性相對於半導體部件210的直徑的相依性。圖12係繪示由圖11所繪示之Id-Vg特性求出的記憶窗之幅寬與直徑之關係的圖。圖13係繪示由圖11所繪示之Id-Vg特性求出的SS值與汲極電流之關係的圖。

在圖11所繪示之的Id-Vg特性中，半導體部件210的直徑（D）分別設定為8 nm、16 nm或24 nm。在圖11中，半導體部件210的通道長度及閘極絕緣層220的膜厚分別設定為50 nm及10 nm。剩餘極化（Pr）設定為20 μC／cm²。並且，源極－汲極間的電壓（Vds）設定為50 mV，閘極電壓（Vg）在−5 V至5 V的範圍掃掠。

根據圖11所繪示之模擬結果，可知半導體部件210的直徑（D）即通道的直徑變得愈小，記憶窗的幅寬會變得愈大。如圖12所繪示，在非揮發性記憶體元件20中之半導體部件210的直徑與記憶窗的幅寬具有線性關係。若參照圖12所繪示之關係，則舉例而言，若半導體部件210的直徑為20 nm以下，則可確保0.6 V以上之記憶窗的幅寬。並且，若將半導體部件210的直徑做成16 nm以下，則可確保0.8 V以上之記憶窗的幅寬。再者，若將半導體部件210的直徑做成10 nm以下，則可確保1.0 V以上之記憶窗的幅寬。

並且，如圖13所繪示，可知非揮發性記憶體元件20的SS值落於60 mV／dec以上且65 mV／dec以下的範圍，而不取決於半導體部件210的直徑。並且，可知非揮發性記憶體元件20之半導體部件210的直徑變得愈小，SS值亦變得愈小。由以上可知，非揮發性記憶體元件20的SS值表現出良好的值，不依變於半導體部件210的直徑。

如以上已說明，本實施型態的非揮發性記憶體元件20如圖2及圖3所繪示，圓筒狀之閘極絕緣層220的內側具有以半導體部件210占據的結構。藉由採用此種結構，非揮發性記憶體元件20，舉例而言，在半導體部件210的直徑（D）為20 nm以下且通道長度（L）為1 μm以下的範圍中，可獲得良好的記憶窗的幅寬及SS值。

［比較例2的元件結構］

圖14係繪示在比較例2之非揮發性記憶體裝置500中之元件結構的剖面圖。如圖14所繪示，非揮發性記憶體裝置500具有多個非揮發性記憶體元件50經立體積體化之三維堆疊結構。多個非揮發性記憶體元件50共用作為通道發揮功能之圓筒狀的通道層510，沿通道層510的長邊方向串聯配置。非揮發性記憶體元件50係以通道層510、閘極絕緣層520及閘極電極530構成的FeFET。通道層510及閘極絕緣層520對於多個非揮發性記憶體元件50而言係屬共用。本實施型態的非揮發性記憶體元件20與圖14所繪示之非揮發性記憶體元件50的差異點，在於非揮發性記憶體元件50的通道層510為圓筒狀，且內側具有以絕緣材料構成之填料部件550這點。填料部件550發揮作為填充圓筒形之通道層510的內側之填充部件的功能。作為填料部件550，可使用氧化矽、氮化矽、樹脂等絕緣材料。在本實施型態，使用以氧化矽構成之直徑4 nm的部件作為填料部件550。

圖15係繪示比較例2之非揮發性記憶體元件50之Id-Vg特性之模擬結果的圖。具體而言，圖15繪示在具有圖14所繪示之結構的FeFET中之Id-Vg特性相對於通道長度的相依性。圖16係繪示由圖15所繪示之Id-Vg特性求出的記憶窗之幅寬與通道長度之關係的圖。圖17係繪示由圖15所繪示之Id-Vg特性求出之SS值與汲極電流之關係的圖。

在圖15所繪示之Id-Vg特性中，通道層510的通道長度（L）分別設定為20 nm、50 nm、100 nm、200 nm、500 nm或1 μm。在圖15中，通道層510的膜厚及閘極絕緣層520的膜厚分別設定為8 nm及10 nm。剩餘極化（Pr）設定為20 μC／cm²。源極－汲極間的電壓（Vds）設定為50 mV，閘極電壓（Vg）在−5 V至5 V的範圍掃掠。

根據圖15及圖16所繪示之模擬結果，可知在通道長度為500 nm以下的範圍，記憶窗緩緩打開，通道長度變得愈短，記憶窗的幅寬愈寬。尤其，在通道長度為50 nm以上且200 nm以下的範圍，記憶窗的幅寬穩定在約0.7 V以上且0.8 V以下的範圍。另一方面，若通道長度成為50 nm以下，則記憶窗的幅寬會增加。作為其因素，可考量源極側電位與汲極側電位之耦合的影響。

並且，如圖17所繪示，可知比較例2之非揮發性記憶體元件50的SS值幾乎落在60 mV／dec前後，而不取決於通道長度。相對於此，在通道長度為20 nm的情況下，確認到SS值有若干劣化。依據此等情事，可想見在非揮發性記憶體元件50的情況下，若通道長度變得未達50 nm，則因源極側電位與汲極側電位之耦合的影響，會產生如所謂短通道效應般之特性劣化。

圖18係比較在本發明之一實施型態的非揮發性記憶體元件20與比較例2的非揮發性記憶體元件50中之記憶窗之幅寬相對於通道長度之相依性的圖。在圖18中，以「實施型態」表示的作圖，繪示本實施型態之非揮發性記憶體元件20之記憶窗的幅寬。以「比較例」表示的作圖，繪示比較例2之非揮發性記憶體元件50之記憶窗的幅寬。針對「比較例」，「D_通道_20nm」意謂於4 nm之直徑之填料部件的周圍設置有膜厚為8 nm之圓筒狀之IGZO的結構。

如圖18所繪示，在通道長度為1 μm以下的範圍，本發明之一實施型態之非揮發性記憶體元件20的記憶窗的幅寬，較比較例2之非揮發性記憶體元件50之記憶窗的幅寬還大。並且，相對於比較例2之非揮發性記憶體元件50的記憶窗之幅寬的變動大，本實施型態之非揮發性記憶體元件20的記憶窗之幅寬穩定於約1.2 V前後。如此，本實施型態的非揮發性記憶體元件20相較於比較例2的非揮發性記憶體元件50，能夠穩定確保大的記憶窗而不依變於通道長度。亦即，本實施型態的非揮發性記憶體元件20相較於比較例2的非揮發性記憶體元件50，可大幅改善記憶窗。

（變形例1）

在本變形例，針對半導體部件210之外徑與閘極絕緣層220之膜厚的關係予以說明。

圖19係繪示在本發明之一實施型態的非揮發性記憶體裝置100中之元件結構之變形例的剖面立體圖。具體而言，圖19對應於在圖1所繪示的非揮發性記憶體裝置100中將以框線200包圍之部分放大的圖。

在圖19所繪示之例，相較於半導體部件210的外徑D1（即半導體部件210的直徑），以鐵電體構成之閘極絕緣層220的膜厚D2較大。具體而言，若將半導體部件210的外徑定為D1，將閘極絕緣層220的膜厚定為D2，則D1＜D2的關係成立。此種關係可由隨後說明的模擬結果導出。

圖20係繪示在圖19所繪示之元件結構的非揮發性記憶體元件中之記憶窗的幅寬與閘極絕緣層220的膜厚（在圖20標記為「Thzo」）之關係的圖。圖20中，半導體部件210的通道長度及直徑分別設定為50 nm及8 nm。並且，寫入電壓定為5 V、7.5 V及10 V。

如圖20所繪示，觀測到在閘極絕緣層220的膜厚D2為10 nm以上且18 nm以下的範圍，隨著閘極絕緣層220的膜厚D2增加，記憶窗的幅寬有緩緩變大的傾向，不依變於寫入電壓。另一方面，若閘極絕緣層220的膜厚D2超過18 nm，則在寫入電壓為5 V的情況下，記憶窗的幅寬下降，在寫入電壓為7.5 V的情況下，於記憶窗之幅寬幾乎未見變化。

在寫入電壓為5 V的情況下，在閘極絕緣層220的膜厚D2超過18 n的情況所觀測到的傾向，可想見係因閘極絕緣層220的膜厚增加，使得施加於非揮發性記憶體元件的寫入電壓不足之故。是故，在寫入電壓為10 V的情況下，閘極絕緣層220的膜厚D2即使超過18 nm，記憶窗的幅寬亦會增加。亦即，可想見寫入電壓愈高，記憶窗達到極大之閘極絕緣層220的膜厚變得愈大。惟寫入電壓的增加，由於會招致非揮發性記憶體裝置100之消耗電力的增加，故寫入電壓以做成7.5 V以下為符合期望。

如以上所述，在寫入電壓為7.5 V以下的情況，確認到在閘極絕緣層220的膜厚D2至少為10 nm以上且18 nm以下的範圍，記憶窗的幅寬線性增加，且可確保具有至少1.3 V以上之幅寬的記憶窗，不依變於寫入電壓。此外，根據圖20所繪示的結果，可預想若將各圖表外推至膜厚D2為10 nm以下的範圍為止，則在閘極絕緣層220的膜厚D2至少為8 nm以上的範圍，可確保具有1.3 V以上之幅寬的記憶窗。

就此等結果而言，在閘極絕緣層220的膜厚D2為半導體部件210的外徑D1（於此為8 nm）以上的情況下，可謂可確保充分幅寬的記憶窗。以閘極絕緣層220的膜厚D2為半導體部件210的外徑D1的1.4倍以上為較佳。亦即，在圖20所繪示之例的情況下，閘極絕緣層220的膜厚D2以8 nm以上（以12 nm以上為佳，以16 nm以上為更佳）為符合期望。

如以上所述，在圖19所繪示的元件結構中，藉由將閘極絕緣層220的膜厚D2做成與半導體部件210的外徑D1相等或做成較半導體部件210的外徑D1還大，可確保充分之記憶窗的幅寬。

本變形例所揭示之元件結構，係尤其在記憶體孔（在圖19中，將D3定為直徑之圓筒形的孔）的直徑為50 nm左右之積體度的情況下有效的結構。如使用圖12已說明，於圖2所繪示的內部實質上不具有空心部分或其他部件的元件結構，其半導體部件210的外徑變得愈小，可獲得愈良好之記憶窗的幅寬。然而，在記憶體孔之直徑大的情況下，由於半導體部件210的外徑亦必然變大，故就所謂記憶窗之確保的觀點而言並非所期望者。相對於此，本變形例的元件結構藉由減小半導體部件210的外徑D1同時增大閘極絕緣層220的膜厚D2，可亦充分對應在可同時確保充分之幅寬的記憶窗之直徑50 nm左右的記憶體孔。具體而言，若記憶體孔的直徑假定為30 nm以上且60nm以下的範圍，則半導體部件210的外徑以1 nm以上且12 nm以下為佳，閘極絕緣層220的膜厚以15 nm以上且22 nm以下為佳。

（變形例2）

在本變形例，針對於半導體部件的中心存在有較半導體部件的外徑還充分小之徑之空心部分之例予以說明。

圖21係繪示在本發明之一實施型態的非揮發性記憶體裝置100中之元件結構之變形例的剖面立體圖。具體而言，圖21對應於在圖1所繪示的非揮發性記憶體裝置100中將以框線200包圍之部分放大的圖。

在圖21所繪示之例，半導體部件210a為圓筒形。簡言之，半導體部件210a於中心具有空心部分。在本變形例，半導體部件210a的空心部分由以絕緣材料構成之填料部件250a所填充。惟並非受限於此例者，半導體部件210a的空心部分亦可為毫無一物的空隙。此時，在本變形例，相較於半導體部件210a的外徑D1（即半導體部件210a的直徑），半導體部件210a的內徑D5（即填料部件250a的外徑）充分為小。具體而言，半導體部件210a之內徑D5相對於半導體部件210a之外徑D1的比例為15%以下（以10%以下為佳）。此種關係可由隨後說明的模擬結果導出。

圖22係繪示在圖21所繪示之元件結構的非揮發性記憶體元件中之記憶窗的幅寬與半導體部件的膜厚D4（在圖22標記為「Tigzo」）之關係的圖。於此，所謂半導體部件的膜厚，若以圖21示例，則相當於填料部件250a與閘極絕緣層220a之間的距離。亦即，在圖21所繪示之例，D1＝2×D4＋D5的關係成立。此外，在圖22中，半導體部件的通道長度設定為50 nm，閘極絕緣層的膜厚設定為10 nm，寫入電壓設定為5 V。並且，半導體部件的外徑D1（在圖22簡記為「D」）做成8 nm、16 nm及24 nm。

在圖22所繪示之各圖表中，位於右端的作圖（Tigzo為最大的作圖）對應於在半導體部件無空心部分的元件結構，即圖2所繪示之元件結構。舉例而言，在對應於D1＝24 nm之圖表的情況下，在位於右端的作圖中之膜厚D4（Tigzo）為12 nm，相當於無空心部分之（D5＝0）半導體部件的半徑。另一方面，位於右端之作圖以外的作圖皆如圖21所繪示對應於在半導體部件存在有空心部分之（D5＞0）元件結構。

根據圖22所繪示之結果，在各圖表中，在位於右端之作圖的近處，記憶窗之幅寬相對於半導體部件的膜厚（Tigzo）之變化的變化率小。舉例而言，在對應於D1＝8 nm之圖表的情況下，在右端的作圖（Tigzo＝4 nm）與鄰接的作圖（Tigzo＝3 nm）之記憶窗的幅寬（約1.35 V）約略相同。此事表示在D1＝8 nm的情況下，在具有無空心部分之半導體部件的元件結構（圖2所繪示之元件結構）中之記憶窗的幅寬，與在包含具有2 nm的空心部分之半導體部件的元件結構（簡言之，圖21所繪示之元件結構）中之記憶窗的幅寬之間，幾乎無變化。

如此可知，在D1＝8 nm的情況下，即使在圖21所繪示之元件結構中，在空心部分的體積夠小的情況下，可確保與圖2所繪示之元件結構實質同等之記憶窗的幅寬。由此事可謂：若係包含具有外徑D5為2 nm以下（以1 nm以下為佳）的空心部分之半導體部件的元件結構，則可確保與具有無空心部分之半導體部件的元件結構（D5＝0）實質同等之記憶窗的幅寬。舉例而言，在D1＝16 nm的情況下，在Tigzo＝7 nm（簡言之，空心部分的外徑為2 nm）的時候之記憶窗的幅寬約為0.9 V，與在右端的作圖中之記憶窗的幅寬（約0.85 V）無實質上的差異。並且，在D＝24 nm的情況下，在Tigzo＝11 nm（簡言之，空心部分的外徑為2 nm）的時候之記憶窗的幅寬約為0.55 V，與在右端的作圖中之記憶窗的幅寬（約0.5 V）無實質上的差異。

由以上結果可知，若半導體部件之內徑D5相對於半導體部件之外徑D1的比例為15%以下（以10%以下為佳），即使在係為圖21所繪示之元件結構的情況下，亦可實現與圖2所繪示之包含無空心部分之半導體部件的元件結構實質同等之記憶窗的幅寬，而無實用上的問題。

上述結果意謂圖2所繪示之元件結構的製程裕度高。舉例而言，在圖2所繪示之元件結構的情況下，以金屬氧化物材料填充具有30～50 nm左右之直徑的孔（溝），藉此形成半導體部件210，但此時，由於自溝的內壁側進行填充，會有形成於半導體部件210的中心近處無法填充之空隙的情形。然而，即使在此情況，亦可想見在空隙的體積夠小的情況下，可確保與無空隙的情形實質同等之記憶窗。

順帶一提，在圖22所繪示之結果中，舉例而言，在D＝16 nm且Tigzo＝4 nm的情況下，記憶窗的幅寬約為1.25 V。此時，由於閘極絕緣層的膜厚為10 nm，故記憶體孔（圖23之將D3定為直徑之圓筒形的孔）的直徑為36 nm。此種元件結構對應於圖14所繪示之比較例2的元件結構。具體而言，參照圖23，通道層510的外徑D1為16 nm，閘極絕緣層520的膜厚D2為10 nm，記憶體孔的直徑D3為36 nm，通道層510的膜厚D4為4 nm，填料部件550的外徑D5為8 nm。

相對於此，在圖19中，半導體部件210的膜厚（相當於半導體部件210的外徑D1的一半）及記憶體孔的直徑D3與圖23所繪示之元件結構相同之元件結構，其半導體部件210的外徑D1為8 nm，閘極絕緣層220的膜厚D2為14 nm，記憶體孔的直徑D3為36 nm。此種元件結構之記憶窗的幅寬，根據圖20所繪示之結果，約為1.45 V。簡言之，其較在圖23所繪示之元件結構中之記憶窗的幅寬（約1.25 V）還大。

由以上之事可謂：若以相同條件比較於記憶體孔的直徑D3中半導體部件的膜厚之合計（在圖19所繪示之元件結構的情況下為D1，在圖23所繪示之元件結構的情況下為D4的2倍）所占的比例，則相較於圖23所繪示之元件結構，圖19所繪示之元件結構之記憶窗的幅寬較大。

本發明所屬技術領域中具有通常知識者以本發明之實施型態的非揮發性記憶體裝置為基礎，進行適當構成要件之追加、刪除或設計變更者，或者進行工序之追加、省略或條件變更者，只要具備本發明之要旨，亦即為本發明之範圍所包含。

並且，即使係與藉由於上已述之各實施型態之態樣所促成的作用效果相異的其他作用效果，對於可自本說明書之記載明瞭者或本發明所屬技術領域中具有通常知識者得輕易預測者，自當理解為藉由本發明所促成者。

20:非揮發性記憶體元件 50:非揮發性記憶體元件 100:非揮發性記憶體裝置 110:基板 120:源極電極 130:汲極電極 140:源極端子 150:汲極端子 160:閘極端子 170:鈍化層 200:框線 210:半導體部件 210a:半導體部件 220:閘極絕緣層 220a:閘極絕緣層 230:閘極電極 240:絕緣層 250a:填料部件 500:非揮發性記憶體裝置 510:通道層 520:閘極絕緣層 530:閘極電極 550:填料部件

〈圖1〉係繪示在本發明之一實施型態的非揮發性記憶體裝置中之裝置結構的剖面圖。

〈圖2〉係繪示在本發明之一實施型態的非揮發性記憶體裝置中之元件結構的剖面立體圖。

〈圖3〉係繪示在圖2所繪示之非揮發性記憶體元件中之半導體部件及閘極絕緣層之構造的立體圖。

〈圖4〉係繪示在本發明之一實施型態的非揮發性記憶體元件中之Id-Vg特性之模擬結果的圖。

〈圖5〉係繪製由圖4之Id-Vg特性求出的記憶窗之幅寬與通道長度的圖。

〈圖6〉係繪示由圖4之Id-Vg特性求出的SS值與汲極電流之關係的圖。

〈圖7〉係繪示在本發明之一實施型態的非揮發性記憶體元件中之閘極絕緣層之極化電荷之分布的圖。

〈圖8〉係繪示在比較例1之非揮發性記憶體元件中之閘極絕緣層之極化電荷之分布的圖。

〈圖9〉係繪示在本發明之一實施型態的非揮發性記憶體元件中之閘極絕緣層之內部的電場分布之模擬模型的圖。

〈圖10〉係繪示在本發明之一實施型態的非揮發性記憶體元件中之閘極絕緣層之內部的電場分布之模擬結果的圖。

〈圖11〉係繪示在本發明之一實施型態的非揮發性記憶體元件中之Id-Vg特性之模擬結果的圖。

〈圖12〉係繪示由圖11所繪示之Id-Vg特性求出的記憶窗之幅寬與通道之直徑之關係的圖。

〈圖13〉係繪示由圖11所繪示之Id-Vg特性求出的SS值與汲極電流之關係的圖。

〈圖14〉係繪示在比較例2之非揮發性記憶體裝置中之元件結構的剖面圖。

〈圖15〉係繪示比較例2之非揮發性記憶體元件之Id-Vg特性之模擬結果的圖。

〈圖16〉係繪示由圖15所繪示之Id-Vg特性求出的記憶窗之幅寬與通道長度之關係的圖。

〈圖17〉係繪示由圖15所繪示之Id-Vg特性求出的SS值與汲極電流之關係的圖。

〈圖18〉係比較在本發明之一實施型態的非揮發性記憶體元件與比較例2的非揮發性記憶體元件中之記憶窗之幅寬相對於通道長度之相依性的圖。

〈圖19〉係繪示在本發明之一實施型態的非揮發性記憶體裝置中之元件結構之變形例的剖面立體圖。

〈圖20〉係繪示在圖19所繪示之元件結構的非揮發性記憶體元件中之記憶窗的幅寬與閘極絕緣層220的膜厚之關係的圖。

〈圖21〉係繪示在本發明之一實施型態的非揮發性記憶體裝置中之元件結構之變形例的剖面立體圖。

〈圖22〉係繪示在圖21所繪示之元件結構的非揮發性記憶體元件中之記憶窗的幅寬與半導體部件的膜厚之關係的圖。

〈圖23〉係對應於在比較例2的非揮發性記憶體元件中之元件結構的剖面圖。

100:非揮發性記憶體裝置

110:基板

120:源極電極

130:汲極電極

140:源極端子

150:汲極端子

160:閘極端子

170:鈍化層

210:半導體部件

220:閘極絕緣層

230:閘極電極

240:絕緣層

Claims (10)

1. 一種非揮發性記憶體裝置，其係具有多個非揮發性記憶體元件串聯配置之三維堆疊結構的非揮發性記憶體裝置，其具備：包含金屬氧化物之柱狀的半導體部件，包含氧化鉿並與前述半導體部件的側面接觸而包圍前述半導體部件的鐵電體層，中介前述鐵電體層而與前述半導體部件的側面相向而對並沿前述半導體部件之長邊方向配置的多個閘極電極，以及分別設置於前述多個閘極電極之間的多個絕緣層，其中前述多個非揮發性記憶體元件共享前述半導體部件，前述半導體部件係自外周面綿延至中心軸的部件，前述鐵電體層的膜厚較前述半導體部件的外徑還大。
2. 如請求項1所述之非揮發性記憶體裝置，其中前述半導體部件的外徑為20 nm以下。
3. 如請求項1或2所述之非揮發性記憶體裝置，其中前述金屬氧化物為IGZO、ITO、IZO或ITZO。
4. 如請求項1或2所述之非揮發性記憶體裝置，其中前述多個閘極電極各自的幅寬為1 μm以下。
5. 如請求項1所述之非揮發性記憶體裝置，其中前述鐵電體層的膜厚為5 nm以上且20 nm以下。
6. 一種非揮發性記憶體裝置，其係具有多個非揮發性記憶體元件串聯配置之三維堆疊結構之非揮發性記憶體裝置，其具備：包含金屬氧化物之圓筒狀的半導體部件，包含氧化鉿並與前述半導體部件的側面接觸而包圍前述半導體部件的鐵電體層，中介前述鐵電體層而與前述半導體部件的側面相向而對並沿前述半導體部件的長邊方向配置的多個閘極電極，以及分別設置於前述多個閘極電極之間的多個絕緣層，其中前述多個非揮發性記憶體元件共享前述半導體部件，前述半導體部件之內徑相對於前述半導體部件之外徑的比例為15%以下。
7. 如請求項6所述之非揮發性記憶體裝置，其中前述半導體部件的外徑為20 nm以下。
8. 如請求項6或7所述之非揮發性記憶體裝置，其中前述金屬氧化物為IGZO、ITO、IZO或ITZO。
9. 如請求項6或7所述之非揮發性記憶體裝置，其中前述多個閘極電極各自的幅寬為1 μm以下。
10. 如請求項6或7所述之非揮發性記憶體裝置，其中前述鐵電體層的膜厚為5 nm以上且20 nm以下。