TWI903030B - 半導體裝置及其產生方法 - Google Patents

Abstract

本發明係關於一種半導體裝置，其包含一磁隧道接面(MTJ)以及第一及第二電極。該MTJ包含：(a)一第一鐵磁性(FM)層，其經組態以具有沿一第一自旋方向之一磁自旋，且在MTJ經受沿第一及第二方向之電流時保持該第一自旋方向；(b)一第二FM層，其經組態以具有分別回應於在該第一方向與該第二方向之間變更該電流而在該第一自旋方向與第二自旋方向之間選擇性地變更的一磁自旋；及(c)一隧道障壁(TB)層堆疊，其具有：安置於該第一FM層上方且具有一第一形態結構之一第一TB層、及安置於該第一TB層與該第二FM層之間且具有一第二不同形態結構之一第二TB層。該等第一及第二電極分別電連接至該等第一及第二FM層。

Description

半導體裝置及其產生方法

本發明大體上關於電子裝置，且特定言之係關於用於改良磁阻式隨機存取記憶體(MRAM)裝置之效能及生產程序之方法及系統。

此項技術中已知用於產生MRAM裝置之磁隧道接面(MTJ)之各種技術。

上述描述被呈現為對本領域中之相關技術之一般概述，且不應被解釋為承認其所含有之任何資訊構成反對本專利申請案之先前技術。

本文中所描述之一實施例提供一種半導體裝置，其包含一磁隧道接面(MTJ)以及第一及第二電極。該MTJ包含：(a)一第一鐵磁性(FM)層，其經組態以具有沿一第一自旋方向之一磁自旋，且在該MTJ經受沿一第一方向或與該第一方向相反之一第二方向的一電流時保持該第一自旋方向；(b)一第二FM層，其經組態以具有分別回應於在該第一方向與該第二方向之間變更該電流而在該第一自旋方向與一第二自旋方向之間選擇性地變更的一磁自旋；及(c)一隧道障壁(TB)層堆疊，該堆疊包含：(i)具有一第一形態結構之一第一TB層，該第一TB層安置於該第一FM層上方；及(ii)具有不同於該第一形態結構之一第二形態結構之一第二TB層，該第二TB層係由與該第一TB層相同之一材料形成且安置於該第一TB層與該第二FM層之間。該等第一及第二電極分別電連接至該等第一及第二FM層。

在一些實施例中，該第一形態結構包含氧化鎂(MgO)之一多晶結構。在其他實施例中，該第一TB層具有小於1奈米之一厚度。在其他實施例中，該第二形態結構包含氧化鎂(MgO)之一單晶結構。

在一實施例中，該第二TB層包含該MgO之一單原子層堆疊，且具有大於1奈米之一厚度。在另一實施例中，在該電流之預定義狀況下，該第一TB層具有一第一介電常數，且該第二TB層具有不同於該第一介電常數之一第二介電常數，且在該等預定義狀況及該電流在該第一方向與該第二方向之間之變更下，該MTJ經組態以具有大於100%之一隧道磁阻比(TMR)。在又一實施例中，該第一TB層具有一第一厚度均勻性(UOT)，且該第二TB層具有不同於該第一UOT之一第二UOT。

在一些實施例中，(i)該第一FM層包含連接於該第一FM層與該第一電極之間之多個FM層的一第一堆疊；及(ii)該第二FM層包含連接於該第二FM層與該第二電極之間之多個FM層的一第二堆疊。在其他實施例中，該半導體裝置包含具有包含該MTJ之至少一位元胞之一磁阻式隨機存取記憶體(MRAM)裝置。在其他實施例中，回應於在該第一方向上施加該電流，該MTJ具有對該電流之一第一電阻，且回應於在該第二方向上施加該電流，該MTJ具有不同於該第一電阻之一第二電阻。

根據一實施例，額外地提供一種用於產生一半導體裝置之方法，該方法包含使用一第一程序類型形成一第一鐵磁性(FM)層。使用不同於該第一程序類型之一第二程序類型在該第一FM層上方形成具有一單晶結構之一隧道障壁(TB)層。在該TB層上方形成使用該第一程序類型之一第二FM層。

在一些實施例中，該方法包含在該第一FM層之前，形成一額外TB層以定位於該第一FM層與該TB層之間。在其他實施例中，形成該額外TB層包含：使用該第一程序類型在該第一FM層上方形成一個鎂層，及在形成該TB層之前，使該額外TB層曝露於氧以使該鎂層之至少部分轉化為多晶氧化鎂(MgO)。在其他實施例中，該第一程序類型包含一物理氣相沈積(PVD)程序，且該第二程序類型包含一原子層沈積(ALD)程序。

在一實施例中，該PVD程序係在真空中實行且在處於真空中時在該第一FM層上方形成該額外TB層，且使該額外TB層曝露於氧包含：在使用該ALD程序形成該TB層之前，使該鎂層曝露於大氣狀況。在另一實施例中，形成該TB層包含：在該額外TB層之該多晶MgO上方形成一單原子層(SAL)堆疊。在又一實施例中，形成該等SAL之一給定SAL包含：(i)將含鎂前驅體(MCP)施覆至一外表面；及隨後(ii)使MCP曝露於活性氧化劑一用於形成一個MgO SAL。

在一些實施例中，該方法包含在施覆MCP之後應用一第一沖洗程序，及在形成該MgO SAL之後應用一第二沖洗程序。在其他實施例中，形成該SAL堆疊包含：在該多晶MgO之外表面上方形成一第一SAL且在該第一SAL之外表面上方形成一第二SAL，以累積複數個SAL。在其他實施例中，該方法包含形成第一及第二電極，且：(i)形成該第一FM層包含：形成連接於該第一FM層與該第一電極之間之多個FM層的一第一堆疊；及(ii)形成該第二FM層包含：形成連接於該第二FM層與該第二電極之間之多個FM層的一第二堆疊。

自結合圖式取得之本發明之實施例之以下詳細描述，將更全面地理解本發明，其中：

相關申請案之交叉參考 本申請案主張2021年1月28日申請之美國臨時專利申請案63/142,996之權利，該案之揭示內容以引用的方式併入本文中。

磁阻式隨機存取記憶體(MRAM)係一類型之非揮發性隨機存取記憶體裝置，其通常形成於一半導體基板上且經組態以在磁疇(magnetic domain)中儲存資料。與諸如快閃記憶體、動態RAM (DRAM)及靜態RAM (SRAM)之其他種類之RAM半導體裝置相反，MRAM中之資料並非藉由捕獲電荷，而是藉由使用形成於半導體基板中之磁儲存元件來儲存。

一MRAM裝置通常包括一磁隧道接面(MTJ)，該MTJ具有形成於兩個鐵磁性(FM)板(在本文中稱為第一及第二FM板)中之磁疇。第一及第二FM板之各者經組態以保持一磁化，如下文將詳細描述。MTJ進一步包括一隧道障壁(TB)層，該TB層係由一薄絕緣層(例如，其具有約3 nm之一厚度或任何其他適合厚度)製成且安置於第一FM板與第二FM板之間。第一FM板包括被設定為一特定極性之一永久磁體，而第二FM板之磁化可選擇性地經變更以匹配一外磁場(external field)之磁化，以實行資料儲存操作。MRAM裝置之一位元胞可使用任何適合類型之電晶體及一MTJ來實施。位元胞經組態以執行一MRAM位元之儲存操作(例如，讀取、寫入及擦除)。一MRAM裝置通常包括配置成一柵格之此等位元胞之一或多個陣列。各位元胞具有用於使用用於連接在位元胞與經組態以管理儲存操作之控制電路之間之位元線及字線的一柵格來管理各自MRAM位元之儲存操作的一位址。

在一些MRAM裝置中，諸如在自旋轉移力矩(STT)及垂直輸送MRAM (VMRAM)中，電流流經MTJ (即，穿過第一及第二FM板以及TB層)，且MTJ使用自旋對準(即，極化)電子直接加力矩於(torque)磁疇。換言之，流入一層中之電子改變其等自旋方向，且藉此產生轉移至各自層之一力矩。自旋方向之改變用於實行一或多個各自MRAM位元胞中之非揮發性儲存操作。此等裝置係基於電流之一隧道效應，因此，TB層之品質(例如，均勻性及形態結構)對使用MRAM裝置實行之儲存操作具有顯著影響。

本文中所描述之本發明之實施例提供用於改良一MTJ中之(若干) TB層之品質，以改良儲存操作之品質及MRAM裝置之生產良率的技術。

在一些實施例中，一種基於半導體之MRAM裝置包括：(i)具有第一及第二FM層堆疊以及一或多個TB層之一MTJ；及(ii)分別電連接至第一及第二FM層之第一及第二電極。

在一些實施例中，第一FM層堆疊(在本文中亦稱為一第一FM板)包括一層堆疊，該層堆疊包括一個鈷鐵硼(CoFeB)參考層或任何其他適合類型之(若干) FM層。FM參考層經組態以具有沿一第一自旋方向之一磁自旋，且在MTJ經受在一第一方向或與第一方向相反之一第二方向上流過MTJ的一電流時保持第一自旋方向。

在一些實施例中，第二FM層堆疊(在本文中亦稱為一第二FM板)包括不同於參考層之堆疊但包括一個CoFeB自由層或任何其他適合類型之FM層的一層堆疊。在一些實施例中，回應於在第一方向與第二方向之間變更電流，第二FM層堆疊經組態以具有分別在第一自旋方向與一第二自旋方向之間變更之磁自旋。

在一些實施例中，MTJ包括一TB層堆疊。堆疊包括第一及第二TB層，在本實例中，該等第一及第二TB層係由氧化鎂(MgO)製成，但分別具有第一及第二形態結構。在一些實施例中，第一及第二形態結構彼此不同。例如，第一TB層具有一多晶結構，且第二TB層具有一單晶結構。在本發明及發明申請專利範圍之內容背景中，術語「單晶結構」、「單晶形態結構」、「單晶體」及「單晶形態」可互換地使用，且指代整個樣本(例如，層)之晶格至層之邊緣連續且完整的一材料。此等層不具有影響層之介電性質之晶界，如下文將更詳細描述。此外，術語「多晶結構」、「多晶形態結構」及「多晶形態」可互換地使用，且指代包括許多晶體之一樣本(例如，層)，該等晶體具有不同晶向且由影響TB層之均勻性及因此品質之晶界分離。

在一些實施例中，一種用於產生MTJ之程序包括三組程序操作。在第一組程序操作中，使用一物理氣相沈積(PVD)系統來形成第一電極、第一FM層堆疊及形成於CoFeB參考層上方之一薄鎂層(例如，其具有介於約2埃與3埃之間的一厚度)。

在一些實施例中，在第一組程序操作後，使薄鎂層之外表面曝露於大氣狀況，且使其氧化以使鎂層之至少部分及通常整個厚度轉化為多晶MgO，藉此形成第一TB層。

在後續之一第二組程序操作中，使用下文詳細描述之一原子層沈積(ALD)系統在第一TB層上方形成第二TB層。在後續之一第三組程序操作中，使用一PVD系統來形成：(i)在第二TB層上方之第二FM層堆疊；及(ii)形成於第二FM層堆疊上方之第二電極。應注意，上文描述之操作之各者係在真空中實行。然而，在操作之間，使所處理之MTJ之堆疊之外表面曝露於大氣狀況，此可導致外表面之非所要氧化。原則上，可在一單一PVD系統中形成MTJ之所有層，且藉此防止非所要地曝露於大氣狀況而導致外表面之非所要氧化。然而，一PVD程序可引起TB堆疊中之線缺陷(例如，位錯及晶界)及點缺陷(例如，化學計量缺陷、法侖克耳(Frenkel)缺陷及肖特基(Schottky)缺陷)，此可降低TB堆疊之介電性質之均勻性。例如，晶界可在TB堆疊中形成一電氣短路之一路徑，此降低TB堆疊之介電性質之均勻性。

在一些實施例中，在形成第二TB層時，ALD程序經組態以在第一TB層之多晶MgO上方形成MgO之一單原子層(SAL)堆疊。應注意，與使用一PVD程序形成之一TB層相比，使用一ALD程序一次形成一個SAL改良一給定TB層之厚度均勻性(UOT)。在本實例中，第二TB層具有大於約1 nm (例如，介於約2 nm與3 nm之間)之一厚度，且與在於一PVD程序中形成之一TB層中相比，SAL堆疊具有通常不含或具有減少數目之線缺陷及/或點缺陷的單晶結構。

在此等實施例中，第一TB層(其具有多晶結構及介於約2埃與3埃之間之厚度或小於約1 nm之任何其他適合厚度)占TB堆疊之厚度之約0.01%，而第二TB層(其具有單晶結構及介於約2 nm與3 nm之間之厚度或大於約1 nm之任何其他適合厚度)占TB堆疊之厚度之約99.99%。與其之層係使用一PVD程序形成且具有一類似厚度的一TB堆疊相比，此組態改良TB堆疊介電性質之均勻性。

所揭示技術減少缺陷之數目且改良TB堆疊之均勻性。因此，所揭示技術改良基於MTJ之MRAM裝置中之儲存操作之品質(例如，降低位元錯誤率)，且改良此等MRAM裝置之生產程序中之良率。

上述描述被呈現為本文中所詳細描述之本發明之實施例的一般概述。

圖1係根據本文中所描述之一實施例之一磁阻式隨機存取記憶體(MRAM)裝置之一位元胞11的一立體示意圖。在一些實施例中，MRAM裝置(在本文中亦稱為一半導體裝置)經組態以執行MRAM位元之儲存操作(例如，讀取、寫入及擦除)。

在一些實施例中，MRAM裝置包括一或多個記憶體區塊(未展示)，各記憶體區塊包括配置成一陣列(未展示)之複數個位元胞11。各陣列包括位元線23及字線21之一柵格，且各位元胞11連接至各自位元線23及字線21，且具有在各自陣列中之一位址。各位元胞11之位址例如由MRAM裝置之控制電路(未展示)使用以用於管理各自位元胞11中之資料位元之儲存操作。

在一些實施例中，MRAM裝置之位元胞11包括：(i)下文在圖2及圖3中詳細描述之一磁隧道接面(MTJ) 22；及(ii)形成於一半導體基板12 (通常為矽晶圓)上之一電晶體15。在本實例中，電晶體15包括一金屬-氧化物-半導體(MOS)場效電晶體(FET)，但在其他實施例中，電晶體15可包括一finFET或一環繞式閘極(GAA)電晶體，或可組態以控制施加至MTJ 22之電流之方向及其他參數的任何其他適合裝置。

在一些實施例中，MRAM裝置可包括n型及p型電晶體15。例如，在一p型電晶體15中，基板12植入有n型離子，且電晶體15之一源極14區段及一汲極16區段係藉由在基板12之各自區段中植入p型離子而形成。類似地，在一n型電晶體15中，基板12植入有p型離子，且源極14及汲極16區段係藉由在基板12之各自區段中植入n型離子而形成。電晶體15進一步包括在本文中稱為一閘極20之一閘極電極，該閘極電極經組態以形成或消除源極14與汲極16之間的一空乏區(例如，沿著XYZ座標系統之X軸)。空乏區之形成或消除連同至源極及/或汲極之電壓施加一起實現電晶體15之接通/關斷切換。

在圖1之實例中，導電接觸件18形成於以下者之間：(i)源極14及/或汲極16、與(ii) (若干)字線21，以在電晶體15與MTJ 22之間傳導電信號(例如，電流)。在其他實施例中，MRAM裝置可包括用於連接於以下者之間之額外接觸件18：(i)閘極20、與(ii)一或多個位元線23及字線21，以及在超大型整合(VLSI)裝置中使用之其他適合類型之互連組件。

藉由實例展示MRAM裝置之位元胞11之此特定組態。然而，本發明之實施例絕不限於位元胞之此特定種類之例示性組態，且本文中描述之原理可同樣應用於其他種類之MRAM裝置。

圖2A及圖2B係根據本文中所描述之另一實施例之MRAM裝置之位元胞11的MTJ 22之示意性剖面圖。圖2A及圖2B呈現MTJ 22之不同儲存狀態，在本文中亦分別稱為一平行儲存狀態及一反平行儲存狀態。儲存狀態係由MTJ 22之鐵磁性(FM)層中之電子回應於沿不同方向流過MTJ 22之電流的磁自旋之配置定義。

在圖2A及圖2B之實例中，MTJ 22包括：(i)一第一鐵磁性(FM)層堆疊，在本文中亦稱為一第一FM板33；(ii)一第二FM層堆疊，在本文中亦稱為一第二FM板44；及(iii)一或多個(通常為兩個之一堆疊)隧道障壁(TB)層，在本文中亦稱為一TB堆疊55，其係形成於第一FM板33與第二FM板44之間的一電絕緣體。下文在圖3中更詳細地描述FM板33及44以及TB堆疊55之結構。

在一些實施例中，第一FM板33包括形成於字線21上方之一底部電極(下文在圖3中展示)，且第二FM板44包括一頂部電極(下文在圖3中展示)，該頂部電極係MTJ 22之最上層(沿著Z軸)，且位元線23形成於頂部電極上方。

一磁隧道接面中之隧道磁阻比 現參考圖2A，其展示處於平行儲存狀態之MTJ 22。在一些實施例中，MTJ 22經受沿一方向24之一電流(例如，自字線21流向位元線23之電流)。在此儲存狀態下，第一FM板33經組態以具有沿一自旋方向32 (例如，平行於X軸)之一磁自旋，且第二FM板44經組態以具有沿一自旋方向34之一磁自旋，自旋方向34平行於方向32。在此狀態下，FM板33及44 MTJ 22中之磁自旋方向彼此平行，且MTJ 22對電流之電阻在本文中被稱為Rp。

現參考圖2B，其展示處於反平行儲存狀態之MTJ 22。在一些實施例中，MTJ 22經受沿一方向26 (其與方向24相反)之一電流(例如，電流自位元線23流向字線21)。在此儲存狀態下，第一FM板33經組態以保持沿第一自旋方向32之磁自旋，且第二FM板44經組態以具有沿一自旋方向36之磁自旋，自旋方向36與圖2A之自旋方向34相反，且反向平行於自旋方向32。

在一些實施例中，在圖2A中所展示之平行狀態下，MTJ 22對在方向24上流動之電流的電阻被表示為Rp，且在圖2B中所展示之反平行狀態下，MTJ 22對在方向26上流動之電流的電阻被表示為Rap，Rap不同於且通常大於Rp。應注意，術語「平行」及「反平行」指代MTJ 22之磁化回應於分別在方向24及26上流動之電流的對準。

在一些實施例中，Rp與Rap之間的電阻差異指示位元胞11之儲存能力之品質及可靠性。例如，平行儲存狀態被定義為一種位元記憶體「0」狀態，且反平行儲存狀態被定義為一種位元記憶體「1」狀態。在一些實施例中，Rp與Rap之間的一較大電阻差異指示位元記憶體之0狀態與1狀態之間的較高差異，且Rp與Rap之間的一較小電阻差異可導致位元胞11中之儲存操作錯誤。例如，Rp與Rap之間的電阻差異不足(例如，約10%或更小)可導致MRAM裝置之各自位元胞11中之高位元錯誤率(BER)。此外，Rp與Rap之間的差異不足可導致在MRAM裝置之生產程序期間及/或結束之後，在測試中取消各自MRAM裝置之資格。

在一些實施例中，一品質因數可用於量測MTJ 22之品質，且用於監測MRAM裝置之生產程序。例如，一隧道磁阻比(TMR)可用於量測回應於例如在方向24與26之間改變電流之方向的相對電阻差異。換言之，下文在方程式(1)中給出之TMR量測MTJ 22之平行狀態與反平行狀態之間的相對電阻變化： (1)               

在一些實施例中，電流依一隧道效應流過TB堆疊55，在該情況中，平行狀態及反平行狀態下之電阻取決於TB堆疊55之介電性質。

在一些情況中，TB堆疊55之形態結構中之線缺陷(諸如位錯及晶界)及點缺陷(諸如化學計量缺陷、法侖克耳缺陷及肖特基缺陷)通常降低TB堆疊55之介電性質之均勻性，且藉此可降低TMR。例如，晶界(以及邊緣位錯及螺旋位錯)可在TB堆疊55中形成一電氣短路之一路徑，此減小Rp與Rap之間的差異而可導致位元胞11中之儲存操作錯誤。在本實例中，大於約100%之TMR通常導致具有零或低BER之高品質MTJ，而小於約10%之TMR通常導致高BER，該高BER在某種情況下可引起MRAM裝置不合格。

在一些實施例中，TB堆疊55之晶體結構影響TB堆疊55之介電性質。在一些實施例中，TB堆疊55之層之一多晶結構在晶體之間具有降低對流過TB堆疊55之電流之局部電阻的晶界。例如，TB堆疊55中之小晶粒與具有大晶粒之TB堆疊55相比導致更多晶界。較大晶界密度降低TB堆疊55之介電常數，且藉此降低MTJ 22之TMR。TB堆疊55之晶粒大小取決於MRAM裝置之各種生產程序(例如，熱程序)。

在其他實施例中，一單晶結構不具有晶界，且因此與一多晶結構相比可具有一較高介電常數及介電性質之經改良均勻性。在此等實施例中，TB堆疊中具有一多晶形態之一第一MTJ的TMR通常小於TB堆疊中具有一單晶形態之一第二MTJ的TMR。

在一些實施例中，與具有一多晶TB堆疊之一MRAM裝置相比，在具有一單晶TB堆疊之一MRAM裝置中，(i)各MTJ之TMR位準；及(ii) MRAM裝置之MTJ間的TMR之均勻性通常較大。因此，預期TB堆疊55之一單晶形態改良MRAM裝置之位元胞11之品質及可靠性。

藉由實例展示MTJ 22之此特定組態，以繪示本發明之實施例所解決之特定問題，且示範此等實施例在增強此一電子裝置之效能時之應用。然而，本發明之實施例絕不限於MTJ之此特定種類之例示性組態及電流方向，且本文中描述之原理可同樣應用於任何適合類型之MRAM裝置之其他種類之MTJ。

控制一磁隧道接面中之隧道障壁之形態結構 圖3係根據本文中所描述之一實施例之MTJ 22之層的一示意性剖面圖。

在一些實施例中，MTJ 22包括FM板33、形成於FM板33上方之TB堆疊55及形成於TB堆疊55上方之FM板44。

在一些實施例中，FM板33經組態以具有沿(圖2A及圖2B之)自旋方向32之一磁自旋，且在MTJ 22選擇性地經受沿方向24或與方向24相反之方向26之一電流時保持自旋方向32。在本實例中，FM板33包括以下層之一堆疊：(i)一底部電極層60，其安置於字線21上方，由銅或鎢製成，且具有介於約2 nm與10 nm之間的一厚度；(ii)一層61，其由鉭或任何其他適合類型之稀有過渡金屬製成，且具有介於約2 nm與5 nm之間的一厚度；(iii)一層62，其由鈷鐵硼(CoFeB)製成，且具有介於約1 nm與2 nm之間的一厚度，(iv)一層63，其由釕或任何其他適合類型之稀有過渡金屬製成，且具有介於約1 nm與2 nm之間的一厚度；及(v)一參考層64，其由CoFeB製成且具有介於約1 nm與3 nm之間的一厚度。

在一些實施例中，自旋方向32可僅應用於層64，而未應用於FM板33之層。

在本發明之內容背景中，用於任何數值或範疇之術語「約」或「大約」指示容許組件之部分或集合用於如本文中描述之其預期目的之一適合尺寸容限。

在一些實施例中，TB堆疊55形成於FM板33之層64上方，且包括一中間TB層66，中間TB層66係由氧化鎂(MgO)製成，且在本實例中，具有一多晶形態結構及介於約2埃與3埃之間的一厚度。如上文所描述，中間TB層66 (為簡潔起見，在本文中亦稱為TB層66或一第一TB層)通常安置於FM板33之層64上方。

在一些實施例中，TB堆疊55包括一TB層77，TB層77亦由MgO製成，且具有一單晶形態結構及介於約2 nm與3 nm之間的一厚度。TB層77在本文中亦被稱為一第二TB層。在本實例中，TB層77形成於中間TB層66上方。應注意，即使TB層66及77兩者係由MgO製成，但其等在以下方面彼此不同：(a)形態結構，及(b)厚度。此外，TB層66及77係使用不同程序產生，如下文將詳細描述。

如上文在圖2A及圖2B中所描述，單晶形態結構增加TB堆疊55之介電常數，且因此增加MTJ 22之TMR及改良MRAM裝置之MTJ (例如，MTJ 22)間的TMR之均勻性。

在一些實施例中，具有多晶結構之中間TB層66占TB堆疊55之厚度之約0.01%，且具有單晶結構之TB層77占TB堆疊55之厚度之約99.99%。在此等實施例中，歸因於厚度之較大差異，TB堆疊55之介電常數主要由TB層77之介電常數判定，出於上文描述之原因(即，形態結構)，該介電常數通常實質上大於中間TB層66之介電常數。

在一些實施例中，即使TB層66及77兩者係由相同材料(例如，MgO)製成且堆疊在TB堆疊55中，但其等係使用分別導致產生不同形態結構之不同程序形成。下文在圖4中詳細描述程序流程，但基本上，中間TB層66連同FM板33之層60至64一起在於真空中實行之一物理氣相沈積(PVD)中形成。在一些實施例中，中間TB層66係在兩個操作中形成：(i) PVD程序用於將一個鎂層作為外層安置於FM板上方；及(ii)使鎂層曝露於大氣狀況且使其氧化以使鎂層之至少部分及通常整個厚度轉化成具有多晶形態結構之MgO層。在本實例中，當將晶圓(例如，基板12)自PVD程序之真空環境移動至下文描述之另一程序工具時，實行使鎂層曝露於大氣狀況。大氣狀況之氧使氧化鎂層之表面氧化。

在一些實施例中，鎂層保護參考層64之表面以防其被氧化，且同時其自身被轉化為MgO層，該MgO層與中間TB層66為相同材料，但在一實施例中具有一不同形態結構。

在一些實施例中，在形成中間TB層66之後，使用一原子層沈積(ALD)系統在中間TB層66上方形成TB層77。類似材料(MgO)改良相容性及因此TB層66與77之間的黏附性及平滑界面(例如，沒有或幾乎沒有點缺陷)。下文在圖4中更詳細地描述程序流程。

在一些實施例中，用於產生TB層77之ALD程序經組態以在中間TB層66之多晶MgO上方形成MgO之一單原子層(SAL)堆疊。此外，歸因於一次形成一個SAL之能力，與PVD程序相比，ALD程序已改良厚度均勻性(UOT)。更明確言之，藉由使用ALD程序而非PVD程序，TB層77之UOT在一裝置級(例如，在相同MRAM裝置之MTJ 22之間)改良，但在晶圓級(例如，在晶圓中心處與邊緣處之MTJ 22之間)獲得UOT一較大改良。

在此等實施例中，歸因於ALD程序中單原子層之堆疊，TB層77具有埃級或甚至亞埃級之厚度均勻性。此外，與使用一PVD程序或另一沈積程序形成之具有相同厚度之MgO層相比，單晶結構通常無線性缺陷及/或點缺陷或具有減少數目之點缺陷。因此，TB層77之介電常數大於中間TB層66之介電常數。此外，鑑於改良之UOT及形態結構之差異，與中間TB層66之介電常數之均勻性相比，TB層77之介電常數之均勻性在各MTJ 22內及不同MTJ 22之間得以改良(例如，歸因於UOT差異，及中間TB層66中晶界及可變晶粒大小之存在)。

在一些實施例中，MTJ 22之FM板44包括以下層之一堆疊：(i)一自由層，其係由CoFeB或任何其他適合FM材料製成，安置於TB層77上方，且具有介於約1 nm與2 nm之間的一厚度；(ii)一罩蓋層79，其係由MgO製成，安置於自由層78上方，且具有介於約1 nm與2 nm之間的一厚度(在本實例中，罩蓋層79有助於保持自由層78之經程式化狀態)；及(iii)一頂部電極層80，其由類似銅或鎢之底部電極60製成且具有例如介於約2 nm與10 nm之間的一類似厚度。在本實例中，如上文在圖1中所展示，頂部電極層80安置於罩蓋層79上方，且位元線23安置於頂部電極層80上方。

藉由實例提供MTJ 22之此特定組態，以繪示本發明之實施例所解決之特定問題，且示範此等實施例在增強此一磁隧道接面(MTJ)之效能時之應用。然而，本發明之實施例絕不限於MTJ 22之此特定種類之例示性組態，且本文中描述之原理可同樣應用於任何適合類型之MRAM裝置之其他種類之MTJ。更明確言之，層之數目、各層之厚度及各層之(若干)材料及電性質係藉由實例提供，且在其他實施例中，除上文描述之層之一或多者之外或代替該等層之一或多者，MTJ 22亦可包括適合層之任何其他適合組合。

圖4係示意性地繪示根據本文中所描述之一實施例之用於產生MTJ 22之一方法的一流程圖。

方法從第一FM堆疊形成操作100開始，其用於產生FM板33。操作100以將具有電晶體15及字線21之一個矽晶圓(例如，基板12)插入至一PVD系統中開始，該PVD系統在真空中操作且具有多個處理腔室，及用於在處於真空中時在處理腔室之間轉移晶圓之一或多個機器人。

在一些實施例中，在操作100中形成FM板33之以下層：(i)底部電極層60，其安置於字線21上方，由銅或鎢或任何其他適合金屬或合金製成，且具有介於約2 nm與10 nm之間的一厚度；(ii)層61，其係由鉭製成且具有介於約2 nm與5 nm之間的一厚度，形成於層60上方；(iii)層62，其係由CoFeB製成且具有介於約1 nm與2 nm之間的一厚度，形成於層61上方；(iv)層63，其係由釕製成且具有介於約1 nm與2 nm之間的一厚度，形成於層62上方；及(v)參考層64，其係由CoFeB製成且具有介於約1 nm與3 nm之間的一厚度，形成於層63上方。

在一些實施例中，層60、61及63分別係在PVD系統之第一、第二及第三腔室中形成，且由類似材料製成之層62及64係在PVD系統之一第四腔室中形成。應注意，任何非預期曝露於氧可導致在層60至64之一或多者上非所要地形成一個氧化層。然而，因為層60至64係在真空中形成，所以此等層皆非無意間曝露於PVD系統周圍之大氣狀況之氧。在此等實施例中，PVD程序實現FM板33之FM性質之緊密保存。

在鎂層形成操作102，將晶圓保持在PVD系統之真空中且轉移至PVD系統之鎂沈積腔室。在一些實施例中，在CoFeB參考層64上方形成具有約為2埃或3埃之一厚度之鎂層。應注意，在結束操作102之後，晶圓具有安置於字線21上方之FM板33，及形成於FM板33之CoFeB參考層64上方之鎂層。

在一第一障壁層形成操作104，自PVD系統轉移晶圓且將其插入至上文在圖3中描述之ALD系統中。應注意，在安置鎂層之後，CoFeB參考層64無法曝露於氧或PVD系統周圍之大氣狀況之任何其他非所要氣體。在一些實施例中，在將晶圓保持在大氣狀況中時，使鎂層之表面曝露於大氣狀況之氧，且鎂層轉化為多晶MgO層以形成上文在圖3中詳細描述之中間TB層66。應注意，鎂對氧具有親和性，且因此，可在於PVD與ALD系統之間轉移晶圓時獲得中間TB層66之形成。

在其他實施例中，可藉由將晶圓放置於富氧環境(例如，包括富氧氣溶膠之流體或高濃度氧氣)中及/或藉由提高晶圓之溫度以提高鎂層之氧化速率，來增強鎂層之氧化及中間TB層66之形成。

在替代實施例中，可對鎂層應用一受控氧化程序，使得增強中間TB層66之任何其他適合形態結構之形成。例如，中間TB層66可具有單晶結構或任何其他形態結構。如上文在圖3中所描述，中間TB層66之厚度約為2埃或3埃，因此中間TB層66對TB堆疊55之介電性質的影響幾乎可忽略。

應注意，在結束操作104之後，晶圓具有由晶圓之聚矽氧製成之一背面外表面，及由中間TB層66之MgO製成之一正面表面。

在將晶圓插入至ALD系統中之後，在ALD系統內實行操作106、108、110及112，以形成上文在圖3中詳細描述之TB層77之一單原子層(SAL)。應注意，操作106、108、110及112係在多次反覆中實行， 每次反覆用於形成一額外SAL，使得TB層77包括多個SAL之一堆疊。在鎂SAL形成操作106，將含鎂前驅體(MCP)施覆至晶圓之正面表面。在一些實施例中，在第一次反覆中，正面表面包括中間TB層66之MgO多晶結構，從第二次反覆開始，晶圓之正面表面包括TB層77之最上SAL之MgO多晶形態結構。

在一第一沖洗操作108，將氮(N₂)氣或任何其他適合氣體(或流體)應用於ALD處理腔室，以例如用於排空前驅體。

在氧化操作110中，使基於MCP之鎂SAL之表面曝露於氧(在ALD處理腔室中)，以使鎂SAL轉化為具有一單晶結構之MgO SAL。

在一第二沖洗操作112，將氮(N₂)氣或任何其他適合類型之氣體或流體應用於ALD處理腔室，以用於排空氧且為下一程序製備晶圓之外表面。應注意，在結束操作110之後，一個MgO層形成於晶圓之外表面上。在一些實施例中，操作106至110組成一個二元ALD程序之一劑量-沖洗-劑量-沖洗序列，且每循環單晶MgO層之生長尤其取決於諸如操作106中之前驅體壓力及前驅體在MgO層之表面上之黏附機率的各種參數。黏附機率尤其取決於表面製備之品質。例如，降落在MgO層之外表面上之聚合物的殘餘物通常降低黏附機率，干擾SAL之形成且可引起降低MTJ 22之生產良產及/或可靠性之缺陷。

在一些實施例中，TB層77通常包括多個單晶MgO SAL之一堆疊，該等單晶MgO SAL之各者在上文描述之操作106至110中形成。單晶MgO SAL之數目係根據TB堆疊55之所需介電性質預定義。在本實例中，TB層77具有介於約2 nm與3 nm之間的一厚度，因此TB層77包括介於約5個與20個之間的單晶MgO SAL，例如約10個單晶MgO SAL。

在一決策操作114，比較經形成之單晶MgO SAL之所需數目與實際數目。在一些實施例中，ALD系統之一處理器保持指示在ALD程序中形成之MgO SAL之當前數目之一計數器，及指示用於產生TB層77所需之單晶MgO SAL之數目之一臨限值。假使由計數器計數之SAL之數目小於臨限值，則方法迴歸至操作106。假使計數器中之數目等於(或超過)臨限值中之數目，則方法繼續進行至一第二FM堆疊形成操作116用於產生FM板44。在操作116中，將晶圓自ALD系統轉移至一PVD系統以形成FM板44。

應注意，原則上，可由除MgO以外之任何其他適合材料形成中間TB層66。在一些實施例中，當TB層66及77兩者係由MgO (或任何其他適合材料)製成時，與中間TB層66及TB層77係由不同材料製成之情況相比，TB層66與77之間的界面通常無、或具有減少數目之點缺陷(例如，化學計量缺陷、法侖克耳缺陷及肖特基缺陷)及線缺陷(例如，位錯)。

在一些實施例中，FM板44之層係在PVD系統中在真空中使用上文在操作100中描述之技術且以所需變化形成。在本實例中，FM板44係使用操作116之以下程序形成：(i)將由CoFeB製成且具有介於約1 nm與2 nm之間之一厚度的自由層78安置於TB層77上方；(ii)將由MgO製成且具有介於約1 nm與2 nm之間之一厚度的罩蓋層79安置於自由層78上方；及(iii)將由銅或鎢製成且具有介於約2 nm與10 nm之間之一厚度的頂部電極層80形成於罩蓋層79上方。在結束操作116之程序之後，MTJ 22之所有層被形成且堆疊在一起，如上文在圖3中詳細展示及描述。

在結束方法之一操作118，實行一或多個退火程序以最佳化MTJ 22之結構，且將MTJ 22圖案化為例如上文在圖1中所展示之結構。退火程序可用於改良MTJ 22之層之間的界面，及/或用於減少TB堆疊55之層內及之間點缺陷及線缺陷之殘餘物。此外，在結束MTJ 22之形成之後，將位元線23安置在頂部電極層80上方，如上文在圖1中所展示。應注意，退火程序之一或多者可在結束(若干)位元胞11之產生之後(例如，在MRAM裝置之裝配及/或封裝之前或期間)實行。

圖4之方法係藉由實例提供，且為了呈現清楚起見而被簡化。在其他實施例中，上文描述之技術可在進行所需改變之情況下應用於任何其他適合類型之層：(i)由任何其他適合材料製成；(ii)具有任何適合厚度；(iii)配置成任何其他適合結構；及(iv)使用類似於或不同於上文描述之PVD及ALD程序之任何適合程序形成。

此外，用於產生MTJ 22或任何其他種類之MTJ之一適合方法可使用任何其他適合操作順序使用圖4之操作。

應注意，上文描述之實施例經引用作為實例，且本發明不限於上文中特別展示及描述之內容。實情係，本發明之範疇包含上文中描述之各種特徵之組合及子組合兩者，以及習知此項技術者在閱讀前述描述時會想到且在先前技術中未揭示之其變動及修改。藉由引用併入本專利申請案中之文件應被視為本申請案之一組成部分，惟在此等經併入文件中依與本說明書中所明確或隱含進行之定義衝突的一方式定義任何術語除外，僅應考量本說明書中之定義。

11:位元胞 12:半導體基板 14:源極 15:電晶體 16:汲極 18:接觸件 20:閘極 21:字線 22:磁隧道接面(MTJ) 23:位元線 24:方向 26:方向 32:第一自旋方向 33:第一鐵磁性(FM)板 34:自旋方向 36:自旋方向 44:第二鐵磁性(FM)板 55:隧道障壁(TB)堆疊 60:底部電極層/底部電極 61:層 62:層 63:層 64:參考層 66:中間隧道障壁(TB)層 77:隧道障壁(TB)層 78:自由層 79:罩蓋層 80:頂部電極層 100:第一FM堆疊形成操作 102:鎂層形成操作 104:第一障壁層形成操作 106:鎂SAL形成操作 108:第一沖洗操作 110:氧化操作 112:第二沖洗操作 114:決策操作 116:第二FM堆疊形成操作 118:操作

圖1係根據本文中所描述之一實施例之一磁阻式隨機存取記憶體(MRAM)裝置之一位元胞的一立體示意圖； 圖2A及圖2B係根據本文中所描述之實施例之處於不同儲存狀態之MRAM裝置的一磁隧道接面(MTJ)之示意性剖面圖； 圖3係根據本文中所描述之一實施例之堆疊於圖1及圖2之MTJ中的層之一示意性剖面圖；及 圖4係示意性地繪示根據本文中所描述之一實施例之用於產生圖3之MTJ的一方法之一流程圖。

22:磁隧道接面(MTJ) 33:第一鐵磁性(FM)板 44:第二鐵磁性(FM)板 55:隧道障壁(TB)堆疊 60:底部電極層/底部電極 61:層 62:層 63:層 64:參考層 66:中間隧道障壁(TB)層 77:隧道障壁(TB)層 78:自由層 79:罩蓋層 80:頂部電極層

Claims (19)

1. 一種半導體裝置，其包括： 一磁隧道接面(MTJ，magnetic tunnel junction)，其包括： 一第一鐵磁性(FM，ferromagnetic)層，其經組態以具有沿一第一自旋(spin)方向之一磁自旋，且在該MTJ經受沿一第一方向或與該第一方向相反之一第二方向的一電流時保持該第一自旋方向； 一第二FM層，其經組態以具有分別回應於在該第一方向與該第二方向之間變更該電流而在該第一自旋方向與一第二自旋方向之間選擇性地變更的該磁自旋；及 一隧道障壁(TB，tunnel barrier)層堆疊，該堆疊包括：(i)具有一多晶(polycrystalline)結構之一第一TB層，該第一TB層安置於該第一FM層上方；及(ii)具有一單晶(monocrystalline)結構之一第二TB層，該第二TB層係由與該第一TB層相同之一材料形成，且安置於該第一TB層與該第二FM層之間；及 第一及第二電極，其等分別電連接至該等第一及第二FM層。
2. 如請求項1之半導體裝置，其中該第一TB層具有小於1奈米之一厚度。
3. 如請求項1之半導體裝置，其中該第一TB層及該第二TB層包括氧化鎂(MgO)。
4. 如請求項3之半導體裝置，其中該第二TB層包括該MgO之一單原子層堆疊，且具有大於1奈米之一厚度。
5. 如請求項1之半導體裝置，其中在該電流之預定義狀況下，該第一TB層具有一第一介電常數，且該第二TB層具有不同於該第一介電常數之一第二介電常數，且其中在該等預定義狀況及該電流在該第一方向與該第二方向之間之變更下，該MTJ經組態以具有大於100%之一隧道磁阻比(TMR，tunnel magnetoresistance ratio)。
6. 如請求項1之半導體裝置，其中該第一TB層具有一第一厚度均勻性(UOT，uniformity of thickness)，且該第二TB層具有不同於該第一UOT之一第二UOT。
7. 如請求項1之半導體裝置，其中(i)該第一FM層包括耦接至該第一TB層之一最頂(topmost)第一FM層，及連接於該最頂第一FM層與該第一電極之間之多個FM層的一第一堆疊；及(ii)該第二FM層包括耦接至該第二TB層之一最底(bottommost)第二FM層，及連接於該最底第二FM層與該第二電極之間之多個FM層的一第二堆疊。
8. 如請求項1之半導體裝置，其中該半導體裝置包括具有包括該MTJ之至少一位元胞(bit cell)之一磁阻式隨機存取記憶體(MRAM，Magnetoresistive Random Access Memory)裝置。
9. 如請求項1之半導體裝置，其中回應於在該第一方向上施加該電流，該MTJ具有對該電流之一第一電阻，且回應於在該第二方向上施加該電流，該MTJ具有不同於該第一電阻之一第二電阻。
10. 一種產生一半導體裝置之方法，該方法包括： 使用一第一程序類型形成一第一鐵磁性(FM)層； 在該第一FM層上方且使用不同於該第一程序類型之一第二程序類型形成具有一單晶結構之一隧道障壁(TB)層；及 使用該第一程序類型在該TB層上方形成一第二FM層。
11. 如請求項10之方法，其進一步包括在該第一FM層之前，形成一額外TB層以定位於該第一FM層與該TB層之間。
12. 如請求項11之方法，其中形成該額外TB層包括：使用該第一程序類型以在該第一FM層上方形成一個鎂層，及在形成該TB層之前，使該額外TB層曝露於氧以使該鎂層之至少部分轉化為多晶氧化鎂(MgO)。
13. 如請求項12之方法，其中該第一程序類型包括一物理氣相沈積(PVD，physical vapor deposition)程序，且其中該第二程序類型包括一原子層沈積(ALD，atomic layer deposition)程序。
14. 如請求項13之方法，其中該PVD程序係在真空中實行且在處於該真空中時在該第一FM層上方形成該額外TB層，且其中使該額外TB層曝露於氧包括：在使用該ALD程序形成該TB層之前使該鎂層曝露於大氣狀況。
15. 如請求項12之方法，其中形成該TB層包括：在該額外TB層之該多晶MgO上方形成一單原子層(SAL，single-atom layer)堆疊。
16. 如請求項15之方法，其中形成該等SAL之一給定SAL包括：(i)將含鎂前驅體(MCP，magnesium-containing precursors)施覆至一外表面；及隨後(ii)使該等MCP曝露於活性氧化劑以用於形成一個MgO SAL。
17. 如請求項16之方法，其進一步包括：在施覆該等MCP之後應用一第一沖洗程序；及在形成該MgO SAL之後應用一第二沖洗程序。
18. 如請求項17之方法，其中形成該SAL堆疊包括：在該多晶MgO之該外表面上方形成一第一SAL且在該第一SAL之該外表面上方形成一第二SAL，以累積複數個SAL。
19. 如請求項10之方法，其進一步包括形成第一及第二電極，且其中：(i)形成該第一FM層包括形成連接於該第一FM層與該第一電極之間之多個FM層的一第一堆疊；及(ii)形成該第二FM層包括形成連接於該第二FM層與該第二電極之間之多個FM層的一第二堆疊。