TWI901765B

TWI901765B - 圖案化後段製程堆疊之方法及在後段製程堆疊中形成通孔之方法

Info

Publication number: TWI901765B
Application number: TW110134217A
Authority: TW
Inventors: 賽爺曼德麥巴吉; 夏姆卡達利; 馬爾文派克; 方聖博; 李奧納古勒; 查理斯沃蘭斯; 詹姆士鄭
Original assignee: 美商英特爾股份有限公司
Priority date: 2020-11-30
Filing date: 2021-09-14
Publication date: 2025-10-21
Also published as: WO2022115141A1; US20220172857A1; US12051623B2; TW202230035A

Abstract

本文所揭露的實施例包含圖案化後段製程(BEOL)堆疊及所產生之結構的方法。在一實施例中，一種圖案化BEOL堆疊之方法包含在層間介電質(ILD)上方形成光柵，以及在該光柵上方形成間隔件。在一實施例中，該間隔件對於該光柵為蝕刻選擇性的。在一實施例中，該方法更包含在該光柵及該間隔件上方設置硬遮罩，以及圖案化該硬遮罩，以在該硬遮罩中形成開口。在一實施例中，該方法更包含使用插塞填充該開口，移除該硬遮罩及蝕刻該間隔件。在一實施例中，藉由該插塞保護間隔件的一部分免於該蝕刻。在一實施例中，該方法可更包含移除該插塞，並使用蝕刻製程將該光柵轉移至該ILD中。

Description

圖案化後段製程堆疊之方法及在後段製程堆疊中形成通孔之方法

本發明的實施例屬於半導體結構與處理領域，尤其是涉及用於在改善可製造性的同時改善邊緣放置誤差(edge placement error)裕度(margin)的方法。

在後段製程(back end of line，BEOL)製造中，需要導電通孔和絕緣插塞，以便在BEOL堆疊的多個層之間提供所需的電布線(electrical routing)。在通孔和插塞的製造過程中，邊緣放置誤差可能會在裝置中產生缺陷。舉例而言，邊緣放置誤差可能會導致產生不需要的通孔，因而導致在BEOL堆疊中創造不良的短路。在一些BEOL堆疊中，光柵用於使覆蓋裕度(margin)增大，以避免邊緣放置誤差。然而，隨著臨界尺寸(critical dimension)的持續縮小，光柵的寬度會減小。因此，邊緣放置誤差的裕度繼續減小。

100:半導體裝置

101:半導體裝置

105:基板

110:硬遮罩

120:光柵

130:光阻層

132:抗反射塗層

135:開口

140:間隔件

200:半導體裝置

204:金屬層

205:層間介電質

206:暴露表面

220:光柵

240:間隔件

241:底切

245:插塞

300:半導體裝置

304:金屬層

305:層間介電質

306:暴露表面

307:犧牲層

320:光柵

340:間隔件

345:插塞

400:電子裝置

404:金屬層

405:層間介電質

406:表面

407:犧牲層

420:光柵

440:間隔件

442:通道

445:插塞

451:第一硬遮罩層

452:氧化層

453:第二硬遮罩層

455:光阻

461:開口

462:溝槽

500:半導體裝置

504:金屬層

505:層間介電質

507:犧牲層

520:光柵

540:間隔件

542:通道

551:第一硬遮罩層

552:氧化層

553:第二硬遮罩層

561:開口

562:通孔開口

600:計算裝置

602:板體

604:處理器

606:通訊晶片

700:中介層

702:第一基板

704:第二基板

706:球柵陣列

708:金屬互連

710:通孔

712:矽穿孔

714:嵌入式元件

M₁:邊緣放置誤差裕度

M₂:邊緣放置誤差裕度

P:節距

W:寬度

T:厚度

[圖1A]係半導體裝置的橫截面圖，其描繪小的邊緣放置誤差裕度。

[圖1B]係根據一實施例之半導體裝置的橫截面圖，該半導體裝置包含增加邊緣放置誤差裕度的間隔層。

[圖2A]係根據一實施例之半導體裝置的橫截面圖，該半導體裝置具有光柵及間隔件，其中光柵及間隔件包含相同的材料。

[圖2B]係根據一實施例之圖2A中的半導體裝置在蝕刻製程之後的橫截面圖。

[圖3A]係根據一實施例之半導體裝置的橫截面圖，該半導體裝置具有光柵及間隔件，其中光柵和間隔件相對於彼此是蝕刻選擇性的。

[圖3B]係根據一實施例之圖3A中的半導體裝置在蝕刻製程之後的橫截面圖。

[圖4A]係根據一實施例之具有光柵的半導體裝置的橫截面圖。

[圖4B]係根據一實施例之在將共形的間隔件設置在光柵上方之後的半導體裝置的橫截面圖。

[圖4C]係根據一實施例之在將硬遮罩設置在共形的間隔件上方之後的半導體裝置的橫截面圖。

[圖4D]係根據一實施例之在硬遮罩中圖案化開口之後的半導體裝置的橫截面圖。

[圖4E]係根據一實施例之在硬遮罩的開口中設置插塞之後的半導體裝置的橫截面圖。

[圖4F]係根據一實施例之在蝕刻間隔件之後的半導體裝置的橫截面圖。

[圖4G]係根據一實施例之在蝕刻下層的層間介電質(interlayer dielectric，ILD)之後的半導體裝置的橫截面圖。

[圖4H]係根據一實施例之在形成穿過下層的層間介電質(ILD)的溝槽之後的半導體裝置的橫截面圖。

[圖5A]係根據一實施例之在硬遮罩中形成開口以暴露間隔件的一部分之後的半導體裝置的橫截面圖。

[圖5B]係根據一實施例之在蝕刻間隔件之後的半導體裝置的橫截面圖。

[圖5C]係根據一實施例之在轉移通孔開口至ILD之後的半導體裝置的橫截面圖。

[圖6]繪示根據本發明的一實施例之一實現的計算裝置。

[圖7]係實現本發明的一個或多個實施例之中介層。

【發明內容】及【實施方式】

本文所述的實施例包含用於在改善可製造性的同時改善邊緣放置誤差(edge placement error)裕度(margin)的半導體裝置及方法。在以下描述中，闡述了許多具體細節(例如，具體的整合及材料體系(regime))，以提供徹底理解本發明之實施例。對於所屬技術領域中具有通常知識者來說可清楚瞭解的是，可在沒有這些具體細節的情況下實施本發明的實施例。在其他情況下，為了避免不必要地模糊本發明的實施例，故不詳細描述諸如積體電路設計布局之類的習知特徵。此外，應當理解，圖式中所示的各個實施例係為說明性的表示，且不一定按比例繪製。

某些術語亦可能在以下描述中使用以僅供參考目的，因此並非旨在作為限制。舉例而言，諸如「上」、「下」、「上方」、「下方」、「底部」和「頂部」之類的術語係指所參考之圖式中的方向。諸如「前」、「後」、「背面」和「側面」等術語描述組件的多個部分在一致但任意的參考坐標內的方向及/或位置，其可藉由參考描述所討論的組件的文字敘述和相關聯的圖式而為明確。此類術語可包含上述具體提及的詞、其派生詞以及類似含義的詞。

如上所述，隨著半導體裝置持續不斷縮小至更小的臨界尺寸，邊緣放置誤差裕度會持續減小。圖1A顯示可用的邊緣放置誤差裕度的範例。圖1A中顯示半導體裝置100。半導體裝置100包含基板105及光柵120(其包含複數條平行線)。硬遮罩110設置在光柵120上方，以及光阻層(resist layer)130和抗反射塗層(antireflective coating)132設置在硬遮罩110上方。如圖所示，光柵120具有節距P且每條線具有寬度W。舉例而言，節距P可為約30nm且寬度W可為約12nm。

如圖所示，在光柵120的該等線之間的通道上方的開口135經圖案化而於光阻層130中。開口135可具有邊緣放置誤差裕度M₁。在節距P約為30nm且寬度W約為12nm的情況下，邊緣放置誤差裕度M₁僅約為6nm。換言之，系統中的所有覆蓋誤差加起來最多只能達到大約6nm。如果覆蓋誤差超過6nm，則開口135會有無意地延伸至相鄰通道上的可能性。這將導致半導體裝置中的缺陷(例如，非預期的通孔或插塞)。

因此，本文所揭露的實施例包含增加邊緣放置誤差裕度的間隔件。裕度的增加允許更好地防止印刷缺陷，並允許將半導體裝置改進縮小至更小的臨界尺寸(critical dimension，CD)。圖1B顯示利用這種間隔件140之半導體裝置101的範例。

現參考圖1B，其為根據一實施例之半導體裝置101的橫截面圖。半導體裝置101可實質上類似繪示於圖1A中的半導體裝置100，除了光柵120內襯有間隔件140。間隔件140為沿著光柵120的側壁表面和頂面設置的共形層(conformal layer)。因此，間隔件140的內含增加了光柵120中的線的寬度。據此，邊緣放置誤差裕度M₂增加。舉例而言，邊緣放置誤差裕度M₂可以增加實質上等於間隔件 140之厚度T的量。舉例而言，間隔件140可具有大約5nm的厚度。在這樣的實施例中，邊緣放置誤差裕度M₂可從6nm增加至11nm。

現參考圖2A和2B，一對橫截面圖示描繪半導體裝置200的蝕刻製程，半導體裝置200具有在光柵220及間隔件240上方的插塞。光柵220及間隔件240設置在ILD 205上方。ILD 205可在金屬層204上方。在某些情況下，可在ILD 205及金屬層204之間設置蝕刻停止層(未繪示出)。

在所繪示的實施例中，光柵220及間隔件240包含實質上相同的一種或多種材料，且彼此不具有蝕刻選擇性。舉例而言，光柵220及間隔件240可包含矽和氮(例如，SiN)。插塞245可設置在光柵220的平行線之間的通道中。插塞245在蝕刻製程期間保護間隔件240的多個部分。

如圖2B所示，蝕刻製程移除間隔件240的暴露部分。然而，應當理解，蝕刻製程對下層的光柵220沒有選擇性，且需要計時蝕刻(timed etch)。由於間隔件240的低厚度(例如，5nm或更小)，蝕刻製程的持續時間很短(例如，5秒或更短)。這種快速蝕刻製程在大多數大批量製造(high volume manufacturing，HVM)工具中是不可重複的。據此，處理參數(諸如但不限於腔體匹配、可重複性等)不容易控制。這可能導致過度蝕刻而損壞光柵220。此外，ILD 205對於間隔件240亦可能為非蝕刻選擇性的。據此，也可能發生對暴露表面206的損壞。

為了增加蝕刻的持續時間，可使用濕蝕刻製程代替乾蝕刻。然而，濕蝕刻製程可能導致插塞245的底切。換言之，插塞245及光柵220之間的間隔件的部分可能被移除而形成底切241。這可能導致插塞245失去與光柵220的接觸，從而導致喪失插塞缺陷(missing plug defect)。

因此，本文所揭露的實施例包含對於光柵具有蝕刻選擇性的間隔件。在間隔件與光柵之間提供蝕刻選擇性允許在不損壞下層的的光柵的情況下蝕刻間隔件。為了最小化或消除插塞的底切，亦可使用偏壓乾蝕刻。蝕刻選擇性材料的使用允許更長持續時間的蝕刻製程(例如，25秒或更長)，其與HVM處理工具更相容。此外，實施例可包含在ILD與光柵之間的犧牲層。犧牲層可包含與間隔件相同的材料，以允許以單一蝕刻製程進行蝕刻。犧牲層對於ILD亦可為蝕刻選擇性的，以便在蝕刻製程過程中對ILD的暴露部分的損壞(damage)最小。

圖3A和3B顯示此種實施例之範例。如圖3A所示，半導體裝置300包含在ILD 305及下層的金屬層304上方的犧牲層307。光柵320及共形的間隔件340在犧牲層307上方。插塞345可設置在光柵320的平行線之間。

如圖3B所示，蝕刻製程移除間隔件340的暴露部分，並蝕刻通過犧牲層307的暴露部分。由於蝕刻選擇性，在插塞345下方未有底切且實質上未對光柵320造成損壞。此外，ILD 305的暴露表面306實質上沒有損壞。

現參考圖4A-4H，其顯示根據一實施例之描繪用於在後段製程(BEOL)堆疊中形成插塞之製程的一系列橫截面圖。

現參考圖4A，顯示根據實施例的電子裝置400的橫截面圖。在所繪示的實施例中僅顯示BEOL堆疊的一部分。應當理解，BEOL堆疊可設置在半導體基板上方。在一實施例中，下層的半導體基板可為用於製造積體電路的一般工件對象。半導體基板通常包含晶圓或其他矽片或另外的半導體材料。適合的半導體基板包含但不限於單晶矽、多晶矽和絕緣體上矽(SOI)，以及由其他半導體材料形成的類似基板，例如包含鍺、碳或III-V族材料的基板。取決於製造階段，半導體基板通常包含電晶體、積體電路等。基板亦可包含半導體材料、金屬、介電質、摻雜物和其他常見於半導體基板中的材料。

在所繪示的實施例中僅顯示BEOL堆疊的互連層。舉例而言，繪示了金屬層404及金屬層404上方的ILD 405。在若干實施例中，可在金屬層404和ILD 405之間設置蝕刻停止層(未繪示出)。金屬層404可包含多個導電跡線，其用以為下層的半導體基板上之多個元件提供互連。在一實施例中，亦如遍及本說明書中各處所使用的，金屬層或互連線材料(及通孔材料)由一個或多個金屬或其他導電結構組成。一個常見的範例為使用銅線以及在銅與周圍ILD材料之間可能包含或可能不包含阻障層的結構。如本文中所使用，術語金屬包含合金、堆疊和多種金屬的其他組合。舉例而言，金屬互連線可包含阻障層(例如，包含Ta、TaN、Ti或TiN其中之一或多者的層)、不同金屬或合金的堆疊等。因此，互連線可為單一材料層，或者可由數個層形成，包含多個導電襯墊層(conductive liner layer)和多個填充層(fill layer)。任何適當的沉積製程(例如，電鍍、化學氣相沉積或物理氣相沉積)皆可用以形成互連線。在一實施例中，互連線由導電材料組成，例如但不限於Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金。互連線在本領域中有時亦稱為跡線、導線、線、金屬或簡稱互連。

在一實施例中，如遍及本說明書各處所使用的，層間介電質(ILD)材料由一層介電或絕緣材料組成，或包含介電或絕緣材料層。適當的介電材料的範例包含但不限於矽的氧化物(例如，二氧化矽(SiO₂))、矽的摻雜氧化物、矽的氟化氧化物、矽的碳摻雜氧化物、本領域中已知的各種的低k介電材料及其組合。層間介電材料可藉由技術形成，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)或藉由其他沉積方法。

在一實施例中，在ILD 405上方設置犧牲層407。犧牲層407可為對於ILD 405具有蝕刻選擇性的材料。在若干實施例中，犧牲層407可為與隨後沉積的間隔件相同的材料。舉例而言，犧牲層407可包含鈦及氮(例如，TiN)。

在一實施例中，光柵420位於犧牲層407上方。光柵420可包含以正規節距間隔的複數個平行線。每條線可具有側壁表面及頂面。光柵420可為對於下層的犧牲層407具有蝕刻選擇性的任何適合的材料。舉例而言，光柵420可包含硬遮罩材料。在若干實施例中，光柵420可包含單一材料層，或者光柵420可包含不只一個材料層的堆疊。在一特定實施例中，光柵420可包含矽及氮(例如，SiN)。

現參考圖4B，其為根據一實施例之在將間隔件440設置在光柵420上方之後的半導體裝置400的橫截面圖。間隔件440可為一共形層。換言之，間隔件440可襯在光柵420的側壁及頂面上。間隔件440亦可設置在位於光柵420的該等線之間之犧牲層407的暴露的頂面上方。可使用任何適合的共形沉積製程來沉積間隔件440。舉例而言，間隔件440可藉由原子層沉積(atomic layer deposition，ALD)、CVD或諸如此類來沉積。在一實施例中，間隔件440可具有厚度T。在一實施例中，厚度T可為大約10nm或更小，或者大約5nm或更小。間隔件440可包含對周圍材料具有蝕刻選擇性的材料。舉例而言，間隔件440可包含鈦及氮(例如，TiN)，其對於可以用於形成光柵的SiN為蝕刻選擇性的。在一實施例中，間隔件440及犧牲層407可包含相同的材料。在一實施例中，間隔件440縮減了光柵420的該等相鄰線之間之通道442的寬度。舉例而言，通道442的寬度可由間隔件440的縱向部分來界定。

現參考圖4C，其為根據一實施例之在將硬遮罩設置在間隔件440上方之後的半導體裝置400的橫截面圖。在一實施例中，硬遮罩可包含第一硬遮罩層451、氧化層452和第二硬遮罩層453。惟，應當理解，亦可使用其他硬遮罩堆疊或單一硬遮罩材料。第一硬遮罩層451可填充光柵420的該等線之間之通道442。硬遮罩可使用任何適合的微影製程來圖案化。舉例而言，光阻455可設置在第二硬遮罩層453上方。光阻455可包含開口以允許對硬遮罩的多個部分進行圖案化。

現參考圖4D，其為根據一實施例之在硬遮罩被圖案化以在該等通道442其中之一上方形成一開口461之後的半導體裝置400的橫截面圖。圖案化製程清除在暴露的通道442中包含第一硬遮罩層451之該等部分的硬遮罩。換言之，在圖案化製程的過程中，通道442實質上被清除，而暴露出間隔件440的側壁表面及頂面的一部分。

現參考圖4E，其為根據一實施例之在將插塞445設置在通道442中且移除硬遮罩之後的半導體裝置400的橫截面圖。插塞445設置在藉由圖案化開口於硬遮罩中所暴露的通道442中。在形成插塞445之後，選擇性地移除包含第一硬遮罩層551、氧化物552和第二硬遮罩層553的硬遮罩。在一實施例中，插塞445可為對於第一硬遮罩層551、氧化物552、第二硬遮罩層553及間隔件440具有選擇性的硬遮罩材料。

現參考圖4F，其顯示根據一實施例之在選擇性蝕刻間隔件440及犧牲層407之後的半導體裝置400的橫截面圖。在一實施例中，間隔件440可使用乾蝕刻製程蝕刻。特別地，由於間隔件440及光柵420之間的蝕刻選擇性，蝕刻的持續時間可能會增加，以為了適應HVM蝕刻設備的最小處理持續時間。在一實施例中，蝕刻持續時間可為大約25秒或更長。在蝕刻製程過程中，亦可蝕刻犧牲層407的暴露部分。由於犧牲層407與ILD 405之間的蝕刻選擇性，ILD 405的表面406未損壞。在一實施例中，蝕刻製程可被偏壓以最小化或消除插塞445的底切。據此，在若干實施例中，消除了喪失插塞缺陷。

現參考圖4G，其為根據一實施例在移除插塞445之後的半導體裝置400的橫截面圖。在一實施例中，插塞445可使用對於間隔件440為選擇性的蝕刻製程來移除。

現參考圖4H，其為根據一實施例之在穿過ILD 405形成溝槽462之後的半導體裝置400的橫截面圖。在一實施例中，溝槽462穿過ILD 405的整個厚度。在ILD 405與金屬層404之間具有蝕刻停止(未繪示出)的一實施例中，蝕刻停止蝕刻(etchstop etch)亦可被實現以暴露金屬層404。如圖4H所示，蝕刻製程亦可降低光柵420及間隔件440的剩餘部分的高度。在圖4H的製程之後，導電材料可使用標準金屬沉積製程填充溝槽462。

現參考圖5A-5C，其顯示根據一實施例之描繪使用間隔件形成導電通孔之製程的一系列橫截面圖。圖5A之前的半導體裝置500的處理可實質上類似於圖4A-4C中的處理，在此不再贅述。舉例而言，半導體裝置500可包含金屬層504、ILD 505、犧牲層507、光柵520及共形的間隔件540，其由類似於上述圖4A-4C中所描述的製程形成。

現參考圖5A，其顯示根據一實施例之在圖案化包含第一硬遮罩層551、氧化物552及第二硬遮罩層553的硬遮罩以形成開口561之後的半導體裝置500的橫截面圖。開口561可暴露光柵520的多個線之間的通道542。

現參考圖5B，其顯示根據一實施例之在蝕刻暴露的通道542內的間隔件540及犧牲層507之後的半導體裝置500的橫截面圖。在一實施例中，蝕刻製程對於光柵520可為選擇性的。據此，光柵留下而實質上未損壞。蝕刻製程從光柵的側壁上移除間隔件540，以允許形成全寬度的通孔(full width via)。

現參考圖5C，其顯示根據一實施例之在將通道542轉移至ILD 505中以形成通孔開口562之後的半導體裝置500的橫截面圖。在一實施例中，通孔開口562與光柵520自對準，儘管在硬遮罩(551、552、553)中之開口的圖案化存在任何未對準。在形成通孔開口562之後，可使用標準金屬沉積製程將導電材料沉積至通孔開口中以提供通孔。

圖6繪示根據本發明的一實施例之一實現的計算裝置600。計算裝置600容置板體602。板體602可包含許多組件，包含但不限於處理器604及至少一通訊晶片606。處理器604實體及電性耦合至板體602。在若干實現中，至少一個通訊晶片606亦實體及電性耦合至板體602。在另一實現中，通訊晶片606為處理器604的一部分。

取決於其應用，計算裝置600可包含其他組件，其可能或可不實體及電性耦合至板體602。這些其他組件包含但不限於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位訊號處理器、密碼處理器(crypto processor)、晶片組(chipset)、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、指南針(compass)、加速度計、陀螺儀、揚聲器、相機以及大容量儲存裝置(例如，硬碟、光碟(CD)、數位光碟(DVD)等)。

通訊晶片606實現無線通訊，用於向和從計算裝置600傳輸資料。術語「無線」及其派生詞可用於描述電路、裝置、系統、方法、技術、通訊通道等，其可通過非固體介質使用調變的電磁輻射來傳送資料。該術語並不暗示相關聯的裝置不包含任何導線，儘管在若干實施例中它們可能不包含。通訊晶片606可實現許多無線標準或協定中的任何一者，包含但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙及其衍生，以及任何其他指定作為3G、4G、5G及更高世代的無線協定。計算裝置600可包含複數個通訊晶片606。舉例而言，第一通訊晶片606可專用於諸如Wi-Fi及藍牙之類的較短距離無線通訊，而第二通訊晶片606可專用於諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等之類的較長距離無線通訊。

計算裝置600的處理器604包含封裝在處理器604內的積體電路晶粒。在一實施例中，處理器的積體電路晶粒可包含BEOL堆疊，該堆疊包含一個或多個使用間隔層製造的插塞及/或通孔，如本文所述。術語「處理器」可指處理來自暫存器及/或記憶體的電子資料以將該電子資料轉換成可儲存在暫存器及/或記憶體中的其他電子資料的任何裝置或裝置的一部分。

通訊晶片606亦包含封裝在通訊晶片606內的積體電路晶粒。在一實施例中，通訊晶片的積體電路晶粒可包含BEOL堆疊，該BEOL堆疊包含一個或多個使用間隔層製造的插塞及/或通孔，如本文所述。

在進一步的實現中，容置在計算裝置600內的另一組件可包含BEOL堆疊，該BEOL堆疊包含一個或多個使用間隔層製造的插塞及/或通孔，如本文所述。

在各種實現中，計算裝置600可為膝上型電腦、輕省筆電(netbook)、筆記型電腦、超輕薄筆電(ultrabook)、智慧型手機、平板、個人數位助理(PDA)、超級行動電腦(ultra mobile PC)、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒(set-top box)、娛樂控制單元、數位相機、可攜式音樂播放器或數位錄影機。在另一實現中，計算裝置600可為處理資料的任何其他電子裝置。

圖7繪示包含本發明之一個或多個實施例的中介層700。中介層700係用於將第一基板702橋接至第二基板704的中介基板。第一基板702可例如為積體電路晶粒。第二基板704可例如為記憶體模組、電腦主機板或另外的積體電路晶粒。在一實施例中，根據本文描述的實施例，第一基板702及第二基板704其中之一可包含BEOL堆疊，該BEOL堆疊包含一個或多個使用間隔層製造的插塞及/或通孔。一般而言，中介層700的目的是將連接展延成更寬的間距或將連接重新布線至不同的連接。舉例而言，中介層700可將積體電路晶粒耦合至球柵陣列(BGA)706，其後續可耦合至第二基板704。在若干實施例中，第一和第二基板702/704附接到中介層700的相對側。在其他實施例中，第一和第二基板702/704附接到中介層700的同一側。此外，在其他實施例中，三個或更多個基板經由中介層700互連。

中介層700可由環氧樹脂、玻璃纖維強化環氧樹脂、陶瓷材料或聚合物材料(例如，聚醯亞胺)形成。在進一步的實現中，中介層700可由交替的剛性或可撓性材料形成，其可包含與上述用於半導體基板的材料相同的材料，例如矽、鍺和其他III-V族和IV族材料。

中介層700可包含金屬互連708及通孔710，包含但不限於矽穿孔(TSV)712。中介層700更可包含嵌入式元件714，包含被動和主動元件。此類元件包含但不限於電容器、去耦合電容器、電阻器、電感器、熔斷器、二極體、變壓器、感測器和靜電放電(electrostatic discharge，ESD)元件。亦可在中介層700上形成更複雜的元件，例如射頻(RF)元件、功率放大器、電源管理元件、天線、陣列、感測器和MEMS設備。根據本發明的實施例，本文所揭露的設備或製程可用於製造中介層700。

因此，本發明的實施例可包含BEOL堆疊，其包含使用邊緣放置誤差抑制方案製造的一個或多個插塞、通孔及/或切口，以及所產生的結構。

以上說明本發明實施例之實現的描述(包含摘要中所描述的內容)並非旨在詳盡無遺或將本發明限制至所揭露之確切的形式。雖然本文所述的本發明具體實現及例示性係為了說明的目的，但如相關領域中的技術人員能瞭解，在本發明的範圍內可能進行各種等效修改。

可根據以上詳細描述對發明進行這些修改。用於以下申請專利範圍中的術語不應被解釋為將發明限制為在說明書和申請專利範圍中所揭露的特定實現。更準確地說，本發明的範圍完全由以下申請專利範圍決定，申請專利範圍係依照請求項解釋的既定原則來解釋。

範例1：一種圖案化後段製程(BEOL)堆疊之方法，包含：在層間介電質(ILD)上方形成光柵；在該光柵上方形成間隔件，其中該間隔件對於該光柵為蝕刻選擇性的；在該光柵及該間隔件上方設置硬遮罩；圖案化該硬遮罩，以在該硬遮罩中形成開口；以插塞(plug)填充該開口；移除該硬遮罩；蝕刻該間隔件，其中該間隔件的一部分藉由該插塞保護以免於該蝕刻；移除該插塞；以及使用蝕刻製程將該光柵轉移到該ILD中。

範例2：如範例1之方法，其中，該光柵和該間隔件包含鈦和氮。

範例3：如範例1或範例2之方法，其中，該間隔件的厚度約為5nm或更小。

範例4：如範例1~3之方法，更包含：在該ILD與該光柵之間的犧牲層。

範例5：如範例4之方法，其中，該犧牲層包含與該間隔件相同的材料。

範例6：如範例4或範例5之方法，更包含：在蝕刻該間隔件的操作期間中，蝕刻通過該犧牲層的多個暴露部分。

範例7：如範例1~6之方法，其中，用於蝕刻該間隔件的蝕刻製程具有大約20秒或更長的持續時間。

範例8：如範例1~7之方法，其中，蝕刻該間隔件的蝕刻製程為乾蝕刻製程。

範例9：如範例8之方法，其中該蝕刻製程被偏壓，以防止底切(undercut)該插塞。

範例10：如範例1~9之方法，更包含：於將該光柵轉移到至該ILD中後，在該ILD中設置導電材料。

範例11：一種在後段製程(BEOL)堆疊中形成通孔之方法，包含：在層間介電質(ILD)上方形成光柵；在該光柵上方形成間隔件，其中該間隔件對於該光柵為蝕刻選擇性的；在該光柵及該間隔件上方設置硬遮罩；圖案化該硬遮罩，以在該硬遮罩中形成開口；移除由該硬遮罩中之該開口所暴露之該間隔件的一部分；以及將該開口轉移至該ILD。

範例12：如範例11之方法，其中，該光柵和該間隔件包含鈦和氮。

範例13：如範例11或範例12之方法，其中，該間隔件的厚度約為5nm或更小。

範例14：如範例11~13之方法，更包含：在該ILD與該光柵之間的犧牲層。

範例15：如範例14之方法，其中，該犧牲層包含與該間隔件相同的材料。

範例16：如範例14或範例15之方法，更包含：在蝕刻該間隔件的操作期間中，蝕刻通過該犧牲層的多個暴露部分。

範例17：如範例11~16之方法，其中，用於蝕刻該間隔件的蝕刻製程具有大約20秒或更長的持續時間。

範例18：如範例11~17之方法，其中，蝕刻該間隔件的蝕刻製程為乾蝕刻製程。

範例19：一種圖案化後段製程(BEOL)堆疊之方法，包含：在層間介電質(ILD)上方形成犧牲層，其中該犧牲層包含第一材料；在該犧牲層上方形成光柵，其中該光柵包含複數個具有多個側壁及頂面的平行線，其中該等平行線彼此間隔一間距，其中該光柵包含第二材料，該第二材料對於該第一材料為蝕刻選擇性的；在該光柵上方形成間隔件，其中該間隔件接觸該等平行線的該多個側壁及該頂面，其中該間隔件位於該犧牲層的多個暴露表面上方，以及其中該間隔件包含該第一材料；在該光柵及該間隔件上方設置硬遮罩；圖案化該硬遮罩，以在該硬遮罩中形成開口，其中該開口延伸橫跨一對相鄰的平行線之間的該間距；以插塞(plug)填充該開口；移除該硬遮罩；蝕刻該間隔件及該犧牲層，其中該間隔件的一部分及該犧牲層的一部分藉由該插塞保護以免於該蝕刻；移除該插塞；以及使用蝕刻製程將光柵轉移至該ILD中。

範例20：如範例19之方法，其中，蝕刻該間隔件及該犧牲層包含乾蝕刻製程，該乾蝕刻製程被偏壓以防止底切該插塞。