TWI901640B - 用於專用低溫設計及操作之系統、裝置及方法 - Google Patents

Abstract

根據本發明之一實施方案，一種方法包含：在低於一溫度臨限值之一溫度範圍之一第一溫度下提供一電晶體裝置之一或多個調諧參數(tuning parameter)；及調整該一或多個調諧參數直至該電晶體裝置之一或多個第二參數對應於在該第一溫度下實質上相同於高於該溫度臨限值之一第二溫度下之值。

Description

用於專用低溫設計及操作之系統、裝置及方法

本發明大體上係關於用於專用低溫(例如過冷及超冷)設計及操作之系統、裝置及方法。

技術之進步已導致更小及/或功能更強大之計算裝置，及不斷增長之功率、效能、面積及成本(PPAC)需求。同樣地，其中可操作數千或數萬微處理器之資料中心，電力、效能、面積及成本消耗亦顯著。此外，資料中心歸因於維持其設施(包含冷卻設備)所需之各種組件而具有一大佔用面積。儘管對於自小到電晶體裝置至資料中心(或甚至更大)之頻譜之計算需求顯著增加，但總PPAC需求存在特定限制。

在一實例中，先進技術節點(例如亞7nm)處之高效能微處理器之處理速度及功率可由電晶體及導線兩者限制。微架構正迅速改變以滿足當前及未來市場區隔之需求且將需要針對各技術進行定製以達成最佳PPAC。在其他實例中，PPAC之缺點包含功率及記憶體瓶頸、可靠性及良率。因此，此等裝置、電腦系統、高效能計算系統及資料中心將需要顯著計算及網路能力。對於此等整合系統，對較大面積功率、效能、面積、成本(PPAC)效率之需求日益增加。

100:圖表

110:臨限電壓

120:溫度範圍

200:圖表

210:遷移率

220:溫度範圍

300:圖表

310:溫度

320:X軸

330:操作曲線

400:圖表

410:Y軸

420:X軸

432:條

434:條

436:條

438:條

500:圖表

510:Y軸

520:X軸

532:條

534:條

536:條

538:條

600:流程圖

610:步驟

620:步驟

630:步驟

640:步驟

700:圖表

710:Y軸

720:X軸

741:線

744:線

760:「雙箭頭」線

800:圖表

810:Y軸

820:X軸

830:操作曲線

840:操作曲線

900:圖表

910:Y軸

920:X軸

930:操作曲線

940:操作曲線

1000:圖表

1010:Y軸

1020:X軸

1030:曲線

1040:曲線

1080:虛線

1100:表

1200:圖表

1230:曲線

1240:曲線

1250:曲線

1300:表

1350:表

1400:圖表

1500:圖表

1510:銅電阻率

1520:線寬

1530:體電阻率

1540:側壁

1550:晶粒邊界

1600:圖表

1610:電阻率

1620:溫度

1700:圖表

1710:每單元面積電阻率

1720:溫度

1800:實例性表示

1810:平行線

1820:平行線

1900:表示

1910:第一線

1920:第二線

1950:表示

2000:表示

2010:第一線

2020:第二線

2050:表示

2100:位元晶格

2112:第一位元線

2114:第二位元線

2116:字線

2122:第一存取電晶體

2124:第二存取電晶體

2130:第一反相器

2140:第二反相器

2200:圖表

2210:Y軸

2220:X軸

2230:曲線

2240:曲線

2250:曲線

2260:曲線

2270:曲線

2300:圖表

2310:Y軸

2320:X軸

2330:曲線

2340:曲線

2350:曲線

2360:曲線

2400:電路

2410:第一閘極

2412:第二閘極

2414:第三電晶體

2430:第一反相器

2440:第二反相器

2450:電路/預充電電路系統/電路設計

2452:第一電晶體裝置

2454:第二電晶體裝置

2456:第三電晶體裝置

2500:電路/電路設計

2512:電晶體裝置

2530:第一反相器

2540:第二反相器

2550:電路/預充電電路系統/電路設計

2552:第一電晶體裝置

2554:第二電晶體裝置

2556:第三電晶體裝置

2600:電路/電路設計

2610:第一電晶體裝置

2612:第二電晶體裝置

2614:第三電晶體裝置

2630:第一反相器

2640:第二反相器

2650:電路/預充電電路系統/電路設計

2652:第一電晶體裝置

2654:第二電晶體裝置

2656:第三電晶體裝置

2700:典型VLSI設計EDA流程

2720:步驟

2730:步驟

2740:步驟

2750:步驟

2760:步驟

2800:VLSI設計EDA流程

2810:步驟

2812:共最佳化區塊

2820:步驟

2830:步驟

2840:步驟

2850:步驟

2860:步驟

2900:流程圖

2910:步驟/設計流程

2920:系統級共最佳化區塊

3000:流程圖

3010:伺服器

3020:資料中心功率負載限制

3030:伺服器

3040:伺服器

3050:選擇冷卻設備

3060:工作負荷指派

3070:每月設施帳單

3080:總功率

3090:每月功率帳單

3092:總每月帳單

3094:總計算

3100:圖表

3110:導熱率

3120:溫度

3200:流程圖

3210:最佳化區塊

3220:區塊

3230:散熱片/冷卻設備

3300:方法

3310:區塊

3320:區塊

3400:方法

3410:區塊

3420:區塊

3500:方法

3510:區塊

3520:區塊

3600:方法

3610:區塊

3620:區塊

3630:區塊

3700:方法

3710:區塊

3720:區塊

3800:方法

3810:區塊

3820:區塊

3900:方法

3910:區塊

3920:區塊

4000:電腦系統

4010:電腦

4012:中央處理單元(CPU)

4014:記憶體/組件

4015:網路介面(I/F)/組件

4016:儲存裝置/組件

4017:指令

4018:使用者介面(I/F)/組件

4020:電腦

4024:工具

4026:作業系統

4030:電腦

4040:網路

BL:位元線

BL':互補位元線

I_off:洩漏電流

I_on:驅動電流

nSAEN:感測啟用補數線

V_DD:供應電壓

V_DS:汲極-源極電壓

W:寬度

WL:字線

將參考如附圖中所繪示之本技術之實施例以實例之方式進一步描述本技術。然而，應理解附圖僅繪示本文所描述之各種實施方案且不意謂限制本文所描述之各種技術、方法、系統、電路或設備之範疇。

圖1至圖5係根據本文所描述之各種實施方案之例示性圖表。

圖6係繪示本文所描述之各種實施方案之特定態樣之一流程圖。

圖7至圖10係繪示本文所描述之各種實施方案之特定態樣之例示性圖表。

圖11係繪示本文所描述之各種實施方案之特定態樣之一實例性圖。

圖12係根據本文所描述之各種實施方案之一例示性圖表。

圖13A至圖13B係繪示本文所描述之各種實施方案之特定態樣之實例性圖。

圖14係根據本文所描述之各種實施方案之一例示性圖表。

圖15至圖17係根據本文所描述之各種實施方案之例示性圖表。

圖18係根據本文所描述之各種實施方案之一圖。

圖19A至圖19B係根據本文所描述之各種實施方案之圖。

圖20A至圖20B係根據本文所描述之各種實施方案之圖。

圖21係根據本文所述之各種實施方案之一電路圖。

圖22至圖23係根據本文所描述之各種實施方案之圖表。

圖24A至圖24B係根據本文所描述之各種實施方案之電路圖。

圖25A至圖25B係根據本文所描述之各種實施方案之電路圖。

圖26A至圖26B係根據本文所描述之各種實施方案之電路圖。

圖27係根據本文所描述之各種實施方案之一流程圖。

圖28係繪示本文所描述之各種實施方案之特定態樣之一流程圖。

圖29至圖30係繪示本文所描述之各種實施方案之特定態樣之方塊圖。

圖31係根據本文所描述之各種實施方案之一圖表。

圖32係繪示本文所描述之各種實施方案之特定態樣之一方塊圖。

圖33至圖39係根據本文所描述之各種實施方案之特定態樣之操作方法。

圖40係根據本文所描述之各種實施方案之一方塊圖。

在以下詳細描述中參考形成本發明之一部分之附圖，其中相同數字可指定對應及/或類似之相同部分。應瞭解圖不必要按比例繪製(諸如為了說明之簡單及/或闡明)且許多單元經正規化以展示相對趨勢。例如，一些態樣之尺寸可相對於其他態樣誇大。此外，應理解可利用其他實 施例。此外，可在不背離所主張之標的之情況下進行結構及/或其他改變。本說明書中參考「所主張之標的」係指意欲由一或多個請求項或其任何部分涵蓋之標的，且不必意欲係指一完整請求項集、請求項集之一特定組合(例如方法請求項、設備請求項等)或一特定請求項。亦應注意方向及/或參考(例如(諸如)上、下、頂部、底部等)可用於促進對圖式之討論且不意欲限制所主張之標的之應用。儘管如本文所繪示之特定圖以二維展示，但如本文所提供之圖之態樣應理解為具有X軸、Y軸及Z軸之三維。因此，以下詳細描述不應被視為限制所主張之標的及/或等效物。

下文參考附圖描述本發明之特定實施方案。在本說明中，共同特徵由整個圖式中之共同元件符號來指定。

根據本發明之一實施方案，一種方法包含：在低於一溫度臨限值之一溫度範圍之一第一溫度下提供一電晶體裝置之一或多個調諧參數；及調整該一或多個調諧參數直至該電晶體裝置之一或多個第二參數在高於該溫度臨限值之一第二溫度下對應於實質上相同於在該第一溫度下之值(或值之一因數)。

根據本發明之一實施方案，一種方法包含：由一電腦裝置基於一計算度量來判定一或多個電晶體之一冷卻溫度參數，其中基於一供應電壓、一驅動電流、臨限電壓、一程序支出、一冷卻支出、一延遲度量；或一延遲能量乘積度量之一或多者來計算該度量。

根據本發明之一實施方案，一種積體電路包含：記憶體或邏輯裝置之一或多者；一或多個互連件或金屬層，及/或後段製程(BEOL)堆疊中之一或多個互連件或金屬層及/或障壁/襯墊材料及介電材料，其中 該一或多個互連件、金屬層或障壁、襯墊或介電材料由基於低於一溫度臨限值之一溫度下之預定特性之一或多個材料形成。

根據本發明之一實施方案，一種方法包含在一設計工具中基於選擇準則選擇一或多個互連件或金屬層之一材料，其中該選擇準則包括：判定該材料是否包括低於一溫度臨限值之一電遷移臨限值之一電遷移；及基於低於一電阻率/電阻臨限值之一電阻率/電阻來選擇該材料。

根據本發明之一實施方案，一種方法包含：判定一金屬佈線或一金屬層級之一溫度敏感性；及基於經判定之溫度敏感性來判定以下之一或多者：該金屬佈線之一線寬；金屬佈線類型之至少兩條線之間的一線間距；該一或多個金屬佈線之一線厚度，或一障壁及襯墊厚度。在一些例項中，金屬亦可包括一金屬覆蓋層(即，一線之頂部)。

根據本發明之一實施方案，一種方法包含：基於在低於一溫度臨限值操作之一積體電路之一金屬佈線之一溫度敏感性來判定一金屬佈線類型；及由一製造或一微影工具基於經判定之金屬佈線類型而產生一輸出。

根據本發明之一實施方案，一種積體電路包含第一及第二反相器，其中第一及第二反相器之各者包括一上拉電晶體及下拉電晶體，且其中該上拉電晶體係一PMOS電晶體且該下拉電晶體係一NMOS電晶體。

根據本發明之一實施方案，一種方法包含：基於耦合至一積體電路之一或多個金屬是否低於一溫度臨限值來判定該積體電路之電路裝置及線連接件之一極性、大小、電壓臨限值及/或供應電壓；及基於經判定之極性而產生一輸出。

有利地，特定發明態樣涉及為了最佳效能-功率-面積而利用CMOS電晶體裝置之溫度回應。在一些實施方案中，方案及技術包含特定金屬之低溫回應(例如低於200K)及對此等CMOS電晶體裝置之影響。此外，在特定情況中，如本文所描述之系統、裝置及方法甚至可不在高於一溫度臨限值(例如200K)之溫度下操作，因為此等系統、裝置及方法專門針對專用低溫設計(例如低於200K)而最佳化。

在各種實施方案中，可利用本發明之方案及技術且對於記憶體位元晶格；記憶體巨集；VT設計；邏輯裝置；位元線及/或字線；後段製程(BEOL)堆疊；HPC、伺服器及/或資料中心最佳化且與前述之量子電腦、空間應用(例如裝置、方法及系統)及新興移動冷卻裝置及方法(若可擴充冷卻解決方案允許)介接。

考慮到極端氣候，基於互補金屬氧化物半導體(CMOS)之硬體(即，CMOS電路)可經設計以在395.15K(125C)至218.15K(-55C)之間可靠操作。可觀察到此等CMOS電路之電晶體及線中之電子及電洞(即，其中可存在電子但當前不存在之空間)之行為係溫度相依；因此，導致不同效能-功率設計度量。相比而言，根據本發明模型化及分析，當此等電路在低溫(例如「過冷」溫度，例如在231K至150K(即-42.15C至-123.15C))與「超冷」溫度(例如150K至絕對0度)之間操作時，兩個參數：遷移率(M)和臨限電壓(VT，V_TH)可實質上改變。如所觀察，當遷移率增加時，一電晶體之效能亦可增加。另外，當VT增加時，效能將降低但同時觀察到電流洩漏之改良。

有利地，VLSI電路之低溫操作(例如，在「過冷」或「超冷」溫度下)提供在裝置級、電路級及系統級「調諧」(如本文界定為發明 方法)此等參數至目標效能-功率-面積(PPA)度量之能力。

在裝置級，通常，跨一正常操作溫度範圍選擇具有最高效能之最低臨限電壓(例如LVT、超低VT，係指程序中之較低VT)(對於電路裝置)。因此，此可藉由解釋一特定電路可容忍之一「最差」電流洩漏(即，低於一臨限電流洩漏)及動態功率(即，低於一特定功率臨限值)而進行。通常，可針對將不計算密集之設計之其他部分最高效能裝置將用於設計之效能關鍵部分而較高VT裝置(例如(諸如)混合VT設計)可用於設計之其他部分。有利地，為此，可保存電流洩漏(即I_off)，且可促進最佳動態及靜態功率使用。

在亞超導溫度下，本發明模型化及研究展現電路裝置可具有於一較低臨限值電壓同時維持室溫洩漏目標，且另外，與一室溫電路裝置相比，提供甚至更佳效能。因此，可展示亞超導溫度電路裝置以展現允許一較大操作電壓範圍之一改良接通電流(即，I_on)至斷開電流(即，I_off，洩漏電流)。

因此，在電路級，發明方案及技術(如以下段落中所討論)展示為有益於電路裝置之功率、效能及面積(PPA)。作為一實例，就高效能實施方案而言，當利用電壓臨限值(VT，V_TH)設計時，LVT可用於改良PPA，且其他VT「風格」(即，設計類型、V_TH庫)可用於管理功率。作為一實例，就峰值效能而言，對於高效能設計，PPA可改良高達1.56倍(1.56x)。在另一實例中，就低功率應用而言，可顯著地降低供應電壓(VDD)(例如在本發明態樣中，降低一半)，同時以大於3.67倍(3.67x)改良功率達成室溫效能，全部藉由在整個設計中使用一單一VT-LVT。與典型設計不同，此一實施方案可允許一單一VT而不會對於面積造成不利。

有利地，此低溫設計方案及技術利用藉由在過冷及低溫計算範圍內之溫度「甜蜜點」操作電晶體時觀察到之物理現象。再者，此等方案及技術可擴展至系統級且歸因於對除特定材料之電性質及各自目標環境溫度之外之熱性質(即，自加熱)之強相依性而與熱設計功率(TDP)共同最佳化。因此，可實施用於超/低溫計算之本發明系統級規範。

另外，與經嚴格帶狀防護以考量裝置之可靠性之典型設計相反，實質上改良本發明裝置在低溫操作中之可靠性。此外，此發明過冷及超冷電路裝置亦可利用具有優越電性質但先前歸因於室溫下之較差可靠性性質而被漠視之材料。

本發明之態樣包含電晶體裝置「模型化」(即，程序調諧、各種控制參數之平衡)之能力以改良(最佳化)功率、效能及面積。在實施方案中，電晶體裝置包含兩個單獨參數：臨限電壓(V_TH)(即，電壓臨限值(VT))及通道載子遷移率(即，遷移率(M))。如圖中所展示，圖1係描繪臨限電壓之行為之一圖形表示且圖2係描繪遷移率之行為之一圖形表示。

參考圖1，圖中展示圖表100。如圖中所展示，圖1描繪電晶體裝置在一溫度值範圍(K)(例如自「室溫」(即，環境溫度，約288K至約300K)至絕對零度(即，約0K))內之臨限電壓移位。在圖1中，就一實例性平面電晶體裝置而言，對於兩個汲極-源極電壓(即，V_DS=50mv及V_DS=0.08mv)，跨自0K至300K之一溫度範圍120繪製臨限電壓(以伏特為單位)110。根據本發明態樣且自圖表100瞭解，在逐漸降低之溫度位準下，展示臨限電壓增加。因此，當此等臨限電壓增加時，電晶體過驅動將減小。(例如，對應於驅動電流方程式，當電晶體過驅動(即，VDD>>VTH)時，驅動電流增加達一因數(VDD-VTH)ⁿ，其中n之範圍自1至2)。 且因此，對應地，電晶體效能及電流洩漏將降低。

參考圖2，圖中展示圖表200。如圖中所展示，圖2描繪電晶體裝置在一溫度值(K)範圍內(例如自「室溫」(即，環境溫度，約288K至約300K)至絕對零度(即，約0K))之遷移率移位。在圖2中，就一實例性平面NMOS電晶體裝置，跨兩個電源供應電壓(即，V_DD=0.8V及V_DD=50mV)之0K至300k之一溫度範圍220繪製遷移率(μ_eff(cm²/V-S))210。根據本發明態樣且自圖表瞭解，可認識到在逐漸降低之溫度位準下，遷移率將改良，且因此，電晶體裝置之效能將增加。

有利地，參考圖1至圖2，在超導溫度下觀察到實例之各者之電壓臨限值及遷移率曲線「甜蜜點」。例如，此等甜蜜點包含圖2中之點，其中圖表上之各曲線「達到峰值」(即，拐點)。如可瞭解，儘管平面裝置(例如在圖1及圖2中)及finFET裝置可表現不同，但各裝置類型在特定超導/低溫溫度下將具有一峰值遷移率及/或臨限電壓。在本發明態樣中，與當前已知之程序調諧CMOS技術相比，已判定此等發現係意外的。

參考圖3，圖中展示根據實例性實施方案之一實例性圖表300。如圖中所展示，圖3描繪表示由於V_TH之減小而增加輸入閘極電容(即，C_g)如何跨溫度值(K)之一範圍(例如自「室溫」(即，環境溫度，約288K至約300K)至低溫(即，約100K至約120K至0))達成實質上類似洩漏電流(即，iso至I_off)之一圖表。圖表300在Y軸上提供自0至1.16之正規化閘極輸入電容710及在X軸320上提供上自0K至300K之溫度(K)310。在圖表300上，提供四個臨限電壓(V_TH1、V_TH2、V_TH3、V_TH4)作為自300K至100K之各自溫度之間的操作點以形成一操作曲線330。如圖中所展示，V_TH1大於V_TH2，V_TH2大於V_TH3，V_TH3大於V_TH4。如圖中所展示，在 操作曲線330上逐漸降低之溫度位準下，正規化閘極輸入電容將增加。因此，V_TH可移位以達成類似洩漏且提取更多效能。然而，作為較低V_TH之一副作用，閘極電容將增加且影響其他設計度量，諸如短路/動態功率。

參考圖4，圖中展示根據實例性實施方案之一實例性圖表400。如圖中所展示，圖4描繪表示由於驅動電流(I_on、接通電流)之增加連同V_TH之減小可如何跨溫度值(K)之一範圍(例如自「室溫」(即，環境溫度，約288K至約300K)至低溫(即，約100K至約120K))達成實質上相同洩漏電流(即，iso-I_off或以相同數量級之I_off；程序中之可變性(例如Vth中之小變動可影響I_off達5倍(即，5X))。因此，洩漏將在相同數量級內)。圖表400在Y軸410上提供自1至1.8之正規化接通電流(即，I_on)及在X軸420上提供自100K至300K之溫度(K)。在圖表400上，針對各各自溫度提供四個長條(即，432(在本例項中，無長條展示為正規化接通電流約為0)、434、436、438)：300K、200K、150K及100K。如圖中所繪示，在各連續較低溫度下，正規化驅動電流增加32%、55%及68%。

參考圖5，圖中展示根據實例性實施方案之一實例性圖表500。如圖中所展示，圖5描繪表示閘極延遲(即，標準單元延遲、正規化單元延遲)之減小及V_TH之減小如何跨溫度值(K)之一範圍(例如自「室溫」(即，環境溫度，約288K至約300K)至低溫(即，約100K至約120K))達成實質上相同洩漏電流(即，iso-I_off)。圖500在Y軸510上提供自0至1之正規化單元延遲(參考T=300K)及在X軸520上提供自100K至300K之溫度(K)。在圖表500上，為針對各各自溫度300K、200K、150K及100K提供四個長條(即，532、534、536、538)。如圖中所繪示，在各連續較低溫度下，正規化單元延遲減少24%、31%及38%。

參考圖6，圖中展示一實例性操作程序調諧方法600之一流程圖。如圖中所展示，流程圖600對應於用於低溫設計之調整(即，「調諧」)臨限電壓(V_TH)及操作電壓(V_DD)(即，供應電壓)之一操作。特定言之，本發明方法包含透過一電晶體中之程序調諧來調整特定參數以針對一特定溫度點逐漸「調諧」且針對各溫度點獲得一最佳效能。有利地，在各種實施方案中，方法600可即時靈活地解釋一電腦或記憶體架構之功率及洩漏要求。方法600可參考如參考圖40所描述之一電腦系統來實施。

在步驟610處，在室溫(T_{room-temperature})(例如在約288K至約300K之間)下，一電晶體之不同調諧控制參數(即，變量、度量)之各者(例如操作電壓(V_DD)、洩漏電流(I_off)、驅動電流(I_on)及輸入/總閘極電容(C_g))可為用於在初始室溫設定下調整(即，操縱)之變量。在各種實施方案中，電晶體可為一平面裝置或一FinFET裝置。在特定情況中，一實例性初始操作電壓可設定為0.8V。

在步驟620處，電晶體裝置可冷卻至一指定較低溫度(即，低於一溫度臨限值T_cold)(例如約200K、約150K或約100K中之一者)。歸因於溫度之降低，在T_cold處，電晶體裝置之洩漏電流(I_off)亦減小至一新顯著減小之洩漏電流(I_{off new})(即，一第二洩漏電流)。另外，在此階段，將觀察到臨限電壓(V_TH)及遷移率兩者將均增加。

在步驟630處，降低臨限電壓(V_TH)直至第二洩漏電流對應於(即，等效於、匹配)(例如I_{off new}=I_off)或係第一洩漏電流(I_off)之一因數(例如I_{off new}>I_off)。在此降低V_TH處，物理觀察屬性包含一增加驅動電流(接通電流、I_on)(如參考圖4及圖5所描述)及遷移率(M)。再者，在降低V_TH處，輸入閘極電容(C_g)亦將增加(如參考圖3所描述)。因此，歸因於驅動電 流(I_on)、輸入閘極電容(C_g)及較快輸入迴轉之增加，亦可實現增加切換功率以及短路能量。例如，本發明EDA工具(如本文所描述)可取決於各閘極及其輸入及輸出來最佳化電路路徑。因此，在整個設計中，可不確保一較快輸入迴轉，但總體而言，可預期設計中之負載(電容)增加。在特定情況中，此將歸由於Vth調諧及各閘極之峰值電流之增加。對應地，結果將係更多動態功率(基於與CV² * f成正比之切換功率及基於輸入迴轉及輸出負載之短路功率)。

有利地，對於室溫裝置，將不考量步驟630(即，V_TH之減小)，因為如此，電流洩漏將顯著增加。因此，此一設計選項現僅在低溫或非常低溫度操作(例如過冷及超冷溫度)下可用。

在進一步情況中，低溫下之V_TH可會降低至一點以下以超過室溫洩漏電流LVT。可執行此一最佳化以達成一優越度量(如同PPA/功率延遲乘積/總功率(總功率=靜態+動態功率)或應用特定最佳化)，其中藉由降低Vth對洩漏電流(>室溫洩漏)之影響可由一電路/系統級處之效能或總功率中之改良來恢復。有利地，更嚴重洩漏之此一「投資報酬率」(ROI)之益處在室溫設計下甚至不可行。

在特定實施方案中，當針對高效能應用/系統最佳化(且與室溫電路設計相反)時，有利地，在較低溫度下將臨限電壓V_TH降低至一新降低臨限電壓(V_TH)(即，低於溫度臨限值)將提供實質上相同之靜態功率(iso靜態功率)或類似總功率(靜態及動態功率)。再者，多VT(V_TH)庫將用於動態功率之維護。例如，若僅使用一組庫(具有最佳化之VT)，則功率使用將增加約兩倍。

在特定實施方案中，當針對低功率應用/系統最佳化時，在 步驟640處，方法進一步包含：將電晶體裝置之一供應電壓(V_DD)連同臨限電壓(V_TH)(根據V_DD而變)降低至各自最小電壓(即，在一最低點)同時達成實質上相同洩漏電流，效能/瓦特(即，(1/能量)度量)(例如最大時鐘頻率)及低於溫度臨限值(T_cold)之溫度(例如過冷及超冷溫度)之一面積(即，單元面積)(及複數個室溫(T_{room-temperatures})(例如約288K至約300K之間)。在特定情況中，低溫下之V_TH可減小至實質上對應於(即，類似數量級)室溫洩漏電流LVT。然而，為管理短路功率及歸因於低T下較高Ion/Cg/迴轉而增加之切換功率，可針對各溫度點界定一新V_TH(V_{TH_}lowleak)以管理非關鍵路徑中之裝置之功率。

有利地，此等實施方案可顯著降低動態功率(即，~C * V_DD * f)(包含動態功率，包含切換功率、短路功率及互連功率)及靜態功率。再者，對於此等設計，多V_TH庫亦將不需要/可行，因為最低V_TH已用於達成可靠電晶體切換之最小過驅動。作為一額外優點，使用室溫設計之此靈活性及最佳化亦將不可行。

參考圖7，圖中展示根據實例性實施方案之一實例性圖表700。如圖中所繪示，圖7描繪表示在逐漸降低之溫度(例如300K、200K、150K、100K)下之低操作電壓(V_DD)設計之功率益處之一圖表700。圖表700在Y軸710上提供自0.5至4.5之正規化效能/瓦特(a.u.)且在X軸720上提供自0.5至1.7之正規化最大效能(a.u.)。在圖表上，線741對應於室溫(例如300K)下之供應電壓(V_DD)而線744對應於一超低溫度(例如100K)。作為一實例，「雙箭頭」線760表示對於以下溫度點之各者之相同正規化最大效能「1」：300K、200K、150K及100K。如將瞭解，可實現相同正規化最大效能但在效能/瓦特中之一約3.7x正規化效益下。有利地，藉由 在較低溫度(100K)下操作，V_DD可降低至0.4V，而相反，室溫裝置將必須在0.8V下運行以獲得相同最大效能(即，最大時鐘、設計頻率)。

有利地，在特定實施方案中，發明態樣包含找到最佳電晶體或資料中心操作之一溫度「甜蜜點」之能力。基於各種度量(如本文所描述)，可針對(但不限於)NMOS及PMOS裝置及互補邏輯(例如歸因於低洩漏，但在其他實施方案中，可利用將不必要係互補邏輯之其他邏輯)判定一最佳溫度值。

參考圖8，圖中展示根據一實例性實施方案之用於使用一第一度量(即，△I_on/△V_TH)選擇一理想溫度操作點(即，一冷卻溫度參數、最佳點)之一圖表800。如圖中所繪示，圖8描繪表示臨限電壓V_TH(△V_TH)中需要多少變化以在300K(如室溫)下達成相同洩漏電流(I_off)相對於驅動電流(I_on、接通電流)中之增益之一圖表(即，操作圖)。圖表800提供接通電流中之變化(△I_on)隨著Y軸810上V_TH自0至20,000之變化(△V_TH)及隨著在X軸820上提供溫度(K)自0K至250K之變化而變。如圖中所描繪，在圖表800上，展示一NMOS電晶體裝置之一操作曲線830及一PMOS裝置之一操作曲線840。

有利地，圖表800表示需要「微調(tweak)」多少臨限電壓以自接通電流實現一有價值之ROI。如所討論，接通電流越高，效能越佳。然而，例如，若臨限電壓(V_TH)之「微調」對於接通電流中之一小差異係顯著的，則臨限電壓之一調整可不為一有效最佳化。另外，如可自圖8瞭解，在跨溫度範圍之相同洩漏下，儘管NMOS裝置將比PMOS裝置「強」，但PMOS裝置將更最佳化洩漏。因此，與PMOS裝置(例如對於PMOS finFET裝置)相比，NMOS裝置(例如對於NMOS finFET裝置)之第 一度量△I_on/△V_TH展現為較大。另外，如自操作圖800觀察，PMOS裝置之第一度量△I_on/△V_TH將在100K處開始飽和，且最佳溫度點範圍將在約150K之間。相反，當溫度進一步冷卻時，NMOS裝置展示為具有更佳△I_on/△V_TH。

應進一步注意如相對於圖8所描述之發現特定於一特定技術節點，且此等發現(及所得趨勢)在節點之間可大幅不同。作為一實例，對於較舊程序，將NMOS判定為提供更佳效能及增加I_on，且與PMOS相比將「更強」。再者，NMOS延遲或PMOS延遲亦將在節點之間變動。作為一實例，在一14nm FinFET節點上執行本發明實驗，且此發現在未來先進節點(例如3nm)中可不同且不同於較舊平面技術。

此外，亦可考量另一因數；即「成本」因數(即，成本元素)之影響。例如，當前，將記憶體裝置冷卻至100K之成本將顯著。作為一實例，此等成本將包含冷卻整個晶片之成本。在其他實例中，對於一資料中心實施方案，在房間級可存在一冷卻，最終將維持晶片上接面溫度至目標過冷或低溫。因此，考量此一成本因數可判定約150K之一溫度可最佳。

參考圖9，圖中展示根據一實例性實施方案之用於使用一第二度量(即，△I_on/△V_TH/成本)選擇一理想溫度操作點(即，一冷卻溫度參數，最佳點)之一圖表900。如圖中所繪示，圖9描繪自圖表800擴展之一圖表(即，操作圖)，且進一步考量對於冷卻投資之一投資報酬率(ROI)：(△I_on/△V_TH/成本)。圖表900在Y軸910上提供自0至4000之冷卻投資(即，接通電流中之變化(△I_on)隨著V_TH中之變化(△V_TH)而變及隨著成本而變)及在X軸920上提供自0K至250K之溫度(K)。如圖中所描繪，在圖表900 上，展示一NMOS電晶體裝置之一操作曲線930及一PMOS裝置之一操作曲線940。

如自圖9之操作圖所觀察，例如，考量相對「高」之一最佳冷卻投資(△I_on/△V_TH/成本)，一操作點(即，一冷卻溫度參數，最佳點)可對應於NMOS裝置及PMOS裝置兩者之低於150K之一溫度(例如兩個溫度100K及150K之一平均值)。因此，在此一實例中，儘管一150K之一溫度操作點看似最佳的，但ROI將降低至150K以下(對於NMOS裝置及PMOS裝置兩者)。

在特定情況中，此一最佳點將取決於目標技術及製造工廠(即，代工廠)，特別係相對於△V_TH(由於電晶體在其各自閘極上需要額外程序以達成一較大臨限電壓)。因此，降低臨限電壓可更昂貴。因此，除絕緣體上覆矽(SOI)裝置之外，歸因於其所使用材料之「配方」(即，處理步驟)，可針對各代工廠及各程序節點改變溫度敏感性。因此，遷移率之溫度敏感性及臨限電壓兩者均可基於特定代工廠而改變。

更進一步而言，除代工廠之外，在特定實施方案中，成本元素涉及操作期間冷卻之實際成本及指定目標接面溫度。例如，此等成本可包含一系統設計者或資料中心設計者必須判定之考量(即，變量)之操作成本。對應地，一考量可為：與將一整個資料中心冷卻至(例如)150K或100K所需(即，成本)相比，可實現多大效能改良(即，ROI)。此一考量可顯著且不可忽略。

因此，在特定情況中，利用第二個度量(△I_on/△V_TH/成本)之最佳化方法可包含諸如以下之考量：組合在一起之電晶體之代工、設計及應用之一或多者。在一實例中，參考200K溫度下之一示範中之一假定 成本，成本將增長兩倍於最初預期(即，2x)。(在一實例中，冷卻功率可界定為半導體晶片之動態功率(X)之一倍數(n)。因此，總功率=(n+1)* X且n在較低溫度(例如低於200K)下增長。然而，冷卻功率通常取決於冷卻效率：冷卻系統達到目標溫度所需之動態功率及冷卻效率。)對應地，若核心(例如一資料中心中之電晶體)之動態功率消耗係1x，則冷卻將花費兩倍(2x)。因此，在200K下之資料中心中之總功率支出將係3倍(即，2x+1x功率消散)。類似地，在其他實例中，就示範處之150K之一假定成本而言，成本將係預期之3倍(即，3x)；且在100K處，成本將係預期之4倍(即，4x)。因此，對於200K降至100K之溫度，最佳化考量將基於效能與成本之間的權衡。

在一實施方案中，一理想溫度操作點(即，一冷卻溫度參數、最佳點)之選擇可基於一第三度量(與C_g * V_DD/△I_on成正比)。例如，第三度量可為對應於閘極電容(C_g)乘以操作電壓(V_DD)之一直觀延遲度量，其乘積除以接通電流(△I_on)中之變化。此一延遲度量對應於裝置之調諧中之RC(電阻器-電容器)以獲得一較大接通電流(I_on)，但在獲得接通電流之同時，閘極電容(C_g)亦將上升。因此，對於此一延遲度量(C * V_DD/△I_on)，儘管V_TH調諧將改良I_on，但閘極電容(C_g)將變得更差。

在另一實施方案中，一理想溫度操作點(即，一冷卻溫度參數，最佳點)之選擇可基於一第四度量(C * V_DD/△I_on * CV²)，即一延遲能量乘積度量。在此一度量中，V_TH調諧及V_DD調諧可用於最佳化各溫度下之一能量延遲乘積以找到一最佳溫度。因此，該度量係電晶體本身之功率消散之一指示(而非一系統最佳化)。

在其它實施方案中或與以上度量組合(如本文所描述)，供 應電壓及程序支出亦可為用於選擇以及達成V_TH中之微調之度量。此外，回應於判定冷卻溫度參數，工具4024或電腦系統4000(例如參考圖40)可產生一基於溫度之電晶體裝置輪廓。另外，工具4024或電腦系統4000可基於所產生之基於溫度之電晶體裝置輪廓來降低一或多個電晶體之一冷卻溫度。

電晶體裝置之過冷及超冷溫度之溫度降低亦可應用於互連材料(例如銅、鋁、鈷等)(例如包含一或多個記憶體及/或邏輯裝置之一積體電路)。有利地，本發明態樣包含利用不同互連材料(例如銅、鋁、鈷等)或低溫(例如低於200K)下之金屬層級(即，一或多個互連件或金屬層)之電、製造及/或可靠性性質來最佳化此等低溫下之積體電路後段製程(BEOL)及互連操作。在一實施方案中，作為一進一步優點，在先進節點及小於200K之T處，使用特定材料(例如鋁)(或其等之組合)線用於局部及中間級互連可在線及通孔電阻中提供多達四倍(4x)緩和(例如在鋁與銅之間比較)且亦改良系統級功率、效能及面積(PPA)(藉由利用在較低溫度(如本文所描述)下材料之改良可靠性性質)。

作為一實例，儘管鋁在歷史上一直用作為一互連材料，但近年來，在更先進之半導體製造節點上，歸因於先進節點之不可靠電遷移性質，鋁在很大程度上由銅(及研究管線中之其他金屬選項，諸如鈷及釕)替換。如所界定，電遷移係根據電流密度、橫截面面積/尺寸、材料活化能、製造品質、時間、頻率及溫度而變。作為一實例，電子會將鋁(Al)原子「猛擊」出位置，其可導致空隙及斷接。在較低溫度(例如低於200K)下，原子更難以移動，且因此，Al可支援比室溫下高之電流密度。

因此，在低溫範圍內(如本文所討論)，鋁可用於安全電遷 移區域或提供合理EM特性，類似於目標應用所需之室溫銅金屬提供之EM特性。因此，在特定情況中，由於本發明態樣假定電遷移不再係一問題，因此鋁(或利用電及/或可靠性性質之另一材料)可在低於一臨界溫度點(即，一溫度臨限值)之溫度(例如200K)下用於後段製程金屬(例如，局部及中間金屬層級)(藉由提供優於典型室溫金屬替代方案之電氣/電阻/效能益處)而非銅線。如吾人所瞭解，鋁係一金屬材料之一實例，其中先進節點中，室溫操作(例如約288K至約300K)之可靠性失效。然而，現根據本發明態樣，鋁可為專用低溫設計(例如低於200K)之一選項。再者，具有相同或類似可靠性性質之其他材料亦可類似地應用於本發明方案及技術。

參考圖10，圖中展示根據一實例性實施方案之一圖表1000。如圖中所繪示，圖10描繪基於自100K至300K之一溫度範圍內(在X軸1020上)自10¹⁰至10⁵⁰(在Y軸1010上)之一正規化估計平均失效時間(MTTF)之兩個實例性互連材料銅(Cu)及鋁(Al)之一比較。在圖表1000上，對於銅展示一曲線1030且對於鋁展示一曲線1040。如可易於瞭解，在200K之一溫度之一操作下，鋁具有實質上相同於銅之MMTF(例如在300K(約室溫)下之一MTTF最小臨限值10¹⁵(虛線1080))。因此，對於先進製程節點(例如5nm佈線)，在低溫及非常低之溫度(例如低於200K)下，在一實例中，鋁將係互連材料之一更佳選擇而非銅。

參考圖11，圖中展示根據一實例性實施方案之一表1100。如圖中所繪示，例如，在300K(約室溫)下，鋁對先進程序節點(例如5nm佈線)展現電阻增長。例如，與M4金屬層至M6金屬層之82Ω/μm及M7金屬層至M9金屬層之20.4Ω/μm相比，鋁針對M1金屬層至M3金屬層(例如局部及中間金屬層級)提供約1000Ω/μm(一顯著電阻)。因此，自一電 阻之角度而言，與展現可消耗金屬/導體橫截面面積之外之障壁及襯墊之銅相比，鋁可具有顯著益處。例如，在一實例中，用於BEOL程序中之銅金屬周圍將需要一障壁及襯墊以防止此等材料在製造期間或操作期間曝露於熱時擴散至BEOL堆疊中之周圍介電質中。在先進節點處，線之橫截面較小，且障壁/襯墊消耗此區域之一實質部分；因為障壁/襯墊不如銅金屬本身導電，線之總電阻將實質上增加。相比而言，其他材料(諸如鋁)將不具有此要求且因此在先進節點處係有用的，尤其在提高其可靠性性質之低溫下。

參考圖12，圖中展示根據一實例性實施方案之一圖表1200。如圖中所繪示，圖12描繪銅(Cu)、鋁(Al)及銅障壁(Cu/障壁)之電阻率(μΩ-cm)(在y軸上自0至25)之一比較根據線寬(nm)(在x軸上自10至1000nm)而變。在圖表1200中，對於銅障壁展示一曲線1230、對於銅展示一曲線1240且低於鋁展示一曲線1250。如可易於瞭解，對於鋁，電阻率實質上較低。另外，相對於圖表1600，某些特性包含：可存在Al之較低大小效應，但在室溫下電遷移仍係一問題；鋁(Al)之活化能(Ea)可為至少約0.6eV；銅(Cu)之活化能(Ea)可約為0.9eV(A=1，N=1)；MTTF約為exp(Ea/kT)；銅障壁/線性厚度等於2.5nm，且鋁障壁/線性厚度約等於1nm(其中此等數目可已由代工廠改良)。

參考圖13A至圖13B，圖中展示根據實例性實施方案之表1300及1350。如圖中所描繪，表1300提供一實例性5nm銅佈線BEOL之特性，而根據本發明態樣，表1350提供在低於200K之一溫度下之一所提出之5nm鋁佈線BEOL之特性。

參考圖14，圖中展示根據一實例性實施方案之一圖表 1400。如圖中所繪示，圖18描繪與Cu(參考圖17A)之5nm BEOL堆疊及與Al(參考圖17B)之5nm BEOL堆疊之電阻模型化(R)之一比較。圖表1800包含電阻模型化(R/μm(a.u)(在y軸上自0至1)1810及x軸1820上之金屬層(例如局部及中間金屬層級)M1至M3、M4至M6、M7至M9。如可易於瞭解，鋁展示為將改良電阻(R)高達銅之電阻之四倍(即，4x)。

在特定情況中，發明態樣包含可在低溫(即，低於200K)下實現之某些電氣效能、製造效能及可靠性性質。有利地，在此等低溫下，只要滿足此種性質，即可使用任何特定金屬。例如，作為一實例，可基於以下程序及選擇準則來選擇特定金屬：1)為確保所選金屬處於一「安全」電遷移(EM)區域，過濾掉不「EM安全」之金屬2)及選擇高於一特定電阻模型化臨限值位準之一或多種材料。作為一定義，電遷移係金屬/線及通孔在設計中之一可靠性性質。在一時間週期內，若存在在具有高電阻之線/通孔中流動之一高電流，則銅/線原子可沿電流之方向漂移且導致線/通孔之超高電阻/斷裂以使設計在一時間週期之後無法使用。EM安全可界定為選定材料何時經設計以在一目標壽命內可靠操作。此外，在一些實施方案中，可靠性性質可包含用於在先進節點中達成高頻之一閘控因數。

根據一些實施方案，參考至少以上段落及圖10至圖20，一積體電路包含記憶體及/或邏輯裝置之一或多者及/或一或多個互連件或金屬層，其中該一或多個互連件或金屬層由基於低於一溫度臨限值之一溫度下之預定性質之一材料形成。

在一些實施方案中，參考至少以上段落及圖10至圖20，後段製程堆疊中之障壁/襯墊材料及/或介電材料亦可由基於低於一溫度臨限值之一溫度下之預定性質之一或多個材料形成。

在一實例性實施方案中，一BEOL堆疊材料之一選擇可為材料之一組合(即，「混合」)。例如，替代所有銅金屬或所有鋁，各種材料之一混合選擇(如本文所描述)可用於不同金屬層。

在一些實施方案中，參考至少以上段落及圖10至圖20，預定性質包括以下之一或多者：低於一電遷移臨限值之一電遷移；低於一電阻率臨限值之一電阻率；經組態以維持低於一互連件及介電可靠性臨限值之可靠性之一障壁、襯墊或金屬覆蓋層要求之一或多著；或低於一時間相依介電崩潰(TDDB)臨限值之一TDDB。

有利地，某些實施方案允許一電路設計及電子自動化(EDA)工具4024(如參考圖40所描述用於放置、路由、最佳化等)基於上文所提及之有利性質自一材料範圍選擇之能力。再者，此一EDA工具4024可提供用於電腦(記憶體及邏輯)架構之所產生之電腦輔助實體佈局設計。

在某些實施方案中，本發明態樣提供用於最佳化堆疊材料中之線幾何形狀之能力以利用電阻器-電容器(RC)在低溫下之功率及效能之聚合增加。有利地，本發明態樣包含藉由利用較低電阻(例如參考圖19A至圖19B)及較低時間相依介電崩潰(例如參考圖20A至圖20B)在低溫(低於200K)下改變寬度(W)、間距(S)及厚度(T)實現線之RC最佳化。

參照圖15，圖中展示一圖表1500。如圖中所繪示，圖15描繪銅電阻率及其對應線寬之一比較。圖表1500包含銅電阻率(μΩ-cm)(在y軸上自0至12)1510及線寬(nm)(在x軸上自0至80)1520。

如可易於瞭解，對於先進節點，電阻率在減小線寬處「迅速增加」。如圖中所展示，在整個線寬範圍內，體電阻率1530展示為「穩 定」。相比而言，在較低線寬處，「大小效應」(如由側壁1540及晶粒邊界1550之電阻率所繪示)顯著增加。如圖中所繪示，大小效應由導體/材料(例如銅)之邊界上之襯墊/障壁及後段製程(BEOL)堆疊中之周圍介電材料產生以使其可靠。例如，當放置各材料時，產生可改變電子行進通過金屬之方式之一側壁。因此，歸因於當材料沈積時形成之側壁及金屬晶粒邊界而發生「散射事件」。對應地，在「非常小」(低於20nm)之材料佈線處，此等大小效應指數增長，且因此，一總電阻率亦指數增長。在一實例中，銅可為一「較大」導體；然而，相比而言，鄰近於鉭或氮化鉭(例如障壁及襯墊中所使用)之銅將不理想。情況可如此，尤其在其中設計者/製造商試圖「擠壓」(例如對於佈線放置較少銅較)至甚至更小尺寸之例項中。

參考圖16，圖中展示一圖表1600。如圖中所繪示，圖20描繪一實例性材料銅在一溫度範圍內之電阻率(ρ)之一比較。圖表2000包含電阻率(ρ)(10^-9Ωm)(在y軸上自10^-2至10¹)1610及溫度(K)(在x軸上自3至200)2020。如可瞭解，圖表1600描繪自一實例性銅材料「擠出」一較大改良。例如，相對於先進節點，任何增量改良將係有益的(例如甚至一5%之增益)。如可判定，在先進節點處，歸因於溫度降低而減少電阻率中之總改良；因此，此係不太有益。

在特徵化銅佈線時，雜質及結晶缺陷含量由RRR指示。如圖16中所繪示，雜質越多，電阻率越高。如圖中所展示，電阻率(R)將等於最高雜質(即，一雜質因數)。因此，當溫度自300K降低至100K時，體電阻率亦會降低。在一實例中，對於銅，體電阻率可降低，但其他兩個，側壁1540及晶粒邊界1550(自圖15)將仍存在。

參考圖17，圖中展示根據實例性實施方案之一圖表1700。 如圖中所繪示，圖17描繪一先進節點(例如一FinFET裝置)之一實例性材料在一溫度範圍內之電阻率之一比較。圖表1700包含每單位面積之電阻率(Ω/μm²)(在y軸自.018至.028)1710及溫度(K)(在x軸上自100K至300K)1720。圖表1700亦描繪包含M1至M3層、M4至M7層及M8至M9層之一金屬堆疊之金屬線(即，金屬層)之電阻率曲線。

有利地，圖表1700中之發明模型化表明跨金屬堆疊之金屬線上觀察到一顯著18%至20%之改良。因此，此可為先進節點之一顯著改良。再者，如可透過本發明模型化瞭解，「散射效應」及電阻率之指數增加將不因溫度而改變。因此，對一總電阻率之此等促成將不受對溫度之任何改變影響。

有利地，如可瞭解，不同佈線位準之各者(即，金屬層)將具有不同溫度敏感性。例如，M1至M3佈線位準(例如參考圖17)對於低溫(例如低於200K)將具有不同於M4至M7佈線位準之一溫度回應的溫度回應，以及不同於M8至M9佈線位準之一溫度回應的溫度回應。對應地，可基於(例如)具有以下之佈線位準之各者而歸因於不同溫度敏感性：不同佈線中之不同量之襯墊及不同體積之材料(例如銅)。因此，佈線位準之各者將具有相對於電阻率之不同溫度敏感性。

因此，在特定態樣中，本發明之方案及技術提供管理及利用溫度敏感性及其與線幾何形狀之對應關係之能力。在此等情況中，可自各特定佈線位準之電阻曲線(即，電阻率曲線)導出線幾何形狀(例如參考圖17)。有利地，本發明態樣判定溫度敏感性態樣及其對於各種佈線之暗示，且最佳化積體電路之PPA。

參考圖17，在一實例中，M1至M3層可為積體電路或系統 之「最小」線且數量最多。歸因於其大小，此等M1至M3層最難以跨層傳輸一較大電流。相比而言，M8至M9金屬係「最大」線且將放置於積體電路或系統之「頂部」層面且將攜載較大電流。因此，例如，與M1至M3層相比，此M8至M9之電阻率顯著較低。

類似地，對於M1至M3層，電容相對明顯低於M8至M9層。例如，由於M8至M9層將具有較寬及較長連接，因此此等層線之電容將顯著較高。因此，對於邏輯電路，電晶體裝置、積體電路之BEOL，裝置RC與金屬層佈線之RC之間將存在一權衡。此等權衡考量將基於特定準則，包含(但不限於)：電晶體裝置之「位置」(即，定位)；一電路設計者可嘗試連接之內容；及正在使用之特定金屬類型。

參考圖18，圖中展示一實例性表示1800。如圖中所繪示，圖18描繪積體電路中之用於在室溫(例如288K至300K)下操作之兩個實例性佈線長度(例如銅)之一橫截面線幾何形狀。例如，在一BEOL堆疊中，當線自一層放置於下一層時，多條線定位為彼此正交。在圖18中，兩條平行線1810及1820展示為位於彼此相鄰之相同層上且定位為在Z方向上延伸(即，自頁面向內及向外)。線1810、1820之各者具有一寬度(W)(即，在X方向上)及一厚度(即，在Y方向上)。另外，兩條線1810、1820將彼此隔開一特定間距(S)。在特定實施方案中，各線1810、1820之電阻率將基於其矩形區域。

與繪示室溫(例如288K至300K)下之線幾何形狀之圖18相比，可在低溫(例如低於200K之一溫度臨限值)下執行對設定大小之特定調整。

參考圖19A至圖19B，圖中展示根據實例性本發明實施方 案之實例性佈線幾何形狀之表示1900、1950。如圖中所繪示，圖19A至圖19B描繪積體電路中之在低溫(例如低於200K)下操作之兩個實例性佈線長度(例如銅、鋁等)之橫截面線幾何形狀1900、19500。在特定實施方案中，圖19A至圖19B繪示用於藉由偏移電阻改良(R)以改良電容(C)之電容限制金屬層級(例如M8至M9層)之本發明低溫(例如低於200K)線幾何形狀。

例如，由於上金屬層(例如M8至M9，全域金屬層級)較寬；比下金屬層(例如M1至M3)寬，使得此等上金屬層可遭受高電容，但其線電阻將不會有問題。

作為一解決方案，在一實施方案中，如圖19A中所展示，第一及第二線1910、1920之寬度(W)可減小且對應地，與室溫下之類似線之寬度及間距相比，第一線與第二線之間的間距(S)可增加，而厚度(T)將實質上相同於室溫下之類似線之厚度。有利地，儘管在低溫最佳化設計中減小線之寬度(W)，但此一設計將有效地增加電阻率(然而，在低溫下，此增加對於上層(例如M8至M9層)將不顯著)，但隨著線之間的間距改良，電容之增加將此一設計有價值。在特定情況中，此等幾何形狀內之障壁及襯墊厚度可或可不變動。

作為另一解決方案，在如圖19B中所展示之一第二實施方案中，第一及第二線1910、1920之寬度(W)及間距(S)可實質上相同於室溫下之類似線之寬度(W)及間距(S)，而與室溫下之類似線之厚度(T)相比，厚度(T)將減小。有利地，儘管用於低溫最佳化設計之線之厚度(T)之減小將增加電阻率(然而，在低溫下，此增加對於上層(例如M8至M9層)將不顯著)，但由於耦合距離之電容之增加將使此一設計有價值。

再者，在特定情況中，兩種實施方案可一起利用以判定用於一積體電路中之線互連件之一最佳RC(電阻-電容)。

參考圖20A至圖20B，圖中展示根據實例性本發明實施方案之實例性佈線幾何形狀之表示2000、2050。如圖中所繪示，圖20A至圖20B描繪積體電路中之在低溫(例如低於200K)下操作之兩個實例性佈線長度(例如銅、鋁等)之橫截面線幾何2000、2050。在特定實施方案中，圖20A至圖20B繪示藉由偏移電容改良(C)以改良電阻(R)之電阻限制金屬層級(例如M1至M3層)之本發明低溫(例如低於200K)線幾何形狀。

具體而言，此等解決方案將適用於電阻限制之金屬層以利用低溫(例如低於200K)下之電阻改良。另外，由於線之間的間距可受限於介電質之可靠性之限制(即，限制因數)(例如較窄介電質更易受時間相依介電崩潰(TDDB)影響)。在特定實例中，藉由減小低於一特定點之間距(S)，一電場將在電路結構之間產生且對應地引起第一與第二線2010、2020之間的介電質上之應力。對應地，時間相依介電崩潰(TDDB)係指超出其中介電質將崩潰之一特定點發生。

因此，由於TDDB對溫度敏感，且觀察到TDDB在低很多之溫度下(例如低於200K)崩潰得晚很多，因此TDDB將係一「可靠性」性質。因此，在本發明實施方案中，藉由利用TDDB作為低溫之一溫度敏感可靠性性質，可對間距(S)進行調整。因此，在此一方案中，線之面積之增加可用於改良電阻(R)(以電容(C)為代價)(例如對於M1至M3金屬層級，電阻可存在問題(因為其等太「微小」，但電容對PPA而言並非多大問題)。因此，如圖20A中所示，增加寬度(W)以減小間距(S)以及圖20B中增加厚度(T)可增加電阻率。替代地，在特定情況中，可實施圖20A及圖20B 中之解決方案之一組合以改良電阻率。

因此，在特定本發明實施方案中，間距(S)及厚度(T)可維持至少一最小值以限制：電容(C)；第一與第二線2010、2020之間的對應電場(E)且避免TDDB。

有利地，此等最佳化(如相對於圖20A至圖20B所描述)利用及開發基於所使用之材料之「可靠性」特性之一實例性佈線之電氣特性(例如電阻及電容)。在特定實施方案中，此等可靠性特性可包含TDDB、介電崩潰及電遷移。例如，對於低溫最佳化，可減小間距(圖20A)且厚度可增加至超出限制因數(例如將在室溫(例如在288K至300K之間)下使用之第一與第二接線2010、2020之間的TDDB位準)。

作為一解決方案，在圖20A中所展示之一實施方案中，對於低溫操作，可增加第一及第二線2010、2020之一或兩者之寬度(W)且對應地與室溫下之類似線之寬度及間距相比，第一與第二線之間的間距(S)可減小，而厚度(T)將實質上相同於室溫下之類似電線之厚度。有利地，低溫最佳化設計中線之寬度(W)減小將有效地以線電容為代價降低電阻率。然而，在低溫下，對於下層(例如M1至M3層)，電阻率之降低不顯著。

作為另一解決方案，在圖20B中所展示之一第二實施方案中，第一及第二線2010、2020之寬度(W)及間距(S)可實質上相同於室溫下中類似線之寬度(W)及間距(S)，而與室溫下之類似線之相比，厚度(T)將增加。有利地，儘管對於低溫最佳化設計中之線之厚度(T)之增加將降低電阻率，但在低溫下，此降低對於下層(例如M1至M3層)將不顯著。

在特定實施方案中，與互連件相比，亦可針對記憶體位元 晶格、位元線(BL)及字線(WL)執行類似線幾何形狀方案及技術。

目前，在已知室溫(約300K)技術中，BL及/或WL線電容及電阻在先進節點處不斷增加。儘管某些已知技術(例如平行WL、飛行WL/BL)用於改良先進技術節點處之WL電阻，但作為此等已知技術亦將增加BL及/或WL電容。另外，BL亦可受限於大負載電容。因此，避免損及電容(例如減小電容)之已知電阻改良技術。此外，在先進節點處，一特定記憶體陣列中之位元晶格之數量亦將受限於長電阻BL佈線。

因此，作為解決方案，在低溫(例如低於200K)操作之特定實施方案中，將鋁金屬用作為BL及/或WL之一材料將克服已知缺點且增強位元晶格效能。例如，如上文所討論，與銅金屬相比，鋁金屬可具有高達較低電阻率之四倍。

另外，利用本發明態樣，一較大數目個位元晶格可包含於記憶體陣列中，各具有較長位元線(例如各將具有較低電阻率之四倍)。因此，亦將實現記憶體位元晶格對輸入輸出裝置比率(即，記憶體/IO比率)之改良。

再者，在其他本發明實施方案中，類似於參考圖20A至圖20B所描述之實例性佈線幾何形狀，鋁BL及/或WL佈線之縱橫比亦可更改以改良BL/WL電容。因此，此鋁BL及/或WL佈線亦將在較低溫度(例如低於200K)下利用較低電阻之四倍(與銅佈線相比)。

在特定情況中，可在電路設計位準上執行本發明最佳化。在本發明模型化及實驗中(例如在5nm節點處)，可示範在降低溫度下，與NMOS裝置相比，PMOS裝置展示一較大溫度敏感性。此可歸因於取決於程序之具有唯一溫度敏感性之PMOS及NMOS中之裝置參數。例如，其在 室溫(例如300K)下之相對行為相對於過冷或超冷溫度(例如低於200K)下之相對行為可不同。

參考圖21，圖中展示用於一位元晶格2100之一實例性電路。如圖21中所描繪，實例性電路設計包括六個電晶體位元晶格2100(即，6T SRAM位元晶格2100)，其包含：至少第一及第二存取電晶體(pg)2122、2114(即，通道閘電晶體)；第一及第二反相器(2130、2140)(例如動態儲存元件)；第一及第二位元線(例如BL(位元線)及BL'(互補位元線))2112、2114；至少一字線(；)(例如頂線)2116。在一些實施方案中，第一及第二位元線2112、2114耦合至各自第一及第二存取電晶體2122、2114。另外，在特定情況中，位元晶格2100假定字線或位元線上之RC負載及理想驅動器。再者，電路2100係預充電電路系統或預放電電路系統之一實例。在其它實施方案(圖中未展示)中，實例性電路設計可包含一SRAM 8電晶體位元晶格或其它RAM變體，包含DRAM/MRAM及變體。

在特定實施方案中，第一及第二反相器2130、2140之各者可包含一上拉電晶體(pu)(即，一上拉裝置)(例如一PMOS電晶體、一PMOS裝置)及一下拉電晶體(pd)(即，一下拉裝置)(例如一NMOS電晶體、一NMOS裝置)。在一實例性操作中，兩個反相器2130、2140可回饋至一數位「1」或「0」之一或另一儲存資料值。所儲存之資料值可由第一或第二位元線2112、2114存取。

再者，在特定實施方案中，用於位元線及/或字線之金屬亦可基於本文所描述之方案及技術來切換(例如自銅佈線切換至鋁佈線)。為此，有利地，實例性設計2100可進一步受益於在低溫(例如低於200K)下實現之溫度敏感性。

在傳統使用案例中，通道閘裝置將係NMOS裝置，因為NMOS裝置提供更佳效能。然而，相比而言，根據用於低溫操作(例如低於200K)之發明態樣，整個位元晶格之極性現被「翻轉」(即，反轉，相反)。因此，在一實例性實施方案中：BL現將係BL'；BL'將係BL；WL將係；PMOS通道閘電晶體將替換NMOS通道閘電晶體；上拉及下拉之大小反轉，使得其中與通道閘NMOS(就讀取穩定性而言)相比，傳統上下拉NMOS較強且就可寫性而言，上拉PMOS弱於通道閘NMOS，本發明可導致一下拉NMOS弱於通道閘PMOS(就可寫性而言)，而就讀取穩定性而言，上拉PMOS強於通道閘PMOS。藉此，本發明態樣利用用於上拉裝置及通道閘裝置之「強」PMOS，且實現係溫度特定之效能增益。

再者，對於讀取操作，與已知方法相反，在一些例項中，BL將預充電預放電(即，設定為資料「0」值，而非一「1」資料值)及BL'(例如設定為一資料「0」值，而非一「1」值)。另外，對於寫入操作，在特定情況中，BL'將保持「真」值且BL將保持其補數(例如與已知方法相反)。

有利地，在特定情況中，圖21之電路特定針對低溫(例如低於200K)操作最佳化，對此低溫操作，已知典型位元晶格可不操作。在實施方案中，可利用之兩種類型之SRAM位元晶格包含：高密度(HD)或高電流(HC)。

在特定例項中，溫度可用於控制貝他比(即，上拉裝置與下拉裝置之商(即，PMOS/NMOS)之平均延遲度量)。貝他比可用於輸入變量(即，度量)以判定通道閘、上拉及下傳電晶體之一特定電路圖及臨限電壓(VT)。藉此，電晶體之大小亦可最佳化。例如，由於低溫(例如低於200 K)下強兩倍之PMOS，將在不必擴大各自閘極(及因此，節省區域)之情況中允許使用一「翻轉」高密度(HD)記憶體而非一「翻轉」高電流(HC)記憶體。在一些情況中，本發明態樣同樣適用於NMOS裝置。例如，若NMOS在較低溫度(即低於200K)下強2x，則HD記憶體可在不擴大閘極之情況中替換HC記憶體(及因此，節省面積及功率以及對應效能)。

參考圖22，圖中展示根據一HD位元晶格(例如111 HD位元晶格)之一實例性實施方案之一圖表2200。如圖中所繪示，圖22描繪SRAM寫入時間之一圖表，其示範本文所描述之各種發明最佳化之優點。圖表2200在Y軸2210上提供自0至1.2之位元晶格寫入時間(a.u)且在X軸2220上提供自0K至350K之溫度(K)。如圖中所描繪，在圖表2200上：曲線2230表示對於室溫最佳化之一典型SRAM之寫入時間(例如約300K)；曲線2240表示具有最佳化之PMOS臨限電壓之典型SRAM之寫入時間(根據本文所描述之發明態樣)；曲線2250表示「翻轉」本發明SRAM之寫入時間(根據參考圖21所描述之本發明態樣)；曲線2260表示「翻轉」本發明SRAM之寫入時間(根據參考圖21所描述之發明態樣)及最佳化之PMOS臨限電壓(根據本文所描述之本發明態樣)；曲線2270表示「翻轉」本發明SRAM之寫入時間(根據參考圖21所描述之本發明態樣)、最佳化之PMOS臨限電壓(根據本文所描述之本發明態樣)及對於(例如)BEOL連接性而使用鋁佈線替換之銅佈線(以對於低溫(例如低於200K)最佳化，根據本文所描述之本發明態樣)。有利地，如將瞭解，可使用本文所描述之發明方案及技術在低溫操作下實現對寫入時間之顯著改良。

有利地，如圖中所展示，對於一典型SRAM(具有上拉(pu)、通道閘(pg)及下拉(pd)HD大小：1-1-1)，由於溫度自300K降至 100，因此寫入時間變差。在最佳化VT之實施方案中，遷移率增加，且寫入時間可減少約~20%。另外，在「翻轉」極性實施方案中，實現寫入時間減少~40%。另外，在鋁佈線之翻轉極性中，可在低溫(例如低於200K)下實現寫入時間之一~3x改良。

參考圖23，圖中展示根據一實例性實施方案之一圖表2300。如圖中所繪示，圖23描繪如本文所描述之一低功率(例如其中上拉(pu)、通道閘(pg)及下拉(pd)電晶體之大小：1-1-1)位元晶格及一高電流(例如pu-pg-pd電晶體之大小：2-2-1)位元晶格之大小)之位元晶格寫入時間(a.u)之一比較。圖表2300在Y軸2310上提供自0至1.2之位元晶格寫入時間(a.u)且在X軸2320上提供自0K至350K之溫度(K)。如圖中所描繪，在圖表2300上：曲線2330及2350(即，以三角形指示)分別繪示利用銅(曲線2330)及鋁(2350)之低功率位元晶格；曲線2340及2360(即，以菱形指示)繪示高電流位元晶格。

有利地，如將瞭解，高電流(HC)記憶體位元晶格可替換為低於一溫度臨限值(例如溫度低於200K)之高密度(HD)位元晶格。

參考圖24A，圖中展示根據實例性實施方案之一實例性電路2400。如圖24A中所描繪，實例性電路設計包括具有明確通道閘之一鎖存感測放大器電路系統。電路設計2400包含耦合至第一及第二通道閘2410及2412(即，第一及第二電晶體裝置)之第一及第二反相器2430、2440(各包含NMOS裝置及PMOS裝置)及一第三電晶體2414。在特定實施方案中，感測放大器電路之第一及第二電晶體裝置2410、2412係NMOS裝置，且其中感測放大器電路之第三電晶體裝置2414係一PMOS裝置。

另外，在此等實施方案中，可對耦合至電路2400之第一及 第二位元線(BL、BL')進行極性「翻轉」。再者，如圖中所繪示，一感測啟用線之極性可「翻轉」至一感測啟用補數線(即，nSAEN)。如圖中所繪示，感測啟用補數線將耦合至PMOS電晶體裝置2414之一閘極。在感測放大器操作中，有利地，第一及第二反相器2430之NMOS裝置可用作為用於「強」1而非「強」0之一下拉裝置。

參考圖24B，圖中展示根據實例性實施方案之一實例性電路2450。如圖24B中所描繪，實例性電路設計包括預充電電路系統2450。電路設計2450包含第一、第二及第三電晶體裝置2452、2454及2456。在特定實施方案中，第一、第二及第三電晶體裝置2452、2454及2456係NMOS裝置。此外，預充電電路系統2450可包含允許SA0及SA1被預充電(預放電)至一「淨空」0而可補充輸入之NMOS裝置2452。在特定實施方案中，實例性電路2450可耦合至實例性電路2400。

參考圖25A，圖中展示根據實例性實施方案之一實例性電路2500。如圖25A中所描繪，實例性電路設計包括無明確通道閘之一鎖存感測放大器電路系統。電路設計2500包含耦合至電晶體裝置2512之第一及第二反相器2530、2540(各包含一NMOS裝置及一PMOS裝置)。在特定實施方案中，感測放大器電路系統之電晶體裝置2512係一PMOS裝置。

另外，在此等實施方案中，對於耦合至電路2500之第一及第二位元線(BL、BL')，極性可被「翻轉」。再者，如圖中所展示，一感測啟用線之極性可「翻轉」至一感測啟用補數線(即，nSAEN)。如圖中所繪示，感測啟用補數線將耦合至PMOS電晶體裝置2514之一閘極。在感測放大器操作中，有利地，NMOS裝置(第一及第二反相器2430)可用作為用於「強」1而非「強」0之一下拉裝置。

參考圖25B，圖中展示根據實例性實施方案之一實例性電路2550。如圖25B中所描繪，實例性電路設計包括預充電電路系統2550。電路設計2550包含第一、第二及第三電晶體裝置2552、2554及2556。在特定實施方案中，第一、第二及第三電晶體裝置2452、2454及2456係NMOS裝置。此外，預充電電路系統2550可包含允許BL及BL'預充電至一「淨空」0而可補充輸入NMOS裝置2552。在特定實施方案中，實例性電路2450可耦合至實例性電路2400。

參考圖26A，圖中展示根據實例性實施方案之一實例性電路設計2600。如圖26A中所描繪，實例性電路設計包括一鎖存感測放大器電路系統。電路設計2600包含耦合至第一、第二及第三電晶體裝置2610、2612及2614之第一及第二反相器2630、2640(各包含一NMOS裝置及一PMOS裝置)。在特定實施方案中，感測放大器電路系統之第一、第二及第三電晶體裝置2610、2612及2614係PMOS裝置。

另外，在此等實施方案中，耦合至電路2500之第一及第二位元線(BL、BL')之極性可「翻轉」。再者，如圖中所展示，一感測啟用線之極性可「翻轉」至一感測啟用補數線(即，nSAEN)。如圖中所繪示，感測啟用補數線(nSAEN)將耦合至PMOS電晶體裝置2614之一閘極。在感測放大器操作中，有利地，第一及第二反相器2430之NMOS裝置可用作為「強」1而非「強」0之一下拉裝置。

參考圖26B，圖中展示根據實例性實施方案之一實例性電路2650。如圖26B中所描繪，實例性電路設計包括預充電電路系統2650。電路設計2650包括第一、第二及第三電晶體裝置2652、2654及2656。在特定實施方案中，第一、第二及第三電晶體裝置2652、2654及2656係 NMOS裝置。此外，預充電電路系統2650可包含允許SA0及SA1預充電至一「淨空」0而可補充輸入之NMOS裝置2652。在特定實施方案中，實例性電路2650可耦合至實例性電路2600。

在特定情況中，根據本發明態樣，電子設計自動化(EDA)亦可在較低溫度(即低於200K)下最佳化。在實例中，儘管各特定程序節點及各設計類型之最佳溫度可不同，但低溫CMOS可將進一步度量添加至最佳化空間。因此，本發明EDA可將用於操作方法之額外變量(即，度量)引入EDA軟體以最佳化低溫PPA，除調諧旋鈕(諸如臨限電壓及供應電壓V_DD)之外，考量功率消散之一轉換、在低溫(即，低於200K)下達成設計之一冷卻成本。

參考圖27，圖中展示一典型VLSI設計EDA流程2700之一流程圖。最初，在步驟2910處，一設計者將指定一單元庫之標準單元之一或多者、記憶體巨集、一BEOL堆疊及一核心暫存器轉移級(RTL)以供使用。接著，在連續步驟中，設計自動化將透過以下步驟進行：合成及佈局(步驟2720)；功率輸送設計(步驟2730)；放置(步驟2740)；時鐘樹設計(步驟2750)；及信號路由及最佳化及時序閉合(步驟2760)。該程序導致針對效能、功率及面積最佳化之一EDA流程。

根據本發明態樣，VLSI設計EDA流程可改良以允許且最佳化低溫(例如低於200K)下之VLSI設計EDA流程，其中一或多個最佳化參數可指定至EDA工具4024(如參考圖40所描述)。

參考圖28，圖中展示根據實例性實施方案之VLSI設計EDA流程2800(操作方法2800)之一流程圖。操作方法2800可由用於低溫VLSI設計EDA流程之一EDA工具4024實施(如參考圖40所描述)。最初， 在步驟2810處，可基於包含操作溫度(T)(例如低於一溫度臨限值之一溫度(例如200K))、操作供應電壓(V_DD)及(若干)臨限電壓(V_TH)之參數而自庫選擇一或多個標準邏輯單元(具有指定VT風格)、記憶體區塊(即，記憶體巨集單元)及/或VT設計(包括多VT)；可基於參數操作溫度(T)而選擇一BEOL堆疊設計；且亦可基於解釋為利用溫度敏感性而進行之最佳化之參數操作溫度而選擇一核心RTL(例如使或非邏輯優於反及邏輯)。

有利地，在特定實施方案中，EDA工具4024允許指定及自上文所提及之一或多個參數選擇之能力(即，選項)。例如，一設計者可指示EDA工具4024自針對不同溫度(例如低於200K)及不同供應電壓最佳化之不同標準單元(及/或記憶體區塊)選擇，其中大小可基於一低溫(例如低於200K)規範來預定義。

隨後，在選擇一或多個參數之後，在以下步驟之各者中，一共最佳化區塊2812(例如包含一共最佳化常式)可添加至EDA流程中之EDA工具4024：合成及佈局(步驟2820)；功率輸送設計(步驟2830)；放置(步驟2840)；時鐘樹設計(步驟2850)；及信號路由及最佳化(步驟2860)。

在特定實施方案中，共最佳化區塊2812藉由合併參數V_DD、T及V_TH來解釋功率、效能及面積以及冷卻功率(根據溫度及操作電壓而變)及冷卻支出(如本文之先前段落中所描述)(例如針對功率、效能及面積以及冷卻功率(根據溫度及操作電壓而變)及冷卻支出(如本文之先前段落中所描述)最佳化)而提供共最佳化標準單元(或記憶體區塊)、BEOL堆疊設計及核心RTL之能力。

有利地，除在針對不同溫度點預定之不同設計之間選擇之能力之外，本發明態樣亦提供EDA工具4024允許選擇冷卻功率來最佳化 專用於低溫操作之設計之進一步能力。因此，例如，為增加低溫(例如低於200K)下之效能，可增加單元之大小，其將驅動更多電流，因此電路裝置將運行得較快。然而，藉此，可不利於冷卻功率/冷卻成本態樣及考量。

在另一實例中，當考量冷卻支出時，最低VT對於最高效能係最佳的。因此，EDA工具4024可具有選擇多VT庫之選項(為最佳化功率、針對非關鍵路徑添加較高VT之單元)。在另一種情況中，若一設計者不需要考量冷卻功率，則功率態樣將存在一倍數(例如包含參數T、V_DD)。(如可瞭解，需要考量係總系統功率之一倍數之冷卻功率。相比而言，室溫設計(例如約288K至約300K)，此將並非一考量。)因此，不同考量將要求對特定參數進行不同加權。再者，在另一實例中，歸因於基於裝置之數量之加熱、工作負荷及係溫度相依之設計中之材料的熱性質，可需要額外平衡使得由於冷卻而滿足佈局之最大熱臨限值。

因此，在各種實施方案中，如本文所描述之方案及技術專門針對專用低溫設計(即，過冷及超冷溫度操作)設計。例如，此等方案及技術甚至無法在室溫下操作。

參考圖29，圖中展示根據實例性實施方案之一流程圖2900(操作方法2900)。圖29繪示實例性系統級功率效能區域及成本(PPAC)最佳化方法、技術及方案。

有利地，EDA工具4024可擴展至系統級設計流程2900效能以共最佳化低溫設計(例如低於200K)PPA，包含：冷卻功率以及自加熱/熱效應，且進一步考量頻率節流。

在特定實施方案中，實例性低溫VLSI設計EDA流程2800 (參考圖28)可被視為系統級設計流程中之一或多個核心(例如複數個核心)之一核心(例如核心1)。因此，類似於參考圖26所描述，一或多個參數：溫度(T)、操作電壓(V_DD)及臨限電壓(V_TH)可用於決策以判定系統級設計流程2910之各最佳核心(例如基於各參數之一優先權因數)。

再者，在系統級處，可引入一系統級共最佳化區塊2920以考量其他準則(度量)，包含：熱導率2922(包含參數：環境溫度(Tamb)及操作電壓(V_DD)及與邏輯及記憶體單元相關聯之臨限電壓)；冷卻支出2924(如先前段落中所描述之電路系統)；接面溫度及導熱率2926、系統中之最大核心2928及冷卻能力(TDP)極限內之最大效能2930)。有利地，在特定實施方案中，可基於此等度量(如本段落中所描述)來判定系統最大頻率及主動核心之數目。

參考圖30，圖中展示根據實例性實施方案之一流程圖3000(操作方法3000)。圖30繪示實例性資料中心級功率效能區域及成本(PPAC)最佳化技術及方案。有利地，EDA工具4024可擴展至資料中心級(及機架級)最佳化以共最佳化低溫設計(例如低於200K)PPA。

在特定實施方案中，實例性低溫系統級設計流程2900(參考圖29)可被視為資料中心系統級設計流程之一或多個伺服器(例如複數個伺服器)之一伺服器3010(包括諸如以下之參數：核心之一數目、V_DD、T、功率度量及效能度量)。因此，類似於參考圖26所描述，一或多個參數：溫度(T)及操作電壓(V_DD)可用於決策以判定資料中心級設計流程3000之各最佳伺服器(例如基於各參數之一優先權因數)。

資料中心槓桿設計流程亦包含：資料中心功率負載限制3020、一資料中心中之「N」個伺服器3030(包含溫度參數)、伺服器之一 每月帳單3040(攤餘)；選擇冷卻設備3050(包含溫度參數)；工作負荷指派3060；每月設施帳單3070(攤餘)；總功率3080；每月功率帳單3090；總每月帳單3092；及總計算3094。

再者，在系統級處，可引入一系統級共最佳化區塊2920以考量其他準則(度量)，包含：熱導率2922(包括參數：環境溫度(Tamb)及操作電壓(V_DD)及與選定邏輯及記憶體單元相關聯之臨限電壓)；冷卻支出2924(例如如先前段段中所描述之電路系統)；接面溫度/導熱率2926、系統中之最大核心2928及冷卻能力(TDP)極限內之最大效能2930)。

有利地，如本文所描述，圖28至圖30繪示根據本發明方法之分別針對EDA流程、系統級流程、資料中心級流程最佳化之方法。

參考圖31，圖中展示一圖表3100。如圖中所繪示，圖31描繪導熱率K(W cm^-1K¹)3110(在y軸上自0至100)及溫度3120K(在x軸上)之一比較。如可易於瞭解，低溫可改良矽塊之熱導率。因此，一半導體晶片之自加熱可大幅減輕。如圖中所繪示，與室溫(例如300K)相比，在100K下，熱導率可改良一數量級。因此，此結果將可與金屬熱導率相比。

因此，在實例性實施方案中，可實現包含溫度及一熱設計功率限制之一動態多階層最大頻率區塊。在特定情況中，較低層級階層(界定為最遠離冷卻劑之階層)可針對較低功率消散最佳化以補償自加熱效應，而在其他情況中，上層級(界定為最靠近冷卻劑之階層)可針對高頻率最佳化(因為其局部自加熱效應較低)。多個階層之之導熱率取決於各階層處之有效接面溫度而變動。

參考圖32，圖中展示根據實例性實施方案之一流程圖3200。如圖中所繪示，一最佳化區塊3010可包含：一主動工作負荷指 派、V_DD之一動態控制、可包含V_TH之一動態控制(例如使用絕緣體上覆矽(SOI)裝置)以最佳化效能、功率及成本)。有利地，區塊3010可旨在使用技術、設計參數(V_DD、V_TH及T_ambient)及工作負荷最佳化系統PPA。因此，藉由管理溫度中之一變化(在低溫操作下)，可最大化一系統電腦。

在特定實施方案中，區塊3210將針對自階層1至階層「n」之各階層、自最遠離一散熱片/冷卻設備3230(階層「1」)(例如最差熱係數，較高溫度)至最接近冷卻設備3230(即，階層「n」)(例如最佳熱係數，較低溫度)，基於包含以下之參數：一設計、一溫度變化(△T)、熱係數、T、V_DD及V_TH)。

參考圖33，圖中展示用於程序調諧最佳化之一實例性方法3300(即，程序、常式)之一流程圖。有利地，在各種實施方案中，方法3000描繪如參考圖40所描述之由工具4024及/或電腦系統4000實施之步驟。方法3300可參考本文之描述來實施。

在區塊3310處，可在低於一溫度臨限值之一溫度範圍之一第一溫度下提供一電晶體裝置之一或多個調諧參數。例如，參考至少圖1至圖7，可在低於一溫度臨限值之一溫度範圍之一第一溫度(例如Tcold)下提供一電晶體裝置之一或多個調諧參數(即，獨立「旋鈕」)。

在區塊3320處，可調整該一或多個調諧參數直至該電晶體裝置之一或多個第二參數在高於該溫度臨限值之一第二溫度下對應於實質上相同於在該第一溫度下之值(或值之一因數)。例如，參考至少圖1至圖7，可調整該一或多個調諧參數直至該電晶體裝置之一或多個第二參數在高於該溫度臨限值之一第二溫度下對應於實質上相同於在該第一溫度下之值(或值之一因數)。

參考圖34，圖中展示用於選擇一最佳冷卻溫度之一實例性方法3400(即，程序、常式)之流程圖。有利地，在各種實施方案中，方法3400描繪如參考圖40所描述之由工具4024及/或電腦系統4000實施之步驟。方法3400可參考本文之描述來實施。

在區塊3410處，一電腦系統可基於一計算度量來判定一或多個電晶體之一冷卻溫度參數，其中基於以下之一者來計算該度量：一供應電壓及/或一驅動電流及臨限電壓；該驅動電流、該臨限電壓及一冷卻支出；一延遲度量；或一延遲能量乘積度量。例如，參考至少圖8至圖9，一電腦系統(例如一資料中心電腦系統或其他電腦系統)基於一計算度量來判定一或多個電晶體之一冷卻溫度參數(即，操作點)，其中基於以下之一者來計算該度量：一驅動電流及臨限電壓；該驅動電流、該臨限電壓及一冷卻支出；一延遲度量；或一延遲能量乘積度量(例如功率延遲度量)。

在區塊3420處，可基於經判定之冷卻參數而產生一輸出。例如，參考至少圖8至圖9，可在由工具4024應用之電腦系統處產生一輸出。

參考圖35，圖中展示用於選擇一最佳冷卻溫度之一實例性方法3500(即，程序、常式)之一流程圖。有利地，在各種實施方案中，方法3500描繪如參考圖40所描述之由工具4024及/或電腦系統4000實施之步驟。方法3500可參考本文之描述來實施。

在區塊3510處，一電腦系統可基於一計算度量來判定一或多個電晶體之一冷卻溫度參數，其中基於以下之一者來計算該度量：一供應電壓、驅動電流、臨限電壓、冷卻支出、一延遲度量或一延遲能量乘積度量。例如，參考至少圖8至圖9，一電腦系統(例如一資料中心電腦系統 或其他電腦系統)可基於一計算度量來判定一或多個電晶體之一冷卻溫度參數(即，操作點)，其中基於以下之一者來計算該度量：一供應電壓、驅動電流、臨限電壓、冷卻支出、一延遲度量或一延遲能量乘積度量。

在區塊3520處，基於經判定之冷卻參數而產生一輸出。例如，參考至少圖8至圖9及圖40，可在由工具4024應用之電腦系統處產生一輸出。此外，回應於判定冷卻溫度參數，電腦系統可產生一基於溫度之電晶體裝置輪廓，且基於基於溫度之電晶體裝置輪廓而降低一或多個電晶體之一冷卻溫度。

參考圖36，圖中展示用於選擇一最佳冷卻溫度之一實例性方法3600(即，程序、常式)之一流程圖。有利地，在各種實施方案中，方法3600描繪如參考圖40所描述之由工具4024及電腦系統4000實施之步驟。方法3600可參考本文之描述來實施。

在區塊3610處，該方法包含對於低於一溫度臨限值之一溫度下之操作，判定一材料是否包括低於一電遷移臨限值之一電遷移。例如，參考至少圖8至圖14，圖中描述對於低於一溫度臨限值之一溫度下之操作，判定一材料是否包括低於一電遷移臨限值之一電遷移。

在區塊3620處，該方法包含基於低於一電阻率臨限值之一電阻率而選擇該材料。例如，參考至少圖8至圖14，圖中描述基於低於一電阻率臨限值之一電阻率而選擇該材料。

在區塊3630處，該方法包含在一設計工具中基於該選定材料而針對一或多個局部互連件或金屬層提供該材料。例如，參考至少圖8至圖14，一設計工具(例如EDA工具4024)可基於該選定材料而針對一或多個互連件或金屬層提供該材料。

參考圖37，圖中展示用於RC最佳化之一實例性方法3700(即，程序、常式)之一流程圖。有利地，在各種實施方案中，方法3700描繪如參考圖40所描述之由工具4024及/或電腦系統4000實施之步驟。方法3700可參考本文之描述來實施。

在區塊3710處，該方法包含判定一金屬佈線及/或一金屬層級之一溫度敏感性。例如，參考至少圖15至圖20B，圖中描述判定一金屬佈線(即，金屬佈線之類型，例如銅)及/或(一積體電路之一BEOL堆疊之)一金屬層級(例如M1至M3或M7至M9)之一溫度敏感性。

在區塊3720處，該方法包含基於經判定之溫度敏感性來判定以下之一或多者：該金屬佈線之一線寬；金屬佈線類型之至少兩條線之間的一線間距；該一或多個金屬佈線之一線厚度，或一障壁及襯墊厚度。例如，參考至少圖15至圖20B，圖中描述基於所判定之溫度敏感性，判定以下之一或多者：該金屬佈線之一線寬、金屬佈線類型之至少兩條線之間的一線間距(即，一線距)(在相同金屬層上接近及平行配置)、一或多個金屬佈線之一線厚度(線體積)或一障壁及襯墊厚度。

在特定實施方案中，該方法進一步包含由一設計工具(例如設計工具4024)基於經判定之一線寬、一線間距、線厚度或障壁及襯墊厚度之一或多者來產生一輸出。

參考圖38，圖中展示用於判定一最佳佈線類型之一實例性方法3800(即，程序、常式)之一流程圖。有利地，在各種實施方案中，方法3800描繪如參考圖40所描述之由工具4024及/或電腦系統4000實施之步驟。方法3800可參考本文之描述來實施。

在區塊3810處，該方法包含基於在低於一溫度臨限值操作 之一積體電路之一金屬佈線之一溫度敏感性來判定金屬佈線類型。例如，參考至少圖15至圖20B，圖中描述基於在低於一溫度臨限值(例如低於200K)下操作之一積體電路之一金屬佈線之一溫度敏感性來判定一最佳金屬佈線類型。

在區塊3820處，該方法包含由一製造或一微影工具基於經判定之金屬佈線類型而產生一輸出。例如，參考至少圖15至20B，圖中描述由一製造或一微影工具基於經判定之金屬佈線類型而產生一輸出。

參考圖39，圖中展示用於判定用於專用低溫操作之一電路設計之一實例性方法3900(即，程序、常式)之一流程圖。有利地，在各種實施方案中，方法3900描繪如參考圖40所描述之由工具4024及/或電腦系統4000實施之步驟。方法3900可參考本文之描述來實施。

在區塊3910處，該方法包含基於耦合至一積體電路之一或多個金屬是否低於一溫度臨限值來判定該積體電路之電路裝置及線連接件之一極性、大小及/或電壓臨限值。例如，參考至少圖24A至圖24B或圖26A至圖26B，圖中描述基於耦合至一積體電路之一或多個金屬係否低於一溫度臨限值來判定該積體電路之電路裝置及線連接件之一極性(例如互補PMOS、NMOS、mosFET極性)、大小或電壓臨限值。

在區塊3920處，該方法包含基於經判定之極性而由一設計工具(例如工具4024)產生一輸出。例如，參考至少圖24A至圖24B或圖26A至圖26B，圖中描述基於經判定之極性而由一設計工具(例如工具4024)產生一輸出。

在本發明中所描述之所有發明態樣中，對於各種方案及技術之各者，可利用之材料包含以下之一或多種：鋁、鈷、銅、釕、鉬或其 等之合金或任何基於碳之導體材料。再者，此等方案及技術可併入記憶體裝置(例如記憶體巨集)及邏輯裝置(即，邏輯單元)中或其他內部路由或BEOL堆疊佈線中。在本發明中所描述之所有發明態樣中，對於各種方案及技術之各者，本發明電晶體裝置包含金屬氧化物半導體場效應電晶體(MOSFET)裝置(包含finFET裝置、平面裝置或其他電晶體變體(例如全環繞閘極(GAA)裝置，諸如奈米片及奈米線裝置))。

圖40繪示一電腦系統4000中之實例性硬體組件。在一些實施方案中，電腦系統4000可為一代工資料中心電腦系統，且在其他實施方案中，電腦系統4000可為一記憶體編譯器系統。系統4000可用於產生裝置調諧、積體電路設計、記憶體架構輸出、邏輯設計、記憶體巨集、互連件及BEOL設計之一或多者；且判定最佳電晶體級、積體電路級、EDA最佳化、系統級設計及最大頻率最佳化，資料中心級PPAC最佳化及多階層系統級最佳化。在特定實施方案中，實例性電腦系統4000(例如網路電腦系統及/或伺服器)可包含電子設計自動化工具(EDA)(4024)(例如佈局產生及提取工具，及裝置及程序模型化工具、電路設計工具、製造工具、微影工具)且基於如參考至少方法3300至3900所描述之程序及整個發明且參考圖1至圖32所描述之其他方法來執行軟體。在特定實施方案中，EDA工具4024可被包含為一既有記憶體編譯器軟體程式之一特徵以允許使用者輸入電力網及單元佈局準則，且因此產生電力網及單元佈局。

在特定情況中，EDA工具4024可針對記憶體架構提供所產生之電腦輔助實體佈局設計。程序3300至3900(及在本發明中討論之其它程序)可儲存為程式碼作為可由電腦4010或網路電腦4020、4030、其它聯網電子裝置(圖中未展示)或其等之一組合執行之儲存裝置4016之電腦可讀 媒體中(或替代地，記憶體4014中)之指令4017。在特定實施方案中，電腦4010、4020、4030之各者可為任何類型之電腦、電腦系統或其他可程式化電子裝置。此外，電腦4010、4020、4030之各者可使用一或多個網路電腦來實施(例如，在一叢集或其他分佈式計算系統中)。

在特定實施方案中，系統4000可與含有所有標準單元、所有區塊或標準單元及區塊之一混合物之半導體積體電路(IC)設計一起使用。在一特定實例性實施方案中，系統4000可在其資料庫結構中包含：單元庫之一集合、一或多個技術檔案、複數個單元庫格式檔案、一組頂層設計格式檔案、一或多個開放藝術品系統互換標準(OASIS/OASIS.MASK)檔案及/或至少一EDIF檔案。系統4000之資料庫可儲存於電腦4010之記憶體4014或儲存裝置4016之一或多著中或者儲存於網路電腦4020、4020中。

在特定實施方案中，系統4000可使用可變使用者輸入自動執行以下功能：判定讀取電流要求/臨限值(即，Iread)、判定洩漏電流要求/臨限值(即，Ileak)、識別邏輯設計(即周邊電路設計(即，邏輯臨限電壓，臨限電壓注入層)、判定一所要臨限電壓-組合、判定最小電壓輔助要求(即，Vmin輔助)、識別位元晶格類型、判定記憶體特定最佳化模式(記憶體最佳化模式)、佈局，包含產生足以放置所有標準單元之單元區域；標準單元放置；電源及接地網路由；全域路由；細部路由及墊路由。在一些實例中，此等功能可實質上經由使用者輸入控制來執行。另外，此等功能可結合系統4000之手動能力使用以產生一設計者所需之目標結果。在特定實施方案中，系統1000亦可提供手動執行功能之能力，諸如：單元區域創建、區塊放置、墊及單元放置(在自動放置之前及之後)、自動路由 之前及之後之網路由以及佈局編輯。再者，包含於系統4000中之驗證功能可用於在(例如)手動編輯、設計規則檢查(DRC)及佈局相對於示意圖比較(LVS)之後判定一設計之完整性。

在一實施方案中，電腦4000包含一中央處理單元(CPU)4012，其具有耦合至記憶體4014之至少一基於硬體之處理器。記憶體4014可表示電腦4010之主儲存器之隨機存取記憶體(RAM)裝置、補充級記憶體(例如快取記憶體、非揮發性記憶體或備份記憶體(例如可程式化或快閃記憶體))、唯讀記憶體或其等之組合。除記憶體4014之外，電腦系統4000可包含位於電腦4010中之其他位置之其他記憶體，諸如CPU 4012中之快取記憶體，以及用作為一虛擬記憶體之任何儲存容量(例如儲存於一儲存裝置4016上或耦合至電腦4010之另一電腦上)。

電腦4010可經進一步組態以在外部傳達資訊。為與一使用者或操作者(例如一電路設計工程師)介接，電腦4010可包含一使用者介面(I/F)4018，其併入一或多個使用者輸入裝置(例如(尤其)一鍵盤、一滑鼠、一觸控墊及/或一麥克風等)及一顯示器(例如(尤其)一監視器、一液晶顯示器(LCD)面板、發光二極體(LED))、顯示面板及/或一揚聲器等)。在其它實例中，使用者輸入可經由另一電腦或終端接收。此外，電腦4010可包含一網路介面(I/F)4015，其可耦合至一或多個網路4040(例如一無線網路)以達成與其他電腦及電子裝置之資訊通信。電腦4060可包含CPU 4012與組件4014、4015、4016及4018之各者之間的類比及/或數位介面。此外，其他非限制性硬體環境可在實例性實施方案之上下文內使用。

電腦4010可在一作業系統4026之控制下操作，且可執行或以其他方式依靠各種電腦軟體應用程式、組件、程式、物件、模組、資料 結構等(諸如與程序相關聯之程式，例如3300至3900及相關軟體)。作業系統4028可儲存於記憶體4014中。作業系統包含(但不限於)UNIX®(Open Group之一註冊商標)、Linux®(Linus Torvalds之一註冊商標)、Windows®(Microsoft Corporation，Redmond，WA，美國之一註冊商標)、AIX®(International Business Machines(IBM)Corp.，Armonk，NY之一註冊商標，美國)i5/OS®(IBM公司之一註冊商標)，及熟習技術者可想到之其他註冊商標。圖40之實例中之作業系統4026展示於記憶體4014中，但前述軟體之組件亦可或另外儲存於非揮發性記憶體(例如儲存裝置4016(資料儲存)及/或非揮發性記憶體(圖中未展示))中。再者，各種應用程式、組件、程式、物件、模組等亦可在經由網路4040耦接至電腦4010之另一電腦中的一或多個處理器上執行(例如在分佈式或用戶端-伺服器計算環境中)，其中用於實施一電腦程式之功能之處理可經由網路4040分配給多個電腦4020、4030。

在實例性實施方案中，電路巨集圖已在本文所描述之某些圖中提供，其冗餘描述未在類似電路巨集圖之相關描述中重複。明確地併入，基於其(若干)對應圖，具有相同符號及/或參考數字之相同單元佈局圖包含於實施例之各者中。

儘管圖1至圖40之一或多者可繪示根據本發明之教示之系統、設備或方法，但本發明不受限於此等所繪示之系統、設備或方法。如本文所繪示或描述之圖1至圖40之任何者之一或多個功能或組件可與圖1至圖40之另一者之一或多個其他部分組合。因此，本文所描述之任何單一實施方案均不應被解釋為限制且可在不背離本發明之教示之情況下適當地組合本發明之實施方案。

本發明之態樣可併入一系統、一方法及/或一電腦程式產品中。電腦程式產品可包含其上具有用於引起一處理器實施本發明之態樣之電腦可讀程式指令之一電腦可讀儲存媒體(或若干媒體)。電腦可讀儲存媒體可為可保留及儲存指令以由一指令執行裝置使用之一有形裝置。電腦可讀儲存媒體可為(例如(但不限於))一電子儲存裝置、一磁儲存裝置、一光學儲存裝置、一電磁儲存裝置、一半導體儲存裝置或前述之任何適合組合。電腦可讀儲存媒體之更具體實例之一非窮舉性列表包括以下：一可攜式電腦磁片、一硬碟、一隨機存取記憶體(RAM)、一唯讀記憶體(ROM)、一可擦除可程式化唯讀記憶體(EPROM或快閃記憶體)、一靜態隨機存取記憶體(SRAM)、一可攜式光碟唯讀記憶體(CD-ROM)、一數位多功能光碟(DVD)、一記憶棒、一軟碟、一機械編碼裝置(諸如打孔卡片)或具有記錄於其上之指令之一溝槽中之凸起結構及前述之任何適合組合。如本文所使用，一電腦可讀儲存媒體不應被解釋為瞬態信號本身，諸如無線電波或其他自由傳播之電磁波、透過一波導或其他傳輸媒體傳播之電磁波(例如透過一光纖電纜之光脈衝)或透過一電線傳輸之電信號。例如，記憶體614、儲存裝置616或兩者可包含有形、非暫時性電腦可讀媒體或儲存裝置。

本文所描述之電腦可讀程式指令可經由一網路(例如網際網路、一區域網路、一廣域網路及/或一無線網路)自一電腦可讀儲存媒體下載至各自計算/處理裝置或下載至一外部電腦或外部儲存裝置。該網路可包括銅傳輸電纜、光學傳輸光纖、無線傳輸、路由器、防火牆、交換機、閘道電腦及/或邊緣伺服器。各計算/處理裝置中之一網路配接器卡或網路介面自網路接收電腦可讀程式指令且轉送電腦可讀程式指令以儲存在各自 計算/處理裝置內之一電腦可讀儲存媒體中。

用於實施本發明之操作之電腦可讀程式指令可為組合指令、指令集架構(ISA)指令、機器指令、機器相依指令、微碼、韌體指令、狀態設定資料或以一或多個程式設計語言(包含一物件導向程式設計語言(諸如Smalltalk、C++或其類似者)及程序程式設計語言(諸如「C」程式設計語言或類似程式設計語言))編寫之原始碼或物件碼之任何組合。電腦可讀程式指令可完全在使用者之電腦上執行、部分在使用者之電腦上執行作為一獨立軟體封裝部分、部分在使用者之電腦上且部分在一遠端電腦上執行或完全在遠端電腦或伺服器上執行。在後一方案中，遠端電腦可透過任何類型之網路(包含一區域網路(LAN)或一廣域網路(WAN))連接至使用者之電腦，或可連接至一外部電腦(例如透過使用一網際網路服務供應商之網際網路)。在一些實施方案中，包含(例如)可程式化邏輯電路系統、場可程式化閘陣列(FPGA)或可程式化邏輯陣列(PLA)之電子電路系統可藉由利用電腦可讀程式指令之狀態資訊來執行電腦可讀程式指令以使電子電路系統個性化以執行本發明之態樣。

本文參考根據本發明之實施例之方法、設備(系統)及電腦程式產品之流程圖說明及/或方塊圖來描述本發明之態樣。應理解流程圖說明及/或方塊圖之各區塊及流程圖說明及/或方塊圖中之區塊之組合可由電腦可讀程式指令實施。

此等電腦可讀程式指令可提供至一通用電腦、一專用電腦或其他可程式化資料處理設備之一處理器以產生一機器使得經由電腦或其他可程式化資料處理設備之處理器執行之指令。機器係用於實施流程圖及/或方塊圖中指定之功能/動作之方法之一實例。電腦可讀程式指令亦可儲 存在一電腦可讀儲存媒體中，可導引一電腦、一可程式化資料處理設備及/或其他裝置以一特定方式起作用使得具有儲存於其中之指令之電腦可讀儲存媒體包括一製造物件，其實施流程圖及/或方塊圖中指定之功能/動作之態樣之指令。

電腦可讀程式指令亦可載入一電腦、其他可程式化資料處理設備或其他裝置上以引起對電腦、其他可程式化設備或其他裝置執行一系列操作步驟以執行一電腦實施程序，使得在電腦、其他可程式化設備或其他裝置上執行之指令實施流程圖及/或方塊圖中指定之功能/動作。

圖中之流程圖及方塊圖繪示根據本發明之各種實施方案之系統、方法及電腦程式產品之可能實施方案之架構、功能性及操作。據此而言，流程圖或圖中之各區塊可表示指令之一模組、片段或部分之指令，其中包括用於實施(若干)指定邏輯功能之一或多個可執行指令。在一些替代實施方案中，一區塊中所述之功能可以超出圖中所示之順序發生。例如，連續展示之兩個區塊可實質上同時執行，或取決於所涉及之功能性，塊有時以反序執行。亦應注意方塊圖及/或流程圖之區塊及方塊圖及/或流程圖中之區塊組合可由執行指定功能或動作或實施專用硬體及電腦指令組合之專用基於硬體之系統來實施。

在以下描述中，闡述許多具體細節以提供所揭示之概念之一透徹理解，其可在無一些或所有此等細節之情況下實踐。在其它例項中，已省略已知裝置及/或程序之細節以避免不必要地致使本發明不清楚。儘管將結合具體實例來描述一些概念，但應理解此等實例不意欲限制。

除非另有指示，否則術語「第一」、「第二」等在本文中僅 用作標籤且不意欲對此等術語所指之項目施加順序、位置或階層要求。再者，參考(例如)一「第二」項不需要或排除存在(例如)一「第一」或下編號項目及/或(例如)一「第三」或較高編號項目。

本文參考「一實例」意謂結合實例描述之一或多個特徵、結構或特性包含於至少一實施方案中。說明書中之各種位置中之片語「一實例」可或可不參考相同實例。

下文提供根據本發明之標的之可或可不主張至繪示性、非窮舉性實例。本文所揭示之(若干)裝置及(若干)方法之不同實例包含多種組件、特徵及功能性。應理解本文所揭示之(若干)裝置及(若干)方法之各種實例可包含呈任何組合之本文所揭示之(若干)裝置及(若干)方法之其他實例之任何者之組件、特徵及功能性之任何者，且所有此等可能性均意欲在本發明之範疇內。本發明所屬之熟習技術者將想到本文所闡述之實例之許多修改，其受益於前述描述及相關聯之圖式中呈現之教示。

因此，應理解本發明不受限於所繪示之具體實例且修改及其他實例意欲包含於隨附申請專利範圍之範疇內。再者，儘管前述描述及相關聯之圖式在元件及/或功能之某些繪示性組合之上下文中描述本發明之實例，但應理解可在不背離隨附申請專利範圍之範疇之情況下由替代實施方案來提供元件及/或功能之不同組合。因此，隨附申請專利範圍中之插入性元件符號僅為了說明而呈現且不意欲使所主張之標的之範疇受限於本發明中所提供之具體實例。

600:流程圖

610:步驟

620:步驟

630:步驟

640:步驟

I_off:洩漏電流

I_on:驅動電流

VDD:供應電壓

Claims (7)

1. 一種用於專用低溫設計及操作之方法，其包括：在低於一溫度臨限值之一溫度範圍之一第一溫度下提供一電晶體裝置之一或多個調諧參數；提供高於該溫度臨限值之一第二溫度；及調整該一或多個調諧參數直至在該第一溫度下之該電晶體裝置之一或多個第二參數對應於實質上相同於在該第二溫度下之一或多個第二參數之值或值之一因數，其中調整該一或多個調諧參數包括：在該電晶體裝置處，針對低於該溫度臨限值之該溫度範圍降低一臨限電壓。
2. 如請求項1之方法，其中該一或多個第二參數對應於一洩漏電流或該洩漏電流之一因數。
3. 如請求項1之方法，其中該第二溫度對應於複數個室溫之一者。
4. 如請求項1之方法，其中該一或多個調諧參數之該調整包括：將該電晶體裝置之一供應電壓及一臨限電壓降低至各自下降電壓。
5. 如請求項4之方法，其中該一或多個第二參數對應於一洩漏電流或該洩漏電流之一因數、一效能/瓦特及一單元面積。
6. 如請求項1之方法，其進一步包括：基於經調整之一或多個調諧參數而在一電腦處產生一輸出。
7. 如請求項1之方法，其中該等各自電壓臨限值對應於多電壓臨限值。