[go: up one dir, main page]

TWI901115B - 金屬氧化物半導體晶片裝置 - Google Patents

金屬氧化物半導體晶片裝置

Info

Publication number
TWI901115B
TWI901115B TW113117175A TW113117175A TWI901115B TW I901115 B TWI901115 B TW I901115B TW 113117175 A TW113117175 A TW 113117175A TW 113117175 A TW113117175 A TW 113117175A TW I901115 B TWI901115 B TW I901115B
Authority
TW
Taiwan
Prior art keywords
channel
region
channel structure
well region
semiconductor substrate
Prior art date
Application number
TW113117175A
Other languages
English (en)
Other versions
TW202545322A (zh
Inventor
蘇永司
陳天立
林義雄
陳靖岳
簡士傑
Original Assignee
益力威芯股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 益力威芯股份有限公司 filed Critical 益力威芯股份有限公司
Priority to TW113117175A priority Critical patent/TWI901115B/zh
Priority to CN202411306575.6A priority patent/CN120957464A/zh
Priority to US19/188,762 priority patent/US20250351494A1/en
Application granted granted Critical
Publication of TWI901115B publication Critical patent/TWI901115B/zh
Publication of TW202545322A publication Critical patent/TW202545322A/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
    • H10D62/292—Non-planar channels of IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/63—Vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H10D62/328—Channel regions of field-effect devices of FETs having PN junction gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/343—Gate regions of field-effect devices having PN junction gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/875—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being semiconductor metal oxide, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/252—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本發明提供一種金屬氧化物半導體晶片裝置，其包括一半導體基板，其中第一源極結構以及第二源極結構成對設置於半導體基板第一側。汲極結構設置於半導體基板相對第一源極結構以及第二源極結構的第二側上。第一通道結構設置其間並隔開第一源極結構及半導體基板，第二通道結構設置其間並隔開第二源極結構及半導體基板。閘極結構設置於半導體基板的第一側上。其中，第一通道結構及第二通道結構係以鏡像配置，且第一通道結構及第二通道結構之間依其間距不同形成至少一寬幅區、以及至少一窄幅區。

Description

金屬氧化物半導體晶片裝置
本發明係有關於一種金屬氧化物半導體晶片裝置，尤指一種具有增加電流密度並降低導通電阻通道設計的金屬氧化物半導體晶片裝置。
在電力電子領域，負責開關控制的功率器件是性能的關鍵。長期以來，矽材料在這個領域佔據主導地位，但是隨著應用中功率密度越來越大、開關速度（頻率）越來越高、功耗要求越來越苛刻，對於矽材料器件性能的設計也越來越接近其理論極限，因此一般業界人士多從材料上下手，尋找能夠替代矽的新的半導體材料。基此，碳化矽和氮化鎵兩種寬禁帶半導體（也被稱為第三代半導體）材料逐漸進入了人們的視野，而其中的碳化矽更是憑藉諸多特性，在功率半導體器件方面具有無可比擬的優勢。
具體到汽車應用中，在電驅逆變器方面用碳化矽替代矽材料器件，器件層面驅動器能效損耗可降低80%。根據估算，在電動汽車逆變器中使用碳化矽功率器件，可以讓整車功耗減少5%-10%，綜合考慮下來，雖然逆變器模組的成本會增加，但是電池成本、散熱成本，以及空間使用成本會顯著降低。而且除了逆變器，碳化矽功率器件還可用於電動汽車的車載充電器（OBC）、電源轉換系統（DC/DC）等很多方面。
惟材料的改良，目前為止在市場上並未能再有更進一步的突破，現有技術中一般直列式通道的金屬氧化物半導體晶片裝置，其有效電流密度、晶片尺寸縮小已達極限，由於有效的電流密度無法提升，這使得因電流密度無法提升導致性價比的競爭力低落。
本發明的主要目的，在於提供一種金屬氧化物半導體晶片裝置，其包括一半導體基板，該半導體基板上設置有一第一源極結構以及一第二源極結構、一第一通道結構以及一第二通道結構、以及一閘極結構。該第一源極結構以及該第二源極結構成對設置於該半導體基板第一側。該汲極結構設置於該半導體基板相對該第一源極結構以及該第二源極結構的第二側上。該第一通道結構以及該第二通道結構，該第一通道結構設置其間並隔開該第一源極結構及該半導體基板，該第二通道結構設置其間並隔開該第二源極結構及該半導體基板。該閘極結構設置於該半導體基板的該第一側上，並接觸於該第一通道結構、該第一源極結構以及該第二通道結構、該第二源極結構。其中，該第一通道結構及該第二通道結構係以鏡像配置，且該第一通道結構及該第二通道結構之間依其間距不同形成至少一寬幅區、以及至少一窄幅區。
進一步地，該半導體基板由該第二側至該第一側依序包括n+基底、以及n外延層。
進一步地，該第一源極結構包括一第一n+井區、以及一設置於該第一n+井區上的第一金屬矽化物層；該第二源極結構包括一第二n+井區、以及一設置於該第二n+井區上的第二金屬矽化物層。
進一步地，該金屬氧化物半導體晶片裝置更進一步包括一電極結構於兩端分別跨接於該第一源極結構的該第一金屬矽化物層以及該第二源極結構的該第二金屬矽化物層。
進一步地，該第一通道結構包括一設置於該第一n+井區靠近該第二n+井區一側的第一p通道區、一設置於該第一n+井區遠離該第二n+井區一側的第一p+參雜區；該第二通道結構包括一設置於該第二n+井區靠近該第一n+井區一側的第二p通道區、一設置於該第二n+井區遠離該第一n+井區一側的第二p+參雜區。
進一步地，該閘極結構包括一設置該半導體基板的該第一側上的絕緣層、以及一設置於該絕緣層上的導電層。
進一步地，該絕緣層接觸該半導體基板的該第一側的表面，係由一端至另一端分別接觸於該第一n+井區、該第一p通道區、該n外延層、該第二p通道區、以及該第二n+井區。
進一步地，該第一通道結構以及該第二通道結構係為互為鏡像的鋸齒狀結構。
進一步地，該第一通道結構以及該第二通道結構係為互為鏡像的波浪狀結構。
進一步地，該第一通道結構以及該第二通道結構係為互為鏡像的梳狀結構。
是以，本發明相較於習知技術可以提高通道的有效截面積，且在相同的晶片尺寸 下，有效的提升電流密度，再者，除了增加通道有效截面積外，亦可增加結型場型區（JFET區）的截面面積，進一步提升有效截面積及電流密度。
為使本發明之技術內涵更加詳盡與完備，以下針對本發明的實施態樣與具體實施例進行說明，但以下說明並非為實施或運用本發明具體實施例的唯一形式，倘本領域中具通常知識者透過以下敘述可輕易明瞭本發明之必要技術內容，且在不違反其精神及範圍下多樣地改變及修飾此發明來適應不同的用途及狀況，如此，該實施態樣亦屬於本發明的申請專利範圍。
在本發明的描述中，除非上下文另有載明，則「一」及「該」亦可解釋為複數。此外，在本說明書及後附之申請專利範圍中，除非另外載明，否則「設置於某物之上」可視為直接或間接以貼附或其他形式與某物之表面接觸，該表面之界定應視說明書內容之前後/段落語意以及本說明所屬領域之通常知識予以判斷。
在本發明的描述中，除非上下文另有載明，則「包含」、「包括」、「具有」或「含有」係包含性或開放性，並不排除其他未闡述之元素或方法步驟。
在本發明的描述中，「中」、「上」、「下」、「前」、「後」、「左」、「右」、「垂直」、「水平」、「頂」、「底」、「內」、「外」等用於指示方位或位置關係描述的用語為基於附圖所示的方位或位置關係，其僅係為了便於描述本發明和簡化描述，而不是指示或暗示所指的裝置或元件必須具有特定的方位、以特定的方位構造和操作，因此不能理解為對本發明的限制。須特別留意的是，本申請為了說明方便，雖以結構分解示意圖表示結構特徵，但並不表示產品實際上可以拆解，敬請知悉。
本發明的金屬氧化物半導體晶片裝置可以用於高頻高壓的產品，例如逆變器、整流器、電動車、插電式郵電混合車（PHEV）、充電站、智慧電網、儲能設備、或軌道交通等高頻高功率的相關電子產品上，該等裝置的使用範疇於本發明中不予以限制。
於本發明中所使用的金屬氧化物半導體晶片裝置，其主要材料可以包括但不限定於矽(Si)、碳化矽(SiC)、氮化鎵(GaN)、氧化鎵(Ga 2O 3)、鑽石功率半導體材料(Diamond C)或其他類此的材料等，於本發明中不予以限制。於本發明中所使用的金屬氧化物半導體晶片裝置其元件型態例如可以是垂直擴散金屬氧化物半導體（VDMOS）、金屬氧化物半導體場效電晶體（MOSFET）、絕緣閘極雙極性電晶體（IGBT）或其他類此的裝置，於本發明中不予以限制。於本發明中的所使用的閘極結構設計例如可以是但不限定於平面式（Planar）或溝槽式（Trench），於本發明中不予以限制。
以下係舉出本發明的其中一實施例進行詳細的說明，請先一併參閱「圖1」及「圖2」，係為本發明中金屬氧化物半導體晶片裝置的外觀及局部剖面示意圖以及結構分解示意圖，如圖所示：本實施例提供一金屬氧化物半導體晶片裝置100，其主要包括半導體基板10，設置於半導體基板10上的第一源極結構21以及第二源極結構22，設置於半導體基板10上的第一通道結構31以及第二通道結構32、以及汲極結構40和閘極結構50。
所述的第一源極結構21以及所述的第二源極結構22成對設置於半導體基板10的第一側P1，汲極結構40則設置於半導體基板10相對第一源極結構21以及第二源極結構22的第二側P2上。在此所述的第一側P1及第二側P2，係分別指圖1中對應於上側方向的表面(第一側P1)以及圖1中對應於下側方向的表面(第二側P2)，該等方向性的表述僅為清楚說明本發明的內容，可理解的，在裝置變更擺設方向時該等方位關係將隨之變動，該等方向的變化於本發明中不予以限制。
所述的第一通道結構31設置在第一源極結構21及半導體基板10之間，並藉此隔開第一源極結構21及半導體基板10使第一源極結構21形成一井結構；所述的第二通道結構32設置在第二源極結構22及半導體基板10之間，並藉此隔開第二源極結構22及半導體基板10使第二源極結構22形成一井結構。所述的閘極結構設置於半導體基板10的第一側P1上，並接觸於第一通道結構31、第一源極結構21以及第二通道結構32、第二源極結構22，這使得外加電場施加在閘極上時，可以在第一通道結構31及第二通道結構32上形成電子層(或電洞層)，進而讓第一源極結構21通過半導體基板10導通至汲極結構40、以及讓第二源極結構22通過半導體基板10導通至汲極結構40。
於本實施例中，在半導體基板32上，介於第一通道結構31及第二通道結構32之間的區域係為結型場型區11（JFET區），在此所述的結型場型區11（JFET區）並非指本發明所採用的金屬氧化物半導體晶片裝置係為JFET，而是指半導體基板32二側的第一通道結構31及第二通道結構32形成對稱式的架構，而讓半導體基板32被第一通道結構31及第二通道結構32夾掣在中間的位置形成類似JFET特性的區域。
接續，請一併參閱「圖3」，係為本發明中金屬氧化物半導體晶片裝置第一實施例通道形狀的俯視示意圖，如圖所示：本發明中的第一通道結構31及第二通道結構32係以鏡像配置，在此所述的鏡向係指如圖2中所示的俯視方向上，第一通道結構31及第二通道結構32係互呈鏡向形狀的配置（而非指截面的方向上，如圖1）。第一通道結構31及第二通道結構32之間依其間距不同形成至少一寬幅區UW、以及至少一窄幅區NW；於一實施例中，寬幅區UW的最長距離為2.1μm~2.3μm，例如可以是但不限定於2.10μm、2.11μm、2.12μm、2.13μm、2.14μm、2.15μm、2.16μm、2.17μm、2.18μm、2.19μm、2.20μm、2.21μm、2.22μm、2.23μm、2.24μm、2.25μm、2.26μm、2.27μm、2.28μm、2.29μm、或2.30μm，於本發明中不予以限制；於一實施例中，窄幅區NW的最短距離為1.1μm~1.3μm，例如可以是但不限定於1.10μm、1.11μm、1.12μm、1.13μm、1.14μm、1.15μm、1.16μm、1.17μm、1.18μm、1.19μm、1.20μm、1.21μm、1.22μm、1.23μm、1.24μm、1.25μm、1.26μm、1.27μm、1.28μm、1.29μm、或1.30μm，於本發明中不予以限制。所述的窄幅區NW被配置成被施加外加電場時，窄幅區NW的位置上形成夾止，而源極至汲極的電流（I SD）則可以通過寬幅區UW；為了構成上述的配置，所述的寬幅區UW及窄幅區NW的實際寬度將與第一通道結構31中的第一p通道區311及第二通道結構32中的第二p通道區321的參雜濃度相關，因此寬幅區UW及窄幅區NW的距離於本發明中不予以限制，應視其配置是否會在被施加外加電場時，讓寬幅區UW電流通過、並讓窄幅區NW夾止而定。另外，在此需特別說明的是，第一通道結構31及第二通道結構32形成寬幅區UW及窄幅區NW的區域主要係指結型場型區11(JFET區)兩側的區域，第一通道結構31及第二通道結構32的其餘結構的形狀於本發明中不予以限制。
在此雖然僅描述所述的第一通道結構31及第二通道結構32係為非等距直線的鏡向結構，配合第一通道結構31及第二通道結構32的設計，第一源極結構21及第二源極結構22及/或第一源極結構21及第二源極結構22其上的導電層（例如金屬矽化物層），亦配合設計第一通道結構31及第二通道結構32的形狀設置；同樣的閘極結構50亦可以配合第一通道結構31及第二通道結構32的形狀設置，而構成寬窄不一的區域，於本發明中不予以限制。
請復參閱圖1，以下實施例中，係以npn架構說明本發明的結構特徵。於一實施例中，半導體基板10由第二側至第一側依序包括n+基底12、以及n外延層13；第一源極結構21包括第一n+井區211、以及設置於第一n+井區211上的第一金屬矽化物層212；第二源極結構22包括第二n+井區221、以及設置於第二n+井區221上的第二金屬矽化物層222；於一實施例中，金屬氧化物半導體晶片裝置100更進一步包括電極結構23於兩端分別跨接於第一源極結構21的該第一金屬矽化物層212以及該第二源極結構22的該第二金屬矽化物層222；電極結構23在中間的位置上形成一空槽231，使電極結構23不與閘極結構50接觸。於一實施例中，電極結構23的材料係可以是鋁或是其他導電材料，於本發明中不予以限制。在此特別需要先說明的是，於本實施例中雖採用npn的架構，實務上亦可以配置為pnp的架構，該等實施例的變化於本發明中不予以限制。
於一實施例中，第一通道結構31包括設置於第一n+井區211靠近第二n+井區221一側（即靠近結型場型區11）的第一p通道區311、設置於第一n+井區211遠離第二n+井區一側（即遠離結型場型區11）的第一p+參雜區312，第一p通道區311及第一p+參雜區312係包圍於第一n+井區211的底側；第二通道結構32包括設置於第二n+井區221靠近第一n+井區211一側（即靠近結型場型區11）的第二p通道區321、設置於第二n+井區221遠離第一n+井區211一側（即遠離結型場型區11）的第二p+參雜區322，第二p通道區321及第二p+參雜區322係包圍於第二n+井區221的底側；所述的閘極結構50則包括了設置於半導體基板10的第一側P1上（即結型場型區11上表面）的絕緣層51、以及設置於絕緣層51上的導電層52。依據上述的配置，絕緣層51接觸半導體基板10的第一側P1的表面，係由一端至另一端（如圖1中的左至右）分別接觸於該第一n+井區211、第一p通道區311、n外延層13（包括結型場型區11）、第二p通道區321、以及第二n+井區221。
於一實施例中，第一p通道區311係呈L型由第一n+井區211延伸至第一n+井區211及結型場型區11之間，並於頂側接觸於閘極結構50的絕緣層51；第二p通道區312係呈L型由第二n+井區221延伸至第二n+井區221及結型場型區11之間，並於頂側接觸於閘極結構50的絕緣層51。於一實施例中，第一p通道區311及第二p通道區312的寬度為0.35μm~0.45μm；在此所述的第一p通道區311及第二p通道區312的「寬度」係僅指第一p通道區311及第二p通道區312上可以產生通道的區域，即圖1中的寬度標記MW1及寬度標記MW2的區域；所述的寬度例如可以是但不限定於0.35μm、0.36μm、0.37μm、0.38μm、0.39μm、0.40μm、0.41μm、0.42μm、0.43μm、0.44μm、或0.45μm，於本發明中不予以限制。
關於本發明中通道結構的不同實施例，請一併參閱「圖2」至「圖6」，係為本發明中金屬氧化物半導體晶片裝置第一實施例至第五實施例通道形狀的俯視示意圖，如圖所示：關於圖2至圖6，為說明方便，須留意所述的圖僅簡化為僅表示通道的形狀，而非用於限制本發明中金屬氧化物半導體晶片裝置100的實際外觀，在此先行敘明。
於一實施例中，第一通道結構31及第二通道結構32係可以是但不限定於互為鏡像的鋸齒狀結構（如圖2所示）；於另一實施例中，第一通道結構31A及第二通道結構32A係可以是但不限定於互為鏡像的波浪狀結構（如圖3所示），圖式中的波浪狀結構係為鏈波的形式，且其銳端朝向內側；於另一實施例中，第一通道結構31B及第二通道結構32B係可以是但不限定於互為鏡像的波浪狀結構（如圖4所示），圖式中的波浪狀結構係為鏈波的形式，與圖3實施例的差異為其銳端則朝向外側；於另一實施例中，第一通道結構31C及第二通道結構32C係可以是但不限定於互為鏡像的波浪狀結構（如圖5所示），本實施例的波浪狀結構為弦波的型態；於一實施例中，第一通道結構31D及第二通道結構32D係可以是但不限定於互為鏡像的方波狀結構（如圖6所示）；惟，上述形狀的說明僅用以舉例本發明中的幾項具體實施例，該等形狀的簡單變更，係應同樣落入本發明所欲保護的範圍。
綜上所述，本發明相較於習知技術可以提高通道的有效截面積，且在相同的晶片尺寸 下，有效的提升電流密度，再者，除了增加通道有效截面積外，亦可增加結型場型區（JFET區）的截面面積，進一步提升有效截面積及電流密度。
以上已將本發明做一詳細說明，惟以上所述者，僅為本發明其中一較佳實施例，當不能以此限定本發明實施之範圍，即凡依本發明申請專利範圍所作之均等變化與修飾，皆應仍屬本發明之專利涵蓋範圍內。
100:金屬氧化物半導體晶片裝置 10:半導體基板 11:結型場型區 12:n+基底 13:n外延層 21:第一源極結構 211:第一n+井區 212:第一金屬矽化物層 22:第二源極結構 221:第二n+井區 222:第二金屬矽化物層 23:電極結構 231:空槽 31:第一通道結構 311:第一p通道區 312:第一p+參雜區 32:第二通道結構 321:第二p通道區 322:第二p+參雜區 40:汲極結構 50:閘極結構 51:絕緣層 52:導電層 P1:第一側 P2:第二側 UW:寬幅區 NW:窄幅區 31A:第一通道結構 32A:第二通道結構 31B:第一通道結構 32B:第二通道結構 31C:第一通道結構 32C:第二通道結構 31D:第一通道結構 32D:第二通道結構 MW1:寬度標記 MW2:寬度標記
圖1，本發明中金屬氧化物半導體晶片裝置的外觀及局部剖面示意圖。
圖2，本發明中金屬氧化物半導體晶片裝置第一實施例的結構分解示意圖。
圖3，本發明中金屬氧化物半導體晶片裝置第一實施例通道形狀的俯視示意圖。
圖4，本發明中金屬氧化物半導體晶片裝置第二實施例通道形狀的俯視示意圖。
圖5，本發明中金屬氧化物半導體晶片裝置第三實施例通道形狀的俯視示意圖。
圖6，本發明中金屬氧化物半導體晶片裝置第 四實施例通道形狀的俯視示意圖。
圖7，本發明中金屬氧化物半導體晶片裝置第五實施例通道形狀的俯視示意圖。
100:金屬氧化物半導體晶片裝置
10:半導體基板
11:結型場型區
12:n+基底
13:n外延層
21:第一源極結構
211:第一n+井區
212:第一金屬矽化物層
22:第二源極結構
221:第二n+井區
222:第二金屬矽化物層
23:電極結構
231:空槽
31:第一通道結構
311:第一p通道區
312:第一p+參雜區
32:第二通道結構
321:第二p通道區
322:第二p+參雜區
40:汲極結構
50:閘極結構
51:絕緣層
52:導電層
P1:第一側
P2:第二側

Claims (10)

  1. 一種金屬氧化物半導體晶片裝置，其包括： 一半導體基板； 一第一源極結構以及一第二源極結構，成對設置於該半導體基板第一側； 一汲極結構，設置於該半導體基板相對該第一源極結構以及該第二源極結構的第二側上； 一第一通道結構以及一第二通道結構，該第一通道結構設置其間並隔開該第一源極結構及該半導體基板，該第二通道結構設置其間並隔開該第二源極結構及該半導體基板；以及 一閘極結構，設置於該半導體基板的該第一側上，並接觸於該第一通道結構、該第一源極結構以及該第二通道結構、該第二源極結構； 其中，在半導體晶片裝置水平截面的俯視方向上觀測，該第一通道結構及該第二通道結構係以鏡像配置，且該第一通道結構及該第二通道結構之間依其間距不同形成至少一寬幅區、以及至少一窄幅區。
  2. 如請求項1所述之金屬氧化物半導體晶片裝置，其中該半導體基板由該第二側至該第一側依序包括n+基底、以及n外延層。
  3. 如請求項2所述之金屬氧化物半導體晶片裝置，其中該第一源極結構包括一第一n+井區、以及一設置於該第一n+井區上的第一金屬矽化物層；該第二源極結構包括一第二n+井區、以及一設置於該第二n+井區上的第二金屬矽化物層。
  4. 如請求項2所述之金屬氧化物半導體晶片裝置，更進一步包括一電極結構於兩端分別跨接於該第一源極結構的該第一金屬矽化物層以及該第二源極結構的該第二金屬矽化物層。
  5. 如請求項3或4中任一項所述之金屬氧化物半導體晶片裝置，其中該第一通道結構包括一設置於該第一n+井區靠近該第二n+井區一側的第一p通道區、一設置於該第一n+井區遠離該第二n+井區一側的第一p+參雜區；該第二通道結構包括一設置於該第二n+井區靠近該第一n+井區一側的第二p通道區、一設置於該第二n+井區遠離該第一n+井區一側的第二p+參雜區。
  6. 如請求項5所述之金屬氧化物半導體晶片裝置，其中該閘極結構包括一設置該半導體基板的該第一側上的絕緣層、以及一設置於該絕緣層上的導電層。
  7. 如請求項6所述之金屬氧化物半導體晶片裝置，其中該絕緣層接觸該半導體基板的該第一側的表面，係由一端至另一端分別接觸於該第一n+井區、該第一p通道區、該n外延層、該第二p通道區、以及該第二n+井區。
  8. 如請求項1所述之金屬氧化物半導體晶片裝置，其中該第一通道結構以及該第二通道結構係為互為鏡像的鋸齒狀結構。
  9. 如請求項1所述之金屬氧化物半導體晶片裝置，其中該第一通道結構以及該第二通道結構係為互為鏡像的波浪狀結構。
  10. 如請求項1所述之金屬氧化物半導體晶片裝置，其中該第一通道結構以及該第二通道結構係為互為鏡像的梳狀結構。
TW113117175A 2024-05-09 2024-05-09 金屬氧化物半導體晶片裝置 TWI901115B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW113117175A TWI901115B (zh) 2024-05-09 2024-05-09 金屬氧化物半導體晶片裝置
CN202411306575.6A CN120957464A (zh) 2024-05-09 2024-09-19 金属氧化物半导体晶片装置
US19/188,762 US20250351494A1 (en) 2024-05-09 2025-04-24 Metal-oxide-semiconductor chip device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW113117175A TWI901115B (zh) 2024-05-09 2024-05-09 金屬氧化物半導體晶片裝置

Publications (2)

Publication Number Publication Date
TWI901115B true TWI901115B (zh) 2025-10-11
TW202545322A TW202545322A (zh) 2025-11-16

Family

ID=97600808

Family Applications (1)

Application Number Title Priority Date Filing Date
TW113117175A TWI901115B (zh) 2024-05-09 2024-05-09 金屬氧化物半導體晶片裝置

Country Status (3)

Country Link
US (1) US20250351494A1 (zh)
CN (1) CN120957464A (zh)
TW (1) TWI901115B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201709524A (zh) * 2015-06-12 2017-03-01 英特爾股份有限公司 在具有不同通道材料的相同晶粒上形成電晶體之技術
US20230273245A1 (en) * 2015-12-18 2023-08-31 Rohm Co., Ltd. Semiconductor device with current sensing capability
TWM662610U (zh) * 2024-05-09 2024-11-11 益力威芯股份有限公司 金屬氧化物半導體晶片裝置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201709524A (zh) * 2015-06-12 2017-03-01 英特爾股份有限公司 在具有不同通道材料的相同晶粒上形成電晶體之技術
US20230273245A1 (en) * 2015-12-18 2023-08-31 Rohm Co., Ltd. Semiconductor device with current sensing capability
TWM662610U (zh) * 2024-05-09 2024-11-11 益力威芯股份有限公司 金屬氧化物半導體晶片裝置

Also Published As

Publication number Publication date
CN120957464A (zh) 2025-11-14
US20250351494A1 (en) 2025-11-13

Similar Documents

Publication Publication Date Title
US12266706B2 (en) Semiconductor device and power converter
US12074200B2 (en) Insulated-gate semiconductor device and method of manufacturing the same
US10177251B2 (en) Semiconductor device, inverter circuit, drive device, vehicle, and elevator
JP7210182B2 (ja) 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP5637916B2 (ja) 半導体装置及びその製造方法
CN108074902A (zh) 半导体器件
US11201210B2 (en) Semiconductor device, inverter circuit, drive device, vehicle, and elevator
US10763354B2 (en) Semiconductor device, inverter circuit, driving device, vehicle, and elevator
US10374044B2 (en) Semiconductor device, inverter circuit, driving device, vehicle, and elevator
TWI808020B (zh) 碳化矽半導體功率電晶體及其製造方法
US20150340478A1 (en) Semiconductor device
CN112201690A (zh) Mosfet晶体管
JP2017118024A (ja) 炭化珪素半導体装置
CN118039643A (zh) 双面外延层碳化硅金属-氧化物场效应晶体管功率器件
TWM662610U (zh) 金屬氧化物半導體晶片裝置
JP7778041B2 (ja) 半導体装置および電力変換装置
TWI901115B (zh) 金屬氧化物半導體晶片裝置
CN119300423A (zh) 半导体器件及制造方法、功率模块、功率转换电路和车辆
TW202545322A (zh) 金屬氧化物半導體晶片裝置
US12520522B2 (en) Semiconductor device, inverter circuit, driving device, vehicle, and elevator
CN119092548A (zh) 功率器件、功率模块、功率转换电路和车辆
CN115763235B (zh) 沟槽型绝缘栅场效应管及其制造方法、电子元件
JP2020102596A (ja) 半導体装置
KR20250151928A (ko) 전력 반도체 소자
CN120166755A (zh) 功率半导体器件和包括该功率半导体器件的功率转换器