[go: up one dir, main page]

TWI901149B - 用於功率電晶體的保護結構和用於製造功率電晶體的保護結構的方法 - Google Patents

用於功率電晶體的保護結構和用於製造功率電晶體的保護結構的方法

Info

Publication number
TWI901149B
TWI901149B TW113119717A TW113119717A TWI901149B TW I901149 B TWI901149 B TW I901149B TW 113119717 A TW113119717 A TW 113119717A TW 113119717 A TW113119717 A TW 113119717A TW I901149 B TWI901149 B TW I901149B
Authority
TW
Taiwan
Prior art keywords
trench
semiconductor substrate
polysilicon layer
trenches
layer
Prior art date
Application number
TW113119717A
Other languages
English (en)
Other versions
TW202501776A (zh
Inventor
燮光 雷
王健
Original Assignee
加拿大商萬國半導體國際有限合夥公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 加拿大商萬國半導體國際有限合夥公司 filed Critical 加拿大商萬國半導體國際有限合夥公司
Publication of TW202501776A publication Critical patent/TW202501776A/zh
Application granted granted Critical
Publication of TWI901149B publication Critical patent/TWI901149B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/20—Breakdown diodes, e.g. avalanche diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/01—Manufacture or treatment
    • H10D8/021—Manufacture or treatment of breakdown diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/01—Manufacture or treatment
    • H10D8/045—Manufacture or treatment of PN junction diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0295—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the source electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/252—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices
    • H10D64/2527—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices for vertical devices wherein the source or drain electrodes are recessed in semiconductor bodies

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一種用於功率電晶體的保護結構包括形成在溝槽多晶矽層中的一對或多對背對背pn結二極體，所述溝槽多晶矽層設置在形成於半導體襯底中的溝槽中。溝槽多晶矽層的至少一部分在半導體襯底的頂表面上方突出。交替的N型摻雜區域和P型摻雜區域沿著溝槽的長度形成在溝槽多晶矽層中。當跨功率電晶體的閘極端子和源極端子耦合時，可以有利地應用保護結構來保護功率電晶體免受高電壓ESD事件的影響。

Description

用於功率電晶體的保護結構和用於製造功率電晶體的保護結構的方法
本發明涉及用於功率半導體器件的保護電路，尤其涉及用於功率電晶體的靜電放電保護電路。
電壓和電流瞬變是電子系統中積體電路故障的主要原因。瞬變是由系統內部和外部的多種來源產生的。例如，常見的瞬態源包括電源的正常開關操作、交流線路波動、雷電衝擊和靜電放電(ESD)。高壓瞬態事件會永久損壞用於形成積體電路的材料，從而導致積體電路故障。
功率電晶體，例如功率MOSFET，經常用於將電壓從幾伏切換到數千伏的應用中。這樣的功率電晶體通常包括與其集成的保護電路，用於保護功率電晶體免受靜電放電(ESD，Electrostatic Discharge)在系統組裝過程和消費者產品中的人為操作期間的處理。例如，功率電晶體的閘極端子可能不能承受高能量ESD事件。片上ESD保護電路通常包括各種二極體結構，這些二極體結構被耦合以保護功率MOSFET的輸入閘極。ESD保護電路提供了一條電路徑，以便將由高電壓ESD事件引起的電流從功率MOSFET器件轉移開，從而防止 MOSFET器件被損壞。在一些示例中，已經描述了用作ESD保護二極體的溝槽多晶矽二極體，例如在美國專利8,476,676和美國專利9,431,550中。
圖1表示在一些示例中，帶有ESD保護電路的功率電晶體的示意圖。參考圖1，功率電晶體或功率MOSFET1包括作為控制閘極輸入的閘極端子G、通常連接到電源的汲極端子D和通常連接到負載的源極端子S。二極體BD表示形成在功率MOSFET 1中的體二極體，並且應當理解體二極體BD是電晶體結構的寄生器件而不是單獨形成的二極體器件。功率MOSFET 1需要對閘極端子G進行ESD保護。在本示例中，在功率MOSFET器件的閘極端子和源極端子之間提供被配置為背靠背二極體串的ESD保護電路2。更具體地說，ESD保護電路2包括一對或多對背靠背連接的pn結二極體。在本示例中，ESD保護電路2包括由二極體D1和D2形成的一對背靠背連接的pn結二極體。二極體D1和D2背靠背地連接，因為它們的陽極連接在一起。二極體D1的陰極連接到功率MOSFET的閘極端子G，而二極體D2的陰極連接至源極端子。為了實現對高壓ESD事件的保護，二極體D1和D2的擊穿電壓大於閘極端子處的最大工作電壓，但小於閘極電介質擊穿電壓。以這種方式，功率MOSFET 1在工作電壓範圍內正常工作，但是在高電壓ESD事件的情況下啟動D1和D2的二極體串，以轉移電流以保護功率MOSFET的閘極端子不受損壞。多對背靠背二極體用於在功率MSOFET處支援更高的操作閘極電壓。在多個背靠背二極體的情況下，第一個二極體的陰極和最後一個二極體的陰極分別連接到閘極和源極端子。
圖2表示在一些示例中，在半導體襯底上形成的功率電晶體和ESD保護結構的透視圖。確切地說，圖2表示出了提供二極體串作為溝槽閘極功率電晶體的ESD保護電路的典型實施方式。參考圖2，功率電晶體10形成為垂直電晶 體，多晶矽閘極端子14設置在半導體襯底12中形成的溝槽中。多晶矽閘極14通過閘極介電層15與半導體襯底12隔離。在半導體襯底12的頂部中形成諸如P型摻雜區域的本體區域16。在本體區域16中形成源極區域18，例如重摻雜的N型摻雜區域或N+摻雜區域。半導體襯底12形成功率電晶體10的汲極端子。
在該配置中，ESD保護電路20被構造為背靠背的多晶矽二極體，該多晶矽二極體形成在半導體襯底12的頂部上，在與功率電晶體10分離的區域中。例如，多晶矽層25形成在半導體襯底12上，並通過諸如氧化矽層的介電層26與襯底隔離。多晶矽層25被掩模和摻雜以形成交替的N型摻雜區域22和P型摻雜區域24。在大多數情況下，N型摻雜區域22比P型摻雜區域24重摻雜。交替的N型和P型摻雜區域形成背靠背pn結二極體，如二極體D1、D2、D3等所示。金屬觸點和金屬互連用於將二極體串連接到功率電晶體10的閘極和源極端子。
通過這樣的配置，ESD保護電路20的ESD額定值由多晶矽層25在N-P型摻雜區域介面處的橫截面面積決定。如果希望增加ESD額定值，則必須使多晶矽層25的平面面積更大，這需要更多的襯底面積來實現，因此成本更高。此外，在半導體襯底12上方形成的多晶矽層25增加了器件的台階高度，需要使用厚的微影光阻劑，從而限制了先進微影的使用。增加多晶矽層25的垂直厚度以增加ESD額定值的橫截面積也是不理想的，因為這將導致進一步增加台階的高度。
本發明的目的是提供一種用於功率MOSFET的凹陷型多晶矽ESD二極體。
根據本發明的一個實施例，一種用於包括閘極端子、第一電流端子和第二電流端子的功率電晶體的保護結構包括以背靠背配置連接的至少一對pn結二極體，所述pn結二極體設置在半導體基片的第一部分中，pn結二極體形成在第一多晶矽層中，該第一多晶矽層設置在形成於半導體襯底中的第一溝槽中，第一多晶矽層通過形成在第一溝槽的側壁上的第一介電層與半導體襯底隔離，所述第一多晶矽層沿著所述第一溝槽的長度具有第一導電類型和第二導電類型的交替摻雜區域，所述第一矽層的至少一部分形成在所述半導體襯底的第一表面上方。第一多晶矽層中的第一導電類型的第一摻雜區域耦合到功率電晶體的閘極端子，並且第一多晶矽層的第一導電型的第二摻雜區域耦合至功率電晶體的第二電流端子，第一摻雜區域與第二摻雜區域由第二導電類型的第三摻雜區域分隔開。
根據本發明的另一個實施例，一種用於製造包括閘極端子、第一電流端子和第二電流端子的功率電晶體的保護結構的方法包括在半導體襯底的第一區域中形成第一多個溝槽，所述第一多個溝槽具有在第一方向上延伸的長度；在所述第一多個溝槽中形成第一多晶矽層，所述第一多晶矽層通過第一介電層與所述半導體襯底隔離；在形成所述第一多晶矽層之後，在半導體襯底的第二區域中形成第二多個溝槽，所述第二多條溝槽具有在所述第一方向上延伸的長度；在所述第二多個溝槽中並且在所述第一區域中的所述半導體襯底的第一表面上方形成第二介電層；在第二多個溝槽中並在第二介電層上方形成第二多晶矽層，第二多晶矽層通過第二介介電層與半導體襯底隔離；從半導體襯底的第一區域去除第二多晶矽層和第二介電層的部分，第二多晶矽層的剩餘部分形成在第二多個溝槽中，並且第二多條溝槽中的每一個中的第二多晶矽層的至 少一部分形成在半導體襯底的第一表面上方；以及在所述第二多個溝槽的每個溝槽中形成第一導電類型和第二導電類型的交替摻雜區域，所述摻雜區域沿著所述第二多個溝槽中的每個相應溝槽的長度交替形成。
通過以下描述和圖式，將更充分地理解本發明的這些和其他優點、方面和新穎特徵，以及本發明所示實施例的細節。
綜上所述，與現有技術相比，本發明提供的用於功率MOSFET的凹陷型多晶矽ESD二極體，具有如下有益效果：
本發明的用於功率MOSFET的凹陷型多晶矽ESD二極體，首先，通過在溝槽多晶矽層中形成ESD二極體，可以在不需要大的矽面積的情況下實現保護結構。確切地說，通過在半導體襯底表面上方提供溝槽多晶矽層的一部分來擴展pn結介面的橫截面面積。通過這種方式，在增加ESD二極體的截面積以提高保護結構的保護等級的同時，僅產生小的台階高度。第二，製造工藝使得用於ESD二極體的溝槽結構能夠在用於功率電晶體的溝槽結構之後形成，而對功率電晶體溝槽形成的地形影響最小。這使得ESD二極體製造工藝能夠與功率電晶體製造工藝解耦，並且使得ESD二極體的溝槽多晶矽層能夠形成在半導體襯底表面上方突出。
在以下詳細描述和圖式中公開了本發明的各種實施例。儘管圖式描繪了本發明的各種實例，但是本發明不受所描繪的實例的限制。應當理解，在圖式中，相同的圖式標記表示相同的結構元件。此外，可以理解的是，圖中的描述不一定是按比例的。
1:功率MOSFET
2:ESD保護電路
10:功率電晶體
12:半導體襯底
14:多晶矽閘極端子
15:閘極介電層
16:本體區域
18:源極區域
20:ESD保護電路
22:N型摻雜區域
24:P型摻雜區域
25:多晶矽層
26:源極掩模
50:功率電晶體
52:半導體襯底
54:閘極多晶矽層
55:閘極介電層
56:本體區域
58:源極區域
60:ESD保護結構
62:N型摻雜區域
62a:N型摻雜區域
62b:N型摻雜區域
64:P型摻雜區域
65:溝槽多晶矽層
66:電介質襯墊層
67:低溫氧化物(LTO)層
68:層間介電層
70:ESD保護結構
80:ESD保護結構
82:多晶矽覆蓋層
102:器件區域
104:器件溝槽
106:閘極介電層
108:蓋帽氧化物層
110:氮化矽層
112:ESD掩模
114:ESD區域
116:ESD溝槽
118:電介質襯墊層
120:ESD多晶矽層
122:主體掩模
124:本體注入物
126:源極掩模
128:源極注入物
132a:第一接觸開口
132b:第二接觸開口
132c:第三接觸開口
134:鎢插頭
136:導電層
136a:第一金屬線
136b:第二金屬線
200:功率電晶體器件
202:平行器件溝槽
204:溝槽
206:ESD溝槽
210:互連
212:互連
A-A’:線
B-B’:線
BD:二極體
D:汲極端子
D1:二極體
D2:二極體
D3:二極體
G:閘極端子
S:源極端子
W:寬度
圖1表示在一些示例中，帶有ESD保護電路的功率電晶體的示意圖。
圖2表示在一些示例中，在半導體襯底上形成的功率電晶體和ESD保護結構的透視圖。
圖3表示在本發明的實施例中，形成在溝槽多晶矽層中的功率電晶體和ESD保護結構的透視圖。
圖4表示在本發明的實施例中，形成在溝槽多晶矽層中的功率電晶體和ESD保護結構的透視圖。
圖5表示在一些實施例中，圖3所示的ESD保護結構沿線A-A’的橫截面圖。
圖6表示在替代的實施例中，ESD保護結構的截面圖。
圖7(a)至圖7(t)表示在本發明的實施例中，用於形成結合ESD保護結構的功率電晶體的製造工藝的截面圖。
圖8表示在本發明的實施例中，包含ESD保護結構的功率電晶體的簡化佈局圖。
根據本發明的各個方面，一種用於功率電晶體的保護結構包括形成在溝槽多晶矽層中的一對或多對背對背pn結二極體，所述溝槽多晶矽層設置在形成於半導體襯底中的溝槽中。溝槽多晶矽層的至少一部分在半導體襯底的頂表面上方突出。交替的N型摻雜區域和P型摻雜區域沿著溝槽的長度形成在溝槽多晶矽層中。當跨功率電晶體的閘極端子和源極端子耦合時，可以有利地應 用保護結構來保護功率電晶體免受ESD事件的影響。在本說明書中，保護結構的pn結二極體有時被稱為ESD二極體或多晶矽ESD二極體。
本發明的實施例中的保護結構實現了優於傳統結構的許多優點。首先，通過在溝槽多晶矽層中形成ESD二極體，可以在不需要大的矽面積的情況下實現保護結構。確切地說，通過在半導體襯底表面上方提供溝槽多晶矽層的一部分來擴展pn結介面的橫截面面積。通過這種方式，在增加ESD二極體的截面積以提高保護結構的保護等級的同時，僅產生小的台階高度。第二，製造工藝使得用於ESD二極體的溝槽結構能夠在用於功率電晶體的溝槽結構之後形成，而對功率電晶體溝槽形成的地形影響最小。這使得ESD二極體製造工藝能夠與功率電晶體製造工藝解耦，並且使得ESD二極體的溝槽多晶矽層能夠形成在半導體襯底表面上方突出。下面將更詳細地描述保護結構和製造方法的這些和其他優點。
圖3表示在本發明的實施例中，形成在溝槽多晶矽層中的功率電晶體和ESD保護結構的透視圖。參考圖3，功率電晶體50(也稱為“功率MOSFET”)被構造為具有閘極多晶矽層54的垂直電晶體，該閘極多晶矽層設置在形成閘極端子的一個或多個溝槽(此處稱為“器件溝槽”)中。閘極多晶矽層54設置在形成於半導體襯底52的器件區域中的器件溝槽中。閘極多晶矽層54通過閘極介電層55與半導體襯底52隔離。在本實施例中，功率電晶體是N型場效應電晶體，半導體襯底52是形成在重摻雜N型襯底上的輕摻雜N型外延層，並用作功率電晶體的汲極端。可以從半導體襯底的背面提供到功率電晶體的汲極端子的歐姆接觸。本體區域56形成在半導體襯底52的頂部中。在本體區域56中形成源極區域58。例如，本體區域56是P型摻雜區域，源極區域58是重摻雜N型摻雜區域或N+摻雜區域。本體區域56比源極區域58更輕摻雜，但比半導體襯底52更重摻雜。通過 這樣配置，向閘極端子施加足以反轉與閘極多晶矽層54相鄰的本體區域的閘極電壓，在本體區域中的閘極多晶矽層54的側壁上形成溝槽區域。功率電晶體50在汲極(襯底52)和源極區域58之間具有垂直電流路徑，通過本體區域56中的反向溝槽區域。
在本發明的實施例中，ESD保護結構60形成在與功率電晶體50相同的半導體襯底52上。ESD保護結構60被構造為溝槽多晶矽層65中的背靠背多晶矽二極體(本文稱為“ESD二極體”)，該溝槽多晶矽層設置在形成於半導體襯底52的ESD區域中的溝槽(本文稱之為“ESD溝槽”)中，與形成功率電晶體50的器件區域分離。ESD溝槽中的溝槽多晶矽層65通過電介質襯墊層66與半導體襯底52隔離。在一些實施例中，介電襯墊層66是厚介電層，例如氧化矽(SiO2)層。選擇電介質襯墊層66的厚度以實現ESD二極體的期望ESD保護等級。
在本說明書中，為了便於參考圖式，使用笛卡爾座標參考系，其中Z方向垂直於半導體表面的平面，並且X方向和Y方向正交於Z方向並且彼此正交，如圖式所示。通常，半導體襯底中的溝槽是指在半導體襯底中形成的長而窄的溝槽。在本實施例中，每個ESD溝槽具有在半導體襯底的第一方向(Y方向)上延伸的長度L和在半導體襯底與第一方向正交且在與第一方向相同的平面上的第二方向(X方向)上延伸的寬度W。ESD溝槽的長度L遠大於ESD溝槽的寬度W。換言之，ESD溝槽的長度指的是溝槽的長尺寸，而ESD溝槽的寬度指的是溝槽的窄尺寸。最後，ESD溝槽在第三方向(Z方向)上具有深度。在本發明的實施例中，ESD溝槽的深度大於形成功率電晶體50的器件溝槽的深度。
在本發明的實施例中，溝槽多晶矽層65形成在ESD溝槽中，並且還包括在半導體襯底52的頂表面上方延伸的多晶矽層的一部分。值得注意的 是，形成功率電晶體的閘極端子的閘極多晶矽層54完全形成在溝槽中，並且不在半導體襯底52的頂表面上方延伸。然而，在本發明的實施例中，形成ESD二極體的溝槽多晶矽層65形成有在半導體襯底的頂表面上方(在Z方向上)延伸的部分。這種構造具有使ESD二極體的橫截面積(X-Z平面)最大化的效果，從而提高ESD二極體的ESD保護等級。
為了形成ESD二極體，在溝槽多晶矽層65中形成交替的N型摻雜區域62和P型摻雜區域64，以形成背靠背連接的pn結二極體。在一些實施例中，N型摻雜區域62比P型摻雜區域64更重摻雜。在本發明的實施例中，N型摻雜區域和P型摻雜區域沿著每個ESD溝槽的長度，即沿著ESD溝槽的Y方向交替形成。適當數量的N和P型摻雜區域用於在ESD保護結構中形成期望的二極體串。例如，在本圖示中，在每個ESD溝槽中提供兩個N型和兩個P型摻雜區域，並且由此形成二極體D1、D2和D3的二極體串，如圖所示。可以理解，圖3僅表示出了功率電晶體和ESD保護結構的一部分。完整的ESD保護結構可以包括額外的N/P型摻雜區域和/或額外的ESD溝槽。
儘管圖3中未表示出，但可以理解的是，形成二極體串中第一二極體陰極的第一N型摻雜區域將連接到功率電晶體的閘極端子(閘極多晶矽層54)，例如通過接觸結構和導電互連。此外，可以理解的是，形成二極體串中最後一個二極體的陰極的最後一個N型摻雜區域將類似地通過接觸結構或導電互連連接到功率電晶體的源極端子58。
在圖3所示的實施例中，ESD保護結構包括兩個ESD溝槽，每個溝槽中形成有溝槽多晶矽層65。應當理解，在其他實施例中，可以使用單個ESD溝槽或多個ESD溝槽來構造ESD保護結構。在每個ESD溝槽中的溝槽多晶矽層65 中形成的N/P型摻雜區域形成背靠背連接的pn結二極體的二極體串。形成在多個ESD溝槽中的二極體串可以彼此串聯或並聯連接，這取決於所需的ESD保護電壓和其他性能特性，例如ESD保護結構的電阻。
此外，在圖3所示的實施例中，多個ESD溝槽中的N型摻雜區域62和P型摻雜區域64在第一方向(Y方向)上呈水平排列。也就是說，第一ESD溝槽中的N型摻雜區62與相鄰ESD溝槽的N型摻雜區域62對準，例如沿著線A-A’。P型摻雜區域64類似地排列。在其他實施例中，N型摻雜區域62和P型摻雜區域64可以在第一方向(Y方向)上交錯或偏移，如圖4所示。圖4是本發明替代實施例中形成在溝槽多晶矽層中的功率電晶體和ESD保護結構的透視圖。為了簡化討論，圖3和圖4中的相似元素使用了相似的參考數位。參考圖4，ESD保護結構70包括以與圖3的ESD保護結構60相同的方式形成在ESD溝槽中的ESD二極體。在圖4所示的實施例中，多個ESD溝槽中的N型摻雜區域62和P型摻雜區域64在第一方向(Y方向)上水平交錯或偏移。因此，沿著線B-B’，第一ESD溝槽中的N型摻雜區域62與相鄰ESD溝槽中P型摻雜區域64對準。
圖5是一些實施例中圖3的ESD保護結構沿線A-A’的橫截面圖。參見圖5，沿線A-A’，ESD保護結構包括溝槽多晶矽層，ESD二極體的N型摻雜區域62形成在兩個相鄰的ESD溝槽中。在ESD溝槽中形成的N型摻雜區域62通過電介質襯墊層66與半導體襯底52隔離。在圖5的橫截面圖中，ESD保護結構由層間介電層68(例如LTO或BPSG層)覆蓋。在N型摻雜區域和P型摻雜區域交錯形成的情況下，如圖4所示，沿線B-B’的截面圖將包括在兩個相鄰ESD溝槽中形成的具有N型摻雜區域62和P型摻雜區域64的溝槽多晶矽層。
圖6表示在替代實施例中，ESD保護結構的截面圖。為了簡化討論，圖3和圖6中的相似元素使用了相似的參考數位。參考圖6，ESD保護結構80以與圖3的ESD保護結構60基本相同的方式形成。在本實施例中，其中形成N/P型摻雜區域的溝槽多晶矽層65包括多晶矽覆蓋層82，該多晶矽覆蓋層82跨越所有ESD溝槽連接溝槽多晶矽層。在一些實施例中，多晶矽覆蓋層82是被圖案化以形成多晶矽覆蓋層部分的同一溝槽多晶矽層65的一部分。例如，在將多晶矽層沉積到ESD溝槽中的中間處理步驟期間，諸如通過化學機械拋光將沉積的多晶矽層減薄到一定厚度以留下橋接部分。然後將剩餘的多晶矽層圖案化並蝕刻以形成多晶矽覆蓋層82。多晶矽覆覆蓋層82有效地增加了ESD二極體的橫截面積。
圖7(a)至圖7(t)是說明本發明實施例中用於形成結合ESD保護結構的功率電晶體的製造工藝的截面圖。為了簡化討論，圖3、圖4和圖7(a)至圖7(t)中的相似元素被賦予了相似的參考數字。特別是在此描述的製造工藝在形成用於ESD二極體的ESD溝槽和溝槽多晶矽層之前形成器件溝槽和閘極多晶矽層，其優點是允許ESD溝槽多晶矽層形成為稍微延伸到半導體襯底的表面上方，以延伸ESD二極體的橫截面積。製造工藝還使形貌最小化，以使得能夠使用薄光致抗蝕劑用於後續層的預先微影。
參考圖7(a)，製造工藝從在半導體襯底52的器件區域102中形成器件溝槽104開始。可以通過施加掩模以限定用於形成溝槽的區域，然後執行各向異性乾法蝕刻工藝來形成器件溝槽104。參考圖7(b)，在形成器件溝槽之後，通過化學氣相沉積(CVD)工藝或熱生長，在半導體襯底52的表面上形成閘極介電層106。在一個實施例中，閘極介電層106是二氧化矽層(SiO2)，並且閘極介電層106也被稱為閘極氧化物層。參考圖7(c)，在器件溝槽104中形成閘極 多晶矽層54。在一些實施例中，將摻雜多晶矽層共形地沉積在半導體襯底上，並且回蝕刻沉積的摻雜多晶矽層，使得僅保留器件溝槽104中的多晶矽層，從而形成閘極多晶矽層54。在一些示例中，可以使用CVD工藝沉積多晶矽層，並使用濕法蝕刻或乾法蝕刻工藝回蝕刻多晶矽層。
參考圖7(d)，閘極多晶矽層54被氧化，以在每個溝槽中的多晶矽層上形成蓋帽氧化物層108。例如，可以使用乾式或濕式氧化工藝進行閘極多晶矽氧化。在實踐中，蓋帽氧化物層108與先前沉積的閘極氧化物層合併以形成連續的氧化物層。在氧化處理之後，半導體襯底52的表面基本上被平坦化。在本說明書中，為了便於參考，形成在器件溝槽內部的氧化物層的部分被稱為閘極介電層或閘極氧化物層106，並且形成在閘極多晶矽層的頂部和半導體襯底的頂部上的氧化物層部分被稱之為蓋帽氧化物層108。參考圖7(e)，例如，使用CVD工藝將氮化矽層110沉積到半導體襯底52上。在這個階段，製造工藝已經完成了用於功率電晶體的溝槽閘極結構的形成。現在進行製造工藝以形成用於ESD保護結構的ESD溝槽結構。
參考圖7(f)，施加ESD掩模112，其覆蓋並保護在器件區域102中形成的結構，並暴露出ESD區域114中要形成ESD溝槽的區域。參考圖7(g)，在如此施加掩模112的情況下，蝕刻暴露區域中的氮化矽層110和蓋帽氧化物層108。然後，製造工藝在掩模112暴露的區域中形成ESD溝槽116。例如，氮化矽層110和蓋帽氧化物層108可以使用可應用的蝕刻化學的乾法蝕刻工藝來蝕刻。ESD溝槽116可以通過執行各向異性乾法蝕刻工藝來形成。在本發明的實施例中，ESD溝槽116的深度比器件溝槽的深度更深。此外，ESD溝槽116的寬度比器件溝槽的寬度寬。
在本實施例中，器件溝槽顯示為具有圓形底部，而ESD溝槽116顯示為具有方形底部。應當理解，器件和ESD溝槽的確切形狀是蝕刻工藝的函數，並且可以通過使用不同的蝕刻條件來實現圓角或平角。通常，因為器件溝槽較小，所以溝槽通常具有圓形底部。此外，圓形底部通常是閘極多晶矽層的目標，以降低可能出現在尖角處的電場濃度。另一方面，ESD溝槽比器件溝槽更寬和更深，並且蝕刻條件可以有利於更開放的溝槽底部。應當理解，ESD溝槽的輪廓不必是完美的矩形溝槽底部，並且本文提供的圖式僅用於解釋說明。
在ESD溝槽形成之後，去除任何掩模或光致抗蝕劑層。參考圖7(h)，在半導體襯底52上沉積電介質襯墊層118。在一個示例中，電介質襯墊層118是TEOS氧化物層並且使用CVD工藝沉積。參考圖7(i)，多晶矽層120沉積在半導體襯底52上，例如使用CVD工藝。在本實施例中，多晶矽層120被稱為ESD多晶矽層。在本實施例中，ESD多晶矽層120被沉積為未摻雜或非常輕摻雜。在沉積之後，施加ESD注入以摻雜ESD多晶矽層120。在本實施例中，ESD注入將P型摻雜劑引入ESD多晶矽層120。選擇ESD注入的量以調整ESD多晶矽層的特性。
參考圖7(j)，ESD多晶矽層120被回蝕，例如通過使用化學機械拋光(CMP)工藝。在本實施例中，CMP工藝繼續到介電襯墊層118的頂部，例如通過使用介電襯墊層118作為蝕刻停止。因此，在ESD溝槽中形成溝槽多晶矽層65。此外，溝槽多晶矽層65具有在半導體襯底上方延伸的高度。
在形成多晶矽覆覆蓋層(圖6)橋接溝槽多晶矽部分的情況下，執行CMP工藝以從頂部僅回蝕ESD多晶矽層120的一部分。然後對減薄的ESD多晶矽層120進行構圖和蝕刻，以形成多晶矽覆蓋層，如圖6所示。
現在參考圖7(k)，從頂部回蝕電介質襯墊層118，例如通過使用利用氮化矽層110作為蝕刻停止層的乾法蝕刻工藝。然後，參考圖7(l)，例如通過使用乾法蝕刻工藝來去除電介質襯墊層118。在該階段，形成溝槽多晶矽層65，其中多晶矽層的一部分從半導體襯底52的頂表面突出。突出的量是現在被去除的介電襯墊層和氮化矽層的函數。保留在ESD溝槽中的電介質襯墊層的部分形成電介質襯墊層66，用於將溝槽多晶矽層65與半導體襯底52隔離。
在該階段，可以對閘極多晶矽層54和溝槽多晶矽層65進行退火處理。退火工藝可以在例如高溫的非反應性環境中進行。參考圖7(m)，在多晶矽退火之後，施加主體掩模122，其暴露出用於接收本體注入物124的區域。在本實施例中，本體注入物僅應用於裝置區域。例如，本體注入物124可以是輕摻雜的P型注入物。參考圖7(n)，對主體植入物進行本體退火工藝，以對注入的摻雜劑進行退火和擴散，形成本體區域56。退火工藝可以在例如高溫的非反應性環境中進行。
參考圖7(o)，在本體退火工藝之後，施加源極掩模126，其暴露出用於接收源極注入物128的區域。例如，源極注入物128可以是重摻雜的N型注入物。在本實施例中，源極注入物被施加到器件區域和ESD區域。參考圖7(p)，對源極注入物進行源極退火工藝，對注入的摻雜劑進行退火和擴散，在功率電晶體中形成源極區域58，在ESD二極體中形成N型摻雜區域62。退火工藝可以在例如高溫的非反應性環境中進行。請注意，圖7(p)說明了圖4中ESD二極體的實施例，其中N和P型摻雜區域交錯。因此，在圖7(p)的截面圖中，最左邊的ESD溝槽中的溝槽多晶矽層被顯示為N型摻雜區域62，而最右邊的ESD溝槽的溝槽多晶矽被顯示為P型摻雜區域64。
參考圖7(q)，在源極退火工藝之後，由此形成的功率電晶體和ESD二極體被層間介電層封裝。在本實施例中，沉積低溫氧化物層(LTO)67，隨後沉積層間介電層68，如硼磷矽酸鹽玻璃(BPSG)層。例如，可以使用CVD工藝來沉積這些層。在BPSG沉積之後，半導體結構可以被平坦化。
參考圖7(r)，應用接觸掩模來定義要在層間介電層68中形成的開口。然後使用接觸掩模執行接觸蝕刻工藝，例如各向異性乾法蝕刻工藝，以形成通向ESD二極體和功率電晶體的端子的開口。例如，對ESD二極體的N型摻雜區域62形成第一接觸開口132a，對閘極多晶矽層54形成第二接觸開口132b，對源極區域58形成第三接觸開口132c。
參考圖7(s)，鎢插頭134形成在接觸開口132中。例如，鎢插頭134可以包括導電黏合層，例如鈦(Ti)或氮化鈦(TiN)層，然後包括鎢填充層，兩者都通過CVD或PVD工藝沉積。然後在半導體結構上沉積導電層136。在一個實施例中，導電層136是鋁層，並且可以使用PVD工藝或蒸發來沉積。參考圖7(t)，施加金屬掩模，並使用金屬掩模蝕刻導電層136以形成金屬互連。例如，在本圖示中，第一金屬線136a將ESD二極體的N型摻雜區域62連接到閘極多晶矽層54，第二金屬線136b連接到功率電晶體的源極區域58並且還連接到ESD二極體的另一N型摻雜區域。在該階段，完成了用於形成功率電晶體和ESD保護結構的製造工藝。
圖8表示在本發明的實施例中，包含ESD保護結構的功率電晶體的簡化佈局圖。參考圖8，功率電晶體器件200包括形成在半導體襯底52的器件區域中的平行器件溝槽202中的閘極多晶矽層54。平行器件溝槽202中的閘極多晶矽層54通過形成在溝槽204中的端部多晶矽部分連接在一起。ESD保護結構形成 在半導體襯底的ESD區域中形成的ESD溝槽206中。例如，ESD保護結構包括形成在ESD溝槽206中的交替的N型摻雜區域62和P型摻雜區域64。通過將第一ESD二極體的N型摻雜區域62a連接到閘極多晶矽層，例如通過接觸和互連210，以及通過將最後一個ESD二極體的N型摻雜區域62b連接到功率電晶體的源極區域58，將ESD保護結構連接到功率電晶體。在功率電晶體器件200中，閘極端子被提供在閘極焊盤中，並且源極端子被提供於器件的頂側上的源極焊盤中，而汲極端子被設置在器件的背側上。在本實施例中，兩個ESD溝槽206中的二極體串並聯連接。互連210連接到兩個二極體串上的N型摻雜區域62a，並且互連212連接到兩種二極體串上N型摻雜區域62。通過這樣的配置，ESD保護結構被連接以保護功率電晶體器件200的閘極端子。
此處提供的圖式是用於說明本發明的實施例的理想化表示，而不意味著是任何特定部件、結構或裝置的實際視圖。圖式不是按比例繪製的，並且為了清楚起見，可以放大層和區域的尺寸以及相對尺寸和尺寸。預計插圖的形狀會有所變化。例如，圖示為箱形的區域通常可以具有粗糙和/或非線性特徵。所示的銳角可以是圓形的。文中相同的數位指代相同的部件。
在本說明書中，為了便於描述，本文中可以使用空間相對術語，例如，如圖所示“下方”、“以下”、“底部”、“上方”、“頂部”等來描述一個元件或特徵與另一元件或特徵的關係。應當理解，空間相對術語旨在包括除了圖中所示的定向之外的在使用或操作中的設備的不同定向。例如，如果圖中的設備被翻轉，則被描述為“下面”或“下面”的其他元件或特徵的元件將被定向為“上面”的其他元素或特徵。因此，示例性術語“下方”可以包括上方和下方的方向。設備 可以以其他方式定向(旋轉90度或以其他定向)，並且在此使用的空間相對描述符被相應地解釋。
應當理解，當一個元件或層被稱為“在”、“連接到”或“耦合到”另一元件或層時，它可以直接在、連接或耦合到其他元件或層，或者可以存在介入元件或層。相反，當一個元件被稱為“直接在”、“直接連接到”或“直接耦合到”另一個元件或層時，不存在介入元件或層。
在該詳細描述中，為一個實施例描述的工藝步驟可以用於不同的實施例，即使在不同的實施方案中沒有明確描述工藝步驟。當本文提及包括兩個或多個定義的步驟的方法時，定義的步驟可以以任何順序或同時進行，除非上下文指示或本文另行提供特定指令。此外，除非上下文指示或以其他方式提供明確的指令，否則該方法還可以包括在任何定義的步驟之前、在兩個定義的步驟之間或在所有定義的步驟之後執行的一個或多個其他步驟。
本詳細描述中，本發明的各種實施例或實例可以以多種方式實現，包括作為工藝；儀器；一個系統；以及物質的組成。上面提供了本發明的一個或多個實施例的詳細描述以及說明本發明原理的圖式。結合這些實施例描述了本發明，但本發明不限於任何實施例。在本發明的範圍內的許多修改和變化是可能的。本發明的範圍僅受申請專利範圍的限制，並且本發明包括許多替代方案、修改和等效方案。為了提供對本發明的全面理解，在說明書中闡述了許多具體細節。這些細節是出於示例的目的而提供的，並且本發明可以根據申請專利範圍來實踐，而不需要這些特定細節中的一些或全部。為了清楚起見，在與本發明相關的技術領域中已知的技術材料沒有被詳細描述，從而本發明不會被不必要地模糊。本發明由所附申請專利範圍限定。
50:功率電晶體52:半導體襯底54:閘極多晶矽層55:閘極介電層56:本體區域58:源極區域60:ESD保護結構62:N型摻雜區域64:P型摻雜區域65:溝槽多晶矽層66:電介質襯墊層A-A’:線D1:二極體D2:二極體D3:二極體W:寬度

Claims (20)

  1. 一種用於功率電晶體的保護結構，所述功率電晶體包括閘極端子、第一電流端子和第二電流端子，所述的保護結構包括：以背靠背配置連接的至少一對pn結二極體，所述pn結二極體被提供在半導體襯底的第一部分中，所述pn結二極體形成在第一多晶矽層中，所述第一多晶矽層設置在形成於所述半導體襯底中的第一溝槽中，所述第一多晶矽層通過形成在所述第一溝槽的側壁上的第一介電層與所述半導體襯底隔離，所述第一多晶矽層具有沿著所述第一溝槽的長度的第一導電類型和第二導電類型的交替摻雜區域，所述第一多晶矽層的至少一部分形成在所述半導體襯底的第一表面上方，其中所述第一多晶矽層中的所述第一導電類型的第一摻雜區域耦合到所述功率電晶體的所述閘極端子，並且所述第一多晶矽層中的所述第一導電類型的第二摻雜區域耦合至所述功率電晶體的所述第二電流端子，所述第一摻雜區域與所述第二摻雜區域至少由所述第二導電類型的第三摻雜區域分隔開。
  2. 如請求項1所述的保護結構，其中，所述第一溝槽的長度在所述半導體襯底中沿第一方向延伸，並且所述第一溝槽的寬度在第二方向上延伸，所述第二方向與所述第一方向正交並且與所述半導體襯底的所述第一表面在同一平面內，所述第一溝槽的所述長度大於所述寬度。
  3. 如請求項1所述的保護結構，其中，所述功率電晶體被提供在所述半導體襯底的第二部分中，所述功率電晶體包括：第二多晶矽層，其形成在形成於所述半導體襯底中的第二溝槽中，通過第二介電層將所述第二多晶矽層與所述半導體襯底隔離；所述第二導電類型的本體區域，形成在與所述第二溝槽相鄰的所述半導體襯底靠近所述第一表面處；以及所述第一導電類型的源極區域，形成在與所述第二溝槽相鄰的所述本體區域上方，其中所述第二溝槽的長度等同於所述第一溝槽的長度。
  4. 如請求項3所述的保護結構，其中，所述第一溝槽的延伸到與所述第一表面相對的所述半導體襯底中的深度大於所述第二溝槽的深度。
  5. 如請求項3所述的保護結構，其中，所述第一介電層的厚度大於所述第二介電層厚度。
  6. 如請求項3所述的保護結構，其中，選擇所述第一介電層的厚度，以便提供所述保護結構的預定保護電壓。
  7. 如請求項3所述的保護結構，其中，所述半導體襯底形成所述功率電晶體的所述第一電流端子，並且所述源極區域形成所述功率電晶體的所述第二電流端子，所述第一電流端子和所述第二電流端中的一個被耦合到第一電源電壓，所述第一電流端子和所述第二電流端子中的另一個被配置為驅動負載，並且所述第二多晶矽層配置為接收控制信號的所述閘極端子。
  8. 如請求項1所述的保護結構，其中，還包括多對pn結二極體，每對pn結二極體背對背配置連接，所述多對pn結二極體在所述第一溝槽中的所述第一多晶矽層中形成為沿著所述第一溝槽的長度的所述第二導電類型和所述第一導電類型的交替摻雜區域。
  9. 如請求項1所述的保護結構，其中，還包括多對pn結二極體，每對pn結二極體背靠背配置連接，所述多對pn結二極體形成在所述半導體襯底中的多個溝槽中提供的多個多晶矽層中，所述多個pn結二極體的一個子集在所述相應溝槽中的給定多晶矽層中形成為沿著所述第一溝槽的長度的所述第一導電類型和所述第二導電類型的交替摻雜區域，所述多個子集多晶矽層中的每一個的至少一部分形成在所述半導體襯底的所述第一表面上方。
  10. 如請求項9所述的保護結構，其中，所述多個溝槽的長度在所述半導體襯底中沿第一方向延伸，並且每個溝槽的寬度在第二方向上延伸，所述第二方向與所述第一方向正交並且在與所述半導體襯底的所述第一表面相同的平面內，所述溝槽的長度大於所述寬度。
  11. 如請求項10所述的保護結構，其中，所述多個溝槽中的第一溝槽中的所述第一導電類型和所述第二導電類型的交替摻雜區域，在所述第一方向上與所述多條溝槽中的第二溝槽中的該第一導電類型的所述交替摻雜區域對準。
  12. 如請求項10所述的保護結構，其中，所述多個溝槽中的第一溝槽中的所述第一導電類型和所述第二導電類型的交替摻雜區域，在所述第一方向上與所述多條溝槽中的第二溝槽中的該第一導電類型的所述交替摻雜區域偏移。
  13. 如請求項9所述的保護結構，其中，所述pn結二極體的所述多個多晶矽層通過在所述半導體襯底的所述第一表面上方的多個矽層上方形成的多晶矽覆蓋層連接在一起。
  14. 一種用於製造功率電晶體的保護結構的方法，所述功率電晶體包括閘極端子、第一電流端子和第二電流端子，所述方法包括：在半導體襯底的第一區域中形成第一多個溝槽，所述第一多個溝槽具有在第一方向上延伸的長度；在所述第一多個溝槽中形成第一多晶矽層，所述第一多晶矽層通過第一介電層與所述半導體襯底隔離；在形成所述第一多晶矽層之後，在所述半導體襯底的第二區域中形成第二多個溝槽，所述第二多個溝槽具有在所述第一方向上延伸的長度；在所述第二多個溝槽中並且在所述第一區域中的所述半導體襯底的第一表面上方形成第二介電層；在所述第二多個溝槽中並在所述第二介電層上方形成第二多晶矽層，所述第二多晶矽層通過所述第二介介電層與所述半導體襯底隔離；從所述半導體襯底的所述第一區域去除所述第二多晶矽層和所述第二介電層的部分，第二多晶矽層的剩餘部分形成在所述第二多個溝槽中，並且所述第二多個溝槽中的每一個中的第二多晶矽層的至少一部分形成在所述半導體襯底的所述第一表面上方；並且在所述第二多個溝槽的每個溝槽中形成第一導電類型和第二導電類型的交替摻雜區域，所述摻雜區域沿著所述第二多個溝槽中的每個相應溝槽的長度交替形成。
  15. 如請求項14所述的方法，其中，在所述第二多個溝槽的每個溝槽中形成所述第一導電類型和所述第二導電類型的交替摻雜區域包括：在形成所述第二多晶矽層之後，使用所述第一導電類型的摻雜劑摻雜所述第二多晶矽層；使用掩模，圖案化掩模層以覆蓋所述第二多晶矽層的部分；使用所述掩模層，使用所述摻雜劑對所述第二多晶矽層的暴露部分進行摻雜具有所述第二導電類型；並且對所述半導體襯底進行退火，以便形成所述交替摻雜區域。
  16. 如請求項14所述的方法，其中，形成所述第二多個溝槽包括形成具有延伸到與所述第一表面相對的所述半導體襯底中的深度，大於所述第一多個溝槽的深度的所述第二多個溝槽。
  17. 如請求項14所述的方法，其中，所述第二介電層的厚度大於所述第一介電層的厚度。
  18. 如請求項15所述的方法，其中，在所述第二多個溝槽的每個溝槽中形成所述第一導電類型和所述第二導電類型的交替摻雜區域包括：在所述第二多個溝槽中的第一溝槽中形成所述第一導電類型和所述第二導電類型的交替摻雜區域，所述交替摻雜區域在所述第一方向上排列。
  19. 如請求項15所述的方法，其中，在所述第二多個溝槽的每個溝槽中形成所述第一導電類型和所述第二導電類型的交替摻雜區域包括：在所述第二多個溝槽中的第一溝槽中形成所述第一導電類型和所述第二導電類型的交替摻雜區域，所述交替摻雜區域在所述第一方向上與所述第二多個溝槽中第二溝槽中的所述第一導電類型和所述第二導電類型的交替摻雜區域偏移。
  20. 如請求項14所述的方法，還包括：通過減薄去除在所述半導體襯底的所述第一區域和所述第二區域上形成的所述第二多晶矽層；並且去除所述半導體襯底的所述第一區域上方的所述剩餘的第二多晶矽層的部分，所述第二多晶矽層的剩餘部分包括連接在所述第二多個溝槽中形成的所述第二多晶矽層的部分。
TW113119717A 2023-06-15 2024-05-28 用於功率電晶體的保護結構和用於製造功率電晶體的保護結構的方法 TWI901149B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US18/335,131 2023-06-15
US18/335,131 US20240421147A1 (en) 2023-06-15 2023-06-15 Recess poly esd diode for power mosfet

Publications (2)

Publication Number Publication Date
TW202501776A TW202501776A (zh) 2025-01-01
TWI901149B true TWI901149B (zh) 2025-10-11

Family

ID=93807322

Family Applications (1)

Application Number Title Priority Date Filing Date
TW113119717A TWI901149B (zh) 2023-06-15 2024-05-28 用於功率電晶體的保護結構和用於製造功率電晶體的保護結構的方法

Country Status (3)

Country Link
US (1) US20240421147A1 (zh)
CN (1) CN119153460A (zh)
TW (1) TWI901149B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI683495B (zh) * 2017-05-25 2020-01-21 大陸商萬民半導體 （澳門） 有限公司 高電容雙向瞬態電壓抑制器
US20220271132A1 (en) * 2021-02-25 2022-08-25 Infineon Technologies Ag Mesa Contact for MOS Controlled Power Semiconductor Device and Method of Producing a Power Semiconductor Device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI683495B (zh) * 2017-05-25 2020-01-21 大陸商萬民半導體 （澳門） 有限公司 高電容雙向瞬態電壓抑制器
US20220271132A1 (en) * 2021-02-25 2022-08-25 Infineon Technologies Ag Mesa Contact for MOS Controlled Power Semiconductor Device and Method of Producing a Power Semiconductor Device

Also Published As

Publication number Publication date
CN119153460A (zh) 2024-12-17
US20240421147A1 (en) 2024-12-19
TW202501776A (zh) 2025-01-01

Similar Documents

Publication Publication Date Title
US10685955B2 (en) Trench diode and method of forming the same
CN109494219B (zh) 集成电路
CN107689375B (zh) 集成电路器件
CN100399583C (zh) 具有静电放电保护的齐纳二极管的双扩散金属氧化物半导体场效应晶体管
KR20080080368A (ko) 트렌치 폴리실리콘 다이오드
US11114431B2 (en) Electrostatic discharge protection device
US11289470B2 (en) Method of manufacturing trench transistor structure
US8120108B2 (en) High voltage SCRMOS in BiCMOS process technologies
US6160288A (en) Vertical type misfet having improved pressure resistance
US8957494B2 (en) High-voltage Schottky diode and manufacturing method thereof
KR102611247B1 (ko) 패턴 게이트를 갖는 반도체 금속 산화물 트랜지스터 및 이를 형성하는 방법
US12170311B1 (en) Manufacturing method for a power MOSFET with gate-source ESD diode structure
US10529705B2 (en) Integrated transistor and protection diode and fabrication method
US11830870B2 (en) ESD protection device and manufacturing method thereof
TWI901149B (zh) 用於功率電晶體的保護結構和用於製造功率電晶體的保護結構的方法
US20130234238A1 (en) Semiconductor power device integrated with esd protection diodes
US6884684B2 (en) High density trench power MOSFET structure and fabrication method thereof
US20020142526A1 (en) Structures and methods to minimize plasma charging damage in silicon on insulator devices
US10741544B2 (en) Integration of electrostatic discharge protection into vertical fin technology
KR102435160B1 (ko) 반도체 디바이스 및 그 제조 방법
CN111199970B (zh) 用于静电防护的晶体管结构及其制造方法
TWI742221B (zh) 溝槽金氧半導體元件及其製造方法
US6399431B1 (en) ESD protection device for SOI technology
US7075155B1 (en) Structure for protecting a semiconductor circuit from electrostatic discharge and a method for forming the structure
US20240145409A1 (en) Semiconductor structure having dummy active region