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TWI901081B - 記憶體電路及其操作方法 - Google Patents

記憶體電路及其操作方法

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Publication number
TWI901081B
TWI901081B TW113114386A TW113114386A TWI901081B TW I901081 B TWI901081 B TW I901081B TW 113114386 A TW113114386 A TW 113114386A TW 113114386 A TW113114386 A TW 113114386A TW I901081 B TWI901081 B TW I901081B
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TW
Taiwan
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clock signal
circuit
signal
coupled
inverter
Prior art date
Application number
TW113114386A
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English (en)
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TW202503740A (zh
Inventor
孔路平
陳家政
吳經緯
謝軍
Original Assignee
台灣積體電路製造股份有限公司
大陸商台積電（南京）有限公司
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Publication date
Application filed by 台灣積體電路製造股份有限公司, 大陸商台積電（南京）有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202503740A publication Critical patent/TW202503740A/zh
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Publication of TWI901081B publication Critical patent/TWI901081B/zh

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Abstract

本申請涉及記憶體電路及其操作方法。記憶體電路包括耦合到字線驅動器電路的控制電路。該控制電路被配置為至少響應於第一時鐘信號而延遲字線信號的上升邊緣或下降邊緣。該控制電路包括：第一時鐘電路，其被配置為響應於第一重置信號和時鐘信號而生成第二時鐘信號；以及可調節延遲電路，其被配置為回應於第二時鐘信號和使能信號而調節第二時鐘信號和第三時鐘信號之間的延遲。第三時鐘信號是第二時鐘信號的經延遲的版本。第二時鐘信號和第三時鐘信號之間的延遲量基於具有第一擺幅的第一電源電壓和具有第二擺幅的第二電源電壓之間的電壓差。

Description

記憶體電路及其操作方法
本公開涉及記憶體電路及其操作方法。
半導體積體電路(IC)行業已經生產出各種各樣的數字器件來解決許多不同領域中的問題。這些諸如記憶體巨集(memory marcro)之類的數位器件中的一些數位器件被配置用於資料的存儲。隨著IC變得更小且更複雜，這些數位器件內的導線的電阻也被改變，從而影響了這些數位器件的操作電壓和整體的IC性能。
根據本申請的一方面，提供一種記憶體電路，包括：字線驅動器電路，耦合到字線；以及控制電路，耦合到字線驅動器電路，並且被配置為至少響應於第一時鐘信號而延遲字線信號的上升邊緣或下降邊緣，控制電路包括：第一時鐘電路，被配置為響應於第一重置信號和時鐘信號而生成第二時鐘信號；以及可調節延遲電路，被配置為接收第一電源電壓和第二電源電壓，並且被配置為回應於第二 時鐘信號和使能信號而調節第二時鐘信號和第三時鐘信號之間的延遲，第三時鐘信號是第二時鐘信號的經延遲的版本，其中，第二時鐘信號和第三時鐘信號之間的延遲量基於第一電源電壓和第二電源電壓之間的電壓差，第一電源電壓具有第一擺幅，並且第二電源電壓具有第二擺幅。
根據本申請的一方面，提供一種記憶體電路，包括：記憶體單元陣列，包括一組記憶體單元和一組跟蹤單元；字線驅動器電路，耦合到記憶體單元陣列；以及控制電路，耦合到字線驅動器電路，並且被配置為至少響應於第一時鐘信號而延遲字線信號的上升邊緣或下降邊緣，控制電路包括：第一時鐘電路，被配置為響應於第一重置信號和時鐘信號而生成第二時鐘信號；以及可調節延遲電路，被配置為接收第一電源電壓和第二電源電壓，並且被配置為回應於第二時鐘信號和使能信號而調節第二時鐘信號和第三時鐘信號之間的延遲，第三時鐘信號是第二時鐘信號的經延遲的版本，其中，第二時鐘信號和第三時鐘信號之間的延遲量基於第一電源電壓和第二電源電壓之間的電壓差，第一電源電壓具有第一擺幅，並且第二電源電壓具有第二擺幅。
根據本申請的又一方面，提供一種操作記憶體電路的方法，方法包括：由第一時鐘電路響應於第一重置信號和時鐘信號而生成第一時鐘信號；由可調節延遲電路響應於第一時鐘信號和使能信號而調節第一時鐘信號和第二時鐘信號之間的延遲，第二時鐘信號是第一時鐘信號的經延 遲的版本，其中，第一時鐘信號和第二時鐘信號之間的延遲量基於具有第一擺幅的第一電源電壓和具有第二擺幅的第二電源電壓之間的電壓差；由第一電路響應於第一時鐘信號和第二時鐘信號而生成第三時鐘信號；由第一反相器回應於第三時鐘信號而生成第四時鐘信號，第四時鐘信號與第三時鐘信號反相；以及由一對反相器回應於第四時鐘信號而生成跟蹤字線信號。
100、200、400:記憶體電路
102A至102D:記憶體分區
100GC:全域控制電路
100BL:全域輸入輸出電路
110AR:記憶體單元陣列
110AC:字線驅動器電路
110BS:局部輸入輸出電路
110LC:局部控制電路
110U和110L:記憶體組
112、1000:記憶體單元
114、402、500、502、700、800、802、900、902:電路
202:控制電路
204:IO電路
206:記憶體單元陣列
208:WL驅動器電路
206a:跟蹤單元
206b:記憶體單元
220、504、602、702:延遲鏈電路
222:時鐘生成電路
230:WL自我調整延遲電路
240:後解碼器電路
300、600、1100:時序圖
602a、602b、602c、602d、604a、604b、604c、604d、1102a、1102b、1104a、1104b:曲線
1200:方法
1202-1230:操作
I10a、I10c、I11a、I11b:反相器
I1-I13:反相器
此處的附圖被併入說明書中並構成本說明書的一部分，這些附圖示出了符合本揭示的實施例，並與說明書一起用於說明本揭示實施例的技術方案。
圖1是根據一些實施例的記憶體電路的框圖。
圖2是根據一些實施例的記憶體電路的電路圖。
圖3是根據一些實施例的諸如圖2中的記憶體電路或圖4中的記憶體電路之類的記憶體電路的波形的時序圖。
圖4是根據一些實施例的控制電路的電路圖。
圖5是根據一些實施例的電路的電路圖。
圖6是根據一些實施例的諸如圖5中的電路、圖7中的電路、圖8中的電路或圖9中的電路之類的電路的波形的時序圖。
圖7是根據一些實施例的電路的電路圖。
圖8是根據一些實施例的電路的電路圖。
圖9是根據一些實施例的電路的電路圖。
圖10是根據一些實施例的圖1和圖2中可用的記憶體單元的電路圖。
圖11是根據一些實施例的諸如圖2中的記憶體電路之類的記憶體電路的波形的時序圖。
圖12A至圖12B是根據一些實施例的操作電路的方法的流程圖。
以下公開內容提供了用於實現所提供主題的特徵的不同實施例或示例。下面描述了元件、材料、值、步驟、佈置等的具體示例以簡化本公開。當然，這些是示例而非限制。考慮其他元件、材料、值、步驟、佈置等。例如，在下面的描述中，在第二特徵之上或第二特徵上形成第一特徵可以包括第一特徵和第二特徵以直接接觸方式形成的實施例，並且還可以包括附加特徵可以在第一特徵和第二特徵之間形成，使得第一特徵和第二特徵可能不直接接觸的實施例。此外，本公開可以在各種示例中重複參考標號和/或字元。這種重複是為了簡潔和清楚的目的，並且本身並不指示所討論的各種實施例和/或配置之間的關係。
此外，本文中可以使用空間相關術語(例如，“之下”、“下方”、“較低”、“以上”、“較高”等)，以易於描述圖中所示的一個要素或特徵相對於另外(一個 或多個)要素或(一個或多個)特徵的關係。除了圖中所描繪的朝向之外，空間相關術語還意在包含器件在使用或操作中的不同朝向。裝置可以朝向其他方向(旋轉90度或處於其他朝向)，並且本文所使用的空間相關描述符可以類似地被相應地解釋。
根據一些實施例，記憶體電路包括：耦合到字線的字線驅動器電路，以及耦合到字線驅動器電路的控制電路。
在一些實施例中，控制電路被配置為至少響應於第一時鐘信號而延遲字線信號的上升邊緣或下降邊緣。
在一些實施例中，控制電路包括第一時鐘電路，該第一時鐘電路被配置為響應於第一重置信號和時鐘信號而生成第二時鐘信號。
在一些實施例中，控制電路還包括可調節延遲電路，該可調節延遲電路被配置為響應於第二時鐘信號和使能信號而調節第二時鐘信號和第三時鐘信號之間的延遲。在一些實施例中，第三時鐘信號為第二時鐘信號的經延遲的版本。
在一些實施例中，通過包括可調節延遲電路的記憶體電路，第三時鐘信號相對於第二時鐘信號被延遲。在一些實施例中，通過延遲第三時鐘信號，在不減小字線時鐘信號的脈衝寬度的情況下，字線時鐘信號也被延遲，從而產生比其他方法更靈活的記憶體設計。
在一些實施例中，第二時鐘信號和第三時鐘信號之 間的延遲量基於第一電源電壓和第二電源電壓之間的電壓差。在一些實施例中，第一電源電壓具有第一擺幅。在一些實施例中，第二電源電壓具有第二擺幅。
圖1是根據一些實施例的記憶體電路100的框圖。
為了說明的目的，圖1被簡化。在一些實施例中，記憶體電路100包括除圖1中所描繪的元件之外的各種元件，或以其他方式被佈置為執行下文所討論的操作。
記憶體電路100為IC，包括記憶體分區102A至102D、全域控制電路(GCTRL)100GC和全域輸入輸出(GIO)電路100BL。
每個記憶體分區102A至102D包括與字線(WL)驅動器電路110AC和局部控制電路(LCTRL)110LC相鄰的記憶體組110U和110L。每個記憶體組110U和110L包括記憶體單元陣列110AR和局部輸入輸出(LIO)電路110BS。
記憶體分區(例如，記憶體分區102A至102D)為記憶體電路100的一部分，其包括記憶體器件的子集(圖1中未示出)和被配置為在程式設計和讀取操作中選擇性地訪問記憶體器件的子集的相鄰電路。在圖1中所描繪的實施例中，記憶體電路100包括總共四個分區。在一些實施例中，記憶體電路100包括總數大於或小於4的分區。
GIO電路100BL是被配置為例如通過生成一個或多個位線信號來控制對到每個記憶體分區102A至 102D的相對應的記憶體組110U或110L的每個記憶體器件的一個或多個電通路(例如，位線)的訪問的電路。在一些實施例中，GIO電路100BL包括全域位元線驅動器電路。在一些實施例中，GIO電路100BL通過相對應的全域位線(未示出)耦合到每個記憶體組110U和110L。
全域控制電路100GC是被配置為(例如)通過生成和/或輸出一個或多個控制和/或使能信號來控制每個記憶體分區102A至102D上的一些或所有程式設計和讀取操作的電路。
在一些實施例中，全域控制電路100GC包括一個或多個類比電路，其被配置為在一個或多個電路操作中執行以下操作：與記憶體分區102A至102D介面連接，使得資料被程式設計在一個或多個記憶體器件中，和/或使用從一個或多個記憶體器件接收到的資料。在一些實施例中，全域控制電路100GC包括一個或多個全域位址解碼器或預解碼器電路，其被配置為向每個記憶體分區102A至102D的WL驅動器電路110AC輸出一個或多個位址信號。
每個WL驅動器電路110AC被配置為在相對應的字線WL上生成字線信號。在一些實施例中，每個WL驅動器電路110AC被配置為將字線信號在相對應的字線WL上輸出到相對應的記憶體分區102A至102D的相鄰記憶體組110U和110L。
每個局部控制電路110LC是被配置為接收一個或多個位址信號的電子電路。每個局部控制電路110LC被配置為生成與由一個或多個位址信號標識的相鄰的記憶體器件子集相對應的信號。在一些實施例中，相鄰的記憶體器件子集與記憶體器件列相對應。在一些實施例中，每個局部控制電路110LC被配置為生成作為互補信號對的每個信號。在一些實施例中，每個局部控制電路110LC被配置為將信號輸出到相對應的記憶體分區102A至102D的相鄰WL驅動器電路110AC內的相對應的字線驅動器電路。在一些實施例中，局部控制電路110LC包括組解碼器電路。
每個LIO電路110BS被配置為響應於GIO電路100BL(例如基於一個或多個BL控制信號)而選擇性地訪問耦合到相對應的記憶體單元陣列110AR的相鄰的記憶體器件子集的一個或多個位線(圖2中所示)。在一些實施例中，相鄰的記憶體器件子集與記憶體器件行相對應。在一些實施例中，LIO電路110BS包括位元線選擇電路。
每個LIO電路110BS包括一個或多個電路114。為了便於說明，未在記憶體分區102B、102C和102D的記憶體組110U和110L中示出電路114。在一些實施例中，每個電路114至少包括感測放大器電路或寫入鎖存器電路。根據一些實施例，在寫入操作期間，寫入鎖存器電路被配置為將資料寫入到相對應的記憶體單元陣列110AR中的相對應列的記憶體單元中的至少一個記憶體 單元112中。根據一些實施例，在讀取操作期間，感測放大器電路被配置為從相對應的記憶體單元陣列110AR中的相對應列的記憶體單元中的至少一個記憶體單元112讀取資料。在一些實施例中，LIO電路110BS中的每個電路114耦合到記憶體單元陣列110AR中的相對應列的記憶體器件112。
每個記憶體組110U和110L包括相對應的記憶體單元陣列110AR，記憶體單元陣列110AR包括記憶體單元或記憶體器件112，記憶體單元或記憶體器件112被配置為由相鄰的LIO電路110BS和相鄰的WL驅動器電路110AC在程式設計和讀取操作中訪問。
每個記憶體單元陣列110AR包括具有N行和M列的記憶體器件112的陣列，其中M和N為正整數。記憶體單元陣列102中的單元的行被佈置在第一方向X上。記憶體單元陣列102中的單元的列被佈置在第二方向Y上。第二方向Y與第一方向X不同。在一些實施例中，第二方向Y垂直於第一方向X。在一些實施例中，每個記憶體單元陣列110AR被分為上部區域和下部區域(未示出)。在一些實施例中，記憶體單元陣列110AR中的每列記憶體器件112耦合到LIO電路110BS中的相對應的電路114。
在記憶體分區102A的記憶體組110U和110L中示出記憶體器件112。為了便於說明，未在記憶體分區102B、102C和102D的記憶體組110U和110L中示 出記憶體器件112。
記憶體器件112是被配置為存儲由邏輯狀態表示的位元資料的電器件、機電器件、電磁器件或其他器件。記憶體器件112的至少一個邏輯狀態能夠在寫入操作中被程式設計並且在讀取操作中被檢測。在一些實施例中，邏輯狀態與存儲在給定記憶體器件112中的電荷的電壓電平相對應。在一些實施例中，邏輯狀態與給定記憶體器件112的元件的物理特性(例如，電壓、電流、電阻或磁性取向)相對應。
在一些實施例中，記憶體器件112包括一個或多個單埠(SP)靜態隨機存取記憶體(SRAM)單元。在一些實施例中，記憶體件112包括一個或多個雙埠(DP)SRAM單元。在一些實施例中，記憶體件112包括一個或多個多埠SRAM單元。記憶體器件112中的不同類型的記憶體單元在本公開所考慮的範圍內。在一些實施例中，記憶體器件112包括一個或多個動態隨機存取記憶體(DRAM)單元。在一些實施例中，記憶體器件112包含一個或多個一次性可程式設計(OTP)記憶體器件，例如電子熔絲(eFuse)或反熔絲器件、快閃記憶體器件、隨機存取記憶體(RAM)器件、電阻RAM器件、鐵電RAM器件、磁阻RAM器件、可擦除可程式設計唯讀記憶體(EPROM)器件、電可擦除可程式設計唯讀記憶體(EEPROM)器件等。在一些實施例中，記憶體件112是包括一個或多個OTP存儲單元的OTP記憶體件。
記憶體電路100的其他配置在本公開的範圍內。
圖2是根據一些實施例的記憶體電路200的電路圖。
記憶體電路200是圖1的記憶體分區102A、102B、102C或102D中的至少一個分區的一部分的實施例，並因此省略類似的詳細描述。例如，記憶體電路200是圖1的局部控制電路110LC、圖1的記憶體單元陣列110AR、圖1的LIO電路110BS和圖1的WL驅動器電路110AC的實施例，並因此省略類似的詳細描述。
在一些實施例中，記憶體電路200說明了非限制性示例，其中控制電路202是圖1的局部控制電路110LC的實施例，記憶體單元陣列206是圖1的記憶體單元陣列110AR的實施例，WL驅動器電路208是圖1的WL驅動器電路110AC的實施例，以及IO電路204是圖1的LIO電路110BS，並因此省略類似的詳細描述。
記憶體電路200包括控制電路202，該控制電路202耦合到IO電路204、記憶體單元陣列206和WL驅動器電路208。控制電路202通過至少跟蹤字線TWL耦合到IO電路204。控制電路202還通過至少跟蹤位線TBL耦合到記憶體單元陣列206。控制電路202還通過至少解碼器線(未標記)耦合到WL驅動器電路208。
控制電路202被配置為通過解碼器信號DEC_X來控制WL驅動器電路208。控制電路202被配置為響應於跟蹤位元線信號TRKBL、時鐘信號CLK、使能信號 DWL_EN或時鐘信號CKP_WL中的至少一個信號而生成解碼器信號DEC_X。控制電路202還被配置為響應於時鐘信號CKP_WL而生成跟蹤字線信號TRKWL。
控制電路202包括反相器I1和反相器I2。
反相器I1被配置為回應於時鐘信號CKP_WL而生成經經反相的時鐘信號CKP_WLB。在一些實施例中，時鐘信號CKP_WL與經反相的時鐘信號CKP_WLB反相。在一些實施例中，時鐘信號CKP_WL可用于生成字線信號WL。反相器I1的輸入端被配置為接收時鐘信號CKP_WL。反相器I1的輸入端耦合到反相器I6的輸出端。為了便於說明，反相器I1的輸入端未示為耦合到反相器I6的輸出端。反相器I1的輸出端耦合到反相器I2的輸入端，並被配置為輸出經反相的時鐘信號CKP_WLB。
反相器I2被配置為回應於經反相的時鐘信號CKP_WLB而生成跟蹤字線信號TRKWL。在一些實施例中，跟蹤字線信號TRKWL與經反相的時鐘信號CKP_WLB反相。反相器I2的輸入端耦合到反相器I1的輸出端，並被配置為接收經反相的時鐘信號CKP_WLB。反相器I2的輸出端耦合到跟蹤字線TWL和IO電路204。在一些實施例中，反相器I2的輸出端還至少通過跟蹤字線TWL耦合到記憶體單元陣列206和WL驅動器電路208。反相器I2的輸出端被配置為輸出跟蹤字線信號TRKWL。
控制電路202還包括P型金屬氧化物半導體 (PMOS)電晶體P2、P3和P4以及N型金屬氧化物半導體(NMOS)電晶體N5。
在一些實施例中，PMOS電晶體P2、PMOS電晶體P3、PMOS電晶體P4或NMOS電晶體N5中的至少一個電晶體被配置為響應於跟蹤位元線信號TRKBL而設定信號TRKBL1B。
PMOS電晶體P2的源極耦合到具有電源電壓VDD的第一電壓源。PMOS電晶體P2的閘極、PMOS電晶體P4的閘極和NMOS電晶體N5的閘極中的每一者耦合在一起並被配置為接收跟蹤位元線TBL上的跟蹤位元線信號TRKBL。PMOS電晶體P2的閘極、PMOS電晶體P4的閘極和NMOS電晶體N5的閘極中每一者耦合到跟蹤位線TBL。PMOS電晶體P2的閘極、PMOS電晶體P4的閘極和NMOS電晶體N5的閘極中的每一者通過跟蹤位線TBL耦合到PMOS電晶體P1的汲極、NMOS電晶體N1的汲極/源極、NMOS電晶體N2的汲極/源極、NMOS電晶體N3的汲極/源極或NMOS電晶體N4的汲極/源極中的至少一者。
PMOS電晶體P2的汲極、PMOS電晶體P4的源極和PMOS電晶體P3的汲極/源極中的每一者耦合在一起。
PMOS電晶體P4的汲極、NMOS電晶體N5的汲極和PMOS電晶體P3的閘極中的每一者耦合在一起且進一步耦合到延遲鏈電路(delay chain circuit)220 的輸入端。
PMOS電晶體P4的汲極或NMOS電晶體N5的汲極中的至少一者被配置為將信號TRKBL1B輸出到延遲鏈電路220的輸入端。在一些實施例中，PMOS電晶體P4的汲極或NMOS電晶體N5的汲極中的至少一者被配置為設定信號TRKBL1B。
NMOS電晶體N5的源極耦合到參考電壓源VSS。PMOS電晶體P3的源極/汲極耦合到參考電壓源VSS。
控制電路202還包括延遲鏈電路220。
延遲鏈電路220被配置為響應於信號TRKBL1B而生成信號RSC。在一些實施例中，信號RSC是信號TRKBL1B的經延遲的版本。在一些實施例中，延遲鏈電路220包括諸如圖6的延遲鏈電路602(如下所述)之類的延遲鏈電路。在一些實施例中，信號RSC是可用于將時鐘生成電路222重定的重置信號。
延遲鏈電路220的輸入端被配置為接收信號TRKBL1B。延遲鏈電路220的輸入端耦合到PMOS電晶體P4的汲極、NMOS電晶體N5的汲極和PMOS電晶體P3的閘極。
延遲鏈電路220的輸出端被配置為輸出信號RSC。延遲鏈電路220的輸出端耦合到時鐘生成電路222的第一輸入端。
控制電路202還包括時鐘生成電路222，該時鐘生成電路222耦合到反相器I3、反相器I4、NOR(或非) 邏輯閘NOR1和WL自我調整延遲電路230。
時鐘生成電路222被配置為響應於信號RSC和時鐘信號CLK而生成時鐘信號CKPB。時鐘信號CKPB是所生成的時鐘信號，其可由控制電路202使用以生成解碼器信號DEC_X。時鐘信號CLK是積體電路200的內部時鐘信號。
時鐘生成電路222的第一輸入端被配置為接收信號RSC。時鐘生成電路222的第二輸入端被配置為接收時鐘信號CLK。
時鐘生成電路222的第一輸入端耦合到延遲鏈電路220的輸出端。時鐘生成電路222的第二輸入端耦合到時鐘信號CLK的源(未示出)。
時鐘生成電路222的輸出端被配置為輸出時鐘信號CKPB。時鐘生成電路222的輸出端耦合到反相器I3的輸入端、反相器I4的輸入端、NOR邏輯閘NOR1的第一輸入端或WL自我調整延遲電路230的第一輸入端中的至少一者。
反相器I3被配置為回應於時鐘信號CKPB而生成時鐘均衡信號CKP_BLEQ。在一些實施例中，時鐘均衡信號CKP_BLEQ與時鐘信號CKPB反相。反相器I3的輸入端被配置為接收時鐘信號CKPB。反相器I3的輸入端耦合到時鐘生成電路222的輸出端。反相器I3的輸出端被配置為輸出時鐘均衡信號CKP_BLEQ。在一些實施例中，反相器I3的輸出端耦合到一個或多個其他元件(未 示出)。在一些實施例中，反相器I3的輸出端耦合到一個或多個均衡電路(未示出)。
反相器I4被配置為回應於時鐘信號CKPB而生成時鐘信號CKP_WY。在一些實施例中，時鐘信號CKP_WY與時鐘信號CKPB反相。反相器I4的輸入端被配置為接收時鐘信號CKPB。反相器I4的輸入端耦合到時鐘生成電路222的輸出端。反相器I4的輸出端被配置為輸出時鐘信號CKP_WY。在一些實施例中，反相器I4的輸出端耦合到一個或多個其他元件(未示出)。在一些實施例中，反相器I4的輸出端耦合到一個或多個Y解碼器電路(未示出)。
WL自我調整延遲電路230被配置為響應於時鐘信號CKPB和使能信號DWL_EN而生成時鐘信號CKPBD。在一些實施例中，時鐘信號CKPBD是時鐘信號CKPB的經延遲的版本。在一些實施例中，時鐘信號CKPBD中相對於時鐘信號CKPB的延遲量可以由WL自我調整延遲電路230或如圖5至圖6中所討論的電路500中的至少一者來調節。
WL自我調整延遲電路230的第一輸入端被配置為接收時鐘信號CKPB。WL自我調整延遲電路230的第一輸入端耦合到時鐘生成電路222的輸出端。
WL自我調整延遲電路230的第二輸入端被配置為接收使能信號DWL_EN。WL自我調整延遲電路230的第二輸入端耦合到使能信號DWL_EN的源(未示出)。
WL自我調整延遲電路230的輸出端被配置為輸出時鐘信號CKPBD。WL自我調整延遲電路230的輸出端耦合到NOR邏輯閘NOR1的第二輸入端。
WL自我調整延遲電路230的第二輸入端是測試引腳，並且用於啟用或禁用WL自我調整延遲電路230。WL自我調整延遲電路230響應於使能信號DWL_EN的值而被啟用或被禁用。例如，在一些實施例中，WL自我調整延遲電路230響應於使能信號DWL_EN為邏輯1而被啟用，而WL自我調整延遲電路230響應於使能信號DWL_EN為邏輯0而被禁用。在一些實施例中，WL自我調整延遲電路230響應於使能信號DWL_EN為邏輯0而被啟用，而WL自我調整延遲電路230響應於使能信號DWL_EN為邏輯1而被禁用。
如果WL自我調整延遲電路230被啟用，則WL自我調整延遲電路230被配置為相較於時鐘信號CKPB而延遲時鐘信號CKPBD。在一些實施例中，如果WL自我調整延遲電路230被啟用，則WL自我調整延遲電路230被配置為相較於時鐘信號CKPB而延遲時鐘信號CKPBD的下降邊緣或時鐘信號CKPBD的上升邊緣中的至少一者。在一些實施例中，如果WL自我調整延遲電路230被啟用，則WL自我調整延遲電路230被配置為延遲時鐘信號CLK_WL的上升邊緣或時鐘信號CLK_WL的下降邊緣中的至少一者。
在一些實施例中，如果WL自我調整延遲電路230 被禁用，則時鐘信號CKPBD不是時鐘信號CKPB的經延遲的版本，並且時鐘信號CKPBD被WL自我調整延遲電路230設定為邏輯0。當WL自我調整延遲電路230被禁用時時鐘信號CKPB的其他值也在本公開的範圍內。在一些實施例中，如果WL自我調整延遲電路230被禁用，則WL自我調整延遲電路230被配置為不延遲時鐘信號CLK_WL的上升邊緣或時鐘信號CLK_WL的下降邊緣中的至少一者，並且時鐘信號CLK_WL是時鐘信號CKPB的經反相的版本。
NOR邏輯閘NOR1的第一輸入端被配置為接收時鐘信號CKPB。NOR邏輯閘NOR1的第一輸入端耦合到時鐘生成電路222的輸出端。
NOR邏輯閘NOR1的第二輸入端被配置為接收時鐘信號CKPBD。NOR邏輯閘NOR1的第二輸入端耦合到WL自我調整延遲電路230的輸出端。
NOR邏輯閘NOR1的輸出端被配置為輸出時鐘信號CK1。NOR邏輯閘NOR1被配置為基於時鐘信號CKPB和時鐘信號CKPBD而生成時鐘信號CK1信號。NOR邏輯閘NOR1的輸出端耦合到反相器I5的輸入端。
控制電路202還包括反相器I5和反相器I6。
反相器I5被配置為回應於時鐘信號CK1而生成時鐘信號CK2。在一些實施例中，時鐘信號CK2與時鐘信號CK1反相。反相器I5的輸入端被配置為接收時鐘信號CK1。反相器I5的輸入端耦合到NOR邏輯閘NOR1 的輸出端。反相器I5的輸出端耦合到反相器I6的輸入端，並被配置為輸出時鐘信號CK2。反相器I5和NOR邏輯閘NOR1是電路201的部分。
反相器I6被配置為回應於時鐘信號CK2而生成時鐘信號CKP_WL。在一些實施例中，時鐘信號CKP_WL與時鐘信號CK2反相。在一些實施例中，時鐘信號CKP_WL是時鐘信號CK1的經延遲的版本。反相器I6的輸入端耦合到反相器I5的輸出端，並被配置為接收時鐘信號CK2。反相器I6的輸出端耦合到NAND(與非)邏輯閘NAND1的第一輸入端和反相器I1的輸入端。為了便於說明，反相器I1的輸入端未示為耦合到反相器I6的輸出端。反相器I6的輸出端被配置為輸出時鐘信號CKP_WL。
控制電路202還包括NAND邏輯閘NAND1。
NAND邏輯閘NAND1的第一輸入端被配置為接收時鐘信號CKP_WL。NAND邏輯閘NAND1的第一輸入端耦合到反相器I6的輸出端。
NAND邏輯閘NAND1的第二輸入端被配置為接收解碼器信號pdec_x。NAND邏輯閘NAND1的第二輸入端耦合到解碼器信號pdec_x的源(未示出)。在一些實施例中，解碼器信號pdec_x可用於選擇記憶體單元陣列206中的相對應行的記憶體單元。
NAND邏輯閘NAND1的輸出端被配置為輸出解碼器信號ND1。NAND邏輯閘NAND1被配置為基於時 鐘信號CKP_WL和解碼器信號pdec_x而生成解碼器信號ND1。NAND邏輯閘NAND1的輸出端耦合到反相器I7的輸入端。
控制電路202還包括反相器I7。
反相器I7被配置為回應於解碼器信號ND1而生成解碼器信號DEC_X。在一些實施例中，解碼器信號DEC_X與解碼器信號ND1反相。反相器I7的輸入端被配置為接收解碼器信號ND1。反相器I7的輸入端耦合到NAND邏輯閘NAND1的輸出端。反相器I7的輸出端耦合到後解碼器電路240的輸入端，並被配置為輸出解碼器信號DEC_X。在一些實施例中，解碼器信號DEC_X是記憶體單元陣列206中的相對應行的記憶體單元的位址信號。在一些實施例中，解碼器信號DEC_X可用於選擇記憶體單元陣列206中的相對應行的記憶體單元。
控制電路202中的其他配置、其他類型的電路元件或其他數量的電路元件在本公開的範圍內。
WL驅動器電路208至少通過解碼器線(未標記)和跟蹤位元線TBL耦合到控制電路202。WL驅動器電路208還至少通過字線WL耦合到記憶體單元陣列206。為了便於說明，WL驅動器電路208示為通過單條字線WL耦合到記憶體單元陣列206，但是多條字線耦合在WL驅動器電路208和記憶體單元陣列206之間。WL驅動器電路208還至少通過跟蹤字線TWL耦合到IO電路204。
WL驅動器電路208被配置為至少通過字線信號 WL來控制記憶體單元陣列206。WL驅動器電路208被配置為響應於解碼器信號DEC_X而生成字線信號WL。
在一些實施例中，WL驅動器電路208還被配置為至少通過跟蹤位元線信號TRKBL來對控制電路202進行控制。在一些實施例中，WL驅動器電路208還被配置為響應於跟蹤字線信號TRKWL而生成跟蹤位元線信號TRKBL。
WL驅動器電路208包括後解碼器電路240。
後解碼器電路240被配置為響應於解碼器信號DEC_X而生成經反相的字線信號WLB。
在一些實施例中，後解碼器電路240包括一個或多個字線解碼器電路，該一個或多個字線解碼器電路耦合到相對應的字線反/字線和記憶體單元陣列206中的對應行的記憶體單元。在一些實施例中，後解碼器電路240被配置為通過相對應的字線信號WL來選擇記憶體單元陣列206中的相對應行的記憶體單元。在一些實施例中，一個或多個字線解碼器電路中的每一者包括相對應的NAND邏輯閘(未示出)或NOR邏輯閘(未示出)。後解碼器電路240中的其他類型的字線解碼器電路在本公開的範圍內。
後解碼器電路240的輸入端被配置為接收解碼器信號DEC_X。後解碼器電路240的輸入端耦合到反相器I7的輸出端。
後解碼器電路240的輸出端被配置為輸出經反相 的字線信號WLB。後解碼器電路240的輸出端耦合到PMOS電晶體P6的閘極和NMOS電晶體N6的閘極。
WL驅動器電路208還包括PMOS電晶體P6和NMOS電晶體N6。
PMOS電晶體P6和NMOS電晶體N6被配置作為反相器(未標記)，並被配置為回應於經反相的字線信號WLB而生成字線信號WL。在一些實施例中，字線信號WL與經反相的字線信號WLB反相。
PMOS電晶體P6的源極耦合到具有電源電壓VDDM的第二電壓源。在一些實施例中，電源電壓VDDM大於電源電壓VDD。在一些實施例中，電源電壓VDDM小於電源電壓VDD。在一些實施例中，電源電壓VDDM具有從VDDM到VSS的範圍內的電壓擺幅。在一些實施例中，電源電壓VDD具有從VDD到VSS的範圍內的電壓擺幅。在一些實施例中，記憶體電路200是使用兩個不同電壓域的信號(例如，字線WL和信號TRKBL1B)的雙軌電路實現方式。
PMOS電晶體P6的閘極和NMOS電晶體N6的閘極中的每一者耦合在一起並且被配置為從後解碼器電路240的輸出端接收字線信號WLB。
PMOS電晶體P6的汲極和NMOS電晶體N6的汲極中的每一者耦合在一起並且進一步通過字線WL耦合到記憶體單元陣列206。NMOS電晶體N6的源極耦合到參考電壓源VSS。
WL驅動器電路208還包括PMOS電晶體P1。
PMOS電晶體P1的源極耦合到具有電源電壓VDDM的第二電壓源。在一些實施例中，PMOS電晶體P1被配置為將跟蹤位元線TBL上的跟蹤位元線信號TRKBL設定為電源電壓VDDM。
PMOS電晶體P1的閘極、NMOS電晶體N3的閘極、NMOS電晶體N4的閘極、跟蹤字線TWL和反相器I2的輸出端耦合在一起。PMOS電晶體P1的閘極、NMOS電晶體N3的閘極和NMOS電晶體N4的閘極中的每一者被配置為從跟蹤字線TWL接收跟蹤字線信號TRKWL。
PMOS電晶體P1的汲極、NMOS電晶體N1的汲極/源極、NMOS電晶體N2的汲極/源極、NMOS電晶體N3的汲極/源極、NMOS電晶體N4的汲極/源極、PMOS電晶體P2的閘極、PMOS電晶體P4的閘極和NMOS電晶體N5的閘極中的每一者耦合在一起。
PMOS電晶體P1的汲極、NMOS電晶體N1的汲極/源極、NMOS電晶體N2的汲極/源極、NMOS電晶體N3的汲極/源極或NMOS電晶體N4的汲極/源極中的至少一者通過跟蹤位線TBL耦合到PMOS電晶體P2的閘極、PMOS電晶體P4的閘極或NMOS電晶體N5的閘極中的至少一者。
WL驅動器電路208中的其他配置、其他類型的電路元件或其他數量的電路元件在本公開的範圍內。
記憶體單元陣列206通過跟蹤位線TBL耦合到控制電路202。記憶體單元陣列206還至少通過字線WL耦合到WL驅動器電路208。記憶體單元陣列206還至少通過跟蹤字線TWL耦合到IO電路204。
存儲單元陣列206包括跟蹤單元206a和存儲單元206b。
跟蹤單元206a被配置為跟蹤記憶體單元陣列206的一個或多個記憶體單元206b。跟蹤單元206a包括NMOS電晶體N1、NMOS電晶體N2、NMOS電晶體N3或NMOS電晶體N4中的一個或多個電晶體。在一些實施例中，NMOS電晶體N1、NMOS電晶體N2、NMOS電晶體N3或NMOS電晶體N4中的至少一者被配置為將跟蹤位元線TBL上的跟蹤位元線信號TRKBL設定為邏輯0或設定為大約參考電源電壓VSS。
在一些實施例中，NMOS電晶體N1的閘極和NMOS電晶體N2的閘極中的每一者被配置為接收邏輯0。在一些實施例中，NMOS電晶體N1的閘極和NMOS電晶體N2的閘極中的每一者被配置為從參考電壓源接收參考電源電壓VSS。在一些實施例中，NMOS電晶體N1的閘極和NMOS電晶體N2的閘極中的每一者耦合在一起。
NMOS電晶體N1的源極/汲極、NMOS電晶體N2的源極/汲極、NMOS電晶體N3的源極/汲極或NMOS電晶體N4的源極/汲極中的至少一者被配置為接收邏輯0。NMOS電晶體N1的源極/汲極、NMOS電晶體N2的源 極/汲極、NMOS電晶體N3的源極/汲極或NMOS電晶體N4的源極/汲極中的至少一者被配置為從參考電壓源接收參考電源電壓VSS。NMOS電晶體N1的源極/汲極、NMOS電晶體N2的源極/汲極、NMOS電晶體N3的源極/汲極或NMOS電晶體N4的源極/汲極中的至少一者耦合在一起。
記憶體單元206b包括一個或多個記憶體單元(未示出)。在一些實施例中，記憶體單元206b包括圖1中的記憶體單元112中的一個或多個記憶體單元112。
記憶體單元陣列206中的其他配置、其他類型的電路元件或其他數量的電路元件在本公開的範圍內。
IO電路204通過跟蹤字線TWL耦合到控制電路202、WL驅動器電路208或記憶體單元陣列206中的至少一者。IO電路204被配置為設定跟蹤字線TWL上的跟蹤字線信號TRKWL。
IO電路204中的其他配置、其他類型的電路元件或其他數量的電路元件在本公開的範圍內。
在一些實施例中，通過包括WL自我調整延遲電路230的記憶體電路200，時鐘信號CKPBD可以從時鐘信號CKPB延遲。在一些實施例中，通過將時鐘信號CKPBD延遲，時鐘信號CKP_WL也可以在不減小時鐘信號CKP_WL的脈衝寬度的情況下被延遲，從而產生比其他方法更靈活的記憶體設計。
波形時序圖如下。
圖3是根據一些實施例的記憶體電路(例如圖2中的記憶體電路200或圖4中的記憶體電路400)的波形的時序圖300。
在一些實施例中，對至少圖2的記憶體電路200中的記憶體單元陣列206b的單個列中的至少一個記憶體單元實施一個或多個讀取操作或寫入操作，並且時序圖300對應於至少圖2的記憶體電路200中的記憶體單元陣列206b的單個列中的至少一個記憶體單元的一個或多個讀取操作或寫入操作期間的波形。
在一些實施例中，對記憶體分區102A、102B、102C或102D中的至少一個記憶體分區施加至少圖1的記憶體電路100中的記憶體組的一個或多個讀取操作或寫入操作，並且時序圖300對應於記憶體分區102A、102B、102C或102D中的至少一個記憶體分區的讀取操作或寫入操作期間的波形。
時序圖300包括時鐘信號CKPB、時鐘信號CKPBD、時鐘信號CKP_WL、跟蹤字線信號TRKWL、跟蹤位元線信號TRKBL、信號TRKBL1B或信號RSC的波形。
在一些實施例中，在時間T0處，使能信號DWL_EN為邏輯高，從而啟用WL自我調整延遲電路230。在時間T0處，時鐘信號CKPB為邏輯高，時鐘信號CKPBD為邏輯高，時鐘信號CKP_WL為邏輯低，跟蹤字線信號TRKWL為邏輯低，跟蹤位元線信號TRKBL為 邏輯高，信號TRKBL1B為邏輯低，以及線信號RSC為邏輯低。
在一些實施例中，在時間T1處，時鐘信號CKP1為邏輯低且使能信號DWL_EN為邏輯高，從而啟用電路500。
在時間T1處，時鐘信號CKPB從邏輯高轉換為邏輯低。在一些實施例中，在時間T1處，WL自我調整延遲電路230至少被使能信號DWL_EN啟用。在一些實施例中，響應於時鐘信號CKPB從邏輯高轉換為邏輯低，從而導致WL自我調整延遲電路230使得時鐘信號CKPBD在時間T3處從邏輯高轉換為邏輯低。在一些實施例中，由於WL自我調整延遲電路230被啟用，所以時鐘信號CKPBD從邏輯高到邏輯低的轉換發生在時間T3處(如下所述)，時間T3是時間T1的延遲。在一些實施例中，如果WL自我調整延遲電路230被禁用，則時鐘信號CKPBD從邏輯高到邏輯低的轉換將發生在時間T1附近。
在時間T2處，時鐘信號CKPB為邏輯低。
在時間T3處，時鐘信號CKPBD從邏輯高轉換為邏輯低。響應於時鐘信號CKPB從邏輯高轉換為邏輯低，由於WL自我調整延遲電路230被啟用，WL自我調整延遲電路230使得時鐘信號CKPBD從邏輯高轉換為邏輯低。
在時間T4處，時鐘信號CKPBD為邏輯低。
在時間T5處，響應於時鐘信號CKPB為邏輯低且時鐘信號CKPBD從邏輯高到邏輯低的轉換，時鐘信號CKP_WL從邏輯低轉換為邏輯高。例如，響應於時鐘信號CKPB為邏輯低且時鐘信號CKPBD從邏輯高到邏輯低的轉換，NOR邏輯閘NOR1使得時鐘信號CK1轉換為邏輯高。響應於時鐘信號CK1為邏輯高，反相器I5使得時鐘信號CK2轉換為邏輯低。響應於時鐘信號CK2為邏輯低，反相器I6使得時鐘信號CKP_WL從邏輯低轉換為邏輯高。
在時間T6處，時鐘信號CKP_WL為邏輯高。
在時間T7處，響應於時鐘信號CKP_WL從邏輯低轉換為邏輯高，跟蹤字線信號TRKWL從邏輯低轉換為邏輯高。例如，響應於時鐘信號CKP_WL從邏輯低轉換為邏輯高，反相器I1使得時鐘信號CKP_WLB從邏輯高轉換為邏輯低。響應於時鐘信號CKP_WLB從邏輯高轉換為邏輯低，反相器I2使得跟蹤字線信號TRKWL從邏輯低轉換為邏輯高。
在時間T8處，跟蹤字線信號TRKWL為邏輯高。
在時間T8，響應於跟蹤字線信號TRKWL從邏輯低轉換為邏輯高，跟蹤位元線信號TRKBL從邏輯高轉換為邏輯低。例如，響應於跟蹤字線信號TRKWL從邏輯低轉換為邏輯高，PMOS電晶體P1被關斷，從而將電壓源VDDM與跟蹤位元線TBL解耦。在一些實施例中，響應於跟蹤字線信號TRKWL從邏輯低轉換為邏輯高，NMOS 電晶體N3和N4導通，從而將NMOS電晶體N3和N4中的每一者的汲極/源極耦合到跟蹤位線TBL。在一些實施例中，通過將NMOS電晶體N3和N4中的每一者的汲極/源極耦合到跟蹤位線TBL，NMOS電晶體N3和N4被配置為將跟蹤位元線信號TRKBL拉向NMOS電晶體N3和N4中的每一者的汲極/源極的電壓(例如，邏輯0)，該電壓為邏輯低。在這些實施例中，NMOS電晶體N3和N4被關斷。
在時間T9處，響應於跟蹤位元線信號TRKBL從邏輯高轉換為邏輯低，信號TRKBL1B從邏輯低轉換為邏輯高。
在一些實施例中，時間T9處的跟蹤位元線信號TRKBL足夠低，從而使得NMOS電晶體N5開始關斷，而PMOS電晶體P2和P4開始導通。在一些實施例中，回應於NMOS電晶體N5開始關斷而PMOS電晶體P2和P4開始導通，PMOS電晶體P2和P4開始將節點N2-1拉向第一電源電壓VDD，從而使得信號TRKBL1B從邏輯低轉換為邏輯高並且關斷PMOS電晶體P3。
在時間T10處，信號TRKBL1B為邏輯高。
在時間T11處，跟蹤位元線信號TRKBL為邏輯低。
在時間T11處，響應於信號TRKBL1B從邏輯低轉換為邏輯高，信號RSC從邏輯低轉換為邏輯高。在一些實施例中，信號RSC從信號TRKBL1B延遲。
在時間T12處，響應於信號RSC從邏輯低轉換為邏輯高，時鐘信號CKPB從邏輯低轉換為邏輯高。在一些實施例中，時鐘生成電路222被從邏輯低轉換為邏輯高的信號RSC重定，從而導致時鐘生成電路222使得時鐘信號CKPB從邏輯低轉換為邏輯高。
在時間T13處，信號RSC為邏輯高。
在時間T13處，響應於信號RSC從邏輯低轉換為邏輯高，時鐘信號CKPB從邏輯低轉換為邏輯高。
在一些實施例中，響應於時鐘信號CKPB從邏輯低轉換為邏輯高，WL自我調整延遲電路230使得時鐘信號CKPBD在時間T19處從邏輯低轉換為邏輯高。在一些實施例中，因為WL自我調整延遲電路230被啟用，所以時鐘信號CKPBD從邏輯低到邏輯高的轉換發生在時間T19處(如下所述)，時間T19是時間T13的延遲。在一些實施例中，如果WL自我調整延遲電路230被禁用，則時鐘信號CKPBD從邏輯低到邏輯高的轉換將發生在時間T13附近。
在一些實施例中，響應於時鐘信號CKPB從邏輯低轉換為邏輯高，NOR邏輯閘NOR1使得時鐘信號CK1從邏輯高轉換為邏輯低，這導致反相器I5使得時鐘信號CK2從邏輯低轉換為邏輯高，從而引起反相器I6使得時鐘信號CKP_WL在時間T15處從邏輯高轉換為邏輯低(如下所述)。
在時間T14處，時鐘信號CKPB為邏輯高。
在時間T15處，響應於時鐘信號CKPB從邏輯低轉換為邏輯高，時鐘信號CKP_WL從邏輯高轉換為邏輯低。
在時間T16處，時鐘信號CKP_WL為邏輯低。
在時間T16a處，響應於時鐘信號CKP_WL從邏輯高轉換為邏輯低，跟蹤字線信號TRKWL從邏輯高轉換為邏輯低。例如，響應於時鐘信號CKP_WL從邏輯高轉換為邏輯低，反相器I1使得時鐘信號CKP_WLB從邏輯低轉換為邏輯高。響應於時鐘信號CKP_WLB從邏輯低轉換為邏輯高，反相器I2使得跟蹤字線信號TRKWL從邏輯高轉換為邏輯低。
在時間T17處，跟蹤字線信號TRKWL為邏輯低。
在時間T17處，響應於跟蹤字線信號TRKWL從邏輯高轉換為邏輯低，跟蹤位元線信號TRKBL從邏輯低轉換為邏輯高。例如，響應於跟蹤字線信號TRKWL從邏輯高轉換為邏輯低，PMOS電晶體P1導通，從而將PMOS電晶體P1耦合到電壓源VDDM。在一些實施例中，響應於跟蹤字線信號TRKWL從邏輯高轉換為邏輯低，NMOS電晶體N3和N4被關斷，從而將NMOS電晶體N3和N4中的每一者的汲極/源極與跟蹤位線TBL解耦。
在時間T18處，跟蹤位元線信號TRKBL為邏輯高。
在時間T19處，時鐘信號CKPBD從邏輯低轉換 為邏輯高。時鐘信號CKPB從邏輯低轉換為邏輯高，由於WL自我調整延遲電路230被啟用，WL自我調整延遲電路230使得時鐘信號CKPBD從邏輯低轉換為邏輯高。
在時間T20處，時鐘信號CKPBD為邏輯高。
在時間T21處，響應於跟蹤位元線信號TRKBL從邏輯低轉換為邏輯高，信號TRKBL1B從邏輯高轉換為邏輯低。
例如，響應於跟蹤位元線信號TRKBL從邏輯低轉換為邏輯高，NMOS電晶體N5導通，PMOS電晶體P2和P4關斷。在一些實施例中，回應於NMOS電晶體N5導通而PMOS電晶體P2和P4關斷，NMOS電晶體N5將節點N2-1拉向參考電源電壓VSS，從而使得信號TRKBL1B從邏輯高轉換為邏輯低並且導通PMOS電晶體P3。
在時間T22處，信號TRKBL1B為邏輯低。
在時間T23處，響應於信號TRKBL1B從邏輯高轉換為邏輯低，信號RSC從邏輯高轉換為邏輯低。
在時間T24處，信號RSC為邏輯低。
在時間T24之後，至少圖2的記憶體電路200中的記憶體單元陣列206b的單個列中的至少一個記憶體單元的下一讀取操作或寫入操作發生。
在一些實施例中，在時間T24之後，波形300被重複且因此類似於時間T0，並且因此省略類似的詳細描述。
在一些實施例中，時序圖300至少使得記憶體電路200或400實現本文所述的一個或多個益處。
在一些實施例中，雖然時序圖300是關於記憶體電路200而被描述的，但是時序圖300也以類似的方式適用於記憶體電路400，並且為了簡潔起見而不對其進行描述。
時序圖300的其他配置在本公開的範圍內。
控制電路的說明如下。
圖4是根據一些實施例的控制電路400的電路圖。
控制電路400是圖2的控制電路202的變體，並且因此省略了類似的詳細描述。例如，控制電路400示出了非限制性示例，其中電路402代替了圖2的控制電路202的電路201(例如，NOR邏輯閘NOR1和反相器I5)，並且因此省略了類似的詳細描述。
控制電路400包括電路402、反相器I1、反相器I2、PMOS電晶體P2、PMOS電晶體P3、PMOS電晶體P4、NMOS電晶體N5、延遲鏈電路220、時鐘生成電路222、反相器I3、反相器I4、WL自我調整延遲電路230、反相器I6、NAND邏輯閘NAND1和反相器I7。
相較於圖2的控制電路202，圖4的電路402代替了圖2的電路201，並且因此省略了類似的詳細描述。在一些實施例中，電路402在功能上等效於圖2的電路201的NOR邏輯閘NOR1和反相器I5。
電路402包括反相器I8、反相器I9和NAND邏輯閘NAND2。
反相器I8被配置為回應於時鐘信號CKPB而生成時鐘信號CKPB1。在一些實施例中，時鐘信號CKPB1與時鐘信號CKPB反相。反相器I8的輸入端被配置為接收時鐘信號CKPB。反相器I8的輸入端耦合到時鐘生成電路222的輸出端。反相器I8的輸出端被配置為輸出時鐘信號CKPB1。反相器I8的輸出端耦合到NAND邏輯閘NAND2的第一輸入端。
反相器I9被配置為回應於時鐘信號CKPBD而生成時鐘信號CKPBD1。在一些實施例中，時鐘信號CKPBD1與時鐘信號CKPBD反相。反相器I9的輸入端被配置為接收時鐘信號CKPBD。反相器I9的輸入端耦合到WL自我調整延遲電路230的輸出端。反相器I9的輸出端被配置為輸出時鐘信號CKPBD1。反相器I9的輸出端耦合到NAND邏輯閘NAND2的第二輸入端。
NAND邏輯閘NAND2的第一輸入端被配置為接收時鐘信號CKPB1。NAND邏輯閘NAND2的第一輸入端耦合到反相器I8的輸出端。
NAND邏輯閘NAND2的第二輸入端被配置為接收時鐘信號CKPBD1。NAND邏輯閘NAND2的第二輸入端耦合到反相器I9的輸出端。
NAND邏輯閘NAND2的輸出端被配置為輸出時鐘信號CK2a。在一些實施例中，時鐘信號CK2a是圖2 的時鐘信號CK2。NAND邏輯閘NAND2被配置為基於時鐘信號CKPB1和時鐘信號CKPBD1而生成時鐘信號CK2a。NAND邏輯閘NAND2的輸出端耦合到反相器I6的輸入端。
在一些實施例中，控制電路400進行操作以實現本文所述的一個或多個益處。
控制電路400的其他配置在本公開的範圍內。在一些實施例中，控制電路400的操作與控制電路202的操作相同，並且因此圖3的時序圖300也適用於控制電路400，並且為了簡潔起見而不對其進行描述。
電路的說明如下。
圖5是根據一些實施例的電路500的電路圖。
電路500是圖2和圖4的WL自我調整延遲電路230的實施例，並且因此省略了類似的詳細描述。圖7的電路700(如下所述)、圖8的電路800(如下所述)和圖9的電路900(如下所述)是圖2和圖4的WL自我調整延遲電路230的實施例，並且因此省略了類似的詳細描述。
電路500包括NAND邏輯閘NAND3。
NAND邏輯閘NAND3耦合到時鐘生成電路222。NAND邏輯閘NAND3耦合到具有電源電壓VDD的第一電壓源。
NAND邏輯閘NAND3的第一輸入端被配置為接收時鐘信號CKPB。NAND邏輯閘NAND3的第一輸入 端耦合到時鐘生成電路222的輸出端。
NAND邏輯閘NAND3的第二輸入端被配置為接收使能信號DWL_EN。NAND邏輯閘NAND3的第二輸入端耦合到使能信號DWL_EN的源(未示出)。
NAND邏輯閘NAND3的輸出端被配置為輸出時鐘信號CKP1。NAND邏輯閘NAND3被配置為基於時鐘信號CKPB和使能信號DWL_EN而生成時鐘信號CKP1信號。NAND邏輯閘NAND3的輸出端、PMOS電晶體MP0的閘極和NMOS電晶體MN0的閘極中的每一者耦合在一起。在一些實施例中，NAND邏輯閘NAND3被類似於NOR邏輯閘NOR1的NOR邏輯閘代替，並且省略了類似的詳細描述。
電路500還包括PMOS電晶體MP0、PMOS電晶體MP1、PMOS電晶體MP2、NMOS電晶體MN0、NMOS電晶體MN1和NMOS電晶體MN2。PMOS電晶體MP0、PMOS電晶體MP1、PMOS電晶體MP2、NMOS電晶體MN0、NMOS電晶體MN1和NMOS電晶體MN2是電路502的部分。在一些實施例中，電路502是延遲電路。
PMOS電晶體MP0和NMOS電晶體MN0被配置作為反相器(未標記)，並且被配置為回應於時鐘信號CKP1而生成時鐘信號CKPB1。在一些實施例中，時鐘信號CKPB1與時鐘信號CKP1反相。
PMOS電晶體MP0的源極耦合到具有電源電壓 VDD的第一電壓源。NMOS電晶體MN0的源極耦合到參考電壓源VSS。
PMOS電晶體MP0的閘極和NMOS電晶體MN0的閘極中的每一者耦合在一起且被配置為從NAND邏輯閘NAND3的輸出端接收時鐘信號CKP1。
PMOS電晶體MP0的汲極、NMOS電晶體MN0的汲極、NMOS電晶體MN1的源極、PMOS電晶體MP2的閘極和NMOS電晶體MN2的閘極中的每一者耦合在一起。
PMOS電晶體MP1的源極耦合到具有電源電壓VDD的第一電壓源。
PMOS電晶體MP1的閘極、PMOS電晶體MP2的汲極、NMOS電晶體MN2的汲極和延遲鏈電路504的反相器I10a的輸入端中的每一者耦合在一起。PMOS電晶體MP1的閘極被配置為從PMOS電晶體MP2的汲極和NMOS電晶體MN2的汲極接收時鐘信號CKP2。
PMOS電晶體MP1的汲極和NMOS電晶體MN1的汲極耦合在一起。
NMOS電晶體MN1的閘極耦合到具有電源電壓VDDM的第二電壓源。NMOS電晶體MN1的閘極被配置為從第二電壓源接收電源電壓VDDM。
在一些實施例中，PMOS電晶體MP0或NMOS電晶體MN0中的至少一者被配置為回應於時鐘信號CKP1而調節或設定時鐘信號CKPB1。
在一些實施例中，PMOS電晶體MP1或NMOS電晶體MN1中的至少一者被配置為至少回應於時鐘信號CKP2而調節或設定時鐘信號CKPB1。
在一些實施例中，NMOS電晶體MN1被配置為延遲時鐘信號CKPB1從邏輯高到邏輯低的轉換(在圖6中示出-參見曲線602a、602b、602c或602d)，從而延遲時鐘信號CKP2從邏輯低到邏輯高的轉換(在圖6中示出-曲線604a、604b、604c或604d)。
在一些實施例中，電壓源VDDM的第二電壓與電壓源VDD的第一電壓之間的差或差距使得NMOS電晶體MN1導通，從而導致時鐘信號CKP2的轉換的延遲，從而進一步導致時鐘信號CKPBD的轉換的延遲。下面在圖6中討論NMOS電晶體MN2的操作的其他細節。
PMOS電晶體MP2和NMOS電晶體MN2被配置作為反相器(未標記)，並且被配置為回應於時鐘信號CKPB1而生成時鐘信號CKP2。在一些實施例中，時鐘信號CKP2與時鐘信號CKPB1反相。
PMOS電晶體MP2的源極耦合到具有電源電壓VDD的第一電壓源。NMOS電晶體MN2的源極耦合到參考電壓源VSS。
PMOS電晶體MP2的閘極和NMOS電晶體MN2的閘極中的每一者耦合在一起且被配置為接收時鐘信號CKPB1。
PMOS電晶體MP2的汲極和NMOS電晶體MN2 的汲極中的每一者耦合在一起且被配置為輸出時鐘信號CKP2。時鐘信號CKP2被發送到PMOS電晶體MP1的閘極，作為回饋環路的一部分。
電路500還包括延遲鏈電路504。
延遲鏈電路504被配置為響應於時鐘信號CKP2而生成時鐘信號CKPBD。在一些實施例中，時鐘信號CKPBD是時鐘信號CKP2的經延遲且經反相的版本。延遲鏈電路504耦合到具有電源電壓VDD的第一電壓源。
延遲鏈電路504具有N個級(統稱為“一組級”(未標記))，其中N是與延遲鏈電路504中的級和反相器I10a、I10b、……、I10N的數量相對應的整數。該一組級中的每個級被配置為生成相對應的時鐘信號CKPBDa、CKPBDb、……、CKPBDN。在一些實施例中，時鐘信號CKPBDN是時鐘信號CKPBD。該一組級(未標記)的級N的數量為奇數。時鐘信號CKPBDa、CKPBDb、……、CKPBDN的數量為奇數，並且等於整數N。其他數量的級N或時鐘信號CKPBDa、CKPBDb、……、CKPBDN在本公開的範圍內。
延遲鏈電路504包括串聯耦合在一起的N個反相器I10a、I10b、……、I10N(統稱為“一組反相器I10”)。該一組反相器I10耦合到具有電源電壓VDD的第一電壓源。
在一些實施例中，該一組反相器I10中的每個反相器與該一組級(未標記)中的級N相對應。該一組反相 器I10的反相器的數量為奇數。該一組反相器I10的每個反相器被配置為生成相對應的時鐘信號CKPBDa、CKPBDb、……、CKPBDN。在一些實施例中，該一組反相器I10的第N個反相器被配置為生成相對應的時鐘信號，即時鐘信號CKPBD。
該一組反相器中的每個反相器I10a，I10b、……、I10N被配置為將在相對應的輸入端上接收到的時鐘信號(例如，CKP2、CKPBDa、……、CKPBDN-1)反相，從而生成經反相的時鐘信號(例如，CKPBDa、CKPBDb、……、CKPBDN)，並且在相對應的輸出端上輸出經反相的時鐘信號(例如，CKPBDa、CKPBDb、……、CKPBDN)。
反相器I10a的輸入端被配置為接收時鐘信號CKP2。反相器I10a的輸出端耦合到反相器I10b的輸入端。反相器I10b的輸出端耦合到反相器I10N-1的輸入端。反相器I10N-1的輸出端耦合到反相器I10N的輸入端。
電路502、延遲鏈電路504或電路500中的至少一者中的其他配置、其他類型的電路元件或其他數量的電路元件在本公開的範圍內。
在一些實施例中，電路500進行操作以實現本文所述的一個或多個益處。
電路500的其他配置在本公開的範圍內。
波形的說明如下。
圖6是根據一些實施例的電路(例如圖5中的電路500、圖7中的電路700、圖8中的電路800或圖9中的電路900)的波形的時序圖600。
在一些實施例中，圖6是根據一些實施例的至少WL自我調整延遲電路230的時序圖600。在一些實施例中，圖6是根據一些實施例的至少記憶體電路100的時序圖600。
在一些實施例中，對至少圖2的記憶體電路200中的記憶體單元陣列206b的單個列中的至少一個記憶體單元施加一個或多個讀取操作或寫入操作，並且時序圖600對應於至少圖2的記憶體電路200中的記憶體單元陣列206b的單個列中的至少一個記憶體單元的一個或多個讀取操作或寫入操作期間的波形。
在一些實施例中，對記憶體分區102A、102B、102C或102D中的至少一個記憶體分區施加至少圖1的記憶體電路100中的記憶體組的一個或多個讀取操作或寫入操作，並且時序圖600對應於記憶體分區102A、102B、102C或102D中的至少一個記憶體分區的讀取操作或寫入操作期間的波形。
時序圖300包括時鐘信號CKP1、時鐘信號CKPB1和時鐘信號CKP2的波形。
時序圖600包括時鐘信號CKPB1的曲線602a、602b、602c和602d，以及時鐘信號CKP2的曲線604a、604b、604c和604d。
在一些實施例中，曲線602a表示當第二電源電壓的電源電壓VDDM等於電壓V1時的時鐘信號CKPB1，曲線602b表示當第二電源電壓的電源電壓VDDM等於電壓V2時的時鐘信號CKPB1，曲線602c表示當第二電源電壓的電源電壓VDDM等於電壓V3時的時鐘信號CKPB1，以及曲線602d表示當第二電源電壓的電源電壓VDDM等於電壓V4時的時鐘信號CKPB1。
在一些實施例中，電壓V4大於電壓V3，電壓V3大於電壓V2，並且電壓V2大於電壓V1。
在一些實施例中，曲線604a表示當第二電源電壓的電源電壓VDDM等於電壓V1時的時鐘信號CKP2，曲線604b表示當第二電源電壓的電源電壓VDDM等於電壓V2時的時鐘信號CKP2，曲線604c表示當第二電源電壓的電源電壓VDDM等於電壓V3時的時鐘信號CKP2，以及曲線604d表示當第二電源電壓的電源電壓VDDM等於電壓V4時的時鐘信號CKP2。
在時間T1之前，時鐘信號CKP1為邏輯低，時鐘信號CKPB1(曲線602a、602b、602c和602d)為邏輯高，並且時鐘信號CKP2(604a、604b、604c和604d)為邏輯低。例如，在時間T1之前，時鐘信號CKP1為邏輯低，導致PMOS電晶體MP0導通並將節點ND5-1拉向電壓源VDD的第一電壓，從而保持曲線602a、602b、602c和602d為邏輯高。在時間T1之前，回應於曲線602a、602b、602c和602d為邏輯高，NMOS電晶體 MN2導通且曲線604a、604b、604c和604d為邏輯低。響應於曲線604a、604b、604c和604d為邏輯低，PMOS電晶體MP1導通，從而將NMOS電晶體MN1的汲極耦合到電壓源VDD。在一些實施例中，在時間T1之前，由於PMOS電晶體MP0導通，從而將節點N5-1的電壓設定為電源電壓VDD的第一電壓，並且由於電源電壓VDDM的第二電壓(V1、V2、V3、V4)大於電源電壓VDD的第一電壓，於是NMOS電晶體MN1的VGS大於NMOS電晶體MN1的閾值電壓，並且因此NMOS電晶體MN1稍微導通。
在一些實施例中，在時間T1之前，時鐘信號CKPB為邏輯高(如在圖3中得時間T0處所示)，時鐘信號CKP1為邏輯低並且使能信號DWL_EN為邏輯高。在一些實施例中，電路500通過使能信號DWL_EN為邏輯高而被啟用。在一些實施例中，在時間T1之後，使能信號DWL_EN為邏輯高，從而使得電路500被啟用。在一些實施例中，在時間T1之前，使能信號DWL_EN為邏輯低，從而使得電路500被禁用。
在一些實施例中，在時間T1處，時鐘信號CKP1為邏輯低並且使能信號DWL_EN轉換為邏輯高，從而啟用電路500。
在時間T1處，時鐘信號CKP1從邏輯低轉換為邏輯高。在一些實施例中，在時間T1處，回應於如在圖3中的時間T1處所示的時鐘信號CKPB從邏輯高到邏輯低 的轉換，時鐘信號CKP1從邏輯低轉換為邏輯高。
在時間T2a，至少響應於時鐘信號CKP1從邏輯低到邏輯高的轉換，NMOS電晶體MN0開始導通，而PMOS電晶體MP0開始關斷。當NMOS電晶體MN0開始導通時，NMOS電晶體MN0試圖將節點N5-1拉向參考電源電壓VSS，從而使得曲線602a、602b、602c和602d開始從邏輯高轉換為邏輯低。
在時間T2b處，時鐘信號CKP為邏輯高。在時間T2b處，曲線602a、602b、602c和602d在邏輯高和邏輯低之間。
在一些實施例中，在時間T2b處，因為電壓源VDDM的第二電壓(V1、V2、V3、V4)大於電壓源VDD的第一電壓，並且曲線602a、602b、602c和602d在邏輯高和邏輯低之間，於是NMOS電晶體MN1的VGS增加，並且甚至大於NMOS電晶體MN1的閾值電壓，並且因此使得NMOS電晶體MN1比在時間T2b之前導通更多。在一些實施例中，在時間T2b處，即使NMOS電晶體MN0導通，NMOS電晶體MN0也不能完全將節點N5-1拉向參考電源電壓VSS，因為NMOS電晶體MN1也導通，並且正將節點N5-1拉向第一電源電壓VDD。因此，NMOS電晶體MN1延遲時鐘信號CKPB1從邏輯高到邏輯低的轉換(例如，曲線602a、602b、602c或602d)，從而延遲時鐘信號CKP2從邏輯低到邏輯高的轉換(例如，曲線604a、604b、604c或604d)。換句話說，電壓源 VDDM的第二電壓(V1、V2、V3、V4)和電壓源VDD的第一電壓之間的差或差距導致NMOS電晶體MN1導通，從而延遲時鐘信號CKP2的轉換(例如，曲線604a、604b、604c或604d)，從而引起時鐘信號CKPBD的轉換的延遲。
在時間T2c處，曲線602a足夠低，從而使得曲線604a開始從邏輯低轉換到邏輯高。例如，在時間T2c處，曲線602a足夠低，從而使得NMOS電晶體MN2開始關斷，而PMOS電晶體MP2開始導通。回應於NMOS電晶體MN2開始關斷而PMOS電晶體MP2開始導通，PMOS電晶體MP2開始將節點N5-2拉向第一電源電壓VDD，從而使得曲線604a開始從邏輯低轉換為邏輯高。
在時間T2c處，響應於曲線604a開始從邏輯低轉換為邏輯高，使得PMOS電晶體MP1開始關斷，因此使得NMOS電晶體的汲極與第一電壓源解耦。在一些實施例中，通過將NMOS電晶體的汲極與第一電壓源解耦並且由於NMOS電晶體MN0導通，NMOS電晶體MN0不再與NMOS電晶體MN1競爭，並且NMOS電晶體MN0能夠使得曲線602a進一步轉換為邏輯低。
在時間T3處，曲線602a為邏輯低，而曲線604a幾乎為邏輯高。
在時間T3處，曲線602b足夠低，從而使得曲線604b開始從邏輯低轉換為邏輯高。在時間T3處，針對曲線602b和曲線604b，電路502的操作與在時間T2c處 的相對應的曲線602a和曲線604a相同，並且因此省略類似的詳細描述。
在時間T4處，曲線602b為邏輯低，而曲線604a和604b為邏輯高。
在時間T5處，曲線602c足夠低，從而使得曲線604c開始從邏輯低轉換為邏輯高。在時間T5處，針對曲線602c和曲線604c，電路502的操作與在時間T2c處的相對應的曲線602a和曲線604a相同，因此省略類似的詳細描述。
在時間T6處，曲線602d足夠低，從而使得曲線604d開始從邏輯低轉換為邏輯高。在時間T6處，針對曲線602d和曲線604d，電路502的操作與在時間T2c處的相對應的曲線602a和曲線604a相同，並且因此省略類似的詳細描述。
在時間T7處，曲線602c和曲線602d為邏輯低，曲線604c為邏輯高，並且曲線604a接近邏輯高。
在時間T8處，曲線604a為邏輯高。
如圖6所示，曲線602b相對於曲線602a而被延遲，曲線602c相對於曲線602b而被延遲，並且602d相對於曲線602c而被延遲。在一些實施例中，曲線602b、602c或602d中相對於曲線602a的延遲量可以至少由NMOS電晶體MN1通過相對應的電壓V2、V3或V4來調節。
如圖6所示，曲線604b相對於曲線604a而被延 遲，曲線604c相對於曲線604b而被延遲，並且604d相對於曲線604c而被延遲。在一些實施例中，曲線604b、604c或604d中相對於曲線604a的延遲量可以至少由NMOS電晶體MN1通過相對應的電壓V2、V3或V4來調節。
電壓源VDDM的第二電壓(V1、V2、V3、V4)和電壓源VDD的第一電壓之間的差或差距導致時鐘信號CKPB1的轉換的延遲(例如，曲線602a、602b、602c或602d)和CKP2的轉換的延遲(例如，曲線604a、604b、604c或604d)，從而引起時鐘信號CKPBD的轉換的延遲(圖3中所示)。在一些實施例中，電壓源VDDM的第二電壓(V1、V2、V3、V4)和電壓源VDD的第一電壓之間的差或差距導致NMOS電晶體MN1導通，並且因此延遲時鐘信號CKP2的轉換(例如，曲線604a、604b、604c或604d)，從而導致時鐘信號CKPBD的轉換的延遲。
在一些實施例中，隨著電壓源VDDM的第二電壓(V1、V2、V3、V4)和電壓源VDD的第一電壓之間的差或差距增加，於是時鐘信號CKPB1從邏輯高轉換為邏輯低的延遲量(例如，曲線602a、602b、602c或602d)增加，並且時鐘信號CKP2從邏輯低轉換為邏輯高的延遲量(例如，曲線604a、604b、604c或604d)增加。
在一些實施例中，隨著電壓源VDDM的第二電壓(V1、V2、V3、V4)和電壓源VDD的第一電壓之間的 差或差距減小，時鐘信號CKPB1從邏輯高轉換為邏輯低的延遲量(例如，曲線602a、602b、602c或602d)增加，並且時鐘信號CKP2從邏輯低轉換為邏輯高的延遲量(例如，曲線604a、604b、604c或604d)減小。
在一些實施例中，電路500能夠用於雙軌功率方案中，並且通過使用電路500和波形600，字線信號WL的上升邊緣和下降邊緣至少被時鐘信號CKPBD延遲，並且因此電路500不會遭受寫入容限的降級，因為與其他方法相比，字線信號WL的脈衝寬度沒有被減小。
在一些實施例中，電路500能夠用於雙軌功率方案，並且來自雙軌功率方案的VDDM-VDD差距的增加不會引起早期讀取問題，因為電路500中的VDDM-VDD差距的增加還引起至少時鐘信號CKPBD的延遲的增加，從而與其他方法相比，引起字線信號WL相對於時鐘信號CKP_WY而被延遲。
在一些實施例中，通過操作電路500，波形600使得電路500、700、800或900中的至少一個電路實現本文所述的一個或多個益處。
在一些實施例中，雖然時序圖600是關於電路500而被描述的，但是時序圖600也可以以類似的方式適用於電路700、800或900中的一個或多個電路，並且為了簡潔起見而不對其進行描述。
時序圖600的其他配置在本公開的範圍內。
電路的說明如下。
圖7是根據一些實施例的電路700的電路圖。
電路700是圖5的電路500的變體，並且因此省略了類似的詳細描述。例如，電路700示出了非限制性示例，其中相較於圖5的電路500，電路700中包括附加延遲鏈電路702，並且因此省略了類似的詳細描述。
電路700是圖2和圖4的WL自我調整延遲電路230的實施例，並且因此省略了類似的詳細描述。
電路700包括NAND邏輯閘NAND3、延遲鏈電路702、電路502和延遲鏈電路504。
相較於圖5的電路500，圖7的延遲鏈電路702在NAND邏輯閘NAND3和電路502之間，並且因此省略了類似的詳細描述。
延遲鏈電路702被配置為響應於時鐘信號CKP1a而生成時鐘信號CKP1。在一些實施例中，時鐘信號CKP1是時鐘信號CKP1a的經延遲的版本。延遲鏈電路702耦合到具有電源電壓VDD的第一電壓源。
延遲鏈電路702具有M級(統稱為“一組級”(未標記))，其中M是與延遲鏈電路702中的級和反相器I11a，I11b、……、I11M的數量相對應的整數。該一組級中的每個級被配置為生成相對應的時鐘信號CKPD1a、CKPD1b、……、CKPD1M。在一些實施例中，時鐘信號CKPD1M是時鐘信號CKP1。該一組級(未標記)的級M的數量為偶數。時鐘信號CKPD1a、CKPD1b、……、CKPD1M的數量為偶數，並且等於整數M。其他數量的 級M或時鐘信號CKPD1a、CKPD1b、……、CKPD1M在本公開的範圍內。
延遲鏈電路702包括串聯耦合在一起的M個反相器I11a、I11b、……、I11M(統稱為“一組反相器I11”)。該一組反相器I11耦合到具有電源電壓VDD的第一電壓源。
在一些實施例中，該一組反相器I11中的每個反相器與該一組級(未標記)中的級M相對應。該一組反相器I11的反相器的數量為偶數。該一組反相器I11的每個反相器被配置為生成相對應的時鐘信號CKPD1a、CKPD1b、……、CKPD1M。在一些實施例中，該一組反相器I11的第M個反相器被配置為生成相對應的時鐘信號CKPD1M，即時鐘信號CKP1。
該一組反相器中的每個反相器I11a、I11b、……、I11M被配置為將在相對應的輸入端上接收到的時鐘信號(例如，CKP1a、CKPD1a、……、CKPD1M-1)反相，從而生成經反相的時鐘信號(例如，CKPD1a、CKPD1b、……、CKPD1M)，並且在相對應的輸出端上輸出經反相的時鐘信號(例如，CKPD1a、CKPD1b、……、CKPD1M)。
反相器I11a的輸入端耦合到NAND邏輯閘NAND3的輸出端。反相器I11a的輸入端被配置為接收時鐘信號CKP1a。在一些實施例中，圖7的時鐘信號CKP1a是圖5的時鐘信號CKP1，並且因此省略了類似的詳細描 述。反相器I11a的輸出端耦合到反相器I11b的輸入端。反相器I11b的輸出端耦合到反相器I11M-1的輸入端。反相器I11M-1的輸出端耦合到反相器I11M的輸入端。反相器I11M的輸出端耦合到PMOS電晶體MP0的閘極和NMOS電晶體MN0的閘極。
電路502、延遲鏈電路702、延遲鏈電路504或電路700中的至少一者中的其他配置、其他類型的電路元件或其他數量的電路元件在本公開的範圍內。
在一些實施例中，電路700進行操作以實現本文所述的一個或多個益處。
電路700的其他配置在本公開的範圍內。在一些實施例中，電路700的操作與電路500的操作相同，並且因此圖6的時序圖600也適用於電路700，並且為了簡潔起見而不對其進行描述。
圖8是根據一些實施例的電路800的電路圖。
電路800是圖5的電路500的變體，並且因此省略了類似的詳細描述。例如，電路800示出了非限制性示例，其中相較於圖5的電路500，電路800中包括附加電路802，並且因此省略了類似的詳細描述。
電路800是圖2和圖4的WL自我調整延遲電路230的實施例，並且因此省略了類似的詳細描述。
電路800包括NAND邏輯閘NAND3、電路502、電路802和延遲鏈電路504。
相較於圖5的電路500，圖8的電路802在電路 502和延遲鏈電路504之間，並且因此省略了類似的詳細描述。
電路802是圖5的電路502的變體，並且因此省略了類似的詳細描述。在一些實施例中，電路802的操作類似於電路502，並且因此省略了類似的詳細描述。
電路802包括PMOS電晶體MP3、PMOS電晶體MP4、PMOS電晶體MP5、NMOS電晶體MN3、NMOS電晶體MN4和NMOS電晶體MN5。PMOS電晶體MP3、PMOS電晶體MP4、PMOS電晶體MP5、NMOS電晶體MN3、NMOS電晶體MN4和NMOS電晶體MN5是電路802的部分。
相較於圖5的電路502，PMOS電晶體MP3類似於PMOS電晶體MP0，PMOS電晶體MP4類似於PMOS電晶體MP1，PMOS電晶體MP5類似於PMOS電晶體MP2，NMOS電晶體MN3類似於NMOS電晶體MN0，NMOS電晶體MN4類似於NMOS電晶體MN1，以及NMOS電晶體MN5類似於NMOS電晶體MN2，並且因此省略了類似的詳細描述。
PMOS電晶體MP3和NMOS電晶體MN3被配置作為反相器(未標記)，並且被配置為回應於時鐘信號CKP2而生成時鐘信號CKPB2。在一些實施例中，時鐘信號CKPB2與時鐘信號CKP2反相。
PMOS電晶體MP3的源極耦合到具有電源電壓VDD的第一電壓源。NMOS電晶體MN3的源極耦合到參 考電壓源VSS。
相較於圖5，PMOS電晶體MP3的閘極、NMOS電晶體MN3的閘極、PMOS電晶體MP2的閘極、NMOS電晶體MN2的閘極和PMOS電晶體MP1的閘極中的每一者耦合在一起。
PMOS電晶體MP3的閘極和NMOS電晶體MN3的閘極中的每一者被配置為從PMOS電晶體MP3和NMOS電晶體MN3接收時鐘信號CKP2。
PMOS電晶體MP3的汲極、NMOS電晶體MN3的汲極、NMOS電晶體MN4的源極、PMOS電晶體MP5的閘極和NMOS電晶體MN5的閘極中的每一者耦合在一起。
PMOS電晶體MP4的源極耦合到具有電源電壓VDD的第一電壓源。
PMOS電晶體MP4的閘極、PMOS電晶體MP5的汲極、NMOS電晶體MN5的汲極和延遲電路504的反相器I10a的輸入端中的每一者耦合在一起。PMOS電晶體MP4的閘極被配置為從PMOS電晶體MP5的汲極和NMOS電晶體MN5的汲極接收時鐘信號CKP2。
PMOS電晶體MP4的汲極和NMOS電晶體MN4的汲極耦合在一起。
NMOS電晶體MN4的閘極耦合到具有電源電壓VDDM的第二電壓源。NMOS電晶體MN4的閘極被配置為從第二電壓源接收電源電壓VDDM。
在一些實施例中，NMOS電晶體MN4的閘極被配置為從第二電壓源接收電源電壓VDDM的的效果類似於NMOS電晶體MN1被配置為從第二電壓源接收電源電壓VDDM的效果，並且因此省略了類似的詳細描述。在一些實施例中，將附加電路802添加到電路800使得電路800生成與其他方法相比具有附加的調諧延遲值的時鐘信號CKPBD。
在一些實施例中，PMOS電晶體MP4或NMOS電晶體MN4中的至少一者被配置為調節或設定時鐘信號CKPB2。
PMOS電晶體MP5和NMOS電晶體MN5被配置作為反相器(未標記)，並且被配置為回應於時鐘信號CKPB2而生成時鐘信號CKP3。在一些實施例中，時鐘信號CKP3與時鐘信號CKPB2反相。
PMOS電晶體MP5的源極耦合到具有電源電壓VDD的第一電壓源。NMOS電晶體MN5的源極耦合到參考電壓源VSS。
PMOS電晶體MP5的閘極和NMOS電晶體MN5的閘極中的每一者耦合在一起且被配置為接收時鐘信號CKPB2。
PMOS電晶體MP5的汲極和NMOS電晶體MN5的汲極中的每一者耦合在一起且被配置為向反相器I10a的輸入端輸出時鐘信號CKP3。時鐘信號CKP3被發送到PMOS電晶體MP4的閘極，作為回饋環路的一部分。
圖8的反相器I10a的輸入端被配置為接收時鐘信號CKP3。相較於圖5的反相器I10a，圖8的時鐘信號CKP3代替了圖5的反相器I10a的輸入端處的時鐘信號CKP2，並且因此省略了類似的詳細描述。因此，圖8中的延遲鏈電路504被配置為響應於時鐘信號CKP3而生成時鐘信號CKPBD。在一些實施例中，時鐘信號CKPBD是時鐘信號CKP3的經反相且經延遲的版本。
電路502、電路802、延遲鏈電路504或電路800中的至少一者中的其他配置、其他類型的電路元件或其他數量的電路元件在本公開的範圍內。
在一些實施例中，電路800進行操作以實現本文所述的一個或多個益處。
電路800的其他配置在本公開的範圍內。在一些實施例中，電路800的操作與電路500的操作相同，並且因此圖6的時序圖600也適用於電路800，並且為了簡潔起見而不對其進行描述。
圖9是根據一些實施例的電路900的電路圖。
電路900是圖5的電路500的變體，並且因此省略了類似的詳細描述。例如，電路900示出了非限制性示例，其中相較於圖5的電路502，電路902包括附加的反相器(例如，反相器I12和I13)，因此省略了類似的詳細描述。在一些實施例中，將反相器(例如，反相器I12和I13)添加到電路900使得電路900生成與其他方法相比具有附加的調諧延遲值的時鐘信號CKPBD。
電路900包括NAND邏輯閘NAND3、電路902和延遲鏈電路504。
相較於圖5的電路500，電路902代替了圖5的電路502，並且因此省略了類似的詳細描述。
電路902是圖5的電路502的變體，並且因此省略了類似的詳細描述。相較於圖5的電路502，電路902還包括反相器I12和反相器I13，並且因此省略了類似的詳細描述。在一些實施例中，電路902的操作類似於電路502，並且因此省略了類似的詳細描述。
相較於圖5的電路502，在圖9中，PMOS電晶體MP1的閘極、反相器I13的輸出端和延遲電路504的反相器I10a的輸入端中的每一者耦合在一起。
相較於圖5的電路502，PMOS電晶體MP1的閘極被配置為從反相器I13的輸出端接收時鐘信號CKP2，並且因此省略了類似的詳細描述。時鐘信號CKP2被發送到PMOS電晶體MP1的閘極，作為回饋環路的一部分。
相較於圖5的電路502，在圖9中，PMOS電晶體MP2的汲極、NMOS電晶體MN2的汲極和反相器I12的輸入端中的每一者耦合在一起。
相較於圖5的電路502，在圖9中，PMOS電晶體MP2的汲極和NMOS電晶體MN2的汲極中的每一者被配置為輸出時鐘信號CKP2a。在一些實施例中，圖9的時鐘信號CKP2a是圖5的PMOS電晶體MP2的汲極和NMOS電晶體MN2的汲極處的時鐘信號CKP2，並且 因此省略了類似的詳細描述。在一些實施例中，時鐘信號CKP2a與時鐘信號CKPB1反相。
反相器I12被配置為回應於時鐘信號CKP2a而生成時鐘信號CKP2b。在一些實施例中，時鐘信號CKP2b與時鐘信號CKP2a反相。反相器I12的輸入端被配置為接收時鐘信號CKP2a。反相器I12的輸入端耦合到PMOS電晶體MP2的汲極和NMOS電晶體MN2的汲極。反相器I12的輸出端耦合到反相器I13的輸入端，並被配置為輸出時鐘信號CKP2b。
反相器I13被配置為回應於時鐘信號CKP2b而生成時鐘信號CKP2。在一些實施例中，時鐘信號CKP2與時鐘信號CKP2b反相。在一些實施例中，時鐘信號CKP2是時鐘信號CKP2a的經延遲的版本。反相器I13的輸入端耦合到反相器I12的輸出端，並被配置為接收時鐘信號CKP2b。反相器I13的輸出端耦合到反相器I10a的輸入端和PMOS電晶體MP1的閘極。反相器I13的輸出端被配置為輸出時鐘信號CKP2。
反相器I12和反相器I13中的每一者耦合到具有電源電壓VDD的第一電壓源。
相較於圖5的電路500，圖9的反相器I10a的輸入端被配置為從反相器I13的輸出端接收時鐘信號CKP2。
電路902、延遲鏈電路504或電路900中的至少一者中的其他配置、其他類型的電路元件或其他數量的電 路元件在本公開的範圍內。
在一些實施例中，電路900進行操作以實現本文所述的一個或多個益處。
電路900的其他配置在本公開的範圍內。在一些實施例中，電路900的操作與電路500的操作相同，並且因此圖6的時序圖600也適用於電路900，並且為了簡潔起見而不對其進行描述。
記憶體單元的說明如下。
圖10是根據一些實施例的圖1和圖2中可用的記憶體單元1000的電路圖。
記憶體單元1000可用作圖1的記憶體單元陣列110AR、圖1的記憶體器件112、圖2的記憶體單元MCB或圖2的記憶體單元陣列206b中的至少一者中的一個或多個記憶體單元MCB。
記憶體單元1000是六電晶體(6T)單埠(SP)SRAM記憶體單元，以用於說明。在一些實施例中，記憶體單元1000採用除六個以外的多個電晶體。其他類型的記憶體在各種實施例的範圍內。
記憶體單元1000包括兩個PMOS電晶體P10-1和P10-2，以及四個NMOS電晶體N10-1、N10-2、N10-3和N10-4。電晶體P10-1、P10-2、N10-1和N10-2形成交叉鎖存器或一對交叉耦合的反相器。例如，PMOS電晶體P10-1和NMOS電晶體N10-1形成第一反相器，而PMOS電晶體P10-2和NMOS電晶體N10-2 形成第二反相器。
PMOS電晶體P10-1和P10-2中的每一者的源極端被配置作為電壓源節點NODE_1。每個電壓源節點NODE_1耦合到第一電壓源VDDI。PMOS電晶體P10-1的汲極端與NMOS電晶體N10-1的汲極端、PMOS電晶體P10-2的閘極端、NMOS電晶體N10-2的閘極端和NMOS電晶體N10-3的源極端耦合，並被配置作為存儲節點ND。
PMOS電晶體P10-2的汲極端與NMOS電晶體N10-2的汲極端、PMOS電晶體P10-1的閘極端、NMOS電晶體N10-1的閘極端和NMOS電晶體N10-4的源極端耦合，並被配置作為存儲節點NDB。NMOS電晶體N10-1和N10-2中的每一者的源極端被配置作為具有電源參考電壓VSS的電源參考電壓節點(未標記)。NMOS電晶體N10-1和N10-2中的每一者的源極端也耦合到參考電壓源VSS。
字線WL與NMOS電晶體N10-3和N10-4中的每一者的閘極端耦合。字線WL也被稱為寫控制線，因為NMOS電晶體N10-3和N10-4被配置為由字線WL上的信號控制，以便在位線BL、BLB和相對應的節點ND、NDB之間傳輸資料。
NMOS電晶體N10-3的汲極端耦合到位線BL。NMOS電晶體N10-4的汲極端耦合到位線BLB。位元線BL和BLB被配置為記憶體單元1000的資料登錄兼輸出。 在一些實施例中，在寫入操作中，將邏輯值施加到位線BL且將相反的邏輯值施加到其他位線BLB，使得能夠將位線上的邏輯值寫入到記憶體單元1000。位線BL和BLB中的每一者被稱為資料線，因為位元線BL和BLB上傳送的資料被寫入相對應的節點ND和NDB以及被從相對應的節點ND和NDB讀取。
字線WL與圖2中的一個或多個字線WL相對應。
記憶體單元1000的其他配置在本公開的範圍內。
波形的說明如下。
圖11是根據一些實施例的記憶體電路(例如圖2中的記憶體電路200)的波形的時序圖1100。在一些實施例中，圖11是根據一些實施例的至少電路400、電路500、電路700、電路800或電路900的時序圖1100。在一些實施例中，圖11是根據一些實施例的至少記憶體電路100的時序圖1100。
在一些實施例中，對至少圖2的記憶體電路200中的記憶體單元陣列206b的單個列中的至少一個記憶體單元施加一個或多個讀取操作或寫入操作，並且時序圖1100對應於至少圖2的記憶體電路200中的記憶體單元陣列206b的單個列中的至少一個記憶體單元的一個或多個讀取操作或寫入操作期間的波形。
時序圖1100包括均衡信號BLEQB的曲線 1102a和1102b以及字線信號WL的曲線1104a和1104b。
在一些實施例中，曲線1102a表示當WL自我調整延遲電路230被禁用時與圖2的時鐘均衡信號CKP_BLEQ相對應的均衡信號BLEQB，而曲線1102b表示當WL自我調整延遲電路230被啟用時與圖2的時鐘均衡信號CKP_BLEQ相對應的均衡信號BLEQB。
如圖11所示，曲線1102b相對於曲線1102a而被延遲。在一些實施例中，曲線1102b中相對於曲線1102a的延遲量可以由WL自我調整延遲電路230或電路500、700、800或900中的至少一者調節。
在一些實施例中，曲線1104a表示當WL自我調整延遲電路230被禁用時圖2的字線信號WL；而曲線1104b表示當WL自我調整延遲電路230被啟用時圖2的字線信號WL。
如圖11所示，曲線1104b相對於曲線1104a而被延遲。在一些實施例中，曲線1104b中相對於曲線1104a的延遲量可以由WL自我調整延遲電路230或電路500、700、800或900中的至少一者調節。
在一些實施例中，雖然時序圖1100關於記憶體單元陣列206b而被描述，但是時序圖1100也以類似的方式適用於記憶體組110L或110R中的一個或多個記憶體組，並且為了簡潔起見而不對其進行描述。
時序圖1100的其他配置在本公開的範圍內。
方法的說明如下。
圖12A至圖12B是根據一些實施例的操作電路的方法1200的流程圖。
在一些實施例中，圖12A至圖12B是操作圖1的記憶體電路100、圖2的記憶體電路200或圖4的記憶體電路400或圖10的記憶體單元1000中的至少一者的方法1200的流程圖。
在一些實施例中，圖12A至圖12B是操作圖5的電路500、圖7的電路700、圖8的電路800或圖9的電路900中的至少一者的方法1200的流程圖。在一些實施例中，圖12A至圖12B是操作記憶體電路的方法1200的流程圖，並且方法1200包括圖3的時序圖300、圖6的時序圖600或圖11的時序圖1100中的至少一者的特徵，並且為了簡潔起見而省略了類似的詳細描述。
應當理解，可以在圖12A至圖12B中所描繪的方法1200之前、期間和/或之後執行附加操作，並且本文可能僅簡要地描述一些其他操作。應當理解，方法1200利用圖1的記憶體電路100、圖2的記憶體電路200、圖4的記憶體電路400、圖5的電路500、圖7的電路700、圖8的電路800、圖9的電路900或圖10的記憶體單元1000中的至少一者中的一個或多個的特徵，並且為了簡潔起見而省略了類似的詳細描述。
在一些實施例中，方法1200的其他操作次序在本公開的範圍內。方法1200包括示例性操作，但是不一定 以所示的次序執行這些操作。根據所公開的實施例的精神和範圍，可以適當地添加、替換、改變順序和/或消除操作。在一些實施例中，不執行方法1200的一個或多個操作。
在方法1200的操作1202中，回應於第一重置信號和時鐘信號而生成第一時鐘信號。
在一些實施例中，操作1202由第一時鐘電路執行。在一些實施例中，方法1200的第一時鐘電路包括時鐘生成電路222。
在一些實施例中，方法1200的第一時鐘信號包括時鐘信號CKPB。在一些實施例中，方法1200的第一重置信號包括信號RSC。在一些實施例中，方法1200的時鐘信號包括時鐘信號CLK。
在方法1200的操作1204中，回應於第一時鐘信號和使能信號而調節第一時鐘信號和第二時鐘信號之間的延遲。
在一些實施例中，操作1204由可調節延遲電路執行。在一些實施例中，方法1200的可調節延遲電路包括WL自我調整延遲電路230或電路500、700、800或900。
在一些實施例中，方法1200的第二時鐘信號包括時鐘信號CKPBD。在一些實施例中，方法1200的使能信號包括使能信號DWL_EN。
在一些實施例中，操作1204包括回應於第一時鐘信號和使能信號而生成第二時鐘信號。
在一些實施例中，操作1204包括操作1206、1208或1210中的至少一者。
在方法1200的操作1206中，回應於第一時鐘信號和使能信號而生成第一中間時鐘信號。
在一些實施例中，操作1206由第一NAND邏輯閘執行。在一些實施例中，方法1200的第一NAND邏輯閘至少包括NAND邏輯閘NAND3。
在一些實施例中，方法1200的第一中間時鐘信號包括時鐘信號CKP1或CKP1a中的至少一者。
在方法1200的操作1208中，至少回應於第一中間時鐘信號而生成第一經延遲時鐘信號。
在一些實施例中，操作1208由第一延遲電路或第二延遲電路中的至少一者執行。在一些實施例中，方法1200的第一延遲電路包括電路502或電路902中的至少一者。在一些實施例中，方法1200的第二延遲電路包括延遲鏈電路702或電路802中的至少一者。
在一些實施例中，方法1200的第一經延遲時鐘信號包括時鐘信號CKP2。
在方法1200的操作1210中，回應於第一經延遲時鐘信號而生成第二時鐘信號。
在一些實施例中，操作1210由至少一個第三延遲電路執行。在一些實施例中，方法1200的第三延遲電路包括至少一個延遲鏈電路504。在一些實施例中，第二時鐘信號相對於第一經延遲時鐘信號而被延遲和反相。
在方法1200的操作1212中，回應於第一時鐘信號和第二時鐘信號而生成第三時鐘信號。
在一些實施例中，操作1212由第一電路執行。在一些實施例中，方法1200的第一電路至少包括NOR邏輯閘NOR1和反相器I5。在一些實施例中，方法1200的第一電路至少包括NAND邏輯閘NAND2以及反相器I8和反相器I9。
在一些實施例中，方法1200的第三時鐘信號包括時鐘信號CK2或CK2a中的至少一者。
在方法1200的操作1214中，回應於第三時鐘信號而生成第四時鐘信號。
在一些實施例中，操作1214由第一反相器執行。在一些實施例中，方法1200的第一反相器至少包括反相器I6。
在一些實施例中，方法1200的第四時鐘信號包括至少一個時鐘信號CKP_WL。
在方法1200的操作1216中，回應於第四時鐘信號而生成跟蹤字線信號。
在一些實施例中，操作1216由一對反相器執行。在一些實施例中，方法1200的一對反相器至少包括反相器I1和I2。
在一些實施例中，方法1200的跟蹤字線信號包括跟蹤字線信號TRKWL。
在方法1200的操作1218中，回應於第二解碼器 信號和第四時鐘信號而生成第一解碼器信號。
在一些實施例中，操作1218由第一NAND邏輯閘執行。在一些實施例中，方法1200的第一NAND邏輯閘包括NAND邏輯閘NAND1。
在一些實施例中，方法1200的第一解碼器信號包括解碼器信號ND1。在一些實施例中，方法1200的第二解碼器信號包括解碼器信號pdec_x。
在方法1200的操作1220中，回應於第一解碼器信號而生成第三解碼器信號。
在一些實施例中，操作1220由第二反相器執行。在一些實施例中，方法1200的第二反相器包括第二反相器I7。
在一些實施例中，方法1200的第三解碼器信號包括解碼器信號DEC_X。
在方法1200的操作1222中，回應於第三解碼器信號而生成字線反(word line bar)信號WLB。
在一些實施例中，操作1222由字線後解碼器電路執行。在一些實施例中，方法1200的字線後解碼器電路包括後解碼器電路240。
在方法1200的操作1224中，回應於字線反信號而生成字線信號WL。
在一些實施例中，操作1224由第三反相器執行。在一些實施例中，方法1200的第三反相器包括NMOS電晶體N6和PMOS電晶體P6。
在方法1200的操作1226中，回應於跟蹤字線信號TRKWL而關斷上拉電晶體，並且由一組跟蹤單元回應於跟蹤字線信號TRKWL而調節跟蹤位元線信號TRKBL。
在一些實施例中，方法1200的上拉電晶體包括PMOS電晶體P1。在一些實施例中，方法1200的一組跟蹤單元包括跟蹤單元206a。
在一些實施例中，操作1226包括回應於跟蹤字線信號TRKWL而導通上拉電晶體，從而回應於跟蹤字線信號TRKWL而調節跟蹤位元線信號TRKBL，以及回應於跟蹤字線信號TRKWL而關斷一組跟蹤單元。
在方法1200的操作1228中，回應於跟蹤位元線信號而設定第一信號。
在一些實施例中，操作1228至少由第一P型電晶體或第一N型電晶體執行。在一些實施例中，第一P型電晶體包括PMOS電晶體P4、P2或P3中的至少一者。在一些實施例中，第一N型電晶體包括NMOS電晶體N5。
在一些實施例中，方法1200的第一信號包括信號TRKBL1B。
在方法1200的操作1230中，回應於第一信號而生成第一重置信號。
在一些實施例中，操作1230由延遲電路220執行。
通過操作方法1200，圖1的記憶體電路100、圖2的記憶體電路200或圖4的記憶體電路400中的至少一者操作以實現本文所述的益處。
在一些實施例中，不執行方法1200的一個或多個操作。此外，圖2、圖4至圖5和圖7至圖10中所示的具有特定摻雜劑類型(例如，N型或P型)的各種PMOS或NMOS電晶體是為了說明的目的。本公開的實施例不限於特定電晶體類型，並且圖2、圖4至圖5以及圖7至圖10中所示的PMOS或NMOS電晶體中的一個或多個PMOS或NMOS電晶體可以用不同電晶體/摻雜劑類型的相對應的電晶體替換。類似地，在以上描述中使用的各種信號的低或高邏輯值也是為了說明。當啟動和/或停用信號時，本公開的實施例不限於特定邏輯值。選擇不同的邏輯值在各種實施例的範圍內。在圖2、圖4至圖5以及圖7至圖10中選擇不同數量的反相器在各種實施例的範圍內。在圖2、圖4至圖5以及圖7至圖10中選擇不同數量的電晶體在各種實施例的範圍內。在圖2、圖4至圖5以及圖7至圖10中選擇不同數量的NAND或NOR邏輯閘在各種實施例的範圍內。
本領域的普通技術人員將容易看到，本公開的實施例中的一個或多個實施例實現了上述的一個或多個優點。在閱讀上述的說明書之後，普通技術人員將能夠實現如本文所廣泛公開的各種變化、等同物的替換和各種其他實施例。因此，此處授予的保護僅由所附請求項及其等同物中 包含的定義限定。
本說明書的一個方面涉及一種記憶體電路。該記憶體電路包括耦合到字線的字線驅動器電路，以及耦合到字線驅動器電路的控制電路。在一些實施例中，控制電路被配置為至少響應於第一時鐘信號而延遲字線信號的上升邊緣或下降邊緣。在一些實施例中，控制電路包括：第一時鐘電路，其被配置為響應於第一重置信號和時鐘信號而生成第二時鐘信號；以及可調節延遲電路，其被配置為回應於第二時鐘信號和使能信號而調節第二時鐘信號和第三時鐘信號之間的延遲。在一些實施例中，第三時鐘信號是第二時鐘信號的經延遲的版本。在一些實施例中，第二時鐘信號和第三時鐘信號之間的延遲量基於具有第一擺幅的第一電源電壓和具有第二擺幅的第二電源電壓之間的電壓差。在一些實施例中，所述可調節延遲電路包括：第一NAND邏輯閘，被配置為響應於所述第二時鐘信號和所述使能信號而生成第一中間時鐘信號，所述第一NAND邏輯閘包括：第一NAND輸入端，耦合到所述第一時鐘電路的輸出端，並且被配置為接收所述第二時鐘信號；以及第二NAND輸入端，被配置為接收所述使能信號；以及第一NAND輸出端，被配置為輸出所述第一中間時鐘信號。在一些實施例中，所述可調節延遲電路還包括：第一延遲電路，被配置為響應於所述第一中間時鐘信號而生成第一經延遲時鐘信號，所述第一經延遲時鐘信號相對於所述第一中間時鐘信號而被延遲。在一些實施例中，所述可調節延遲電路還包 括：第二延遲電路，耦合到所述第一延遲電路，並且被配置為響應於所述第一經延遲時鐘信號而生成所述第三時鐘信號；其中，所述第三時鐘信號相對於所述第一經延遲時鐘信號而被延遲和反相，並且所述第二延遲電路包括串聯耦合在一起的奇數個反相器。在一些實施例中，所述第一延遲電路包括：第一反相器，耦合到所述第一電源電壓的電壓源，並且被配置為回應於所述第一中間時鐘信號而生成第二中間時鐘信號，所述第二中間時鐘信號與所述第一中間時鐘信號反相，所述第一反相器包括：所述第一反相器的第一輸入端，耦合到所述第一NAND輸出端並且被配置為接收所述第一中間時鐘信號；以及所述第一反相器的第一輸出端，被配置為輸出所述第二中間時鐘信號。在一些實施例中，所述第一延遲電路還包括第二反相器，耦合到所述第一電源電壓的所述電壓源，並且被配置為回應於所述第二中間時鐘信號而生成所述第一經延遲時鐘信號，所述第一經延遲時鐘信號與所述第二中間時鐘信號反相，所述第二反相器包括：所述第二反相器的第一輸入端，耦合到所述第一反相器的第一輸出端，並且被配置為接收所述第二中間時鐘信號；以及所述第二反相器的第一輸出端，耦合到所述第二延遲電路，並且被配置為輸出所述第一經延遲時鐘信號。在一些實施例中，所述第一延遲電路還包括：第一N型電晶體，具有下述項：所述第一N型電晶體的閘極，耦合到所述第二電源電壓的電壓源；所述第一N型電晶體的汲極；以及所述第一N型電晶體的源極，與所 述第一反相器的第一輸出端和所述第二反相器的第一輸入端耦合。在一些實施例中，所述第一延遲電路還包括：第一P型電晶體，所述第一P型電晶體的閘極，耦合到所述第二反相器的第一輸出端且被配置為接收所述第一經延遲時鐘信號；所述第一P型電晶體的源極，耦合到所述第一電源電壓的所述電壓源；以及所述第一P型電晶體的汲極，與所述第一N型電晶體的所述汲極耦合。
本說明書的另一方面涉及一種記憶體電路。該記憶體電路包括：記憶體單元陣列，其包括一組記憶體單元和一組跟蹤單元；字線驅動器電路，其耦合到記憶體單元陣列；以及控制電路，其耦合到字線驅動器電路且被配置為至少響應於第一時鐘信號而延遲字線信號的上升邊緣或下降邊緣。在一些實施例中，控制電路包括：第一時鐘電路，其被配置為響應於第一重置信號和時鐘信號而生成第二時鐘信號；以及可調節延遲電路，其被配置為回應於第二時鐘信號和使能信號而調節第二時鐘信號和第三時鐘信號之間的延遲。在一些實施例中，第三時鐘信號是第二時鐘信號的經延遲的版本。在一些實施例中，第二時鐘信號和第三時鐘信號之間的延遲量基於具有第一擺幅的第一電源電壓和具有第二擺幅的第二電源電壓之間的電壓差。在一些實施例中，所述控制電路包括：一NOR邏輯閘，耦接可調節延遲電路和第一時鐘電路，所述第一NOR邏輯閘包括：第一NOR輸入端，耦合到所述第一時鐘電路的輸出端，並且被配置為接收所述第二時鐘信號；以及第二NOR輸入端， 耦合到所述可調節延遲電路的輸出端，被配置為接收所述第三時鐘信號；以及第一NOR輸出端，被配置為輸出一第四時鐘信號。在一些實施例中，所述控制電路更包括：第一反相器被配置為回應於所述第四時鐘信號而生成第五時鐘信號，所述第五時鐘信號與所述第四時鐘信號反相，所述第一反相器包括：所述第一反相器的第一輸入端，耦合到所述第一NOR輸出端並且被配置為接收所述第四時鐘信號；以及所述第一反相器的第一輸出端，被配置為輸出所述第五時鐘信號。在一些實施例中，所述控制電路還包括第二反相器，被配置為回應於所述第五時鐘信號而生成所述第一時鐘信號，所述第一時鐘信號與所述第五時鐘信號反相，所述第二反相器包括：所述第二反相器的第一輸入端，耦合到所述第一反相器的第一輸出端，並且被配置為接收所述第五時鐘信號；以及所述第二反相器的第一輸出端被配置為輸出所述第一時鐘信號。在一些實施例中，所述控制電路包括：一NAND邏輯閘，被配置為響應於所述第一時鐘信號和一第二解碼器信號而生成一第一解碼器信號，所述NAND邏輯閘包括：一第一NAND輸入端，耦合到所述第二反相器的輸出端，並且被配置為接收所述第一時鐘信號；第二NAND輸入端，被配置為接收所述第二解碼器信號；以及第一NAND輸出端，被配置為輸出所述第一解碼器信號。在一些實施例中，所述控制電路更包括：第三反相器被配置為回應於所述第一解碼器信號而生成第三解碼器信號，所述第一解碼器信號與所述第三解碼 器信號反相，所述第三反相器包括：所述第三反相器的第一輸入端，耦合到所述第一NAND輸出端並且被配置為接收所述第一解碼器信號；以及所述第三反相器的第一輸出端，被配置為輸出所述第三解碼器信號。在一些實施例中，所述字線驅動電路更包括：一字線後解碼器電路耦接第三反相器，用以響應第三解碼器信號產生字線反(word line bar)信號，一第四反相器耦接於字線後解碼器電路以及字線間，用以響應字線反信號產生字線信號，以及一第一P型電晶體，所述第一P型電晶體的閘極，耦合到跟蹤字線且被配置為接收跟蹤字線信號；所述第一P型電晶體的源極，耦合到所述第二電源電壓的電壓源；以及所述第一P型電晶體的汲極耦合到跟蹤位線，用以響應跟蹤字線信號設定一跟蹤位線信號。在一些實施例中，跟蹤單元組還包括第一N型電晶體，所述第一N型電晶體的閘極被配置為接收參考電壓源的參考電壓，所述第一N型電晶體的源極被配置為接收所述參考電壓源的參考電壓，所述第一N型電晶體的汲極耦合到跟蹤位線；第二N型電晶體，所述第二N型電晶體的閘極被配置為接收參考電壓源的參考電壓，所述第二N型電晶體的源極被配置為接收所述參考電壓源的參考電壓，所述第二N型電晶體的汲極耦合到跟蹤位線；第三N型電晶體，所述第三N型電晶體的閘極耦合到跟蹤字線，被配置為接收跟蹤字線信號，所述第三N型電晶體的源極被配置為接收所述參考電壓源的參考電壓，所述第三N型電晶體的汲極耦合到跟蹤位線；以及第四N型電晶 體，所述第四N型電晶體的閘極耦合到跟蹤字線，被配置為接收跟蹤字線信號，所述第四N型電晶體的源極被配置為接收所述參考電壓源的參考電壓，所述第四N型電晶體的汲極耦合到跟蹤位線。在一些實施例中，控制電路還包括第二P型電晶體，所述第二P型電晶體的閘極耦合到跟蹤位線，並被配置為接收跟蹤位線信號，所述第二P型電晶體的源極被配置為接收第一電源電壓的電壓，以及所述第二P型電晶體的汲極；第三P型電晶體，所述第三P型電晶體的閘極耦合到跟蹤位線以及所述第二P型電晶體的閘極，並配置為接收跟蹤位線信號，所述第三P型電晶體的源極耦合到所述第二P型電晶體的汲極，以及所述第三P型電晶體的汲極；一第四P型電晶體，具有所述第四P型電晶體的閘極，所述第四P型電晶體的源極耦合到所述第二P型電晶體的汲極以及所述第三P型電晶體的源極，所述第四P型電晶體的汲極耦合到參考電壓源；以及第五N型電晶體，所述第五N型電晶體的閘極耦合到述第二P型電晶體的閘極、所述第三P型電晶體的閘極以及跟蹤位線，並被配置為接收跟蹤位線信號，所述第五N型電晶體的源極耦合參考電壓源，所述第五N型電晶體的汲極耦合到所述第三P型電晶體的汲極以及所述第四P型電晶體的閘極，其中所述第三P型電晶體的汲極以及所述第五N型電晶體的汲極被配置用以設定一第一信號，以及所述第四P型電晶體的閘極被配置用以接收所述第一信號。在一些實施例中，控制電路還包括一延遲電路耦合在第一時鐘電路 以及所述第三P型電晶體的汲極以及所述第五N型電晶體的汲極間，所述延遲電路被配置用以延遲第一信號以產生第一重置信號，其中第一重置信號為第一信號經延遲的版本。
本說明書的又一方面涉及一種操作記憶體電路的方法。該方法包括由第一時鐘電路回應於第一重置信號和時鐘信號而生成第一時鐘信號。在一些實施例中，該方法還包括由可調節延遲電路回應於第一時鐘信號和使能信號而調節第一時鐘信號和第二時鐘信號之間的延遲，第二時鐘信號是第一時鐘信號的經延遲的版本，其中，第一時鐘信號和第二時鐘信號之間的延遲量基於具有第一擺幅的第一電源電壓和具有第二擺幅的第二電源電壓之間的電壓差。在一些實施例中，該方法還包括由第一電路回應於第一時鐘信號和第二時鐘信號而生成第三時鐘信號。在一些實施例中，該方法還包括由第一反相器回應於第三時鐘信號而生成第四時鐘信號，第四時鐘信號與第三時鐘信號反相。在一些實施例中，該方法還包括由一對反相器回應於第四時鐘信號而生成跟蹤字線信號。在一些實施例中，調節第一時鐘信號和第二時鐘信號之間的延遲還包括：由第一NAND邏輯閘響應於第一時鐘信號和使能信號而生成第一中間時鐘信號；由至少一第一延遲電路或一第二延遲電路響應於至少一所述第一中間時鐘信號而生成第一經延遲時鐘信號；以及由一第三延遲電路響應於第一經延遲時鐘信號產生所述第二時鐘信號，其中所述第二時鐘信號相對於 第一經延遲時鐘信號的延遲並反相。
上文概述了若干實施例的特徵，使得本領域的技術人員可以更好地理解本公開的各方面。本領域的技術人員應當理解，他們可以容易地使用本公開作為用於設計或修改用於執行相同目的和/或實現本文中所介紹的實施例的相同優點的其他過程和結構的基礎。本領域的技術人員還應當認識到，這些等同構造並不脫離本公開的精神和範圍，並且他們可以在不脫離本公開的精神和範圍的情況下進行各種改變、替代和變更。
100:記憶體電路 102A至102D:記憶體分區 100GC:全域控制電路 100BL:全域輸入輸出電路 110AR:記憶體單元陣列 110AC:字線驅動器電路 110BS:局部輸入輸出電路 110LC:局部控制電路 110U和110L:記憶體組 112:記憶體單元 114:電路

Claims (10)

  1. 一種記憶體電路，包括： 字線驅動器電路，耦合到字線；以及 控制電路，耦合到所述字線驅動器電路，並且被配置為至少響應於第一時鐘信號而延遲字線信號的上升邊緣或下降邊緣，所述控制電路包括： 第一時鐘電路，被配置為響應於第一重置信號和所述第一時鐘信號而生成第二時鐘信號；以及 可調節延遲電路，被配置為接收第一電源電壓和第二電源電壓，並且被配置為回應於所述第二時鐘信號和使能信號而調節所述第二時鐘信號和第三時鐘信號之間的延遲，所述第三時鐘信號是所述第二時鐘信號的經延遲的版本， 其中，所述第二時鐘信號和所述第三時鐘信號之間的延遲量基於所述第一電源電壓和所述第二電源電壓之間的電壓差，所述第一電源電壓具有第一擺幅，並且所述第二電源電壓具有第二擺幅， 其中所述可調節延遲電路包括： 第一NAND邏輯閘，被配置為響應於所述第二時鐘信號和所述使能信號而生成第一中間時鐘信號；以及 第一延遲電路，被配置為響應於所述第一中間時鐘信號而生成第一經延遲時鐘信號，所述第一經延遲時鐘信號相對於所述第一中間時鐘信號而被延遲。
  2. 如請求項1所述的記憶體電路，其中， 所述第一NAND邏輯閘包括： 第一NAND輸入端，耦合到所述第一時鐘電路的輸出端，並且被配置為接收所述第二時鐘信號； 第二NAND輸入端，被配置為接收所述使能信號；以及 第一NAND輸出端，被配置為輸出所述第一中間時鐘信號。
  3. 如請求項2所述的記憶體電路，其中， 所述第一延遲電路的輸入端耦接所述第一NAND輸出端。
  4. 如請求項3所述的記憶體電路，其中，所述可調節延遲電路還包括： 第二延遲電路，耦合到所述第一延遲電路，並且被配置為響應於所述第一經延遲時鐘信號而生成所述第三時鐘信號； 其中，所述第三時鐘信號相對於所述第一經延遲時鐘信號而被延遲和反相，並且所述第二延遲電路包括串聯耦合在一起的奇數個反相器。
  5. 如請求項4所述的記憶體電路，其中，所述第一延遲電路包括： 第一反相器，耦合到所述第一電源電壓的電壓源，並且被配置為回應於所述第一中間時鐘信號而生成第二中間時鐘信號，所述第二中間時鐘信號與所述第一中間時鐘信號反相，所述第一反相器包括： 所述第一反相器的第一輸入端，耦合到所述第一NAND輸出端並且被配置為接收所述第一中間時鐘信號；以及 所述第一反相器的第一輸出端，被配置為輸出所述第二中間時鐘信號。
  6. 如請求項5所述的記憶體電路，其中，所述第一延遲電路還包括： 第二反相器，耦合到所述第一電源電壓的所述電壓源，並且被配置為回應於所述第二中間時鐘信號而生成所述第一經延遲時鐘信號，所述第一經延遲時鐘信號與所述第二中間時鐘信號反相，所述第二反相器包括： 所述第二反相器的第一輸入端，耦合到所述第一反相器的第一輸出端，並且被配置為接收所述第二中間時鐘信號；以及 所述第二反相器的第一輸出端，耦合到所述第二延遲電路，並且被配置為輸出所述第一經延遲時鐘信號。
  7. 如請求項6所述的記憶體電路，其中，所述第一延遲電路還包括： 第一N型電晶體，具有下述項：所述第一N型電晶體的閘極，耦合到所述第二電源電壓的電壓源；所述第一N型電晶體的汲極；以及所述第一N型電晶體的源極，與所述第一反相器的第一輸出端和所述第二反相器的第一輸入端耦合。
  8. 如請求項7所述的記憶體電路，其中，所述第一延遲電路還包括： 第一P型電晶體，所述第一P型電晶體的閘極，耦合到所述第二反相器的第一輸出端且被配置為接收所述第一經延遲時鐘信號；所述第一P型電晶體的源極，耦合到所述第一電源電壓的所述電壓源；以及所述第一P型電晶體的汲極，與所述第一N型電晶體的所述汲極耦合。
  9. 一種記憶體電路，包括： 記憶體單元陣列，包括一組記憶體單元和一組跟蹤單元； 字線驅動器電路，耦合到所述記憶體單元陣列；以及 控制電路，耦合到所述字線驅動器電路，並且被配置為至少響應於第一時鐘信號而延遲字線信號的上升邊緣或下降邊緣，所述控制電路包括： 第一時鐘電路，被配置為響應於第一重置信號和所述第一時鐘信號而生成第二時鐘信號；以及 可調節延遲電路，被配置為接收第一電源電壓和第二電源電壓，並且被配置為回應於所述第二時鐘信號和使能信號而調節所述第二時鐘信號和第三時鐘信號之間的延遲，所述第三時鐘信號是所述第二時鐘信號的經延遲的版本， 其中，所述第二時鐘信號和所述第三時鐘信號之間的延遲量基於所述第一電源電壓和所述第二電源電壓之間的電壓差，所述第一電源電壓具有第一擺幅，並且所述第二電源電壓具有第二擺幅， 其中所述可調節延遲電路包括： 第一NAND邏輯閘，被配置為響應於所述第二時鐘信號和所述使能信號而生成第一中間時鐘信號；以及 第一延遲電路，被配置為響應於所述第一中間時鐘信號而生成第一經延遲時鐘信號，所述第一經延遲時鐘信號相對於所述第一中間時鐘信號而被延遲。
  10. 一種操作記憶體電路的方法，所述方法包括： 由第一時鐘電路響應於第一重置信號和時鐘信號而生成第一時鐘信號； 由可調節延遲電路響應於所述第一時鐘信號和使能信號而調節所述第一時鐘信號和第二時鐘信號之間的延遲，所述第二時鐘信號是所述第一時鐘信號的經延遲的版本，其中，所述第一時鐘信號和所述第二時鐘信號之間的延遲量基於具有第一擺幅的第一電源電壓和具有第二擺幅的第二電源電壓之間的電壓差； 由第一電路響應於所述第一時鐘信號和所述第二時鐘信號而生成第三時鐘信號； 由第一反相器回應於所述第三時鐘信號而生成第四時鐘信號，所述第四時鐘信號與所述第三時鐘信號反相；以及 由一對反相器回應於所述第四時鐘信號而生成跟蹤字線信號。
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