TWI838067B - 中介層佈線結構及半導體封裝裝置 - Google Patents

Abstract

一種中介層佈線結構，包含第一走線層、接點層、第二走線層及第三走線層。第一走線層用以接收供電電源。接點層耦接於晶片。第二走線層及第三走線層耦接於第一走線層及接點層之間，且分別包含複數個接地走線及至少一電源走線。該些接地走線位於至少一電源走線的兩側，以使該些接地走線將電源走線及多條訊號走線相隔離。第二走線層中的電源走線透過銜接電源走線相耦接，且第三走線層中的接地走線則透過銜接接地走線相耦接。

Description

中介層佈線結構及半導體封裝裝置

本揭示內容係關於一種半導體裝置，特別是一種中介層佈線結構及半導體封裝裝置。

近年來，隨著半導體製程的蓬勃發展，積體電路（integrated circuit，IC）的設計越來越精密且複雜。在積體電路的封裝結構中，不同的半導體晶片（die）之間會透過「中介層（interposer）」相互耦接。然而，由於中介層（interposer）內部之佈線相當密集，因此在信號傳輸上容易產生信號損耗及信號串擾（crosstalk）等問題。

本揭示內容係關於一種中介層佈線結構，包含第一走線層、接點層、第二走線層及第三走線層。第一走線層包含第一接地走線及第一電源走線。第一電源走線用以接收供電電源。接點層耦接於晶片。第二走線層耦接第一接地走線及第一電源走線，且包含複數個第二接地走線、複數個第二電源走線及至少一銜接電源走線。第二接地走線位於第二電源走線的兩側，以使第二接地走線將第二電源走線與第二走線層中的複數個訊號走線相隔離。第二電源走線透過銜接電源走線相耦接。第三走線層包含複數條第三接地走線、至少一第三電源走線、複數條銜接接地走線及複數條分支接地走線。該些第三接地走線位於第三電源走線的兩側，以使該些第三接地走線將第三電源走線及第三走線層中的訊號走線相隔離。該些第三接地走線透過該些銜接接地走線相耦接，且該些分支接地走線位於該些訊號走線之兩側。

本揭示內容還關於一種半導體封裝裝置，包含至少一晶片、封裝基板及中介層。封裝基板用以接收供電電源，且耦接於接地電位。中介層，耦接於封裝基板及晶片之間，且包含複數條訊號走線。中介層還包含第一走線層、接點層、第二走線層及第三走線層。第一走線層包含第一接地走線及第一電源走線，以耦接至封裝基板。第二走線層耦接第一走線層，且包含複數個第二接地走線、複數個第二電源走線及至少一銜接電源走線。第二接地走線位於第二電源走線的兩側，以使該些第二接地走線將第二電源走線與第二走線層中的複數個訊號走線相隔離。該些第二電源走線透過銜接電源走線相耦接。第三走線層耦接於第一走線層，且包含複數條第三接地走線、至少一第三電源走線、複數條銜接接地走線及複數條分支接地走線。該些第三接地走線位於第三電源走線的兩側，以使該些第三接地走線將第三電源走線及第三走線層中的訊號走線相隔離。該些第三接地走線透過該些銜接接地走線相耦接，且該些分支接地走線位於該些訊號走線之兩側。

以下將以圖式揭露本發明之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本發明。也就是說，在本發明部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。

於本文中，當一元件被稱為「連接」或「耦接」時，可指「電性連接」或「電性耦接」。「連接」或「耦接」亦可用以表示二或多個元件間相互搭配操作或互動。此外，雖然本文中使用「第一」、「第二」、…等用語描述不同元件，該用語僅是用以區別以相同技術用語描述的元件或操作。除非上下文清楚指明，否則該用語並非特別指稱或暗示次序或順位，亦非用以限定本發明。

第1圖所示為根據本揭示內容之部份實施例的半導體封裝裝置P10的示意圖。半導體封裝裝置P10包含至少一晶片、封裝基板P11及中介層P12(如：矽中介層silicon-interposer)。在本實施例中，半導體封裝裝置P10包含多個晶片D1~D6。

在部份實施例中，半導體封裝裝置P10的結構屬於一種高頻寬記憶體(High Bandwidth Memory，HBM)。換言之，半導體封裝裝置P10中的晶片可垂直堆疊。舉例而言，半導體封裝裝置P10中的晶片D1可為主晶片(main chip)，且晶片D2~D5係以堆疊方式設置於中介層P12上。晶片D2~D5可屬於一種靜態隨機存取記憶體(Static Random Access Memory，SRAM)。透過堆疊設置，晶片D2~D5與晶片D1間的傳輸路徑將能被縮短，而獲得更佳的傳輸效率，且具有較低的功率。

封裝基板P11用以接收供電電源，且耦接於接地電位。在一實施例中，封裝基板P11可為印刷電路板，耦接至供電電路及接地電位。

中介層P12耦接於封裝基板P11及晶片D1、D2 之間，用以饋電(即，提供供電電源)至晶片D1~D6。中介層P12設有複數條訊號走線SL、電源傳輸線PL及接地傳輸線GL。訊號走線SL用以耦接於晶片D1及晶片D2，以進行資料傳輸。電源傳輸線PL貫穿且耦合於中介層P12，以傳遞供電電源。接地傳輸線GL貫穿且耦合於中介層P12，以連接至封裝基板P11上的接地電位。

具體而言，中介層P12內的佈線結構可包含至少一個走線層及接點層M6。在一實施例中，中介層P12具有多個走線層M1~M6，其中第一走線層M1耦接於封裝基板P11，以接收並傳輸供電電源。第二走線層M2~第五走線層M5中則設有訊號走線SL，以進行資料傳輸。接點層M6為中介層P12之頂層，用以耦接至晶片D1、D2。為便於說明，在此將第二走線層M2~第五走線層M5稱為傳輸層MX。換言之，傳輸層MX設置於第一走線層M1及接點層M6之間，以透過接點層M6上的多個接點(如：uBump)將供電電源傳遞至晶片。

第2A~2D圖所示為中介層P12中不同分層的佈線(Routing)的結構設計(Mesh Design)示意圖。在部份實施例中，傳輸層MX包含第二走線層M2、第三走線層M3、第四走線層M4及第五走線層M5，然而，本揭示內容並不以此為限，傳輸層MX亦可僅具有一層走線層。

此外，在此要特別一提者，在第2A~2D圖所示之實施例中，傳輸層MX中各個走線層M2~M5的佈線結構可各不相同，且各個走線層M2～M5的佈線結構可相互替換。舉例而言，後續段落所描述的第二走線層M2及第三走線層M3的佈線結構可互相替換。相似地，走線層M2～M5的佈線結構亦可相同，例如第四走線層M3之佈線結構可被配置成與第二走線層M2或第三走線層M3相同。

請參閱第2A圖所示，第一走線層M1包含第一接地走線G1及第一電源走線P1。第一接地走線G1透過接地傳輸線GL耦接至封裝基板P11之接地電位，第一電源走線P1則透過電源傳輸線PL耦接至封裝基板P11之供電端。

第2B圖所示為第二走線層M2、第四走線層M4及第五走線層M5的佈線結構示意圖。在本實施例中，第二走線層M2、第四走線層M4及第五走線層M5的佈線結構實質上相同，故在此以第二走線層M2為例進行說明。

第二走線層M2包含至少二條第二接地走線G2A、G2B及至少一條第二電源走線（在本實施例中包含複數條第二電源走線P2A、P2B）。第二接地走線G2A、G2B位於第二電源走線P2A、P2B的兩側，以使第二接地走線G2A、G2B可將第二電源走線P2A、P2B與「位於第二走線層M2中的訊號走線S2」相隔離。

具體而言，如第2B圖所示，第二接地走線G2A、G2B及第二電源走線P2A、P2B於第二走線層M2中係朝相同方向（如第2B圖中的橫向）延伸設置，訊號走線S2則沿著另一方向（如第2B圖中的縱向）延伸設置。由於所有的第二電源走線P2A、P2B皆位於第二接地走線G2A、G2B之間，因此第二接地走線G2A、G2B即可作為隔離的屏障，將第二電源走線P2A、P2B與訊號走線S2隔離。

在第2B圖所示之佈線結構中，第二接地走線G2A、G2B與第二電源走線P2A、P2B的排列方式由上至下依序為「G2A、P2A、P2B、G2B」。透過此一「將電源走線設置於多條接地走線之間」的佈線方式，將可屏蔽（shielding）第二電源走線P2A、P2B的雜訊，以確保訊號走線S2的訊號完整性（signal integrity）。

另一方面，前述「將電源走線設置於多條接地走線之間」的佈線結構，除了能確保雜訊屏蔽外，還可縮短走線之間的迴返路徑（return path）。如第2B圖所示，由於第二接地走線G2A位於第二電源走線P2A與訊號走線S2之間，因此，訊號走線S2至第二接地走線G2A的距離會小於訊號走線S2至第二電源走線P2A間的距離。相似地，由於在本實施例中，第四走線層M4及第五走線層M5的佈線結構與第三走線層M3相同，因此，在第四走線層M4及第五走線層M5中，訊號走線至接地走線的距離同樣會小於訊號走線至電源走線間的距離。

在一實施例中，第二走線層M2還包含多條分支接地走線G2C。分支接地走線G2C的延伸方向/設置方向與訊號走線S2相同，且位於訊號走線S2的兩側。具體而言，分支接地走線G2C之一端耦接於其中一條第二接地走線G2A（或G2B），分支接地走線G2C之另一端則以輻射狀朝遠離該條第二接地走線G2A（或G2B）的方向延伸。因此，在第二走線層M2所形成的平面上，訊號走線S2的一端及兩側會分別被第二接地走線G2A（或G2B）及分支接地走線G2C所圍繞，使得訊號走線S2與第二電源走線P2A、P2B相隔離。

在部份實施例中，訊號走線S2及分支接地走線G2C係沿第一方向（如：第2B圖所示的縱向）延伸排列。第二接地走線G2A、G2B及第二電源走線P2A、P2B係沿第二方向（如：第2B圖所示的橫向）延伸排列，且第一方向及第二方向係互相垂直。

在本實施例中，第二走線層M2還包含至少一條銜接電源走線P2C。銜接電源走線P2C係耦接多條第二電源走線P2A、P2B，以確保電源可完整地被提供至每條電源傳輸線PL。

第2C圖所示為根據本揭示內容之部份實施例的第三走線層M3的佈線結構圖。第三走線層M3包含多條第三接地走線G3A、G3B及至少一條第三電源走線（本實施例中包含多條第三電源走線P3A、P3B）。第三接地走線G3A、G3B位於第三電源走線P3A、P3B的兩側，以使第三接地走線G3A、G3B可將第三電源走線P3A、P3B與「位於第三走線層M3的訊號走線S3」相隔離。

如第2C圖所示，在該實施例中，第三走線層M3同樣具有多條分支接地走線G3C。分支接地走線G3C的延伸方向/設置方向與訊號走線S3相同，且位於訊號走線S3的兩側。第三接地走線G3A(或G3B)及分支接地走線G3C各自位於每一條或多條訊號走線S3的側面，以將訊號走線S3及第三電源走線P3A、P3B相隔絕。

此外，在本實施例中，第三走線層M3還包含至少一條銜接接地走線G3D(本實施例中包含多條銜接接地走線G3D)。銜接接地走線G3D係耦接多條第三接地走線G3A、G3B。此外，銜接接地走線G3D與第三接地走線G3A、G3B可於第三走線層M3中圍繞至少一條第三電源走線，以使第三走線層M3的屏蔽效果更為完整。

在前述實施例中，第三走線層M3與其他走線層M2/M4/M5的佈線結構不同，特別是多了銜接接地走線G3D。換言之，在第二走線層M2中，多條第二接地走線G2A、G2B之間並未相互耦接，多條第二電源走線P2A、P2B之間則透過銜接電源走線P2C相耦接，以確保電源可完整地被提供至每條電源傳輸線PL。相對地，在第三走線層M3中，多條第三接地走線G3A、G3B之間透過銜接接地走線G3D相互耦接，以提昇屏蔽效果，但多條第三電源走線P3A、P3B之間於第三走線層M3中即互不耦接。

本揭示內容之佈線結構並不以第2A~2C圖所示為限。在部份實施例中，其他走線層M2/M4/M5中任一層或多層的佈線結構可改為與第三走線層M3的佈線結構相同。相似地，第三走線層M3的佈線結構亦可與其他走線層M2/M4/M5中任一層或多層的佈線結構互相替換(如：第二走線層M2與第三走線層M3的佈線結構互換）。

請參閱第1及2A～2C圖所示，在一實施例中，中介層P12中每一層的對應位置設有貫穿孔PH，以供設置多條電源傳輸線PL及多條接地傳輸線GL。因此，電源傳輸線PL貫穿並耦接中介層P12（或傳輸層MX），且亦分別耦接於各走線層M2～M5。電源傳輸線PL分別耦接於第一走線層M1的第一電源走線P1、傳輸層MX中電源走線的至少一部份（如：第二電源走線P2A/P2B、第三電源走線P3A/P3B）及接點層M6。接地傳輸線GL貫穿且耦接於傳輸層MX中的各走線層M2～M5，以分別耦接於第一走線層M1的第一接地走線G1、傳輸層MX中接地走線的至少一部份（如：第二接地走線G2A/G2B、第三接地走線G3A/G3B）及接點層M6。

第2D圖為根據本揭示內容之部份實施例的接點層M6的示意圖。接點層M6包含複數個電源接點TP、複數個接地接點TG及複數個訊號接點TS。電源接點TP用以耦接於晶片D1（或晶片D2）及電源傳輸線PL，使供電電源能透過封裝基板P11及中介層P12，被提供至晶片D1～D6。接地接點TG耦接於晶片D1～D6及接地傳輸線GL，使晶片D1～D6能透過中介層P12及封裝基板P11導通至接地電位。訊號接點TS耦接於中介層P12中的訊號走線SL，使晶片D1～D6之間可透過訊號走線SL進行資料傳輸。

請參閱第2A～2D圖所示，傳輸層MX的佈線結構並不會限制接點層M6上各接點TP、TG、TS的排列方式。換言之，在晶片設計有特殊需求，致使接點層M6上各接點TP、TG、TS需以特殊方式排列時，僅須改變電源傳輸線PL及接地傳輸線GL耦接於傳輸層MX的位置即可。以第二走線層M2為例，接地接點TG的投影區域可被設計成僅有「局部」與第二接地走線G2A、G2B的投影區域重疊，並透過貫穿孔PH的位置搭配，即可讓接地接點TG的排列方式與第二接地走線G2A、G2B不同。

舉例而言，如第2B及2D圖所示，在接點層M6上的接地接點TG需設計於同一橫排時，第二走線層M2上對應於接地傳輸線GL的貫穿孔PH會設置於同一條第二接地走線G2B，且接地傳輸線GL亦皆耦接於同一條第二接地走線G2B。在此情況下，第二接地走線G2A、G2B的區域為「兩個平行橫排」，但貫穿孔PH僅有設置在其中一橫排的第二接地走線G2B（即，投影區域僅局部重疊/局部對應）。

同理，第二走線層M2上對應於電源傳輸線PL的貫穿孔PH設置於同一條第二電源走線P2A，且電源傳輸線PL皆耦接於同一條第二電源走線P2A，使電源接點TP的投影區域僅有局部與第二電源走線P2A、P2B的投影區域重疊，據此，透過貫穿孔PH的位置搭配，即可彈性地調整電源接點TP及接地接點TG的排列方式。

請參閱第2C圖及第2D圖所示，第三走線層M3上貫穿孔PH的設置方式與第二走線層M2相同。第三接地走線G3A、G3B的區域亦為「兩個平行橫排」，但貫穿孔PH設置在其中一橫排的第三接地走線G3B上（即，投影區域僅局部重疊/局部對應）。同理，電源接點TP的投影區域可被設計成僅有局部與第三電源走線P3A、P3B的投影區域重疊。

在第2D圖中，電源接點TP及接地接點TG的排列方向係互相平行，且排列成兩個橫排，但本揭示內容並不以此為限。第3A～3D圖所示為根據本揭示內容的其他實施例的中介層P12的佈線結構示意圖。於第3A～3D圖中，與第2A～2D圖之實施例有關的相似元件係以相同的參考標號表示以便於理解，且相似元件之具體原理已於先前段落中詳細說明，若非與第3A～3D圖之元件間具有協同運作關係而必要介紹者，於此不再贅述。

如第3A～3D圖所示，除了接點層M6及貫穿孔PH，中介層P12的其餘分層的佈線結構皆與前述實施例相同。透過改變貫穿孔PH的位置，將可彈性地設計接點層M6上電源接點TP及接地接點TG的排列方式，而不受傳輸層MX中電源走線及接地走線的排列位置限制。具體而言，在第3D圖中，電源接點TP排列為兩橫排，且位於右側（以第3D圖的方向為例）。接地接點TG亦排列為兩橫排，且位於左側。因此，貫穿孔PH亦分別設置於中介層P12的左側及右側，且電源傳輸線PL、接地傳輸線GL分別的貫穿位置將位於傳輸層MX的對應兩側（即，第3B～3C圖中的左右兩側）。

請參閱第3C及3D圖所示，在第三走線層M3中，訊號走線SL及分支接地走線G3C係沿第一方向延伸排列，且第三走線層M3上對應於電源傳輸線PL及接地傳輸線GL的貫穿孔PH之間具有沿著第一方向的最短直線間距301。最短直線間距301係等於或小於接地接點TG於第一方向的寬度302（即，接點腳位的寬度）。據此，即便第三接地走線G3A、G3B及第三電源走線P3A、P3B於第三走線層M3中並非排列為同一橫排，但在接點層M6中，部份的接地接點TG及電源接點TP仍可排列於同一橫排。

第4A～4D圖所示為根據本揭示內容的其他實施例的中介層P12的佈線結構示意圖。於第4A～4D圖中，與第2A～2D圖之實施例有關的相似元件係以相同的參考標號表示以便於理解，且相似元件之具體原理已於先前段落中詳細說明，若非與第4A～4D圖之元件間具有協同運作關係而必要介紹者，於此不再贅述。

如第4A～4D圖所示，除了接點層M6及貫穿孔PH，中介層P12的其餘分層的佈線結構皆與前述實施例相同。透過改變貫穿孔PH的位置，將可彈性地設計接點層M6上電源接點TP及接地接點TG的排列方式，而不受傳輸層MX中電源走線及接地走線的排列位置限制。具體而言，在第4D圖中，電源接點TP及接地接點TG係交錯地排列，換言之，每一個或每多個電源接點TP的兩側皆為接地接點TG。因此，在中介層P12中，貫穿孔PH亦交錯地排列。從縱向（第4B～4C圖的垂直方向）來看，電源傳輸線PL位於接地傳輸線GL之間；而從橫向（第4B～4C圖的水平方向）來看，電源傳輸線PL與接地傳輸線GL係交錯地設置。

請參閱第4C及4D圖所示，在第三走線層M3中，訊號走線SL及分支接地走線G3C係沿第一方向延伸排列，第三電源走線P3A、P3B於第一方向具有分佈寬度401。分佈寬度401係大於或等於接點層M6上多個電源接點TP於第一方向的間距402。據此，即便第三接地走線G3A、G3B及第三電源走線P3A、P3B於第三走線層M3中並非沿著第一方向排列，但在接點層M6中，部份電源接點TP仍可沿著第一方向排列。

前述各實施例中的各項元件、方法步驟或技術特徵，係可相互結合，而不以本揭示內容中的文字描述順序或圖式呈現順序為限。

雖然本揭示內容已以實施方式揭露如上，然其並非用以限定本揭示內容，任何熟習此技藝者，在不脫離本揭示內容之精神和範圍內，當可作各種更動與潤飾，因此本揭示內容之保護範圍當視後附之申請專利範圍所界定者為準。

P10:半導體封裝裝置 P11:封裝基板 P12:中介層 D1-D6:晶片 M1:第一走線層 MX:傳輸層 M2-M5:走線層 M6:接點層 SL:訊號走線 S2-S3:訊號走線 PL:電源傳輸線 GL:接地傳輸線 P1:第一電源走線 P2A-P2B:第二電源走線 P2C:銜接電源走線 P3A-P3B:第三電源走線 G1:第一接地走線 G2A-G2B:第二接地走線 G2C:分支接地走線 G3C:分支接地走線 G3A-G3B:第三接地走線 G3D:銜接接地走線 PH:貫穿孔 TS:訊號接點 TP:電源接點 TG:接地接點 301:最短直線間距 302:寬度 401:分佈寬度 402:間距

第1圖為根據本揭示內容之部份實施例之半導體封裝裝置的示意圖。 第2A～2D圖為根據本揭示內容之部份實施例之中介層佈線結構的示意圖。 第3A～3D圖為根據本揭示內容之其他部份實施例之中介層佈線結構的示意圖。 第4A～4D圖為根據本揭示內容之其他部份實施例之中介層佈線結構的示意圖。

國內寄存資訊（請依寄存機構、日期、號碼順序註記） 無 國外寄存資訊（請依寄存國家、機構、日期、號碼順序註記） 無

M2/M4/M5:走線層

S2:訊號走線

PL:電源傳輸線

GL:接地傳輸線

P2A-P2B:第二電源走線

P2C:銜接電源走線

G2A-G2B:第二接地走線

G2C:分支接地走線

PH:貫穿孔

Claims (20)

1. 一種中介層佈線結構，包含： 一第一走線層，包含一第一接地走線及一第一電源走線，其中該第一電源走線用以接收一供電電源； 一接點層，耦接於一晶片； 一第二走線層，耦接該第一接地走線及該第一電源走線，且包含複數個第二接地走線、複數個第二電源走線及至少一銜接電源走線，其中該些第二接地走線位於該些第二電源走線的兩側，以使該些第二接地走線將該些第二電源走線與該第二走線層中的複數個訊號走線相隔離，且該些第二電源走線透過該至少一銜接電源走線相耦接；以及 一第三走線層，耦接該第一接地走線及該第一電源走線，且包含複數個第三接地走線、至少一第三電源走線、複數個銜接接地走線及複數個分支接地走線，其中該些第三接地走線位於該至少一第三電源走線的兩側，以使該些第三接地走線將該至少一第三電源走線及與該第三走線層中的複數個訊號走線相隔離；以及其中該些第三接地走線透過該些銜接接地走線相耦接，且該些分支接地走線位於該第三走線層中的該些訊號走線之兩側。
2. 如請求項1所述之中介層佈線結構，其中該些分支接地走線之一端耦接於該些第三接地走線的任一者，該些分支接地走線之另一端則以輻射狀朝遠離該些第三接地走線的方向延伸。
3. 如請求項1所述之中介層佈線結構，其中該些第三接地走線及該些銜接接地走線用以在該第三走線層中圍繞該至少一第三電源走線。
4. 如請求項1所述之中介層佈線結構，還包含：  複數個電源傳輸線，貫穿且耦接於該第二走線層及該第三走線層，以耦接該第一電源走線、該些第二電源走線及該至少一第三電源走線；以及 複數個接地傳輸線，貫穿且耦接於該第二走線層及該第三走線層，以耦接該第一接地走線、該些第二接地走線及該些第三接地走線。
5. 如請求項4所述之中介層佈線結構，其中該接點層包含： 複數個電源接點，用以耦接至該晶片及該些電源傳輸線；以及 複數個接地接點，用以耦接至該晶片及該些接地傳輸線，其中該些接地接點的一投影區域與該些第三接地走線的一投影區域僅有局部重疊。
6. 如請求項5所述之中介層佈線結構，其中該些電源接點及該些接地接點的排列方向係互相平行，或該些電源接點及該些接地接點係交錯地排列。
7. 如請求項5所述之中介層佈線結構，其中該些接地傳輸線皆耦接於該些第三接地走線中的同一條。
8. 如請求項5所述之中介層佈線結構，其中該第三走線層中的該些訊號走線及該些分支接地走線係沿一第一方向延伸排列，該些電源傳輸線及該些接地傳輸線係透過複數個貫穿孔耦接於該第三走線層，且該些貫穿孔於該第一方向上的一最短直線間距係等於或小於該些接地接點於該第一方向的一寬度。
9. 如請求項5所述之中介層佈線結構，其中該第三走線層中的該些訊號走線及該些分支接地走線係沿一第一方向延伸排列，且該至少一第三電源走線的數量為複數條，該些第三電源走線於該第一方向的一分佈寬度係大於或等於該些電源接點於該第一方向的一間距。
10. 如請求項1所述之中介層佈線結構，還包含一第四走線層，其中該第四走線層的佈線結構與該第二走線層或該第三走線層的佈線結構相同。
11. 一種半導體封裝裝置，包含： 至少一晶片； 一封裝基板，用以接收一供電電源，且耦接於一接地電位；以及 一中介層，耦接於該封裝基板及該至少一晶片之間，且包含： 一第一走線層，包含一第一接地走線及一第一電源走線，以耦接至該封裝基板； 一第二走線層，耦接該第一走線層，且包含複數個第二接地走線、複數個第二電源走線及至少一銜接電源走線，其中該些第二接地走線位於該些第二電源走線的兩側，以使該些第二接地走線將該些第二電源走線與該第二走線層中的複數個訊號走線相隔離，且該些第二電源走線透過該至少一銜接電源走線相耦接；以及 一第三走線層，耦接於該第一走線層，且包含複數個第三接地走線、至少一第三電源走線、複數個銜接接地走線及複數個分支接地走線，該些第三接地走線位於該至少一第三電源走線的兩側，以使該些第三接地走線將該至少一第三電源走線與該第三走線層中的複數個訊號走線相隔離；以及 其中該些第三接地走線透過該些銜接接地走線相耦接，且該些分支接地走線位於該第三走線層中的該些訊號走線之兩側。
12. 如請求項11所述之半導體封裝裝置，還包含： 複數個電源傳輸線，貫穿且耦接於該中介層，以耦接該第一電源走線、該些第二電源走線及該至少一第三電源走線；以及 複數個接地傳輸線，貫穿且耦接於該中介層，以耦接該第一接地走線、該些第二接地走線及該些第三接地走線。
13. 如請求項12所述之半導體封裝裝置，其中該中介層還包含： 複數個電源接點，用以耦接至該至少一晶片；以及 複數個接地接點，用以耦接至該至少一晶片，其中該些接地接點的一投影區域與該些第三接地走線的一投影區域僅有局部重疊。
14. 如請求項13所述之半導體封裝裝置，其中該些電源接點及該些接地接點的排列方向係互相平行，或該些電源接點及該些接地接點係交錯地排列。
15. 如請求項13所述之半導體封裝裝置，其中該些接地傳輸線皆耦接於該些第三接地走線中的同一條。
16. 如請求項13所述之半導體封裝裝置，其中該第三走線層中的該些訊號走線及該些分支接地走線係沿一第一方向延伸排列，該些電源傳輸線及該些接地傳輸線係透過複數個貫穿孔耦接於該中介層，且該些貫穿孔於該第一方向上的一最短直線間距係等於或小於該些接地接點於該第一方向的一寬度。
17. 如請求項13所述之半導體封裝裝置，其中該第三走線層中的該些訊號走線及該些分支接地走線係沿一第一方向延伸排列，且該至少一第三電源走線的數量為複數條，該些第三電源走線於該第一方向的一分佈寬度係大於或等於該些電源接點於該第一方向的一間距。
18. 如請求項11所述之半導體封裝裝置，其中該些分支接地走線之一端耦接於該些第三接地走線的任一者，該些分支接地走線之另一端則以輻射狀朝遠離該些第三接地走線的方向延伸。
19. 如請求項11所述之半導體封裝裝置，其中該些第三接地走線及該些銜接接地走線用以在該第三走線層中圍繞該至少一第三電源走線。
20. 如請求項11所述之半導體封裝裝置，還包含一第四走線層，其中該第四走線層的佈線結構與該第二走線層或該第三走線層的佈線結構相同。

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