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TWI836425B - 積體晶片結構及其形成方法 - Google Patents

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TWI836425B
TWI836425B TW111117612A TW111117612A TWI836425B TW I836425 B TWI836425 B TW I836425B TW 111117612 A TW111117612 A TW 111117612A TW 111117612 A TW111117612 A TW 111117612A TW I836425 B TWI836425 B TW I836425B
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layer
electrode
ion source
barrier
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鍾嘉文
林彥良
張耀文
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台灣積體電路製造股份有限公司
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Abstract

本揭示係關於一種積體晶片結構。積體晶片結構包括一底部電極，設置於一基體上方之一介電結構內。一頂部電極係設置於底部電極上方之介電結構內。一轉換層及一離子源層係位於底部電極與頂部電極之間。一障壁結構係位於底部電極與頂部電極之間。障壁結構包括一金屬氮化物，金屬氮化物係被配置成在一高溫製造製程中減輕金屬之熱擴散。

Description

積體晶片結構及其形成方法
本發明實施例係關於一種用於減輕導電橋接隨機存取記憶體中直接短路洩漏之擴散障壁。
許多現代電子裝置含有被配置成數位儲存數據之記憶體。電子裝置中之記憶體可為揮發性記憶體或非揮發性記憶體。揮發性記憶體當其通電時儲存數據，而非揮發性記憶體在斷電時能夠儲存數據。導電橋接隨機存取記憶體(CBRAM)係為一個下一世代非揮發性記憶體技術之有希望的候選者，因為其能夠以低功耗在高速下操作，且可以藉由與現存CMOS製造製程相容的製程來製造。
本發明的一實施例係關於一種積體晶片結構，包含：一底部電極，設置於一基體上方之一介電結構內；一頂部電極，設置於該底部電極上方之該介電結構內；一轉換層，位於該底部電極與該頂部電極之間；一離子源層，設置於該底部電極與該頂部電極之間；以及一障壁結構，設置於該底部電極與 該頂部電極之間，其中該障壁結構包含一金屬氮化物，該金屬氮化物係被配置成在一高溫製造製程中減輕金屬之熱擴散。
本發明的一實施例係關於一種積體晶片結構，包含：一導電橋接隨機存取記憶體(CBRAM)裝置，設置於一基體上方，其中該導電橋接隨機存取記憶體裝置包含：一轉換層，設置於一第一電極與一第二電極之間；一離子源層，設置於該轉換層與該第二電極之間；以及一障壁結構，設置於該轉換層與該離子源層之間，其中該障壁層係被配置成減輕於該轉換層與該離子源層之間之金屬的熱擴散。
本發明的一實施例係關於一種形成積體晶片結構的方法，包含：形成一下部互連於一基體上方之一下部層間介電(ILD)結構內；形成一導電橋接隨機存取記憶體(CBRAM)堆疊於該下部層間介電結構及該下部互連上；根據一遮罩圖案化該導電橋接隨機存取記憶體堆疊以界定一導電橋接隨機存取記憶體裝置，該導電橋接隨機存取記憶體裝置包含於一第一電極與一第二電極之間之一轉換層及一離子源層，其中一障壁結構係亦設置於該第一電極與該第二電極之間；以及形成一上部互連於該導電橋接隨機存取記憶體裝置上方之一上部層間介電結構內，該上部互連耦接至該第二電極。
100:積體晶片結構
102:基體
104:介電結構
104a:(第一)下部ILD層
104b:(第二)下部ILD層
104L:下部ILD結構
104U:上部ILD結構
106:下部互連
108:導電橋接隨機存取記憶體(CBRAM)裝置
110:底部電極
112:轉換層
114:障壁結構
114a:(第一)障壁層
114b:(第二)障壁層
116:離子源層
118:頂部電極
120:上部互連結構
120a:互連孔
120b:互連導線
200:積體晶片
202:存取裝置
202a:源極區域
202b:汲極區域
202c:閘極結構
204:下部絕緣結構
204a:(第一)介電層
204b:(第二)介電層
206:底部電極孔
206a:障壁層
206b:導電核芯
208:厚度
210:第一導電細絲
212:記憶體電路
214:記憶體陣列
2161,1至216n,m:CBRAM記憶體細胞
218:控制電路
220:字元線解碼器
222:位元線解碼器
224:源極線解碼器
226:感測放大器
228:控制單元
300:剖面圖
302:第二導電細絲
304:剖面圖
400:積體晶片
402:圖表
500:積體晶片結構
600:剖面圖
602:側壁間隔物
604:平面圖
700:積體晶片
702:積體晶片
704:積體晶片
706:第一額外的障壁結構
708:積體晶片
710:第二額外的障壁結構
800:剖面圖
802:圖表
804:氮的原子百分比
806:鈦的原子百分比
808:鋁的原子百分比
810:鎢的原子百分比
812:氧的原子百分比
814:剖面圖
816:圖表
818:氮的原子百分比
820:鈦的原子百分比
822:鋁的原子百分比
900:積體晶片
902:記憶體區域
904:邏輯區域
906:硬遮罩
908:蝕刻停止層
910:電晶體裝置
912:互連/導電接點
914:互連/第一互連導線
916:互連/互連孔
918:互連/第二互連導線
1000:剖面圖
1100:剖面圖
1200:剖面圖
1202:開口
1204:導電材料/擴散障壁層
1206:導電材料/金屬層
1300:剖面圖
1302:線
1400:剖面圖
1401:CBRAM堆疊
1402:底部電極層
1404:中間轉換層
1406:中間障壁結構
1408:中間離子源層
1410:頂部電極層
1500:剖面圖
1502:遮罩
1600:剖面圖
1602:第一蝕刻劑
1700:剖面圖
1702:開口
1800:剖面圖
1802:高溫製程
1900:剖面圖
2000:方法
2002:動作
2004:動作
2006:動作
2008:動作
2010:動作
2012:動作
2014:動作
2016:動作
2018:動作
2020:動作
2022:動作
2024:動作
2026:動作
BL:位元線
N1:第一氮含量
N2:第二氮含量
SL:源極線
SADR:位址資訊
VR:重置電壓
VS:設定電壓
WL:字元線
當結合附圖閱讀時，自以下詳細描述最佳瞭解本揭露之態樣。應注意，根據業界中之標準實踐，各種構件未按比例繪製。具體言之，為了清楚論述起見，可任意增大或減小各種構件之尺寸。
圖1例示一積體晶片結構之一些實施例的剖面圖，積體晶片結構包含一導電橋接隨機存取記憶體(CBRAM)裝置，導電橋接隨機存取記憶體(CBRAM)裝置具有一障壁結構，障壁結構係被配置成減少由於高溫製造製程所引起之金屬擴散。
圖2A至圖2B例示一積體晶片結構之一些額外的實施例，積體晶片結構包含一CBRAM裝置，CBRAM裝置具有一障壁結構，障壁結構係被配置成減少金屬擴散。
圖3A至圖3B例示顯示一CBRAM裝置之操作之一些實施例的剖面圖，CBRAM裝置具有一障壁結構，障壁結構係被配置成減少金屬擴散。
圖4A至圖4B例示一積體晶片結構之一些額外的實施例，積體晶片結構包含一CBRAM裝置，CBRAM裝置具有一障壁結構，障壁結構係被配置成減少金屬擴散。
圖5至圖7D例示積體晶片結構之一些額外的實施例，積體晶片結構包含一CBRAM裝置，CBRAM裝置具有一障壁結構，障壁結構係被配置成減少金屬擴散。
圖8A至圖8B例示一積體晶片結構之一些額外的實施例，積體晶片結構包含一CBRAM裝置，CBRAM裝置具有一障壁結構，障壁結構係被配置成減少金屬擴散。
圖9例示一積體晶片結構之一些額外的實施例的剖面圖，積體晶片結構包含一邏輯區域及一嵌入式記憶體區域，嵌入式記憶體區域包括一CBRAM裝置，CBRAM裝置具有一障壁結構，障壁結構係被配置成減少金屬擴散。
圖10至圖19例示顯示形成一積體晶片結構的方法之一些實施例的剖面圖，積體晶片結構包含一CBRAM裝置，CBRAM裝置具有一障壁結構，障壁結構係被配置成減少金屬擴散。
圖20例示形成一積體晶片結構的方法之一些實施例的流程圖，積體晶片結構包含一CBRAM裝置，CBRAM裝置具有一障壁結構，障壁結構係被配置成減少金屬擴散。
本申請案主張2021年10月29日申請之美國專利申請案序號63/273,380及2022年1月18日申請之美國專利申請案序號63/300,333之優先權，該等申請案揭露之全文特此以引用的方式併入。
本揭露內容提供用於實施所提供標的物之不同特徵之許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不旨在限制。例如，在下列描述中之一第一構件形成於一第二構件上方或上可包含其中該第一構件及該第二構件經形成直接連接之實施例，且亦可包含其中額外構件可形成在該第一構件與該第二構件之間，使得該第一構件及該第二構件可不直接連接之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複出於簡化及清楚之目的，且本身不指示所論述之各項實施例及/或組態之間之一關係。
此外，為便於描述，可在本揭露中使用諸如「在…下面」、「在…下方」、「下」、「在…上方」、「上」及類似者之空間相對術語來描述一個元件或構件與另一(些)元件或構件之關係，如圖中繪示。空間相對術語旨在涵蓋除在圖中描繪之定向以外之使用或操作中之裝置之不同定向。設備可以其它方 式定向(旋轉90度或按其它定向)且本揭露中使用之空間相對描述符同樣可相應地解釋。
一導電橋接隨機存取記憶體(CBRAM)裝置典型地包含被佈置於一第一電極與一第二電極之間的一離子源層(ISL)及一轉換層(SL)。CBRAM裝置藉由在轉換層內選擇性地形成及溶解金屬化離子之一導電細絲來操作，以在電阻狀態之間轉換。當導電細絲存在於轉換層內時，CBRAM裝置具有一第一電阻，其對應於一第一數據狀態(例如邏輯的”1”)。當導電細絲不存在於轉換層內時，CBRAM裝置具有一第二電阻，其對應於一第二數據狀態(例如邏輯的”0”)。
例如，於設置操作期間，施加至第一電極及/或第二電極之一第一偏壓電壓將會導致金屬離子從離子源層漂移至轉換層，以形成延伸通過轉換層之一導電細絲並賦予CBRAM裝置一第一電阻(例如一低電阻狀態)。於重置操作期間，偏壓電壓之一極性改變且金屬離子從轉換層被驅動返回至離子源層中，從而溶解導電細絲並將CBRAM裝置從第一電阻改變至一第二電阻(例如高電阻狀態)。
於製造期間，一CBRAM裝置可暴露至高溫製程(例如接合製程、焊接製程、或類似者)。需理解到於這樣的高溫製程期間，於離子源層中的金屬(例如金屬離子及/或金屬原子)可熱擴散至轉換層中。金屬熱擴散至轉換層中可以在沒有施加一偏壓電壓橫越CBRAM裝置下導致不想要的金屬存在於轉換層內。這不想要的金屬可以導致頂部電極與底部電極之間的洩漏及/或甚至使CBRAM裝置失效(例如不想要的金屬可在轉換層內形成一不想要的導電橋接，使得於電阻狀態之間轉換是不可能的)。
本揭示係有關於一種積體晶片結構，包含一CBRAM裝置，CBRAM裝置具有一障壁結構，障壁結構係被配置成於高溫製造製程期間防止金屬熱擴散至一轉換層中(障壁結構可防止由後段製程(BEOL)之熱製程中的離子 遷移所導致之短路電流問題)。於一些實施例中，積體晶片結構可包含一底部電極及一頂部電極，設置於一基體上方之一介電結構內。一轉換層及一離子源層係位於底部電極與頂部電極之間。一障壁結構係設置於轉換層與離子源層之間。障壁結構係被配置成減輕在積體晶片結構製造期間會發生之於高溫製程期間金屬(例如金屬離子)於離子源層與轉換層之間的熱擴散。藉由於高溫製造製程期間減輕金屬的熱擴散，障壁結構能夠防止轉換層內之不想要的金屬且改善CBRAM裝置的效能及/或良率，例如，依據晶圓驗收試驗(WAT)，障壁結構可以防止及/或減少頂部電極與底部電極之間的洩漏電流。
圖1例示一積體晶片結構100之一些實施例的剖面圖，積體晶片結構100包含一導電橋接隨機存取記憶體(CBRAM)裝置，導電橋接隨機存取記憶體(CBRAM)裝置具有一障壁結構，障壁結構係被配置成減少由高溫製造製程所引起的金屬擴散。
積體晶片結構100包含一導電橋接隨機存取記憶體(CBRAM)裝置108，設置於一基體102上方之一介電結構104內。介電結構104包含複數個堆疊的層間介電(ILD)層。於一些實施例中，複數個堆疊的ILD層可包含一下部ILD結構104L及一上部ILD結構104U，下部ILD結構104L佈置於CBRAM裝置108與基體102之間，上部ILD結構104U環繞CBRAM裝置108。於一些實施例中，下部ILD結構104L包含一或多個下部ILD層，其環繞佈置於CBRAM裝置108下方之一或多個下部互連106。
CBRAM裝置108包含佈置於一底部電極110與一頂部電極118之間之一轉換層112及一離子源層116。於操作期間，一偏壓電壓將會導致金屬(例如金屬離子，諸如銀離子、銅離子、鋁離子等)於離子源層116與轉換層112之間移動，以便選擇性地形成及/或溶解於轉換層112內之一導電細絲(例如一導電橋接)，例如，當施加一第一偏壓電壓橫越CBRAM裝置108時，金屬離子將會從離 子源層116移動至轉換層112以於轉換層112內形成一導電細絲並賦予CBRAM裝置108一第一電阻(例如對應於一第一數據狀態之一低電阻狀態)。替代地，當施加一第二偏壓電壓橫越CBRAM裝置108時，金屬離子將會從轉換層112移動返回至離子源層116並賦予CBRAM裝置108一第二電阻(例如對應於一第二數據狀態之一高電阻狀態)。
CBRAM裝置108亦包含一障壁結構114，佈置於底部電極110與頂部電極118之間。障壁結構114係被配置成減輕金屬(例如金屬離子)的熱擴散。於一些實施例中，障壁結構114可佈置於轉換層112與離子源層116之間，於此種實施例中，障壁結構114可被配置成於使用於製造一積體晶片結構(例如一積體晶片)之一高溫製程期間(例如溫度在大於或等於大約300℃、大約400℃、大約500℃、或其它類似的溫度下實行之製造製程)減輕金屬從離子源層116至轉換層112的熱擴散。藉由於高溫製程期間減輕金屬從離子源層116至轉換層112的熱擴散，可以避免在轉換層112內形成不想要的金屬(例如一不想要的導電細絲)，從而改善CBRAM裝置108的效能及/或良率。
圖2A例示一積體晶片200之一些額外的實施例的剖面圖，積體晶片200包含一CBRAM裝置，CBRAM裝置具有一障壁結構，障壁結構被配置成減少金屬擴散。
積體晶片200包含設置於一基體102上方之一介電結構104內的一CBRAM裝置108。於一些實施例中，介電結構104包含一下部ILD結構104L及於下部ILD結構104L上方之一上部ILD結構104U。下部ILD結構104L包含一或多個下部ILD層104a至104b，側向地環繞一或多個下部互連106。於一些實施例中，下部ILD結構104L可包含一第一下部ILD層104a及一第二下部ILD層104b。於一些實施例中，一或多個下部互連106可包含導電接點、互連導電、及/或互連孔。上部ILD結構104U側向地環繞CBRAM裝置108。於一些實施例中，下部ILD結構 104L及/或上部ILD結構104U可包含二氧化矽、碳摻雜氧化矽(SiCOH)、磷矽酸鹽玻璃(PSG)、硼摻雜磷矽酸鹽玻璃(BPSG)、氟矽酸鹽玻璃(FSG)、未摻雜矽玻璃(USG)、或類似者之其中一者或多者。於一些實施例中，一或多個下部互連106可包含銅、鋁、鎢、釕、或類似者之其中一者或多者。
於一些實施例中，一或多個下部互連106係被配置成耦接CBRAM裝置108至設置於基體102內之一存取裝置202。於一些實施例中，存取裝置202可包含一MOSFET裝置，MOSFET裝置具有一閘極結構202c，閘極結構202c側向地佈置於一源極區域202a與一汲極區域202b之間。於一些實施例中，閘極結構202c可包含一閘極電極，閘極電極藉由一閘極介電質而從基體102分隔開，於一些此種實施例中，源極區域202a係耦接至一源極線SL且閘極結構202c係耦接至一字元線WL。於各種實施例中，MOSFET裝置可包含一平面場效電晶體(planar FET)、鰭式場效電晶體(FinFET)、閘極全環(GAA)裝置、或類似者。於其它實施例中，存取裝置202可包含一HEMT(high-electron-mobility transistor，高電子遷移率電晶體)、一BJT(bipolar junction transistor，雙極性接面電晶體)、一JFET(junction-gate field-effect transistor，接面閘極場效電晶體)、或類似者。
一下部絕緣結構204係佈置於下部ILD結構104L上方。下部絕緣結構204包含界定一開口之側壁，開口延伸通過下部絕緣結構204。於一些實施例中，下部絕緣結構204可包含一第一介電層204a及於第一介電層204a上方之一第二介電層204b。於一些實施例中，第一介電層204a可包含不同於第二介電層204b之材料。於各種實施例中，第一介電層204a可包含豐氧化矽、碳化矽、二氧化矽、氮化矽、或類似者，同時第二介電層204b可包含碳化矽、氮化矽、二氧化矽、或類似者。
一底部電極孔206係佈置於下部絕緣結構204之側壁之間。底部電極孔206從下部互連106之其中一者延伸至下部絕緣結構204之一頂部。於一些實 施例中，底部電極孔206可包含一障壁層206a及藉由障壁層206a環繞之一導電核芯206b。於一些實施例中，障壁層206a可包含鈦、氮化鈦、鉭、氮化鉭、或類似者之其中一者或多者。於一些實施例中，導電核芯206b可包含鋁、銅、鎢、鈦、氮化鈦、鉭、氮化鉭、或類似者之其中一者或多者。
CBRAM裝置108係佈置於底部電極孔206上。於一些實施例中，CBRAM裝置108包含一底部電極110，底部電極110藉由一轉換層112及一離子源層116而與一頂部電極118分隔開。於一些實施例中，底部電極110及頂部電極118可包含金屬，諸如鉭、鈦、氮化鉭、氮化鈦、鉑、鎳、鉿、鋯、釕、銥、或類似者。於一些實施例中，底部電極110可具有一第一工作函數(例如大約4.2eV)且頂部電極118可具有一第二工作函數(例如大約4.15eV)，第二工作函數小於第一工作函數。於一些實施例中，轉換層112可包含一氧化物、一氮化物、或類似者，例如，於一些實施例中，轉換層112可包含一金屬氧化物、一硫族化物、氮化矽、氧化鉿、氧化鋁、氧化鉭、氧化鈦、氧化鋁、氧化矽、或類似者。於一些實施例中，離子源層116可包含銅、銀、鋁、或類似者。
CBRAM裝置108進一步包含佈置於底部電極110與頂部電極118之間之一障壁結構114。於一些實施例中，障壁結構114具有一下部表面及一上部表面，下部表面接觸轉換層112，上部表面接觸離子源層116。於一些實施例中，障壁結構114包含一氮化物及/或一金屬氮化物，例如，於各種實施例中，障壁結構114可包含氮化鈦、非晶質氮化鈦、氮化鉭、氮化鎢、氮化鋁、氮化矽、氮化鎢、陶瓷氮化鋁或類似者。於一些實施例中，障壁結構114可具有一厚度208，其小於或等於大約75埃(Å)、小於或等於大約50Å、小於或等於大約40Å、或其它類似的值。如果障壁結構114之厚度208太大(例如大於大約75Å、大於大約50Å、或其它類似的值)，障壁結構114於CBRAM裝置108的操作期間會妨礙金屬離子的移動，從而對CBRAM裝置108的操作產生負面影響。
一第一導電細絲210(例如一導電橋接)延伸通過障壁結構114。第一導電細絲210包含複數個金屬離子(例如金離子、銅離子、鋁離子、或類似者)，從障壁結構114之一頂部表面持續地延伸至障壁結構114之一底部表面。於一些實施例中，第一導電細絲210於一第一數據狀態及一第二數據狀態之存儲期間延伸通過障壁結構114，而一第二導電細絲(未顯示)於第一數據狀態或第二數據狀態之任一者之存儲期間存在於轉換層112中。
一上部互連結構120係佈置於上部ILD結構104U內且係耦接至頂部電極118。上部互連結構120可包含一互連孔120a及/或一互連導線120b。於一些實施例中，上部互連結構120可包含鋁、銅、鎢、或類似者。於一些實施例中，上部互連結構120係進一步耦接至一位元線BL。
圖2B例示一記憶體電路212之一些實施例的示意圖，記憶體電路212包含一揭示的CBRAM裝置。
記憶體電路212包含一記憶體陣列214，記憶體陣列214包括複數個CBRAM記憶體細胞2161,1至216n,m。複數個CBRAM記憶體細胞2161,1至216n,m係以橫列及/或縱行佈置於記憶體陣列214內。一橫列內之複數個CBRAM記憶體細胞216x,1至216x,m係操作地耦接至字元線WLx(x=1-m)。一縱行內之複數個CBRAM記憶體細胞2161,x至216n,x係操作地耦接至位元線BLx(x=1-n)及源極線SLx(x=1-n)。
字元線WL1至WLm、位元線BL1至BLn、及源極線SL1至SLn係耦接至控制電路218。於一些實施例中，控制電路218包含耦接至字元線WL1至WLm之一字元線解碼器220、耦接至位元線BL1至BLn之一位元線解碼器222、及耦接至源極線SL1至SLn之一源極線解碼器224。於一些實施例中，控制電路218進一步包含一感測放大器226，其耦接至位元線BL1至BLn或源極線SL1至SLn。於一些實施例中，控制電路218進一步包含一控制單元228，其被配置成傳送位址資訊 SADR至字元線解碼器220、位元線解碼器222、及/或源極線解碼器224，以使控制電路218能夠選擇性地存取複數個CBRAM記憶體細胞2161,1至216n,m之其中一者或多者。
例如，於操作期間，控制電路218係被配置成提供位址資訊SADR至字元線解碼器220、位元線解碼器222、及源極線解碼器224。基於位址資訊SADR，字元線解碼器220係被配置成選擇性地施加一偏壓電壓至字元線WL1至WLm之其中一者，同時地，位元線解碼器222係被配置成選擇性地施加一偏壓電壓至位元線BL1至BLn之其中一者及/或源極線解碼器224係被配置成選擇性地施加一偏壓電壓至源極線SL1至SLn之其中一者。藉由施加偏壓電壓至字元線WL1至WLm、位元線BL1至BLn、及/或源極線SL1至SLn之所選擇者，記憶體電路212可以操作成寫入不同數據狀態至複數個CBRAM記憶體細胞2161,1至216n,m及/或從複數個CBRAM記憶體細胞2161,1至216n,m讀取數據狀態。
圖3A至圖3B例示顯示一CBRAM裝置操作時之一些實施例的剖面圖，CBRAM裝置具有一障壁結構，障壁結構被配置成減少金屬擴散。
圖3A例示一CBRAM裝置108於一設定操作期間之剖面圖300。於設定操作期間，一設定電壓VS係施加橫越CBRAM裝置108之一底部電極110及一頂部電極118(例如經由一底部電極孔206及一上部互連結構120)。一第一導電細絲210(例如一第一導電橋接)係存在於障壁結構114內，障壁結構114設置於一轉換層112與一離子源層116之間。設定電壓VS導致金屬離子從離子源層116行進至轉換層112，從而於轉換層112內形成第二導電細絲302(例如一第二導電橋接)。第一導電細絲210及第二導電細絲302共同地延伸於障壁結構114之一頂部表面與轉換層112之一底部表面之間。因為第一導電細絲210及第二導電細絲302共同地延伸通過障壁結構114及轉換層112，係存在一導電路徑通過障壁結構114及轉 換層112，從而賦予CBRAM裝置108一第一電阻，其對應於一第一數據狀態(例如邏輯”1”)。
圖3B例示CBRAM裝置108於一重置操作期間之剖面圖304。於重置操作期間，一重置電壓VR係施加橫越底部電極110及頂部電極118。重置電壓VR導致金屬離子從轉換層112行進至離子源層116，從而至少部分地溶解於轉換層112內的第二導電細絲(圖3A之302)，而不移除第一導電細絲210。因為第二導電細絲302之至少一部分係被移除，係不存在一導電路徑通過障壁結構114及轉換層112，從而賦予CBRAM裝置108一第二電阻，其對應於一第二數據狀態(例如邏輯”0”)。
圖4A至圖4B例示一積體晶片結構之一些額外的實施例，積體晶片結構包含一CBRAM裝置，CBRAM裝置具有一障壁結構，障壁結構被配置成減少金屬擴散。
圖4A例示一積體晶片400之剖面圖，積體晶片400包含一CBRAM裝置108，CBRAM裝置108設置於一基體102上方之一介電結構104內。CBRAM裝置108包含設置於一底部電極110與一頂部電極118之間之一轉換層112及一離子源層116。一障壁結構114係位於轉換層112與離子源層116之間。障壁結構114包含一金屬氮化物，其被配置成減輕轉換層112與離子源層116之間之金屬(例如金屬離子)的熱擴散。於一些實施例中，障壁結構114可包含氮對金屬之比值，其小於1、小於大約70%、介於大約70%與大約40%之間、或其它類似的值，例如，障壁結構114可包含氮的原子百分比對鋁的原子百分比的比值，其介於大約40%與大約70%之間。
於一些實施例中，障壁結構114包含一梯度氮含量(例如摻雜濃度、原子百分比、或類似者)，其於障壁結構114之一高度上方持續地改變，例如，圖4B例示一圖表402，其顯示障壁結構內之氮的原子百分比(y軸上)作為CBRAM 裝置內之位置(x軸)的函數。如圖表402所示(沿著圖4A之線A-A’截取)，障壁結構114沿著障壁結構114之一底部表面具有一第一氮含量N1且沿著障壁結構114之一頂部表面具有一第二氮含量N2。於一些實施例中，第一氮含量N1係小於第二氮含量N2。於一些實施例中，氮含量於第一氮含量N1與第二氮含量N2之間持續地改變(例如增加)。
圖5例示一積體晶片結構500之一些額外的實施例的剖面圖，積體晶片結構500包含一CBRAM裝置，CBRAM裝置具有一多層障壁結構。
積體晶片結構500包含設置於一基體102上方之一介電結構104內的一CBRAM裝置108。CBRAM裝置108包含設置於一底部電極110與一頂部電極118之間之一轉換層112及一離子源層116。一障壁結構114係位於轉換層112與離子源層116之間。於一些實施例中，障壁結構114包含彼此堆疊之複數個障壁層114a至114b。複數個障壁層114a至114b具有不同的氮含量(例如摻雜濃度、原子百分比、或類似者)，以便於障壁結構114之一高度上方賦予障壁結構114複數個離散的(例如不連續的)氮含量。於一些實施例中，沿著障壁結構114之一底部表面之一第一障壁層114a具有一第一氮含量，其大於沿著障壁結構114之一頂部表面之一第二障壁層114的一第二氮含量。於一些實施例中，複數個障壁層114a至114b可具有沿著複數個障壁層114a至114b之相鄰者之間的界面彼此不連續的梯度含量。
圖6A至圖6B例示積體晶片結構之一些額外的實施例，積體晶片結構包含一CBRAM裝置，CBRAM裝置具有一揭示的障壁結構。
圖6A例示積體晶片結構之剖面圖600。如剖面圖600所示，積體晶片結構包含設置於一基體102上方之一介電結構104內的一CBRAM裝置108。CBRAM裝置108包含設置於一底部電極110與一頂部電極118之間的一轉換層112及一離子源層116。一障壁結構114係位於轉換層112與離子源層116之間。一 或多個側壁間隔物602沿著轉換層112、障壁結構114、離子源層116、及/或頂部電極118之外側壁延伸。一或多個側壁間隔物602包含一介電材料(例如氧化矽、氮化矽、碳化矽、或類似者)。
圖6B例示積體晶片結構沿著剖面圖600之線A-A’截取的平面圖604。剖面圖600係沿著平面圖604之線B-B’截取。如平面圖604所示，一或多個側壁間隔物602纏繞障壁結構114之一外邊界並且分隔開障壁結構114與介電結構104。
雖然圖1至圖6B例示具有設置於一轉換層與一離子源層之間之一單個障壁結構的CBRAM裝置，需理解到於各種額外的實施例中，障壁結構可於揭示的CBRAM裝置內定位於不同的位置處及/或一或多個額外的障壁結構可設置於CBRAM裝置內。圖7A至圖7C例示積體晶片結構之一些額外的實施例的剖面圖，積體晶片結構包含一CBRAM裝置，CBRAM裝置具有位於一頂部電極與一底部電極之間之一或多個障壁結構。
圖7A例示一積體晶片700之剖面圖，積體晶片700包含一CBRAM裝置108，CBRAM裝置108具有設置於一頂部電極118與一離子源層116面向頂部電極118之一上部表面之間的一障壁結構114。在沒有恰當的障壁結構114下，金屬(例如金屬原子及/或金屬離子)可以於離子源層116與頂部電極118之間熱擴散，從而增加CBRAM裝置108內的洩漏。障壁結構114係被配置成防止金屬於離子源層116與頂部電極118之間的熱擴散，從而減輕洩漏及/或CBRAM失效。於一些實施例中，障壁結構114可具有一厚度208，其小於大約75埃(Å)、小於大約50Å、小於大約40Å、或其它類似的值。
圖7B例示一積體晶片702的剖面圖，積體晶片702包含一CBRAM裝置108，CBRAM裝置108具有設置於一底部電極110與一轉換層112面向底部電極110之一下部表面之間的一障壁結構114。在沒有恰當的障壁結構114下，金屬 (例如金屬原子及/或金屬離子)可以於離子源層116與底部電極110之間熱擴散，從而增加CBRAM裝置108內的洩漏。障壁結構114係被配置成防止金屬於離子源層116與底部電極110之間的熱擴散，從而減輕洩漏及/或CBRAM裝置108失效。
圖7C例示一積體晶片704的剖面圖，積體晶片704包含一CBRAM裝置108，CBRAM裝置108具有設置於一底部電極110與一轉換層112面向底部電極110之一下部表面之間的一障壁結構114。於一些實施例中，一第一額外的障壁結構706係設置於一頂部電極118與一離子源層116面向頂部電極118之一上部表面之間。第一額外的障壁結構706係被配置成減輕金屬(例如金屬原子及/或金屬離子)於離子源層116與頂部電極118之間的熱擴散。
圖7D例示一積體晶片708的剖面圖，積體晶片708包含一CBRAM裝置108，CBRAM裝置108具有設置於一轉換層112與一離子源層116之間的一障壁結構114。於一些實施例中，一第一額外的障壁結構706係設置於底部電極110與轉換層112之間。第一額外的障壁結構706係被配置成減輕金屬(例如金屬原子及/或金屬離子)於離子源層116與底部電極110之間的熱擴散。於一些實施例中，一第二額外的障壁結構710係設置於離子源層116與頂部電極118之間。第二額外的障壁結構710係被配置成減輕金屬於離子源層116與頂部電極118之間的熱擴散。於一些替代的實施例中(未顯示)，積體晶片可具有位於轉換層112與離子源層116之間的障壁結構114、位於離子源層116與頂部電極118之間的第二額外的障壁結構710，但是不具有位於底部電極110與轉換層112之間的第一額外的障壁結構706。於一些額外替代的實施例中，積體晶片可具有位於轉換層112與離子源層116之間的障壁結構114、位於與底部電極110與轉換層112之間的第一額外的障壁結構706，但是不具有位於離子源層116與頂部電極118之間的第二額外的障壁結構。
於一些實施例中，障壁結構114、第一額外的障壁結構706、及第二額外的障壁結構710可包含一金屬氮化物。於一些實施例中，障壁結構114可包含一第一金屬氮化物(例如氮化鋁、氮化矽、氮化鎢、或類似者)，且第一額外的障壁結構706及/或第二額外的障壁結構710可包含不同於第一金屬氮化物之一額外的金屬氮化物(例如氮化鈦、氮化鉭、氮化鎢、或類似者)。於一些實施例中，障壁結構114及第一額外的障壁結構706及/或第二額外的障壁結構710可具有不同的氮含量。於一些實施例中，障壁結構114可具有不同於第一額外的障壁結構706及/或第二額外的障壁結構710的最大氮含量，例如，障壁結構114可具有低於第一額外的障壁結構706及/或第二額外的障壁結構710的最大氮含量。於一些實施例中，障壁結構114具有氮對金屬之一第一比值，第一額外的障壁結構706具有氮對金屬之一第二比值，第二比值不同於第一比值，且第二額外的障壁結構710具有氮對金屬之一第三比值，第三比值不同於第一比值。於一些實施例中，第一比值係小於1且第二比值及/或第三比值係大於1。
於一些實施例中，障壁結構114、第一額外的障壁結構706、及/或第二額外的障壁結構710可包含雙層結構(例如具有多於一層之結構)。於一些實施例中，第一額外的障壁結構706可包含更靠近底部電極110之一第一層及更靠近轉換層112之一第二層。於一些實施例中，第一層可具有低於第二層之電阻率。於一些實施例中，第二層可包含、或為一氮化物。於一些實施例中，第二額外的障壁結構710可包含更靠近頂部電極118之一第三層及更靠近離子源層116之一第四層。於一些實施例中，第三層可具有低於第四層之電阻率。於一些實施例中，第四層可包含、或為一氮化物。
圖8A至圖8B例示一積體晶片結構之一些額外的實施例，積體晶片結構包含一CBRAM裝置，CBRAM裝置具有一障壁結構，其被配置成減少金屬擴散。
圖8A例示一積體晶片之剖面圖800，積體晶片包含設置於一基體102上方之一介電結構104內的一CBRAM裝置108。CBRAM裝置108包含設置於一底部電極110與一頂部電極118之間的一轉換層112及一離子源層116。一障壁結構114係位於轉換層112與離子源層116之間。
圖8A進一步例示一圖表802，其顯示CBRAM裝置108內之不同元件的原子百分比作為CBRAM裝置108內之位置的函數(沿著剖面圖800之線A-A’截取)。圖表802顯示於CBRAM裝置108之一高度上方之氮的原子百分比804、鈦的原子百分比806、鋁的原子百分比808、鎢的原子百分比810、及氧的原子百分比812。如圖表802所示，障壁結構114內之氮的原子百分比804隨位置的函數而改變。於一些實施例中，障壁結構114內之氮的原子百分比804於面向離子源層116之一頂部表面處係大於面向轉換層112之一底部表面處。
於一些實施例中，障壁結構114內之氮的原子百分比804係大於離子源層116內之氮的原子百分比804。於一些實施例中，障壁結構114內之氮的原子百分比804可大於或等於大約40%，而離子源層116內之氮的原子百分比804可小於大約40%，且轉換層112內之氮的原子百分比804可小於大約10%、小於大約5%、或其它類似的值。於一些實施例中，障壁結構114具有一最大氮含量，其與障壁結構114之一頂部與一底部分隔開非零距離。於一些實施例中，障壁結構114具有一氮含量，其於障壁結構114之一頂部與一底部之間具有一最大值且其相關於障壁結構114之中間係為不對稱。於一些實施例中，於障壁結構114內之氮的原子百分比804對鋁的原子百分比808的比值係小於1。
圖8B例示一積體晶片的剖面圖814，積體晶片包含設置於一基體102上方之一介電結構104內的一CBRAM裝置108。CBRAM裝置108包含設置於一底部電極110與一頂部電極118之間的一轉換層112及一離子源層116。一障壁結構114係設置於離子源層116與頂部電極118之間。
圖8B進一步例示一圖表816，其顯示CBRAM裝置108內之不同元件的原子百分比作為CBRAM裝置108內之位置的函數(沿著剖面圖814之線B-B’截取)。圖表816顯示於CBRAM裝置108之一高度上方之氮的原子百分比818、鈦的原子百分比820、及鋁的原子百分比822。如圖表816所示，障壁結構114內之氮的原子百分比818隨位置的函數而改變。於一些實施例中，障壁結構114內之氮的原子百分比818於與頂部電極118之界面處係大於與離子源層116之界面處。於一些實施例中，於障壁結構114與頂部電極118之間之界面處的氮的原子百分比818係大約10%、或多於障壁結構114與離子源層116之間之界面處的氮的原子百分比818。
於一些實施例中，障壁結構114內之氮的原子百分比818係大於頂部電極118或離子源層116內之氮的原子百分比818。於一些實施例中，障壁結構114內之氮的原子百分比818可大於大約50%，而頂部電極118內之氮的原子百分比818可小於大約50%，且離子源層116內之氮的原子百分比818可小於大約20%。於一些實施例中，於障壁結構114內之氮的原子百分比818對鈦的原子百分比820的比值係大於1。
圖9例示一積體晶片900之一些額外的實施例的剖面圖，積體晶片900包含一CBRAM裝置，CBRAM裝置具有一揭示的障壁結構。
積體晶片900包含一基體102，基體102包括一嵌入的記憶體區域902及一邏輯區域904。一介電結構104係佈置於基體102上方。介電結構104包含一下部ILD結構104L，下部ILD結構104L包含複數個下部ILD層104a至104b。於一些實施例中，複數個下部ILD層104a至104b之其中兩個或更多相鄰者可藉由一蝕刻停止層(未顯示)分隔開。於各種實施例中，蝕刻停止層可包含一氮化物(例如氮化矽)、碳化物(例如碳化矽)、或類似者。
嵌入的記憶體區域902包含一存取裝置202，存取裝置202佈置於基體102上及/或基體102內。存取裝置202係耦接至設置於複數個下部ILD層104a至104b內之複數個下部互連106。一下部絕緣結構204係設置於複數個下部ILD層104a至104b上方。於一些實施例中，下部絕緣結構204可包含兩個或更多個堆疊的介電層204a至204b。
一底部電極孔206於複數個下部互連106之其中之一與覆蓋下部絕緣結構204之一CBRAM裝置108之間延伸通過下部絕緣結構204。CBRAM裝置108係設置於下部絕緣結構204上之一上部ILD結構104U內。於一些實施例中，一或多個側壁間隔物602係佈置於CBRAM裝置108之相對側上。一蝕刻停止層908係佈置於下部絕緣結構204上且沿著CBRAM裝置108之相對側及一或多個側壁間隔物602延伸。於一些實施例中，一硬遮罩906可設置於頂部電極118與蝕刻停止層908之一下部表面之間。
邏輯區域904包含一電晶體裝置910，其佈置於基體102上及/或基體102內。電晶體裝置910係耦接至被介電結構104環繞之複數個互連912至918。於一些實施例中，複數個互連912至918包含被下部ILD結構104L環繞之一導電接點912及一第一互連導線914以及被上部ILD結構104U環繞之一互連孔916及一第二互連導線918。於一些此種實施例中，互連孔916係側向地與CBRAM裝置108間隔開且第二互連導線918係側向地與上部互連結構120間隔開。於一些實施例中，複數個互連912至918可包含銅、鎢、鋁、或類似者之其中一者或多者。
圖10至圖19例示顯示形成一積體晶片結構之方法之一些實施例的剖面圖1000至1900，積體晶片結構包含一CBRAM裝置，CBRAM裝置具有一障壁結構，障壁結構被配置成減少金屬的熱擴散。雖然圖10至圖19係關於一方法來描述，需理解到圖10至圖19所揭示之結構係非限制於此種方法，而是可作為獨立於方法的結構單獨存在。
如圖10之剖面圖1000所示，提供一基體102。於各種實施例中，基體102可為任何型式之半導體本體(例如矽、SiGe、SOI等)，諸如一半導體晶圓及/或於一晶圓上之一或多個晶粒，以及與之相關連之任何其它型式的半導體及/或磊晶層。
於一些實施例中，一或多個下部互連106可形成於形成在基體102上方之一下部ILD結構104L內。於一些實施例中，一或多個下部互連106可包含一導電接點、一互連導線、及/或一互連孔之其中一者或多者。一、或一或多個下部互連106可藉由形成下部ILD結構104L於基體102上方、選擇性地蝕刻下部ILD結構104L以界定一孔洞及/或一溝槽、形成一導電材料(例如銅、鋁等)於孔洞及/或溝槽內、及實行一平坦化製程(例如一化學機械平坦化製程)以從下部ILD結構104L上方移除過量的導電材料來形成。
如圖11之剖面圖1100所示，一下部絕緣結構204係形成於下部ILD結構104L上方。於一些實施例中，下部絕緣結構204包含複數個堆疊的介電層204a至204b，例如，於一些實施例中，下部絕緣結構204包含一第一介電層204a及於第一介電層204a上方之一第二介電層204b。於一些實施例中，第一介電層204a可包含豐氧化矽、碳化矽、氮化矽、或類似者。於一些實施例中，第二介電層204b可包含碳化矽、氮化矽、或類似者。於一些實施例中，下部絕緣結構204可藉由一或多個沉積製程(例如一物理氣相沉積(PVD)製程、一化學氣相沉積(CVD)製程、一電漿加強CVD(PE-CVD)製程、或類似者)來形成。
如圖12之剖面圖1200所示，下部絕緣結構204係選擇性地圖案化以形成一開口1202，開口1202延伸通過下部絕緣結構204且暴露複數個下部互連106之一上部表面。一或多個導電材料1204至1206係隨後地形成於開口1202內且於下部絕緣結構204之一上部表面上方。於一些實施例中，一或多個導電材料1204至1206可包含一擴散障壁層1204及於擴散障壁層1204上方之一金屬層 1206。於一些實施例中，擴散障壁層1204及金屬層1206可藉由沉積製程(例如一PVD製程、一CVD製程、一PE-CVD製程、或類似者)來形成。
如圖13之剖面圖1300所示，移除部分之一或多個導電材料(圖12之1204至1206)以形成一底部電極孔206，底部電極孔206具有一障壁層206a及被障壁層206a環繞之一導電核芯206b。於一些實施例中，藉由沿著線1302從下部絕緣結構204上方移除一或多個導電材料(圖12之1204至1206)之過量材料的平坦化製程(例如一化學機械平坦化(CMP)製程)之方式來移除部分之一或多個導電材料(圖12之1204至1206)。於其它實施例中，藉由一回蝕製程之方式來移除部分之一或多個導電材料(圖12之1204至1206)。
如圖14之剖面圖1400所示，一CBRAM堆疊1401係形成於下部絕緣結構204及底部電極孔206上方。於一些實施例中，CBRAM堆疊1401包含一底部電極層1402、於底部電極層1402上方之一中間轉換層1404、於中間轉換層1404上方之一中間障壁結構1406、於中間障壁結構1406上方之一中間離子源層1408、及於中間離子源層1408上方之一頂部電極層1410。於一些實施例中，底部電極層1402、中間轉換層1404、中間障壁結構1406、中間離子源層1408、及頂部電極層1410可藉由沉積製程(例如一PVD製程、一CVD製程、一PE-CVD製程、或類似者)來形成。
於其它實施例中(未顯示)，CBRAM堆疊1401包含一底部電極層、於底部電極層上方之一中間轉換層、於中間轉換層上方之一中間離子源層1408、於離子源層上方之一中間障壁結構、及於中間障壁結構上方之一頂部電極層。於又其它實施例中(未顯示)，CBRAM堆疊1401包含一底部電極層、於底部電極層上方之一中間障壁結構、於中間障壁結構上方之一中間轉換層1404、於中間轉換層上方之一中間離子源層、及於中間離子源層上方之一頂部電極 層。於在其它實施例中，CBRAM堆疊1401可包含以上CBRAM堆疊(例如具有於二個或多個以上揭示的位置中之中間障壁結構)之任何組合。
於一些實施例中，底部電極層1402及/或頂部電極層1410可包含一金屬，諸如鈦、鉭、氮化鈦、氮化鉭、或類似者。於一些實施例中，中間轉換層1404可包含一氧化物、一氮化物、或類似者，例如，於一些實施例中，中間轉換層1404可包含氮化矽、氧化鉿、氧化鋁、氧化鉭、氧化鈦氧化鋁、氧化矽、或類似者。於一些實施例中，中間障壁結構1406包含一金屬氮化物，例如，於各種實施例中，中間障壁結構1406可包含氮化鈦、非晶質氮化鈦、氮化鉭、氮化鎢、氮化矽、氮化鋁、氮化鎢、或類似者。於一些實施例中，中間離子源層1408可包含銅、銀、鋁、或類似者。於一些實施例中，中間離子源層1408可包含鈷、鐵、硼、鎳、釕、銥、鉑、或類似者。
如圖15之剖面圖1500所示，一遮罩1502係形成於CBRAM堆疊1401上且直接地於底部電極孔206上面。於一些實施例中，遮罩1502可包含一光敏材料(例如光阻)。於一些實施例中，光敏材料可藉由旋塗(spin-coating)製程之方式來沉積。於其它實施例中，遮罩1502可包含一硬遮罩(例如鈦、氮化鈦、鉭、氮化矽、碳化矽等)。
如圖16之剖面圖1600所示，實行一蝕刻製程以依據遮罩1502選擇性地圖案化CBRAM堆疊(圖15之1401)以形成一CBRAM裝置108。於一些實施例中，CBRAM裝置108包含設置於一底部電極110與一頂部電極118之間之一轉換層112、一障壁結構114、及一離子源層116。於一些實施例中，圖案化製程依據遮罩1502選擇性地暴露CBRAM堆疊至一第一蝕刻劑1602。於一些實施例中，第一蝕刻劑1602可包含一乾蝕刻劑(例如具有基於氟或氯的蝕刻化學物質)。
如圖17之剖面圖1700所示，一上部ILD結構104U係形成於CBRAM裝置108上方。於一些實施例中，上部ILD結構104U可藉由沉積製程(例 如PVD、CVD、PE-CVD、ALD、或類似者)來形成。於一些實施例中，上部ILD結構104U可包含一氮化物、一碳化物、一氧化物、或類似者。
一上部互連結構120係形成於上部ILD結構104U內。於一些實施例中，上部互連結構120可藉由實行形成一或多個開口1702(例如孔孔洞及/或溝槽)於上部ILD結構104U內之一平坦化製程來形成。一或多個開口1702延伸通過上部ILD結構104U以暴露頂部電極118。一或多個導電材料係設置於一或多個開口1702內。隨後實行一平坦化製程(例如一CMP製程)以移除過量之一或多個導電材料並且於上部ILD結構104U內形成上部互連結構120。於一些實施例中，一或多個導電材料可包含鋁、銅、鎢、或類似者。
如圖18之剖面圖1800所示，實行一高溫製程1802(例如在大於或等於大約300℃、大於或等於大約400℃、大於大約500℃、大於或等於大約750℃、或其它類似的值之溫度)。於一些實施例中，高溫製程1802可實行大於或等於大約30分鐘、大於或等於大約60分鐘、大約60分鐘、或其它類似的值之時間。於高溫製程1802期間，障壁結構114係被配置成減輕金屬(例如金屬離子)從離子源層116至轉換層112的熱擴散，從而減輕於離子源層116與轉換層112之間之不想要的洩漏。於一些實施例中，高溫製程1802可包含於製造一BEOL互連、一FBEOL(前後段製程)結構、或類似者期間所使用的製造製程。於一些實施例中，高溫製程可包含一接合製程、一可靠度測試製程、一錫凸塊製程、或其它類似製程。於一些實施例中，高溫製程1802可於形成一鈍化層於被配置成接合一積體晶片至一外部積體晶片結構(例如其它晶粒、一電路板、一封裝、或類似者)之一接合襯墊上方之後來實行。
如圖19之剖面圖1900所示，於CBRAM裝置108上實行一形成製程。形成製程形成一第一導電細絲210於障壁結構114內及形成一第二導電細絲302於轉換層112內。於一些實施例中，形成製程可藉由施加一偏壓電壓橫越 CBRAM裝置108來實行。偏壓電壓可大於CBRAM裝置108上之設定及/或重置操作期間所使用的偏壓電壓。
圖20例示形成一積體晶片結構之方法2000之一些實施例的流程圖，積體晶片結構包含一CBRAM裝置，CBRAM裝置具有一障壁結構，障壁結構被配置成減少金屬擴散。
雖然方法2000在此係例示及描述為一系列的動作或事件，需理解到這些動作或事件之例示的順序並不應被解釋成限制性的意義，例如，一些動作可以不同的順序發生及/或與除了此處所例示及/或描述之動作或事件之外的其它的動作或事件同時地發生。此外，並非所有例示的動作皆被需要來實施此處描述的一或多個態樣或實施例。再者，此處描述之一或多個動作可以一或更多分開的動作及/或相位來執行。
於動作2002，形成一下部互連於一基體上方之一下部ILD結構中。圖10例示對應於動作2002之一些實施例的剖面圖1000。
於動作2004，形成一下部絕緣結構於下部互連及下部ILD結構上方。圖11例示對應於動作2004之一些實施例的剖面圖1100。
於動作2006，形成一底部電極孔於下部絕緣結構中。圖12至圖13例示對應於動作2006之一些實施例的剖面圖1200至1300。
於動作2008，形成包含於一頂部電極層與一底部電極層之間之一中間障壁結構的一CBRAM堆疊於底部電極孔上方。圖14例示對應於動作2008之一些實施例的剖面圖1400。於一些實施例中，CBRAM堆疊可依據動作2010至動作2018來形成。
於動作2010，形成一底部電極層於底部電極孔上方。
於動作2012，形成一中間轉換層於底部電極層上方。
於動作2014，形成一中間障壁結構於中間轉換層上方。
於動作2016，形成一中間離子源層於中間障壁結構上方。
於動作2018，形成一頂部電極層於中間離子源層上方。
於動作2020，圖案化CBRAM堆疊以形成一CBRAM裝置。CBRAM裝置包含佈置於一底部電極與一頂部電極之間之一障壁結構。圖15至圖16例示對應於動作2020之一些實施例的剖面圖1500至1600。
於動作2022，形成一上部互連結構於形成於CBRAM裝置上方之一上部ILD結構中。圖17例示對應於動作2022之一些實施例的剖面圖1700。
於動作2024，實行一高溫製程。於一些實施例中，高溫製程可包含在溫度大於大約400℃實行之一製造製程。圖18例示對應於動作2024之一些實施例的剖面圖1800。
於動作2026，形成導電細絲(例如導電橋接)於障壁結構及一轉換層中。圖19例示對應於動作2026之一些實施例的剖面圖1900。
據此，於一些實施例中，本揭示係關於一種積體晶片結構，積體晶片結構包含一導電橋接隨機存取記憶體(CBRAM)裝置，導電橋接隨機存取記憶體(CBRAM)裝置具有一障壁結構，障壁結構被配置成減少金屬(例如金屬離子)因為高溫製造製程引起的熱擴散。
於一些實施例中，本揭示係關於一種積體晶片結構。該積體晶片結構包括：一底部電極，設置於一基體上方之一介電結構內；一頂部電極，設置於該底部電極上方之該介電結構內；一轉換層，位於該底部電極與該頂部電極之間；一離子源層，設置於該底部電極與該頂部電極之間；以及一障壁結構，設置於該底部電極與該頂部電極之間，該障壁結構具有一金屬氮化物，該金屬氮化物係被配置成在一高溫製造製程中減輕金屬之熱擴散。於一些實施例中，該障壁結構係設置於該轉換層與該離子源層之間。於一些實施例中，該積體晶片結構進一步包括：一第一額外障壁結構，佈置於該轉換層之一底部與該底部 電極之一頂部之間；以及一第二額外障壁結構，佈置於該離子源層之一頂部與該頂部電極之一底部之間。於一些實施例中，該障壁結構包括一梯度氮含量，該梯度氮含量於沿著該障壁結構之一底部表面的一第一氮含量與沿著該障壁結構之一頂部表面的一第二氮含量之間連續地變化，該第二氮含量係高於該第一氮含量。於一些實施例中，該障壁結構具有一最大氮含量，該最大氮含量與該障壁結構之該頂部表面與該底部表面分隔開非零距離。於一些實施例中，該障壁結構包括一第一障壁層及一第二障壁層，該第一障壁層具有沿著該障壁結構之一底部表面的一第一氮含量，該第二障壁層具有沿著該障壁結構之一頂部表面的一第二氮含量，該第二氮含量與該第一氮含量不連續。於一些實施例中，該障壁結構包括氮化鈦、氮化鉭、氮化鋁、氮化矽、或氮化鎢。於一些實施例中，該障壁結構係佈置於該離子源層之一頂部與該頂部電極之一底部之間。於一些實施例中，該積體晶片結構進一步包括：一額外障壁結構，包括一額外金屬氮化物，該額外金屬氮化物佈置於該離子源層與該頂部電極之間，該障壁結構及該額外障壁結構具有不同的氮含量。
於其它實施例中，本揭示係關於一種積體晶片結構。該積體晶片結構包括：一導電橋接隨機存取記憶體(CBRAM)裝置，設置於一基體上方，該導電橋接隨機存取記憶體裝置包括：一轉換層，設置於一第一電極與一第二電極之間；一離子源層，設置於該轉換層與該第二電極之間；以及一障壁結構，設置於該轉換層與該離子源層之間，該障壁層係被配置成減輕於該轉換層與該離子源層之間之金屬的熱擴散。於一些實施例中，一第一導電細絲於一第一數據狀態及一第二數據狀態之存儲期間延伸通過該障壁結構；以及一第二導電細絲係被配置成於該第一數據狀態之存儲期間但不是於該第二數據狀態之存儲期間延伸通過該轉換層。於一些實施例中，該障壁結構包含氮對鋁之一比值，該比值介於大約40%與大約70%之間。於一些實施例中，該障壁結構包括一氮含 量，該氮含量於該障壁結構之一頂部與一底部之間具有一最大值且相關於該障壁結構之中間係為不對稱。於一些實施例中，該積體晶片結構進一步包括：一第一額外障壁結構，佈置於該轉換層之一底部與該第一電極之一頂部之間，該障壁結構具有氮對金屬之一第一比值，該第一比值係小於1，且該第一額外障壁結構具有氮對金屬之一第二比值，該第二比值係大於1。於一些實施例中，該障壁結構包括氮化矽、氮化鋁、或氮化鎢。於一些實施例中，該障壁結構具有一厚度，該厚度小於大約50埃。於一些實施例中，該障壁結構包括一第一障壁層及一第二障壁層，該第一障壁層具有一第一梯度氮含量，該第二障壁層具有一第二梯度氮含量，該第二梯度氮含量與該第一梯度氮含量不連續。於一些實施例中，該障壁結構具有一第一非零原子百分比的氮，該第一非零原子百分比大於大約50%，且該離子源層具有一第二非零原子百分比的氮，該第二非零原子百分比小於大約20%。
於又其它實施例中，本揭示係關於一種形成積體晶片結構的方法。該方法包括：形成一下部互連於一基體上方之一下部層間介電(ILD)結構內；形成一導電橋接隨機存取記憶體(CBRAM)堆疊於該下部層間介電結構及該下部互連上；根據一遮罩圖案化該導電橋接隨機存取記憶體堆疊以形成一導電橋接隨機存取記憶體裝置，該導電橋接隨機存取記憶體裝置包含於一第一電極與一第二電極之間之一轉換層及一離子源層，一障壁結構係亦設置於該第一電極與該第二電極之間；以及形成一上部互連於該導電橋接隨機存取記憶體裝置上方之一上部層間介電結構內，該上部互連耦接至該第二電極。於一些實施例中，該方法進一步包括：在圖案化該導電橋接隨機存取記憶體堆疊之後，在大於400℃之一溫度下實行一高溫製程，該障壁結構係被配置成於該高溫製程期間減輕從該離子源層至該轉換層之金屬離子的熱擴散。
以上概述了數個實施方式的特徵，以便本領域具有通常知識者可較佳地瞭解本揭示內容的各方面。本領域具有通常知識者將瞭解，他們可能容易地使用本揭示內容，作為其它製程與結構之設計或修改的基礎，以實現與在此介紹的實施方式之相同的目的，及/或達到相同的優點。本領域具有通常知識者亦會瞭解，與這些均等的建構不脫離本揭示內容的精神與範圍，並且他們可能在不脫離本揭示內容的精神與範圍的情況下，進行各種改變、替換、與變更。
100:積體晶片結構
102:基體
104:介電結構
104L:下部ILD結構
104U:上部ILD結構
106:下部互連
108:導電橋接隨機存取記憶體(CBRAM)裝置
110:底部電極
112:轉換層
114:障壁結構
116:離子源層
118:頂部電極
120:上部互連結構

Claims (10)

  1. 一種積體晶片結構，包含：一底部電極，設置於一基體上方之一介電結構內；一頂部電極，設置於該底部電極上方之該介電結構內；一轉換層，位於該底部電極與該頂部電極之間；一離子源層，設置於該底部電極與該頂部電極之間；以及一障壁結構，設置於該底部電極與該頂部電極之間，其中該障壁結構包含一金屬氮化物，該金屬氮化物係被配置成在一高溫製造製程中減輕金屬之熱擴散；其中該障壁結構包含一梯度氮含量，該梯度氮含量於沿著該障壁結構之一底部表面的一第一氮含量與沿著該障壁結構之一頂部表面的一第二氮含量之間連續地變化。
  2. 如請求項1所述之積體晶片結構，進一步包含：一第一額外障壁結構，佈置於該轉換層之一底部與該底部電極之一頂部之間；以及一第二額外障壁結構，佈置於該離子源層之一頂部與該頂部電極之一底部之間。
  3. 如請求項1所述之積體晶片結構，其中該第二氮含量係高於該第一氮含量。
  4. 如請求項1所述之積體晶片結構，進一步包含：一額外障壁結構，包含一額外金屬氮化物，該額外金屬氮化物佈置於該離子源層與該頂部電極之間，其中該障壁結構及該額外障壁結構具有不同的氮含量。
  5. 一種積體晶片結構，包含： 一導電橋接隨機存取記憶體(CBRAM)裝置，設置於一基體上方，其中該導電橋接隨機存取記憶體裝置包含：一轉換層，設置於一第一電極與一第二電極之間；一離子源層，設置於該轉換層與該第二電極之間；以及一障壁結構，設置於該轉換層與該離子源層之間，其中該障壁層係被配置成減輕於該轉換層與該離子源層之間之金屬的熱擴散；其中該障壁結構包括一氮含量，該氮含量於該障壁結構之一頂部與一底部之間具有一最大值且相關於該障壁結構之中間係為不對稱。
  6. 如請求項5所述之積體晶片結構，其中一第一導電細絲於一第一數據狀態及一第二數據狀態之存儲期間延伸通過該障壁結構；以及其中一第二導電細絲係被配置成於該第一數據狀態之存儲期間但不是於該第二數據狀態之存儲期間延伸通過該轉換層。
  7. 如請求項5所述之積體晶片結構，其中該障壁結構具有一第一非零原子百分比的氮，該第一非零原子百分比大於大約50%，且該離子源層具有一第二非零原子百分比的氮，該第二非零原子百分比小於大約20%。
  8. 如請求項5所述之積體晶片結構，進一步包含：一第一額外障壁結構，佈置於該轉換層之一底部與該第一電極之一頂部之間，其中該障壁結構具有氮對金屬之一第一比值，該第一比值係小於1，且該第一額外障壁結構具有氮對金屬之一第二比值，該第二比值係大於1。
  9. 一種形成積體晶片結構的方法，包含：形成一下部互連於一基體上方之一下部層間介電(ILD)結構內；形成一導電橋接隨機存取記憶體(CBRAM)堆疊於該下部層間介電結構及該下部互連上； 根據一遮罩圖案化該導電橋接隨機存取記憶體堆疊以界定一導電橋接隨機存取記憶體裝置，該導電橋接隨機存取記憶體裝置包含於一第一電極與一第二電極之間之一轉換層及一離子源層，其中一障壁結構係亦設置於該第一電極與該第二電極之間；以及形成一上部互連於該導電橋接隨機存取記憶體裝置上方之一上部層間介電結構內，該上部互連耦接至該第二電極；其中該障壁結構包含一梯度氮含量，該梯度氮含量於沿著該障壁結構之一底部表面的一第一氮含量與沿著該障壁結構之一頂部表面的一第二氮含量之間連續地變化。
  10. 如請求項9所述之方法，進一步包含：在圖案化該導電橋接隨機存取記憶體堆疊之後，在大於大約400℃之一溫度下實行一高溫製程，其中該障壁結構係被配置成於該高溫製程期間減輕從該離子源層至該轉換層之金屬離子的熱擴散。
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