[go: up one dir, main page]

TWI831035B - 半導體裝置、資料儲存系統與終端電路控制方法 - Google Patents

半導體裝置、資料儲存系統與終端電路控制方法 Download PDF

Info

Publication number
TWI831035B
TWI831035B TW110128265A TW110128265A TWI831035B TW I831035 B TWI831035 B TW I831035B TW 110128265 A TW110128265 A TW 110128265A TW 110128265 A TW110128265 A TW 110128265A TW I831035 B TWI831035 B TW I831035B
Authority
TW
Taiwan
Prior art keywords
circuit
enable signal
state
chip enable
signal
Prior art date
Application number
TW110128265A
Other languages
English (en)
Other versions
TW202307680A (zh
Inventor
陳燦琳
Original Assignee
瑞昱半導體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 瑞昱半導體股份有限公司 filed Critical 瑞昱半導體股份有限公司
Priority to TW110128265A priority Critical patent/TWI831035B/zh
Priority to US17/858,090 priority patent/US12066956B2/en
Publication of TW202307680A publication Critical patent/TW202307680A/zh
Application granted granted Critical
Publication of TWI831035B publication Critical patent/TWI831035B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50008—Marginal testing, e.g. race, voltage or current testing of impedance
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)

Abstract

一種半導體裝置，包括一控制器電路與一訊號產生電路。控制器電路耦接至複數記憶體裝置，用以產生複數晶片致能訊號，其中晶片致能訊號之一者被提供給記憶體裝置之一者，用以分別致能對應之記憶體裝置。訊號產生電路設置於控制器電路外，用以接收晶片致能訊號，並且根據晶片致能訊號產生一終端電路致能訊號，其中終端電路致能訊號被提供給記憶體裝置。當晶片致能訊號之任一者之一狀態被設定為一致能狀態時，由訊號產生電路根據晶片致能訊號所產生之終端電路致能訊號之一狀態被設定為一致能狀態。

Description

半導體裝置、資料儲存系統與終端電路控制方法
本發明係關於一種半導體裝置內的電路設計，尤指一種可有效降低記憶體裝置與記憶體控制器之間的反射波干擾的電路設計。
為了有效減少訊號反射波對於裝置的影響，兩裝置之間必須實現終端電阻的匹配。舉例而言，當記憶體裝置與記憶體控制器高速運作的情況下，例如，運作於200百萬赫茲(MHz)或更高時，記憶體控制器端必須開啟終端電阻，記憶體裝置端也必須開啟終端電阻，在兩端的電阻達成匹配的狀態下，就能有效的減少訊號的反射波，達成高速且低干擾的存取運作。
一般而言，為了提高存取效率，記憶體控制器可同時連接多個記憶體裝置，所述多個記憶體裝置則透過共用的匯流排共同連接至記憶體控制器。於此情況下，記憶體控制器對於運作中的記憶體裝置的存取操作也可能被非運作中的記憶體裝置干擾。非運作中的記憶體，因為共用匯流排，也會產生小量的反射波。特別是，當記憶體運作速度更提高時，訊號反射波所造成的干擾也更為嚴重，導致小量的反射波也必須加以處理。
因此，需要一種新的半導體裝置設計，或者適用於半導體裝置內的電路設計，其可有效減少非運作中的記憶體裝置產生的反射波干擾。
本發明之一目的在於提供一種適用於半導體裝置內的電路設計，可有效減少非運作中的記憶體裝置產生的反射波干擾。
根據本發明之一實施例，一種半導體裝置包括一控制器電路與一訊號產生電路。控制器電路耦接至複數記憶體裝置，用以產生複數晶片致能訊號，其中晶片致能訊號之一者被提供給記憶體裝置之一者，用以分別致能對應之記憶體裝置。訊號產生電路設置於控制器電路外，用以接收晶片致能訊號，並且根據晶片致能訊號產生一終端電路致能訊號，其中終端電路致能訊號被提供給記憶體裝置。當晶片致能訊號之任一者之一狀態被設定為一致能狀態時，由訊號產生電路根據晶片致能訊號所產生之終端電路致能訊號之一狀態被設定為一致能狀態。
根據本發明之另一實施例，一種資料儲存系統包括一控制器電路、複數記憶體裝置與一訊號產生電路。控制器電路用以產生複數晶片致能訊號，並透過一匯流排傳送複數存取訊號。複數記憶體裝置共同耦接至匯流排，各記憶體裝置分別接收晶片致能訊號之一者與一終端電路致能訊號。各記憶體裝置響應於接收到之晶片致能訊號之一狀態選擇性地被致能，用以透過匯流排自控制器電路接收訊號，並且根據終端電路致能訊號之一狀態決定是否開啟一內部終端電路。訊號產生電路用以接收晶片致能訊號，並且根據晶片致能訊號產生終端電路致能訊號。當晶片致能訊號之任一者之狀態被設定為一致能狀態時，終端電路致能訊號之狀態被設定為一致能狀態。
根據本發明之另一實施例，一種終端電路控制方法包括：由一訊號產生電路自一控制器電路接收複數晶片致能訊號，其中晶片致能訊號之一者被提供給複數記憶體裝置之一者；由訊號產生電路根據晶片致能訊號產生一終端 電路致能訊號，其中終端電路致能訊號被提供給記憶體裝置；以及由各記憶體裝置根據接收到之晶片致能訊號之一狀態及/或終端電路致能訊號之一狀態控制一內部終端電路。
100,200:資料儲存系統
110,210:控制器電路
120-0~120-7,220-0~220-7:記憶體裝置
230-0,230-1:訊號產生電路
CE0~CE3:晶片致能訊號
Data_Bus_0,Data_Bus_1:匯流排
ODT_EN:終端電路致能訊號
第1圖係顯示一資料儲存系統之範例方塊圖。
第2圖係顯示根據本發明之一實施例所述之資料儲存系統之範例方塊圖。
第3圖係顯示根據本發明之一實施例所述之終端電路控制方法流程圖。
第1圖係顯示一資料儲存系統之範例方塊圖。資料儲存系統100可包括一控制器電路110與複數記憶體裝置120-0~120-3與120-4~120-7。資料儲存系統100可具有多通道的架構，其可包含由記憶體裝置120-0~120-3組成的第一通道，以及由記憶體裝置120-4~120-7組成的第二通道。控制器電路110透過匯流排Data_Bus_0耦接至記憶體裝置120-0~120-3，以及透過匯流排Data_Bus_1耦接至記憶體裝置120-4~120-7。因此，第一通道內的匯流排Data_Bus_0由記憶體裝置120-0~120-3共用，第二通道內的匯流排Data_Bus_1由記憶體裝置120-4~120-7共用。控制器電路110透過共用之匯流排傳送複數存取訊號，例如，存取指令或讀寫之資料，至記憶體裝置120-0~120-3與記憶體裝置120-4~120-7。
控制器電路可產生複數晶片致能訊號，各晶片致能訊號被提供至記憶體裝置120-0~120-7之其中一者，用以選擇性地致能對應的記憶體裝置。於同一時間，對於一個通道，控制器電路110可致能其中的一個記憶體裝置，並透過對應之晶片致能訊號通知/致能該記憶體裝置。被致能的記憶體裝置為運作中的 記憶體裝置，具有存取對應之匯流排的權限。因此，此時控制器電路110可對運作中的記憶體裝置執行存取操作，並透過匯流排將訊號傳送給運作中的記憶體裝置，或自運作中的記憶體裝置接收訊號。另一方面，同一通道內未被致能的記憶體裝置則為非運作中的記憶體裝置，非運作中的記憶體裝置不具有存取匯流排的權限。
如上所述，雖然非運作中的記憶體裝置不具有存取匯流排的權限，但不僅運作中的記憶體裝置本身，非運作中的記憶體裝置也會因耦接到共用的匯流排而產生反射波，進而干擾運作中的記憶體裝置。因為匯流排是共用的，所以匯流排上的訊號也會傳到非運作中的記憶體裝置，進而產生小量的反射波。此反射波會干擾控制器電路110與運作中的記憶體裝置之間傳送的訊號。因此，在共用匯流排的架構中，不僅運作中的記憶體裝置，非運作中的記憶體裝置也必須被通知何時應開啟其內部終端電路，例如，至少一終端電阻，以減少在非運作狀況下產生小量反射波干擾運作中的記憶體裝置。
第2圖係顯示根據本發明之一實施例所述之資料儲存系統之範例方塊圖。資料儲存系統200可包括一控制器電路210與複數記憶體裝置220-0~220-3記憶體裝置與220-4~220-7。資料儲存系統200可具有多通道的架構，其可包含由記憶體裝置220-0~220-3組成的第一通道，以及由記憶體裝置220-4~220-7組成的第二通道。控制器電路210透過匯流排Data_Bus_0耦接至記憶體裝置220-0~220-3，以及透過匯流排Data_Bus_1耦接至記憶體裝置220-4~220-7。即，記憶體裝置220-0~220-3共同耦接至匯流排Data_Bus_0，因此，第一通道內的匯流排Data_Bus_0由記憶體裝置220-0~220-3共用。同樣地，記憶體裝置220-4~220-7共同耦接至匯流排Data_Bus_1，因此，第二通道內的匯流排Data_Bus_1由記憶體裝置220-4~220-7共用。
根據本發明之一實施例，控制器電路210可為一快閃記憶體控制器， 例如，一NAND型快閃記憶體控制器，記憶體裝置220-0~220-7可為快閃記憶體裝置，例如，NAND型快閃記憶體裝置。其中，各記憶體裝置220-0~220-7可為一記憶體晶片(chip)或晶粒(die)，並且各記憶體裝置220-0~220-7可包含內建之內部終端電路(圖未示出)，例如，晶粒上終端電路(On Die Termination，縮寫ODT)。根據本發明之一實施例，各記憶體裝置220-0~220-7所包含之內部終端電路可至少包含一終端電阻，並且此終端電阻具有一個以上可選擇之檔位，以提供不同強度的阻抗作為選擇。
控制器電路210可產生複數晶片致能訊號，各晶片致能訊號被提供至記憶體裝置220-0~220-7之其中一者，用以選擇性地致能對應的記憶體裝置。例如，傳送於第一通道內的晶片致能訊號CE0會被提供給記憶體裝置220-0，傳送於第一通道內的晶片致能訊號CE1會被提供給記憶體裝置220-1，並依此類推。同樣地，傳送於第二通道內的晶片致能訊號CE0會被提供給記憶體裝置220-4，傳送於第二通道內的晶片致能訊號CE1會被提供給記憶體裝置220-5，並依此類推。
如上所述，於同一時間，對於一個通道，控制器電路210可致能其中的一個記憶體裝置，並透過對應之晶片致能訊號通知/致能該記憶體裝置。舉例而言，控制器電路210可將晶片致能訊號CE0之一狀態設定為一致能(enable)狀態，例如，將其電壓位準設定為邏輯高位準，用以分別致能記憶體裝置220-0與220-4。被致能的記憶體裝置為運作中的記憶體裝置，具有存取對應之匯流排的權限。因此，此時控制器電路220可透過對應之匯流排對運作中的記憶體裝置執行存取操作，並透過對應之匯流排將訊號傳送給運作中的記憶體裝置，或自運作中的記憶體裝置接收訊號。另一方面，同一通道內未被致能的記憶體裝置則為非運作中的記憶體裝置，非運作中的記憶體裝置不具有存取匯流排的權限。舉例而言，控制器電路210可將晶片致能訊號CE1~CE3之一狀態設定為一禁能 (disable)狀態，例如，將其電壓位準設定為邏輯低位準，用以分別禁能記憶體裝置220-1~220-3與記憶體裝置220-5~220-7。被禁能的記憶體裝置不具有存取匯流排的權限。
根據本發明之一實施例，為了有效減少非運作中的記憶體裝置的反射波干擾，同時不額外增加控制器電路210所必須輸出的控制訊號數量，資料儲存系統200可更包括一訊號產生電路，例如，訊號產生電路230-0與230-1。訊號產生電路230-0與230-1設置於控制器電路210外，用以於對應之通道內接收晶片致能訊號CE0~CE3，並且根據晶片致能訊號CE0~CE3產生一終端電路致能訊號ODT_EN。
根據本發明之一實施例，終端電路致能訊號ODT_EN會被提供給各記憶體裝置，例如，第一通道內的終端電路致能訊號ODT_EN會被提供給記憶體裝置220-0~220-3，第二通道內的終端電路致能訊號ODT_EN會被提供給記憶體裝置220-4~220-7。
根據本發明之一實施例，當晶片致能訊號CE0~CE3之任一者之一狀態被設定為致能狀態(例如，具有邏輯高位準)時，由訊號產生電路230-0及/或230-1根據晶片致能訊號CE0~CE3所產生之終端電路致能訊號ODT_EN之一狀態會被設定為一致能狀態(例如，具有邏輯高位準)。如本文所用，「A及/或B」係指列出的關聯項目(A、B)中的一個或多個的任意組合(例如為A、B或A與B之組合)。
根據本發明之一實施例，各記憶體裝置可根據接收到之晶片致能訊號之一狀態及/或終端電路致能訊號ODT_EN之一狀態控制其內部終端電路。例如，於本發明之一實施例中，各記憶體裝置可根據接收到之終端電路致能訊號ODT_EN之一狀態決定是否開啟其內部終端電路。當接收到的終端電路致能訊號ODT_EN之狀態被設定為所述致能狀態時，記憶體裝置220-0~220-3與 220-4~220-7會開啟其所包含之內部終端電路。因此，於本發明之一實施例中，當一通道內的一個記憶體裝置響應於對應之晶片致能訊號被致能而成為運作中的記憶體裝置時，為了消除反射波干擾，所有記憶體裝置皆可響應於終端電路致能訊號ODT_EN之致能狀態開啟其內部終端電路。
根據本發明之另一實施例，各記憶體裝置220-0~220-7所包含之內部終端電路可至少包含一終端電阻，並且此終端電阻具有一個以上可選擇之檔位，以提供不同強度的阻抗作為選擇。例如，各記憶體裝置220-0~220-7所包含之內部終端電路可包含一可變電阻作為所述終端電阻，或者可包括複數個具有不同電阻值的電阻作為所述終端電阻。於此實施例中，當接收到的終端電路致能訊號ODT_EN之狀態被設定為所述致能狀態時，記憶體裝置220-0~220-3與記憶體裝置220-4~220-7可更分別根據接收到之晶片致能訊號之狀態選擇應開啟之內部終端電路之檔位。
更具體的說，內部終端電路可被選擇性地設定在至少一第一檔位與一第二檔位，其中當內部終端電路運作於第一檔位時所提供之一阻抗將不同於內部終端電路運作於第二檔位時所提供之一阻抗。舉例而言，第二檔位所對應之阻抗強度可低於第一檔位所對應之阻抗強度。於本發明之實施例中，對於運作中的記憶體裝置，內部終端電路可被設定於阻抗強度較強的檔位，例如，第一檔位，使內部終端電路運作時可提供相對較大的阻抗。對於非運作中的記憶體裝置，內部終端電路可被設定於阻抗強度較低的檔位，例如，第二檔位，使內部終端電路運作時可提供相對較小的阻抗。
因此，於此實施例中，於各記憶體裝置可根據接收到之晶片致能訊號之一狀態及/或終端電路致能訊號ODT_EN之一狀態控制其內部終端電路時，當記憶體裝置所接收到之晶片致能訊號(即，晶片致能訊號CE0~CE3之其中一者)之狀態被設定為致能狀態且終端電路致能訊號ODT_EN之狀態也被設定為致能 狀態時，代表此記憶體裝置為運作中的記憶體裝置且必須開啟其內部終端電路，因此此記憶體裝置可開啟其內部終端電路並將內部終端電路設定在第一檔位。另一方面，當記憶體裝置所接收到之晶片致能訊號(即，晶片致能訊號CE0~CE3之其中一者)之狀態被設定為禁能狀態而終端電路致能訊號ODT_EN之狀態被設定為致能狀態時，代表此記憶體裝置為非運作中的記憶體裝置且必須開啟其內部終端電路，則此記憶體裝置可開啟其內部終端電路並將內部終端電路設定在阻抗不同於第一檔位之第二檔位。
根據本發明之一實施例，資料儲存系統200內之一或多個裝置可被設置於一半導體裝置內，例如，控制器電路210以及訊號產生電路230-0與230-1可被設置於一半導體裝置內。或者，控制器電路210以及訊號產生電路230-0與230-1的一個整體可被視為一半導體裝置。此外，根據本發明之一實施例，所述半導體裝置可更包括一印刷電路板，並且控制器電路210以及訊號產生電路230-0與230-1被設置於印刷電路板上。控制器電路210與訊號產生電路230-0與230-1可透過印刷電路板上的銅線或走線相連。根據本發明之一實施例，訊號產生電路230-0與230-1可透過印刷電路板上的銅線或走線連接控制器電路210的複數晶片致能訊號輸出埠或輸出針腳，用以接收對應的晶片致能訊號，例如，晶片致能訊號CE0~CE3。
根據本發明之一實施例，訊號產生電路230-0與230-1可分別包括一或多個邏輯閘，用以接收晶片致能訊號CE0~CE3，並且根據晶片致能訊號CE0~CE3執行對應之邏輯運算以產生終端電路致能訊號ODT_EN。所述邏輯閘的類型與數量可根據晶片致能訊號CE0~CE3及/或終端電路致能訊號ODT_EN被設定為高位動作(Active high)或低位動作(Active low)而彈性選擇。例如，於本發明之一實施例中，若晶片致能訊號CE0~CE3與終端電路致能訊號ODT_EN被設定為高位動作，則訊號產生電路230-0與230-1可分別包括一或邏輯閘(OR gate)。或邏輯閘可 包括複數輸入端，例如，4個輸入端，用以自控制器電路210接收晶片致能訊號CE0~CE3，並對接收到的晶片致能訊號CE0~CE3執行邏輯或運算以產生終端電路致能訊號ODT_EN。若晶片致能訊號CE0~CE3被設定為高位動作而終端電路致能訊號ODT_EN被設定為低位動作，則訊號產生電路230-0與230-1可分別包括一反或邏輯閘(NOR gate)，用以自控制器電路210接收晶片致能訊號，並對接收到的晶片致能訊號執行邏輯非或運算以產生終端電路致能訊號ODT_EN。
需注意的是，於本發明之實施例中，控制器電路210無須新增任何電路與輸出埠或輸出針腳來輸出記憶體裝置所需的終端電路致能訊號。於本發明之實施例中，訊號產生電路直接利用控制器電路210所輸出的晶片致能訊號便能產生終端電路致能訊號。相較於需要由控制器電路產生並輸出記憶體裝置所需的終端電路致能訊號的設計，本發明所提出之電路設計的好處在於，控制器電路的輸出埠或輸出針腳數量不會因為記憶體裝置的通道數增加而增加，如此可有效降低控制器電路的製作成本。特別是，於多通道的架構之下，若資料儲存系統的設計為需要由控制器電路產生並輸出記憶體裝置所需的終端電路致能訊號，則當控制器電路耦接的記憶體通道數越多，控制器電路需新增的輸出埠或輸出針腳數量就越多，如此將大幅提升控制器電路的製作成本。因此，本發明所提出之電路設計可有效解決控制器電路的製作成本將隨記憶體通道數增加而提升的問題。基於本發明所提出之電路設計，由於終端電路致能訊號可直接利用現有的晶片致能訊號被產生，因此控制器電路210無須新增任何電路與輸出埠或輸出針腳來輸出記憶體裝置所需的終端電路致能訊號。
第3圖係顯示根據本發明之一實施例所述之終端電路控制方法流程圖，其適用於以上所述之半導體裝置及/或資料儲存系統，並可包括以下步驟：
步驟S302：由訊號產生電路自一控制器電路接收複數晶片致能訊號。如上所述，各晶片致能訊號也會被提供給一個對應的記憶體裝置，用以響 應於晶片致能訊號被設定的狀態致能或禁能對應之記憶體裝置。
步驟S304：由訊號產生電路根據晶片致能訊號產生一終端電路致能訊號，例如，訊號產生電路可根據晶片致能訊號被設定的狀態設定終端電路致能訊號的狀態。此外，終端電路致能訊號會被提供給各記憶體裝置。例如，如第2圖所示，訊號產生電路可分別為不同通道的記憶體裝置根據其所接收的晶片致能訊號產生對應的終端電路致能訊號，並將終端電路致能訊號提供給對應通道內的記憶體裝置。
步驟S306：由各記憶體裝置根據接收到之晶片致能訊號之一狀態及/或終端電路致能訊號之一狀態控制一內部終端電路。於本發明之一實施例中，各記憶體裝置可根據接收到的終端電路致能訊號之一狀態決定是否開啟其內部終端電路。當接收到的終端電路致能訊號之狀態被設定為致能狀態時，記憶體裝置可開啟其內部終端電路。於本發明之另一實施例中，各記憶體裝置可根據接收到的終端電路致能訊號之一狀態決定是否開啟其內部終端電路，並且於必需開啟其內部終端電路時，可進一步根據接收到的晶片致能訊號之狀態選擇內部終端電路之一檔位。如上所述，對於運作中的記憶體裝置，內部終端電路可被設定於阻抗強度較強的檔位，例如，第一檔位，對於非運作中的記憶體裝置，內部終端電路可被設定於阻抗強度較低的檔位，例如，第二檔位。應瞭解到，在本實施例所提及的步驟，除特別敘明其順序者外，均可依實際需要調整其前後順序，甚至可同時或部分同時執行。
如此一來，可有效減少非運作中的記憶體裝置產生的反射波干擾，並且可有效降低控制器電路的製作成本。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
200:資料儲存系統
210:控制器電路
220-0~220-7:記憶體裝置
230-0,230-1:訊號產生電路
CE0~CE3:晶片致能訊號
Data_Bus_0,Data_Bus_1:匯流排
ODT_EN:終端電路致能訊號

Claims (9)

  1. 一種半導體裝置，包括：一控制器電路，耦接至複數記憶體裝置，用以產生複數晶片致能訊號，其中該等晶片致能訊號之一者被提供給該等記憶體裝置之一者，用以分別致能對應之該記憶體裝置；以及一訊號產生電路，設置於該控制器電路外，用以接收該等晶片致能訊號，並且根據該等晶片致能訊號產生一終端電路致能訊號，其中該終端電路致能訊號被提供給該等記憶體裝置，並且其中當該等晶片致能訊號之任一者之一狀態被設定為一致能狀態時，由該訊號產生電路根據該等晶片致能訊號所產生之該終端電路致能訊號之一狀態被設定為該致能狀態，並且其中響應於該終端電路致能訊號之該致能狀態，該等記憶體裝置之每一者之一內部終端電路皆被開啟。
  2. 如請求項1所述之半導體裝置，更包括：一印刷電路板，其中該控制器電路與該訊號產生電路被設置於該印刷電路板上。
  3. 如請求項1所述之半導體裝置，其中該訊號產生電路包括：一邏輯閘，用以接收該等晶片致能訊號，並且根據該等晶片致能訊號執行一邏輯運算以產生該終端電路致能訊號。
  4. 如請求項1所述之半導體裝置，其中各記憶體裝置之該內部終端電路之一檔位係根據該記憶體裝置所接收之該晶片致能訊號之該狀態被選擇。
  5. 一種資料儲存系統，包括：一控制器電路，用以產生複數晶片致能訊號，並透過一匯流排傳送複數存取訊號；複數記憶體裝置，共同耦接至該匯流排，各記憶體裝置分別接收該等晶片致能訊號之一者與一終端電路致能訊號，各記憶體裝置響應於接收到之該晶片致能訊號之一狀態選擇性地被致能，用以透過該匯流排自該控制器電路接收該等存取訊號，並且根據該終端電路致能訊號之一狀態決定是否開啟一內部終端電路；以及一訊號產生電路，用以接收該等晶片致能訊號，並且根據該等晶片致能訊號產生該終端電路致能訊號，其中當該等晶片致能訊號之任一者之該狀態被設定為一致能狀態時，該終端電路致能訊號之該狀態被設定為該致能狀態，並且其中響應於該終端電路致能訊號之該致能狀態，該等記憶體裝置之每一者之該內部終端電路皆被開啟。
  6. 如請求項5所述之資料儲存系統，其中於該終端電路致能訊號之該狀態被設定為該致能狀態時，該等記憶體裝置更分別根據接收到之該晶片致能訊號之該狀態選擇該內部終端電路之一檔位。
  7. 如請求項5所述之資料儲存系統，更包括：一印刷電路板，其中該控制器電路與該訊號產生電路被設置於該印刷電路板上。
  8. 如請求項5所述之資料儲存系統，其中該訊號產生電路包括：一邏輯閘，用以接收該等晶片致能訊號，並且根據該等晶片致能訊號執行 一邏輯運算以產生該終端電路致能訊號。
  9. 一種終端電路控制方法，包括：由一訊號產生電路自一控制器電路接收複數晶片致能訊號，其中該等晶片致能訊號之一者被提供給複數記憶體裝置之一者；由該訊號產生電路根據該等晶片致能訊號產生一終端電路致能訊號，其中該終端電路致能訊號被提供給該等記憶體裝置；以及由各記憶體裝置根據接收到之該晶片致能訊號之一狀態及/或該終端電路致能訊號之一狀態控制一內部終端電路，並且其中響應於該終端電路致能訊號之一致能狀態，該等記憶體裝置之每一者之該內部終端電路皆被開啟。
TW110128265A 2021-08-02 2021-08-02 半導體裝置、資料儲存系統與終端電路控制方法 TWI831035B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW110128265A TWI831035B (zh) 2021-08-02 2021-08-02 半導體裝置、資料儲存系統與終端電路控制方法
US17/858,090 US12066956B2 (en) 2021-08-02 2022-07-06 Semiconductor device, data storage system and method for controlling termination circuits

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW110128265A TWI831035B (zh) 2021-08-02 2021-08-02 半導體裝置、資料儲存系統與終端電路控制方法

Publications (2)

Publication Number Publication Date
TW202307680A TW202307680A (zh) 2023-02-16
TWI831035B true TWI831035B (zh) 2024-02-01

Family

ID=85038496

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110128265A TWI831035B (zh) 2021-08-02 2021-08-02 半導體裝置、資料儲存系統與終端電路控制方法

Country Status (2)

Country Link
US (1) US12066956B2 (zh)
TW (1) TWI831035B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI249104B (en) * 2004-06-23 2006-02-11 Via Tech Inc Control device, method, and system for accessing data from an external memory module
US20100232196A1 (en) * 2009-03-12 2010-09-16 Samsung Electronics Co., Ltd. Multi-chip package semiconductor memory device providing active termination control
US20140112084A1 (en) * 2006-12-21 2014-04-24 Rambus Inc. On-Die Termination of Address and Command Signals
US10171078B2 (en) * 2010-11-04 2019-01-01 Samsung Electronics Co., Ltd. Nonvolatile memory devices with on die termination circuits and control methods thereof
US20210201964A1 (en) * 2017-11-03 2021-07-01 Samsung Electronics Co., Ltd. Memory device including on-die-termination circuit

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100541045B1 (ko) * 2003-05-13 2006-01-10 삼성전자주식회사 듀얼 뱅크 시스템, 이 시스템에 사용을 위한 메모리, 및이 메모리의 온 다이 종단 방법
US7516281B2 (en) * 2004-05-25 2009-04-07 Micron Technology, Inc. On-die termination snooping for 2T applications in a memory system implementing non-self-terminating ODT schemes
US7164600B2 (en) * 2004-12-10 2007-01-16 Micron Technology Inc Reducing DQ pin capacitance in a memory device
US7560956B2 (en) * 2005-08-03 2009-07-14 Micron Technology, Inc. Method and apparatus for selecting an operating mode based on a determination of the availability of internal clock signals
JP2009252322A (ja) * 2008-04-09 2009-10-29 Nec Electronics Corp 半導体メモリ装置
KR20170005328A (ko) * 2015-07-03 2017-01-12 에스케이하이닉스 주식회사 반도체 장치 및 반도체 시스템
JP6509711B2 (ja) * 2015-10-29 2019-05-08 東芝メモリ株式会社 不揮発性半導体記憶装置及びメモリシステム
CN109791786B (zh) * 2016-10-31 2023-01-17 英特尔公司 针对存储设备识别和功率管理控制应用片选

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI249104B (en) * 2004-06-23 2006-02-11 Via Tech Inc Control device, method, and system for accessing data from an external memory module
US20140112084A1 (en) * 2006-12-21 2014-04-24 Rambus Inc. On-Die Termination of Address and Command Signals
US20100232196A1 (en) * 2009-03-12 2010-09-16 Samsung Electronics Co., Ltd. Multi-chip package semiconductor memory device providing active termination control
US10171078B2 (en) * 2010-11-04 2019-01-01 Samsung Electronics Co., Ltd. Nonvolatile memory devices with on die termination circuits and control methods thereof
US20210201964A1 (en) * 2017-11-03 2021-07-01 Samsung Electronics Co., Ltd. Memory device including on-die-termination circuit

Also Published As

Publication number Publication date
US12066956B2 (en) 2024-08-20
US20230033739A1 (en) 2023-02-02
TW202307680A (zh) 2023-02-16

Similar Documents

Publication Publication Date Title
US6809546B2 (en) On-chip termination apparatus in semiconductor integrated circuit, and method for controlling the same
US8664972B2 (en) Memory control circuit, memory control method, and integrated circuit
US6026456A (en) System utilizing distributed on-chip termination
JP4685486B2 (ja) Ｏｄｔを効果的に制御するメモリモジュールシステム
US8390317B2 (en) Bidirectional equalizer with CMOS inductive bias circuit
KR101606452B1 (ko) 아더 터미네이션을 구현하는 멀티 칩 패키지 구조의 반도체메모리 장치 및 터미네이션 제어 방법
US10318464B1 (en) Memory system and method for accessing memory system
EP2348634B1 (en) Low consumption flip-flop circuit with data retention and method thereof
US20020049556A1 (en) Method and apparatus for independent output driver calibration
JP2009252322A (ja) 半導体メモリ装置
US10580467B2 (en) Memory interface and memory system including plurality of delay adjustment circuits shared by memory read and write circuits for adjusting the timing of read and write data signals
US20200152261A1 (en) Methods and apparatus for reduced area control register circuit
US8036011B2 (en) Memory module for improving signal integrity and computer system having the same
US20250191624A1 (en) Memory device and operation method thereof
TWI831035B (zh) 半導體裝置、資料儲存系統與終端電路控制方法
US7512024B2 (en) High-speed memory device easily testable by low-speed automatic test equipment and input/output pin control method thereof
US20130058173A1 (en) Semiconductor apparatus
CN112540665B (zh) 存储器频率切换装置和方法
US20200004436A1 (en) One-die trermination control for memory systems
CN115938409A (zh) 半导体装置、数据储存系统与终端电路控制方法
US7459929B2 (en) Semiconductor integrated circuit device and on-die termination circuit
US8766668B2 (en) Integrated circuit chip
KR20070081881A (ko) 반도체 기억 소자에서의 다이나믹 온다이터미네이션 회로및 그 방법
US20080301352A1 (en) Bus architecture
CN101506788A (zh) 具有低噪声外围装置的微控制器