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TWI830271B - 半導體結構、其製造方法及半導體存儲器 - Google Patents

半導體結構、其製造方法及半導體存儲器 Download PDF

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TWI830271B
TWI830271B TW111124509A TW111124509A TWI830271B TW I830271 B TWI830271 B TW I830271B TW 111124509 A TW111124509 A TW 111124509A TW 111124509 A TW111124509 A TW 111124509A TW I830271 B TWI830271 B TW I830271B
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TW
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top electrode
contact hole
electrode contact
layer
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TW111124509A
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王曉光
李輝輝
胡獻琴
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大陸商長鑫存儲技術有限公司
北京超弦存儲器研究院
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Abstract

本發明實施例公開了一種半導體結構及其製造方法、半導體存儲器。其中，所述半導體結構，包括：磁性隨機存取存儲（MRAM）單元，所述MRAM單元包括底部電極、磁性隧道結（MTJ）堆疊件和頂部電極；部分覆蓋所述MRAM單元側壁及頂面的絕緣層；位於所述絕緣層上，依次層疊設置的第一介質層、停止層及第二介質層；貫穿所述第二介質層、停止層、第一介質層及絕緣層且延伸至所述頂部電極的頂部電極接觸孔；其中，所述頂部電極接觸孔包括連接處位於所述停止層中的第一部分和第二部分；與所述頂部電極接觸的所述第二部分的徑寬隨著所述頂部電極接觸孔深度的增加而逐漸減小。

Description

半導體結構、其製造方法及半導體存儲器
本發明涉及半導體技術領域，尤其涉及一種半導體結構、其製造方法及半導體存儲器。
採用磁性隧道結（MTJ，Magnetic Tunnel Junction）的磁阻式隨機存取記憶體（MRAM，Magnetic Random Access Memory）是固態非揮發性記憶體，它具有高速讀寫、大容量以及低能耗的特點。
然而，相關技術中的MTJ存在性能不佳和金屬污染的問題。
為解決相關技術問題，本發明實施例提出一種半導體結構及其製造方法、半導體存儲器。
本發明實施例提供了一種半導體結構，包括：
MRAM單元，所述MRAM單元包括底部電極、MTJ堆疊件和頂部電極；
部分覆蓋所述MRAM單元側壁及頂面的絕緣層；
位於所述絕緣層上，依次層疊設置的第一介質層、停止層及第二介質層；
貫穿所述第二介質層、停止層、第一介質層及絕緣層且延伸至所述頂部電極的頂部電極接觸孔；其中，所述頂部電極接觸孔包括連接處位於所述停止層中的第一部分和第二部分；與所述頂部電極接觸的所述第二部分的徑寬隨著所述頂部電極接觸孔深度的增加而逐漸減小。
上述方案中，所述第一部分的徑寬大於所述頂部電極的徑寬。
上述方案中，第一介質層的特性參數沿著所述頂部電極接觸孔深度方向存在梯度變化。
上述方案中，所述第一介質層包括連續的介質層，所述連續的介質層的特性參數沿著所述頂部電極接觸孔深度方向存在梯度變化；
或者，
所述第一介質層包括多個堆疊的子介質層，所述多個堆疊的子介質層的特性參數沿著所述頂部電極接觸孔深度方向存在梯度變化。
上述方案中，所述特性參數至少包括以下至少之一：
應力；
剛度；
化學成分的比例。
上述方案中，所述第一介質層的材料包括氮氧化矽；所述特性參數包括化學成分的比例；所述第一介質層的氧氮比例沿著所述頂部電極接觸孔深度增加的方向逐漸變小。
上述方案中，所述第一部分的徑寬隨著所述頂部電極接觸孔深度的增加而逐漸減小；
或者，
所述第一部分的徑寬隨著所述頂部電極接觸孔深度的增加而保持不變。
上述方案中，所述第一部分的徑寬隨著所述頂部電極接觸孔深度的增加而逐漸減小；
所述第二介質層的特性參數沿著所述頂部電極接觸孔深度方向存在梯度變化。
上述方案中，所述停止層的材料包括：氮化矽、氧化矽、碳化矽、或者氮氧化矽。
上述方案中，所述停止層的材料與所述第一介質層的材料相同。
本發明實施例又提供了一種半導體存儲器，包括本發明實施例提供的所述的半導體結構。
本發明實施例還提供了一種半導體結構的製造方法，包括：
提供MRAM單元及絕緣層，所述MRAM單元包括底部電極、MTJ堆疊件和頂部電極，所述絕緣層覆蓋所述MRAM單元的頂面及側壁；
在所述絕緣層上依次形成層疊的第一介質層、停止層及第二介質層；
對所述第二介質層進行第一刻蝕，形成貫穿所述第二介質層且延伸至所述停止層的頂部電極接觸孔的第一部分；
對所述第一介質層及絕緣層進行第二刻蝕，形成貫穿所述第一介質層及絕緣層且延伸至所述頂部電極的加深所述第一部分的頂部電極接觸孔的第二部分；其中，所述第二部分的徑寬隨著所述頂部電極接觸孔深度的增加而逐漸減小。
上述方案中，所述第一部分的徑寬大於所述頂部電極的徑寬。
上述方案中，形成第一介質層，包括：採用隨時間具有梯度變化的沉積參數，形成特性參數沿著所述頂部電極接觸孔深度方向存在梯度變化的第一介質層；
及/或，
所述對所述第一介質層及絕緣層進行第二刻蝕，包括：採用隨時間具有梯度變化的刻蝕參數，對所述第一介質層及絕緣層進行第二刻蝕。
上述方案中，所述第一部分的徑寬隨著所述頂部電極接觸孔深度的增加而逐漸減小；
形成第二介質層，包括：採用隨時間具有梯度變化的沉積參數，形成特性參數沿著所述頂部電極接觸孔深度方向存在梯度變化的第二介質層；
及/或，
所述對所述第二介質層進行第一刻蝕，包括：採用隨時間具有梯度變化的刻蝕參數，對所述第二介質層進行第一刻蝕。
上述方案中，形成第一介質層/第二介質層，包括：
形成連續的第一介質層/第二介質層；所述連續的第一介質層/第二介質層的特性參數沿著所述頂部電極接觸孔深度方向存在梯度變化；
或者，
形成具有多個堆疊的子介質層的第一介質層/第二介質層；所述多個堆疊的子介質層的特性參數沿著所述頂部電極接觸孔深度方向存在梯度變化。
上述方案中，所述沉積參數至少包括以下至少之一：
反應氣體的化學成分的比例；
壓力；
溫度；
功率。
上述方案中，所述特性參數至少包括以下至少之一：
第一介質層/第二介質層的化學成分的比例；
應力；
剛度。
上述方案中，所述第一介質層的刻蝕選擇比沿著所述頂部電極接觸孔深度方向存在梯度變化，所述刻蝕參數至少包括以下至少之一：
刻蝕氣體的化學成分的比例；
溫度；
壓力；
功率。
上述方案中，所述方法還包括：
在所述頂部電極接觸孔中填充導電材料；
對所述導電材料進行平坦化處理，形成頂部電極接觸插塞。
本發明實施例公開了一種半導體結構及其製造方法、半導體存儲器。其中，所述半導體結構，包括：MRAM單元，所述MRAM單元包括底部電極、MTJ堆疊件和頂部電極；部分覆蓋所述MRAM單元側壁及頂面的絕緣層；位於所述絕緣層上，依次層疊設置的第一介質層、停止層及第二介質層；貫穿所述第二介質層、停止層、第一介質層及絕緣層且延伸至所述頂部電極的頂部電極接觸孔；其中，所述頂部電極接觸孔包括連接處位於所述停止層中的第一部分和第二部分；與所述頂部電極接觸的所述第二部分的徑寬隨著所述頂部電極接觸孔深度的增加而逐漸減小。本發明實施例中透過利用刻蝕停止層進行頂部電極接觸孔刻蝕的第一次控制；然後在頂部電極接觸孔後部分的刻蝕中，使用漸縮刻蝕技術進行頂部電極接觸孔刻蝕的第二次控制，透過兩次前述的兩次控制，使得頂部電極接觸孔著陸在MRAM單元的MTJ堆疊件時，可控性得到明顯的改善。如此，可以避免由於頂部電極接觸孔著陸時的過度蝕刻所導致MTJ性能惡化和金屬污染問題。
下面將參照圖式更詳細地描述本發明揭露的示例性實施方式。雖然圖式中顯示了本發明的示例性實施方式，然而應當理解，可以以各種形式實現本發明，而不應被這裡闡述的具體實施方式所限制。相反，提供這些實施方式是為了能夠更透徹地理解本發明，並且能夠將本發明揭露的範圍完整的傳達給本領域具有通常知識者。
在下文的描述中，給出了大量具體的細節以便提供對本發明更為徹底的理解。然而，對於本領域具有通常知識者而言顯而易見的是，本發明可以無需一個或多個這些細節而得以實施。在其他的例子中，為了避免與本發明發生混淆，對於本領域公知的一些技術特徵未進行描述；即，這裡不描述實際實施例的全部特徵，不詳細描述公知的功能和結構。
在圖式中，為了清楚，層、區、元件的尺寸以及其相對尺寸可能被誇大。自始至終相同元件符號表示相同的元件。
應當明白，空間關係術語例如「在…下」、「在…下面」、「下面的」、「在…之下」、「在…之上」、「上面的」等，在這裡可為了方便描述而被使用從而描述圖中所示的一個元件或特徵與其它元件或特徵的關係。應當明白，除了圖中所示的取向以外，空間關係術語意圖還包括使用和操作中的器件的不同取向。例如，如果圖式中的器件翻轉，然後，描述為「在其它元件下面」或「在其之下」或「在其下」元件或特徵將取向為在其它元件或特徵「上」。因此，示例性術語「在…下面」和「在…下」可包括上和下兩個取向。器件可以另外地取向（旋轉90度或其它取向）並且在此使用的空間描述語相應地被解釋。
在此使用的術語的目的僅在於描述具體實施例並且不作為本發明的限制。在此使用時，單數形式的「一」、「一個」和「所述/該」也意圖包括複數形式，除非上下文清楚指出另外的方式。還應明白術語「組成」及/或「包括」，當在該說明書中使用時，確定所述特徵、整數、步驟、操作、元件及/或部件的存在，但不排除一個或更多其它的特徵、整數、步驟、操作、元件、部件及/或組的存在或添加。在此使用時，術語「及/或」包括相關所列項目的任何及所有組合。
為了能夠更加詳盡地瞭解本發明實施例的特點與技術內容，下面結合圖式對本發明實施例的實現進行詳細闡述，所附圖式僅供參考說明之用，並非用來限定本發明實施例。
磁性隨機存取存儲器包括多個作為MRAM單元。每個MRAM單元（又稱為MTJ柱）包括：底部電極（BE，Below Electrode）、MTJ堆疊件及頂部電極（TE，Top Electrode）。MTJ堆疊件通常為三明治結構，MTJ堆疊件可以包括：記憶層、勢壘層以及參考層。
實際應用中，磁性隨機存取存儲器的位線透過頂部電極接觸插塞、頂部電極與MRAM的MTJ堆疊件電連接。並且，為了增加電連接的可靠性，頂部電極接觸孔的底部尺寸大於MTJ柱的頂部尺寸。
相關技術中，MRAM的頂部電極接觸的形成方法包括：直接在MTJ柱上形成頂部電極接觸孔；然後在該頂部電極接觸孔中沉積金屬，形成頂部電極接觸插塞。
頂部電極接觸孔著陸在MTJ柱上的可控性對於MRAM單元的品質好壞至關重要。相關技術中，採用直接在MTJ柱上形成頂部電極接觸孔的方式存在過度蝕刻的風險，該過度刻蝕使得頂部電極接觸孔凹陷到MTJ柱的封裝層中，此時，會導致MTJ性能不佳和金屬污染問題。由於頂部電極接觸孔落在MTJ柱上的可控性對於MRAM單元形成後的品質至關重要，頂部電極接觸孔精準著陸在MTJ柱上是磁性隨機存取存儲器製造中的一個挑戰。
換句話說，相關技術中，頂部電極接觸孔著陸在MTJ柱上時，存在可控性較差、均勻性不佳的問題；同時，頂部電極接觸孔和MTJ柱之間的關鍵尺寸不匹配的問題。
為此，提出了本發明實施例的以下技術方案。
本發明實施例提供一種半導體結構的製造方法，圖1為本發明實施例提供的一種半導體結構的製造方法的實現流程示意圖。如圖1所示，所述方法包括以下步驟：
步驟101：提供MRAM單元及絕緣層，所述MRAM單元包括底部電極、MTJ堆疊件和頂部電極，所述絕緣層覆蓋所述MRAM單元的頂面及側壁；
步驟102：在所述絕緣層上依次形成層疊的第一介質層、停止層及第二介質層；
步驟103：對所述第二介質層進行第一刻蝕，形成貫穿所述第二介質層且延伸至所述停止層的頂部電極接觸孔的第一部分；
步驟104：對所述第一介質層及絕緣層進行第二刻蝕，形成貫穿所述第一介質層及絕緣層且延伸至所述頂部電極的加深所述第一部分的頂部電極接觸孔的第二部分；其中，所述第二部分的徑寬隨著所述頂部電極接觸孔深度的增加而逐漸減小。
圖2a-圖2h為本發明實施例的半導體結構的製造方法的實現過程示意圖。下面結合圖2a-圖2h描述本發明實施例的半導體結構的製造方法的實現過程。
其中，在步驟101中，如圖2a所示，所述MRAM單元301包括底部電極3011、MTJ堆疊件3012和頂部電極3013，所述絕緣層302覆蓋所述MRAM單元301的頂面及側壁。
實際應用中，所述底部電極3011的材料為能夠導電的材料，具體可以包括但不限於鉭（Ta）、氮化鉭（TaN）、鈦（Ti）、氮化鈦（TiN）、鎢（W）、氮化鎢（WN）、釕（Ru）中的一種或者幾種。底部電極3011的厚度範圍可以為：5nm～80nm。
實際應用中，所述MTJ堆疊件3012可以包括參考層3012a、勢壘層3012b和記憶層3012c。其中，所述參考層3012a的磁化方向不變，一般可以包括面內型（iSTT-MRAM）或垂直型（pSTT-MRAM）結構，面內型參考層的材料可以包括IrMn或PtMn/CoFe/Ru/CoFe/CoFeB，厚度範圍可以為10～30nm；垂直型參考層一般具有TbCoFe或[Co/Pt]/Co/Ru/[CoPt]/CoFeBm超晶格多層膜結構，通常下面需要一層種子層，例如Ta/Pt，參考層厚度範圍可以為5～20nm；所述勢壘層3012b位於磁性記憶層和磁性參考層中間，起到絕緣的作用，勢壘層的材料可以包括非磁性金屬氧化物，如氧化鎂（MgO）或氧化鋁（Al 2O 3），勢壘層的厚度範圍可以為0.5nm～3nm；所述記憶層3012c用於改變磁化方向，以記錄不同的數據，一般可以包括面內型（iSTT-MRAM）或垂直型（pSTT-MRAM）結構，面內型記憶層的材料可以包括CoFe/CoFeB或CoFe/NiFe，厚度範圍可以為2nm～6nm，垂直型記憶層的材料可以包括CoFeB、CoFe/CoFeB、Fe/CoFeB、CoFeB（Ta，W，Mo）/CoFeB，厚度範圍可以為0.8nm～2nm。需要說明的是，記憶層3012c和參考層3012a的上下位置可以互換。
實際應用中，所述頂部電極3013的材料為能夠導電的材料，具體可以包括但不限於鉭（Ta）、氮化鉭（TaN）、鈦（Ti）、氮化鈦（TiN）、鎢（W）、氮化鎢（WN）中的一種或者幾種。頂部電極3013的厚度範圍可以為：20nm～100nm。
實際應用中，所述絕緣層302的材料可以包括氧化矽（SiOx）、氮氧化矽（SiON）、碳化矽（SiC）、氮化矽（SiN）或者碳氮化矽（SiCN）等。
實際應用中，在一些實施中，形成所述MRAM單元301及絕緣層302的方法包括：依次沉積底部電極材料層、多層磁性隧道結材料層和頂部電極材料層；圖形化定義多層磁性隧道結材料層圖案，並對頂部電極材料層、多層磁性隧道結材料層和底部電極材料層進行刻蝕，形成所述底部電極3011、MTJ堆疊件3012和頂部電極3013；在所述MRAM單元301的頂面及至少部分側壁沉積絕緣層302。
實際應用中，沉積底部電極材料層、多層磁性隧道結材料層、頂部電極材料層和絕緣層時，可以採用化學氣相沉積（CVD，Chemical Vapor Deposition）、物理氣相沉積（PVD，Physical Vapor Deposition）、原子層沉積（ALD，Atomic Layer Deposition）或離子束沉積（IBE，Ion Beam Deposition）等工藝。刻蝕底部電極材料層、多層磁性隧道結材料層、頂部電極材料層時，可以採用反應離子刻蝕（RIE，Reactive Ion Etching）工藝及/或者離子束刻蝕（IBE，Ion Beam Etching）工藝。在一些具體實施中，當採用RIE刻蝕工藝刻蝕頂部電極時，可以採用Cl 2或CF 4等刻蝕氣體執行刻蝕過程；當採用RIE刻蝕工藝刻蝕磁性隧道結堆疊件和底部電極時，可以採用CH 3OH、CH 4/Ar、C 2H 5OH、CH 3OH/Ar或者CO/NH 3等刻蝕氣體執行刻蝕過程。
在步驟102中，如圖2b至2d所示，在所述絕緣層302上依次形成層疊的第一介質層303、停止層304及第二介質層305。
實際應用中，所述第一介質層303的材料與所述第二介質層305的材料可以相同或者不同。第一介質層303的材料與所述第二介質層305的材料具體可以包括氧化矽、氮化矽、碳化矽、氮氧化矽、或其它低k電介質材料。
所述停止層304用於作為所述第二介質層305的刻蝕停止層，基於此，所述停止層304的材料與所述第二介質層305的材料不同。所述停止層的材料具體可以包括氮化矽、氧化矽、碳化矽、或者氮氧化矽等。需要說明的是，停止層304的材料可以與所述第一介質層303的材料相同或不同。當停止層304的材料可與所述第一介質層303的材料相同時，停止層可作為第一介質層的一部分。
可以理解的是，當第一介質層和第二介質層的材料不同時，且第二介質層可以充當第一介質層的刻蝕停止層時，可以省略此處的停止層304。當然，也可以包括多個停止層304。停止層304的材料決定了停止層304對應的頂部電極接觸孔部分的側壁是否存在梯度變化的形貌，本發明實施例中，對於停止層304對應的頂部電極接觸孔部分的側壁是否存在梯度變化的形貌不做限制。
在一些實施例中，在所述絕緣層302上形成第一介質層303，包括：
在所述絕緣層302上沉積介質材料303'（如圖2b所示）；
對所述介質材料303'進行平坦化處理，形成所述第一介質層303（如圖2c所示）。
接下來，如圖2d所示，在第一介質層303的頂面沉積覆蓋所述第一介質層303的停止層304，在停止層304的頂面沉積覆蓋停止層304的第二介質層305。
實際應該中，沉積介質材料303'、停止層304、第二介質層305的方式包括但不限於CVD、PVD或ALD工藝。對所述介質材料303'進行平坦化處理的方式包括但不限於化學機械研磨（CMP，Chemical Mechanical Polishing）。
在步驟103中，如圖2e所示，對所述第二介質層305進行第一刻蝕，形成貫穿所述第二介質層305且延伸至所述停止層304的頂部電極接觸孔的第一部分3061。
實際應用中，進行第一刻蝕的步驟包括：採用乾法刻蝕工藝進行第一刻蝕；其中，所述乾法刻蝕工藝使用含有氟源的刻蝕氣體來執行，更具體的是使用刻蝕氣體中的氟源來執行刻蝕。在一些實施例中，所述乾法刻蝕具體可以為等離子體刻蝕，所述刻蝕氣體可以是CF 4、CHF 3等，或者在本領域已知的其它可用於刻蝕第二介質層305的刻蝕氣體。
需要說明的是，理論上對第二介質層305進行第一刻蝕時，第一刻蝕正好停止在第二介質層305和停止層304之間，而實際應用中，第一刻蝕可能會停止在停止層304的中部。可以理解的是，在本發明實施例中引入停止層的目的在於在進行頂部電極接觸孔的刻蝕時，先進行第一步的控制，該控制可以點對點，提高蝕刻均勻性，從而擴大頂部電極接觸孔著陸的工藝窗口；同時，該控制對頂部電極接觸孔後續的第二刻蝕時著陸位置的對準精度的提升、以及過刻蝕的預防均能起到作用。
基於此，無論第一刻蝕是停止在第二介質層305和停止層304之間還是停止在停止層304的中部均能起到該作用。因此，以上兩種第一刻蝕的停止方式均在本發明的保護範圍內。
在步驟104中，如圖2f所示，對所述第一介質層303及絕緣層302進行第二刻蝕，形成貫穿所述第一介質層303及絕緣層302且延伸至所述頂部電極3013的頂部電極接觸孔306的第二部分3062；其中，所述第二部分3062為第一部分3061的進一步加深，即第一部分3061和第二部分3062共同構成了頂部電極接觸孔306，並且第一部分3061和第二部分3062在第一刻蝕停止的位置處相連。
這裡，所述徑寬可以理解為孔或溝槽沿與孔或溝槽深度方向垂直的方向的開口尺寸。所述第二部分3062的徑寬隨著頂部電極接觸孔306深度的增加而逐漸減小可以理解為第二部分3062的側壁隨著頂部電極接觸孔306深度的增加而呈現如圖2f所示的明顯梯度變化。
需要說明的是，實際應用中，在進行第二刻蝕時，由於刻蝕工藝本身導致的頂部開口尺寸比底部開口尺寸略小的情況，不屬於這裡的第二部分3062的徑寬隨著頂部電極接觸孔306深度的增加而逐漸減小的情況。
可以理解的是，將第二部分3062設置為梯度變化的形貌，可以使後續填充在頂部電極接觸孔306中的頂部電極接觸孔插塞307的徑寬與頂部電極3013接觸處尺寸較小，同時在其他部分尺寸較大，如此可以在保證電連接的可靠性的前提下，解決頂部電極接觸孔和MTJ柱之間的關鍵尺寸不匹配的問題。
並且，當所述第一部分3061的徑寬大於所述頂部電極3013的徑寬時，能夠很容易的實現徑寬比MTJ柱徑寬更大的頂部電極接觸孔插塞，如此，可以增強頂部電極接觸孔插塞的尺寸公差。
實際應用中，所述第一部分3061的徑寬可以隨著所述頂部電極接觸孔306深度的增加而逐漸減小（如圖3所示）；或者，所述第一部分3061的徑寬可以隨著所述頂部電極接觸孔306深度的增加而保持不變（如圖2g所示）。
需要說明的是，這裡如圖2g所示所展示的所述第一部分3061的徑寬可以隨著所述頂部電極接觸孔306深度的增加而保持不變的情況，忽略了實際應用中在進行第一刻蝕時，由於刻蝕工藝本身導致的頂部開口尺寸比底部開口尺寸略小的情況，即由於刻蝕工藝本身導致的頂部開口尺寸比底部開口尺寸略小屬於本發明實施例所描述的隨著所述頂部電極接觸孔306深度的增加而保持不變的情況。
實際應用中，為了形成側壁呈錐形變化的第一部分3061及/或側壁呈錐形變化的第二部分3062，可以透過形成具有梯度變化特性的介質層及/或透過調整刻蝕介質層的蝕刻速率或蝕刻選擇性來實現。具體地：
在一些實施例中，形成第一介質層303，包括：採用隨時間具有梯度變化的沉積參數，形成特性參數沿著所述頂部電極接觸孔深度方向存在梯度變化的第一介質層303；
及/或，
所述對所述第一介質層303及絕緣層302進行第二刻蝕，包括：採用隨時間具有梯度變化的刻蝕參數，對所述第一介質層303及絕緣層302進行第二刻蝕。
在一些實施例中，所述第一部分3061的徑寬隨著所述頂部電極接觸孔306深度的增加而逐漸減小；
形成第二介質層305，包括：採用隨時間具有梯度變化的沉積參數，形成特性參數沿著所述頂部電極接觸孔深度方向存在梯度變化的第二介質305層；
及/或，
所述對所述第二介質層305進行第一刻蝕，包括：採用隨時間具有梯度變化的刻蝕參數，對所述第二介質層305進行第一刻蝕。
也就是說，在實際應用中，至少可以透過以下三種方式來獲得呈錐形變化的側壁形貌。具體地：
第一種：
在生成相應的待刻蝕的介質層（泛指第一介質層或第二介質層）時，採用隨時間具有梯度變化的沉積參數，形成特性參數沿著所述頂部電極接觸孔深度方向存在梯度變化的介質層。在對待刻蝕的介質層進行刻蝕時，採用常規的刻蝕條件進行刻蝕（即並不將某一刻蝕參數刻意進行隨時間的梯度變化設置），在刻蝕時，對於沿著所述頂部電極接觸孔深度方向，此時由於介質層本身的特性參數沿著所述頂部電極接觸孔深度方向存在梯度變化，刻蝕會出現沿著所述頂部電極接觸孔深度方向刻蝕速度或刻蝕選擇比存在梯度變化。可以理解的是，透過合理的控制可以使得沿著所述頂部電極接觸孔深度方向刻蝕速度或刻蝕選擇比逐漸減小，從而出現沿著所述頂部電極接觸孔深度方向開口的尺寸逐漸縮小。
這裡，所述沉積參數至少包括反應氣體的化學成分的比例、壓力、溫度、頻率中至少之一，或者其他能夠起到改變介質層特性參數的沉積參數。
這裡，所述特性參數至少包括介質層的化學成分的比例、應力、剛度中至少之一，或者其他能夠在對介質層施加相同刻蝕參數時能起到改變刻蝕速率或刻蝕選擇比的特性參數。在一具體實施例中，這裡的化學成分的比例可以為SiCN中的C/N，SiON中的O/N，SiOC中的O/C等。
需要說明的是，在形成特性參數存在梯度變化的介質層時，可以僅針對需要進行刻蝕的部分形成，而針對不需要刻蝕的部分則不需要形成特性參數存在梯度變化的介質層。例如，對於第一介質層303，可以僅針對包圍所述頂部電極接觸孔306的第二部分3062的那一部分第一介質層，形成特性參數存在梯度變化的介質層，而對於其他部分的第一介質層可以不形成特性參數存在梯度變化的介質層。當然，其他部分的第一介質層也可以形成特性參數存在梯度變化的介質層。
實際應用中，在形成待刻蝕介質層時，可以形成連續的介質層或者具有多個堆疊的子介質層的介質層。
在一些實施例中，形成第一介質層303/第二介質層305，包括：
形成連續的第一介質層303/第二介質層305；所述連續的第一介質層303/第二介質層305的特性參數沿著所述頂部電極接觸孔306深度方向存在梯度變化；
或者，
形成具有多個堆疊的子介質層的第一介質層303/第二介質層305；所述多個堆疊的子介質層的特性參數沿著所述頂部電極接觸孔306深度方向存在梯度變化。
實際應用中，如圖4a，對於形成具有多個堆疊的子介質層（大於2個堆疊的子介質層），如5個堆疊的子介質層的介質層的情況，介質層的性能即特性參數隨著膜厚即頂部電極接觸孔306深度變化方向存在逐漸減小。圖4b示出了多個堆疊的子介質層，如5個堆疊的子介質層中每個子介質層性能即特性參數的梯度變化的情況。圖4c示出了將圖4b應用到本實施半導體結構中的情形，即第二介質層305包括5個堆疊的子介質層，每個子介質層性能即特性參數梯度變化；第一介質層中包圍所述頂部電極接觸孔306的第二部分3062的那一部分第一介質層303a包括5個堆疊的子介質層，每個子介質層性能即特性參數梯度變化，第一介質層中剩餘部分的第一介質層303b不形成特性參數存在梯度變化的介質層。
實際應用中，形成具有多個堆疊的子介質層的方式包括，逐層依次沉積形成每個子介質層，在形成該介質層時，沉積參數隨時間發生梯度變化，更具體的來說是隨著子介質層的變化而變化。
在一具體實施例中，所述第一介質層303/第二介質層305的材料包括氮氧化矽；所述特性參數包括化學成分的比例；所述第一介質層303/第二介質層305的氧氮比例沿著所述頂部電極接觸孔深度增加的方向逐漸變小。
實際應用中，可以透過等離子體增強化學氣相沉積法（PECVD，Plasma Enhanced Chemical Vapor Deposition）形成氮氧化矽，具體反應過程可以包括：
SiH 4+NH 3+N 2O→SiON
形成的氮氧化矽中氧氮的比例變化可以透過改變通入的反應氣體的化學成分的比例調節，即透過調整N 2O和NH 3的比例可以改變氮氧化矽中氧氮的比例，具體調整的對應關係如表1所示。
表1
N 2O/(N 2O+NH 3)氣體比例 SiON化學計量
90% Si(O0.9  N0.1)
60% Si(O0.7  N0.3)
32% Si(O0.5  N0.5)
10% Si(O0.3  N0.7)
4% Si(O0.1  N0.9)
利用CF 4或CHF 3作為刻蝕氣體對上述具有多個堆疊的子介質層的介質層進行刻蝕，最終得到的錐形變化的側壁形貌如圖6a所示。
實際應用中，如圖5a，對於連續的介質層的情況，介質層的性能即特性參數隨著膜厚即頂部電極接觸孔306深度變化方向逐漸減小。圖5b示出了連續的介質層的特性參數的梯度變化的情況。圖5c示出了將圖5b應用到本實施半導體結構中的情形，即第二介質層305為連續的介質層，其特性參數梯度變化；第一介質層中包圍所述頂部電極接觸孔306的第二部分3062的那一部分第一介質層303a為連續的介質層，其特性參數梯度變化，第一介質層中剩餘部分的第一介質層303b不形成特性參數存在梯度變化的介質層。
實際應用中，形成連續的介質層的方式包括，一次沉積形成介質層，在形成該介質層時，沉積參數隨時間發生梯度變化。
對上述連續的介質層進行刻蝕，最終得到的錐形變化的側壁形貌如圖6b所示。
第二種：
在生成相應的待刻蝕的介質層（泛指第一介質層或第二介質層）時，採用常規的沉積條件進行沉積（即並不將某一沉積參數刻意進行隨時間的梯度變化設置），在對待刻蝕的介質層進行刻蝕時，採用隨時間具有梯度變化的刻蝕參數，此時刻蝕會出現沿著所述頂部電極接觸孔深度方向刻蝕速度或刻蝕選擇比存在梯度變化。可以理解的是，透過合理的控制可以使得沿著所述頂部電極接觸孔深度方向刻蝕速度或刻蝕選擇比逐漸減小，從而出現沿著所述頂部電極接觸孔深度方向開口的尺寸逐漸縮小。
這裡，所述第一介質層的刻蝕選擇比沿著所述頂部電極接觸孔深度方向存在梯度變化，所述刻蝕參數至少包括刻蝕氣體的化學成分的比例、溫度、壓力、射頻功率中至少之一，或者其他能夠起到改變刻蝕速率或刻蝕選擇比的刻蝕參數。
第三種：
將第一種方案和第二種方案同時實施。可以理解的是，第三種方案可以使得側壁的錐形變化更加陡峭。
這裡，形成了側壁錐形變化的第二部分3062，側壁選擇性錐形變化的第一部分3061。
實際應用中，在後續的制程中，需要在頂部電極接觸孔中形成頂部電極接觸插塞。
在一些實施例中，所述方法還包括：
在所述頂部電極接觸孔306中填充導電材料307'（如圖2g所示）；
對所述導電材料307'進行平坦化處理，形成頂部電極接觸插塞307（如圖2h所示）。
實際應該中，填充導電材料307'的方式包括但不限於CVD、PVD或ALD工藝。對所述導電材料307'進行平坦化處理的方式包括但不限於CMP。
本發明實施例涉及包含MRAM單元的半導體結構的製造，尤其涉及頂部電極接觸孔著陸工藝和集成解決方案。透過利用刻蝕停止層來進行頂部電極接觸孔刻蝕控制，然後使用漸縮刻蝕技術降落在MTJ柱上。可以理解的是，由於本發明實施例中的方案適用於具有較小MTJ位單元的高密度MRAM中。
本發明實施例中透過控制對介質層刻蝕中蝕刻速率或蝕刻選擇性的梯度變化來形成錐形形貌，從而能夠實現頂部徑寬比頂部電極徑寬更大的頂部電極接觸孔，進而增強頂部電極接觸孔的尺寸公差。同時，縮小的頂部電極接觸孔的底部尺寸能夠避免損壞MTJ側壁封裝，進而降級了MTJ出現性能不佳或出現金屬污染的風險。此外，本發明實施例提供的包含MRAM單元的半導體結構的製造方法不需要複雜的MTJ平坦化步驟。
基於上述製造方法，本發明實施例還提供一種半導體結構，包括：
MRAM單元，所述MRAM單元包括底部電極、MTJ堆疊件和頂部電極；
部分覆蓋所述MRAM單元側壁及頂面的絕緣層；
位於所述絕緣層上，依次層疊設置的第一介質層、停止層及第二介質層；
貫穿所述第二介質層、停止層、第一介質層及絕緣層且延伸至所述頂部電極的頂部電極接觸孔；其中，所述頂部電極接觸孔包括連接處位於所述停止層中的第一部分和第二部分；與所述頂部電極接觸的所述第二部分的徑寬隨著所述頂部電極接觸孔深度的增加而逐漸減小。
其中，在一些實施例中，所述第一部分的徑寬大於所述頂部電極的徑寬。
在一些實施例中，第一介質層的特性參數沿著所述頂部電極接觸孔深度方向存在梯度變化。
在一些實施例中，所述第一介質層包括連續的介質層，所述連續的介質層的特性參數沿著所述頂部電極接觸孔深度方向存在梯度變化；
或者，
所述第一介質層包括多個堆疊的子介質層，所述多個堆疊的子介質層的特性參數沿著所述頂部電極接觸孔深度方向存在梯度變化。
在一些實施例中，所述特性參數至少包括以下至少之一：
應力；
剛度；
化學成分的比例。
在一些實施例中，所述第一介質層的材料包括氮氧化矽；所述特性參數包括化學成分的比例；所述第一介質層的氮氧比例沿著所述頂部電極接觸孔深度增加的方向逐漸變大。
在一些實施例中，所述第一部分的徑寬隨著所述頂部電極接觸孔深度的增加而逐漸減小；
或者，
所述第一部分的徑寬隨著所述頂部電極接觸孔深度的增加而保持不變。
在一些實施例中，所述第一部分的徑寬隨著所述頂部電極接觸孔深度的增加而逐漸減小；
所述第二介質層的特性參數沿著所述頂部電極接觸孔深度方向存在梯度變化。
在一些實施例中，所述停止層的材料包括：氮化矽、氧化矽、碳化矽、或者氮氧化矽。
在一些實施例中，所述停止層的材料與所述第一介質層的材料相同。
在一些實施例中，所述半導體結構還包括：位於所述頂部電極接觸孔中的頂部電極接觸插塞；所述頂部電極接觸插塞的材料包括導電材料。
本發明實施例又提供了一種半導體存儲器，包括本發明實施例提供的所述的半導體結構。
應理解，說明書通篇中提到的“一個實施例”或“一實施例”意味著與實施例有關的特定特徵、結構或特性包括在本發明的至少一個實施例中。因此，在整個說明書各處出現的“在一個實施例中”或“在一實施例中”未必一定指相同的實施例。此外，這些特定的特徵、結構或特性可以任意適合的方式結合在一個或多個實施例中。應理解，在本發明的各種實施例中，上述各過程的序號的大小並不意味著執行順序的先後，各過程的執行順序應以其功能和內在邏輯確定，而不應對本發明實施例的實施過程構成任何限定。上述本發明實施例序號僅僅為了描述，不代表實施例的優劣。
本發明所提供的幾個方法實施例中所揭露的方法，在不衝突的情況下可以任意組合，得到新的方法實施例。
以上所述，僅為本發明的具體實施方式，但本發明的保護範圍並不局限於此，任何熟悉本技術領域的技術人員在本發明揭露的技術範圍內，可輕易想到變化或替換，都應涵蓋在本發明的保護範圍之內。因此，本發明的保護範圍應以所述請求項的保護範圍為准。
301:MRAM單元 3011:底部電極 3012:MTJ堆疊件 3013:頂部電極 302:絕緣層 303:第一介質層 303':介質材料 304:停止層 305:第二介質層 306:頂部電極接觸孔 3061:頂部電極接觸孔的第一部分 3062:頂部電極接觸孔的第二部分 307':導電材料 307:頂部電極接觸插塞 101~104:步驟
圖1為本發明實施例提供的一種半導體結構的製造方法的實現過程示意圖； 圖2a-2h為本發明實施例提供的一種半導體結構的製造方法的實現過程示意圖； 圖3為本發明實施例提供的另一種半導體結構的剖面示意圖； 圖4a為本發明實施例提供的具有多個堆疊的子介質層的性能隨著膜厚逐漸減小的示意圖； 圖4b為本發明實施例提供的多個堆疊的子介質層中每個子介質層的性能梯度變化的示意圖； 圖4c為本發明實施例提供的第一介質層和第二介質層中多個堆疊的子介質層中每個子介質層性能梯度變化的示意圖； 圖5a為本發明實施例提供的連接介質層的性能隨著膜厚逐漸減小的示意圖； 圖5b為本發明實施例提供的連續介質層的性能梯度變化的示意圖； 圖5c為本發明實施例提供的第一介質層和第二介質層中連續介質層的性能梯度變化的示意圖； 圖6a為本發明實施例提供的具有多個堆疊的子介質層的介質層的錐形變化的側壁形貌示意圖； 圖6b為本發明實施例提供的連續介質層的錐形變化的側壁形貌示意圖。
101~104:步驟

Claims (10)

  1. 一種半導體結構，包括：磁性隨機存取存儲(MRAM)單元，所述磁性隨機存取存儲單元包括底部電極、磁性隧道結(MTJ)堆疊件和頂部電極；部分覆蓋所述磁性隨機存取存儲單元側壁及頂面的絕緣層；位於所述絕緣層上，依次層疊設置的第一介質層、停止層及第二介質層；以及貫穿所述第二介質層、停止層、第一介質層及絕緣層且延伸至所述頂部電極的頂部電極接觸孔；其中，所述停止層的材料與所述第二介質層的材料不同；所述頂部電極接觸孔包括連接處位於所述停止層中的第一部分和第二部分；與所述頂部電極接觸的所述第二部分的徑寬隨著所述頂部電極接觸孔深度的增加而逐漸減小。
  2. 如請求項1所述的半導體結構，其中所述第一部分的徑寬大於所述頂部電極的徑寬。
  3. 如請求項1所述的半導體結構，其中第一介質層的特性參數沿著所述頂部電極接觸孔深度方向存在梯度變化；優選地，所述第一介質層包括連續的介質層，所述連續的介質層的特性參數沿著所述頂部電極接觸孔深度方向存在梯度變化；或者， 所述第一介質層包括多個堆疊的子介質層，所述多個堆疊的子介質層的特性參數沿著所述頂部電極接觸孔深度方向存在梯度變化；優選地，所述特性參數至少包括以下至少之一：應力；剛度；以及化學成分的比例；更優選地，所述第一介質層的材料包括氮氧化矽；所述特性參數包括化學成分的比例；所述第一介質層的氧氮比例沿著所述頂部電極接觸孔深度增加的方向逐漸變小。
  4. 如請求項1所述的半導體結構，其中所述第一部分的徑寬隨著所述頂部電極接觸孔深度的增加而逐漸減小；或者，所述第一部分的徑寬隨著所述頂部電極接觸孔深度的增加而保持不變；優選地，所述第一部分的徑寬隨著所述頂部電極接觸孔深度的增加而逐漸減小；所述第二介質層的特性參數沿著所述頂部電極接觸孔深度方向存在梯度變化。
  5. 如請求項1所述的半導體結構，其中所述停止層的材料包括：氮化矽、氧化矽、碳化矽、或者氮氧化矽；及/或，所述停止層的材料與所述第一介質層的材料相同。
  6. 一種半導體存儲器，包括如請求項1至5任一項所述的半導體結構。
  7. 一種半導體結構的製造方法，包括：提供磁性隨機存取存儲(MRAM)單元及絕緣層，所述磁性隨機存取存儲單元包括底部電極、磁性隧道結(MTJ)堆疊件和頂部電極，所述絕緣層覆蓋所述磁性隨機存取存儲單元的頂面及側壁；在所述絕緣層上依次形成層疊的第一介質層、停止層及第二介質層；其中，所述停止層的材料與所述第二介質層的材料不同；對所述第二介質層進行第一刻蝕，形成貫穿所述第二介質層且延伸至所述停止層的頂部電極接觸孔的第一部分；以及對所述第一介質層及絕緣層進行第二刻蝕，形成貫穿所述第一介質層及絕緣層且延伸至所述頂部電極的加深所述第一部分的頂部電極接觸孔的第二部分；其中，所述第二部分的徑寬隨著所述頂部電極接觸孔深度的增加而逐漸減小。
  8. 如請求項7所述的製造方法，其中所述第一部分的徑寬大於所述頂部電極的徑寬； 優選地，形成第一介質層，包括：採用隨時間具有梯度變化的沉積參數，形成特性參數沿著所述頂部電極接觸孔深度方向存在梯度變化的第一介質層；及/或，所述對所述第一介質層及絕緣層進行第二刻蝕，包括：採用隨時間具有梯度變化的刻蝕參數，對所述第一介質層及絕緣層進行第二刻蝕；優選地，所述第一部分的徑寬隨著所述頂部電極接觸孔深度的增加而逐漸減小；形成第二介質層，包括：採用隨時間具有梯度變化的沉積參數，形成特性參數沿著所述頂部電極接觸孔深度方向存在梯度變化的第二介質層；及/或，所述對所述第二介質層進行第一刻蝕，包括：採用隨時間具有梯度變化的刻蝕參數，對所述第二介質層進行第一刻蝕。
  9. 如請求項8所述的製造方法，其中形成第一介質層/第二介質層，包括：形成連續的第一介質層/第二介質層；所述連續的第一介質層/第二介質層的特性參數沿著所述頂部電極接觸孔深度方向存在梯度變化；或者， 形成具有多個堆疊的子介質層的第一介質層/第二介質層；所述多個堆疊的子介質層的特性參數沿著所述頂部電極接觸孔深度方向存在梯度變化；優選地，所述沉積參數至少包括以下至少之一：反應氣體的化學成分的比例；壓力；溫度；以及功率；優選地，所述特性參數至少包括以下至少之一：第一介質層/第二介質層的化學成分的比例；應力；以及剛度；優選地，所述第一介質層的刻蝕選擇比沿著所述頂部電極接觸孔深度方向存在梯度變化，所述刻蝕參數至少包括以下至少之一：刻蝕氣體的化學成分的比例；溫度；壓力；以及功率。
  10. 如請求項7所述的製造方法，其中所述方法還包括： 在所述頂部電極接觸孔中填充導電材料；以及對所述導電材料進行平坦化處理，形成頂部電極接觸插塞。
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