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TWI825771B - 半導體元件 - Google Patents

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TWI825771B
TWI825771B TW111121079A TW111121079A TWI825771B TW I825771 B TWI825771 B TW I825771B TW 111121079 A TW111121079 A TW 111121079A TW 111121079 A TW111121079 A TW 111121079A TW I825771 B TWI825771 B TW I825771B
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TW111121079A
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TW202345427A (zh
Inventor
劉芳妏
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南亞科技股份有限公司
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    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00Resistors, capacitors or inductors
    • H10D1/60Capacitors
    • H10D1/68Capacitors having no potential barriers
    • H10W20/496
    • H10W20/427
    • H10W20/4405
    • H10W20/4421

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Abstract

本揭露提供一種半導體元件的製造半導體元件。該半導體元件包含晶圓、數個電源重分佈層以及數個接地重分佈層。電源重分佈層設置於晶圓上。接地重分佈層設置於晶圓上,其中每一電源重分佈層與接地重分佈層中對應之一者形成電容器。

Description

半導體元件
本揭露係有關於一種半導體元件。
去耦電容器用於將電路的一部分與另一部分去耦。由其他電路元件引起的雜訊係透過電容器來分流,從而降低了其對於電路的其餘部分之影響。高速積體電路的運作會受到電路中電晶體的連續開關所產生的電信雜訊的影響。眾所周知,積體電路的感應雜訊可以藉由將去耦電容器連接至電路來降低。放置在耗電的電路上的去耦電容器能夠透過去耦電容器上儲存的電荷來緩和電壓變化。儲存的電荷在訊號切換階段用作元件輸入的區域電源,從而允許去耦電容器減輕由寄生電感引入系統的電壓雜訊之影響。由於先進製程的電路布局面積有限,去耦電容器的空間亦正在縮小。為了提高抵抗雜訊的能力,去耦電容器的數量應當增加。
有鑑於此,本揭露之一目的在於提出一種可有解決上述問題之半導體元件。
為了達到上述目的,依據本揭露之一實施方式,半導體元件包含晶圓、數個電源重分佈層以及數個接地重分佈層。電源重分佈層設置於晶圓上。接地重分佈層設置於晶圓上,其中每一電源重分佈層與接地重分佈層中對應之一者形成電容器。
於本揭露的一或多個實施方式中,該些電源重分佈層與該些接地重分佈層係交替地排列。
於本揭露的一或多個實施方式中,半導體元件還包含數個中央墊分別設置於電源重分佈層以及接地重分佈層的中心。
於本揭露的一或多個實施方式中,半導體元件還包含數個重分佈墊分別設置於電源重分佈層的相反兩端以及接地重分佈層的相反兩端。
於本揭露的一或多個實施方式中,電源重分佈層之材料與接地重分佈層之材料相同。
於本揭露的一或多個實施方式中,電源重分佈層之材料以及接地重分佈層之材料包含鋁或銅。
於本揭露的一或多個實施方式中,電源重分佈層以及接地重分佈層係沿著第一方向拉長延伸並沿著第二方向交替地排列。
於本揭露的一或多個實施方式中,第一方向係垂直於第二方向。
於本揭露的一或多個實施方式中,每一電源重分佈層以及每一接地重分佈層係條狀。
為了達到上述目的,依據本揭露之一實施方式,一種半導體元件包含晶圓、數個電源重分佈層以及數個接地重分佈層。電源重分佈層設置於晶圓上。接地重分佈層設置於晶圓上,其中每一電源重分佈層與接地重分佈層中對應之一者形成電容器,且電源重分佈層以及接地重分佈層係條狀。
於本揭露的一或多個實施方式中,半導體元件還包含數個電源橋交替連接電源重分佈層中之兩者之第一端以及電源重分佈層中之兩者之第二端,使得每一電源橋與接地重分佈層中對應之一者形成電容器。
於本揭露的一或多個實施方式中,每一接地重分佈層係由電源重分佈層中之兩者以及電源橋中之一者三側圍繞。
於本揭露的一或多個實施方式中,半導體元件還包含數個接地橋交替連接接地重分佈層中之兩者之第一端以及接地重分佈層中之兩者之第二端,使得每一接地橋與電源重分佈層中對應之一者形成電容器。
於本揭露的一或多個實施方式中,每一電源重分佈層係由接地重分佈層中之兩者以及接地橋中之一者三側圍繞。
於本揭露的一或多個實施方式中,半導體元件還包含數個電源橋以及數個接地橋。電源橋連續連接電源重分佈層之第一端。數個接地橋連續連接接地重分佈層之第二端。每一電源橋與接地重分佈層中對應之一者形成電容器,且每一接地橋與電源重分佈層中對應之一者形成電容器。
於本揭露的一或多個實施方式中,半導體元件還包含數個電源橋以及數個接地橋。電源橋連續連接電源重分佈層之第二端。接地橋連續連接接地重分佈層之第一端。每一電源橋與接地重分佈層中對應之一者形成電容器,且每一接地橋與電源重分佈層中對應之一者形成電容器。
於本揭露的一或多個實施方式中,電源重分佈層以及接地重分佈層係沿著第一方向延伸拉長並沿著第二方向交替地排列,且第一方向係垂直於第二方向。
為了達到上述目的,依據本揭露之一實施方式,一種半導體元件包含晶圓、數個電源重分佈層以及數個接地重分佈層。電源重分佈層設置於晶圓上。接地重分佈層設置於晶圓上,其中每一電源重分佈層與接地重分佈層中對應之一者形成電容器,且電源重分佈層以及接地重分佈層係同心圓地設置。
於本揭露的一或多個實施方式中,電源重分佈層與接地重分佈層係交替地排列。
於本揭露的一或多個實施方式中,電源重分佈層以及接地重分佈層係甜甜圈狀。
綜上所述,在本揭露的半導體元件中,由於重分佈層自中央墊延伸至重分佈墊,從而提高了導線的佈線遷移率和進行電性測試的便利性。在本揭露的半導體元件中,半導體元件提供了額外的金屬電容器並且不需要額外的掩模和金屬層。本揭露的半導體元件可以在每一代中實現。
以上所述僅係用以闡述本揭露所欲解決的問題、解決問題的技術手段、及其產生的功效等等,本揭露之具體細節將在下文的實施方式及相關圖式中詳細介紹。
以下將以圖式揭露本揭露之複數個實施方式,為明確說明起見,許多實務上的細節將在以下敘述中一併說明。然而,應瞭解到,這些實務上的細節不應用以限制本揭露。也就是說,於本揭露部分實施方式中,這些實務上的細節是非必要的。此外,為簡化圖式起見,一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。在所有圖式中相同的標號將用於表示相同或相似的元件。
與傳統的打線接合技術相比,重分佈層(RDL)技術利用倒裝晶片(flip-chip)的打線接合創建了更小的封裝、更高的輸入/輸出(I/O)埠數量以及更好的熱、電以及可靠性能。為了更好地抵抗外部電路的雜訊,電源/接地重分佈層採用金屬電容器以增加去耦電容。去耦電容器可以被安插於具有後端重分佈層互連的金屬之間。
請參考第1圖。第1圖是根據本揭露的實施方式的半導體元件100的俯視圖。如第1圖所示,其提供了半導體元件100。半導體元件100包含晶圓110、中央墊120、重分佈墊130以及重分佈層140。如第1圖所示,中央墊120、重分佈墊130以及重分佈層140設置於晶圓110上方。
更具體地,晶圓110包含矽基基板(未繪示)和位於矽基基板上的積體電路(未繪示)。中央墊120電性連接至積體電路。
如第1圖所示,中央墊120在一方向(例如,方向X)上相對於晶圓110置中,並且在另一方向(例如,方向Y)上排列,但本揭露不以此為限。
如第1圖所示,舉例來說,重分佈墊130位於晶圓110的邊緣,但本揭露不以此為限。在一些實施方式中,每個重分佈層140的相反兩端的重分佈墊130的數量可以為兩個,但本揭露不以此為限。
在一些實施方式中,中央墊120和重分佈墊130是電性測試墊。
如第1圖所示,每個重分佈層140連接於重分佈墊130之間並穿過中央墊120。
在一些實施方式中,重分佈層140沿著一方向(例如,方向X)拉長延伸並且在另一方向(例如,方向Y)上排列,但本揭露不以此為限。在一些實施方式中,重分佈層140可以用作電源端或接地端。舉例來說,如第1圖所示,作為電源端以及接地端的重分佈層140在方向Y上交替地排列,使得每個用作電源端的重分佈層140與每個用作接地端的重分佈層140形成電容器。
如第1圖所示,中央墊120位於重分佈層140的中心,重分佈墊130位於重分佈層140的相反兩端。換言之,每個重分佈層140可以例如在晶圓110的邊緣配置有一個中央墊120以及兩個重分佈墊130。
請參考第2圖。第2圖是根據本揭露的實施方式的基於第1圖的剖面A-A'的半導體元件100的剖面圖。在本實施方式中,中央墊120以及重分佈墊130位於晶圓110上。在一些實施方式中,如第2圖所示,中央墊120、重分佈墊130以及重分佈層140設置於晶圓110上。
在一些實施方式中,晶圓110可以包含像是多晶矽、單晶矽或非晶矽的材料。然而,可以使用任何合適的材料。
在一些實施方式中,中央墊120以及重分佈墊130可以包含像是鋁(Al)或銅(Cu)的材料。然而,可以使用任何合適的材料。
在一些實施方式中,中央墊120以及重分佈墊130可以藉由任何合適的方法形成,例如CVD(化學氣相沉積)、PECVD(電漿增強化學氣相沉積)、PVD(物理氣相沉積)、ALD(原子層沉積)、PEALD(電漿增強原子層沉積)、ECP(電化學鍍)、化學鍍等。本揭露並不意欲針對形成中央墊120以及重分佈墊130的方法進行限制。
在一些實施方式中,重分佈層140可以包含像是鋁(Al)或銅(Cu)的材料。然而,可以使用任何合適的材料。
在一些實施方式中,重分佈層140可以藉由任何合適的方法形成,例如CVD(化學氣相沉積)、PECVD(電漿增強化學氣相沉積)、PVD(物理氣相沉積)、ALD(原子層沉積)、PEALD(電漿增強原子層沉積)、ECP(電化學鍍)、化學鍍等。本揭露並不意欲針對形成重分佈層140的方法進行限制。
藉由上述結構配置,晶圓110的積體電路可以電性連接至中央墊120,並且中央墊120可以藉由重分佈層140電性連接至重分佈墊130,使得積體電路可以自中央墊120延伸至重分佈墊130,從而增強導線W的佈線靈活度以及執行電性測試的便利性。
請參考第3圖。第3圖是根據本揭露的實施方式的半導體元件100電性連接至電路板300的側視圖。如第3圖所示,其提供了半導體元件100、封裝材料200、電路板300以及數個焊球400。封裝材料200至少覆蓋半導體元件100。半導體元件100設置於電路板300上,且半導體元件100藉由導線W電性連接至電路板300。在本實施方式中,電路板300包含數個接觸310。更具體地說,導線W連接重分佈墊130以及接觸310,如第3圖所示。焊球400設置於電路板300下方,用於連接自動化測試設備(未繪示)。
在一些實施方式中,封裝材料200可以包含像是環氧樹脂的材料。然而,可以使用任何合適的材料。
在一些實施方式中,電路板300可以是印刷電路板(PCB)。
在一些實施方式中,焊球400可以是錫基焊球。
在一些實施方式中,焊球400可以包含像是錫基材料的材料。然而,可以使用任何合適的材料。
藉由上述結構配置,晶圓110電性連接至電路板300,電路板300藉由焊球400電性連接至自動化測試設備,使得自動化測試設備提供的電流可以將用作電源端和接地端的重分佈層140通電,從而在上述重分佈層140之間形成電容。
請參考第4圖。第4圖是根據本揭露的實施方式的電源重分佈層140A以及接地重分佈層140B的示意圖。如第4圖所示,重分佈層140包含電源重分佈層140A以及接地重分佈層140B。在本實施方式中,電源重分佈層140A以及接地重分佈層140B分別作為電源端以及接地端。因此,如第4圖所示,電源重分佈層140A以及接地重分佈層140B兩者形成一個電容器,從而在其間產生電容C。
在一些實施方式中,如第4圖所示,電源重分佈層140A以及接地重分佈層140B沿著一方向(例如,方向X)拉長延伸並在另一方向(例如,方向Y)上排列。
在一些實施方式中,每個電源重分佈層140A以及每個接地重分佈層140B都具有沿著一方向(例如,方向Z)的厚度t,並且厚度t在自約4 μm至約5 μm的範圍內,但本揭露不以此為限。
以下說明電源重分佈層140A以及接地重分佈層140B的配置的各種實施方式。請參考第5圖、第6圖、第7圖、第8圖以及第9圖,以更好地理解電源重分佈層140A以及接地重分佈層140B的配置的各種實施方式。
請參考第5圖。第5圖繪示了根據本揭露的實施方式的電源重分佈層140A以及接地重分佈層140B的配置。如第5圖所示,其提供了電源重分佈層140A以及接地重分佈層140B。每個電源重分佈層140A包含第一端A1以及第二端A2。每個接地重分佈層140B包含第一端B1以及第二端B2。在本實施方式中,電源重分佈層140A與接地重分佈層140B係交替地排列。如第5圖所示,每個電源重分佈層140A與對應的一個接地重分佈層140B形成一個電容器。
在一些實施方式中,如第5圖所示,電源重分佈層140A以及接地重分佈層140B在一方向(例如,方向Y)上拉長延伸並且在另一方向(例如,方向X)上交替地排列,但本揭露不以此為限。在一些實施方式中,電源重分佈層140A以及接地重分佈層140B在一方向(例如,方向X)上拉長延伸並且在另一方向(例如,方向Y)上交替地排列。
在一些實施方式中,如第5圖所示,電源重分佈層140A以及接地重分佈層140B拉長延伸的方向垂直於電源重分佈層140A以及接地重分佈層140B排列的另一方向,但本揭露不以此為限。
在一些實施方式中,電源重分佈層140A以及接地重分佈層140B可以包含像是鋁(Al)或銅(Cu)的材料。然而,可以使用任何合適的材料。
在一些實施方式中,電源重分佈層140A的材料與接地重分佈層140B的材料相同。
在一些實施方式中,電源重分佈層140A以及接地重分佈層140B可以藉由任何合適的方法形成,例如CVD(化學氣相沉積)、PECVD(電漿增強化學氣相沉積)、PVD(物理氣相沉積)、ALD(原子層沉積)、PEALD(電漿增強原子層沉積)、ECP(電化學鍍)、化學鍍等。本揭露並不意欲針對形成電源重分佈層140A以及接地重分佈層140B的方法進行限制。
在一些實施方式中,如第5圖所示,電源重分佈層140A以及接地重分佈層140B為條狀。本揭露並不意欲針對上述電源重分佈層140A以及接地重分佈層140B的形狀進行限制。
請參考第6圖。第6圖繪示了根據本揭露的實施方式的電源重分佈層140A以及接地重分佈層140B的配置。如第6圖所示,其提供了電源重分佈層140A以及接地重分佈層140B。第6圖的電源重分佈層140A以及接地重分佈層140B與第5圖相似。第6圖所示的配置相對於第5圖所示的配置還包含電源橋140Ab。在本實施方式中,電源重分佈層140A以及接地重分佈層140B係交替地排列,電源橋140Ab交替地連接兩個電源重分佈層140A的第一端A1以及兩個電源重分佈層140A的第二端A2,使得每個電源重分佈層140A與對應的一個接地重分佈層140B形成一個電容器,並且每個電源橋140Ab與對應的一個接地重分佈層140B也形成一個電容器,如第6圖所示。
在一些實施方式中,如第6圖所示,電源重分佈層140A以及接地重分佈層140B沿著一方向(例如,方向Y)拉長延伸並且在另一方向(例如,方向X)上交替地排列,但本揭露不以此為限。在一些實施方式中,電源重分佈層140A以及接地重分佈層140B在一方向(例如,方向X)上拉長延伸並且在另一方向(例如,方向Y)上交替地排列。
在一些實施方式中,如第6圖所示,電源重分佈層140A以及接地重分佈層140B拉長延伸的方向垂直於電源重分佈層140A以及接地重分佈層140B排列的另一方向,但本揭露不以此為限。
在一些實施方式中,如第6圖所示,電源重分佈層140A以及接地重分佈層140B為條狀。本揭露並不意欲針對上述電源重分佈層140A以及接地重分佈層140B的形狀進行限制。
在一些實施方式中,如第6圖所示,每個接地重分佈層140B由兩個電源重分佈層140A以及電源橋140Ab中的一個三側圍繞。
請參考第7圖。第7圖繪示了根據本揭露的實施方式的電源重分佈層140A以及接地重分佈層140B的配置。如第7圖所示,其提供了電源重分佈層140A以及接地重分佈層140B。第7圖的電源重分佈層140A以及接地重分佈層140B與第5圖相似。第7圖所示的配置相對於第5圖所示的配置還包含接地橋140Bb。在本實施方式中,電源重分佈層140A以及接地重分佈層140B係交替地排列,接地橋140Bb交替地連接兩個接地重分佈層140B的第一端B1以及兩個接地重分佈層140B的第二端B2,使得每個電源重分佈層140A與對應的一個接地重分佈層140B形成一個電容器,並且每個接地橋140Bb與對應的一個電源重分佈層140A也形成一個電容器,如第7圖所示。
在一些實施方式中,如第7圖所示,電源重分佈層140A以及接地重分佈層140B沿著一方向(例如,方向Y)拉長延伸並且在另一方向(例如,方向X)上交替地排列,但本揭露不以此為限。在一些實施方式中,電源重分佈層140A以及接地重分佈層140B在一方向(例如,方向X)上拉長延伸並且在另一方向(例如,方向Y)上交替地排列。
在一些實施方式中,如第7圖所示,電源重分佈層140A以及接地重分佈層140B拉長延伸的方向垂直於電源重分佈層140A以及接地重分佈層140B排列的另一方向,但本揭露不以此為限。
在一些實施方式中,如第7圖所示,電源重分佈層140A以及接地重分佈層140B為條狀。本揭露並不意欲針對上述電源重分佈層140A以及接地重分佈層140B的形狀進行限制。
在一些實施方式中,如第7圖所示,每個電源重分佈層140A由兩個接地重分佈層140B以及接地橋140Bb中的一個三側圍繞。
請參考第8圖。第8圖繪示了根據本揭露的實施方式的電源重分佈層140A以及接地重分佈層140B的配置。如第8圖所示,其提供了電源重分佈層140A以及接地重分佈層140B。第8圖的電源重分佈層140A以及接地重分佈層140B與第5圖類似。第8圖所示的配置相對於第5圖所示的配置還包含電源橋140Ab和接地橋140Bb。在本實施方式中,電源重分佈層140A與接地重分佈層140B係交替地排列,電源橋140Ab連續地連接電源重分佈層140A的第一端A1,接地橋140Bb連續地連接接地重分佈層140B的第二端B2。因此,每個電源重分佈層140A與對應的一個接地重分佈層140B形成一個電容器,每個電源橋140Ab與對應的一個接地重分佈層140B也形成一個電容器,且每個接地橋140Bb與對應的一個電源重分佈層140A也形成一個電容器,如第8圖所示。
在一些其他實施方式中,電源重分佈層140A以及接地重分佈層140B係交替地排列,電源橋140Ab連續地連接電源重分佈層140A的第二端A2,並且接地橋140Bb連續地連接接地重分佈層140B的第一端B1。
在一些實施方式中,如第8圖所示,電源重分佈層140A以及接地重分佈層140B在一方向(例如,方向X)上拉長延伸並且在另一方向(例如,方向Y)上交替地排列,但本揭露不以此為限。在一些實施方式中,電源重分佈層140A以及接地重分佈層140B在一方向(例如,方向Y)上拉長延伸並且在另一方向(例如,方向X)上交替地排列。
在一些實施方式中,如第8圖所示,電源重分佈層140A以及接地重分佈層140B拉長延伸的方向垂直於電源重分佈層140A以及接地重分佈層140B排列的另一方向,但本揭露不以此為限。
在一些實施方式中,如第8圖所示,電源重分佈層140A以及接地重分佈層140B為條狀。本揭露並不意欲針對上述電源重分佈層140A以及接地重分佈層140B的形狀進行限制。
在一些實施方式中,如第8圖所示,每個電源重分佈層140A由兩個接地重分佈層140B以及接地橋140Bb中的一個三側圍繞,並且每個接地重分佈層140B由兩個電源重分佈層140A以及電源橋140Ab中的一個三側圍繞。
請參考第9圖。第9圖繪示了根據本揭露的實施方式的電源重分佈層140A以及接地重分佈層140B的配置。如第9圖所示,其提供了電源重分佈層140A以及接地重分佈層140B。在本實施方式中,電源重分佈層140A與接地重分佈層140B係交替地排列,且電源重分佈層140A以及接地重分佈層140B係同心圓地設置。如第9圖所示,每個電源重分佈層140A與每個接地重分佈層140B形成一個電容器。
在一些實施方式中,接地重分佈層140B中的一個形成於由電源重分佈層140A以及接地重分佈層140B形成的同心圓的中心,如第9圖所示。
在一些其他實施方式中,電源重分佈層140A中的一個形成於由電源重分佈層140A以及接地重分佈層140B形成的同心圓的中心。
在一些實施方式中,如第9圖所示,電源重分佈層140A以及接地重分佈層140B為甜甜圈狀。本揭露並不意欲針對上述電源重分佈層140A以及接地重分佈層140B的形狀進行限制。
由以上對於本揭露之具體實施方式之詳述,可以看出第1圖、第2圖以及第3圖所示的本揭露的半導體元件100以及第5圖、第6圖、第7圖、第8圖以及第9圖所示的本揭露的電源重分佈層140A以及接地重分佈層140B的配置提供了優點。然而,應當理解,其他實施方式可以提供額外的優點,並且並非所有優點都必須在本文中公開,並且不需要所有實施方式的特定優點。其一優點在於,由於重分佈層自中央墊延伸至重分佈墊,從而提高了導線的佈線靈活度和執行電性測試的便利性。另一個優點是本揭露的半導體元件提供了額外的金屬電容器並且不需要額外的遮罩以及金屬層。本揭露的半導體元件可以在每一個世代中被實現。
雖然已經參考其某些實施方式相當詳細地說明了本揭露,但是其他實施方式也是可能的。因此,所附的申請專利範圍的精神和範圍不應限於本揭露所包含的實施方式之說明。
對於所屬技術領域具有通常知識者來說顯而易見的是,在不違背本揭露的範圍或精神的情況下,可以對本揭露的結構執行各種修改和變化。鑑於前述內容,只要它們落入所附的申請專利範圍的範圍內,本揭露意欲涵蓋本揭露的修改和變化。
100:半導體元件 110:晶圓 120:中央墊 130:重分佈墊 140:重分佈層 140A:電源重分佈層 140B:接地重分佈層 140Ab:電源橋 140Bb:接地橋 200:封裝材料 300:電路板 310:接觸 400:焊球 A1,B1:第一端 A2,B2:第二端 C:電容 t:厚度 W:導線 X,Y,Z:方向
為讓本揭露之上述和其他目的、特徵、優點與實施方式能更明顯易懂,所附圖式之說明如下: 第1圖為繪示根據本揭露之一實施方式之半導體元件的俯視圖。 第2圖為繪示根據本揭露之一實施方式之第1圖中的半導體元件的剖面圖。 第3圖為繪示根據本揭露之一實施方式之半導體元件電性連接至電路板的側視圖。 第4圖為繪示根據本揭露之一實施方式之一電源重分佈層以及一接地重分佈層的示意圖。 第5圖為繪示根據本揭露之一實施方式之半導體元件的數個電源重分佈層以及數個接地重分佈層的俯視圖。 第6圖為繪示根據本揭露之一實施方式之半導體元件的具有電源橋的電源重分佈層以及接地重分佈層的俯視圖。 第7圖為繪示根據本揭露之一實施方式之半導體元件的電源重分佈層以及具有接地橋的接地重分佈層的俯視圖。 第8圖為繪示根據本揭露之一實施方式之半導體元件的具有電源橋的電源重分佈層以及具有接地橋的接地重分佈層的俯視圖。 第9圖為繪示根據本揭露之一實施方式之半導體元件的電源重分佈層以及接地重分佈層的俯視圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:半導體元件 110:晶圓 120:中央墊 130:重分佈墊 140:重分佈層 A-A’:剖面 X,Y:方向

Claims (18)

  1. 一種半導體元件,包含:一晶圓;複數個電源重分佈層,設置於該晶圓上;複數個接地重分佈層,設置於該晶圓上,其中每一該些電源重分佈層與該些接地重分佈層中對應之一者形成一電容器;以及複數個重分佈墊,分別設置於該些電源重分佈層的相反兩端以及該些接地重分佈層的相反兩端。
  2. 如請求項1所述之半導體元件,其中該些電源重分佈層與該些接地重分佈層係交替地排列。
  3. 如請求項1所述之半導體元件,進一步包含複數個中央墊分別設置於該些電源重分佈層以及該些接地重分佈層的中心。
  4. 如請求項1所述之半導體元件,其中該些電源重分佈層之一材料與該些接地重分佈層之一材料相同。
  5. 如請求項1所述之半導體元件,其中該些電源重分佈層之一材料以及該些接地重分佈層之一材料包含鋁或銅。
  6. 如請求項1所述之半導體元件,其中該些電源重分佈層以及該些接地重分佈層係沿著一第一方向拉長延伸並沿著一第二方向交替地排列。
  7. 如請求項6所述之半導體元件,其中該第一方向係垂直於該第二方向。
  8. 如請求項1所述之半導體元件,其中每一該些電源重分佈層以及每一該些接地重分佈層係條狀。
  9. 一種半導體元件,包含:一晶圓;複數個電源重分佈層,設置於該晶圓上;以及複數個接地重分佈層,設置於該晶圓上,其中每一該些電源重分佈層與該些接地重分佈層中對應之一者形成一電容器,且該些電源重分佈層以及該些接地重分佈層係條狀,其中該些電源重分佈層之一材料以及該些接地重分佈層之一材料包含鋁或銅。
  10. 如請求項9所述之半導體元件,進一步包含複數個電源橋交替連接該些電源重分佈層中之兩者之第一端以及該些電源重分佈層中之兩者之第二端,使得每一該些電源橋與該些接地重分佈層中對應之一者形 成一電容器。
  11. 如請求項10所述之半導體元件,其中每一該些接地重分佈層係由該些電源重分佈層中之兩者以及該些電源橋中之一者三側圍繞。
  12. 如請求項9所述之半導體元件,進一步包含複數個接地橋交替連接該些接地重分佈層中之兩者之第一端以及該些接地重分佈層中之兩者之第二端,使得每一該些接地橋與該些電源重分佈層中對應之一者形成一電容器。
  13. 如請求項12所述之半導體元件,其中每一該些電源重分佈層係由該些接地重分佈層中之兩者以及該些接地橋中之一者三側圍繞。
  14. 如請求項9所述之半導體元件,進一步包含:複數個電源橋,連續連接該些電源重分佈層之第一端;以及複數個接地橋,連續連接該些接地重分佈層之第二端,其中每一該些電源橋與該些接地重分佈層中對應之一者形成一電容器,且每一該些接地橋與該些電源重分佈層中對應之一者形成一電容器。
  15. 如請求項9所述之半導體元件,進一步包含:複數個電源橋,連續連接該些電源重分佈層之第二端;以及複數個接地橋,連續連接該些接地重分佈層之第一端,其中每一該些電源橋與該些接地重分佈層中對應之一者形成一電容器,且每一該些接地橋與該些電源重分佈層中對應之一者形成一電容器。
  16. 如請求項9所述之半導體元件,其中該些電源重分佈層以及該些接地重分佈層係沿著一第一方向延伸拉長並沿著一第二方向交替地排列,且該第一方向係垂直於該第二方向。
  17. 一種半導體元件,包含:一晶圓;複數個電源重分佈層,設置於該晶圓上;以及複數個接地重分佈層,設置於該晶圓上,其中每一該些電源重分佈層與該些接地重分佈層中對應之一者形成一電容器,且該些電源重分佈層以及該些接地重分佈層係同心圓地設置,其中該些電源重分佈層以及該些接地重分佈層係甜甜圈狀。
  18. 如請求項17所述之半導體元件,其中該些電源重分佈層與該些接地重分佈層係交替地排列。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108987374A (zh) * 2018-06-22 2018-12-11 西安理工大学 一种基于tsv和rdl的三维电容器
TW202143523A (zh) * 2020-05-11 2021-11-16 台灣積體電路製造股份有限公司 半導體元件及其製造方法
US20220102261A1 (en) * 2015-12-21 2022-03-31 Intel Corporation High performance integrated rf passives using dual lithography process

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100742966B1 (ko) * 2004-12-22 2007-07-25 동부일렉트로닉스 주식회사 멀티층 커패시터 및 그 제조 방법
US7391107B2 (en) * 2005-08-18 2008-06-24 Infineon Technologies Ag Signal routing on redistribution layer
US20100044833A1 (en) * 2008-08-25 2010-02-25 Tao Cheng Integrated capacitor
KR101922885B1 (ko) * 2017-12-22 2018-11-28 삼성전기 주식회사 팬-아웃 반도체 패키지

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220102261A1 (en) * 2015-12-21 2022-03-31 Intel Corporation High performance integrated rf passives using dual lithography process
CN108987374A (zh) * 2018-06-22 2018-12-11 西安理工大学 一种基于tsv和rdl的三维电容器
TW202143523A (zh) * 2020-05-11 2021-11-16 台灣積體電路製造股份有限公司 半導體元件及其製造方法

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