[go: up one dir, main page]

TWI822563B - 介面電路與記憶體控制器 - Google Patents

介面電路與記憶體控制器 Download PDF

Info

Publication number
TWI822563B
TWI822563B TW112102077A TW112102077A TWI822563B TW I822563 B TWI822563 B TW I822563B TW 112102077 A TW112102077 A TW 112102077A TW 112102077 A TW112102077 A TW 112102077A TW I822563 B TWI822563 B TW I822563B
Authority
TW
Taiwan
Prior art keywords
correction
measurement
circuit
signal
processing
Prior art date
Application number
TW112102077A
Other languages
English (en)
Other versions
TW202431105A (zh
Inventor
施富仁
Original Assignee
慧榮科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 慧榮科技股份有限公司 filed Critical 慧榮科技股份有限公司
Priority to TW112102077A priority Critical patent/TWI822563B/zh
Priority to US18/215,796 priority patent/US12124331B2/en
Priority to CN202310829862.4A priority patent/CN118366496A/zh
Application granted granted Critical
Publication of TWI822563B publication Critical patent/TWI822563B/zh
Publication of TW202431105A publication Critical patent/TW202431105A/zh

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0766—Error or fault reporting or storing
    • G06F11/0772—Means for error signaling, e.g. using interrupts, exception flags, dedicated error registers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017509—Interface arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M9/00—Parallel/series conversion or vice versa

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Quality & Reliability (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Input Circuits Of Receivers And Coupling Of Receivers And Audio Equipment (AREA)
  • Communication Control (AREA)
  • Control Of Voltage And Current In General (AREA)
  • Measurement Of Current Or Voltage (AREA)
  • Power Sources (AREA)

Abstract

一種介面電路，包括複數訊號處理裝置與一量測與校正模組。量測與校正模組包括複數量測電路、複數校正電路、一補償加速器與處理器。量測電路對接收訊號與傳送訊號之至少一者之一振幅、一頻率與訊號位準抖動之至少一者進行量測並產生對應之一量測結果，以及對一電源供應電壓與一接地電壓之至少一者進行量測並產生對應之一量測結果。補償加速器收集量測結果，並根據校正指令依序產生各校正電路所對應之一校正控制訊號。處理器根據量測結果產生複數校正指令。校正電路分別響應於校正控制訊號執行對應之校正操作，以調整訊號處理裝置之特性值。

Description

介面電路與記憶體控制器
本發明係關於一種用以量測並校正一介面電路內之複數訊號處理裝置之校正方法，特別是一種適用於提供高速資料傳輸之介面電路的校正方法，其利用量測與校正電路主動量測並透過補償控制機制校正介面電路內之複數訊號處理裝置，以即時補償電流、電壓及/或頻率之偏移並避免致命錯誤的發生。
串行器-解串器(Serializer-Deserializer，縮寫為SerDes)是一對常用於高速通信以補償有限輸入/輸出的功能塊。串行器-解串器在每個方向的串行資料和並行介面之間轉換資料。串行器-解串器的主要用途是通過單條線路或差動對提供資料傳輸，以最大限度地減少輸入/輸出引腳和互連的數量。
串行器-解串器係運作於高頻。然而，高頻訊號傳輸對於頻率或電壓的抖動(jitter)容忍度低。此外，先進製程的使用也容易導致串行器-解串器發生頻率、電壓的抖動或飄移等問題。若串行器-解串器內的訊號處理元件的特性值產生偏移，因為此偏移而產生頻率或電壓的抖動將可能對串行器-解串器的訊號處理造成致命錯誤(fatal error)。一旦發生致命錯誤，便必須將系統斷電或重置，因而造成諸多不便。
為避免高速通信系統發生致命錯誤，需要一種校正方法，用以有效率並即時地校正串行器-解串器內部訊號處理元件的特性值，以補償電流、電壓 及/或頻率之偏移。
根據本發明之一實施例，一種介面電路，包括用以處理接收自主機裝置之接收訊號與傳送至主機裝置之傳送訊號之一訊號處理電路。訊號處理電路包括複數訊號處理裝置與一量測與校正模組。量測與校正模組包括複數量測電路、複數校正電路、一補償加速器與處理器。量測電路用以於一量測與校正程序中對接收訊號與傳送訊號之至少一者之一振幅、一頻率與訊號位準抖動之至少一者進行量測並產生對應之一量測結果，以及對一電源供應電壓與一接地電壓之至少一者進行量測並產生對應之一量測結果。校正電路耦接至訊號處理裝置，分別用以於量測與校正程序中對訊號處理裝置之一者執行一校正操作，以調整所述訊號處理裝置之一者之一特性值。補償加速器耦接至量測電路與校正電路，用以自量測電路收集量測結果。處理器耦接至補償加速器，用以根據量測結果產生複數校正指令。補償加速器更根據校正指令依序產生各校正電路所對應之一校正控制訊號，校正電路分別響應於對應之校正控制訊號執行對應之校正操作。
根據本發明之另一實施例，一種記憶體控制器，耦接一記憶體裝置，用以控制記憶體裝置的存取操作，包括用以與主機裝置溝通之一主機介面。主機介面包括一訊號處理電路，用以處理接收自主機裝置之接收訊號與傳送至主機裝置之傳送訊號。訊號處理電路包括複數訊號處理裝置與一量測與校正模組。量測與校正模組包括複數量測電路、複數校正電路、一補償加速器與處理器。量測電路用以於一量測與校正程序中對接收訊號與傳送訊號之至少一者之一振幅、一頻率與訊號位準抖動之至少一者進行量測並產生對應之一量測結果，以及對一電源供應電壓與一接地電壓之至少一者進行量測並產生對應之一 量測結果。校正電路耦接至訊號處理裝置，分別用以於量測與校正程序中對訊號處理裝置之一者執行一校正操作，以調整所述訊號處理裝置之一者之一特性值。補償加速器耦接至量測電路與校正電路，用以自量測電路收集量測結果。處理器耦接至補償加速器，用以根據量測結果產生複數校正指令。補償加速器更根據校正指令依序產生各校正電路所對應之一校正控制訊號，校正電路分別響應於對應之校正控制訊號執行對應之校正操作。
100:資料儲存裝置
110:記憶體控制器
112:微處理器
112C:程式碼
112M:唯讀記憶體
114:記憶體介面
116:緩衝記憶體
118:主機介面
120:記憶體裝置
130,240:主機裝置
140:錯誤更正碼引擎
200:介面電路
210,220,230,300:訊號處理電路
301:接收電路
302:等化電路
303:接收資料緩衝電路
304:解碼器電路
305:傳送資料緩衝電路
306:串行器
307:擺幅控制電路
308:傳送電路
309:低壓差穩壓器電路
310:能隙濾波器電路
311:頻率合成電路
312:參考阻抗模組
313:接收終端電路
314:傳送終端電路
315:電流源電路
316:充電幫浦電路
330,400:量測與校正模組
410:接收訊號量測模組
411:接收振幅量測器
412:接收頻率量測器
413:接收抖動量測器
420:傳送訊號量測模組
421:傳送振幅量測器
422:傳送頻率量測器
423:傳送抖動量測器
430:電源下降量測器
435:電壓彈跳量測器
440:接收終端校正電路
445:傳送終端校正電路
447:傳送振幅校正電路
450,750:處理電路
451,751:內部記憶體
453,753:補償控制介面
455,755,855:處理器
460:頻率校正電路
470:充電幫浦校正電路
480:電流源校正電路
757,800:補償加速器
810,900:中斷處理介面
820:指令資料處理介面
830:加速器管理與控制單元
840:量測處理介面
850:校正處理介面
910,920:中斷佇列
930,940:邏輯閘
950:多工器
960:處理單元
CMD:指令
DATA:資料
Done:操作完成通知訊息
Req:請求訊息
第1圖係顯示根據本發明之一實施例所述之資料儲存裝置的方塊圖範例。
第2圖係顯示根據本發明之一實施例所述之介面電路方塊圖。
第3圖係顯示根據本發明之一實施例所述之訊號處理電路之範例方塊圖。
第4圖係顯示根據本發明之一實施例所述之量測與校正模組之一範例方塊圖。
第5圖係顯示根據本發明之一實施例所述之校正方法之範例流程圖。
第6圖係顯示根據本發明之一實施例所述之實施校正方法之一量測與校正程序之範例流程圖。
第7圖係顯示根據本發明之另一實施例所述之配置於量測與校正模組內之處理電路方塊圖。
第8圖係顯示根據本發明之一實施例所述之配置於處理電路內之補償加速器方塊圖。
第9圖係顯示根據本發明之一實施例所述之配置於補償加速器內之中斷處理介面方塊圖。
在下文中，描述了許多具體細節以提供對本發明實施例的透徹理解。然而，本領域技術人員仍將理解如何在缺少一個或多個具體細節或依賴於其他方法、元件或材料的情況下實施本發明。在其他情況下，未詳細示出或描述公知的結構、材料或操作，以避免模糊本發明的主要概念。
在整個說明書中對「一實施例」或「一範例」的引用意味著結合該實施例或範例所描述的特定特徵、結構或特性係包括於本發明之多個實施例的至少一個實施例中。因此，貫穿本說明書在各個地方出現的短語「於本發明之一實施例中」、「根據本發明之一實施例」、「於一範例中」或「根據本發明之一範例」不一定都指到相同的實施例或範例。此外，特定特徵、結構或特性可以在一個或多個實施例或範例中以任何合適的組合和/或子組合進行結合。
此外，為讓本發明之目的、特徵和優點能更明顯易懂，下文特舉出本發明之具體實施例，並配合所附圖式，作詳細說明如下。目的在於說明本發明之精神而非用以限定本發明之保護範圍，應理解下列實施例可經由軟體、硬體、韌體、或上述任意組合來實現。
第1圖係顯示根據本發明之一實施例所述之資料儲存裝置的方塊圖範例。資料儲存裝置100可包括一記憶體裝置120與一記憶體控制器110。記憶體控制器110用以存取(Access)記憶體裝置120及控制記憶體裝置120之運作。記憶體裝置120可為一非揮發性(non-volatile，縮寫為NV)記憶體裝置(例如，一快閃記憶體(flash memory))，並且可包括一或多個記憶元件(例如，一或多個快閃記憶體晶粒、一或多個快閃記憶體晶片、或其他類似元件)。
資料儲存裝置100可耦接至一主機裝置130。主機裝置130可至少包括一處理器、一電源電路、以及至少一隨機存取記憶體(Random Access Memory，縮寫為RAM)，例如至少一動態隨機存取記憶體(Dynamic RAM，縮寫為DRAM)、至少一靜態隨機存取記憶體(Static RAM，縮寫為SRAM)等(以上未示 於第1圖)。處理器與隨機存取記憶體可透過一匯流排彼此相互連接，並且可耦接至電源電路以取得電源。處理器可控制主機裝置130之運作。電源電路可將電源供應至處理器、隨機存取記憶體以及資料儲存裝置100，例如輸出一或多個驅動電壓至資料儲存裝置100。資料儲存裝置100可自主機裝置130取得所述驅動電壓作為資料儲存裝置100的電源，並且為主機裝置130提供儲存空間。
根據本發明之一實施例，主機裝置130可對資料儲存裝置100發出指令，例如，讀取指令或寫入指令，用以存取記憶體裝置120所儲存之資料，或者主機裝置130可對資料儲存裝置100發出指令以進一步控制、管理資料儲存裝置100。
根據本發明之一實施例，記憶體控制器110可包括一微處理器112、一唯讀記憶體(Read Only Memory，縮寫為ROM)112M、一記憶體介面114、一緩衝記憶體116、與一主機介面118。唯讀記憶體112M係用以儲存程式碼112C。而微處理器112則用來執行程式碼112C以控制對記憶體裝置120之存取。程式碼112C可包括一或多個程式模組，例如啟動載入(boot loader)程式碼。當資料儲存裝置100自主機裝置130取得電源時，微處理器112可藉由執行程式碼112C執行資料儲存裝置100之一初始化程序。於初始化程序中，微處理器112可自記憶體裝置120載入一組系統內編程(In-System Programming，縮寫為ISP)程式碼(未示於第1圖)。微處理器112可執行該組系統內編程程式碼，使得資料儲存裝置100可具備各種功能。根據本發明之一實施例，該組系統內編程程式碼可包括，但不限於：一或多個與記憶體存取(例如，讀取、寫入與抹除)相關的程式模組，例如一讀取操作模組、一查找表格模組、一損耗均衡(wear leveling)模組、一讀取刷新(read refresh)模組、一讀取回收(read reclaim)模組、一垃圾回收模組、一非預期斷電恢復(Sudden Power Off Recovery，縮寫為SPOR)模組、以及一不可更正錯誤更正碼(Uncorrectable Error Correction Code，縮寫為UECC)模組，其分別被提供用以 執行對應之讀取、查找表格、損耗均衡、讀取刷新、讀取回收、垃圾回收、非預期斷電恢復以及對偵測到的UECC錯誤進行錯誤處理等操作。
記憶體介面114包含了一錯誤更正碼引擎140。錯誤更正碼引擎140內部可包含一資料緩衝器(圖未示)，用以暫存資料，以輔助錯誤更正碼引擎140對資料執行編碼與解碼操作。於將資料寫入記憶體裝置120的寫入流程中，錯誤更正碼引擎140對需被寫入記憶體裝置120的資料進行編碼，例如執行錯誤更正碼(ECC)編碼，以產生額外的奇偶位元(parity bits)。而於將資料讀出記憶體裝置120的讀取流程中，錯誤更正碼引擎140對從記憶體裝置120所讀出的資料進行解碼，用以檢測資料中的錯誤位元，並且於可更正的情況下(例如，資料中的錯誤位元數量不超過錯誤更正碼引擎140所能更正的錯誤位元數上限)，修正錯誤位元的位元值。
於典型狀況下，記憶體裝置120包含了多個記憶元件，例如多個快閃記憶體晶粒或多個快閃記憶體晶片，各記憶元件可包含複數個記憶體區塊(Block)。記憶體控制器110對記憶體裝置120進行抹除資料運作係以區塊為單位來進行。另外，一記憶體區塊可記錄(包含)特定數量的資料頁(Page)，例如，實體資料頁，其中記憶體控制器110對記憶體裝置120進行寫入資料之運作係以資料頁為單位來進行寫入。
實作上，記憶體控制器110可利用其本身內部之元件來進行諸多控制運作，例如：利用記憶體介面114來控制記憶體裝置120之存取運作(尤其是對至少一記憶體區塊或至少一資料頁之存取運作)、利用緩衝記憶體116進行所需之緩衝處理、以及利用主機介面118來與主機裝置130溝通。
在一實施例中，記憶體控制器110透過主機介面118並使用一標準通訊協定與主機裝置130溝通。舉例而言，上述之標準通訊協定包含(但不限於)：通用序列匯流排(USB)標準、SD介面標準、超高速一代(Ultra High Speed-I，縮 寫為UHS-I)介面標準、超高速二代(Ultra High Speed-II，縮寫為UHS-II)介面標準、CF介面標準、MMC介面標準、eMMC介面標準、UFS介面標準、高技術組態(Advanced Technology Attachment，縮寫為ATA)標準、序列高技術組態(Serial ATA，縮寫為SATA)標準、快捷外設互聯標準(Peripheral Component Interconnect Express，縮寫為PCI-E)標準、並列先進附件(Parallel Advanced Technology Attachment，縮寫為PATA)標準等。
在一實施例中，用以提供資料緩衝之緩衝記憶體116係以隨機存取記憶體來實施。例如，緩衝記憶體116可以是靜態隨機存取記憶體，但本發明亦不限於此。於其他實施例中，緩衝記憶體116可以是動態隨機存取記憶體。
在一實施例中，資料儲存裝置100可以是可攜式記憶體裝置(例如：符合SD/MMC、CF、MS、XD標準之記憶卡、USB隨身碟等裝置)，且主機裝置130為一可與資料儲存裝置連接的電子裝置，例如手機、筆記型電腦、桌上型電腦...等等。而在另一實施例中，資料儲存裝置100可以是固態硬碟或符合UFS或eMMC規格之嵌入式儲存裝置，並且可被設置在一電子裝置中，例如設置在手機、筆記型電腦、桌上型電腦之中，而此時主機裝置130可以是該電子裝置的一處理器。
根據本發明之一實施例，記憶體控制器110的主機介面118可包括一串行器-解串器(Serializer-Deserializer，縮寫為SerDes)，用以處理接收自主機裝置之一接收訊號與傳送至主機裝置之一傳送訊號，以實現資料儲存裝置100與主機裝置130之間的高速資料傳輸。
第2圖係顯示根據本發明之一實施例所述之介面電路方塊圖。根據本發明之一實施例，介面電路200可以是一主機介面，配置於一既定裝置(例如，一資料儲存裝置)與一主機裝置之間，使主機裝置與既定裝置可透過介面電路200相互溝通，並傳送資料訊號與控制訊號等。根據本發明之一實施例，介面電路 200可以是第1圖所示之配置於記憶體控制器110內之主機介面118。
介面電路200可包括依循不同層通訊協定運作的訊號處理電路210、220與230。訊號處理電路210可以是物理層訊號處理電路，用以依循物理層通訊協定處理接收自主機裝置240之一接收訊號與傳送至該主機裝置240之一傳送訊號。例如，訊號處理電路210可對接收訊號與傳送訊號執行放大或衰減、類比-數位轉換、混頻、基本的編碼或解碼、以及物理層的封包拆解等操作。訊號處理電路220可以是通訊協定層訊號處理電路，用以依循較物理層更上層之通訊協定對傳送訊號與接收訊號執行對應之訊號處理。例如，訊號處理電路220可依循行動工業處理器介面(Mobile Industry Processor Interface，MIPI)聯盟所開發的統一協定(Unified Protocol，簡稱UniPro)對傳送訊號與接收訊號執行對應之訊號處理。訊號處理電路220內部可再細分為複數層訊號處理電路，例如，與物理層訊號處理電路相接之一物理適配(Physical Adapter，縮寫PA)層訊號處理電路，以及其他層訊號處理電路。訊號處理電路230可以是應用層訊號處理電路，用以依循應用層之通訊協定執行更上層的訊號處理。
於本發明之實施例中，訊號處理電路210可以是一串行器-解串器(Serializer-Deserializer，縮寫為SerDes)或者是SerDes的物理層訊號處理電路，用以實現前述既定裝置與主機裝置之間高速的資料與訊號傳輸。
第3圖係顯示根據本發明之一實施例所述之訊號處理電路之範例方塊圖。於此實施例中，訊號處理電路300可為配置於一介面電路內之一物理層訊號處理電路，例如，一記憶體控制器之主機介面內的物理層訊號處理電路，或者訊號處理電路300可為一串行器-解串器(Serializer-Deserializer，縮寫為SerDes)，或者是一SerDes的物理層訊號處理電路，用以處理接收到的接收訊號及將被傳送的傳送訊號。
訊號處理電路300可包括複數訊號處理裝置與一量測與校正模組 330，量測與校正模組330可為一電路集合，包含複數量測電路及複數校正電路，並耦接多個訊號處理裝置，量測電路用以持續量測或監控接收訊號與傳送訊號的頻率、振幅、訊號抖動等之至少一者、以及量測非預期的電源下降(power drop)或電壓彈跳(bounce)等之至少一者，校正電路則根據量測或監控結果於一量測與校正程序中依序校正各訊號處理裝置之一特性值。
訊號處理電路300內之訊號處理裝置可包括：一接收電路301、一等化電路302、一接收資料緩衝電路303、一解碼器電路304、一傳送資料緩衝電路305、一串行器(Serializer)306、一擺幅控制電路307、一傳送電路308、一低壓差穩壓器(Low DropOut Regulator)電路309、一能隙濾波器(bandgap filter)電路310、一頻率合成電路311、一參考阻抗模組312、一接收終端電路313、一傳送終端電路314、一充電幫浦電路316、以及至少一電流源電路315。
值得注意的是，第3圖為一簡化的訊號處理電路示意圖，其中僅顯示出與本發明相關之元件。孰悉此技藝者均可理解，一物理層訊號處理電路也可包含許多未示於第3圖之元件，以實施對應之物理層訊號處理之功能。
於接收訊號處理路徑上，接收電路301用以自主機裝置接收訊號。接收終端電路313耦接於接收訊號處理路徑，用以於接收訊號處理路徑上提供一既定阻抗，使接收訊號處理路徑上的負載與訊號傳輸線的阻抗匹配。等化電路302用以對接收訊號執行等化處理。等化電路302可包括一連續時間線性等化器(Continuous Time Linear Equalizer，縮寫CTLE)、一時脈資料回復(Clock Data Recovery，縮寫CDR)電路以及一解串器(Deserializer)(未示於第3圖)。連續時間線性等化器用以處理接收訊號，其為一串行訊號。時脈資料回復電路用於根據接收訊號重新產生與傳送端同步的時脈訊號，以及根據時脈訊號準確地回復接收訊號內的資料訊號內容。解串器用以將串行(Serial)的資料訊號轉換為由多個匯流排平行傳輸的並行(Parallel)訊號，用以將並行的資料訊號輸出。接收資料緩衝 電路303用以緩存由等化電路302輸出的接收資料。解碼器電路304用以對接收資料進行解碼操作。解碼後的接收資料會進一步被提供至更上層之訊號處理電路，例如前述之物理適配層訊號處理電路。
於傳送訊號處理路徑上，傳送資料緩衝電路305用以緩存來自上層之訊號處理電路所提供的傳送資料，其可以是並行(Parallel)的資料訊號。串行器306用以將並行的資料訊號轉換為串行(Serial)的資料訊號。擺幅控制電路307用以控制傳送訊號的擺幅，例如，調整傳送訊號的電壓至適當的位準。傳送電路308用以將傳送訊號傳送至主機裝置。傳送終端電路314耦接於傳送訊號處理路徑，用以於傳送訊號處理路徑上提供一既定阻抗，使傳送訊號處理路徑上的負載與訊號傳輸線的阻抗匹配。
除上述傳送/接收訊號處理路徑上的訊號處理裝置外，訊號處理電路300也包括一些共用電路，用以提供其他訊號處理裝置所需的頻率、電流、電壓、電源、或參考阻抗資訊等。低壓差穩壓器309用以提供穩定的電壓訊號。例如，提供穩定的電壓訊號給能隙濾波器電路310。能隙濾波器電路310用以過濾電壓雜訊，以提供乾淨的電壓訊號給其他訊號處理裝置(如圖中細虛線所示)。頻率合成電路311用以產生訊號處理電路300內部所需的時脈訊號，並將時脈訊號提供給其他訊號處理裝置(如圖中粗虛線所示)。於本發明之一實施例中，頻率合成電路311可由一鎖相迴路(Phase Locked Loop，縮寫為PLL)實施，用以產生一震盪訊號提供作為訊號處理電路300內部所需的時脈訊號，並且其內部可包含充電幫浦電路316，用以根據鎖相迴路內部之相位偵測結果產生一輸出電壓V_CP做為提供給鎖相迴路內部之一壓控震盪器(Voltage Controlled Oscillator，VCO)的輸入訊號。
參考阻抗模組312可包含許多可提供做為阻抗基準的參考被動元件，例如，參考電阻、參考電容、參考電感等。由於被動元件的特性值，例如， 對應之電阻值、電容值、電感值等，會因為製程變化而飄移，因此，訊號處理電路300內部會配置以相同製程製作的參考阻抗模組312，用以提供參考阻抗資訊。舉例而言，假設目前藉由串聯參考阻抗模組312內的兩個參考電阻元件可達到10K歐姆的電阻值，則此資訊可被提供做為參考阻抗資訊。若訊號處理電路300內的一個訊號處理裝置需要10K歐姆的電阻值，則可依據此資訊藉由控制其內部的開關電路串聯該裝置內的兩個電阻，若另一訊號處理裝置需要20K歐姆的電阻值，則可依據此資訊藉由控制其內部的開關電路串聯該裝置內的四個電阻。藉由同一電路內的參考阻抗資訊彈性地控制各訊號處理裝置內被動元件的耦接數量，可有效克服因製程變化所產生的特性值飄移問題。其餘被動元件的應用則以此類推。電流源電路315則用以提供訊號處理電路300內之訊號處理裝置所需的電流源。
根據本發明之一實施例，量測與校正模組330可包含複數量測電路及複數校正電路，各量測電路與各校正電路可耦接至對應的一或多個訊號處理裝置，其中的量測電路可用以持續主動地量測或監控由對應之訊號處理裝置所處理的訊號的頻率、振幅、訊號位準抖動、或量測非預期的電源下降或電壓彈跳等，校正電路則用以根據量測或監控結果校正各訊號處理裝置之一特性值。
第4圖係顯示根據本發明之一實施例所述之量測與校正模組之一範例方塊圖。量測與校正模組400可包括複數量測電路與複數校正電路，以及一處理電路450。
根據本發明之一實施例，量測與校正模組400可包括一接收訊號量測模組410、一傳送訊號量測模組420、一電源下降量測器430以及一電壓彈跳量測器435。接收訊號量測模組410可包括一接收振幅量測器411、一接收頻率量測器412以及一接收抖動量測器413。傳送訊號量測模組420可包括一傳送振幅量測器421、一傳送頻率量測器422以及一傳送抖動量測器423。
此外，量測與校正模組400之校正電路可包括一接收終端校正電路440、一傳送終端校正電路445、一傳送振幅校正電路447、一頻率校正電路460、一充電幫浦校正電路470、以及一電流源校正電路480。
處理電路450可包括一內部記憶體451、一補償控制介面453與一處理器455。補償控制介面453為處理器455與週邊的複數量測電路與複數校正電路連接的介面，例如，補償控制介面453可以是實體的走線或匯流排。處理器455用以自週邊的量測電路收集對應的量測結果，並且實施一補償控制機制以根據量測結果決定至少一校正操作。內部記憶體451可至少包括一唯讀記憶體與一隨機存取記憶體，用以儲存由處理器455所執行的補償控制機制與量測與校正程序所對應的程式碼，以及於執行量測與校正程序過程中所收集到或產生的資料。
根據本發明之一實施例，量測電路可用以對接收訊號與傳送訊號之至少一者之一振幅、一頻率與訊號位準抖動之至少一者進行量測並產生對應之一量測結果，以及對一電源供應電壓與一接地電壓之至少一者進行量測並產生對應之一量測結果。更具體的說，接收振幅量測器411可耦接至接收電路301或等化電路302，用以量測由訊號處理電路300所接收之接收訊號之一振幅，其中接收振幅量測器411可對仍為串行訊號的接收訊號執行量測，且由接收振幅量測器411所量測的振幅可反映出接收訊號之一直流成分。於本發明之實施例中，接收振幅量測器411可持續對接收訊號執行量測與監控，並將量測結果回報給處理電路450，其中的量測結果可包含量測的數值，也可進一步包含所量測到的數值是否超出容許範圍的比較結果。例如，接收振幅量測器411可將量測到的數值與一振幅目標值進行比較，並判斷量測到的數值與振幅目標值之一差值是否大於一振幅偏移臨界值。
接收頻率量測器412可耦接至等化電路302，用以量測接收訊號之一頻率。舉例而言，接收頻率量測器412可對已轉為並行訊號的接收訊號取樣，例 如，對接收訊號的資料成分或對接收訊號中所承載的時脈訊號取樣，並計算具高電壓位準之訊號脈衝寬度以及具低電壓位準之訊號脈衝寬度，藉此估計出接收訊號或時脈訊號的頻率。於本發明之實施例中，接收頻率量測器412可持續對接收訊號執行量測與監控，並將量測結果回報給處理電路450，其中的量測結果可包含量測的數值，也可進一步包含所量測到的數值是否超出容許範圍的比較結果。例如，接收頻率量測器412可將量測到的數值與一頻率目標值進行比較，並判斷量測到的數值與頻率目標值之一差值是否大於一頻率偏移臨界值。
接收抖動量測器413可耦接至接收電路301或等化電路302，用以量測由訊號處理電路300所接收之接收訊號之訊號位準抖動，其中接收抖動量測器413可對仍為串行訊號的接收訊號執行量測，且由接收抖動量測器413所量測的位準抖動可反映出接收訊號之一交流成分。於本發明之實施例中，接收抖動量測器413可持續對接收訊號執行量測與監控，並將量測結果回報給處理電路450，其中的量測結果可包含量測的數值，也可進一步包含所量測到的數值是否超出容許範圍的比較結果。例如，接收抖動量測器413可將量測到的數值與一抖動上限值進行比較，並判斷量測到的數值是否大於抖動上限值。
類似地，傳送振幅量測器421可耦接至傳送電路308或擺幅控制電路307，用以量測將由訊號處理電路300所傳送之傳送訊號之一振幅，其中傳送振幅量測器421可對已轉為串行訊號的傳送訊號執行量測，且由傳送振幅量測器421所量測的振幅可反映出傳送訊號之一直流成分。於本發明之實施例中，傳送振幅量測器421可持續對傳送訊號執行量測與監控，並將量測結果回報給處理電路450，其中的量測結果可包含量測的數值，也可進一步包含所量測到的數值是否超出容許範圍的比較結果。例如，傳送振幅量測器421可將量測到的數值與一振幅目標值進行比較，並判斷量測到的數值與振幅目標值之一差值是否大於一振幅偏移臨界值。
傳送頻率量測器422可耦接至傳送資料緩衝電路305，用以量測傳送訊號之一頻率。舉例而言，傳送頻率量測器422可對仍為並行訊號的傳送訊號取樣，例如，對傳送訊號中的資料成分或對傳送訊號中所承載的時脈訊號取樣，並計算具高電壓位準之訊號脈衝寬度以及具低電壓位準之訊號脈衝寬度，藉此估計出傳送訊號或時脈訊號的頻率。於本發明之實施例中，傳送頻率量測器422可持續對傳送訊號執行量測與監控，並將量測結果回報給處理電路450，其中的量測結果可包含量測的數值，也可進一步包含所量測到的數值是否超出容許範圍的比較結果。例如，傳送頻率量測器422可將量測到的數值與一頻率目標值進行比較，並判斷量測到的數值與頻率目標值之一差值是否大於一頻率偏移臨界值。
傳送抖動量測器423可耦接至傳送電路308或擺幅控制電路307，用以量測將由訊號處理電路300所傳送之傳送訊號之訊號位準抖動，其中傳送抖動量測器423可對已轉為串行訊號的傳送訊號執行量測，且由傳送抖動量測器423所量測的位準抖動可反映出傳送訊號之一交流成分。於本發明之實施例中，傳送抖動量測器423可持續對傳送訊號執行量測與監控，並將量測結果回報給處理電路450，其中的量測結果可包含量測的數值，也可進一步包含所量測到的數值是否超出容許範圍的比較結果。例如，傳送抖動量測器423可將量測到的數值與一抖動上限值進行比較，並判斷量測到的數值是否大於抖動上限值。
電源下降量測器430可耦接至一電源供應源，例如，用以提供電源供應電壓VDD之電源供應源，用以量測發生於電源供應電壓VDD之電源下降量。於本發明之實施例中，電源下降量測器430可持續對電源供應電壓執行量測與監控，並將量測結果回報給處理電路450，其中的量測結果可包含量測的數值，也可進一步包含所量測到的數值是否超出容許範圍的比較結果。例如，電源下降量測器430可將量測到的數值與一電源下降上限值進行比較，並判斷量測到的數 值是否大於電源下降上限值。
電壓彈跳量測器435可耦接至提供接地電壓GND之一接地電壓源，用以量測發生於接地電壓GND之電壓彈跳量。於本發明之實施例中，電壓彈跳量測器435持續對接地電壓GND執行量測與監控，並將量測結果回報給處理電路450，其中的量測結果可包含量測的數值，也可進一步包含所量測到的數值是否超出容許範圍的比較結果。例如，電壓彈跳量測器435可將量測到的數值與一電壓彈跳上限值進行比較，並判斷量測到的數值是否大於電壓彈跳上限值。
量測與校正模組400之校正電路可耦接至處理器455或處理電路450，並且耦接至訊號處理電路300中對應之至少一訊號處理裝置，用以響應於處理器455之控制訊號對訊號處理裝置執行校正操作，以調整訊號處理裝置之一特性值。
更具體的說，接收終端校正電路440可耦接至接收終端電路313或參考阻抗模組312，用以根據處理器455提供的校正資料對接收終端電路313及/或參考阻抗模組312執行校正操作，以調整接收終端電路313內部之既定阻抗之一阻抗值，及/或調整參考阻抗模組312的參考電阻值、參考電容值及參考電感值之至少一者。
傳送終端校正電路445可耦接至傳送終端電路314或參考阻抗模組312，用以根據處理器455提供的校正資料對傳送終端電路314及/或參考阻抗模組312執行校正操作，以調整傳送終端電路314內部之既定阻抗之一阻抗值，及/或調整參考阻抗模組312的參考電阻值、參考電容值及參考電感值之至少一者。
傳送振幅校正電路447可耦接至擺幅控制電路307及/或傳送終端電路314，用以根據處理器455提供的校正資料對擺幅控制電路307及/或傳送終端電路314執行校正操作，以調整由擺幅控制電路307所輸出之一輸出訊號，例如，傳送訊號，的電壓位準，及/或調整傳送終端電路314內部之既定阻抗之一阻抗值。
頻率校正電路460可耦接至頻率合成電路311，用以根據處理器455提供的校正資料對頻率合成電路311執行校正操作，以調整頻率合成電路311內部之一壓控震盪器之一起振電壓。舉例而言，若處理器455判斷目前量測的頻率值尚未到達目標頻率值，處理器455可決定調高壓控震盪器的起振電壓，使頻率合成電路311所產生的震盪訊號頻率可更快到達目標頻率值。
充電幫浦校正電路470可耦接至頻率合成電路311或充電幫浦電路316，用以根據處理器455提供的校正資料對充電幫浦電路316執行校正操作，以調整充電幫浦電路316所接收之時脈訊號頻率或調整充電幫浦電路316之輸出電壓之一位準。舉例而言，若處理器455判斷目前量測的頻率值尚未到達目標頻率值，處理器455可決定調高充電幫浦電路316所接收之時脈訊號頻率，或調整充電幫浦電路316所產生的輸出電壓V_CP的電壓位準，使輸出電壓V_CP可更快到達目標值。類似地，若處理器455判斷目前量測的頻率值超過目標頻率值，處理器455可決定調低充電幫浦電路316所接收之時脈訊號頻率，或調整充電幫浦電路316所產生的輸出電壓V_CP的電壓位準，使輸出電壓V_CP可被降低。
電流源校正電路480可耦接至電流源電路315，用以根據處理器455提供的校正資料對電流源電路315執行校正操作，以調整電流源電路315之所提供之電流源之大小或位準。
於本發明之實施例中，補償控制機制可描述或完整定義量測操作的內容與校正操作的內容之至少一者。其中，量測操作的內容可包含由哪個量測電路執行次一量測操作，開始量測操作的時間與執行時間長度、量測目標(例如，電流訊號或電壓訊號、接收訊號或傳送訊號、或者訊號之振幅、頻率或訊號位準抖動等)、量測結果之回報方式等。量測操作的內容也可包括次一量測操作被設定為一次性操作或反覆的操作，或者於次一量測操作被設定為由多個量測電路依序執行之一組量測操作時，所述多個量測電路的量測順序或啟動順序。此 外，校正操作的內容可包含由哪個校正電路執行次一校正操作，開始校正操作的時間與執行時間長度、校正目標(例如，哪個訊號處理裝置的哪個特性值)、校正值(或調整量)、校正結果之回報方式等。校正操作的內容也可包括次一校正操作被設定為一次性操作或反覆的操作，或者於次一校正操作被設定為由多個校正電路依序執行之一組校正操作時，所述多個校正電路的校正順序或啟動順序。
需注意的是，於本發明之一些實施例中，校正電路可為一獨立的電路，並耦接至需被校正的對應的訊號處理裝置，用以校正該訊號處理裝置之一特性值。然而，本發明並不限於此。於本發明之另一些實施例中，校正電路也可以被實施為需被校正的訊號處理裝置一部份。即，於本發明之實施例中需被校正的訊號處理裝置可包括內建之校正電路，用以根據量測或監控結果及/或校正資料校正其特性值。
第5圖係顯示根據本發明之一實施例所述之校正方法之範例流程圖。校正方法可包括由量測與校正模組330/400執行之以下步驟：
步驟S502：對接收訊號與傳送訊號之至少一者之振幅、頻率與訊號位準抖動之至少一者進行量測，以產生對應之一量測結果。
步驟S504：對電源供應電壓與接地電壓之至少一者進行量測，以產生對應之一量測結果。
步驟S506：收集量測結果，並且根據量測結果決定至少一校正操作。
步驟S508：對至少一訊號處理裝置執行校正操作，以調整訊號處理裝置之一特性值。
本發明所提出之校正方法可利用量測與校正電路主動量測並透過補償控制機制校正介面電路內之複數訊號處理裝置，以即時補償電流、電壓及/或頻率之偏移並避免致命錯誤的發生。
第6圖係顯示根據本發明之一實施例所述之實施校正方法之一量測 與校正程序之範例流程圖。量測與校正程序可包含以下步驟：
步驟S602：資料儲存裝置100開機，且其電源達到穩定。
步驟S604：對訊號處理電路300內之一或多個訊號處理裝置執行對應之校正操作。根據本發明之一實施例，於資料儲存裝置100之電源達到穩定後，可直接對訊號處理電路300內之一或多個訊號處理裝置執行對應之校正操作，此時的校正操作可以是初步的盲調，例如，校正資料可被設定為任意的數值，也可以是直接根據各訊號處理裝置所對應之目標值設定其特性值。例如，於此步驟中可依序啟動充電幫浦校正電路470、電流源校正電路480、傳送振幅校正電路447、傳送終端校正電路445、接收終端校正電路440以及頻率校正電路460，以執行對應之校正操作。
步驟S606：依序啟動量測與校正模組內的量測電路或量測器，以執行對應之量測操作。根據本發明之一實施例，由於運作於高速的串行器-解串器極可能發生頻率、電壓的抖動或飄移等問題，因此，於步驟S604之初步的校正或設定後，可開始持續利用量測電路或量測器主動量測並監控訊號處理電路300內的訊號處理裝置。此外，根據本發明之一實施例，於取得量測結果後，量測與校正模組內的量測電路或量測器可將量測結果直接回報給處理電路450。
步驟S608：判斷由傳送抖動量測器423量測到的抖動數值(TX_Jitter)是否大於抖動上限值(TX_Jitter_Limit)。若是，代表量測到的數值超出容許範圍，執行步驟S610。若否，執行步驟S612。
步驟S610：控制傳送終端校正電路445根據處理器455提供的校正資料對傳送終端電路314及/或參考阻抗模組312執行校正操作，以調整傳送終端電路314內部之既定阻抗之一阻抗值，及/或調整參考阻抗模組312的參考電阻值、參考電容值及參考電感值之至少一者。例如，傳送終端校正電路445可根據校正資料增加傳送終端電路314之阻抗值，以降低傳送訊號的訊號位準抖動。
步驟S612：判斷由接收抖動量測器413量測到的抖動數值(RX_Jitter)是否大於抖動上限值(RX_Jitter_Limit)。若是，代表量測到的數值超出容許範圍，執行步驟S614。若否，執行步驟S616。
步驟S614：控制接收終端校正電路440根據處理器455提供的校正資料對接收終端電路313或參考阻抗模組312執行校正操作，以調整接收終端電路313內部之既定阻抗之一阻抗值，及/或調整參考阻抗模組312的參考電阻值、參考電容值及參考電感值之至少一者。例如，接收終端校正電路440可根據校正資料增加接收終端電路313之阻抗值，以降低接收訊號的訊號位準抖動。
步驟S616：判斷由傳送頻率量測器422量測到的數值與頻率目標值之一差值(TX_Freq_Diff)是否大於一頻率偏移臨界值(TX_Freq_Diff_TH)。若是，代表量測到的數值超出容許範圍，執行步驟S618。若否，執行步驟S620。
步驟S618：控制頻率校正電路460根據處理器455提供的校正資料對頻率合成電路311執行校正操作，以調整頻率合成電路311內部之一壓控震盪器之一起振電壓。於此步驟中，頻率校正電路460可針對頻率合成電路311所產生之於產生傳送訊號時所需的時脈訊號的頻率進行校正操作。
步驟S620：判斷由接收頻率量測器412量測到的數值與頻率目標值之一差值(RX_Freq_Diff)是否大於一頻率偏移臨界值(RX_Freq_Diff_TH)。若是，代表量測到的數值超出容許範圍，執行步驟S622。若否，執行步驟S624。
步驟S622：控制頻率校正電路460根據處理器455提供的校正資料對頻率合成電路311執行校正操作，以調整頻率合成電路311內部之一壓控震盪器之一起振電壓。於此步驟中，頻率校正電路460可針對頻率合成電路311所產生之於產生接收訊號時所需的時脈訊號的頻率進行校正操作。
步驟S624：判斷由傳送振幅量測器421量測到的數值與振幅目標值之一差值(TX_AMP_Diff)是否大於一振幅偏移臨界值(TX_AMP_Diff_TH)。於本發 明之實施例中，過大或過小的傳送振幅都可能觸發傳送振幅校正。若是，代表量測到的數值超出容許範圍，執行步驟S626。若否，執行步驟S628。
步驟S626：控制傳送振幅校正電路447根據處理器455提供的校正資料對擺幅控制電路307及/或傳送終端電路314執行校正操作，以調整由擺幅控制電路307所輸出之一輸出訊號的電壓位準，及/或調整傳送終端電路314內部之既定阻抗之一阻抗值。
步驟S628：判斷由接收振幅量測器411量測到的數值與振幅目標值之一差值(RX_AMP_Diff)是否大於一振幅偏移臨界值(RX_AMP_Diff_TH)。於本發明之實施例中，過大或過小的接收振幅都可能觸發接收振幅校正。若是，代表量測到的數值超出容許範圍，執行步驟S630。若否，執行步驟S632。
步驟S630：控制接收終端校正電路440根據處理器455提供的校正資料對接收終端電路313或參考阻抗模組312執行校正操作，以調整接收終端電路313內部之既定阻抗之一阻抗值，及/或調整參考阻抗模組312的參考電阻值、參考電容值及參考電感值之至少一者。
步驟S632：判斷由電源下降量測器430量測到的電源供應電壓之電源下降量(Power_Drop_Value)是否大於電源下降上限值(Power_Drop_Limit)。若是，代表量測到的數值超出容許範圍，亦可代表發生過電源下降，執行步驟S634。若否，執行步驟S636。
步驟S634：控制頻率校正電路460、充電幫浦校正電路470與電流源校正電路480之一或多者分別根據處理器455提供的校正資料對頻率合成電路311、充電幫浦電路316、與電流源電路315執行校正操作，以對應地調整頻率合成電路311內部之一壓控震盪器之一起振電壓、充電幫浦電路316所接收之時脈訊號頻率或充電幫浦電路316之輸出電壓之一位準、以及電流源電路315之所提供之電流源之大小或位準。
步驟S636：判斷由電壓彈跳量測器435量測到的接地電壓之電壓彈跳量(Ground_Bounce_Value)是否大於電源下降上限值(Ground_Bounce_Limit)。若是，代表量測到的數值超出容許範圍，亦可代表發生過接地電壓彈跳，執行步驟S638。若否，返回步驟S604。
步驟S638：控制頻率校正電路460、充電幫浦校正電路470與電流源校正電路480之一或多者分別根據處理器455提供的校正資料對頻率合成電路311、充電幫浦電路316、與電流源電路315執行校正操作，以對應地調整頻率合成電路311內部之一壓控震盪器之一起振電壓、充電幫浦電路316所接收之時脈訊號頻率或充電幫浦電路316之輸出電壓之一位準、以及電流源電路315之所提供之電流源之大小或位準。
於本發明之實施例中，由於電源下降或接地電壓彈跳都可能造成頻率合成電路311、充電幫浦電路316、與電流源電路315的特性值偏移，因此，於判斷發生過電源下降或接地電壓彈跳時，可藉由校正電路校正或重新設定成頻率合成電路311、充電幫浦電路316、與電流源電路315的特性值，使其可被設定為對應之目標值或者被校正到逼近對應之目標值的數值。
需注意的是，第6圖所示之於量測與校正程序中依序量測並校正各訊號處理裝置的流程僅為本發明之一種實施態樣，而非本發明之限制。於本發明之實施例中，處理器455當可根據量測器或量測電路所回報的量測結果動態地調整校正順序與校正內容。
此外，第4圖所示之量測與校正模組僅為本發明之一種實施態樣，而非本發明之限制。於本發明之另一實施例中，量測與校正模組的處理電路也可以不同的方式實作。
第7圖係顯示根據本發明之另一實施例所述之配置於量測與校正模組內之處理電路方塊圖。於此實施例中，處理電路750可取代第4圖之處理電路 450。亦即，於此實施例中，量測與校正模組可包括如第4圖所示之複數量測電路與複數校正電路，以及處理電路750。因此，關於耦接處理電路750之複數量測電路與複數校正電路之說明，可直接引用第4-6圖之相關段落，並於此不再贅述。例如，對於第4-6圖之相關段落中所提及關於處理器455的操作，例如，提供校正資料，或者執行判斷與決策等操作，於此實施例(或第8圖之實施例)中，可改由處理器755(或者處理器855)執行。
處理電路750可包括一內部記憶體751、一補償控制介面753、一補償加速器757與一處理器755。補償控制介面753為補償加速器757與週邊的複數量測電路與複數校正電路連接的介面，例如，補償控制介面753可以是實體的走線或匯流排。補償加速器757用以為處理器755自週邊的量測電路收集對應的量測結果，根據由處理器755發出的指令依序產生對應的量測控制訊號與校正控制訊號，並且將量測控制訊號與校正控制訊號提供給對應的量測電路與校正電路，使量測電路與校正電路可分別響應於對應之量測控制訊號與校正控制訊號執行對應之量測與校正操作。處理器755用以實施一補償控制機制，以根據量測結果決定至少一校正操作，並且產生對應的指令。內部記憶體751可至少包括一唯讀記憶體與一隨機存取記憶體，用以儲存由處理器755所執行的補償控制機制與量測與校正程序所對應的程式碼，以及於執行量測與校正程序過程中所收集到或產生的資料。
第8圖係顯示根據本發明之一實施例所述之配置於處理電路內之補償加速器方塊圖。補償加速器800可包括一中斷(interrupt)處理介面810、一指令資料處理介面820、一加速器管理與控制單元830、一量測處理介面840與一校正處理介面850。中斷處理介面810耦接至量測與校正模組內之量測電路與校正電路，用以管理接收自量測電路與校正電路之複數中斷請求，暫存該等中斷請求並根據該等中斷請求產生一中斷通知訊號，並向處理電路內之處理器855發出中 斷通知訊號。根據本發明之一實施例，處理器855可根據中斷通知訊號依序處理該等中斷請求所對應之一事件，並且於事件處理完成後，發出該事件所對應之一處理完成通知，以通知中斷處理介面810。中斷處理介面810可響應於接收到的處理完成通知刪除該事件所對應之中斷請求，並向加速器管理與控制單元830回報事件處理結果。
指令資料處理介面820用以暫存複數指令CMD與資料DATA，其中的指令CMD包括由處理器855發出之校正指令，資料DATA包括自量測電路收集之量測結果以及由處理器855提供之校正指令所對應之校正資料。指令資料處理介面820內部可包含一指令佇列(command queue)與一資料佇列，用以暫存指令CMD與資料DATA，並且將指令CMD與資料DATA發送於加速器管理與控制單元830與處理器855之間。此外，指令資料處理介面820也可自加速器管理與控制單元830接收來自量測電路或校正電路之請求訊息Req與操作完成通知訊息Done，例如，於量測操作完成後由量測電路發出之操作完成通知訊息或者於校正操作完成後由校正電路發出之操作完成通知訊息，並且將請求訊息Req與操作完成通知訊息Done發送至處理器855。
加速器管理與控制單元830用以根據中斷處理介面810回報之事件處理結果以及由處理器855發出之指令決定量測與校正程序的次一操作，例如，應由哪一個量測電路執行次一個量測操作，或應由哪一個校正電路執行次一個量測操作校正操作，並且產生對應之量測控制訊號或校正控制訊號。
量測處理介面840耦接至加速器管理與控制單元830與量測與校正模組內之複數量測電路，用以接收並解碼量測控制訊號，並且根據量測控制訊號之一解碼結果將解碼過之量測控制訊號傳送至對應之量測電路。
校正處理介面850耦接至加速器管理與控制單元830與量測與校正模組內之複數校正電路，用以接收並解碼校正控制訊號，並且根據校正控制訊號 之一解碼結果將解碼過之校正控制訊號傳送至對應之校正電路。
第9圖係顯示根據本發明之一實施例所述之配置於補償加速器內之中斷處理介面方塊圖。中斷處理介面900可包括中斷佇列(interrupt queue)910與920、邏輯閘930與940、多工器950以及處理單元960。中斷佇列910耦接至所有量測電路的中斷請求傳輸線，用以接收自量測電路的中斷請求。邏輯閘930同樣耦接至所有量測電路的中斷請求傳輸線，自量測電路接收與中斷佇列910相同的中斷請求，並且對接收到的中斷請求執行邏輯運算，例如，邏輯或(OR)運算，以提供一快速通知路線給處理單元960。類似地，中斷佇列920耦接至所有校正電路的中斷請求傳輸線，用以接收自校正電路的中斷請求。邏輯閘940同樣耦接至所有校正電路的中斷請求傳輸線，自校正電路接收與中斷佇列920相同的中斷請求，並且對接收到的中斷請求執行邏輯運算，例如，邏輯或(OR)運算，以提供一快速通知路線給處理單元960。
多工器950用以選擇性將中斷佇列910與920、以及邏輯閘930與940的輸出提供給處理單元960。處理單元960可管理並分類中斷請求、並根據該等中斷請求產生一中斷通知訊號，並向處理電路內之處理器發出中斷通知訊號。此外，處理單元960也可自處理器接收處理完成通知，響應於接收到的處理完成通知刪除暫存於中斷佇列中的中斷請求，並向加速器管理與控制單元回報事件處理結果，使加速器管理與控制單元可根據事件處理結果以及由處理器發出之指令決定量測與校正程序的次一操作。
不同於傳統技術中響應於錯誤的發生而觸發的校正操作，於本發明之實施例中，利用量測電路主動並持續量測介面電路內之複數訊號處理裝置，透過補償控制機制根據量測結果判斷是否進行校正操作，並且決定對應的校正資料與校正方式，例如於前述第4圖與第6圖之相關段落所介紹之各種校正資料與校正方式，接著利用校正電路校正訊號處理裝置的特性值。如此一來，可即 時補償電流、電壓及/或頻率之偏移，並有效避免致命錯誤的發生。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
750:處理電路
751:內部記憶體
753:補償控制介面
755:處理器
757:補償加速器

Claims (12)

  1. 一種介面電路，包括：一訊號處理電路，用以處理接收自一主機裝置之一接收訊號與傳送至該主機裝置之一傳送訊號，該訊號處理電路包括：複數訊號處理裝置；以及一量測與校正模組，包括：複數量測電路，用以於一量測與校正程序中對該接收訊號與該傳送訊號之至少一者之一振幅、一頻率與訊號位準抖動之至少一者進行量測並產生對應之一量測結果，以及對一電源供應電壓與一接地電壓之至少一者進行量測並產生對應之一量測結果；複數校正電路，耦接至該等訊號處理裝置，分別用以於該量測與校正程序中對該等訊號處理裝置之一者執行一校正操作，以調整所述該等訊號處理裝置之一者之一特性值；一補償加速器，耦接至該等量測電路與該等校正電路，用以自該等量測電路收集該等量測結果；以及一處理器，耦接至該補償加速器，用以根據該等量測結果產生複數校正指令，其中該補償加速器更根據該等校正指令依序產生各校正電路所對應之一校正控制訊號，該等校正電路分別響應於對應之該校正控制訊號執行對應之該校正操作；其中該補償加速器包括：一中斷處理介面，耦接至該等量測電路與該等校正電路，用以管理接收自該等量測電路與該等校正電路之複數中斷請求，暫存該等中斷請求並根據該等中斷請求產生一中斷通知訊號，並向該處理器發出該中斷通知訊號， 其中該處理器根據該中斷通知訊號依序處理該等中斷請求所對應之一事件，並且於該事件處理完成後發出該事件所對應之一處理完成通知以通知該中斷處理介面，以及該中斷處理介面響應於該處理完成通知刪除該事件所對應之該中斷請求。
  2. 如請求項1所述之介面電路，其中該介面電路配置於一記憶體控制器內，並且該訊號處理電路為一串行器-解串器(Serializer-Deserializer，縮寫為SerDes)。
  3. 如請求項1所述之介面電路，其中該補償加速器更包括：一指令資料處理介面，用以暫存複數指令與資料，其中該等指令包括該等校正指令，該資料包括自該等量測電路收集之該等量測結果以及由該處理器提供之該等校正指令所對應之校正資料。
  4. 如請求項3所述之介面電路，其中該補償加速器更包括：一加速器管理與控制單元，用以根據該中斷處理介面回報之一事件處理結果以及該等指令決定該量測與校正程序的次一操作，並且產生對應之一量測控制訊號或該校正控制訊號。
  5. 如請求項4所述之介面電路，其中該補償加速器更包括：一量測處理介面，耦接至該等量測電路，用以接收並解碼該量測控制訊號，並且根據該量測控制訊號之一解碼結果將解碼過之該量測控制訊號傳送至對應之量測電路。
  6. 如請求項4所述之介面電路，其中該補償加速器更包括：一校正處理介面，耦接至該等校正電路，用以接收並解碼該校正控制訊號，並且根據該校正控制訊號之一解碼結果將解碼過之該校正控制訊號傳送至對應之校正電路。
  7. 一種記憶體控制器，耦接一記憶體裝置，用以控制該記憶體裝置的存取操作，包括：一主機介面，用以與一主機裝置溝通，包括一訊號處理電路，用以處理接收自該主機裝置之一接收訊號與傳送至該主機裝置之一傳送訊號，其中該訊號處理電路包括：複數訊號處理裝置；以及一量測與校正模組，包括：複數量測電路，用以於一量測與校正程序中對該接收訊號與該傳送訊號之至少一者之一振幅、一頻率與訊號位準抖動之至少一者進行量測並產生對應之一量測結果，以及對一電源供應電壓與一接地電壓之至少一者進行量測並產生對應之一量測結果；複數校正電路，耦接至該等訊號處理裝置，分別用以於該量測與校正程序中對該等訊號處理裝置之一者執行一校正操作，以調整所述該等訊號處理裝置之一者之一特性值；一補償加速器，耦接至該等量測電路與該等校正電路，用以自該等量測電路收集該等量測結果；以及一處理器，耦接至該補償加速器，用以根據該等量測結果產生複數校正指令，其中該補償加速器更根據該等校正指令依序產生各校正電路所對應之一校 正控制訊號，該等校正電路分別響應於對應之該校正控制訊號執行對應之該校正操作；其中該補償加速器包括：一中斷處理介面，耦接至該等量測電路與該等校正電路，用以管理接收自該等量測電路與該等校正電路複數中斷請求，暫存該等中斷請求並根據該等中斷請求產生一中斷通知訊號，並向該處理器發出該中斷通知訊號，其中該處理器根據該中斷通知訊號依序處理該等中斷請求所對應之一事件，並且於該事件處理完成後發出該事件所對應之一處理完成通知以通知該中斷處理介面，以及該中斷處理介面響應於該處理完成通知刪除該事件所對應之該中斷請求。
  8. 如請求項7所述之記憶體控制器，其中該主機介面配置於一記憶體控制器內，並且該訊號處理電路為一串行器-解串器(Serializer-Deserializer，縮寫為SerDes)。
  9. 如請求項7所述之記憶體控制器，其中該補償加速器更包括：一指令資料處理介面，用以暫存複數指令與資料，其中該等指令包括該等校正指令，該資料包括自該等量測電路收集之該等量測結果以及由該處理器提供之該等校正指令所對應之校正資料。
  10. 如請求項9所述之記憶體控制器，其中該補償加速器更包括：一加速器管理與控制單元，用以根據該中斷處理介面回報之一事件處理結果以及該等指令決定該量測與校正程序的次一操作，並且產生對應之一量測控制訊號或該校正控制訊號。
  11. 如請求項10所述之記憶體控制器，其中該補償加速器更包括：一量測處理介面，耦接至該等量測電路，用以接收並解碼該量測控制訊號，並且根據該量測控制訊號之一解碼結果將解碼過之該量測控制訊號傳送至對應之量測電路。
  12. 如請求項10所述之記憶體控制器，其中該補償加速器更包括：一校正處理介面，耦接至該等校正電路，用以接收並解碼該校正控制訊號，並且根據該校正控制訊號之一解碼結果將解碼過之該校正控制訊號傳送至對應之校正電路。
TW112102077A 2023-01-17 2023-01-17 介面電路與記憶體控制器 TWI822563B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW112102077A TWI822563B (zh) 2023-01-17 2023-01-17 介面電路與記憶體控制器
US18/215,796 US12124331B2 (en) 2023-01-17 2023-06-28 Interface circuit and memory controller
CN202310829862.4A CN118366496A (zh) 2023-01-17 2023-07-07 接口电路与存储器控制器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW112102077A TWI822563B (zh) 2023-01-17 2023-01-17 介面電路與記憶體控制器

Publications (2)

Publication Number Publication Date
TWI822563B true TWI822563B (zh) 2023-11-11
TW202431105A TW202431105A (zh) 2024-08-01

Family

ID=89722696

Family Applications (1)

Application Number Title Priority Date Filing Date
TW112102077A TWI822563B (zh) 2023-01-17 2023-01-17 介面電路與記憶體控制器

Country Status (3)

Country Link
US (1) US12124331B2 (zh)
CN (1) CN118366496A (zh)
TW (1) TWI822563B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI812571B (zh) * 2023-01-18 2023-08-11 慧榮科技股份有限公司 介面電路與記憶體控制器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200849273A (en) * 2007-06-05 2008-12-16 Etron Technology Inc Electronic device and related method for performing compensation operation on electronic element
US9613665B2 (en) * 2014-03-06 2017-04-04 Mediatek Inc. Method for performing memory interface control of an electronic device, and associated apparatus
US20190107862A1 (en) * 2017-10-11 2019-04-11 Integrated Device Technology, Inc. Open loop solution in data buffer and rcd
TW202125981A (zh) * 2019-12-25 2021-07-01 群聯電子股份有限公司 連接介面電路、記憶體儲存裝置及鎖相迴路電路校正方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6643787B1 (en) 1999-10-19 2003-11-04 Rambus Inc. Bus system optimization
US6961862B2 (en) * 2004-03-17 2005-11-01 Rambus, Inc. Drift tracking feedback for communication channels
US7228446B2 (en) * 2004-12-21 2007-06-05 Packet Digital Method and apparatus for on-demand power management
WO2008100494A2 (en) * 2007-02-12 2008-08-21 Rambus Inc. Differential receiver with common-gate input stage
CN101682296B (zh) * 2007-05-30 2012-05-02 松下电器产业株式会社 扩展频谱控制锁相环电路及其启动方法
CN101494443B (zh) 2008-01-23 2011-10-12 财团法人工业技术研究院 直流偏移校正电路及方法
US9144042B2 (en) 2008-03-06 2015-09-22 Marvell World Trade Ltd. Method for fast automatic power control of wireless transmitters
GB2467352B (en) * 2009-01-30 2014-03-19 Agilent Technologies Inc Jitter reduction device and method
US8283933B2 (en) * 2009-03-13 2012-10-09 Qualcomm, Incorporated Systems and methods for built in self test jitter measurement
US8519737B2 (en) * 2011-07-01 2013-08-27 Apple Inc. Controller interface providing improved signal integrity
JP2013238926A (ja) 2012-05-11 2013-11-28 Advantest Corp 信号処理回路およびそれを用いた試験装置
US9117011B2 (en) * 2013-02-19 2015-08-25 International Business Machines Corporation Characterization and functional test in a processor or system utilizing critical path monitor to dynamically manage operational timing margin
DE102014104478B4 (de) 2014-03-31 2022-05-12 Apple Inc. Eine Schaltung, eine integrierte Schaltung, ein Sender, ein Empfänger, ein Sende-Empfangs-Gerät, ein Verfahren zum Erhalten von Kalibrierungsdaten und ein Verfahren zum Erzeugen einesLokaloszillatorsignals
US9633698B2 (en) * 2014-05-16 2017-04-25 Qualcomm Incorporated Dynamic control of signaling power based on an error rate
US9977477B2 (en) 2014-09-26 2018-05-22 Intel Corporation Adapting operating parameters of an input/output (IO) interface circuit of a processor
KR20180029347A (ko) * 2016-09-12 2018-03-21 에스케이하이닉스 주식회사 캘리브레이션 동작을 수행하는 반도체 장치 및 시스템
US20180173666A1 (en) 2016-12-16 2018-06-21 Intel Corporation APPARATUSES AND METHODS TO COUPLE AN EMBEDDED UNIVERSAL SERIAL BUS (eUSB) CIRCUIT TO A UNIVERSAL SERIAL BUS (USB) TRANSCEIVER INTERFACE CIRCUIT
WO2019071598A1 (zh) 2017-10-13 2019-04-18 华为技术有限公司 发送和接收时钟同步报文的方法和装置
US10824352B2 (en) * 2017-12-06 2020-11-03 International Business Machines Corporation Reducing unnecessary calibration of a memory unit for which the error count margin has been exceeded
TWI663837B (zh) * 2018-03-13 2019-06-21 群聯電子股份有限公司 鎖相迴路電路校正方法、記憶體儲存裝置及連接介面電路
US11003203B2 (en) 2018-07-23 2021-05-11 Xilinx, Inc. Circuits for and methods of calibrating a circuit in an integrated circuit device
US11169239B2 (en) 2018-09-28 2021-11-09 Intel Corporation Methods and apparatus to trigger calibration of a sensor node using machine learning
TWI713313B (zh) 2019-05-09 2020-12-11 瑞昱半導體股份有限公司 訊號傳輸裝置與校正方法
JP2021135820A (ja) * 2020-02-27 2021-09-13 キオクシア株式会社 不揮発性半導体記憶装置
TWI824191B (zh) 2020-04-14 2023-12-01 慧榮科技股份有限公司 均衡調整的電腦程式產品及方法以及裝置
KR102799338B1 (ko) * 2020-07-07 2025-04-23 삼성전자주식회사 캘리브레이션 제어 회로 및 이를 포함하는 메모리 장치
US11444629B2 (en) 2020-07-23 2022-09-13 Silicon Motion, Inc. Method and apparatus for performing on-system phase-locked loop management in memory device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200849273A (en) * 2007-06-05 2008-12-16 Etron Technology Inc Electronic device and related method for performing compensation operation on electronic element
US9613665B2 (en) * 2014-03-06 2017-04-04 Mediatek Inc. Method for performing memory interface control of an electronic device, and associated apparatus
US20190107862A1 (en) * 2017-10-11 2019-04-11 Integrated Device Technology, Inc. Open loop solution in data buffer and rcd
TW202125981A (zh) * 2019-12-25 2021-07-01 群聯電子股份有限公司 連接介面電路、記憶體儲存裝置及鎖相迴路電路校正方法

Also Published As

Publication number Publication date
US20240241787A1 (en) 2024-07-18
US12124331B2 (en) 2024-10-22
CN118366496A (zh) 2024-07-19
TW202431105A (zh) 2024-08-01

Similar Documents

Publication Publication Date Title
TWI792732B (zh) 介面電路、記憶體控制器與用以校正介面電路內之訊號處理裝置之校正方法
TWI663837B (zh) 鎖相迴路電路校正方法、記憶體儲存裝置及連接介面電路
TWI701906B (zh) 連接介面電路、記憶體儲存裝置及鎖相迴路電路校正方法
TWI822563B (zh) 介面電路與記憶體控制器
TWI812571B (zh) 介面電路與記憶體控制器
TWI857460B (zh) 介面電路、記憶體控制器與校正介面電路內之訊號處理裝置之校正方法
US11901961B2 (en) Interface circuit, memory controller and method for calibrating signal processing devices in an interface circuit of a memory controller
TWI888786B (zh) 介面電路與記憶體控制器
TWI823812B (zh) 介面電路、記憶體控制器與校正方法
TWI838229B (zh) 介面電路與記憶體控制器
JP2017525284A (ja) Ｉ／ｏインターフェース信号の動的な電圧調整
TWI802335B (zh) 介面電路、記憶體控制器及用以校正於記憶體控制器之介面電路內之複數訊號處理裝置之方法
US20250350284A1 (en) Semiconductor device, memory system including duty cycle correction circuit and operation method thereof
KR20250162305A (ko) 듀티 사이클 보정 회로를 포함하는 반도체 장치, 메모리 시스템 및 동작 방법
TW202526652A (zh) 電子系統及其電子裝置