[go: up one dir, main page]

TWI819499B - 磷化鋁銦子鰭鍺通道電晶體 - Google Patents

磷化鋁銦子鰭鍺通道電晶體 Download PDF

Info

Publication number
TWI819499B
TWI819499B TW111106086A TW111106086A TWI819499B TW I819499 B TWI819499 B TW I819499B TW 111106086 A TW111106086 A TW 111106086A TW 111106086 A TW111106086 A TW 111106086A TW I819499 B TWI819499 B TW I819499B
Authority
TW
Taiwan
Prior art keywords
layer
fin
transistor
sub
aluminum
Prior art date
Application number
TW111106086A
Other languages
English (en)
Other versions
TW202224194A (zh
Inventor
馬修 梅茲
威利 瑞奇曼第
哈洛德 肯拿
凡 雷
班傑明 朱功
傑克 卡瓦萊羅斯
吉伯特 狄威
Original Assignee
美商英特爾股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商英特爾股份有限公司 filed Critical 美商英特爾股份有限公司
Publication of TW202224194A publication Critical patent/TW202224194A/zh
Application granted granted Critical
Publication of TWI819499B publication Critical patent/TWI819499B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6211—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies integral with the bulk semiconductor substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/751—Insulated-gate field-effect transistors [IGFET] having composition variations in the channel regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0193—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/853—Complementary IGFETs, e.g. CMOS comprising FinFETs

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

實施例有關具有磷化鋁銦子鰭和鍺通道的電晶體和積體電路、包含這種電晶體的系統和其形成方法進行討論。

Description

磷化鋁銦子鰭鍺通道電晶體
本發明的實施例一般關於具有增強的通道遷移率和降低的洩漏的半導體電晶體，並且更具體地關於具有磷化鋁銦子鰭的鍺通道電晶體和相關裝置與製造技術。
在一些實現中，諸如金屬氧化物半導體場效應電晶體(MOSFET)的電晶體可以藉由多閘極裝置(例如，三閘極電晶體、FinFET等)。這樣的結構可以相對於類似的平面電晶體結構提供當裝置為導通時，較多的電流流動，以及當裝置為關閉時，較少的電流流動的優點，並可由此提供較高的效能和較少的功率使用。例如，多閘極裝置可以包括鰭或類似物，諸如耦接到源極、汲極和源極和汲極之間的閘極的矽鰭。該鰭可包括相鄰於閘極的通道區。
此外，隨著尋求裝置改進，不同的材料可以 為多閘極裝置的各種部件實現。特別地，鰭或柱可以由矽之外的材料製成，以便改善裝置效能。例如，這種材料可以提供增加的電子和/或電洞遷移率等以增加驅動電流。當新材料在鰭狀結構內設置，通道遷移率和子鰭洩漏的最佳化可能是持續的問題。
因此，現有技術不提供具有增強的通道遷移率和最小或降低的洩漏，諸如，子鰭洩漏的電晶體結構。當在各種應用中需要具有增加的速度、增強的驅動電流和低功率消耗的裝置，這些問題可能變得關鍵。
100:積體電路
101:基板
102:介電層
103:基極層
104:子鰭層
105:基極層
106:子鰭層
107:閘極
108:閘極
109:源極
110:汲極
111:源極
112:汲極
120:電晶體
121:鰭通道
122:子鰭
123:部分
130:電晶體
131:鰭通道
132:子鰭
133:部分
140:頂表面
141:箭頭
142:箭頭
200:能帶圖
201:鍺區域
202:磷化鋁銦區域
203:異質接面
250:鍺能帶隙
251:導電能帶邊緣
252:價能帶邊緣
260:磷化鋁銦能帶隙
261:導電能帶邊緣
262:價能帶邊緣
300:程序
301:操作
302:操作
303:操作
304:操作
401:電晶體結構
402:介電層
403:犧牲鰭
404:犧牲鰭
405:電晶體結構
406:溝槽
407:溝槽
408:刻面
409:刻面
410:電晶體結構
411:電晶體結構
412:掩模
413:電晶體結構
414:鰭通道
415:電晶體結構
416:電晶體結構
500:SRAM單元
520:存取電晶體
515:下拉電晶體
525:上拉電晶體
600:行動計算平台
605:顯示螢幕
610:封裝級積體系統
615:電池
620:放大視圖
625:射頻(無線)積體電路(RFIC)
630:功率管理積體電路(PMIC)
635:控制器
650:封裝裝置
660:中介層
700:計算裝置
701:處理器
702:主機板
703:相機
704:通訊晶片
705:通訊晶片
706:晶片組
707:揮發性記憶體
708:揮發性記憶體
709:功率放大器
710:非揮發性記憶體
711:觸控螢幕控制器
712:圖形處理器
713:全球定位系統(GPS)裝置
714:羅盤
715:揚聲器
716:天線
717:觸控螢幕顯示器
718:電池
在附圖中藉由範例而非藉由限制的方式顯示本文描述的材料。為說明的簡單和清楚，附圖中所示的元件不一定按比例繪製。例如，為清楚起見，一些元件的尺寸可以相對於其它元件被放大。此外，在認為適當的情況下，在附圖之間參考符號被重複以指示對應或類似的元件。在附圖中：
圖1A是包括範例電晶體的範例積體電路的側視圖；
圖1B是圖1A的範例電晶體的平面圖；
圖2是鍺和磷化鋁銦之間的範例異質接面的範例能帶圖；
圖3是顯示形成具有增強的通道遷移率和降低的洩漏的電晶體的範例程序的流程圖；
圖4A、4B、4C、4D、4E、4F和4G是作為被執行的 特定製造操作範例的電晶體結構的側視圖；
圖5是實現具有增強的通道遷移率和降低的洩漏的一或多個電晶體的範例的SRAM單元的視圖；
圖6是採用包含具有鍺鰭通道和磷化鋁銦子鰭層的電晶體的積體電路的行動計算平台的示意圖；以及
圖7是根據本發明的至少一些實施例所有配置的計算裝置的功能方塊圖。
現在參考附圖描述一或多個實施例或實現。儘管具體的配置和佈置被討論，但是應當理解，這僅是用於說明的目的。相關領域的技術人員將理解，在不脫離本描述的精神和範圍的情況下，可以採用其它配置和佈置。對於相關領域的技術人員將顯而易見的是，本文所描述的技術和/或佈置也可以用於本文所描述之外的各種其它系統和應用中。
在下面的詳細描述中參考形成其一部分的附圖，其中相同的參考符號始終表示相同的部件，以指示相應或類似的元件。應當理解，為說明的簡單和/或清楚，圖中所示的元件不一定按比例繪製。例如，為清楚起見，一些元件的尺寸可以相對於其它元件被誇大。此外，應當理解，在不脫離所要求保護的主題的範圍的情況下，可以利用其它實施例，並且可以進行結構和/或邏輯的改變。也應當注意，方向和參考，例如向上、向下、頂部、底 部、之上、之下等可以用於方便對附圖和實施例的討論，並且不意於限制要求保護的主題的應用。因此，以下詳細描述不應有限制性意義，並且所要求保護的主題的範圍由所附申請專利範圍及其等同物所定義。
在下面的描述中，許多細節被闡述，然而，對於本領域技術人員顯而易見的是，本發明可以在沒有這些具體細節的情況下被實施。在一些情況下，眾所皆知的方法和裝置以方塊圖形式而不是詳細地顯示，以避免模糊本發明。在整個說明書中對「實施例」或「在一個實施例中」的引用意味著針對該實施例描述的特定特徵、結構、功能或特性包括在本發明的至少一個實施例中。因此，貫穿本說明書的各處中的短語「在實施例中」的出現不一定指的是本發明的相同實施例。此外，在一或多個實施例中，特定特徵、結構、功能或特性可以用任何合適的方式組合。例如，第一實施例可以與第二實施例組合，只要這兩個實施例沒有被指定為相互排斥。
用語「耦接」和「連接」以及它們的衍生詞在本文中可以用於描述部件之間的結構關係。應當理解，這些用語不意於作為彼此的同義詞。而是，在特定實施例中，「連接」可用於指示兩個或更多個元件彼此直接實體或電性接觸。「耦接」可以用於表示兩個或更多個元件直接或間接(在它們之間具有其它中間元件)彼此實體或電性接觸，和/或兩個或更多個元件協作或彼此相互作用(例如，作為因果關係)。
如本文所使用的用語「之上」、「之下」、「之間」和/或類似物是指一個材料層或部件相對於其它層或部件的相對位置。例如，設置在另一層之上或之下的一層可以直接與其它層接觸，或者可以具有一或多個中間層。此外，設置在兩個層之間的一個層可以直接與該兩個層接觸，或者可以具有一或多個中間層。相對地，在第二層「上」的第一層係與該第二層直接接觸。類似地，除非另有明確說明，設置在兩個特徵之間的一個特徵可以與相鄰特徵直接接觸，或者可以具有一或多個中間特徵。
下面描述關於具有增強的通道遷移率和降低的洩漏的電晶體之電晶體、積體電路、裝置、設備、計算平台以及方法。
如上所述，提供具有增強的通道遷移率和最小或降低的洩漏的電晶體可能是有利的。這種電晶體可以提供增加的驅動電流和功率節省。在實施例中，電晶體可以包括鍺鰭通道和具有相鄰於該鍺鰭通道的磷化鋁銦層的子鰭，和相鄰於該磷化鋁銦層的第二層。該鍺鰭通道可以對於電晶體提供高的通道遷移率材料。此外，子鰭層的磷化鋁銦層可以藉由相對於該鍺鰭通道提供導電能帶偏移和/或價能帶偏移來提供降低的洩漏(例如，子鰭洩漏)。這種偏移可提供洩漏，諸如子鰭(例如，藉由鰭通道的底部)洩漏的遏制的能量狀態屏障。例如，該價能帶偏移(VBO)可對於PMOS(P型金屬氧化物半導體)電晶體提供遏制，並且導電能帶偏移(CBO)可對於NMOS(N 型金屬氧化物半導體)電晶體提供遏制。
在實施例中，電晶體可以是NMOS電晶體，並且子鰭的磷化鋁銦層可以提供拉伸應變到鰭通道。在另一實施例中，電晶體可以是PMOS電晶體，並且子鰭的磷化鋁銦層可以提供壓縮應變到鰭通道。例如，在磷化鋁銦層中較高的鋁濃度可以在磷化鋁銦層中提供較小的晶格常數，該磷化鋁銦層可提供一種對於PMOS電晶體有利的壓縮應變，並且較低的鋁濃度可以提供較大的晶格常數和對於NMOS電晶體有利的拉伸應變。
在實施例中，藉由選擇性地提供不同鋁濃度的磷化鋁銦子鰭層，CMOS(互補金屬氧化物半導體)電路可包括具有壓縮應變下的鰭通道的PMOS電晶體和具有拉伸應變下的鰭通道NMOS電晶體。在一些實施例中，CMOS電路可包括具有鍺鰭通道的NMOS電晶體和具有相鄰於該鍺鰭通道的磷化鋁銦層的子鰭，以及具有不同鰭通道和/或子鰭材料的PMOS電晶體。例如，PMOS電晶體鰭通道可以是鍺、矽或III-V族材料，並且相鄰於鰭通道的子鰭層可以是任何合適的材料。在其它實施例中，CMOS電路可包括具有鍺鰭通道的PMOS電晶體和具有相鄰於該鍺鰭通道的磷化鋁銦層的子鰭，以及具有不同鰭通道和/或子鰭材料的NMOS電晶體。例如，NMOS電晶體鰭通道可以是鍺、矽或III-V族材料，並且相鄰於鰭通道的子鰭層可以是任何合適的材料。在實施例中，NMOS電晶體鰭通道可以是砷化銦鎵，並且相鄰於該鰭通道的子鰭 層可以是砷化鎵。
在實施例中，積體電路可以包含電晶體，其包括含有鍺的鰭通道和具有相鄰於該鰭通道的磷化鋁銦層的子鰭，以及相鄰於該磷化鋁銦層的第二層。這種電晶體可以提供具有高通道遷移率和最小或降低的子鰭洩漏的高效能和低功率。這些和額外的實施例將關於該些附圖在本文中進一步討論。
圖1A是包括範例電晶體120、130的範例積體電路100的側視圖，並且圖1B是根據本發明的至少一些實現配置的範例電晶體120、130的平面圖。圖1A提供沿圖1B的平面圖中所示的平面A的側視圖。在一些範例中，電晶體120可以是NMOS電晶體，而電晶體130可為PMOS電晶體。電晶體120、130可被表徵為三閘極電晶體、多閘極電晶體、FinFET等。電晶體120、130可以提供用於提供高通道遷移率和低子鰭洩漏的CMOS電路的鰭架構。
如圖所示，積體電路100可以包括基板101和介電層102。在實施例中，基板101為矽(例如，(100)晶體矽)。如圖所示，介電層102可以包括為鰭提供開口或溝槽的圖案。在實施例中，介電層102為氧化物(例如，氧化矽)。例如，電晶體120可包括具有鰭通道121和包括基極層103和子鰭層104的子鰭122的鰭。電晶體130可包括具有鰭通道131和包括基極層105和子鰭層106的子鰭132的鰭。如本文所用，用語鰭可以包括 鰭通道和子鰭兩者。在一些實施例中，子鰭可以包括多個層，諸如相鄰於鰭通道的層(例如，子鰭層)和相鄰該子鰭層的第二層(例如，基極層)。在其它實施例中，該子鰭可只包括子鰭層。此外，如本文所用，用語鰭通道可包括至少部分地延伸在介電層或類似物上方的鰭的一部分。這種鰭通道可以包括提供操作中的通道的部分和其它部分，諸如提供與源極和汲極接觸的部分。如將要理解的，只有這樣的鰭通道的一部分在操作中提供通道並且無論電晶體是否處於操作中，這樣的通道可以被描述為通道區域。在一些實施例中，這樣的鰭區域可被表徵為鰭部分、主動鰭部分、暴露的鰭部分等。
在實施例中，基極層103和/或基極層105包括或由砷化鎵，諸如磊晶生長、結晶的或實質上單晶體砷化鎵組成。在實施例中，子鰭層104和/或子鰭層106包括或由磊晶生長的、結晶的或實質上單結晶磷化鋁銦層組成。子鰭層104、106可包括磷化鋁銦的任何成分，諸如濃度在1%至99%的範圍內的鋁、濃度在1%至99%的範圍內的銦等。在實施例中，鰭通道121和/或鰭通道131包括或由磊晶生長、結晶的或實質上單結晶鍺層組成。如在本文中進一步討論的，基極層103、105、子鰭層104、106以及鰭通道121、131可以磊晶地生長在溝槽(例如，窄或高縱橫比的溝槽)內。
在圖1B中所示，電晶體120可包括閘極107，並且電晶體130可包括閘極108。閘極107、108可 提供電荷(例如，經由閘極接點，未顯示)到鰭通道121、131的部分以在電晶體120、130的操作期間促使鰭通道121、131內的通道。例如，閘極107、108可設置在鰭通道121、131的部分上。閘極107、108未在圖1A中顯示，並且為了清楚地呈現在圖1B中以陰影線顯示。
如圖1B所示，電晶體120可包括耦接到鰭通道121的源極109和汲極110，並且電晶體130可包括耦接到鰭通道131的源極111和汲極112。源極109、111和汲極110、112可提供到電晶體120、130的電接點，並且可包括任何合適的材料或複數材料。在一些實施例中，源極109、111和汲極110、112可經由提高的源極和汲極磊晶生長或再生長程序或經由材料沉積和圖案化程序等來形成。源極109、111和汲極110、112未顯示於圖1A中，並且為了清楚地呈現在圖1B中以陰影線顯示。
如所討論的，鰭通道121、131可包括或可以由鍺，諸如磊晶鍺組成。在實施例中，鰭通道121、131可以相較於其它通道材料對於鰭通道121、131提供增強的或增加的電子和電洞遷移率。例如，鍺可以為NMOS和PMOS電晶體兩者提供低的有效質量，使得高遷移率和驅動電流。
亦如所討論的，子鰭層104、106可包括或可由磷化鋁銦，諸如磊晶磷化鋁銦組成。在實施例中，子鰭層104、106可包括或由具有相同成分的磷化鋁銦組成。磷化鋁銦子鰭層可以相對於鍺鰭通道提供大的能帶偏移， 這可以降低或消除電晶體120、130的操作期間的子鰭洩漏。
圖2是根據本發明的至少一些實現配置的鍺和磷化鋁銦之間的範例異質接面203的範例能帶圖200。如在圖2中所示，能帶圖200可以包括具有指示導電能帶的導電能帶邊緣251的鍺能帶隙250和指示價能帶的價能帶邊緣252。例如，鍺能帶隙250可包括與鍺區域201相關的窄能帶隙。亦如圖所示，能帶圖200可以包括具有指示導電能帶的導電能帶邊緣261的磷化鋁銦能帶隙260和指示價能帶的價能帶邊緣262。例如，磷化鋁銦能帶隙260可以包括與磷化鋁銦區域202相關的寬能帶隙。如圖所示，鍺區域201和磷化鋁銦區域202可以在異質接面203相遇。
如圖所示，鍺區域201可以提供具有約0.67eV的間隙寬度(Eg)的窄能帶隙材料，並且磷化鋁銦可以提供具有約2.34eV的間隙寬度(Eg)的寬能帶隙材料。這種橫跨從鰭通道121、131向下延伸到子鰭層104、106(請參考圖1A)的電晶體120、130的實體尺寸的能帶隙結構可提供跨越異質接面203的高導電能帶偏移(CBO)和高價能帶偏移(VBO)。例如，如圖2所示，CBO可約為0.51且VBO可約為1.16。提供的間隙寬度、CBO和VBO是範例值，並且電晶體120、130可包括如本文所討論的任何合適材料。
在圖2所示的鍺和磷化鋁銦系統中，所示的 導電能帶偏移可對於NMOS電晶體中的電子提供最小的、降低的或可忽略的運送。另外，所示的價能帶偏移可對於PMOS電晶體中的電洞提供最小的、降低的或可忽略的運送。因此，對於NMOS和PMOS電晶體兩者，鍺和磷化鋁銦系統可以提供高通道遷移率(例如，經由鍺鰭通道)和最小的、降低的或可忽略的子鰭洩漏(例如，經由鍺鰭通道和磷化鋁銦異質接面)。
另外，所示的鍺和磷化鋁銦系統可以在異質接面203(例如，在鰭通道121、131和子鰭層104、106之間，請參考圖1A)提供改善的摻雜物屏障屬性。例如，磷化鋁銦區域202(例如，磷化鋁銦子鰭層中)中的鋁含量可以藉由抑制或降低鍺區域201(例如，鍺鰭通道)的鍺和磷化鋁銦的混合來改善摻雜物屏障屬性，其中，例如，可以是對於相對層的摻雜物種類。
返回圖1A和1B，在一些實施例中，電晶體120可以是NMOS電晶體，而電晶體130可以是PMOS電晶體。在一些實現中，例如，在鍺和磷化鋁銦系統和其它材料系統，諸如鍺鰭通道系統中的NMOS電晶體可能更難以實現低子鰭洩漏。在一些實施例中，電晶體120可包括鍺鰭通道和磷化鋁銦子鰭層，而電晶體130可包括子鰭層106和包括其它材料的鰭通道。在其它實施例中，電晶體130可包括鍺鰭通道和磷化鋁銦子鰭層，而電晶體120可包括子鰭層104和包括其它材料的鰭通道。在實施例中，電晶體120可包括砷化鎵子鰭層和砷化銦鎵鰭通道。
此外，提供應力工程到鰭通道121、131可能是有利的，使得電晶體120的鰭通道121承受拉伸應變，而電晶體130承受壓縮應變，如經由圖1B中的箭頭141、142所示。在一些實施例中，電晶體120可包括具有可以對於鍺鰭通道提供拉伸應變的成分的磷化鋁銦子鰭層。在一些實施例中，電晶體130可包括具有可以對於鍺鰭通道提供壓縮應變的成分的子鰭層104(例如，包括磷化鋁銦或其它材料)。
在實施例中，電晶體120可包括鍺鰭通道和磷化鋁銦子鰭層。例如，鍺鰭通道可以是具有約在5.6至5.7埃的範圍內的晶格常數的摻雜鍺。磷化鋁銦子鰭層的成分可以被選擇成使得子鰭層104相對於鍺鰭通道的晶格常數具有較大的晶格常數，並且使得拉伸應變可以在鍺鰭通道被施加。例如，較大晶格常數的磷化鋁銦子鰭層可以藉由在磷化鋁銦子鰭層中增加銦濃度並降低鋁濃度來提供。在一些實施例中，磷化鋁銦子鰭層中的鋁濃度可以在約為35%至50%的範圍中，使得拉伸應變可以在鍺鰭通道被施加。如所討論的，子鰭層104可以對電晶體120的鰭通道121提供拉伸應變。在一些實施例中，拉伸應變可高達約1%，儘管可以提供任何的拉伸應變。在一些實施例中，可以不提供拉伸應變。
在實施例中，電晶體130可包括鍺鰭通道和磷化鋁銦子鰭層。例如，如關於鰭通道121所討論的，鍺鰭通道可以是具有約在5.6至5.7埃的範圍內的晶格常數 的摻雜鍺。磷化鋁銦子鰭層的成分可以被選擇成使得子鰭層106相對於鍺鰭通道的晶格常數具有較小的晶格常數，並且使得壓縮應變可以在鍺鰭通道被施加。例如，較小晶格常數的磷化鋁銦子鰭層可以藉由在磷化鋁銦子鰭層中降低銦濃度並增加鋁濃度來提供。在一些實施例中，磷化鋁銦子鰭層中的鋁濃度可以在約為100%至50%的範圍中，使得壓縮應變可以在鍺鰭通道被施加。如所討論的，子鰭層106可以對電晶體130的鰭通道131提供壓縮應變。在一些實施例中，壓縮應變可在約1%至2%的範圍內，儘管可以提供任何的壓縮應變。在一些實施例中，可以不提供壓縮應變。
如所討論的，在一些實施例中，基於子鰭層104、106的組成，電晶體120的鰭通道121可以是承受拉伸應變，並且電晶體130的鰭通道131可是承受壓縮應變。在實施例中，磷化鋁銦子鰭層的鋁對銦的比率可小於磷化鋁銦子鰭層的鋁對銦的比率，使得所討論的應力工程可被實現。
在一些實施例中，電晶體120可包括砷化鎵基極層、磷化鋁銦子鰭層和鍺鰭通道。此外，在一些實施例中，電晶體130可包括砷化鎵基極層、磷化鋁銦子鰭層和鍺鰭通道。在一些實施例中，子鰭層104、106的組成可以是不同的並且被選擇以提供應力工程和/或鰭通道121、131可以被摻雜等以提供電晶體120、130有利性質。在一些實施例中，電晶體120或電晶體130可包括不 同材料的系統或選擇。例如，電晶體120或電晶體130可包括具有有別於砷化鎵的材料的基極層、具有有別於磷化鋁銦的材料的子鰭層，或具有有別於鍺的材料的鰭通道。在一些實施例中，電晶體120可包括砷化鎵、磷化鋁銦、鍺系統，並且電晶體130可包括不同的材料系統，諸如包括砷化鎵的基極層、具有可以降低子鰭洩漏的任何材料的子鰭層，和包括鍺、矽、III-V族材料等的鰭通道。在一些實施例中，電晶體130可包括砷化鎵、磷化鋁銦、鍺系統，並且電晶體120可包括不同的材料系統，諸如包括砷化鎵的基極層、具有可以降低子鰭洩漏的任何材料的子鰭層，和包括鍺、矽、III-V族材料等的鰭通道。在實施例中，電晶體120可以包括含有砷化鎵的基極層、包括砷化鎵的子鰭層，和包括砷化銦鎵的鰭通道。
在實施例中，子鰭層104、106可以包括相同的成分。如關於圖2所討論的，這種材料系統可以為NMOS和PMOS裝置兩者提供高屏障偏移。此外，這種材料系統可以提供更簡單的製造程序流程。然而，這樣的材料系統可能不允許NMOS和PMOS裝置的獨立應力工程。
如圖1A所示，在一些範例中，鰭通道121、131可以藉由部分123和部分133分別在介電層102上延伸。例如，介電層102可以相鄰於基極層103、105，並且相鄰於子鰭層104的一部分和子鰭層106的一部分。此外，如圖所示，基極層103、105和介電層102可以是 在基板101上。子鰭層104、106可以具有延伸超出介電層102的頂表面140的部分123、133，使得鰭通道121、131的底部表面在介電層102之上。這樣的配置可藉由閘極107、108提供鰭通道121、131的增強控制。例如，如果鰭通道121、131的底部是在介電層102的頂面140之下，閘極107、108可能不利地失去與鰭通道121、131的接觸區域，其可能導致閘極控制等的損耗。
此外，源極109、111和汲極110、112可以包括任何合適的材料。在一些範例中，源極109、111和汲極110、112可以包括磊晶生長的材料。在一些範例中，源極109和汲極110和/或源極111和汲極112可包括或由有別於鰭通道121、131的材料組成。在一些範例中，源極109和汲極110可以包括或由相同於源極111和汲極112的材料組成。在其它範例中，源極109和汲極110可以包括或由有別於源極111和汲極112的材料組成。在一些實施例中，源極109、111和汲極110、112可包括選擇以提供應變工程到鰭通道121、131的材料以提高效能。此外，源極111和汲極112可以是p型摻雜物重摻雜的，並且源極109和汲極110可以是n型摻雜物重摻雜的。
如所討論的，閘極107、108可設置在鰭通道121、131之上。閘極107、108可包括任何合適的材料、複數材料或材料的疊層以提供對於鰭通道121、131的通道區域的電性控制。在實施例中，閘極107、108包括相 鄰於鰭通道121、131的通道區域的矽或其它合適的材料的磊晶層、矽的磊晶層上的高k閘極介電質，和該高k閘極介電質上的金屬閘極部分。在實施例中，閘極107、108包括相鄰於鰭通道121、131的通道區域的高k閘極介電質，和該高k閘極介電質上的金屬閘極部分。
在此提供關於圖4A~4G與所描述的積體電路100的特徵和/或電晶體120、130相關的額外細節和相關的討論，其提供與積體電路100和電晶體120、130的形成相關的額外細節。此外，如本文進一步討論的，積體電路100可實現在電子裝置結構中，諸如邏輯裝置、SRAM等。
圖3是顯示根據本發明的至少一些實現配置的用於形成具有增強的通道遷移率和降低的洩漏的範例程序300的流程圖。例如，程序300可被實現以製造本文所討論的電晶體120和/或電晶體130。在顯示的實現中，程序300可以包括如由操作301~304顯示的一或多個操作。然而，本文的實施例可以包括額外的操作、省略某些操作，或不依所提供的順序執行的操作。
程序300可以開始於操作301，「形成具有在基板上的基極層和磷化鋁銦層的子鰭」，其中具有基極層和在該基極層上的磷化鋁銦層的子鰭可以形成在基板上。例如，如本文所討論，基極層可以是第一層，並且磷化鋁銦層可以是第二層或子鰭層。在實施例中，如本文關於圖4A~4F和其它地方所進一步討論的，子鰭122和/或子鰭 132可在基板101上形成。在實施例中，子鰭122、132可包括相同或實質上相同的材料，並且子鰭122、132可被一起形成。在另一實施例中，本文進一步所討論的，子鰭122、132可包括不同的材料(例如，在其磷化鋁銦層的不同濃度的鋁)，並且子鰭122、132可以被單獨形成。在實施例中，子鰭可以經由磊晶生長技術被形成在溝槽中。
程序300在操作302可以繼續，「在磷化鋁銦層上配置鍺鰭通道」，其中包含鍺的鰭通道可設置在子鰭的磷化鋁銦層上。在實施例中，如本文中關於圖4E~4G和本文別處進一步討論的，鰭通道121和/或鰭通道131可以分別設置在子鰭122和/或子鰭132上。在實施例中，鰭通道121和/或鰭通道131可以被沉積在子鰭122和/或子鰭132上。在實施例中，鰭通道121、131可以包括相同或實質上相同的材料，並且鰭通道121、131可被一起形成。在另一實施例中，鰭通道121、131可包括不同的材料，並且鰭通道121、131可以被單獨形成，如本文中所進一步討論的。在實施例中，鰭通道可以形成在經由磊晶生長技術的溝槽中。
程序300可在操作303繼續，「在鰭通道上配置閘極」，其中閘極可被配置在鰭通道之上。在實施例中，閘極107和/或閘極108可被分別形成在鰭通道121的通道區和/或鰭通道131的通道區之上。例如，閘極107和/或閘極108可以包括相鄰於鰭通道121、131的通道區 域的矽的磊晶層或其它合適的材料，和該矽的磊晶層上的高k閘極介電質以及該高k閘極介電質上的金屬閘部分。例如，閘極可經由磊晶生長技術和/或覆面沉積技術和圖案形成技術等來形成。
程序300可在操作304繼續，「將源極和汲極耦接到鰭」，其中源極和汲極可被耦接到鰭通道。在實施例中，源極109和汲極110可被耦接到鰭通道121和/或源極111和汲極112可被耦接到鰭通道131。如所討論的，鰭通道121、131可以包括在操作中提供通道的通道區域。此外，鰭通道121、131可包括用於將源極和汲極接觸的源極/汲極接觸區域。例如，該源極和汲極可經由掩蔽和磊晶生長技術或經由覆蓋沉積和圖案化技術等來形成。
如所討論的，程序300可被實現以製造電晶體120和/或電晶體130。這種製造技術相關的進一步細節特別地在本文中關於圖4A~4G討論。程序300的任何一或多個操作(或本文中關於圖4A~4G討論的操作)可響應由一或多個電腦程式產品提供的指令被進行。這樣的程式產品可以包括承載提供指令的媒體的訊號，當被例如，處理器執行時可提供本文所述的功能。該電腦程式產品可以用任何形式的電腦可讀媒體來提供。因此，例如，包括一或多個處理器核心的處理器可以響應於藉由電腦可讀媒體輸送到該處理器的指令來進行所描述的操作中的一或多個。
圖4A~4G為當特定製造操作被執行時，根據本發明的至少一些實現配置的範例電晶體結構的側視圖。圖4A顯示沿著如在圖1B的平面圖中顯示的平面A的電晶體結構401的側視圖。如圖4A所示，電晶體結構401包括基板101、犧牲鰭403、404和介電層402。例如，基板101可以是沿著預定的晶體定向(例如，(100)、(111)、(110)等)實質上對準的基板。在一些範例中，基板101可以包括半導體材料，諸如單晶矽(Si)、鍺(Ge)、矽鍺(SiGe)、基於III-V族材料的材料(例如，砷化鎵(GaAs))、碳化矽(SiC)、藍寶石(Al2O3)或其任意組合。在實施例中，基板101可以包括具有(100)晶體定向的矽。在各種實施例中，基板101可包括積體電路的金屬化互連層或電子裝置，諸如電晶體、記憶體、電容器、電阻器、光電裝置、開關，或由電絕緣層分開的任何其它主動或被動電子裝置，例如，層間介電質、溝槽絕緣層等。
亦如圖4A所示，犧牲鰭403、404和介電層402可以在基板101上形成，使得犧牲鰭403、404相鄰於介電層402。例如，如圖所示，犧性鰭403、404可以經由圖形化和蝕刻基板101被形成(例如，犧牲鰭403、404可包括晶體矽)或經由材料沉積和材料(例如，多晶矽等)的圖案化。犧牲鰭403、404的大小和形狀可定義可接著定義子鰭122、132和鰭通道121、131的尺寸和形狀的隨後的開口，其當犧牲鰭403、404被去除，可被形 成在溝槽中。在實施例中，如圖所示，犧牲鰭403、404可具有實質上垂直的側壁。在實施例中，犧牲鰭403、404可具有成角度的側壁，使得犧牲鰭403、404的底部可以比犧牲鰭403、404的頂部更寬。在另一實施例中，犧牲鰭403、404的側壁可各具有彎曲的形狀使得該犧牲鰭403、404的底部可能比該犧性鰭403、404的頂部更寬並且使得該側壁具有凹的彎曲形狀。與犧牲鰭403、404相關的額外的細節相對於其形成的溝槽在本文中進一步討論。
介電層402可包括可相對於犧牲鰭403、404被選擇性地蝕刻的任何材料以及可能允許從基板101選擇性磊晶生長(例如，沒有從介電層402的磊晶生長)。介電層402可以用任何合適的方式形成，例如本體沉積或熱生長和平坦化技術等。在實施例中，介電層402為氧化矽。在一些實施例中，介電層402可以包括氮化矽、氮氧化矽、氧化鋁等。例如，介電層402可利用覆面沉積技術，諸如化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、物理氣相沉積(PVD)、分子束磊晶(MBE)、金屬有機化學氣相沉積(MOCVD)、原子層沉積(ALD)、等來沉積，以及平面技術，諸如化學機械研磨技術可被使用以暴露犧性鰭403、404。
圖4B顯示類似於電晶體結構401的電晶體結構405，在去除犧牲鰭403、404之後以形成溝槽406、407。犧牲鰭403、404可以使用任何合適的技術被去除， 諸如，蝕刻操作。如所討論的，犧牲鰭403、404的大小和形狀可定義溝槽406、407的大小和形狀。在各種實施例中，溝槽406、407可具有實質上垂直的側壁、傾斜的側壁、或傾斜且凹的側壁等。溝槽406、407可以包括寬度和高度。在一些實施例中，該寬度可以是在8至20奈米的範圍內。在一些實施例中，該高度可以是在200至350奈米的範圍內。
此外，刻面408、409可以作為形成溝槽406、407的一部分在基板101上形成。例如，刻面408、409可支援或幫助溝槽406、407內材料的隨後磊晶生長。在實施例中，刻面408、409可以是在矽基板101中的(111)刻面。在一些實施例，刻面408、409可能不被形成在基板101中。
圖4C顯示在基極層103、105的形成之後，類似於電晶體結構405的電晶體結構410。基極層103、105可以被形成，例如，經由任何合適的磊晶生長技術，諸如，例如，經由化學氣相沉積、金屬有機化學氣相沉積、原子層沉積或任何其它的磊晶生長技術的磊晶生長。基極層103、105可以包括任何合適的磊晶層材料。例如，基極層103、105可以橋接基板101和隨後子鰭層之間的任何晶格失配。在實施例中，基極層103、105包括砷化鎵。基極層103、105可具有任何合適的高度，諸如在範圍為約50至120奈米的高度。
圖4D顯示在掩模412的形成之後，類似於電 晶體結構410的電晶體結構411。掩模412可以使用任何合適的技術或複數技術，諸如微影技術來形成。在一些實施例中，掩模412可包括硬掩模材料(例如，氧化矽、氮化矽、氮氧化矽、氧化鋁等)。掩模412可以是關於基極層105提供磊晶生長選擇性的任何材料。
如本文所討論，在一些實施例中，子鰭層104、105可以具有不同的材料成分或不同的材料和/或鰭通道121、131可以具有不同的材料成分或不同的材料。為了形成這樣的裝置，掩模412可以被設置，使得一個子鰭層和鰭通道可以在一個溝槽中形成(例如，針對NMOS和PMOS電晶體)，而另一個被遮蔽。隨後，掩模可以被去除，並且其它子鰭層和其它鰭通道可以在現在暴露的溝槽被形成(例如，針對其它類型的電晶體)。藉由圖4A~4G顯示的處理流程可提供具有相同的基極層的NMOS和PMOS電晶體，並且可以提供不同的子鰭層和鰭通道材料。然而，在實施例中，NMOS和PMOS電晶體可以具有相同的子鰭層，並且這樣的子鰭層可以不被遮蔽而形成(例如，同時)。在另一實施例中，NMOS和PMOS電晶體可以具有不同的基極層，並且遮蔽可以先於這樣的基極層的形成而進行。此外，藉由圖4A~4G顯示的處理流程顯示在NMOS電晶體的部分形成之前被形成的PMOS電晶體的部分。在一些實施例中，NMOS電晶體的部分可在PMOS電晶體的形成之前被形成。
圖4E顯示在形成子鰭層106和鰭通道414之 後，類似於電晶體結構411的電晶體結構413。子鰭層106可藉由任何合適的磊晶生長技術，諸如，例如，藉由化學氣相沉積、金屬有機化學氣相沉積、原子層沉積，或任何其它的磊晶生長技術的磊晶生長來形成。在實施例中，子鰭層106包括磷化鋁銦。在實施例中，子鰭層106包括具有如本文所述選定的鋁濃度的磷化鋁銦以對於鰭通道414(和隨後形成的鰭通道131)提供壓縮應變。子鰭層106可具有任何合適的高度，諸如在約為50至120奈米的範圍內的高度。
鰭通道414可被形成，例如，藉由任何合適的磊晶生長技術，諸如，例如，藉由化學氣相沉積、金屬有機化學氣相沉積、原子層沉積，或任何其它的磊晶生長技術的磊晶生長。在實施例中，如本文所討論的，鰭通道414包括鍺。如圖所示，鰭通道414可具有延伸在介電層402上的過度生長部分。這樣的過度生長部分可以隨後被去除。鰭通道414(去除這樣的過度生長部分之後)可以具有任何合適的高度，諸如在約為50至120奈米的範圍內的高度。此外，如所討論的，基極層105、子鰭層106和鰭通道414可以具有任何合適的寬度，諸如8至20奈米的範圍內的寬度。
圖4F顯示在去除該掩模412和形成鰭通道131、子鰭層104和鰭通道121之後，類似於電晶體結構413的電晶體結構415。例如，掩模層412可以使用任何合適的技術或複數技術，諸如蝕刻(例如，乾式或濕式蝕 刻)等被去除。子鰭層104可以藉由任何合適的磊晶生長技術，諸如，例如，藉由化學氣相沉積、金屬有機化學氣相沉積、原子層沉積，或任何其它的磊晶生長技術的磊晶生長來形成。在實施例中，子鰭層104包括磷化鋁銦。在實施例中，子鰭層104包括具有如本文所述選定的鋁濃度的磷化鋁銦以對於鰭通道121提供拉伸應變。子鰭層106可具有任何合適的高度，諸如在約為50至120奈米的範圍內的高度。在一些實施例中，子鰭層106、104可具有相同的或實質上相同的高度，並且在其它實施例中，它們的高度可以是不同的。
鰭通道121可以被形成，例如，藉由任何合適的磊晶生長技術，諸如，例如，藉由化學氣相沉積、金屬有機化學氣相沉積、原子層沉積，或任何其它的磊晶生長技術的磊晶生長。在實施例中，鰭通道121包括如本文所討論的鍺。在實施例中，鰭通道121的形成可提供類似於鰭通道414的過度生長部分(請參照圖4E)的過度生長部分。此外，形成子鰭層104和鰭通道121可包括或不包括遮蔽鰭通道414(和隨後的掩模去除)。在不包括這樣的遮蔽的實施例中，子鰭層104和鰭通道121的材料的額外過度生長可從鰭通道414和在介電層402上生長。如圖4F所示，在任何情況下，這樣的過度生長部分可藉由平坦化操作等被去除以形成鰭通道121、131。鰭通道121可以具有任何合適的高度，諸如在約為50至120奈米的範圍內的高度。在一些實施例中，鰭通道121、131可具 有相同或實質上相同的高度，並且在其它實施例中，它們的高度可以是不同的。另外，如所討論的，基極層103、子鰭層104和鰭通道121可以具有任何合適的寬度，諸如在8至20奈米的範圍內的寬度。
圖4G顯示，在凹陷介電層402以形成介電層102之後，類似於電晶體結構415的電晶體結構416。如在圖4G中所示，在實施例中，介電層402可被凹陷，使得介電層102的頂表面在鰭通道121、131的底表面之下，並且在子鰭層104、105的頂表面之上。介電層402可使用任何合適的技術或複數技術，諸如蝕刻操作、定時蝕刻操作等被凹陷。
如關於程序300和圖1A和1B所討論的，閘極、源極和汲極可以被形成。這樣的閘極、源極和汲極可使用任何合適的技術或複數技術被形成。例如，閘極可使用沉積技術(例如，保形或本體沉澱)和圖案化技術(例如，微影和蝕刻技術)來形成。另外，源極和汲極可以由磊晶源極和汲極的選擇性生長、藉由本體沉積和圖案化技術等被形成。
圖4A~4G顯示用於製造如本文所討論的電晶體120和電晶體130的範例處理流程。在各種範例中，額外的操作可被包括或某些操作可被省略。特別是，顯示的程序可提供具有子鰭層和具有不同材料成分的鰭通道的電晶體。如所討論的，某些操作可以被省略和/或修改以製造具有子鰭層和/或具有相同材料成分的鰭通道的電晶體 或具有包括不同材料成分的基極層的電晶體等。
圖5是根據本發明的至少一些實現配置的實現具有增強通道遷移率和降低的洩漏的一或多個電晶體的範例SRAM單元500的圖。圖5顯示範例6電晶體(6T)SRAM單元500，其包括存取電晶體520、下拉電晶體515和上拉電晶體525。在各種範例中，存取電晶體520、下拉電晶體515和上拉電晶體525可以被實現為電晶體120和/或130。完整的SRAM記憶體電路可以藉由將許多SRAM單元，如SRAM單元500互連來形成。
在實施例中，一或多個存取電晶體520和下拉電晶體515為NMOS電晶體，並且可包括本文中關於NMOS電晶體討論的特徵，而上拉電晶體525為PMOS電晶體，並且可包括本文中關於NMOS電晶體討論的特徵。在實施例中，存取電晶體520可以包括包含鍺的鰭通道121、包含相鄰於鰭通道121的磷化鋁銦的子鰭層104，以及相鄰於子鰭層104的基極層103。在實施例中，子鰭層104包括砷化鎵。此外，在一些實施例中，下拉電晶體515可包括鰭通道131、相鄰於鰭通道131的子鰭層106，以及相鄰於子鰭層106的基極層105。在實施例中，下拉電晶體515包括包含鍺的鰭通道131、包含相鄰於鰭通道131的磷化鋁銦的子鰭層106，以及包含相鄰於子鰭層106的砷化鎵的基極層105。在實施例中，子鰭層106可以包括大於子鰭層104的鋁對銦比率之鋁對銦比率。如所討論的，這種材料的建議可提供應力工程以最佳 化下拉電晶體515和上拉電晶體525的效能。
圖6是根據本發明的至少一些實現配置的採用具有鍺鰭通道和磷化鋁銦子鰭層的電晶體的IC的行動計算平台600的示例圖。具有鍺鰭通道和磷化鋁銦子鰭層的電晶體或複數電晶體可以是本文討論的任何電晶體，諸如電晶體120或電晶體130等。在一些範例中，如本文所討論的NMOS和PMOS電晶體可以一起實現為CMOS電路。行動計算平台600可以是被配置用於電子資料顯示器、電子資料處理、無線電子資料傳輸等中的每一個的任何可攜式裝置。例如，行動計算平台600可以是平板電腦、智慧手機、小筆電、膝上型電腦等中的任一個，並且可以包括顯示螢幕605，其在範例性實施例中為觸控螢幕(例如，電容式、電感式、電阻式等觸控螢幕)、晶片級(SoC)或封裝級積體系統610和電池615。
封裝級積體系統610係進一步顯示在放大視圖620中。在範例性實施例中，封裝裝置650(圖6中標記為「記憶體/處理器」)包括至少一個記憶體晶片(例如，RAM)和/或至少一個處理器晶片(例如，微處理器、多核心微處理器或圖形處理器等)。在實施例中，封裝裝置650為包括SRAM快取記憶體的微處理器。在實施例中，封裝裝置650包括電晶體120或電晶體130中的一或多個或兩者。例如，採用的電晶體可以包括鍺鰭通道和相鄰於鍺鰭通道的磷化鋁銦子鰭層。封裝裝置650可進一步耦接到(例如，通訊地耦接)電路板、基板或中介層 660，連同一或多個功率管理積體電路(PMIC)630、包括寬頻RF(無線)發射器和/或接收器(TX/RX)(例如，包括數位基頻，並且類比前端模組進一步包括發送路徑上的功率放大器和接收路徑上的低雜訊放大器)的RF(無線)積體電路(RFIC)625，以及其控制器635。通常，封裝裝置650也可被耦接到(例如，通訊地耦接)顯示螢幕605。
在功能上，PMIC 630可執行電池功率調節，直流-直流轉換等，並因此具有耦接到電池615的輸入和提供電流供給到其它的功能模組的輸出。在實施例中，PMIC 630可以執行高電壓操作。如進一步說明的，在示範性實施例中，RFIC 625具有耦接到天線(未顯示)的輸出，用以實現任何數目的無線標準或協定，包括但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、它們的衍生物以及可被指定為3G、4G、5G以及之後的任何其它無線協定。在替代的實現中，這些板級模組中的每一個可以被整合到耦接到封裝裝置650的封裝基板的獨立IC或在耦接到該封裝裝置650的封裝基板的單一IC(SoC)之內。
圖7是根據本發明的至少一些實現配置的計算裝置700的功能方塊圖。計算裝置700可在行動計算平台600內中找到，例如，並且進一步包括主機板702託管 多個元件，諸如但不限於處理器701(例如，應用處理器)和一或多個通訊晶片704、705。處理器701可以是實體地和/或電性地耦接至主機板702。在一些範例中，處理器701包括封裝在處理器701內的積體電路晶粒。一般來說，用語「處理器」可以指處理來自暫存器和/或記憶體的電子資料以將電子資料轉換成可以儲存在暫存器和/或記憶體中的其它電子資料的任何裝置或裝置的部分。
在各種範例中，一或多個通訊晶片704、705也可以是實體地和/或電性地耦接至主機板702。在進一步的實現中，通訊晶片704可能是處理器701的一部分。取決於其應用，計算裝置700可包括可以是或可以不是實體地和電性地耦接至主機板702的其它元件。這些其它組件可以包括但不限於，如圖所示，揮發性記憶體(例如，DRAM)707、708、非揮發性記憶體(例如，ROM)710、圖形處理器712、快閃記憶體、全球定位系統(GPS)裝置713、羅盤714、晶片組706、天線716、功率放大器709、觸控螢幕控制器711、觸控螢幕顯示器717、揚聲器715、相機703和電池718，與其它組件諸如數位訊號處理器、密碼處理器、音頻編解碼器、視頻編解碼器、加速計、陀螺儀和大容量儲存裝置(諸如硬碟、固態硬碟(SSD)、光碟(CD)、數位多功能光碟(DVD)等)或類似物。
通訊晶片704、705可致能前往或來自計算裝置700的資料的轉移的無線通訊。用語「無線」及其衍生 物可以用於描述電路、裝置、系統、方法、技術、通訊通道等，其可以藉由使用調變的電磁輻射通過非固體媒體傳送資料。該用語不隱含關聯的裝置不包含任何導線，儘管在一些實施例中它們可能沒有。通訊晶片704、705可以實現任何數目的無線標準或協定，包括但不限於那些在本文中其它地方所述的。如同所討論的，計算裝置700可以包括複數個通訊晶片704、705，例如，第一通訊晶片可專用於短範圍無線通訊，諸如Wi-Fi和藍牙，以及第二通訊晶片可專用於長範圍無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO和其它。
如在本文中所描述的任何實現中使用的，用語「模組」指的是配置以提供本文描述的功能的軟體、韌體和/或硬體的任意組合。該軟體可以體現為軟體封包、代碼和/或指令集或指令，並且如在本文描述的任何實現中使用的，「硬體」可以包括，例如，單獨的或以任何組合的硬連線電路、可程式化電路、狀態機電路和/或儲存由可程式化電路執行的指令的韌體。模組可以共同地或個別地，被體現為形成較大系統的一部分，例如，積體電路(IC)、系統單晶片(SoC)等的電路。
而本文所闡述的某些特徵已經參照各種實現描述，該描述並不意在以限制的意義來解釋。因此，在本文描述實現的各種變化以及其它本領域的技術人員顯而易見地認為關於本發明的其它實現，屬於本發明的精神和範圍內。
下面的範例關於進一步的實施例。
在一或多個第一實施例中，一種積體電路，其包含電晶體，該電晶體包含鰭通道，其包含鍺，以及子鰭，其具有相鄰於該鰭通道的第一層以及相鄰於該第一層的第二層，其中該第一層包含磷化鋁銦。
進一步於第一實施例中，該積體電路進一步包含第二電晶體，該第二電晶體包含第二鰭通道，以及第二子鰭，其具有相鄰於該鰭通道的第三層以及相鄰於該第一層的第四層，其中該電晶體為PMOS電晶體，而該第二電晶體為NMOS電晶體。
進一步於第一實施例中，該積體電路進一步包含第二電晶體，該第二電晶體包含第二鰭通道，以及第二子鰭，其具有相鄰於該鰭通道的第三層以及相鄰於該第一層的第四層，其中該電晶體為PMOS電晶體，而該第二電晶體為NMOS電晶體，以及該第三層包含與該第一層具有相同成分的磷化鋁銦。
進一步於第一實施例中，該積體電路進一步包含第二電晶體，該第二電晶體包含第二鰭通道，以及第二子鰭，其具有相鄰於該鰭通道的第三層以及相鄰於該第一層的第四層，其中該電晶體為PMOS電晶體，而該第二電晶體為NMOS電晶體，該第二鰭通道包含鍺，該第一層包含第一鋁銦比，以及該第三層包含具有小於該第一鋁銦比的第二鋁銦比的磷化鋁銦。
進一步於第一實施例中，該積體電路進一步 包含第二電晶體，該第二電晶體包含第二鰭通道，以及第二子鰭，其具有相鄰於該鰭通道的第三層以及相鄰於該第一層的第四層，其中該電晶體為PMOS電晶體，而該第二電晶體為NMOS電晶體，以及該第二鰭通道包含砷化銦鎵，以及該第三層包含砷化鎵。
進一步於第一實施例中，該第二層包含砷化鎵。
進一步於第一實施例中，該積體電路進一步包含介電層，其相鄰於該第二層和該第一層的第一部分，其中該第一層的第二部分延伸超出該介電層的頂表面，以及基板，其中該第一層和該介電層係在該基板上。
進一步於第一實施例中，該第二層包含砷化鎵和/或該積體電路進一步包含介電層，其相鄰於該第二層和該第一層的第一部分，其中該第一層的第二部分延伸超出該介電層的頂表面，以及基板，其中該第一層和該介電層係在該基板上。
進一步於第一實施例中，該電晶體為PMOS電晶體，以及該第一層包含具有在100%到50%的範圍內的鋁濃度的磷化鋁銦。
進一步於第一實施例中，該電晶體為NMOS電晶體，以及該第一層包含具有在35%到50%的範圍內的鋁濃度的磷化鋁銦。
在一或多個第二實施例中，一種SRAM單元，其包含：NMOS電晶體，其包含：鰭通道，其包含 鍺，以及子鰭，其具有相鄰於該鰭通道的第一層以及相鄰於該第一層的第二層，其中該第一層包含磷化鋁銦，以及PMOS電晶體，其包含：第二鰭通道，以及第二子鰭，其具有相鄰於該鰭通道的第三層以及相鄰於該第一層的第四層。
進一步於第二實施例中，該第二鰭通道包含鍺，該第一層包含第一鋁銦比，以及該第三層包含具有大於該第一鋁銦比的第二鋁銦比的磷化鋁銦。
進一步於第二實施例中，該第二鰭通道包含鍺、矽或III-V族材料中的至少一者。
進一步於第二實施例中，該第二層包含砷化鎵。
進一步於第二實施例中，該SRAM單元進一步包含絕緣層，其相鄰於該第二層和該第一層的第一部分，其中該第一層的第二部分延伸超出該絕緣層，以及基板，其中該第一層和該絕緣層係在該基板上。
進一步於第二實施例中，該第二鰭通道包含鍺、矽或III-V族材料中的至少一者和/或該第二層包含砷化鎵和/或該SRAM單元進一步包含絕緣層，其相鄰於該第二層和該第一層的第一部分，其中該第一層的第二部分延伸超出該絕緣層，以及基板，其中該第一層和該絕緣層係在該基板上。
在一或多個第三實施例中，一種用於製造積體電路的方法，其包含形成具有在基板上的第一層和在該 第一層上的第二層之子鰭，其中該第二層包含磷化鋁銦，以及在該子鰭的該第二層上設置包含鍺的鰭通道。
進一步於第三實施例中，形成該子鰭和設置該鰭通道包含在介電層中形成溝槽、磊晶地生長該第一層、磊晶地生長該第二層、磊晶地生長該鰭通道，以及使該介電層凹陷，使得該介電層的頂表面低於該第二層的頂表面。
進一步於第三實施例中，該方法進一步包含形成具有在該基板上的第三層和在該第三層上的第四層之第二子鰭，以及在該第四層上設置包含鍺的第二鰭通道，其中該第四層包含與該第二層具有不同鋁濃度的磷化鋁銦。
進一步於第三實施例中，該方法進一步包含形成第二子鰭，以及在該第二子鰭上設置包含鍺、矽或III-V族材料中的至少一者的第二鰭通道。
進一步於第三實施例中，該第一層包含砷化鎵。
進一步於第三實施例中，該方法進一步包含形成具有在該基板上的第三層和在該第三層上的第四層之第二子鰭，以及在該第四層上設置包含鍺的第二鰭通道，其中該第四層包含與該第二層具有不同鋁濃度的磷化鋁銦，以及其中形成該第二子鰭和設置該第二鰭通道包含形成各相鄰於介電層的第一犧牲鰭和第二犧性鰭，去除該第一犧牲鰭和該第二犧牲鰭以形成第一溝槽和第二溝槽，在 該第一溝槽內磊晶地生長該第一層，以及在該第二溝槽內磊晶地生長該第三層，將該第一層和該第一溝槽掩蔽，在該第二溝槽內磊晶地生長該第四層，以及在該第二溝槽內磊晶地生長該第二鰭。
在一或多個第四實施例中，一種行動計算平台包含關於第一或第二實施例所討論的任何範例性結構。
可理解的，本發明並不限於所描述的實施例，而是可以進行修改和變更而不脫離所附申請專利範圍的範圍來實踐。上述實施例可以包括特徵的特定組合。然而，上述實施例不限於此，在各種實現中，上述實施例可以包括僅從事這些特徵的子集、從事這些特徵的不同順序、從事這些特徵的不同組合和/或從事那些明確列出特徵的額外特徵。因此，本發明的範圍應參考所附的申請專利範圍伴隨這些申請專利範圍所請的等效全部範圍來決定。

Claims (20)

  1. 一種積體電路，其包含電晶體，所述電晶體包含：
    鰭通道，其包含鍺；以及
    子鰭，其具有相鄰於所述鰭通道的第一層以及相鄰於所述第一層的第二層，其中所述第一層包含鋁、銦及磷。
  2. 如請求項1的積體電路，進一步包含第二電晶體，所述第二電晶體包含：
    第二鰭通道；以及
    第二子鰭，其具有相鄰於所述鰭通道的第三層以及相鄰於所述第一層的第四層，其中所述電晶體為PMOS電晶體，而所述第二電晶體為NMOS電晶體。
  3. 如請求項2的積體電路，其中所述第三層包含鋁、銦及磷。
  4. 如請求項2的積體電路，其中所述第二鰭通道包含鍺，所述第一層包含第一鋁銦比，而所述第三層包含具有小於所述第一鋁銦比的第二鋁銦比的鋁、銦及磷。
  5. 如請求項2的積體電路，其中所述第二鰭通道包含銦、鎵及砷，而所述第三層包含鎵及砷。
  6. 如請求項1的積體電路，其中所述第二層包含鎵及砷。
  7. 如請求項1的積體電路，其進一步包含：
    介電層，其相鄰於所述第二層和所述第一層的第一部 分，其中所述第一層的第二部分延伸超出所述介電層的頂表面；以及
    基板，其中所述第一層和所述介電層係在所述基板上。
  8. 如請求項1的積體電路，其中所述電晶體為PMOS電晶體，而所述第一層包含具有在99%到50%的範圍內的鋁濃度的鋁、銦及磷。
  9. 如請求項1的積體電路，其中所述電晶體為NMOS電晶體，而所述第一層包含具有在35%到50%的範圍內的鋁濃度的鋁、銦及磷。
  10. 一種電晶體結構，其包含：
    鰭通道，其包含鍺；以及
    子鰭，其具有相鄰於所述鰭通道的層，所述層包含鋁、銦及磷。
  11. 如請求項10的電晶體結構，其中所述電晶體為PMOS電晶體，而所述層包含在99%到50%的範圍內的鋁濃度。
  12. 如請求項10的電晶體結構，其中所述電晶體為NMOS電晶體，而所述層包含在35%到50%的範圍內的鋁濃度。
  13. 如請求項10的電晶體結構，其進一步包含：
    介電層，其相鄰於所述層的第一部分，其中所述層的第二部分延伸超出所述介電層的頂表面。
  14. 如請求項10的電晶體結構，其中所述子鰭包含相鄰於所述層的第二層。
  15. 如請求項10的電晶體結構，其中所述第二層包含鎵及砷。
  16. 一種SRAM單元，其包含：
    NMOS電晶體，其包括：
    鰭通道，其包含鍺；以及
    子鰭，其具有相鄰於所述鰭通道的第一層，其中所述第一層包含鋁、銦及磷；以及
    PMOS電晶體，其包括：
    第二鰭通道；以及
    第二子鰭，其具有相鄰於所述鰭通道的第二層。
  17. 如請求項16的SRAM單元，其中所述第二鰭通道包含鍺，所述第一層包含第一鋁銦比，而所述第二層包含具有大於所述第一鋁銦比的第二鋁銦比的鋁、銦及磷。
  18. 如請求項16的SRAM單元，其中所述第二鰭通道包含鍺、矽或III-V族材料中的至少一者。
  19. 如請求項16的SRAM單元，其中所述第二層包含鎵及砷。
  20. 如請求項16的SRAM單元，其進一步包含：
    絕緣層，其相鄰於所述第二層和所述第一層的第一部分，其中所述第一層的第二部分延伸超出所述絕緣層；以 及
    基板，其中所述第一層和所述絕緣層係在所述基板上。
TW111106086A 2015-09-11 2016-07-29 磷化鋁銦子鰭鍺通道電晶體 TWI819499B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
WOPCT/US15/49634 2015-09-11
PCT/US2015/049634 WO2017044117A1 (en) 2015-09-11 2015-09-11 Aluminum indium phosphide subfin germanium channel transistors

Publications (2)

Publication Number Publication Date
TW202224194A TW202224194A (zh) 2022-06-16
TWI819499B true TWI819499B (zh) 2023-10-21

Family

ID=58240681

Family Applications (2)

Application Number Title Priority Date Filing Date
TW111106086A TWI819499B (zh) 2015-09-11 2016-07-29 磷化鋁銦子鰭鍺通道電晶體
TW105124235A TWI761307B (zh) 2015-09-11 2016-07-29 磷化鋁銦子鰭鍺通道電晶體

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW105124235A TWI761307B (zh) 2015-09-11 2016-07-29 磷化鋁銦子鰭鍺通道電晶體

Country Status (4)

Country Link
US (2) US10734488B2 (zh)
CN (1) CN107924944B (zh)
TW (2) TWI819499B (zh)
WO (1) WO2017044117A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102466356B1 (ko) * 2017-08-30 2022-11-15 삼성전자주식회사 반도체 소자 및 그 제조방법
CN109817619B (zh) * 2018-12-28 2020-12-25 上海集成电路研发中心有限公司 一种半导体器件结构及其制造方法
US11855185B2 (en) * 2020-07-16 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Multilayer masking layer and method of forming same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050191795A1 (en) * 2004-03-01 2005-09-01 Dureseti Chidambarrao Method of manufacture of FinFET devices with T-shaped fins and devices manufactured thereby
WO2013095655A1 (en) * 2011-12-23 2013-06-27 Intel Corporation Semiconductor device having germanium active layer with underlying diffusion barrier layer
US20140326952A1 (en) * 2010-12-01 2014-11-06 Kelin J. Kuhn Silicon and silicon germanium nanowire structures
WO2015094305A1 (en) * 2013-12-19 2015-06-25 Intel Corporation Self-aligned gate edge and local interconnect and method to fabricate same

Family Cites Families (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6924517B2 (en) 2003-08-26 2005-08-02 International Business Machines Corporation Thin channel FET with recessed source/drains and extensions
US7154118B2 (en) 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
TWI263328B (en) 2005-01-04 2006-10-01 Samsung Electronics Co Ltd Semiconductor devices having faceted channels and methods of fabricating such devices
US20060197129A1 (en) * 2005-03-03 2006-09-07 Triquint Semiconductor, Inc. Buried and bulk channel finFET and method of making the same
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US20080003833A1 (en) 2006-06-30 2008-01-03 Hynix Semiconductor Inc. Fin mask and method for fabricating saddle type fin using the same
WO2008039495A1 (en) 2006-09-27 2008-04-03 Amberwave Systems Corporation Tri-gate field-effect transistors formed by aspect ratio trapping
CN100559590C (zh) 2006-12-08 2009-11-11 广州南科集成电子有限公司 垂直型自对准悬浮漏极mos三极管及制造方法
US7759142B1 (en) * 2008-12-31 2010-07-20 Intel Corporation Quantum well MOSFET channels having uni-axial strain caused by metal source/drains, and conformal regrowth source/drains
US8053299B2 (en) * 2009-04-17 2011-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabrication of a FinFET element
US9953885B2 (en) 2009-10-27 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. STI shape near fin bottom of Si fin in bulk FinFET
US8313999B2 (en) 2009-12-23 2012-11-20 Intel Corporation Multi-gate semiconductor device with self-aligned epitaxial source and drain
US8618556B2 (en) 2011-06-30 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design and method of fabricating same
US8841701B2 (en) 2011-08-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device having a channel defined in a diamond-like shape semiconductor structure
US9059024B2 (en) 2011-12-20 2015-06-16 Intel Corporation Self-aligned contact metallization for reduced contact resistance
US8946821B2 (en) * 2012-01-11 2015-02-03 GlobalFoundries, Inc. SRAM integrated circuits and methods for their fabrication
US9171925B2 (en) 2012-01-24 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate devices with replaced-channels and methods for forming the same
US8569168B2 (en) 2012-02-13 2013-10-29 International Business Machines Corporation Dual-metal self-aligned wires and vias
US9559099B2 (en) 2012-03-01 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for FinFETs
US8742509B2 (en) 2012-03-01 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for FinFETs
KR101835655B1 (ko) 2012-03-06 2018-03-07 삼성전자주식회사 핀 전계 효과 트랜지스터 및 이의 제조 방법
US9559189B2 (en) 2012-04-16 2017-01-31 United Microelectronics Corp. Non-planar FET
CN103383965B (zh) 2012-05-04 2016-01-20 台湾积体电路制造股份有限公司 混合鳍式场效应晶体管
US9099519B2 (en) 2012-05-23 2015-08-04 Great Wall Semiconductor Corporation Semiconductor device and method of forming junction enhanced trench power MOSFET
CN103426765B (zh) 2012-05-24 2016-12-14 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法、鳍式场效应管的形成方法
US9728464B2 (en) 2012-07-27 2017-08-08 Intel Corporation Self-aligned 3-D epitaxial structures for MOS device fabrication
US20140054646A1 (en) 2012-08-24 2014-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and Method for Multiple Gate Transistors
US8815691B2 (en) 2012-12-21 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a gate all around device
US9196548B2 (en) 2012-12-28 2015-11-24 Globalfoundries Inc. Methods of using a trench salicide routing layer
KR101401274B1 (ko) * 2013-02-26 2014-05-29 연세대학교 산학협력단 Ge 및/또는 III-V족 화합물 반도체를 이용한 FinFET 및 그 제조방법
KR102100469B1 (ko) 2013-06-20 2020-04-13 인텔 코포레이션 도핑된 서브-핀 영역을 갖는 비평면 반도체 디바이스 및 그 제조 방법
CN103311306A (zh) * 2013-06-26 2013-09-18 重庆大学 带有InAlP盖层的GeSn沟道金属氧化物半导体场效应晶体管
CN105409005B (zh) * 2013-08-23 2019-04-02 英特尔公司 在mos晶体管的iv族衬底上沉积的iii-v沟道的高阻层
US10090304B2 (en) * 2013-09-25 2018-10-02 Intel Corporation Isolation well doping with solid-state diffusion sources for FinFET architectures
EP3050089A4 (en) 2013-09-27 2017-05-03 Intel Corporation Non-planar semiconductor devices having multi-layered compliant substrates
US9287404B2 (en) 2013-10-02 2016-03-15 Infineon Technologies Austria Ag Semiconductor device and method of manufacturing a semiconductor device with lateral FET cells and field plates
US9520502B2 (en) 2013-10-15 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs having epitaxial capping layer on fin and methods for forming the same
US9412818B2 (en) 2013-12-09 2016-08-09 Qualcomm Incorporated System and method of manufacturing a fin field-effect transistor having multiple fin heights
US9190466B2 (en) 2013-12-27 2015-11-17 International Business Machines Corporation Independent gate vertical FinFET structure
US9324717B2 (en) * 2013-12-28 2016-04-26 Texas Instruments Incorporated High mobility transistors
US9443769B2 (en) 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
CN104037088A (zh) 2014-06-19 2014-09-10 上海华力微电子有限公司 鳍式场效应晶体管的制造方法
JP6411550B2 (ja) 2014-06-26 2018-10-24 インテル・コーポレーション ドープサブフィン領域があるオメガフィンを有する非プレーナ型半導体デバイスおよびそれを製造する方法
US10290636B2 (en) * 2014-08-18 2019-05-14 Stmicroelectronics, Inc. Semiconductor device having fins with in-situ doped, punch-through stopper layer and related methods
US9583598B2 (en) 2014-10-03 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. FETs and methods of forming FETs
KR102245133B1 (ko) 2014-10-13 2021-04-28 삼성전자 주식회사 이종 게이트 구조의 finFET를 구비한 반도체 소자 및 그 제조방법
US9165837B1 (en) 2014-10-28 2015-10-20 Globalfoundries Inc. Method to form defect free replacement fins by H2 anneal
DE112015006945T5 (de) * 2015-09-25 2018-06-21 Intel Corporation Transistoren mit hoher Elektronenbeweglichkeit mit Heteroübergang-Dotierstoffdiffusionsbarriere
US9455199B1 (en) * 2016-02-16 2016-09-27 Globalfoundries Inc. Methods of forming strained and relaxed germanium fins for PMOS and NMOS finFET devices, respectively
US10700181B2 (en) * 2016-11-28 2020-06-30 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (finFET) device structure and method for forming the same
US9991262B1 (en) * 2017-06-15 2018-06-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device on hybrid substrate and method of manufacturing the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050191795A1 (en) * 2004-03-01 2005-09-01 Dureseti Chidambarrao Method of manufacture of FinFET devices with T-shaped fins and devices manufactured thereby
US20140326952A1 (en) * 2010-12-01 2014-11-06 Kelin J. Kuhn Silicon and silicon germanium nanowire structures
WO2013095655A1 (en) * 2011-12-23 2013-06-27 Intel Corporation Semiconductor device having germanium active layer with underlying diffusion barrier layer
WO2015094305A1 (en) * 2013-12-19 2015-06-25 Intel Corporation Self-aligned gate edge and local interconnect and method to fabricate same

Also Published As

Publication number Publication date
US10734488B2 (en) 2020-08-04
US20200328278A1 (en) 2020-10-15
CN107924944A (zh) 2018-04-17
US11476338B2 (en) 2022-10-18
WO2017044117A1 (en) 2017-03-16
TW202224194A (zh) 2022-06-16
CN107924944B (zh) 2021-03-30
TWI761307B (zh) 2022-04-21
TW201719900A (zh) 2017-06-01
US20200212186A1 (en) 2020-07-02

Similar Documents

Publication Publication Date Title
US20250324747A1 (en) Through gate fin isolation
CN106030812B (zh) 锗锡沟道晶体管
TWI762155B (zh) 高遷移率半導體源極／汲極間隔物
TWI706470B (zh) 具有帶偏移半導體源極／汲極間隔件的高遷移率場效電晶體
CN107636837A (zh) 具有局部化副鳍隔离的高电子迁移率晶体管
KR102370218B1 (ko) 헤테로에피택셜 n-형 트랜지스터들과 p-형 트랜지스터들의 웰 기반 집적
TW201721871A (zh) 具有逆行半導體源／汲極之高遷移率的場效電晶體
TW201801325A (zh) 有帶偏位半導體汲極間隔物的高移動率非對稱場效電晶體
US11476338B2 (en) Aluminum indium phosphide subfin germanium channel transistors
US11996447B2 (en) Field effect transistors with gate electrode self-aligned to semiconductor fin
US11387329B2 (en) Tri-gate architecture multi-nanowire confined transistor
US20200212211A1 (en) Group iii-nitride devices with improved rf performance and their methods of fabrication
WO2018004693A1 (en) Substrates for integrated circuits