[go: up one dir, main page]

TWI819341B - 半導體結構及其形成方法 - Google Patents

半導體結構及其形成方法 Download PDF

Info

Publication number
TWI819341B
TWI819341B TW110126866A TW110126866A TWI819341B TW I819341 B TWI819341 B TW I819341B TW 110126866 A TW110126866 A TW 110126866A TW 110126866 A TW110126866 A TW 110126866A TW I819341 B TWI819341 B TW I819341B
Authority
TW
Taiwan
Prior art keywords
layer
channel
forming
channel layer
germanium
Prior art date
Application number
TW110126866A
Other languages
English (en)
Other versions
TW202209501A (zh
Inventor
李政衡
李宜靜
張嘉德
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202209501A publication Critical patent/TW202209501A/zh
Application granted granted Critical
Publication of TWI819341B publication Critical patent/TWI819341B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/01—Manufacture or treatment
    • H10D62/021—Forming source or drain recesses by etching e.g. recessing by etching and then refilling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6211—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies integral with the bulk semiconductor substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/797—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being in source or drain regions, e.g. SiGe source or drain
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0128—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/013—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0135—Manufacturing their gate conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0158—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0193—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/853—Complementary IGFETs, e.g. CMOS comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0167—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/017—Manufacturing their source or drain regions, e.g. silicided source or drain regions

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本揭露之一些實施方式描述一種半導體結構及其形成方法。方法可包括在基板上形成鰭結構。鰭結構包括通道層以及位於通道層與基板之間的緩衝層。方法可更包括形成凹陷結構於通道層中。凹陷結構可包括位於緩衝層上的底面。方法可更包括形成第一磊晶層於凹陷結構的底面上。第一磊晶層可包括第一鍺原子濃度。方法可更包括形成第二磊晶層於第一磊晶層上。第二磊晶層可包括大於第一鍺原子濃度的第二鍺原子濃度。

Description

半導體結構及其形成方法
本揭露之一些實施方式是有關於一種半導體結構以及形成半導體結構之方法。
半導體技術的進步增加對具有更高性能以用於更快處理系統的場效電晶體(field effect transistors；FETs)之需求。為了滿足此需求，降低場效電晶體的通道電阻以最大限度地減少電晶體的延遲(例如，電阻電容(resistive capacitive；RC)延遲)非常重要。場效電晶體的閘極端與場效電晶體的源極/汲極端之間的下重疊會影響場效電晶體的通道電阻。
根據一些實施方式，一種形成半導體結構之方法可包括形成鰭結構於基板上。鰭結構包括通道層以及位於通 道層與基板之間的緩衝層。方法可更包括形成凹陷結構於通道層中。凹陷結構可包括位於緩衝層上的底面。方法可更包括形成第一磊晶層於凹陷結構的底面上。第一磊晶層可包括第一鍺原子濃度。方法可更包括形成第二磊晶層於第一磊晶層上。第二磊晶層可包括大於第一鍺原子濃度的第二鍺原子濃度。
根據一些實施方式，一種形成半導體結構之方法可包括形成鰭結構於基板上。鰭結構可包括具有被暴露的頂面的通道層，且通道層與基板由不同的材料製成。方法可更包括形成閘極結構於通道層的頂面上，且形成凹陷結構於通道層的第一部分中以及於通道層的第二部分上。凹陷結構鄰接閘極結構。方法可更包括形成源極/汲極磊晶層於凹陷結構中。
根據一些實施方式，一種半導體結構可包括基板與位於基板的鰭結構。鰭結構包括通道層與位於通道層與基板的緩衝層。通道層與緩衝層可包括不同的鍺原子濃度。半導體結構可更包括位於鰭結構的第一部分上的閘極結構以及形成於鰭結構的第二部分上的源極/汲極區域。鰭結構的第一部分的通道層的第一厚度大於鰭結構的第二部分的第二厚度。
100:半導體元件
101:場效電晶體
102:基板
103:場效電晶體
108:鰭結構
108A:緩衝層
108CH:通道層
108CH1:通道層
108CH2:通道層
110:閘極結構
114:閘極間隔
124:源極/汲極區域
124A:第一層
124B:第二層
124C:覆蓋層
126:源極/汲極區域
126A:第一層
126B:第二層
130:層間介電層
138:淺溝槽隔離區域
148:絕緣材料
152:矽化物層
154:導電材料層
600:方法
605:步驟
610:步驟
615:步驟
620:步驟
625:步驟
806:氧化物層
812:多晶矽層
836:凹陷結構
1036:凹陷結構
1036T:底面
1136:凹陷結構
1536:凹陷結構
d114:間距(深度)
d124:尺寸
W108:寬度
W124:寬度
W124A:尺寸
H108:高度
H108CH:厚度
H124:尺寸(深度)
S114:間距
S124:間距
t114:厚度
t124:深度
B-B:線
C-C:線
x:方向
y:方向
z:方向
本揭露之一些實施方式的態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據 行業中之標準慣例，各種特徵未按比例繪製。實際上，各種特徵的尺寸可為了論述清楚經任意地增大或減少。
第1圖繪示根據一些實施方式之半導體元件的等角視圖。
第2圖至第5圖繪示根據一些實施方式之半導體元件的剖面圖。
第6圖繪示根據一些實施方式之用於製造半導體元件的方法的流程圖。
第7圖繪示根據一些實施方式之半導體元件於製造製程的各個階段的等角視圖。
第8圖至第15圖繪示根據一些實施方式之半導體元件於製造製程的各個階段的剖面圖。
現在將參考圖式描述說明性實施方式。在圖式中，相似的圖式標示通常表示相同、功能相似及/或結構相似的元件。
應注意到，說明書中對「一實施方式」、「實施方式」、「一示例實施方式」、「示例性」等的引用表示所描述的實施方式可包含特定特徵、結構或特性，但每個實施方式可能不一定包含特定特徵、結構或特性。此外，這些術語不一定意指相同的實施方式。再者，當結合實施方式描述特定特徵、結構或特性時，無論是否明確描述，結合其他的實施方式來實現這樣的特徵、結構或特性是在所 屬技術領域具通常知識者的理解範圍內。
應當理解，本揭露之一些實施方式中的措辭或術語是為了描述的目的而非限制性的，使得本說明書之一些實施方式的措辭或術語應由所屬技術領域具通常知識者根據教示來解釋。
進一步地，為方便描述可在本揭露之一些實施方式中使用空間上相對之術語，諸如「在......之下(beneath)」、「在......下方(below)」、「下面的(lower)」、「在......上方(above)」、「上面的(upper)」及其類似物來描述如在諸圖中所描述之一個元件或特徵與另外之(諸等)元件或(諸等)特徵的關係。該等空間上相對之術語意欲除諸圖中所描述之方位外，涵蓋處於使用或操作中之元件之不同方位。元件可另外定位(經90度旋轉或在其它方位)且據此解釋本揭露之一些實施方式所用之該等空間上相對之描述詞。
在一些實施方式中，術語「約(around)」與「實質上(substantially)」可以表示在值的5%內變化的給定量的值(例如，±1%、±2%、±3%、±4%、±5%的值)。這些值僅是示例而非限制性的。術語「約」與「實質上」可以指所屬技術領域具通常知識者根據本揭露之一些實施方式的教示所解釋的值的百分比。
與鰭式場效電晶體(fin field effect transistors；finFET)或環繞式閘極(gate-all-around；GAA)場效電晶體相關聯的鰭可以藉 由任何合適的方法圖案化。例如，鰭可以使用一種或多種光刻製程來圖案化，包括雙圖案化製程或多圖案化製程。雙圖案化與多圖案化製程可以結合光刻與自對準製程，從而允許創建的圖案具有比使用單個直接光刻製程可獲得的間距更小的間距。例如，犧牲層形成於基板上，並且使用光刻製程圖案化。使用自對準製程在圖案化犧牲層旁邊形成間隔物。然後移除犧牲層，而後可以使用剩餘的間隔來圖案化鰭。
半導體工業中的技術進步驅動對高速應用具有更高性能的積體電路(IC)的追求。在積體電路演進的過程中，電晶體結構採用晶格失配(lattice-mismatched)的源極/汲極(source/drain；S/D)區域來在電晶體的通道中產生應變，以提高電晶體的通道遷移率。為了進一步提高電晶體的通道遷移率，電晶體結構可以採用一層高遷移率材料，例如矽鍺(SiGe)層，在緩衝層及/或基板上形成電晶體通道。此外，需要增加源極/汲極區域的體積以降低電晶體的寄生電阻和接觸電阻，從而提高電晶體的性能。然而，體積增加的源極/汲極區域可穿透高遷移率材料層並且加深地凸出到下面的緩衝層及/或下面的基板中，以減少電晶體通道中的感應應變，因此降低電晶體的性能與速度。
為了解決上述挑戰，本揭露之一些實施方式涉及一種製造方法與結構，其可提供用於電晶體的通道之增加應變。電晶體可以是具有磊晶生長在基板上的通道層的p通道場效電晶體(p-channel field effect transistor； PFET)。磊晶生長的通道層可以是不同於基板(例如矽(Si)基板)的高遷移率材料層(例如SiGe層)。電晶體更可包含形成在磊晶生長通道層的第一部分(例如，電晶體的通道區域)與凸出到磊晶生長通道層的第二部分中的p型源極/汲極區域上的閘極結構。p型源極/汲極區域可由與磊晶生長的通道層不同的材料製成，以在電晶體的通道區域產生應變。例如，p型源極/汲極區域可以包含具有比磊晶生長的通道層更大的鍺原子濃度的SiGe層。因此，源極/汲極區域可以在電晶體的通道區產生應變，以提高電晶體的通道遷移率。此外，源極/汲極區域不切穿磊晶生長的通道層的第二部分。例如，源極/汲極區域的底面可以在磊晶生長的通道層的底面之上。因此，由源極/汲極區域與磊晶生長的通道層之間的晶格常數差異形成的應變可以保持在電晶體的通道區域。因此，本揭露一些實施方式的優點之之一是避免降低上述的感應應變，從而提高電晶體的性能與速度。
根據一些實施方式，參閱第1圖與第2圖描述半導體元件100具有多個場效電晶體(FET)101與場效電晶體103，形成於基板102之上。場效電晶體101與場效電晶體103可以形成於基板102的不同部分之上。在一些實施方式中，場效電晶體101可以是PFET，並且場效電晶體103可以是n通道場效電晶體(n-channel field effect transistor；NFET)。半導體元件100可包含在微處理器、記憶體單元或其他積體電路(IC)中。第1圖繪 示根據一些實施方式的半導體元件100的等角視圖。第2圖、第4圖與第5圖繪示根據一些實施方式之沿著半導體元件100的源極/汲極(source drain；S/D)區域(例如，第1圖的線B-B)之剖面圖。第3圖繪示根據一些實施方式之沿著半導體元件100的源極/汲極(S/D)區域(例如，第1圖的線C-C)之剖面圖。除非另有說明，第1圖至第5圖中元件的討論，具有相同的元件標號之註釋相互適用。半導體元件100可包含在微處理器、記憶體單元或其他的積體電路(IC)中。此外，即使第1圖至第5圖繪示場效電晶體101與場效電晶體103，在一些實施方式中，場效電晶體101與場效電晶體103可以是環繞式閘極(gate-all-around；GAA)FET。
參閱第1圖，基板102可以是半導體材料，例如矽。在一些實施方式中，基板102可以包含晶體矽基板(例如，晶圓)。在一些實施方式中，基板102可以包含元素半導體、化合物半導體、合金半導體或其組合。元素半導體可例如是矽(Si)與鍺(Ge)。化合物半導體包含碳化矽(SiC)、砷化鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)、砷化銦(InAs)及/或銻化銦(InSb)。合金半導體包含碳化矽鍺(SiGeC)、矽鍺(SiGe)、磷化鎵砷(GaAsP)、磷化鎵銦(InGaP)、砷化鎵銦(InGaAs)、磷化鎵銦砷(InGaAsP)、砷化銦鋁(InAlAs)，及/或砷化鋁鎵(AlGaAs)。此外，基板102可以根據設計要求摻雜(例如，p型基板或n型基板)。在一些實施方式中，術語「p 型」定義結構、層及/或區域摻雜p型摻雜劑，例如硼。在一些實施方式中，術語「n型」定義結構、層及/或區域摻雜n型摻雜劑，例如砷。在一些實施方式中，基板102可以摻雜p型摻雜劑(例如，硼、銦、鋁或鎵)或n型摻雜劑(例如，磷或砷)。在一些實施方式中，基板102的不同部分可以摻雜不同的摻雜劑。
場效電晶體101與場效電晶體103中的每一個可包含形成於基板102上的鰭結構108，鰭結構108具有合適的寬度W108，例如從約5奈米(nm)到約50nm，以及合適的高度H108，例如從約100nm到約200nm。鰭結構108可以在方向x上延伸，並且在方向y上被閘極結構110橫穿。場效電晶體101的鰭結構108被閘極結構110橫穿的部分可以是場效電晶體101的通道區域。類似地，場效電晶體103的鰭結構108被閘極結構110橫穿的部分可以是場效電晶體103的通道區域。在一些實施方式中，場效電晶體101可以是p通道FET(PFET)，其中場效電晶體101的通道區域可以傳導電洞載體。在一些實施方式中，場效電晶體103可以是n通道FET(NFET)，其中場效電晶體101的通道區域可以傳導電子載體。在一些實施方式中，場效電晶體101及/或場效電晶體103可以包含沿著第一水平方向(例如，在方向x)延伸的多個鰭結構108與沿著第二水平方向(例如，在方向y)橫穿多個鰭結構108的閘極結構110。在一些實施方式中，多個場效電晶體101及/或場效電晶體103可以具有共同閘極結構 110。
參閱第2圖與第3圖，鰭結構108可以包含設置於基板102上的緩衝層108A。緩衝層108A可以由類似於基板102的材料製成，以確保場效電晶體101與場效電晶體103的通道區域沒有晶體缺陷。在一些實施方式中，緩衝層108A可由與基板102相比具有小於約0.5%的晶格失配(lattice mismatch)的半導體材料製成。在一些實施方式中，緩衝層108A與基板102之間的鍺原子濃度差異可從約0至約0.2%，例如約0至約0.1，以及約0至約0.05。若緩衝層108A與基板102之間的鍺原子濃度差異大於前述的上限，則場效電晶體101及/或場效電晶體103的通道區域可能促使嵌入晶體錯位(crystalline dislocations)，從而降低場效電晶體101及/或場效電晶體103的可靠性。在一些實施方式中，緩衝層108A與基板102可以由相同的材料製成，例如矽(Si)。在一些實施方式中，用於場效電晶體101的緩衝層108A可以具有與用於場效電晶體103的緩衝層108A不同的摻雜類型(例如，n型或p型)。
參閱第2圖，在一些實施方式中，場效電晶體101的鰭結構108還可包含設置在緩衝層108A上的通道層108CH。為了提高場效電晶體101的通道遷移率，通道層108CH可以具有比緩衝層108A與基板102更大的載體遷移率(例如，電洞遷移率及/或電子遷移率)。在一些實施方式中，基板102、緩衝層108A與通道層108CH可 以包含矽及/或鍺，其中通道層108CH可以具有比緩衝層108A與基板102更大的鍺原子濃度(germanium atomic concentration)。在一些實施方式中，通道層108CH可以具有從約0.2到約0.3的鍺原子濃度。若通道層108CH的鍺原子濃度低於前述的下限，則場效電晶體101可能沒有足夠的通道遷移率，從而無法滿足場效電晶體101的性能要求，例如峰值驅動電流大於1mA/μm之要求。若通道層108CH的鍺原子濃度大於前述的上限，則通道層108CH與基板102之間的晶格失配會引起通道層108CH中的晶錯位位，從而無法滿足場效電晶體101的可靠性標準，例如無法滿足場效電晶體101的擊穿電壓要求。在一些實施方式中，通道層108CH與基板102之間的差異及/或通道層108CH與緩衝層108A之間的差異可以是從約0.2到約0.3。若通道層108CH與基板102之間的差異及/或通道層108CH與緩衝層108A之間的差異小於前述的下限，則場效電晶體101可能沒有足夠的通道遷移率，從而無法滿足場效電晶體101的性能要求，例如峰值驅動電流大於1mA/μm之要求。若通道層108CH與基板102之間的差異及/或通道層108CH與緩衝層108A之間的差異大於前述的上限，則通道層108CH與基板102之間的晶格失配可能引起通道層108CH中的晶體錯位，因此無法滿足場效電晶體101的可靠性標準，例如無法滿足場效電晶體101的擊穿電壓要求。
通道層108CH可以具有合適的厚度H108CH，例 如從約50nm到約65nm，以優化場效電晶體101的性能。在一些實施方式中，通道層108CH的厚度H108CH與鰭結構108的高度H108之比(ratio)可為約90%至約98%。若通道層108CH的厚度H108CH與鰭結構108的高度H108的比小於前述的下限，則場效電晶體101可能沒有足夠的通道遷移率，從而無法滿足場效電晶體101的性能要求，例如峰值驅動電流大於1mA/μm之要求。若通道層108CH的厚度H108CH與鰭結構108的高度H108的比大於前述的上限，則通道層108CH可能會引起晶體錯位，從而無法滿足場效電晶體101的可靠性標準。
在一些實施方式中，參閱第4圖，通道層108CH可以是多層結構。例如，如第4圖所示，通道層108CH可以包含設置在第一通道層108CH1與緩衝層108A之間的第一通道層108CH1與第二通道層108CH2。多層通道層108CH的每一層(例如，第一通道層108CH1與第二通道層108CH2)可具有大於緩衝層108A及/或基板102的鍺原子濃度。例如，第一通道層108CH1可具有鍺原子濃度約0.2到約0.3，並且第二通道層108CH2可以具有約0.26到約0.4的鍺原子濃度，其中緩衝層108A及/或基板102可以具有小於約20%的鍺原子濃度。在一些實施方式中，第二通道層108CH2可以具有比第一通道層108CH1更大的鍺原子濃度，以進一步增加場效電晶體101的通道區域中的應變，從而進一步提高場效電晶體101的速度與性能。
參閱第1圖與第2圖，閘極結構110可以是環繞鰭結構108的部分之多層結構。例如，閘極結構110可以環繞場效電晶體101的通道區域及/或場效電晶體103的通道區域(例如，被閘極結構110環繞的鰭結構108的部分)，以調節場效電晶體101及/或場效電晶體103的通道層108CH的電導率。在一些實施方式中，閘極結構110可以稱為環繞式閘極(GAA)結構，其中場效電晶體101與場效電晶體103可視為環繞式閘極場效電晶體(GAA FET)。閘極結構110在方向x上可具有合適的閘極長度，例如約10nm至約100nm，以滿足與IC的技術節點(例如，7nm節點、5nm節點、3nm節點等)之要求。
閘極結構110可以包含閘極介電層(第1圖至第5圖中未示出)與設置在閘極介電層上的閘極電極(第1圖至第5圖中未示出)。閘極介電層可以環繞於鰭結構108周圍，因此將鰭結構108與閘極電極電性隔離。閘極介電層可以設置於閘極電極與源極/汲極區域124(如下討論)之間，以防止兩者之間的電短路。閘極介電層可以包含任何合適的介電材料，例如氧化矽、氮化矽、氮氧化矽與金屬氧化物(例如，氧化鋁與氧化鉿)。閘極介電層可具有約1nm至約5nm範圍的厚度。閘極電極可以是場效電晶體101及/或場效電晶體103的閘極端。用於閘極介電層的其他的材料與厚度在本揭露之一些實施方式的精神與範圍內。
閘極電極可以包含環繞鰭結構108的金屬堆疊。 在一些實施方式中，閘極電極可以包含鈦(Ti)、鉭(Ta)、鋁(Al)、銅(Cu)、鎢(W)、錳(Mn)、鋯(Zr)、釕(Ru)、鉬(Mo)、鈷(Co)、鎳(Ni)、銀(Ag)、矽化鎳(NiSi)、矽化鈷(CoSi)、氮化鈦(TiN)、氮化鉭(TaN)、氮化矽鉭(TaSiN)、氮化鉭碳(TaCN)、鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、氮化鎢(WN)、碳化鉭(TaC)、碳化鈦(TiC)、碳化鈦鋁(TiAlC)或碳化鉭鋁(TaAlC)。用於閘極電極的其他的材料與厚度在本揭露之一些實施方式的精神與範圍內。
半導體元件100更可包含設置於閘極結構110的側壁上的閘極間隔114。閘極間隔114可分隔閘極結構110與半導體元件100的源極/汲極接觸結構(例如，導電材料層154，如下討論)。閘極間隔114可以包含合適的絕緣材料，例如氧化矽、氮化矽與金屬氧化物。在一些實施方式中，閘極間隔114可以具有範圍從約6nm到約10nm的厚度t114。在一些實施方式中，閘極間隔114可以具有傾斜的底面。例如，接近閘極結構110的閘極間隔114的邊緣可以比閘極間隔114的另一邊緣高出間距d114，例如從約0nm到約6nm。用於閘極間隔114的其他材料與尺寸在本揭露之一些實施方式的精神與範圍內。
半導體元件100更可包含淺溝槽隔離(STI)區域138，其為鰭結構108提供電性隔離。例如，淺溝槽隔離區域138可以電性隔離形成於半導體元件100中的鰭結構108與另一個鰭結構108(第1圖中未示出)。此外，淺 溝槽隔離區域138可以在場效電晶體101/103以及與基板102積體或沉積於基板102上的相鄰主動與被動元件(第1圖中未示出)之間提供電性隔離。淺溝槽隔離區域138可包含一層或多層介電材料，例如氮化物層、設置於氮化物層上的氧化物層，以及設置於氮化物層上的絕緣層。在一些實施方式中，絕緣層可以意旨用作電絕緣體的層(例如，介電層)。在一些實施方式中，絕緣層可以包含氧化矽、氮化矽、氮氧化矽、摻氟矽酸鹽玻璃(fluorine-doped silicate glass；FSG)、低k介電材料及/或其他合適的絕緣材料。用於淺溝槽隔離區域138的其他材料在本揭露之一些實施方式的精神與範圍內。
半導體元件100更可包含設置於鰭結構108上的層間介電(interlayer dielectric；ILD)層130，以提供鄰接的鰭結構108之間的電性絕緣。在一些實施方式中，層間介電層130可以提供閘極結構110與接觸結構(例如，導電材料層154)之間的電性絕緣。層間介電層130可以包含合適的絕緣材料，例如可流動的介電材料(例如，可流動的氧化矽、可流動的氮化矽、可流動的氮氧化矽、可流動的碳化矽，或可流動的碳氧化矽)與介電材料(例如，氧化矽或氮化矽)。用於層間介電層130的其他材料在本揭露之一些實施方式的精神與範圍內。
參閱第2圖、第4圖及第5圖，半導體元件100更可包含形成於場效電晶體101的鰭結構108上以及形成於閘極結構110的相對側(例如，沿著方向x)上的源極/ 汲極區域124。源極/汲極區域124可以包含磊晶生長的半導體層堆疊。源極/汲極區域124的磊晶生長半導體層堆疊可以包含元素半導體材料、化合物半導體材料或半導體合金。元素半導體材料可例如鍺(Ge)與矽(Si)。化合物半導體材料可例如GaAs與AlGaAs。半導體合金可例如SiGe與GaAsP。此外，源極/汲極區域124的磊晶生長的半導體層堆疊可包含晶格常數大於通道層108CH的半導體層，以為場效電晶體101的通道區域提供壓縮應變。例如，源極/汲極區域124的磊晶生長半導體材料可包含鍺原子濃度大於通道層108CH的矽鍺(SiGe)層。在一些實施方式中，源極/汲極區域124的磊晶生長半導體層堆疊可以摻雜p型摻雜劑，例如硼、銦、鋁、鎵、鋅、鈹與鎂。
源極/汲極區域124可以具有合適的水平(例如，在方向x上)寬度W124，例如從約15nm到約30nm。在一些實施方式中，源極/汲極區域124可以進一步水平地(例如，在方向x上)朝向場效電晶體101的通道區域延伸，以降低場效電晶體101的通道電阻。例如，源極/汲極區域124可以水平地(例如，在方向x上)在閘極間隔114下方延伸，以降低場效電晶體101的電阻。因此，源極/汲極區域124與閘極結構110之間的水平(例如，在方向x上)間距S114可以小於閘極間隔114的厚度t114。在一些實施方式中，間距S114可為約2nm至約6nm。若間距S114小於前述的下限，則場效電晶體101可能容易受到短通道效應的影響。若間距S114大於前述的下限，則場 效電晶體101可能容易受到增加電阻的影響。
源極/汲極區域124可以在鰭結構108的頂面上方垂直(例如，在方向z)延伸合適的垂直(例如，在方向z)尺寸d124，例如從約4nm到約10nm。若垂直尺寸d124小於前述的下限，則覆蓋層124C(如下討論)可能具有不足以形成矽化物層152的體積，從而增加場效電晶體101的接觸電阻。若垂直尺寸d124大於前述的上限，則源極/汲極區域124與閘極結構110之間的寄生電容可能會增加，從而增加場效電晶體101的速度。
源極/汲極區域124可以垂直(例如，在方向z)凸出到鰭結構108中一個垂直(例如，在方向z)尺寸H124，以擴大源極/汲極區域124的體積，以減少場效電晶體101的電阻。在一些實施方式中，對於具有高遷移率要求(例如，電洞遷移率大於約300cm2/Vs的要求)的場效電晶體101，源極/汲極區域124不穿透通道層108CH，以提供足夠的應變，以提高在場效電晶體101的通道區域的遷移率。例如，如第2圖所示，垂直尺寸H124可以小於通道層108CH的厚度H108CH，使得源極/汲極區域124的底面可以垂直地(例如，在方向z)藉由垂直(例如，在方向z)間距S124位於通道層108CH的底面之上。在一些實施方式中，垂直間距S124與通道層108CH的厚度H108CH的比可以從約0.05到約0.2。若垂直間距S124與通道層108CH的厚度H108CH的比小於前述的下限，源極/汲極區域124可能不會在場效電晶體101的通道區域中引起足 夠的應變，從而無法滿足場效電晶體101的高遷移率要求。若垂直間距S124與通道層108CH的厚度H108CH的比大於前述的上限，源極/汲極區域124可能沒有足夠的體積來降低場效電晶體101的電阻，從而降低場效電晶體101的速度。在一些實施方式中，如第3圖所示，通道層108CH可以是多層堆疊(例如，第一通道層108CH1與第二通道層108CH2)，其中源極/汲極區域124可以穿透通道層108CH的上部(例如，通過第一通道層108CH1形成)並且部分地凸出到通道層108CH的下部(例如，形成於第二通道層108CH2)中，其中源極/汲極區域124的底面可藉由垂直間距S124位於第二通道層108CH2的底面之上。
在一些實施方式中，對於具有低電阻要求(例如，電晶體外部電阻小於約3500Ω.μm之要求)的場效電晶體101，源極/汲極區域124的底部(例如，底面)可以與108CH的底面實質上共面，以放大源極/汲極區域124的體積，以為場效電晶體101提供降低的電阻。例如，如第5圖所示，垂直尺寸H124可以實質上等於通道層108CH的厚度H108CH。在一些實施方式中，源極/汲極區域124可以藉由將通道層108CH通過一垂直(例如，在方向z)穿透深度t124而形成，其中穿透深度t124與通道層108CH的厚度H108CH的比可以從約0到約0.03。若穿透深度t124與通道層108CH的厚度H108CH的比小於前述的下限，源極/汲極區域124可能沒有足夠的體積來降 低場效電晶體101的電阻，從而無法滿足場效電晶體101的低電阻要求。若穿透深度t124與通道層108CH的厚度H108CH的比大於前述的上限，則源極/汲極區域124可能不會在場效電晶體101的通道區域中引起足夠的應變，從從而降低場效電晶體101的速度。
如前所述，源極/汲極區域124可包含磊晶生長的半導體層堆疊。如第2圖所示，源極/汲極區域124可以包含形成在通道層108CH中的第一層124A。第一層124A可視為第一磊晶層。第一層124A可由磊晶生長的半導體材料製成，例如化合物半導體材料(例如，SiGe)。在一些實施方式中，第一層124A可以由具有合適鍺原子濃度(例如約20%至約30%)的矽鍺(SiGe)製成，以減少第二層124B與覆蓋層124C(如下討論)的晶體缺陷。第一層124A可以摻雜p型摻雜劑，例如硼、銦、鋁、鎵、鋅、鈹與鎂。在一些實施方式中，第一層124A可以摻雜摻雜濃度小於5×1020/cm3(例如從約5×1019/cm3到約5×1020/cm3)的p型摻雜劑，以減輕場效電晶體101的短通道效應。在一些實施方式中，第一層124A可以具有水平(例如，在方向x上)尺寸W124A，其中第一層124A的水平尺寸W124A與源極/汲極區域124的水平寬度W124的比可以從約0.15到約0.25。若第一層124A的水平尺寸W124A與源極/汲極區域124的水平寬度W124的比小於前述的下限，則第二層124B(如下討論)可能具有更大的晶體缺陷密度，從而降低場效電晶體101的可 靠性標準，例如未能滿足場效電晶體101的擊穿電壓要求。若第一層124A的水平尺寸W124A與源極/汲極區域124的水平寬度W124的比大於前述的上限，則源極/汲極區域124可能無法提供足夠的應變來提高場效電晶體101的遷移率。
源極/汲極區域124更可包含形成於第一層124A上的第二層124B。第二層124B可視為第二磊晶層。第二層124B可以由化合物半導體製成，例如矽鍺(SiGe)。在一些實施方式中，通道層108CH、第一層124A與第二層124B可以由SiGe製成，其中第二層124B可以具有比通道層108CH與第一層124A更大的鍺原子濃度，並且提供足夠的應變以增強場效電晶體101的通道遷移率。例如，第二層124B可以由鍺原子濃度為約50%至約55%的SiGe製成。第二層124B可以摻雜p型摻雜劑，例如硼、銦、鋁、鎵、鋅、鈹與鎂。第二層124B可以摻雜比第一層124A更大的摻雜濃度的摻雜劑，以提供場效電晶體101的低接觸電阻。例如，第二層124B可以摻雜摻雜濃度大於或實質上等於約5×1020/cm3(例如從約5×1020/cm3至約1×1021/cm3)的p型摻雜劑，以提供場效電晶體101的低接觸電阻。
源極/汲極區域124還可包含形成於第二層124B上的覆蓋層124C。在一些實施方式中，覆蓋層124C可以形成於第一層124A上並且接觸第一層124A。在一些實施方式中，覆蓋層124C的頂面可以是源極/汲極區域 124的頂面。在一些實施方式中，覆蓋層124C的頂面可包含(111)或(100)晶面。覆蓋層124C可以由化合物半導體製成，化合物半導體可例如矽鍺(SiGe)。在一些實施方式中，第二層124B與覆蓋層124C可以由SiGe製成，其中覆蓋層124C可以具有小於或實質上等於第二層124B的鍺原子濃度，以提供足夠的矽原子，以形成矽化物層152。例如，覆蓋層124C可以由鍺原子濃度為約15%至約25%的SiGe製成。覆蓋層124C可以摻雜p型摻雜劑，例如硼、銦、鋁、鎵、鋅、鈹與鎂。覆蓋層124C可以摻雜任何合適的摻雜濃度，以為場效電晶體101提供低接觸電阻。在一些實施方式中，覆蓋層124C可以摻雜具有從約5×1020/cm3至約2×1021/cm3的摻雜濃度，以為場效電晶體101提供低接觸電阻。
參閱第3圖，半導體元件100更可包含形成於場效電晶體103的鰭結構108上(例如，形成於緩衝層108A上)以及形成於閘極結構110的相對側(例如，沿著方向x)上的源極/汲極區域126。源極/汲極區域126可由半導體材料製成，例如元素半導體材料，如矽(Si)或鍺(Ge)。在一些實施方式中，場效電晶體103可以是NFET，其中源極/汲極區域126可以摻雜n型摻雜劑(例如，磷、砷、硫或硒)，以為場效電晶體103提供電子載體。在一些實施方式中，場效電晶體103可以是NFET，其中源極/汲極區域126可以由n型磊晶生長半導體材料的堆疊層製成，其提供電子至場效電晶體101的通道區域。
在一些實施方式中，源極/汲極區域126可以包含形成於鰭結構108上的第一層126A。第一層126A可以由n型半導體材料製成(例如，摻雜n型摻雜劑，如磷、砷、硫和硒)，以提供電子至場效電晶體103的通道區域。在一些實施方式中，第一層126A可由晶格常數小於或實質上等於場效電晶體103的通道區域的晶格常數之半導體材料製成，使得第一層126A可在場效電晶體103的通道區域中引起拉伸應變，以提高場效電晶體103的電子遷移率。例如，場效電晶體103的通道區域與第一層126A可以由矽製成。在一些實施方式中，場效電晶體103的通道區域可以由矽製成，並且第一層126A可以由不具鍺或不具矽鍺的半導體材料製成(例如，第一層126A不包含鍺及/或矽鍺)，以避免在場效電晶體103的通道區域中引起壓應力，並且降低場效電晶體103的電子遷移率。
在一些實施方式中，源極/汲極區域126更可包含形成於第一層126A上並且接觸第一層126A的第二層126B。第二層126B可以是向場效電晶體103的通道區域提供電子的n型半導體材料(例如，摻雜n型摻雜劑，如磷、砷、硫和硒)。此外，第二層126B可以通過向場效電晶體103的通道區域提供高激活載體(例如，高電子濃度)來降低場效電晶體101的接觸電阻。在一些實施方式中，第二層126B可以由晶格常數小於或實質上等於場效電晶體103的通道區域的晶格常數之半導體材料製成，使得第二層126B可以在場效電晶體103的通道區域中引 起拉伸應變，以提高場效電晶體103的電子遷移率。例如，場效電晶體103的通道區域與第二層126B可以由矽製成。在一些實施方式中，場效電晶體103的通道區域可以由矽製成，並且第二層126B可以由不具鍺或不具矽鍺的半導體材料製成(例如，第二層126A不包含鍺及/或矽鍺)，以避免在場效電晶體103的通道區域中引起壓應力，並且降低場效電晶體103的電子遷移率。
半導體元件100還可以包含形成在閘極結構110m與層間介電層130上的絕緣材料148。絕緣材料148可以將閘極結構110與源極/汲極區域124電性隔離形成於場效電晶體101與場效電晶體103之上互連結構(第1圖至第5圖中未示出)。絕緣材料148可以由任何合適的絕緣材料製成，例如氧化矽、氮化矽與金屬氧化物。此外，絕緣材料148可以由任何合適的厚度製成，例如從約10nm到約400nm，其可以在互連結構(第1圖至第5圖中未示出)與場效電晶體101/103之間提供足夠的電性絕緣。用於絕緣材料148的其他的絕緣材料與厚度在本揭露之一些實施方式的範圍與精神內。
半導體元件100更可包含凸出到源極/汲極區域124中的矽化物層152。矽化物層152可以包含金屬矽化物材料，以在導電材料層154(如下討論)與源極/汲極區域124之間提供低電阻界面。例如，矽化物層152可以形成於源極/汲極區域124的頂面之上並且接觸源極/汲極區域124的頂面，以在導電材料層154與源極/汲極區域124 之間提供低電阻界面。在一些實施方式中，矽化物層152可以形成凸出到覆蓋層124C中。在一些實施方式中，矽化物層152可以形成為通過覆蓋層124C並且接觸第二層124B。用於矽化物層152的金屬矽化物材料可以包含鈦、鈷、鎳、鉑、鈀、鎢、鉬、鉭、釩、鉻、矽或鍺。用於矽化物層152的其他材料在本揭露之一些實施方式的範圍與精神內。
半導體元件100更可包含形成於矽化物層152上的導電材料層154。導電材料層154可以具有側向寬度(lateral width)，例如從約5nm到約40nm，以藉由技術節點滿足確定的鰭節距要求。導電材料層154可以包含任何合適的導電材料，其在矽化物層152與形成於場效電晶體101/103上的互連結構(第1圖至第5圖中未示出)之間提供低電阻。例如，導電材料層154可以包含金屬材料，例如銅、鎢、鋁與鈷。在一些實施方式中，導電材料層154還可以包含導電材料的堆疊(第1圖至第5圖中未示出)，例如導電氮化物材料(例如，氮化鈦或氮化鉭)，其可以作為擴散阻障層、黏著促進層或成核層，以嵌入上述金屬材料於絕緣材料148中。用於導電材料層154的其他的材料在本揭露之一些實施方式的範圍與精神內。
第6圖是根據一些實施方式之用於製造半導體元件100的方法600的流程圖。出於說明之目的，第6圖繪示的步驟將參考用於製造如第7圖至第15圖所示的半導體元件100之示例製造製程來描述。第7圖繪示根據一些實 施方式之半導體元件100於製造製程的各個階段的等角視圖。第8圖至第15圖繪示根據一些實施方式沿著第7圖的線B-B之半導體元件100於製造製程的各個階段的剖面圖。步驟可以按照不同的順序執行，也可以不執行，具體取決於特定的應用程序。方法600可能不會產生完整的半導體元件100。因此，應當理解，可以在方法600之前、期間及/或之後提供額外的製程，並且本揭露之一些實施方式可以簡要描述一些其他的製程。此外，第1圖與第2圖中的元件的討論，除非另有說明，在第1圖至第15圖具有相同的元件標號之註釋相互適用。
參閱第6圖，在步驟605中，鰭結構形成於基板上。例如，如第7圖所示，具有緩衝層108A與通道層108CH的鰭結構108可形成於基板102上。在一些實施方式中，在執行方法600之後，第7圖的鰭結構108可以是場效電晶體101的鰭結構108(例如，PFET的鰭結構108)。形成鰭結構108的製程可以包含下述製程。第一、提供基板102。第二、使用合適的磊晶生長製程，在基板102上磊晶生長厚度為H108CH的通道層108CH。第三、使用蝕刻製程蝕刻通道層108CH與基板102，通過圖案化遮罩層(第7圖中未示出)，以定義緩衝層108A。在一些實施方式中，通道層108CH可以選擇性地生長在指定用於放置場效電晶體101的基板102的一部分上，其中指定用於場效電晶體103的基板102的另一部分(第7圖中未示出)可以不具(沒有)通道層108CH。在一些實 施方式中，形成鰭結構108的製程可以進一步包含下述製程。第一、使用合適的磊晶生長製程在基板102與通道層108CH之間磊晶生長緩衝層108A。第二、使用蝕刻製程蝕刻通道層108CH與生長的緩衝層108A，以定義鰭結構108。
用於生長通道層108CH的磊晶生長製程可以包含化學氣相沉積(chemical vapor deposition；CVD)製程、低壓化學氣相沉積(LPCVD)製程、快速熱化學氣相沉積(RTCVD)製程、金屬有機化學氣相沉積(MOCVD)製程、原子層化學氣相沉積(ALCVD)製程、超高真空化學氣相沉積(UHVCVD)製程、降壓化學氣相沉積(RPCVD)製程、原子層沉積(ALD)製程、分子束磊晶(MBE)製程、循環沉積-蝕刻(cyclic deposition-etch；CDE)製程或選擇性磊晶生長(SEG)製程。蝕刻通道層108CH、基板102及/或緩衝層108A的蝕刻製程可以包含乾式蝕刻製程或溼式蝕刻製程。在一些實施方式中，乾式蝕刻製程可包含使用任何合適的蝕刻劑，例如含氧氣體、含氟氣體、含氯氣體與含溴氣體，而溼式蝕刻製程可包含蝕刻在任何合適的溼式蝕刻劑中，例如稀氫氟酸、氫氧化鉀溶液、氨水與硝酸。用於形成鰭結構108的其他磊晶生長製程與蝕刻製程在本揭露之一些實施方式的精神與範圍內。
參閱第6圖，在步驟610中，凹陷結構形成於鰭結構中。例如，參考第8圖至第10圖，凹陷結構1036(如 第10圖所示)可形成於鰭結構108中。凹陷結構1036可以形成於鰭結構108的指定用於場效電晶體101的部分中。形成凹陷結構1036的製程可以包含下述製程。第一、使用合適的沉積製程，例如CVD製程、物理氣相沉積(PVD)製程與ALD製程，在第7圖的結構上均厚沉積(blanket depositing)氧化物層與多晶矽層。第二、使用蝕刻製程蝕刻沉積的多晶矽層與沉積的氧化物層，以定義多晶矽層812(如第8圖所示)與氧化物層806(如第8圖所示)，通過圖案化遮罩層(第8圖中未示出)。在一些實施方式中，用於定義氧化物層806的蝕刻製程可以進一步蝕刻通道層108CH的頂部，從而在通道層108CH的頂面導致形成深度d114(在方法600之後，而後成為第2圖的間距d114)的凹入(indented)部分(例如，如第8圖所示的凹陷結構836)。
形成凹陷結構1036的製程可進一步包含以下製程。第一、使用合適的沉積製程與蝕刻製程，在多晶矽層812的側壁上形成具有厚度t114的閘極間隔114(如第9圖所示)。第二、使用蝕刻製程蝕刻通道層108CH，通過多晶矽層812與閘極間隔114，以定義凹陷結構1036(如第10圖所示)。所得的凹陷結構1036可在方向x上(第10圖中未示出)暴露通道層108CH的兩個相對側面。在方向x上的凹陷結構1036的兩個相對側面可以朝向相鄰的場效電晶體101的通道區域(例如，在多晶矽層812之下的通道層108CH的部分)延伸。因此，凹陷結構1036 的側面的頂點(vertex)可以藉由小於閘極間隔114的厚度t114之間距S114與鄰接的場效電晶體101的通道區域側向分離。此外，所得的凹陷結構1036可以經由深度H124(例如，而後成為第2圖的源極/汲極區域124的垂直尺寸H124)凸出到通道層108CH中。如先前在第2圖中所討論的，由於深度H124可以小於通道層108CH的厚度H108CH，以避免降低場效電晶體101的通道區域中的應變，所以凹陷結構1036的底面1036T可位於通道層108CH的底面之上。在一些實施方式中，深度H124與通道層108CH的厚度H108CH之比可為約0.8至約0.95。若深度H124與通道層108CH的厚度H108CH之比小於前述的下限，源極/汲極區域124可能沒有足夠的體積以降低場效電晶體101的電阻，從而降低場效電晶體101的速度。若深度H124與通道層108CH的厚度H108CH之比大於前述的上限，源極/汲極區域124可能不會在場效電晶體101的通道區域中引起足夠的應變，從而無法滿足場效電晶體101的高遷移率要求。在一些實施方式中，可以對第10圖的凹陷結構1036執行步驟615至步驟625(如下討論)，以產生第2圖或第4圖的源極/汲極區域124。
參閱第11圖，在一些實施方式中，步驟610更可包含通過蝕刻製程將第10圖的凹陷結構1036延伸通過通道層108CH，以形成凹陷結構1136，以暴露緩衝層108A。凹陷結構1136可藉由穿透深度t124凸出到緩衝層108A中。在一些實施方式中，凹陷結構1136的深度 H124(如第11圖所示；而後成為第5圖的源極/汲極區域124的垂直尺寸H124)可實質上等於通道層108CH的厚度H108CH。在一些實施方式中，可以對第11圖的凹陷結構1136執行步驟615至步驟625(如下討論)，以產生第5圖的源極/汲極區域124。
參閱第6圖，在步驟615中，形成S/D磊晶區域於凹陷結構中。例如，如第12圖所示，源極/汲極區域124可形成於第10圖的凹陷結構1036或第11圖的凹陷結構1136中。形成源極/汲極區域124的製程可包含以下製程。第一、磊晶生長，通過磊晶生長製程，第一層124A的厚度實質上等於凹陷結構1036或凹陷結構1136中的水平尺寸W124A，第二、通過磊晶生長製程，磊晶生長第一層124A上的第二層124B。第三、在第二層124B上與通道層108CH上藉由垂直尺寸d124磊晶生長覆蓋層124C。
源極/汲極區域124的磊晶生長製程可以包含以下製程。第一、化學氣相沉積(CVD)製程，例如LPCVD製程、RTCVD製程、MOCVD製程、ALCVD製程、UHVCVD製程與RPCVD製程。；第二、分子束磊晶(MBE)製程。第三、磊晶沉積/部分蝕刻製程，例如CDE製程。第四、選擇性磊晶生長(SEG)製程。可以使用與第一層124A、第二層124B與覆蓋層124C的半導體材料相關聯的合適的處理氣體(反應氣體)來執行磊晶製程。例如，第一層124A、第二層124B與覆蓋層124C中的每一個 可以包含SiGe，其中處理氣體可以包含矽烷(SiH4)、乙矽烷(Si2H6)、二氯矽烷(dichlorosilane；DCS)、鍺烷(GeH4)、氫(H2)與氮氣(N2)。形成源極/汲極區域124的製程可進一步包含在磊晶生長製程期間使用合適的摻雜劑前驅物氣體，例如乙硼烷(diborane；B2H6)、二氟化硼(boron difluoride；BF2)與三氟化硼(boron trifluoride；BF3)，用摻雜劑摻雜第一層124A、第二層124B與覆蓋層124C中的每一個。
在一些實施方式中，步驟615還可以包含通過磊晶生長製程，為場效電晶體103生長源極/汲極區域126(例如，生長第一層126A與第二層126B，如第3圖所示)。用於生長源極/汲極區域126的磊晶生長製程可以類似於用於源極/汲極區域124的磊晶生長製程之合適的處理氣體，例如SiH4、Si2H6、DCS、H2與N2)的。用於生長源極/汲極區域126的磊晶製程可以進一步包含在磊晶生長製程期間使用合適的摻雜劑前驅物氣體，例如胂(arsine；AsH3)與磷化氫(phosphine；PH3)，用摻雜劑摻雜第一層126A與第二層124B中的每一個。
參閱第6圖，在步驟620中，形成金屬閘極結構於鰭結構上並且鄰近源極/汲極磊晶區域。例如，參閱第13圖與第14圖，金屬閘極結構110可以形成於鰭結構108之上並且鄰接源極/汲極區域124。形成閘極結構110的製程可以包含以下製程。第一、使用合適的沉積製程，例如PVD製程與CVD製程，以及研磨製程(例如化學機械 研磨(CMP)製程)，在第二層124B之上形成層間介電層130(如第13圖所示)。第二、使用蝕刻製程，移除多晶矽層812與氧化物層806，以形成凹陷結構(第13圖中未示出)，以暴露鰭結構108。第三、使用合適的沉積製程，例如ALD、CVD與PVD，以及CMP製程，用閘極介電層與閘極電極填入凹陷結構，以定義第14圖的金屬閘極結構110。基於本揭露一些實施方式，用於形成閘極結構110的其他製程也在本揭露一些實施方式的精神與範圍內。
參閱第6圖，在步驟625中，形成源極/汲極金屬接觸於源極/汲極磊晶區域之上。例如，參閱第2圖與第15圖，可以在源極/汲極區域124上形成矽化物層152與導電材料層154。形成矽化物層152與導電材料層154的製程可以包含以下製程。第一、通過例如CVD製程、PVD製程與ALD製程的沉積製程，在層間介電層130上均厚沉積絕緣材料148。第二、通過光刻製程與蝕刻製程，形成通過絕緣材料148與層間介電層130的凹陷結構1536(如第15圖所示)。第三、在凹陷結構1536中形成矽化物層152(如第2圖所示)。第四、使用合適的沉積製程(例如，CVD製程、ALD製程、PVD製程與電子束蒸發製程)與研磨製程(例如，CMP製程)，在矽化物層152上形成導電材料層154(如第2圖所示)。基於本揭露之一些實施方式，用於形成矽化物層152與導電材料層154的其他製程也在本揭露一些實施方式的精神與範圍 內。
本揭露之一些實施方式提供電晶體源極/汲極結構及其形成方法的實施方式。電晶體可以是具有p型源極/汲極結構的PFET。用於形成電晶體的方法可以包含在諸如矽(Si)基板的基板之上磊晶生長諸如矽鍺(SiGe)層的高遷移率材料層(「通道層」)。方法更可以包含蝕刻通道層的頂部，以形成凹陷結構，以暴露通道層的底部。也就是說，凹陷結構的深度可以小於或實質等於通道層的厚度。方法更可以包含在凹陷結構中磊晶生長源極/汲極結構。因此，所得的源極/汲極結構的底面可以高於通道層的底面或與通道層的底面實質上共面。方法更可以包含形成金屬閘極結構鄰接源極/汲極結構，以定義電晶體的通道區域。藉由避免源極/汲極結構穿透通道層，可以保持電晶體通道區域的應變。源極/汲極結構的其中一個好處是，為具有高遷移率通道層(例如，SiGe通道層)的電晶體提供足夠的應變，從而提高電晶體的性能。
在一些實施方式中，一種形成半導體結構之方法可包括形成鰭結構於基板上。鰭結構包括通道層以及位於通道層與基板之間的緩衝層。方法可更包括形成凹陷結構於通道層中。凹陷結構可包括位於緩衝層上的底面。方法可更包括形成第一磊晶層於凹陷結構的底面上。第一磊晶層可包括第一鍺原子濃度。方法可更包括形成第二磊晶層於第一磊晶層上。第二磊晶層可包括大於第一鍺原子濃度的第二鍺原子濃度。在一些實施方式中，形成鰭結構包括在 緩衝層上磊晶生長具有通道厚度的通道層，其中通道厚度與鰭結構的高度的比為約0.1至約0.5。在一些實施方式中，磊晶生長通道層包括磊晶生長具有第三鍺原子濃度的含鍺材料，第三鍺原子濃度小於第二鍺原子濃度。在一些實施方式中，緩衝層包括與基板相同的材料。在一些實施方式中，形成凹陷結構包括以蝕刻深度蝕刻該通道層，以定義凹陷結構的底面，其中蝕刻深度與通道層的厚度的比為約0.8至約0.95。在一些實施方式中，形成凹陷結構包括蝕刻通道層的第一部分，以定義凹陷結構的底面，其中通道層的第二部分的厚度與通道層的另一厚度的比為約0.05至約0.2。在一些實施方式中，形成該鰭結構包含在該通道層上磊晶生長另一通道層，形成凹陷結構包括通過另一通道層形成凹陷結構。凹陷結構的底面位於通道的底面上。
在一些實施方式中，一種形成半導體結構之方法可包括形成鰭結構於基板上。鰭結構可包括具有被暴露的頂面的通道層，且通道層與基板由不同的材料製成。方法可更包括形成閘極結構於通道層的頂面上，且形成凹陷結構於通道層的第一部分中以及於通道層的第二部分上。凹陷結構鄰接閘極結構。方法可更包括形成源極/汲極磊晶層於凹陷結構中。在一些實施方式中，形成鰭結構包括磊晶生長具有第一鍺原子濃度的通道層。形成源極/汲極磊晶層包括磊晶生長具有第二鍺原子濃度的源極/汲極磊晶層，第二鍺原子濃度大於第一鍺原子濃度。在一些實施方式中，形 成鰭結構包括磊晶生長分別具有第一鍺原子濃度與第二鍺原子濃度的通道層的第一部分與第二部分，且其中第一鍺原子濃度小於第二鍺原子濃度。在一些實施方式中，形成鰭結構包括磊晶生長具有通道厚度的通道層，其中形成凹陷結構包括以蝕刻深度蝕刻通道層，且蝕刻深度與通道厚度的比為約0.8至約0.95。在一些實施方式中，鰭結構包括形成位於基板與通道層之間的緩衝層，且其中緩衝層與基板包含相同的材料。在一些實施方式中，形成閘極結構包括形成多晶矽閘極結構於鰭結構的頂面上、形成另一凹陷結構鄰接多晶矽閘極結構且凸出到鰭結構的頂面的凹入部分中，以及形成間隔於多晶矽閘極結構上與鰭結構的頂面的凹入部分上。在一些實施方式中，形成半導體結構之方法更包括延伸凹陷結構通過通道層的第二部分，其中延伸的凹陷結構的深度實質上等於通道層的厚度，且其中形成源極/汲極磊晶層包括磊晶生長源極/汲極磊晶層於延伸的凹陷結構中。
在一些實施方式中，一種半導體結構可包括基板與位於基板的鰭結構。鰭結構包括通道層與位於通道層與基板的緩衝層。通道層與緩衝層可包括不同的鍺原子濃度。半導體結構可更包括位於鰭結構的第一部分上的閘極結構以及形成於鰭結構的第二部分上的源極/汲極區域。鰭結構的第一部分的通道層的第一厚度大於鰭結構的第二部分的第二厚度。在一些實施方式中，第二厚度與第一厚度之比為約0.05至約0.2。在一些實施方式中，源極/汲極區域 與鰭結構的第二部分的緩衝層之間的間距為約0.05至約0.2。在一些實施方式中，通道層包含第一鍺原子濃度，且其中緩衝層包含小於第一鍺原子濃度的第二鍺原子濃度。在一些實施方式中，通道層的頂部與底部包括彼此不同的鍺原子濃度。在一些實施方式中，半導體結構更包括閘極間隔，形成於鄰接閘極結構且在鰭結構的第三部分之上，其中鰭結構的第三部分的頂面低於鰭結構的第一部分的另一頂面。
前述內容概述若干實施方式之特徵，使得熟習此項技術者可更佳地理解本揭露之一些實施方式之態樣。熟習此項技術者應瞭解，其可易於使用本揭露之一些實施方式作為用於設計或修改用於實施本揭露之一些實施方式中引入之實施方式之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露之一些實施方式之精神及範疇，且此類等效構造可在本揭露之一些實施方式中進行各種改變、取代及替代而不偏離本揭露之一些實施方式的精神及範疇。
100:半導體元件
101:場效電晶體
102:基板
103:場效電晶體
108:鰭結構
108A:緩衝層
108CH:通道層
110:閘極結構
124:源極/汲極區域
126:源極/汲極區域
130:層間介電層
138:淺溝槽隔離區域
148:絕緣材料
154:導電材料層
W108:寬度
H108:高度
B-B:線
C-C:線
x:方向
y:方向
z:方向

Claims (10)

  1. 一種形成半導體結構之方法，包含：形成一鰭結構於一基板上，其中該鰭結構包含一通道層與位於該通道層與該基板之間的一緩衝層；形成一凹陷結構於該通道層中，其中該凹陷結構包含位於該緩衝層上的一底面；形成一第一磊晶層於該凹陷結構的該底面上，其中該第一磊晶層包含一第一鍺原子濃度；以及形成一第二磊晶層於該第一磊晶層上，其中該第二磊晶層包含大於該第一鍺原子濃度的一第二鍺原子濃度，該第二鍺原子濃度為50%至55%，其中所有的該第二磊晶層經由該第一磊晶層的阻隔，與所有的該通道層完全隔離。
  2. 如請求項1所述之方法，其中形成該鰭結構包含在該緩衝層上磊晶生長具有一通道厚度的該通道層，其中該通道厚度與該鰭結構的一高度的比為約0.1至約0.5。
  3. 如請求項2所述之方法，其中磊晶生長該通道層包含磊晶生長具有一第三鍺原子濃度的一含鍺材料，該第三鍺原子濃度小於該第二鍺原子濃度。
  4. 一種形成半導體結構之方法，包含：形成一鰭結構於一基板上，其中該鰭結構包含一通道 層，該通道層具有被暴露的一頂面，且該通道層與該基板由不同的材料製成，其中形成該鰭結構包含磊晶生長分別具有一第一鍺原子濃度與一第二鍺原子濃度的該通道層的一第一部分與一第二部分，該第一部分位於該第二部分上，且其中該第二鍺原子濃度大於該第一鍺原子濃度；形成一閘極結構於該通道層的該頂面上；形成一凹陷結構於該通道層的該第一部分中與該通道層的該第二部分上，其中該凹陷結構鄰接該閘極結構；以及形成一源極/汲極磊晶層於該凹陷結構中，包含：形成一第一磊晶層於該凹陷結構上；以及形成一第二磊晶層於該第一磊晶層上，其中該第二磊晶層的鍺原子濃度大於該第一磊晶層的鍺原子濃度，該第二磊晶層的鍺原子濃度為50%至55%，並且所有的該第二磊晶層經由該第一磊晶層的阻隔，與所有的該通道層完全隔離。
  5. 如請求項4所述之方法，其中形成該源極/汲極磊晶層包含磊晶生長具有一第三鍺原子濃度的該源極/汲極磊晶層，該第三鍺原子濃度大於該第一鍺原子濃度與該第二鍺原子濃度。
  6. 如請求項4所述之方法，其中形成該閘極結構包含：形成一多晶矽閘極結構於一鰭結構的一頂面上； 形成另一凹陷結構鄰接該多晶矽閘極結構且凸出到該鰭結構的該頂面的一凹入部分中；以及形成一間隔於該多晶矽閘極結構上與該鰭結構的該頂面的該凹入部分上。
  7. 如請求項4所述之方法，更包含：延伸該凹陷結構通過該通道層的該第二部分，其中延伸的該凹陷結構的一深度實質上等於該通道層的一厚度，且其中形成該源極/汲極磊晶層包含磊晶生長該源極/汲極磊晶層於延伸的該凹陷結構中。
  8. 一種半導體結構，包含：一基板；一鰭結構，位於該基板上，其中該鰭結構包含一通道層與位於該通道層與該基板之間的一緩衝層，且其中該通道層與該緩衝層包含不同的鍺原子濃度；一閘極結構，位於該鰭結構的一第一部分上；一源極/汲極區域，形成於該鰭結構的一第二部份上，其中該鰭結構的該第一部分的該通道層的一第一厚度大於該鰭結構的該第二部分的一第二厚度，其中該源極/汲極區域包含位於該鰭結構的該第二部份上的一第一磊晶層以及位於該第一磊晶層上的該第二磊晶層，其中該第二磊晶層的鍺原子濃度大於該第一磊晶層的鍺原子濃度，該第二磊晶層的鍺原子濃度為50%至55%，並且所有的該第二磊晶層 經由該第一磊晶層的阻隔，與所有的該通道層完全隔離；以及一閘極間隔，形成於鄰接該閘極結構且在該鰭結構的一第三部分之上，其中該鰭結構的該第三部分的一頂面低於該鰭結構的該第一部分的一頂面。
  9. 如請求項8所述之半導體結構，其中該第二厚度與該第一厚度之比為約0.05至約0.2。
  10. 如請求項8所述之半導體結構，其中該源極/汲極區域與該鰭結構的該第二部分的該緩衝層之間的一間距為約0.05至約0.2。
TW110126866A 2020-08-07 2021-07-21 半導體結構及其形成方法 TWI819341B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063062719P 2020-08-07 2020-08-07
US63/062,719 2020-08-07
US17/220,598 US11923436B2 (en) 2020-08-07 2021-04-01 Source/drain structure for semiconductor device
US17/220,598 2021-04-01

Publications (2)

Publication Number Publication Date
TW202209501A TW202209501A (zh) 2022-03-01
TWI819341B true TWI819341B (zh) 2023-10-21

Family

ID=78651758

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110126866A TWI819341B (zh) 2020-08-07 2021-07-21 半導體結構及其形成方法

Country Status (5)

Country Link
US (2) US11923436B2 (zh)
KR (1) KR102511246B1 (zh)
CN (1) CN113707607A (zh)
DE (1) DE102021108706A1 (zh)
TW (1) TWI819341B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230027485A (ko) * 2021-08-19 2023-02-28 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20240059198A (ko) 2022-10-27 2024-05-07 삼성전자주식회사 반도체 장치

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120091528A1 (en) * 2010-10-18 2012-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (finfet) device and method of manufacturing same
US20160225673A1 (en) * 2013-12-28 2016-08-04 Texas Instruments Incorporated High mobility transistors
US20160268413A1 (en) * 2015-03-09 2016-09-15 Globalfoundries Inc. Diamond shaped source drain epitaxy with underlying buffer layer
US20170077244A1 (en) * 2015-09-15 2017-03-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming the same
TW201732937A (zh) * 2016-03-08 2017-09-16 聯華電子股份有限公司 半導體元件及其製作方法
US20180122952A1 (en) * 2016-10-20 2018-05-03 International Business Machines Corporation Finfet transistor gate and epitaxy formation
TW201926570A (zh) * 2017-11-29 2019-07-01 台灣積體電路製造股份有限公司 半導體裝置
US20190341472A1 (en) * 2018-05-01 2019-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. Increasing Source/Drain Dopant Concentration to Reduced Resistance

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100596508B1 (ko) * 2003-12-26 2006-07-05 한국전자통신연구원 ＦｉｎＦＥＴ 및 Fin 채널 제조방법
US8962400B2 (en) * 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9406804B2 (en) 2014-04-11 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with contact-all-around
US9443769B2 (en) 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
KR102171023B1 (ko) * 2014-07-21 2020-10-29 삼성전자주식회사 반도체 소자 제조방법
US9831183B2 (en) 2014-08-07 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and method of forming
US10008568B2 (en) * 2015-03-30 2018-06-26 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure
US9583623B2 (en) * 2015-07-31 2017-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including fin structures disposed over buffer structures and manufacturing method thereof
US9768302B2 (en) * 2015-09-30 2017-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and fabricating method thereof
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9548366B1 (en) 2016-04-04 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme
US10170618B2 (en) * 2017-03-02 2019-01-01 International Business Machines Corporation Vertical transistor with reduced gate-induced-drain-leakage current
US10468500B1 (en) * 2018-06-29 2019-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET fabrication methods
US10680075B2 (en) * 2018-09-28 2020-06-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including source/drain epitaxial layer having facets and manufacturing method thereof

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120091528A1 (en) * 2010-10-18 2012-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (finfet) device and method of manufacturing same
US20160225673A1 (en) * 2013-12-28 2016-08-04 Texas Instruments Incorporated High mobility transistors
US20160268413A1 (en) * 2015-03-09 2016-09-15 Globalfoundries Inc. Diamond shaped source drain epitaxy with underlying buffer layer
US20170077244A1 (en) * 2015-09-15 2017-03-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming the same
TW201732937A (zh) * 2016-03-08 2017-09-16 聯華電子股份有限公司 半導體元件及其製作方法
US20180122952A1 (en) * 2016-10-20 2018-05-03 International Business Machines Corporation Finfet transistor gate and epitaxy formation
TW201926570A (zh) * 2017-11-29 2019-07-01 台灣積體電路製造股份有限公司 半導體裝置
US20190341472A1 (en) * 2018-05-01 2019-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. Increasing Source/Drain Dopant Concentration to Reduced Resistance

Also Published As

Publication number Publication date
US20240154028A1 (en) 2024-05-09
KR102511246B1 (ko) 2023-03-16
KR20220018900A (ko) 2022-02-15
US20220045198A1 (en) 2022-02-10
CN113707607A (zh) 2021-11-26
DE102021108706A1 (de) 2022-02-10
TW202209501A (zh) 2022-03-01
US11923436B2 (en) 2024-03-05

Similar Documents

Publication Publication Date Title
US10944012B2 (en) Area-efficient inverter using stacked vertical transistors
US10930779B2 (en) Method of forming a vertical transistor pass gate device
US12433010B2 (en) Source/drain structure for semiconductor fin field effect transistor (finFET) device having graded germanium
CN113517283A (zh) 半导体元件
US12336210B2 (en) Source/drain structure for semiconductor device
US20240154028A1 (en) Source/drain structure for semiconductor device
TW202303685A (zh) 半導體結構的形成方法
US20250234576A1 (en) Source/drain structure for semiconductor device
US20250359229A1 (en) Semiconductor devices with asymmetric source/drain design
US12040384B2 (en) Source/drain structure for semiconductor device
US20250393258A1 (en) Semiconductor device having nanosheet transistor and methods of fabrication thereof
TW202602281A (zh) 半導體裝置結構及其形成方法
TW202312498A (zh) 半導體結構
CN118943018A (zh) 半导体装置及其制造方法