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TWI818648B - 用於垂直場效應電晶體之埋入式電源軌形成 - Google Patents

用於垂直場效應電晶體之埋入式電源軌形成 Download PDF

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TWI818648B TW111128258A TW111128258A TWI818648B TW I818648 B TWI818648 B TW I818648B TW 111128258 A TW111128258 A TW 111128258A TW 111128258 A TW111128258 A TW 111128258A TW I818648 B TWI818648 B TW I818648B
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Abstract

一通道鰭片在一底部源極/汲極區上方垂直延伸，一保護襯裡沿著該底部源極/汲極區之相對側壁定位。該底部源極/汲極區定位於與一內部間隔件之一第一部分接觸之一半導體層上方。一第一金屬層定位於該內部間隔件之該第一部分與該內部間隔件之一第二部分之間，該內部間隔件之該第一部分部分地覆蓋該第一金屬層之一頂部表面且該內部間隔件之該第二部分實質上覆蓋該第一金屬層之一底部表面，以用於提供一埋入式電源軌。一淺溝槽隔離區定位於該第一金屬層之一經暴露部分上方，該淺溝槽隔離區鄰近於該內部間隔件之該第一部分、該半導體層及該底部源極/汲極區。

Description

用於垂直場效應電晶體之埋入式電源軌形成
本發明大體上係關於半導體裝置之領域，且更特定言之，係關於垂直場效電晶體(VFET)。
VFET已經實行為一種用於將互補金屬-氧化物半導體(CMOS)縮放至3奈米(nm)節點及更高節點之潛在裝置選項。與平面CMOS裝置相反，VFET經垂直定向有自基板向上延伸之垂直鰭片或奈米線。鰭片或奈米線形成電晶體之通道區。源極區及汲極區定位成與通道區之頂部及底部端電接觸，同時閘極安置於鰭片或奈米線側壁中之一或多者上。因此，在VFET中，源極及汲極區之間的電流之方向垂直於基板之主表面。隨著半導體裝置大小繼續按比例縮小，在使用習知裝置架構之VFET中時常沒有足夠空間來形成埋入式電源軌。因此，用於製造具有埋入式電源軌之VFET裝置之改良設計及技術將為合乎需要的。
根據本揭示之一實施例，一種半導體結構包括：一通道鰭片，其在一底部源極/汲極區上方垂直延伸；一保護襯裡，其沿著該底部源極/汲極區之相對側壁，該底部源極/汲極區位於與一內部間隔件之一第一部分接觸之一半導體層上方；一第一金屬層，其位於該內部間隔件之該第一部分與該內部間隔件之一第二部分之間，該內部間隔件之該第一部分部分地覆蓋該第一金屬層之一頂部表面且該內部間隔件之該第二部分實質上覆蓋該第一金屬層之一底部表面，以用於提供一埋入式電源軌；及一淺溝槽隔離區，其位於該第一金屬層之一經暴露部分上方，該淺溝槽隔離區鄰近於該內部間隔件之該第一部分、該半導體層及該底部源極/汲極區。
根據本揭示之另一實施例，一種半導體結構包括：一第一區，其包括在一第一底部源極/汲極區上方垂直延伸之一第一通道鰭片；一第二區，其包括在一第二底部源極/汲極區上方垂直延伸之一第二通道鰭片，該第一區藉由一隔離區與該第二區分離；一保護襯裡，其沿著該第一底部源極/汲極區及該第二底部/源極汲極區中之各者之相對側壁，該第一底部源極/汲極區及該第二底部/源極汲極區中之各者位於與一內部間隔件之一第一部分接觸的一半導體層上方；一第一金屬層，其位於該內部間隔件之該第一部分與該內部間隔件之一第二部分之間，該內部間隔件之該第一部分部分地覆蓋該第一金屬層之一頂部表面且該內部間隔件之該第二部分實質上覆蓋該第一金屬層之一底部表面，以用於提供一埋入式電源軌；及一淺溝槽隔離區，其位於該第一金屬層之一經暴露部分上方，該淺溝槽隔離區鄰近於該內部間隔件之該第一部分、該半導體層及該第一底部源極/汲極區及該第二底部源極/汲極區中之各者。
本文中揭示了所主張結構及方法的詳細實施例；然而，可理解，所揭示實施例僅說明可以各種形式體現之所主張結構及方法。然而，本發明可以許多不同形式體現且不應解釋為限於本文中所闡述之例示性實施例。在本說明書中，可省略眾所周知的特徵及技術之細節以避免不必要地混淆已提出的實施例。
出於下文描述之目的，諸如「上部」、「下部」、「右」、「左」、「垂直」、「水平」、「頂部」、「底部」及其衍生物之術語應與所揭示結構及方法有關，如隨附圖式中所定向。諸如「上方」、「上覆」、「頂部」、「在頂部上」、「定位於上」或「定位於頂部上」之術語意謂諸如第一結構之第一元件存在於諸如第二結構之第二元件上，其中諸如介面結構之介入元件可存在於第一元件與第二元件之間。術語「直接接觸」意謂諸如第一結構之第一元件與諸如第二結構之第二元件在兩個元件之介面處無任何中間導電、絕緣或半導體層之情況下相連接。
為了不混淆本發明之實施例的呈現，在以下詳細描述中，此項技術中已知之一些處理步驟或操作可出於呈現及出於說明之目的而組合，且在一些實例中可能尚未詳細地描述。在其他實例中，可能根本不描述此項技術中已知之一些處理步驟或操作。應理解，以下描述相當集中於本發明之各種實施例的獨特特徵或元件。
典型埋入式電源軌形成在半導體裝置之淺溝槽隔離(STI)區中進行。然而，在具有侵襲性單元縮放(諸如VFET)之先進技術中，時常沒有足夠空間來將埋入式電源軌置放於STI區中。因此，本揭示之實施例提供一種VFET裝置及製作其之方法，其中埋入式電源軌形成於具有完整裝置佔據面積之裝置之主動區(例如，源極/汲極區)下方。
藉由參考圖1至圖23B中之隨附圖式在下文詳細描述可形成在主動區下方具有埋入式電源軌之VFET裝置的實施例。
現參考圖1，根據本揭示之實施例，展示例示性半導體結構10之俯視圖。特定言之，圖1描繪將用於描述本揭示之實施例之例示性半導體結構10的不同橫截面圖。橫截面圖係沿著線X-X'及線Y-Y'截取的。如圖中所描繪，線X-X'表示沿著例示性半導體結構之鰭片結構或鰭片區12之切割，且線Y-Y'表示跨半導體結構之鰭片結構或鰭片區12之切割。
在此實施例中，沿著線X-X'截取之橫截面圖包括例示性半導體結構10的p-FET區14、例示性半導體結構10之n-FET區16及此等兩個區之間的區域(n-p邊界) 18的視圖。此外，沿著線Y-Y'截取之橫截面圖包括圖中描繪之例示性半導體結構的同一p-FET或n-FET區內之鄰近裝置的視圖。
現參考圖2，根據本揭示之實施例，展示在半導體製造製程期間在中間步驟處之半導體結構100的橫截面圖。特定言之，在所描繪之實例中，展示在基板102上形成半導體層堆疊之後的半導體結構100。在此實施例中，圖2為沿著如圖1中所描繪之線X-X'截取之半導體結構100的橫截面圖。
形成於基板102上方之半導體層堆疊包括：第一半導體層108，其安置於基板102上方；第二半導體層110，其安置於第一半導體層108上方；第三半導體層112，其安置於第二半導體層110上方；及第四半導體層202，其安置於第三半導體層112上方。如圖中所描繪，硬遮罩層204形成於第四半導體層202上方。
根據實施例，半導體層堆疊包括在垂直於基板102之方向上彼此垂直堆疊之一系列半導體材料層，如圖中所說明。在圖中所描繪之實例中，第一半導體層108、第二半導體層110及第三半導體層112為犧牲半導體層。如本文中所使用，術語犧牲意謂在最終裝置之完成之前移除的層或其他結構，亦即(或其部分)。
根據實施例，基板102可為例如塊狀基板，其可由諸如矽、鍺、矽-鍺合金及化合物(例如III-V及II-VI)半導體材料之若干已知半導體材料中之任一者製成。化合物半導體材料之非限制性實例包括砷化鎵、砷化銦及磷化銦或磷化銦鎵。通常，基板102可為大致數百微米厚，但不限於此。在其他實施例中，基板102可為分層半導體，諸如絕緣體上矽或絕緣體上SiGe，其中埋入式絕緣層是基底基板與頂部半導體層分離。
繼續參考圖2，使用磊晶生長製程將第一半導體層108形成於基板102上。舉例而言，在所描述之實施例中，第一半導體層108藉由磊晶地生長具有自大致45原子百分比至大致70原子百分比不等之鍺濃度之SiGe層來形成。在例示性實施例中，第一半導體層108可生長至自大致4 nm至大致10 nm不等之厚度，但其他厚度在本發明之考慮範疇內。
類似於第一半導體層108，亦即使用磊晶生長製程形成第二半導體層110。然而，第二半導體層110形成有可在大致15原子百分比至大致35原子百分比之間變化之較低鍺濃度。僅藉助於實例，第二半導體層110可形成具有自大致10 nm至大致40 nm不等之厚度，但亦可使用大於40 nm且小於10 nm之厚度。
類似於第一半導體層108及第二半導體層110，使用磊晶生長製程形成第三半導體層112。在此實例中，磊晶生長SiGe層形成第三半導體層112。第三半導體層112之鍺濃度類似於第一半導體層108之鍺濃度，亦即自大致45原子百分比至大致70原子百分比不等之鍺濃度。在所描繪之實例中，第三半導體層112之厚度類似於第一半導體層108之厚度，亦即自大致4 nm至大致10 nm不等之厚度。第一半導體層108及第三半導體層112中較高濃度之鍺原子允許對堆疊的第二半導體層110及剩餘半導體層選擇性地移除第一半導體層108及第三半導體層112，如下文將詳細地描述。
為繼續建構半導體層堆疊，藉由將Si層磊晶生長至自大致50 nm至大致150 nm不等之厚度來形成第四半導體層202，但其他厚度在本發明之涵蓋範疇內。
一般而言，第一半導體層108、第二半導體層110、第三半導體層112及第四半導體層202可藉由藉由使用基板102作為晶種層之磊晶生長來形成。諸如「磊晶生長及/或沈積」及「磊晶形成及/或生長」之術語係指半導體材料在半導體材料之沈積表面上之生長，其中正生長之半導體材料具有與沈積表面之半導體材料相同或實質上類似的結晶特性。在磊晶沈積製程中，控制藉由源氣體提供之化學反應物且設定系統參數，以使得沈積原子以足夠能量到達半導體基板之沈積表面以在該表面上來回移動，且將自身定向至沈積表面之原子的晶體配置。因此，磊晶半導體材料具有與其形成所在之沈積表面相同或實質上類似之結晶特性。舉例而言，安置於{100}晶體表面上之磊晶半導體材料將呈{100}定向。在一些實施例中，磊晶生長及/或沈積製程係選擇性的以在半導體表面上形成，且不在諸如二氧化矽或氮化矽表面之介電表面上沈積材料。
各種磊晶生長製程之非限制性實例包括快速熱化學氣相沈積(RTCVD)、低能量電漿沈積(LEPD)、超高真空化學氣相沈積(UHVCVD)、大氣壓化學氣相沈積(APCVD)、金屬有機化學氣相沈積(MOCVD)、低壓化學氣相沈積(LPCVD)、受限反應處理CVD (LRPCVD)及分子束磊晶法(MBE)。用於磊晶沈積製程之溫度可在500℃至900℃之範圍內。儘管較高溫度通常導致較快沈積，但較快沈積可導致晶體缺陷及薄膜開裂。
數個不同前驅物可用於第一半導體層108、第二半導體層110、第三半導體層112及第四半導體層202之磊晶生長。在一些實施例中，用於磊晶半導體材料之沈積之氣體源包括含矽氣體源、含鍺氣體源或其組合。舉例而言，磊晶矽層可由矽氣體源沈積，該矽氣體源包括但未必限於矽烷、二矽烷、三矽烷、四矽烷、六氯矽乙烷、四氯矽烷、二氯矽烷、三氯矽烷及其組合。磊晶鍺層可由鍺氣體源沈積，該鍺氣體源包括但未必限於鍺烷、二鍺烷、鹵鍺烷、二氯鍺烷、三氯鍺烷、四氯鍺烷及其組合。儘管磊晶矽鍺合金層可使用此類氣體源之組合形成。但可使用如氫氣、氦氣及氬氣之載氣。
繼續參考圖2，硬遮罩層204藉由使用例如化學氣相沈積(CVD)、電漿增強CVD (PECVD)或任何適合的用於介電質沈積之技術沈積硬遮罩材料(例如，氮化矽)而形成於第四半導體層202上方。僅藉助於實例，硬遮罩層204可形成具有自大致20 nm至大致200 nm不等之厚度，但亦可使用大於200 nm且小於20 nm之厚度。
現參考圖3，根據本揭示之實施例，展示在圖案化通道鰭片302之後的半導體結構100之橫截面圖。在此實施例中，圖3為沿著如圖1中所描繪之線X-X'截取之半導體結構100的橫截面圖。
在此實施例中，在經沈積硬遮罩層204上進行光微影圖案化以形成複數個個體鰭片硬遮罩。根據例示性實施例，使用反應性離子蝕刻(RIE)蝕刻穿過第四半導體層202以形成鰭片302。第四半導體層202之部分保持在第三半導體層112之頂部表面上方的通道鰭片302下方。
現參看圖4A至圖4B，根據本揭示之實施例，展示在形成底部源極及汲極區之後的半導體結構100之橫截面圖。在此實施例中，圖4A為沿著如圖1中所描繪之線X-X'截取之半導體結構100的橫截面圖，且圖4B為沿著如圖1中所描繪之線Y-Y'截取之半導體結構100的橫截面圖。
已知半導體製造操作已用於形成如圖4A至圖4B中所描繪之半導體結構100。根據實施例，半導體結構100包括第一區100A及第二區100B。第一區100A包括其中可形成正通道場效電晶體(在下文中「p-FET」)正型或p型區。第二區100B包括其中可形成負通道場效電晶體(在下文中「n-FET」)裝置之負型或n型區。僅出於說明目的，在無限制意圖之情況下，第一區100A為p型區，且第二區100B為n型區。熟習此項技術者可知曉第一區100A及第二區100B可視需要具有任何極性以滿足設計要求。
半導體結構100之第一區100A及第二區100B中之各者包括垂直或垂直於基板102延伸之通道鰭片302。第一底部源極/汲極區420形成於位於半導體結構100之第一區100A中之通道鰭片302下方的第四半導體層202之第一部分上。類似地，第二底部源極/汲極區430形成於位於半導體結構100之第二區100B中之通道鰭片302下方的第四半導體層202之第二部分上。
應注意幾乎所有半導體電晶體係基於接面之形成。取決於所應用偏壓，接面均能夠阻斷電流且允許其流動。接面通常藉由將具有相對極性之兩個半導體區彼此接觸置放而形成。如熟習此項技術者可知，最常見接面為p-n接面，其由富含電洞之p型矽片與富含電子之n型矽片之間的接觸組成。
在一或多個實施例中，第一底部源極/汲極區420及第二底部源極/汲極區430可在圖案化通道鰭片302之後形成。取決於電晶體之類型，第一底部源極/汲極區420及第二底部源極/汲極區430可藉由例如n型摻雜劑(例如，磷或砷)或p型摻雜劑(例如，硼或鎵)之必要摻雜形成。第一底部源極/汲極區420及第二底部源極/汲極區430可藉由任何適合摻雜技術形成，包括但不限於離子植入、氣相摻雜、電漿摻雜、電漿浸漬離子植入、群集摻雜、注入摻雜、液相摻雜、固相摻雜、原位磊晶生長或彼等技術之任何適合組合。
在例示性實施例中，第一底部源極/汲極區420 (亦即，p-FET或第一區100A)中之摻雜劑濃度可在大致1×10 19cm − 3至大致2×10 21cm − 3之範圍內，或較佳地在2×10 20cm − 3與1×10 21cm − 3之間，而第二底部源極/汲極區430 (亦即，n-FET或第二區100B)中之摻雜劑濃度可在大致1×10 19cm − 3至大致2×10 21cm − 3之範圍內，或較佳地在2×10 20cm − 3與1×10 21cm − 3之間。
如圖中可觀察到，第四半導體層202之部分保持在第一底部源極/汲極區420與第二底部源極/汲極區430之間，及第三半導體層112與第一底部源極/汲極區420及第二底部源極/汲極區430之間。
現參考圖5A至圖5B，根據本揭示之實施例，展示在形成間隔件510及第一軟遮罩520之後的半導體結構100之橫截面圖。在此實施例中，圖5A為沿著如圖1中所描繪之線X-X'截取之半導體結構100的橫截面圖，且圖5B為沿著如圖1中所描繪之線Y-Y'截取之半導體結構100的橫截面圖。
在此實施例中，間隔件材料已保形地沈積於半導體結構100上。具體而言，間隔件材料沿著通道鰭片302及硬遮罩層204之相對側壁沈積於第一底部源極/汲極區420及第二底部源極/汲極區430之未由通道鰭片302覆蓋的一部分上方且部分地沈積於硬遮罩層204之頂部表面上方以形成間隔件510。可使用間隔件下拉形成製程來形成間隔件510。亦可使用側壁影像轉印(sidewall image transfer；SIT)間隔件形成製程來形成間隔件510，該製程包括間隔件材料沈積緊接著對經沈積間隔件材料進行定向RIE。
用於形成間隔件510之各種間隔件材料之非限制性實例可包括習知低k材料，諸如SiO 2、SiOC、SiOCN或SiBCN。通常，間隔件510之厚度可自大致5 nm至大致20 nm不等，且於其間變化。
繼續參考圖5A至圖5B，第一軟遮罩520形成於間隔件510上方以在用於形成開口550之後續蝕刻製程期間保護下伏結構。
根據實施例，第一軟遮罩520可為形成於半導體結構100上以覆蓋具有相同極性之區之間的空間之有機平坦化層(OPL)。如可觀察到，以使得開口550保持在第一區100A與第二區100B之間的方式圖案化第一軟遮罩520。因此，不同極性之區之間的空間未由第一軟遮罩520覆蓋。形成第一軟遮罩520允許蝕刻間隔件510及第一底部源極/汲極區420及第二底部源極/汲極區430，如下文將詳細地描述。
第一軟遮罩520可由能夠在後續蝕刻製程期間有效地防止下伏層損壞之任何有機平坦化材料製成。第一軟遮罩520可包括但未必限於包括C、H及N之有機聚合物。根據實施例，OPL材料可不含矽(Si)。根據另一實施例，OPL材料可不含Si及氟(F)。如本文所定義，材料在材料中之原子元素含量處於或低於可用此項技術中可用之分析方法偵測到的微量時不含原子元素。形成第一軟遮罩520之OPL材料之非限制性實例可包括JSR HM8006、JSR HM8014、AZ UM10M2、Shin Etsu ODL 102或其他類似可商購材料。第一軟遮罩520可藉由例如旋塗緊接著諸如CMP之平坦化製程沈積。
繼續參考圖5A至圖5B，對半導體結構100進行微影製程緊接著蝕刻製程以用於蝕刻第一軟遮罩520及形成開口550，如圖中所展示。在一些實施例中，蝕刻第一軟遮罩520可藉由例如包括追蹤點偵測之OPL RIE進行。
如圖中所描繪，開口550暴露第四半導體層202之最上表面。具體而言，如圖5A中所展示，至少一個開口550形成於第一底部源極/汲極區420與第二底部源極/汲極區430之間。應注意自硬遮罩層204之頂部表面之內部部分移除間隔件510。換言之，硬遮罩層204之頂部表面之內部部分保持打開或未由間隔件510及第一軟遮罩520覆蓋。
現參考圖6A至圖6B，根據本揭示之實施例，展示在移除第一軟遮罩520及形成保護襯裡604之後的半導體結構100之橫截面圖。在此實施例中，圖6A為沿著如圖1中所描繪之線X-X'截取之半導體結構100的橫截面圖，且圖6B為沿著如圖1中所描繪之線Y-Y'截取之半導體結構100的橫截面圖。
適合於自半導體結構100移除第一軟遮罩520 (圖6A至圖6B)之例示性技術可包括但不限於氧電漿、氮電漿、氫電漿或其他碳條或灰化製程，其對下伏層造成最小或無損壞。
在移除第一軟遮罩520 (圖6A至圖6B)之後，沿著第一底部源極/汲極區420及第二底部源極/汲極區430之經暴露垂直部分(亦即，相對側壁)且沿著間隔件510之垂直部分(亦即，相對側壁)形成保護襯裡604。藉由保形襯裡沈積形成保護襯裡604緊接著非等向性異性蝕刻以自水平表面移除保護襯裡604。任何適合的襯料可用於形成保護襯裡604。在一或多個實施例中，保護襯裡604可具有自大致1 nm至大致5 nm不等且於其間變化之厚度。
現參考圖7A至圖7B，根據本揭示之實施例，展示在形成第二軟遮罩720之後的半導體結構100之橫截面圖。在此實施例中，圖7A為沿著如圖1中所描繪之線X-X'截取之半導體結構100的橫截面圖，且圖7B為沿著如圖1中所描繪之線Y-Y'截取之半導體結構100的橫截面圖。
第二軟遮罩720與第一軟遮罩520由類似材料組成且以類似方式形成。在所描繪之實施例中，第二軟遮罩層720允許進行蝕刻製程以使位於第一區100A與第二區100B之間的開口550(亦即，n-p邊界)變深。進行蝕刻直至實質上移除基板102之一部分或使基板102之一部分凹進為止，如圖7A中所展示。換言之，在形成第二軟遮罩層720之後，第一區100A與第二區100B之間的開口550藉由蝕刻第四半導體層202之剩餘部分且蝕刻第一半導體層108、第二半導體層110及第三半導體層112直至使基板102之一部分凹進為止而進一步延伸，如圖7A中所描繪。
如上文所描述，首先對半導體結構100進行微影製程緊接著蝕刻製程，以用於圖案化第二軟遮罩720及蝕刻第四半導體層202之剩餘部分、第一半導體層108、第二半導體層110及第三半導體層112及基板102。
現參考圖8A至圖8B，根據本揭示之實施例，展示在使第一半導體層108及第三半導體層112之內部部分凹進之後的半導體結構100之橫截面圖。在此實施例中，圖8A為沿著如圖1中所描繪之線X-X'截取之半導體結構100的橫截面圖，且圖8B為沿著如圖1中所描繪之線Y-Y'截取之半導體結構100的橫截面圖。
在此實施例中，使用例如諸如氯化氫(HCL)氣體蝕刻之選擇性蝕刻製程選擇性地使第一半導體層108及第三半導體層112中之各者之內部部分凹進。較佳地，用於使第一半導體層108及第三半導體層112凹進之選定蝕刻製程能夠蝕刻矽鍺而不侵蝕矽。蝕刻第一半導體層108及第三半導體層112之內部部分產生第一凹陷空腔810。
現參考圖9A至圖9B，根據本揭示之實施例，展示在形成第一內部間隔件910之後的半導體結構100之橫截面圖。在此實施例中，圖9A為沿著如圖1中所描繪之線X-X'截取之半導體結構100的橫截面圖，且圖9B為沿著如圖1中所描繪之線Y-Y'截取之半導體結構100的橫截面圖。
第一內部間隔件910可形成於在蝕刻第一半導體層108及第三半導體層112之內部部分之後產生的凹陷空腔810 (圖8A至圖8B)內。第一內部間隔件910可例如藉由夾止第一凹陷空腔810 (圖8A至圖8B)之內部間隔件介電材料之保形沈積而形成。第一內部間隔件910可包括任何適合的介電材料，諸如二氧化矽、氮化矽、SiOC、SiOCN、SiBCN，且可包括單層或多層介電材料。接著可進行等向性蝕刻以自半導體結構100之其他區移除過量內部間隔件材料。
如圖9A中所描繪，第一內部間隔件910之內部側壁與保護襯裡604垂直對準。
現參考圖10A至圖10B，根據本揭示之實施例，展示在使第二半導體層110凹進之後的半導體結構100之橫截面圖。在此實施例中，圖10A為沿著如圖1中所描繪之線X-X'截取之半導體結構100的橫截面圖，且圖10B為沿著如圖1中所描繪之線Y-Y'截取之半導體結構100的橫截面圖。
類似於第一半導體層108及第三半導體層112，使用例如諸如氯化氫(HCL)氣體蝕刻之選擇性蝕刻製程選擇性地使第二半導體層110之內部部分凹進。較佳地，用於使第二半導體層110凹進之選定蝕刻製程能夠蝕刻矽鍺而不侵蝕矽。蝕刻第二半導體層110之內部部分產生第二凹陷空腔1010。
在使第二半導體層110之內部部分凹進之後，可移除第二軟遮罩720。適合於自半導體結構100移除第二軟遮罩720之例示性技術可包括但不限於氧電漿、氮電漿、氫電漿或其他碳條或灰化製程，其對下伏層造成最小或無損壞。
現參考圖11A至圖11B，根據本揭示之實施例，展示在形成第一金屬層1102之後的半導體結構100之橫截面圖。在此實施例中，圖11A為沿著如圖1中所描繪之線X-X'截取之半導體結構100的橫截面圖，且圖11B為沿著如圖1中所描繪之線Y-Y'截取之半導體結構100的橫截面圖。
第一金屬層1102可形成於在蝕刻第二半導體層110之內部部分之後的第二凹陷空腔1010 (圖10A至圖10B)內。第一金屬層1102可例如藉由夾止第二凹陷空腔1010 (圖10A至圖10B)之低電阻導電材料之毯式沈積而形成。用於形成第一金屬層1102之導電材料之非限制性實例包括釕(Ru)、鎢(W)、鈷(Co)及其類似物。接著可進行等向性蝕刻以自半導體結構100之其他區移除過量導電材料。如圖中可觀察到，亦可在蝕刻製程期間移除第三半導體層112之剩餘部分上方之第四半導體層202的部分(圖10A中所展示)及第一內部間隔件910上方之第四半導體層202的部分(圖10B中所展示)。
應注意，較佳地，形成第一金屬層1102之導電材料相對於間隔件510 (例如，氧化物)具有良好選擇性。
在移除第二軟遮罩720之後，開口1120保持在半導體結構100中。特定言之，至少一個開口1120位於第一區100A與第二區100B之間(p-n邊界)，且至少另一開口1120位於圖11B中描繪之例示性p-FET區之元件之間。
現參考圖12A至圖12B，根據本揭示之實施例，展示在形成(薄)氮化物襯裡1215及介電填充層1220之後的半導體結構100之橫截面圖。在此實施例中，圖12A為沿著如圖1中所描繪之線X-X'截取之半導體結構100的橫截面圖，且圖12B為沿著如圖1中所描繪之線Y-Y'截取之半導體結構100的橫截面圖。
在例示性實施例中，氮化物襯裡1215可藉由氮化矽(SiN)材料之化學氣相沈積(CVD)形成。氮化物襯裡1215之厚度可自大致3 nm至大致6 nm不等且於其間變化。如圖中所描繪，氮化物襯裡1215保形地沈積於半導體結構100上。
隨後，介電填充層1220使用任何適合的沈積方法(例如，CVD)沈積於半導體結構100上。在實施例中，介電填充層1220由二氧化矽(SiO 2)製成。如圖中可觀察到，介電填充層1220實質上填充開口1120 (圖11A至圖11B)。在沈積介電填充層1220之後，進行等向性蝕刻以移除半導體結構100之位於開口1120外部之區域上方的介電填充層1220之過量部分(圖11A至圖11B)。
現參考圖13A至圖13B，根據本揭示之實施例，展示在移除氮化物襯裡1215之經暴露部分之後的半導體結構100之橫截面圖。在此實施例中，圖13A為沿著如圖1中所描繪之線X-X'截取之半導體結構100的橫截面圖，且圖13B為沿著如圖1中所描繪之線Y-Y'截取之半導體結構100的橫截面圖。諸如反應性離子蝕刻(RIE)之任何適合的蝕刻技術可用於氮化物襯裡1215之經移除暴露部分。因此，氮化物襯裡1215僅保持在介電填充層1220周圍。在一或多個實施例中，氮化物襯裡1215及介電填充層1220形成用於使第一區100A與第二區100B電性分離之隔離區。
現參考圖14A至圖14B，根據本揭示之實施例，展示在形成犧牲間隔件1412之後的半導體結構100之橫截面圖。在此實施例中，圖14A為沿著如圖1中所描繪之線X-X'截取之半導體結構100的橫截面圖，且圖14B為沿著如圖1中所描繪之線Y-Y'截取之半導體結構100的橫截面圖。
犧牲間隔件1412由使用標準沈積及蝕刻技術形成之例如氧化鈦(TiOx)層構成。犧牲間隔件1412之(水平)厚度可在大致3 nm至大致6 nm之間變化。沿著保護襯裡604之經暴露側壁且沿著第四半導體層202、第二半導體層110及第三半導體層112之經暴露側壁形成犧牲間隔件1412的(第一)部分。犧牲間隔件1412之另一(第二)部分平行於沿著第四半導體層202、第三半導體層112及第二半導體層110之側壁且沿著覆蓋第一底部源極/汲極區420及第二底部源極/汲極區430之保護襯裡604定位的犧牲間隔件1412之部分。
如圖14A中所描繪，開口1420保持在犧牲間隔件1412之兩個平行部分之間。犧牲間隔件1412之平行部分充當用於蝕刻第二半導體層110、第一半導體層108及基板102之頂部部分的模板，如下文將詳細地描述。
現參考圖15A至圖15B，根據本揭示之實施例，展示在蝕刻第二半導體層110、第一半導體層108及基板102之頂部部分之後的半導體結構100之橫截面圖。在此實施例中，圖15A為沿著如圖1中所描繪之線X-X'截取之半導體結構100的橫截面圖，且圖15B為沿著如圖1中所描繪之線Y-Y'截取之半導體結構100的橫截面圖。
如上文所提及，犧牲間隔件1412之平行部分可充當用於蝕刻下伏第二半導體層110、第一半導體層108及基板102之頂部部分的模板。換言之，在此實施例中，開口1420 (圖14A至圖14B)使用例如RIE延伸直至基板102之頂部部分為止。
現參考圖16A至圖16B，根據本揭示之實施例，展示在移除犧牲間隔件1412之後的半導體結構100之橫截面圖。在此實施例中，圖16A為沿著如圖1中所描繪之線X-X'截取之半導體結構100的橫截面圖，且圖16B為沿著如圖1中所描繪之線Y-Y'截取之半導體結構100的橫截面圖。
在此實施例中，在蝕刻下伏第二半導體層110、第一半導體層108及基板102之頂部之後，可使用任何適合蝕刻技術自半導體結構100移除犧牲間隔件1412。
現參考圖17A至圖17B，根據本揭示之實施例，展示在使第一半導體層108及第三半導體層112之外部部分凹進之後的半導體結構100的橫截面圖。在此實施例中，圖17A為沿著如圖1中所描繪之線X-X'截取之半導體結構100的橫截面圖，且圖17B為沿著如圖1中所描繪之線Y-Y'截取之半導體結構100的橫截面圖。
在此實施例中，使用例如諸如氯化氫(HCl)氣體蝕刻之選擇性蝕刻製程選擇性地使第一半導體層108及第三半導體層112中之各者的外部部分凹進。較佳地，用於使第一半導體層108及第三半導體層112凹進之選定蝕刻製程能夠蝕刻矽鍺而不侵蝕矽。蝕刻第一半導體層108及第三半導體層112之外部部分產生第三凹陷空腔1720。
現參考圖18A至圖18B，根據本揭示之實施例，展示在第三凹陷空腔1720 (圖17A至圖17B)內形成內部間隔件910之後的半導體結構100的橫截面圖。在此實施例中，圖18A為沿著如圖1中所描繪之線X-X'截取之半導體結構100的橫截面圖，且圖18B為沿著如圖1中所描繪之線Y-Y'截取之半導體結構100的橫截面圖。
內部間隔件910可形成於在蝕刻第一半導體層108及第三半導體層112之外部部分之後產生的第三凹陷空腔1720 (圖17A至圖17B)內。類似於圖9A至圖9B中形成之內部間隔件910，保形地沈積內部間隔件介電材料以夾止第三凹陷空腔1720 (圖17A至圖17B)。如上文所提及，內部間隔件910可包括任何適合的介電材料，諸如二氧化矽、氮化矽、SiOC、SiOCN、SiBCN，且可包括單層或多層介電材料。接著可進行等向性蝕刻以自半導體結構100之其他區移除過量內部間隔件材料。為易於說明，儘管內部間隔件910在兩個處理步驟期間形成，但其經展示為單層內部間隔件910。
現參考圖19A至圖19B，根據本揭示之實施例，展示在使位於第二半導體層110之剩餘區域之間的內部間隔件910之一部分凹進之後的半導體結構100之橫截面圖。在此實施例中，圖19A為沿著如圖1中所描繪之線X-X'截取之半導體結構100的橫截面圖，且圖19B為沿著如圖1中所描繪之線Y-Y'截取之半導體結構100的橫截面圖。
例如RIE之任何適合的蝕刻技術可用於使位於第二半導體層110之剩餘區域之間的內部間隔件910之部分凹進。
現參考圖20A至圖20B，根據本揭示之實施例，展示在移除第二半導體層110之剩餘部分之後的半導體結構100之橫截面圖。在此實施例中，圖20A為沿著如圖1中所描繪之線X-X'截取之半導體結構100的橫截面圖，且圖20B為沿著如圖1中所描繪之線Y-Y'截取之半導體結構100的橫截面圖。
使用例如諸如氯化氫(HCL)氣體蝕刻之選擇性蝕刻製程選擇性地移除半導體結構100中之第二半導體層110的剩餘部分。較佳地，用於使第二半導體層110凹進之選定蝕刻製程能夠蝕刻矽鍺而不侵蝕矽。蝕刻第二半導體層110之剩餘部分產生第四凹陷空腔2020。
現參考圖21A至圖21B，根據本揭示之實施例，展示在第四凹陷空腔2020內形成第一金屬層1102之後的半導體結構100的橫截面圖。在此實施例中，圖21A為沿著如圖1中所描繪之線X-X'截取之半導體結構100的橫截面圖，且圖21B為沿著如圖1中所描繪之線Y-Y'截取之半導體結構100的橫截面圖。
第一金屬層1102可藉由例如夾止第四凹陷空腔2020 (圖20A至圖20B)之導電材料的毯式沈積而形成於第四凹陷空腔2020 (圖20A至圖20B)內。如上文所提及，用於形成第一金屬層1102之導電材料之非限制性實例包括Ru、W或Co。接著可進行等向性蝕刻以自半導體結構100之其他區移除過量導電材料。為易於說明，儘管第一金屬層1102在兩個處理步驟期間形成，但其展示為單一第一金屬層1102。
應注意，第一金屬層1102提供半導體結構100之埋入式電源軌。如圖中所描繪，藉由第一金屬層1102提供之埋入式電源軌在第一底部源極/汲極區420及第二底部源極/汲極區430下方跨半導體結構100 (亦即，CMOS單元)之整個長度形成。此組態允許半導體結構100形成有完整裝置佔據面積。如圖21A中所描繪，內部間隔件910覆蓋第一金屬層110之整個底部表面，同時內部間隔件910部分地覆蓋第一金屬層1102之頂部表面。具體而言，第一金屬層1102之鄰近於第一底部源極/汲極區420及第二底部源極/汲極區430之外部頂部表面未由內部間隔件910覆蓋。根據實施例，內部間隔件910將第一金屬層1102 (亦即，埋入式電源軌)與第一源極/汲極區420及第二源極/汲極區430隔離。
現參考圖22A至圖22B，根據本揭示之實施例，展示在氧化物過度填充及形成淺溝槽隔離(STI)區之後的半導體結構100之橫截面圖。在此實施例中，圖22A為沿著如圖1中所描繪之線X-X'截取之半導體結構100的橫截面圖，且圖22B為沿著如圖1中所描繪之線Y-Y'截取之半導體結構100的橫截面圖。
在製造製程之此步驟處，已對半導體結構100應用已知處理技術。應注意，不詳細地描述標準處理步驟以避免不必要地混淆所呈現之實施例。在第四凹陷空腔2020 (圖20A至圖20B)內形成第一金屬層1102以提供埋入式電源軌之後，使用此項技術中已知之任何沈積方法在半導體結構上形成絕緣體材料。絕緣體材料實質上填充位於第一金屬層1102之經暴露頂部表面上方且鄰近於第一底部源極/汲極區420及第二底部源極/汲極區430的空間以用於形成淺溝槽隔離(STI)區2220。諸如STI區2220之淺溝槽隔離區頻繁地用於半導體技術中以分離半導體基板102內之主動區且防止鄰近組件之間的電流洩漏。因此，STI區2220如圖22A中所展示經組態及配置以電隔離半導體結構100之主動區。如熟習此項技術者可知，在經沈積絕緣體材料上進行平坦化製程(例如，CMP)緊接著蝕刻製程(例如，RIE)以形成如圖中所描繪之STI區2220。
在一些實施例中，用於形成STI區2220之絕緣體材料可由包括但不限於氮化矽、氧化矽、氮氧化矽及氟化物摻雜矽酸鹽玻璃之任何低k介電材料構成。
應注意，介電填充層1220及氮化物襯裡1215之剩餘部分使第一區100A之主動區與第二區100B之主動區電隔離。
如圖中可瞭解，自半導體結構100移除間隔件510以及保護襯裡604與間隔件510接觸之部分。保護襯裡604與第一底部源極/汲極區420及第二底部源極/汲極區430接觸之部分保持在半導體結構100中。移除間隔件510及保護襯裡604暴露通道鰭片302及硬遮罩層204。
現參考圖23A至圖23B，根據本揭示之實施例，展示在接觸件金屬化之後的半導體結構100之橫截面圖。在此實施例中，圖23A為沿著如圖1中所描繪之線X-X'截取之半導體結構100的橫截面圖，且圖23B為沿著如圖1中所描繪之線Y-Y'截取之半導體結構100的橫截面圖。
在製造製程之此步驟處，已對半導體結構100應用已知處理技術。應注意，不詳細地描述標準處理步驟以避免不必要地混淆所呈現之實施例。舉例而言，在此實施例中，底部間隔件2314形成於第一底部源極/汲極區420及第二底部源極/汲極區430中之各者上方且沿著通道鰭片302中之各者的底部部分之相對側壁形成。底部間隔件2314亦覆蓋STI區2220之最上表面。
底部間隔件2314可包括介電材料，諸如例如SiN、SiC、SiOC、SiCN、BN、SiBN、SiBCN、SiOCN、SiOxNy及其組合。介電材料可為具有小於約7、小於約5或甚至小於約2.5之介電常數的低k材料。底部間隔件2314可使用已知沈積及蝕刻製程之組合形成，諸如例如化學氣相沈積(CVD)、電漿增強型化學氣相沈積(PECVD)、原子層沈積(ALD)、物理氣相沈積(PVD)、化學溶液沈積及包括反應性離子蝕刻(RIE)、濕式蝕刻或等向性氣相乾式蝕刻之蝕刻製程。
在一或多個實施例中，形成用於電連接第一金屬層1102 (亦即，埋入式電源軌)及第一底部源極/汲極區420之第一導電通孔2310，如圖23B中所描繪。儘管圖中未展示，但可理解第二導電通孔(未展示)可形成於第二區100B上以用於電連接第二底部源極/汲極區430及第一金屬層1102。介電蓋2312可形成於第一導電通孔2310上方。
金屬閘極堆疊2318沿著第一區100A及第二區100B兩者中之通道鰭片302中之各者的相對側壁形成。如圖中所說明，金屬閘極堆疊2318與通道鰭片302直接接觸形成。為易於說明，金屬閘極堆疊2318經描繪為僅一個層。然而，如熟習此項技術者已知，金屬閘極堆疊2318可包括沈積於底部間隔件2314上方且鄰近於通道鰭片302之一部分之閘極介電質及閘極導體/金屬(例如，功函數金屬(WFM))。在一些實施例中，金屬閘極堆疊2318藉由原子層沈積(ALD)沈積。
閘極介電質(未展示)可由一或多個閘極介電薄膜形成。閘極介電質薄膜可為具有大於例如3.9、7.0或10.0之介電常數之介電材料。用於高k介電膜之適合材料之非限制性實例包括氧化物、氮化物、氮氧化物、矽酸鹽(例如，金屬矽酸鹽)、鋁酸鹽、鈦酸鹽、氮化物或其任一組合。具有大於7.0之介電常數之高k材料之實例包括但不限於金屬氧化物，諸如氧化鉿、氧化鉿矽、氮氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氮氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭及鈮酸鉛鋅。閘極介電質薄膜可進一步包括諸如鑭及鋁之摻雜劑。閘極介電質薄膜可藉由適合沈積製程形成，例如CVD、PECVD、ALD、PVD、化學溶液沈積或其他類似製程。閘極介電質薄膜之厚度可取決於沈積製程以及所使用高k介電材料之組合物及數目而變化。
金屬閘極堆疊2318中之閘極導體(未展示)可包括摻雜多晶體或非晶矽、鍺、矽鍺、金屬(例如，鎢、鈦、鉭、釕、鋯、鈷、銅、鋁、鉛、鉑、錫、銀、金)、導電金屬化合物材料(例如，氮化鉭、氮化鈦、碳化鉭、碳化鈦、碳化鈦鋁、矽化鎢、氮化鎢、氧化釕、矽化鈷、矽化鎳)、碳奈米管、導電碳、石墨烯或此等材料之任何適合組合。導電材料可進一步包括在沈積期間或在沈積之後併入之摻雜劑。在一些實施例中，閘極導體可為藉由例如CVD、PECVD、PVD、電鍍、熱或電子束蒸發及濺鍍之適合沈積製程沈積於閘極介電薄膜上方的WFM。WFM之類型取決於電晶體之類型且可在n-FET與p-FET裝置之間不同。P型WFM包括諸如氮化鈦(TiN)、釕、鈀、鉑、鈷、鎳及導電金屬氧化物或其任一組合的組合物。N型WFM包括諸如碳化鈦(TiC)、碳化鈦鋁(TiAlC)、鉿、鋯、鈦、鉭、鋁、金屬碳化物(例如，碳化鉿、碳化鋯、碳化鈦及碳化鋁)、鋁或其任一組合的組合物。閘極導體可進一步包括閘極導體之WFM層上方的鎢(W)、鈦(Ti)、鋁(Al)、鈷(Co)或鎳(Ni)材料。閘極導體可藉由例如CVD、PECVD、PVD、電鍍、熱或電子束蒸發及濺鍍之適合沈積製程沈積。
在此實施例中，金屬閘極堆疊2318保形地沈積於半導體結構100上。在沈積金屬閘極堆疊2318之後，對半導體結構100進行圖案化製程以蝕刻不合需要之金屬閘極堆疊2318。
繼續參考圖23A至圖23B，頂部間隔件2320形成於通道鰭片302之頂部部分之相對側上的金屬閘極堆疊2318上方。在一或多個實施例中，頂部間隔件2320可使用例如CVD、PECVD、射頻CVD (RFCVD)、PVD、ALD、分子層沈積(MLD)、分子束沈積(MBD)、脈衝雷射沈積(PLD)、液態源霧化化學沈積(liquid source misted chemical deposition；LSMCD)、濺鍍及/或電鍍來沈積。形成頂部間隔件2320之材料之非限制性實例可包括氮化矽(SiN)、氮化矽硼(SiBN)、氮碳化矽硼(SiBCN)或碳氮氧化矽(SiOCN)。任何適合的蝕刻技術(例如，RIE)可用於自通道鰭片302之頂部表面移除頂部間隔件2320，如圖中所描繪。
應注意，儘管底部間隔件2314及頂部間隔件2320描繪於通道鰭片302之鄰近相對側上，但底部間隔件2314及頂部間隔件2320包圍通道鰭片302之整個表面。底部間隔件2314及頂部間隔件2320可判定半導體結構100中之p-n接面之位置。
如可理解，形成半導體結構100之各種元件沿著第一軸(例如，X軸)延伸以限定寬度維度，且沿著垂直於X軸之第二軸(例如，Y軸)延伸以限定高度(或厚度)維度。儘管未在圖23A至圖23B中展示之橫截面圖中具體描繪，但形成半導體結構100之各種元件亦沿著垂直於第一軸及第二軸之第三軸(例如，Z軸)延伸以限定深度維度。根據標準VFET架構，半導體結構100之各種元件(例如，底部間隔件2314、金屬閘極堆疊2318等)在X、Y及Z方向上完全圍繞通道鰭片302之側壁延伸。
根據實施例，第一頂部源極/汲極區2330及第二頂部源極/汲極區2332分別形成於第一區100A及第二區100B中。在形成第一頂部源極/汲極區2330及第二頂部源極/汲極區2332之前，使用標準蝕刻技術自半導體結構100移除硬遮罩層204 (圖22A至圖22B)。第一頂部源極/汲極區2330及第二頂部源極/汲極區2332可從通道鰭片302之經暴露部分磊晶地生長。用於形成第一頂部源極/汲極區2330及第二頂部源極/汲極區2332之磊晶製程類似於上文參考第一底部源極/汲極區420及第二底部源極/汲極區430所描述的磊晶製程，且可包括通道鰭片302之經暴露表面上之原位p型或n型摻雜材料的選擇性磊晶生長。
如熟習此項技術者所知，層間介電(ILD)層2342經形成以填充半導體結構100內之閘極結構與其他現有裝置之間的空隙且準備接觸形成。ILD層2342可藉由例如介電材料之CVD形成。形成ILD層2342之介電材料之非限制性實例可包括氧化矽、氮化矽、氫化矽碳氧化物、基於矽之低k介電質、可流動氧化物、多孔介電質或包括多孔有機介電質之有機介電質。
通常，在ILD層2342之沈積之後，對半導體結構100進行化學機械研磨(CMP)製程。接觸件溝槽(未展示)可使用熟知光微影及反應性離子蝕刻(RIE)處理形成於ILD層2342內。
如熟習此項技術者已知，圖案化ILD層2342以形成接觸件溝槽(未展示)涉及曝光光阻層上之圖案且將經曝光圖案轉印至ILD層2342，如圖中所展示。在轉印圖案且形成接觸件溝槽之後，可使用此項技術中已知之任何光阻剝離方法移除光阻層，包括例如電漿灰化。
頂部源極/汲極接觸件2342A (亦即，CA接觸件)形成於一直延伸直至第一頂部源極/汲極區2330之最上表面及第二頂部源極/汲極區2332之最上表面為止的接觸件溝槽內。
類似地，底部源極/汲極接觸件2342B (亦即，CR接觸件)形成於一直延伸穿過第一底部源極/汲極區420之最上表面及第二底部源極/汲極區430之最上表面的接觸件溝槽內。閘極接觸件2342C形成於一直延伸穿過金屬閘極堆疊2318之接觸件溝槽內。形成金屬接觸件之製程為標準的及此項技術中熟知的。通常，製程包括圖案化接觸件溝槽及用導電材料或導電材料之組合填充經圖案化接觸件溝槽。填充頂部源極/汲極接觸件2342A、底部源極/汲極接觸件2342B、與閘極接觸件2342C之導電材料包括導電金屬，例如鋁(Al)、鉑(Pt)、金(Au)、鎢(W)、鈦(Ti)、鈷(Co)、釕(Ru)、銅(Cu)或其任一組合。應注意，在一些實施例中，可在導電金屬深度之前使用黏著性金屬襯裡(未展示)，諸如TiN、TaN等。導電材料可藉由例如CVD、PECVD、PVD、電鍍、熱或電子束蒸發或濺鍍之適合沈積製程沈積。通常執行諸如CMP之平坦化製程以自半導體結構100之表面移除任何導電材料。
如上文所描述之方法用於製造積體電路晶片。可由製造器以原始晶圓形式(亦即，作為具有多個未封裝晶片之單一晶圓)、作為裸晶粒或呈封裝形式分配所得積體電路晶片。在後一情況中，晶片係安裝於單晶片封裝(諸如塑膠載體，具有附連至母板或其他較高層級載體之導線)中或多晶片封裝(諸如陶瓷載體，其具有表面互連件或埋入式互連件之任一者或兩者)中。在任何情況下，晶片接著與其他晶片、離散電路元件及/或其他信號處理裝置整合作為(a)中間產品(諸如母板)或(b)最終產品之部分。最終產品可為包括積體電路晶片之任何產品，範圍為玩具及其他低端應用至具有顯示器、鍵盤或其他輸入裝置及中央處理器之先進電腦產品。
本文中所使用之術語僅出於描述特定實施例之目的，且並不意欲限制本揭示。如本文所使用，除非上下文另外清晰地指示，否則單數形式「一(a/an)」及「該」亦意欲包括複數形式。應進一步理解，術語「包含(comprises及/或comprising)」在本說明書中使用時指定所陳述特徵、整數、步驟、操作、元件以及/或組件的存在，但不排除一或多個其他特徵、整數、步驟、操作、元件、組件以及/或其群組的存在或添加。「視情況(Optional/optionally)」意謂後續描述之事件或情況可能發生或可能不發生，且該描述包括其中該事件發生之實例及其並未發生之實例。
在本文中可使用空間相對術語，諸如「內部」、「外部」、「底下」、「下方」、「下部」、「上方」、「上部」「頂部」、「底部」及類似者，以便於描述如諸圖中所說明之一個元件或特徵對於另一(其他)元件或特徵的關係的描述。除諸圖中所描繪之定向外，空間相對術語亦意欲涵蓋裝置在使用或操作中的不同定向。舉例而言，若將諸圖中之裝置翻轉，則描述為「在」其他元件或特徵「下方」或「底下」之元件接著將定向「在」其他元件或特徵「上方」。因此，術語「下方」可涵蓋在上方以及在下方的定向兩者。裝置可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用之空間相對描述詞可相應地進行解譯。
如本文貫穿說明書及申請專利範圍所使用之近似措辭可用於修飾可以許可的方式變化而不導致其相關之基本功能發生變化的任何定量表示。因此，由諸如「約」、「大致」及「實質上」之一或多個術語修飾之值不限於所指定的精準值。在至少一些實例中，近似措辭可對應於用於量測該值之儀器的精度。此處及在整個說明書及申請專利範圍中，範圍限制可經組合及/或互換，除非上下文或措辭另外指示，否則此類範圍經識別且包括其中所含有之所有子範圍。在「大致」應用於範圍之特定值時應用於兩個值，且除非另外取決於量測值之儀器的精度，否則可指示所陳述值之+/−10%。
已出於說明之目的呈現本發明之各種實施例之描述，但該描述並不意欲為詳盡的或限於所揭示之實施例。在不脫離所描述實施例之範疇的情況下，許多修改及變化對一般熟習此項技術者而言將顯而易見。本文中所使用之術語經選擇以最佳地解釋實施例之原理、實際應用或對市場中發現之技術的技術改良，或使其他一般熟習此項技術者能夠理解本文中所揭示之實施例。
10:半導體結構 12:鰭片區 14:p-FET區 16:n-FET區 18:區域/n-p邊界 100:半導體結構 100A:第一區 100B:第二區 102:基板 108:第一半導體層 110:第二半導體層 112:第三半導體層 202:第四半導體層 204:硬遮罩層 302:通道鰭片 420:第一底部源極/汲極區 430:第二底部源極/汲極區 510:間隔件 520:第一軟遮罩 550:開口 604:保護襯裡 720:第二軟遮罩 810:第一凹陷空腔 910:第一內部間隔件 1010:第二凹陷空腔 1102:第一金屬層 1120:開口 1215:氮化物襯裡 1220:介電填充層 1412:犧牲間隔件 1420:開口 1720:第三凹陷空腔 2020:第四凹陷空腔 2220:淺溝槽隔離區 2310:第一導電通孔 2312:介電蓋 2314:底部間隔件 2318:金屬閘極堆疊 2320:頂部間隔件 2330:第一頂部源極/汲極區 2332:第二頂部源極/汲極區 2342:層間介電層 2342A:頂部源極/汲極接觸件 2342B:底部源極/汲極接觸件 2342C:閘極接觸件 X-X':線 Y-Y':線
將結合隨附圖式最佳地瞭解藉助於實例給出且並不意欲將本發明單獨地限制於本發明之以下實施方式，在隨附圖式中：
圖1為根據本揭示之實施例之例示性半導體結構的俯視圖；
圖2為根據本揭示之實施例之沿著如圖1中所展示的線X-X'截取之半導體結構之橫截面圖，其描繪在基板上形成半導體層堆疊；
圖3為根據本揭示之實施例之沿著如圖1中所展示的線X-X'截取之半導體結構之橫截面圖，其描繪圖案化通道鰭片；
圖4A為根據本揭示之實施例之沿著如圖1中所展示的線X-X'截取之半導體結構之橫截面圖，其描繪形成底部源極及汲極區；
圖4B為沿著如圖1中所展示之線Y-Y'截取之半導體結構的橫截面圖；
圖5A為根據本揭示之實施例之沿著如圖1中所展示的線X-X'截取之半導體結構之橫截面圖，其描繪形成間隔件及第一軟遮罩；
圖5B為沿著如圖1中所展示之線Y-Y'截取之半導體結構的橫截面圖；
圖6A為根據本揭示之實施例之沿著如圖1中所展示的線X-X'截取之半導體結構之橫截面圖，其描繪移除第一軟遮罩及形成保護襯裡；
圖6B為沿著如圖1中所展示之線Y-Y'截取之半導體結構的橫截面圖；
圖7A為根據本揭示之實施例之沿著如圖1中所展示的線X-X'截取之半導體結構之橫截面圖，其描繪形成第二軟遮罩；
圖7B為沿著如圖1中所展示之線Y-Y'截取之半導體結構的橫截面圖；
圖8A為根據本揭示之實施例之沿著如圖1中所展示的線X-X'截取之半導體結構之橫截面圖，其描繪使第一及第三半導體層之內部部分凹進；
圖8B為沿著如圖1中所展示之線Y-Y'截取之半導體結構的橫截面圖；
圖9A為根據本揭示之實施例之沿著如圖1中所展示的線X-X'截取之半導體結構之橫截面圖，其描繪形成第一內部間隔件；
圖9B為沿著如圖1中所展示之線Y-Y'截取之半導體結構的橫截面圖；
圖10A為根據本揭示之實施例之沿著如圖1中所展示的線X-X'截取之半導體結構之橫截面圖，其描繪使第二半導體層凹進；
圖10B為沿著如圖1中所展示之線Y-Y'截取之半導體結構的橫截面圖；
圖11A為根據本揭示之實施例之沿著如圖1中所展示的線X-X'截取之半導體結構之橫截面圖，其描繪形成第一金屬層；
圖11B為沿著如圖1中所展示之線Y-Y'截取之半導體結構的橫截面圖；
圖12A為根據本揭示之實施例之沿著如圖1中所展示的線X-X'截取之半導體結構之橫截面圖，其描繪形成氮化物襯裡及介電填充層；
圖12B為沿著如圖1中所展示之線Y-Y'截取之半導體結構的橫截面圖；
圖13A為根據本揭示之實施例之沿著如圖1中所展示的線X-X'截取之半導體結構之橫截面圖，其描繪移除氮化物襯裡之經暴露部分；
圖13B為沿著如圖1中所展示之線Y-Y'截取之半導體結構的橫截面圖；
圖14A為根據本揭示之實施例之沿著如圖1中所展示的線X-X'截取之半導體結構橫截面圖，其描繪形成犧牲間隔件；
圖14B為沿著如圖1中所展示之線Y-Y'截取之半導體結構的橫截面圖；
圖15A為根據本揭示之實施例之沿著如圖1中所展示的線X-X'截取之半導體結構之橫截面圖，其描繪蝕刻第二半導體層、第一半導體層及基板之頂部部分；
圖15B為沿著如圖1中所展示之線Y-Y'截取之半導體結構的橫截面圖；
圖16A為根據本揭示之實施例之沿著如圖1中所展示的線X-X'截取之半導體結構之橫截面圖，其描繪移除犧牲間隔件、第一半導體層及基板之頂部部分；
圖16B為沿著如圖1中所展示之線Y-Y'截取之半導體結構的橫截面圖；
圖17A為根據本揭示之實施例之沿著如圖1中所展示的線X-X'截取之半導體結構之橫截面圖，其描繪使第一及第三半導體層之外部部分凹進；
圖17B為沿著如圖1中所展示之線Y-Y'截取之半導體結構的橫截面圖；
圖18A為根據本揭示之實施例之沿著如圖1中所展示的線X-X'截取之半導體結構之橫截面圖，其描繪在第三凹陷空腔內形成內部間隔件；
圖18B為沿著如圖1中所展示之線Y-Y'截取之半導體結構的橫截面圖；
圖19A為根據本揭示之實施例之沿著如圖1中所展示的線X-X'截取之半導體結構之橫截面圖，其描繪使位於第二半導體層之剩餘區域之間的內部間隔件之一部分凹進；
圖19B為沿著如圖1中所展示之線Y-Y'截取之半導體結構的橫截面圖；
圖20A為根據本揭示之實施例之沿著如圖1中所展示的線X-X'截取之半導體結構之橫截面圖，其描繪移除第二半導體層之剩餘部分；
圖20B為沿著如圖1中所展示之線Y-Y'截取之半導體結構的橫截面圖；
圖21A為根據本揭示之實施例之沿著如圖1中所展示的線X-X'截取之半導體結構之橫截面圖，其描繪在第四凹陷空腔內形成第一金屬層；
圖21B為沿著如圖1中所展示之線Y-Y'截取之半導體結構的橫截面圖；
圖22A為根據本揭示之實施例之沿著如圖1中所展示的線X-X'截取之半導體結構之橫截面圖，其描繪形成氧化物過度填充及形成淺溝槽隔離區；
圖22B為沿著如圖1中所展示之線Y-Y'截取之半導體結構的橫截面圖；
圖23A為根據本揭示之實施例之沿著如圖1中所展示的線X-X'截取之半導體結構之橫截面圖，其描繪接觸件金屬化物；及
圖23B為沿著如圖1中所展示之線Y-Y'截取之半導體結構的橫截面圖；
圖式未必按比例。圖式僅為示意性表示，其不意欲描繪本發明之特定參數。圖示僅僅意欲描繪本發明之典型實施例。在圖式中，類似編號表示類似元件。
10:半導體結構
12:鰭片區
14:p-FET區
16:n-FET區
18:區域/n-p邊界
X-X':線
YY':線

Claims (20)

  1. 一種半導體結構，其包含： 一通道鰭片，其在一底部源極/汲極區上方垂直延伸； 一保護襯裡，其沿著該底部源極/汲極區之相對側壁，該底部源極/汲極區位於與一內部間隔件之一第一部分接觸之一半導體層上方； 一第一金屬層，其位於該內部間隔件之該第一部分與該內部間隔件之一第二部分之間，該內部間隔件之該第一部分部分地覆蓋該第一金屬層之一頂部表面且該內部間隔件之該第二部分實質上覆蓋該第一金屬層之一底部表面，以用於提供一埋入式電源軌；及 一淺溝槽隔離區，其位於該第一金屬層之一經暴露部分上方，該淺溝槽隔離區鄰近於該內部間隔件之該第一部分、該半導體層及該底部源極/汲極區。
  2. 如請求項1之半導體結構，其進一步包含： 一底部間隔件，其位於該淺溝槽隔離區上方及該底部源極/汲極區上方，該底部間隔件安置於該通道鰭片之相對側壁之一底部部分上。
  3. 如請求項2之半導體結構，其進一步包含： 一頂部源極/汲極區，其與該通道鰭片之一頂部部分接觸；及 一金屬閘極，其位於該通道鰭片周圍，該金屬閘極藉由一頂部間隔件與該頂部源極/汲極區分離且藉由該底部間隔件與該底部源極/汲極區分離，該金屬閘極及該頂部間隔件與一鄰近層間介電層接觸。
  4. 如請求項3之半導體結構，其進一步包含： 一頂部源極/汲極接觸件，其延伸穿過該層間介電層直至該頂部源極/汲極區之一最上表面為止； 一底部源極/汲極接觸件，其延伸穿過該層間介電層直至該底部源極/汲極區之一最上表面為止；及 一閘極接觸件，其延伸穿過該層間介電層直至該金屬閘極之一最上表面為止。
  5. 如請求項1之半導體結構，其進一步包含： 一導電通孔，其延伸穿過該底部源極/汲極區直至該第一金屬層之一部分為止；及 一介電蓋，其位於該導電通孔上方。
  6. 如請求項1之半導體結構，其中該第一金屬層由包括釕、鎢及鈷中之至少一者之一低電阻導電材料構成。
  7. 如請求項1之半導體結構，其中該保護襯裡包含用於保護該底部源極/汲極區之一保形沈積襯料。
  8. 如請求項1之半導體結構，其進一步包含： 一隔離區，其位於一p-n邊界區中，該隔離區分離鄰近底部源極/汲極區且延伸穿過該半導體層、該內部間隔件之該第一部分、該第一金屬層及該內部間隔件之該第二部分直至安置於該內部間隔件之該第二部分下方之一基板的一頂部部分為止。
  9. 如請求項8之半導體結構，其中該隔離區進一步包含： 氮化物襯裡；及 一介電填充層，其安置於該氮化物襯裡上方。
  10. 一種半導體結構，其包含： 一第一區，其包括在一第一底部源極/汲極區上方垂直延伸之一第一通道鰭片； 一第二區，其包括在一第二底部源極/汲極區上方垂直延伸之一第二通道鰭片，該第一區藉由一隔離區與該第二區分離； 一保護襯裡，其沿著該第一底部源極/汲極區及該第二底部/源極汲極區中之各者之相對側壁，該第一底部源極/汲極區及該第二底部/源極汲極區中之各者位於與一內部間隔件之一第一部分接觸的一半導體層上方； 一第一金屬層，其位於該內部間隔件之該第一部分與該內部間隔件之一第二部分之間，該內部間隔件之該第一部分部分地覆蓋該第一金屬層之一頂部表面且該內部間隔件之該第二部分實質上覆蓋該第一金屬層之一底部表面以用於提供一埋入式電源軌；及 一淺溝槽隔離區，其位於該第一金屬層之一經暴露部分上方，該淺溝槽隔離區鄰近於該內部間隔件之該第一部分、該半導體層及該第一底部源極/汲極區及該第二底部源極/汲極區中之各者。
  11. 如請求項10之半導體結構，其進一步包含： 一底部間隔件，其位於該淺溝槽隔離區、該隔離區上方及該第一底部源極/汲極區及該第二底部源極/汲極區中之各者上方，該底部間隔件安置於該第一通道鰭片及該第二通道鰭片中之各者之相對側壁的一底部部分上。
  12. 如請求項11之半導體結構，其進一步包含： 一第一頂部源極/汲極區，其與該第一通道鰭片之一頂部部分接觸； 一第二頂部源極/汲極區，其與該第二通道鰭片之一頂部部分接觸；及 一金屬閘極，其位於該第一通道鰭片及該第二通道鰭片中之各者周圍，該金屬閘極藉由一頂部間隔件與該第一頂部源極/汲極區及該第二頂部源極/汲極區分離且藉由該底部間隔件與該第一底部源極/汲極區及該第二底部源極/汲極區分離，該金屬閘極及該頂部間隔件與一鄰近層間介電層接觸。
  13. 如請求項12之半導體結構，其進一步包含： 一頂部源極/汲極接觸件，其延伸穿過該層間介電層直至該第一頂部源極/汲極區及該第二頂部源極/汲極區中之各者之一最上表面為止； 一底部源極/汲極接觸件，其延伸穿過該層間介電層直至該第一底部源極/汲極區及該第二底部源極/汲極區中之各者之一最上表面為止；及 一閘極接觸件，其延伸穿過該層間介電層直至該金屬閘極之一最上表面為止。
  14. 如請求項10之半導體結構，其進一步包含： 一導電通孔，其延伸穿過該第一底部源極/汲極區及該第二底部源極/汲極區直至該第一金屬層之一頂部部分為止；及 一介電蓋，其位於該導電通孔上方。
  15. 如請求項10之半導體結構，其中該第一金屬層由包括釕之一低電阻導電材料構成。
  16. 如請求項10之半導體結構，其中該保護襯裡包含用於保護該底部源極/汲極區之一保形沈積襯料。
  17. 如請求項10之半導體結構，其中該隔離區位於一p-n邊界區中，該隔離區分離該第一底部源極/汲極區及該第二底部源極/汲極區且延伸穿過該半導體層、該內部間隔件之該第一部分、該第一金屬層及該內部間隔件之該第二部分直至安置於該內部間隔件之該第二部分下方之一基板的一頂部部分為止。
  18. 如請求項17之半導體結構，其中該隔離區進一步包含： 氮化物襯裡；及 一介電填充層，其安置於該氮化物襯裡上方。
  19. 如請求項18之半導體結構，其中該氮化物襯裡由氮化矽材料構成，且該介電填充層由二氧化矽構成。
  20. 如請求項10之半導體結構，其中該第一區包含一p-FET區，且該第二區包含一n-FET區。
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