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TWI818016B - 裝置層互連 - Google Patents

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TWI818016B
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馬尼 納伯斯
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美商英特爾股份有限公司
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Abstract

本文描述的是與裝置層互連相關的積體電路(IC)結構、裝置和方法。例如，IC晶粒可以包含含有沿著半導體鰭的電晶體陣列的裝置層，以及該電晶體陣列中的裝置層互連，其中該裝置層互連係與該電晶體陣列的多個不同的源極/汲極區域電接觸。

Description

裝置層互連
本發明關於與裝置層互連相關的積體電路(IC)結構、裝置和方法。
在傳統的積體電路(IC)晶粒中，裝置層的一側上的金屬化堆疊提供了在裝置層和外部裝置之間的導電通路。半導體基板通常設置在裝置層的另一側。
與
本文描述的是與裝置層互連相關的積體電路(IC)結構、裝置和方法。例如，IC晶粒可以包含含有沿著半導體鰭的電晶體陣列的裝置層，以及該電晶體陣列中的裝置層互連，其中該裝置層互連係與該電晶體陣列的多個不同的源極/汲極區域電接觸。
在下面的詳細描述中，參考了形成其一部分的圖式，其中相似的元件符號始終表示相似的部分，並且其中藉由說明可以實踐的實施例來顯示。應當理解，在不脫離本發明的範圍的情況下，可以使用其它實施例並且可以進行結構或邏輯改變。因此，以下的詳細描述不應被視為具有限制意義。
可以用對於理解所要求保護的申請標的最有幫助的方式將各種操作依次描述為多個獨立動作或操作。然而，描述的順序不應被解釋為意味著這些操作必然是取決於順序的。特別地，這些操作可能不按照呈現的順序執行。所描述的操作可以用與所描述的實施例不同的順序執行。在額外的實施例中，各種額外的操作可以被執行，和/或描述的操作可以被省略。
出於本揭露的目的，用語「A和/或B」表示(A)、(B)或(A和B)。出於本揭露的目的，用語「A、B和/或C」表示(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。圖式不一定按比例繪製。儘管許多圖式顯示具有平坦壁和直角拐角的直線結構，但這僅僅是為了便於說明，並且使用這些技術製造的實際裝置將呈現圓角、表面粗糙度和其它特徵。
說明書使用了「在一實施例中」或「在實施例中」之用語，其可各自指相同或不同實施例中的一或多個。此外，關於本揭露的實施例所使用的用語「包含」、「包括」、「具有」等是同義的。如這裡所使用的，「封裝」和「IC封裝」是同義的。當用於描述尺寸的範圍時，用語「在X和Y之間」表示包含X和Y的範圍。為方便起見，用語「圖1」可用於指圖1A至1C的圖式的集合，用語「圖2」可用於指圖2A至2C的圖式的集合等。
在三維(3D)積體電路中，導電互連(例如，金屬層)存在於裝置層的前側及背側兩者。將裝置層電耦接到背側互連或將前側互連電耦接到背側互連的傳統方法已經致使顯著的面積損失和/或不需要的電效能(例如，過度的電容耦接限制了可能執行的訊號傳輸的速度)。本文揭露的各種實施例可以提供緻密且易於製造的裝置層互連，其為當代計算應用實現良好的電效能。
本文揭露的結構可以形成在基板上。基板可以是由包含例如n型或p型材料系統(或兩者的組合)的半導體材料系統構成的半導體基板。基板可以包含例如使用本體矽或絕緣體上矽(SOI)子結構形成的晶體基板。在一些實施例中，基板可以使用替代材料來形成(其可以或可以不與矽結合)，其包含但不限於鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵或銻化鎵。分類為II-VI、III-V或IV族的其它材料也可用於形成基板。儘管這裡描述了可以形成基板的材料的一些範例，但是可以使用可以用作IC裝置的基礎的任何材料。基板可以是單一晶粒(例如，圖8的晶粒1502)或晶圓(例如，圖8的晶圓1500)的一部分。
可以在基板上的裝置層中形成複數個電晶體。這些電晶體可以包含一或多個金屬氧化物半導體場效電晶體(MOSFET)。為了提供這些電晶體，裝置層可以例如包含一或多個源極和/或汲極(S/D)區域、用於控制S/D區域之間的電晶體中的電流流動的一或多個閘極，以及用於將電訊號路由到S/D區域或從S/D區域路由電訊號的一或多個S/D接點。電晶體可以包含平面電晶體、非平面電晶體或兩者的組合。平面電晶體可以包含雙極性接面電晶體(BJT)、異質接面雙極性電晶體(HBT)或高電子遷移率電晶體(HEMT)。非平面電晶體可以包含FinFET電晶體，諸如雙閘極電晶體或三閘極電晶體，以及環繞式或全圍繞閘極電晶體，諸如奈米帶和奈米線電晶體。雖然圖式可僅顯示非平面電晶體，但應注意的是，本文所揭露的技術和結構也可以應用到平面電晶體，當適合時。
每個電晶體可以包含由至少兩層形成的閘極(閘極介電質和閘極電極)。閘極介電質可以包含一層或層的堆疊。一或多個層可以包含氧化矽、二氧化矽、碳化矽和/或高k介電質材料。高k介電質材料可包含諸如鉿、矽、氧、鈦、鉭、鑭、鋁、鋯、鋇、鍶、釔、鉛、鈧、鈮和鋅的元素。可以在閘極介電質中使用的高k材料的範例包含但不限於氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭和鈮酸鉛鋅。在一些實施例中，可以在閘極介電質上執行退火程序，以在使用高k材料時改善其品質。
可以在閘極介電質上形成閘極電極並且可以包含至少一種p型功函數金屬或n型功函數金屬，其取決於電晶體1640是p型金屬氧化物半導體(PMOS)還是n型金屬氧化物半導體(NMOS)電晶體。在一些實現中，閘極電極可由兩個或多個金屬層的堆疊組成，其中一或多個金屬層為功函數金屬層並且至少一個金屬層為填充金屬層。為了其它目的，可以包含更多金屬層，諸如阻擋層。對於PMOS電晶體，可用於閘極電極的金屬包含但不限於釕、鈀、鉑、鈷、鎳、導電金屬氧化物(例如，氧化釕)，以及下面參考NMOS電晶體討論的任何金屬(例如，用於功函數調諧)。對於NMOS電晶體，可以用於閘極電極的金屬包含但不限於鉿、鋯、鈦、鉭、鋁、這些金屬的合金、這些金屬的碳化物(例如，碳化鉿、碳化鋯、碳化鈦、碳化鉭和碳化鋁)，以及上面參考PMOS電晶體討論的任何金屬(例如，用於功函數調諧)。
在一些實施例中，當沿著源極-通道-汲極方向觀察電晶體的橫截面時，閘極電極可以由U形結構組成，該U形結構包含基本上平行於基板表面的底部和基本上垂直於基板頂面的兩個側壁部。在其它實施例中，形成閘極電極的金屬層中的至少一個可以簡單地是基本上平行於基板頂面的平面層，並且不包含基本上垂直於基板頂面的側壁部。在其它實施例中，閘極電極可以由U形結構和平面非U形結構的組合組成。例如，閘極電極可以由形成在一或多個平面非U形層頂上的一或多個U形金屬層組成。
在一些實施例中，一對側壁間隔件可以形成在閘極堆疊的相對側上以支撐閘極堆疊。側壁間隔件可以由諸如氮化矽、氧化矽、碳化矽、摻雜碳的氮化矽和氮氧化矽的材料形成。用於形成側壁間隔件的程序在本領域中是眾所皆知的，並且通常包含沉積和蝕刻程序步驟。在一些實施例中，可以使用複數個間隔件對；例如，兩對、三對或四對側壁間隔件可以形成在閘極堆疊的相對側上。
S/D區域可以形成在與每個電晶體的閘極相鄰的基板內。例如，可以使用佈植/擴散程序或蝕刻/沉積程序來形成S/D區域。在先前的程序中，可以將諸如硼、鋁、銻、磷或砷的摻雜物離子佈植到基板中以形成S/D區域。活化摻雜物並使它們進一步擴散到基板中的退火程序可以在離子佈植程序之後進行。在稍後的程序中，可以首先蝕刻基板以在S/D區域的位置處形成凹部。接著可以執行磊晶沉積程序以利用用於製造S/D區域的材料來填充凹槽。在一些實現中，可使用諸如矽鍺或碳化矽的矽合金來製造S/D區域。在一些實施例中，磊晶沉積的矽合金可以用諸如硼、砷或磷的摻雜物原位摻雜。在一些實施例中，可以用諸如鍺或III-V族材料或合金的一或多種替代半導體材料來形成S/D區域。在進一步的實施例中，可以使用一或多層的金屬和/或金屬合金來形成S/D區域。
一或多個層間介電質(ILD)係沉積在電晶體上。可以使用已知適用於積體電路結構的介電質材料(諸如低k介電質材料)來形成ILD層。可使用的介電質材料的範例包含但不限於二氧化矽(SiO2)、摻雜碳的氧化物(CDO)、氮化矽、諸如全氟環丁烷或聚四氟乙烯的有機聚合物、氟矽酸鹽玻璃(FSG)，和諸如倍半矽氧烷的有機矽酸酯、矽氧烷或有機矽酸鹽玻璃。ILD層可以包含孔或空隙(air gap)，以進一步降低其介電質常數。
本文中所述的實施例可以關於前段(FEOL)半導體處理和結構。FEOL是IC製造的第一部分，其中各個裝置(例如，電晶體、電容器、電阻器等)在半導體基板或層中被圖案化。FEOL通常涵蓋高達金屬互連層的沉積(但不包含)的一切。在最後的FEOL操作之後，結果通常是具有隔離電晶體的晶圓(例如，沒有任何佈線)。
本文中所述的實施例可以關於後段(BEOL)半導體處理和結構。BEOL是IC製造的第二部分，其中各個裝置(例如，電晶體、電容器、電阻器等)係與晶圓上的佈線(例如，一或多個金屬化層)互連。BEOL包含接點、絕緣層(介電質)、金屬層和用於晶片到封裝連接的鍵合點。在製造階段的BEOL部分中，形成了接點(焊墊)、互連線、通孔和介電質結構。對於現代IC程序，BEOL中可以添加十個以上的金屬層。
本文中所述的各種實施例關於用於3D IC中的裝置層互連的技術。在各種實施例中，3D IC可以包含含有邏輯電晶體(例如，在電晶體陣列中)的裝置層。在一些實施例中，邏輯電晶體可以是非平面電晶體(例如，FinFET)。例如，可以在裝置層中形成複數個鰭，並且可以在鰭上形成閘極堆疊和S/D電極(例如，源極或汲極)以形成電晶體。
3D IC還可以包含在3D IC的前側上(例如，在邏輯電晶體形成處的基板上方)的一或多個金屬層中的前側互連和在3D IC的背側上(在邏輯電晶體形成處的基板下方)的一或多個金屬層中的背側互連。在一些實施例中，在形成邏輯電晶體之後可以部分地或完全地移除基板。
在各種實施例中，3D IC還可以包含延伸穿過3D IC的裝置層的一或多個裝置層互連，以在一或多個前側互連與一或多個背側互連之間提供導電連接。單獨的裝置層互連可被形成在電晶體陣列的虛設電晶體(例如，虛設FinFET)的擴散區域 (例如，源極或汲極區域)或閘極區域。例如，FinFETS可至少部分地形成在裝置層(包含半導體鰭)以及在各自的閘極區域和擴散區域的半導體鰭上的閘極堆疊和S/D電極中。接著，可以在一些擴散區域和/或閘極區域中形成溝槽並且用金屬填充溝槽，從而在3D IC的背側和前側之間形成裝置層互連。在一些實施例中，也可以從溝槽移除鰭。在其它實施例中，鰭可以保留在溝槽中，並且裝置層互連的金屬可以設置在鰭之間和/或鰭周圍。
本文中所述的裝置層互連可以致使用於3D IC的前側和背側之間(例如，3D IC的前側和背側上的電路裝置和/或互連之間)的訊號路由的高密度和低電容連接。在一些實施例中，本文揭露的裝置層互連可用於以密集方式將來自3D IC背側的電源和/或接地訊號路由到3D IC的裝置層。
圖1A顯示根據各種實施例的包含裝置層互連102的IC結構100的上視圖。圖1B顯示沿著圖1A中的線B-B的側截面圖，而圖1C顯示沿著圖1A中的線C-C的側截面圖。為了便於說明，圖1B不是完整的橫截面圖，而是表示包含三個閘極堆疊106的IC結構100的一部分的橫截面圖；附帶的「B」子圖中的其它者使用相同的有限視圖。類似地，圖1C顯示穿過三個鰭104(而不是圖1A中的兩個鰭104)的橫截面圖，以提供圖式結構的更全面圖像；附帶的「C」子圖中的其它者使用相同的放大圖。圖1的IC結構100可以被整合到3D IC中。
IC結構100可以包含含有半導體材料的複數個鰭104的裝置層103(例如，矽和/或其它合適的材料)。IC結構100還可以包含在各個閘極區域中的鰭104的頂表面和側壁上的閘極堆疊106，以及在各個擴散區域中的鰭104的頂表面和側壁上的S/D電極108。在鰭104之間，可以存在介電質材料105。圖1的許多元件與圖式中的其它部份共用；為了便於討論，除非另有說明，否則不再重複對這些元件的描述，並且這些元件可以採用本文揭露的任何實施例的形式。
圖1的IC結構100(以及圖2至5的IC結構100)可以包含含有半導體材料的複數個鰭104的裝置層103(例如，矽和/或其它合適的材料)。圖1的IC結構100(以及圖2至5的IC結構100)還可以包含在各個閘極區域中的鰭104的頂表面和側壁上的閘極堆疊106，以及在各個擴散區域中的鰭104的頂表面和側壁上的S/D電極108。在一些實施例中，圖1的IC結構100(以及圖2至5的IC結構100)還可以包含在S/D電極108和閘極堆疊106之間的間隔件(例如，側壁間隔件)124。額外地或替代地，介電質126可以位於鰭104之間、裝置層103上方和/或裝置層103下方。
閘極堆疊106可以包含含有一或多個層的閘極電極，諸如閘極電極層112、閘極電極層114和/或閘極電極層116。如本文所述，閘極電極層112、114和/或116可以包含任何合適的材料或多種材料。閘極堆疊106還可以包含在閘極電極和鰭104之間的閘極介電質118。如本文所述，閘極介電質118可以包含任何合適的材料或多種材料。S/D電極108可以包含一或多個層，諸如S/D電極層120和/或S/D電極層122。S/D電極層120和/或S/D電極層122可包含如本文所述用於源極/汲極接點的任何合適的材料。
在各種實施例中，裝置層互連102可以延伸穿過裝置層103。如圖1A、1B和1C所示，裝置層互連102可以是在裝置層103的擴散區域(例如，裝置層103中的虛設電晶體的)，其可通常包含S/D電極108(例如，用於電晶體陣列中的邏輯電晶體)。裝置層互連102可以提供前側互連128和背側互連130之間的導電連接。在一些實施例中，一或多個通孔(例如，通孔132)可以將裝置層互連102耦接到前側互連128和/或背側互連130。儘管在此顯示為具有基本上平行的側壁，但是本文揭露的任何裝置層互連102可以具有錐形側壁(例如，朝向背側互連130變窄並朝向前側互連128變寬)。
間隔件124可以在裝置層互連102和相鄰的閘極堆疊106之間。此外，介電質126可以在裝置層互連102和形成電晶體陣列的電晶體的相鄰的鰭104之間。
裝置層互連102可以包含任何合適的導體，諸如一或多種金屬，包含但不限於銅、鎢、鉭、釕、鈦、鉭和氮(例如，TaN)、鈦和氮(例如TiN)等。裝置層互連102可以由相同的材料或不同的材料從前側互連128、背側互連130和/或通孔132形成。額外地或可替換地，裝置層互連102由與S/D電極108的材料(例如，S/D電極層120和/或122)相同的材料或不同的材料形成。
在一些實施例中，裝置層互連102可包含第一部分134和第二部分136，其中第一部分134具有比第二部分136更大的寬度(例如，在橫向於鰭104的取向的方向上)，如圖1C所示。第一部分134可以與裝置層103中的相鄰電晶體的S/D電極108共平面。第二部分136可以在第一部分134下方，並且可以將第一部分134耦接到背側互連130。在一些實施例中，在形成裝置層互連102期間，第一部分134和第二部分136可以藉由單獨的沉積處理來形成。第一部分134和第二部分136可以是相同或不同的材料。
在各種實施例中，裝置層互連102可以橫跨複數個鰭104延伸。例如，在一些實施例中，由鰭104形成的電晶體可以是三閘極電晶體，而裝置層互連102可以橫跨三個鰭104延伸。在一些實施例中，部分或全部的鰭可以保留在裝置層互連102內，如圖1C所示。裝置層互連102的導電材料可以在鰭104之間。一般接面中的鰭104的選擇性磊晶生長被圖案化的抗蝕劑層阻擋，從而允許填充在鰭104之間的導電材料將前側互連128和背側互連130電耦接。
可以使用任何合適的技術來形成本文揭露的IC結構100。例如，在一些實施例中，可以形成電晶體和裝置層互連102，接著可以形成前側互連128。在已經製造前側結構之後，可以薄化背側的剩餘基板(例如，半導體晶圓)，使裝置層互連102的底面暴露。背側互連130和任何其它背側結構可以接著被形成(並且可以例如耦接到裝置層互連102的暴露的底面)。
在其它實施例中，可以從形成裝置層互連的溝槽中移除鰭，使得更多導電材料能夠填充在溝槽中，從而為裝置層互連提供更低的電阻。例如，圖2A、2B和2C顯示IC結構100，其中鰭104已從裝置層互連102所佔據的區域移除。圖2A顯示IC結構100的上視圖，圖2B顯示沿著圖2A中的線B-B的側截面圖，而圖2C顯示沿著圖2A中的線C-C的側截面圖。圖2的IC結構100可以包含在3D IC中。IC結構100的裝置層互連102可以比IC結構100的裝置層互連102提供更低的電阻，但是以增加的製造複雜度為代價。
在一些實施例中，裝置層互連102可以形成在3D IC中的裝置層的閘極區域中。例如，圖3A根據各種實施例顯示包含在裝置層103的閘極區域中的裝置層互連102的IC結構100的上視圖。圖3B顯示沿著圖3A中的線B-B的側截面圖，而圖3C顯示沿著圖3A中的線C-C的側截面圖。圖3的IC結構100可以包含在3D IC中。
在圖3的實施例中，裝置層互連102可以在裝置層103中的電晶體陣列的閘極區域中形成，否則將具有閘極堆疊106。間隔件124可以在裝置層互連102和相鄰的S/D電極108之間。此外，介電質126可以在裝置層互連102和形成電晶體陣列的電晶體的相鄰的鰭104之間。
裝置層互連102可以將前側互連128與背側互連130電耦接(例如，經由通孔132)。在一些實施例中，裝置層互連102可以在整個裝置層103上具有相同的寬度。
在一些IC晶粒中，單一鰭104上的不同組電晶體可以藉由填充有介電質(或「隔離」)材料的溝槽彼此電隔離。這些隔離溝槽可以垂直於鰭104定向，並且可以「穿過(cut across)」多個鰭104。在一些實施例中，隔離溝槽可以代替閘極；因此，這種隔離溝槽可以稱為「虛設閘極」。例如，圖4A根據各種實施例顯示包含在裝置層103的虛設閘極區域中的裝置層互連102的IC結構100的上視圖。圖4B顯示沿著圖4A中的線B-B的側截面圖，而圖4C顯示沿著圖4A中的線C-C的側截面圖。圖4的IC結構100可以包含在3D IC中，並且可以特別有益於(藉由背側互連130和裝置層互連102)從晶粒的背側向裝置層103輸送電力。
在圖4的實施例中，裝置層互連102可以在裝置層103中的電晶體陣列的虛設閘極區域中形成，否則將有隔離材料133；隔離材料133可以設置在其本身可以是閘極區域的區域中的溝槽中。類似於圖4的IC結構100的IC結構100可以用任何合適的方式製造；例如，在形成閘極堆疊106之後，可以形成溝槽並且用隔離材料133填充溝槽，接著可以蝕刻掉隔離材料133的部分(以及底層鰭104和任何底層介電質105)並且用導電材料填充以形成裝置層互連102。
圖4顯示在垂直於鰭104的方向上在裝置層互連102的相對面上的隔離材料133。S/D電極108可以與鰭104中的S/D區域135(例如，擴散區域)接觸；如圖4所示，裝置層互連102可以沿著鰭104與裝置層互連102的相對面上的S/D區域135接觸。此外，裝置層互連102可以沿著鰭104與裝置層互連102的相對面上的S/D電極108接觸。因此，圖2的裝置層互連102可以電耦接到相鄰的S/D區域135和S/D電極108。當裝置層互連102取代隔離材料133時，將以其它方式分離不同的邏輯單元(例如，如下面參考圖6的討論)，裝置層互連102可以電耦接不同的邏輯單元。在圖4(和圖5)的實施例中，S/D電極108可以是橫跨多個鰭104的局部互連溝槽(LIT)。
在一些實施例中，圖4的裝置層互連102可以將前側互連128與背側互連130電耦接(例如，藉由通孔132)。在其它實施例中，裝置層互連102可以將相鄰的S/D區域135和S/D電極108耦接到背側互連130，但是可以不將S/D區域135和S/D電極108耦接到任何的前側互連128。在一些實施例中，類似於圖4中所示的單一裝置層互連102可以橫跨多個鰭104或單一鰭104(例如，如圖4A中所示並且如下面參考圖6所討論的)。
在裝置層互連102位於虛設閘極區域中的一些實施例中，裝置層互連102的導電材料(例如，金屬)可以延伸至並且超出鰭104的頂部(例如，如圖4所示)或可以停在鰭104的頂表面。在一些稍後的實施例中，S/D電極108可以設置在鰭104的頂表面。例如，圖5A根據各種實施例顯示類似於圖4的IC結構100的上視圖，但其中S/D電極108係設置在裝置層互連102的頂表面處。圖5B顯示沿著圖5A中的線B-B的側橫截面，而圖5C顯示沿著圖5A中的線C-C的側截面圖。圖5的IC結構100可以包含在3D IC中，並且可以特別有益於(藉由背側互連130和裝置層互連102)從晶粒的背側向裝置層103傳遞電力。類似於圖5的IC結構100的IC結構100可以用任何合適的方式製造；例如，在形成閘極堆疊106之後，但在形成S/D電極108之前，可以形成並且用隔離材料133填充溝槽，可以蝕刻掉隔離材料133的部分(以及鰭104和任何底層介電質材料105)並且用導電材料填充以形成裝置層互連102，接著S/D電極108可以形成在鰭104和裝置層互連102上方。在一些實施例中，形成圖4和圖5的裝置層互連102可以包含將底層鰭104蝕刻到100奈米和200奈米之間的深度(例如，在125奈米和175奈米之間)，接著用導電材料填充所得到的溝槽。圖4和圖5的裝置層互連102可以輕易地被整合到現有的處理流程中(例如，根據上述製造技術)。
圖6顯示包含多個不同邏輯單元107(由虛線方塊表示)的IC結構100。單一鰭104可以橫跨多個邏輯單元107，並且不同的邏輯單元107可以由隔離材料133(「虛設閘極」)分開。此外，各種前側互連128可以橫跨多個邏輯單元107；在圖6中，互連128A可以選擇性地耦接到S/D區域135(未顯示)，並且互連128B可以選擇性地耦接到閘極堆疊106(未顯示)。例如，互連128A可以是LIT。為了便於說明，大部分的邏輯單元107的詳細結構被省略，並且圖6中僅顯示單元107-1的範例性詳細結構。特別是，單元107-1被顯示為具有反相器結構，其中一個電晶體101A是PMOS電晶體，其具有藉由通孔132和互連128A-1耦接到NMOS電晶體101B的S/D區域135(未顯示)的S/D區域135(未顯示)。PMOS電晶體101A和NMOS電晶體101B的閘極堆疊106係藉由通孔132和互連128B-1耦接，電晶體101A的另一個S/D區域135(未顯示，但在互連128A-2下面)係藉由裝置層互連102A耦接到在背側的正電壓供應平面(例如，Vcc)，而NMOS電晶體101B的另一個S/D區域135(未顯示，但在互連128A-2下面)係藉由裝置層互連102B耦接到在背側的負電壓供應平面(例如，Vss)。圖6的裝置層互連102可以採用例如上面參考圖4和5討論的任何形式。在操作期間，邏輯單元107-1的輸入可以設置在互連128A-1上，並且邏輯單元107-1的輸出可以在互連128B-1被讀取。在裝置層互連102位於虛設閘極區域(否則將包含隔離材料133)的一些實施例中，裝置層互連102可以將兩個相鄰的單元電耦接；例如，圖6顯示邏輯單元107-1和107-2可藉由他們與裝置層互連102的共用接點被電耦接。
圖7顯示根據各種實施例的包含裝置層互連102的3D IC 400的橫截面側視圖。該裝置層互連可以採用本文所揭露的任何形式的裝置層互連102。
裝置層互連102可以是在3D IC的裝置層103中(連同邏輯電晶體)。例如，裝置層互連102可以形成在虛設電晶體的擴散區域或閘極區域中，或者形成在虛設閘極區域中。
3D IC 400可進一步包含在裝置層103的相對側上的前側互連128和背側互連130。前側互連128可以是在各自的互連層，例如，M1、M2、M3、M4、M5，而背側互連130可以是在各自的背側互連層，例如，M-1、M-2、M-3。顯而易見的是，其它實施例可以具有與圖7中所示的層數不同數量的前側互連層和/或背側互連層。裝置層互連102可以將前側互連128(例如，在前側金屬層M1中)與背側互連130(例如，在背側金屬層M-1中)電耦接。在一些實施例中，如圖所示，通孔132可以將裝置層互連102電耦接到前側互連128。額外的通孔450可以將前側互連128或背側互連130電耦接到在不同金屬層中的其它前側互連128或背側互連130。儘管圖7中顯示了單一裝置層互連102，在一些實施例中3D IC 400可以包含複數個裝置層互連102。此外，3D IC 400(或任何其它IC)可以包含本文揭露的不同類型的裝置層互連102的任何組合。例如，3D IC 400(或任何其它IC)可以包含各自閘極區域中的裝置層互連中的所選擇的一個、各自擴散區域中的裝置層互連、各自虛設閘極區域中的裝置層互連，或者這些不同類型的裝置層互連的混合。
電子訊號，諸如電力和/或輸入/輸出(I/O)訊號，可以透過設置在裝置層103上的前側和背側互連層被路由到裝置層103的裝置層互連102和/或從裝置層103的裝置層互連102路由。例如，裝置層103的導電特徵(例如，電晶體的閘極和S/D接點，或裝置層互連102)可以與互連層的互連結構電耦接。裝置層互連102可以提供前側互連和/或電路裝置與背側互連和/或電路裝置之間的導電路徑。所述導電路徑可以是面積有效率的(area-efficient)，同時仍然提供低電阻和電容。裝置層互連102可實現橫跨3D IC 400的裝置層103傳輸之有效率的高速輸入/輸出(I/O)訊號。互連結構可以根據各種設計被佈置成在互連層內以路由電訊號(具體地，該佈置不限於圖7中描繪的互連結構的特定配置)。在一些實施例中，互連結構可以包含填充有諸如金屬的導電材料的線和/或通孔。這些線可以被佈置成在平面的方向上路由電訊號，該平面基本上與其上形成有裝置層103的基板的表面平行。例如，線可以從圖7的視角沿著頁面內外的方向路由電訊號。通孔可以佈置成在平面的方向上路由電訊號，該平面基本上與其上形成有裝置層103的基板的表面垂直。在一些實施例中，通孔可以將不同互連層的線電耦接在一起。所述互連層可以包含設置在所述互連結構之間的一或多個介電質材料。在一些實施例中，設置在互連層中的不同者中的互連結構之間的介電質材料可以具有不同的成分。儘管為了清楚起見，在每個互連層內用線在結構上描繪了線和通孔，但是在一些實施例中，線和通孔可以在結構上和/或材料上連續(例如，在雙鑲嵌程序期間同時填充)。
3D IC 400可包含焊料抗蝕劑材料(例如，聚醯亞胺或類似的材料)，以及形成在互連層的一或多個導電接點。在圖7中，晶片級接點452被顯示為採用焊料凸塊的形式。晶片級接點452可以與互連結構電耦接並且被配置成將電晶體的電訊號和裝置層互連102路由到其它外部裝置(例如，電路板或另一個IC)。
本文中揭露的結構(例如，IC結構100或3D IC 400)可以被包含在任何合適的電子部件中。圖8至11顯示了可以包含本文中揭露的任何結構的設備的各種範例。
圖8是晶圓1500和晶粒1502的俯視圖，其可包含一或多個IC結構100或本文揭露的其它結構。晶圓1500可以由半導體材料構成，並且可以包含具有形成在晶圓1500的表面上的IC結構的一或多個晶粒1502。晶粒1502中之各者可以是包含任何合適的IC的半導體產品的重複單元。在完成半導體產品的製造之後，晶圓1500可以經歷分割程序，其中晶粒1502彼此分離以提供半導體產品的離散「晶片」。晶粒1502可以包含一或多個裝置層互連102(例如，根據本文揭露的任何實施例)、一或多個電晶體(例如，根據本文揭露的任何實施例)、支援電路以將電訊號路由到電晶體和裝置層互連102，以及任何其它IC部件。在一些實施例中，晶圓1500或晶粒1502可以包含記憶體裝置(例如，隨機存取記憶體(RAM)裝置，諸如靜態RAM(SRAM)裝置、磁RAM(MRAM)裝置、電阻RAM(RRAM)裝置、導電橋接RAM(CBRAM)裝置等)、邏輯裝置(例如，AND、OR、NAND或NOR閘)或任何其它合適的電路元件。這些裝置中的多個裝置可以在單一晶粒1502上組合。例如，由多個記憶體裝置形成的記憶體陣列可以與處理裝置(例如，圖11的處理裝置1802)或者被配置成將資訊儲存在記憶體裝置中或執行儲存在記憶體陣列中的指令之其它邏輯形成在相同的晶粒1502上。
圖9是根據本文揭露的任何實施例的可包含含有一或多個裝置層互連102的晶粒的範例IC封裝1650的橫截面側視圖。IC封裝1650可以包含經由晶粒1656的導電接點1654、第一級互連1658和封裝基板1652的導電接點1660耦接到封裝基板1652的晶粒1656。導電接點1660可以穿過封裝基板1652耦接到導電通路1662，以允許晶粒1656內的電路電耦接到導電接點1664中之各者(或者耦接到包含在封裝基板1652中的其它裝置，未顯示)。圖9中所示的第一級互連1658是焊料凸塊，但是可以使用任何合適的第一級互連1658。如本文所用，「導電接點」可以指用作不同部件之間的介面的導電材料(例如，金屬)的一部分；導電接點可以凹入部件表面、與部件表面齊平或遠離元件表面延伸，並且可以採用任何合適的形式(例如，導電墊或插座)。封裝基板1652可以由介電質材料形成，並且可以具有延伸穿過表面1672和表面1674之間的介電質材料，或者在表面1672上的不同位置之間，和/或在表面1674上的不同位置之間的導電通路(包含例如通孔和線)。
在一些實施例中，底部填充材料1666可被設置在晶粒1656和圍繞第一級互連1658與封裝基板1652之間，而模製化合物1668可被設置在晶粒1656周圍並且與封裝基板1652接觸。在一些實施例中，底部填充材料1666可以與模製化合物1668相同。可以用於底部填充材料1666和模製化合物1668的範例材料是環氧樹脂模製材料，如果合適的話。第二級互連1670可以耦接到導電接點1664。圖9中顯示的第二級互連1670可以是焊球(例如，用於球柵格陣列佈置)，但是可以使用任何合適的第二級互連16770(例如，引腳柵格陣列佈置中的引腳或平面柵格陣列佈置中的平面)。第二級互連1670可用於將IC封裝1650耦接到另一部件，諸如電路板(例如，主機板)、中介層或另一IC封裝，如本領域中已知的並且如下面參考圖10討論的。
晶粒1656可以採取本文所討論的晶粒1502的任何實施例的形式(例如，可以包含本文所揭露的任何裝置層互連102、IC結構100或3D IC 400)。
儘管圖9中所示的IC封裝1650是倒裝晶片封裝，可以使用其它封裝架構。例如，IC封裝1650可以是球柵格陣列(BGA)封裝，如嵌入式晶圓級球柵格陣列(eWLB)封裝。在另一範例中，IC封裝1650可以是晶圓級晶片規模封裝(WLCSP)或面板扇出(FO)封裝。儘管在圖9的IC封裝1650中顯示單一晶粒1656，IC封裝1650可以包含多個晶粒1656。IC封裝1650可以包含額外的被動部件，如設置在封裝基板1652的第一表面1672或第二表面1674上的表面安裝電阻器、電容器和電感器。更一般地，IC封裝1650可以包含本領域中已知的任何其它主動或被動部件。
圖10是根據本文揭露的任何實施例的可包含含有一或多個裝置層互連102、IC結構100或3D IC 400的一或多個晶粒的IC裝置組件1700的橫截面側視圖。IC裝置組件1700包含設置在電路板1702(其可以例如是主機板)上的多個部件。IC裝置組件1700包含設置在電路板1702的第一表面1740和電路板1702的相對第二表面1742上的部件；通常，部件可以設置在一個或兩個面1740和1742上。下面參考IC裝置組件1700討論的任何IC封裝可以採用上面參考圖9所討論的IC封裝1650的任何實施例的形式。
在一些實施例中，電路板1702可以是包含藉由多層介電質材料彼此分離並且藉由導電通孔相互連接的多個金屬層的印刷電路板(PCB)。可以用所需的電路圖案形成任何一或多個金屬層，以在耦接到電路板1702的部件之間路由電訊號(選擇性地與其它金屬層結合)。在其它實施例中，電路板1702可以是非PCB基板。
圖10中所示的IC裝置組件1700包含藉由耦接部件1716耦接到電路板1702的第一表面1740的中介層上封裝結構1736。耦接部件1716可以將中介層上封裝結構1736電耦接和機械耦接到電路板1702，並且可包含焊球(如圖10所示)、插座的凸形和凹形部分、黏合劑、底部填充材料和/或任何其它合適的電子和/或機械耦接結構。
中介層上封裝結構1736可以包含藉由耦接部件1718耦接到中介層1704的IC封裝1720。可以針對應用採取任何合適形式的耦接部件1718，諸如上面參考耦接部件1716討論的形式。儘管圖10中顯示單一IC封裝1720，多個IC封裝可以被耦接到中介層1704；實際上，額外的中介層可以被耦接到中介層1704。中介層1704可以提供用於將電路板1702和IC封裝1720橋接的居間基板。IC封裝1720可以例如是或包含晶粒(圖8的晶粒1502)、IC裝置(例如，圖10的IC裝置1600)，或任何其它合適的部件。通常，中介層1704可以將連接擴展到更寬的間距或者將連接重新路由到不同的連接。例如，中介層1704可以將IC封裝1720(例如，晶粒)耦接到耦接部件1716的一組BGA導電接點，以耦接到電路板1702。在圖10所示的實施例中，IC封裝1720和電路板1702附接到中介層1704的相對側；在其它實施例中，IC封裝1720和電路板1702可以附接到中介層1704的同一側。在一些實施例中，三個或更多個部件可以藉由中介層1704的方式互連。
在一些實施例中，中介層1704可以被形成為包含藉由多層介電質材料彼此分離並且藉由導電通孔相互連接的多個金屬層的PCB。在一些實施例中，中介層1704可以由環氧樹脂、玻璃纖維增強環氧樹脂、具有無機填料的環氧樹脂、陶瓷材料或諸如聚醯亞胺的聚合物材料形成。在一些實施例中，中介層1704可以由交替的剛性或柔性材料形成，其可以包含上述用於半導體基板的相同材料，諸如矽、鍺和其它III-V族和IV族材料。中介層1704可以包含金屬互連1708和通孔1710，包含但不限於穿矽通孔(TSV)1706。中介層1704還可以包含含有被動與主動裝置兩者的嵌入式裝置1714。這些裝置可以包含但不限於電容器、去耦電容器、電阻器、電感器、熔絲、二極體、變壓器、感測器、靜電放電(ESD)裝置和記憶體裝置。更複雜的裝置，如射頻裝置、功率放大器、電源管理裝置、天線、陣列、感測器、微機電系統(MEMS)裝置也可以形成在中介層1704上。中介層上封裝結構1736可以採用本領域中已知的任何中介層上封裝結構的形式。
IC裝置組件1700可以包含藉由耦接部件1722耦接到電路板1702的第一表面1740的IC封裝1724。耦接部件1722可以採取任何上面參考耦接部件1716討論的任何實施例的形式，而IC封裝1724可以採用上面參考IC封裝1720討論的任何實施例的形式。
圖10中所示的IC裝置組件1700包含藉由耦接部件1728耦接到電路板1702的第二表面1742的堆疊式封裝結構1734。堆疊式封裝結構1734可以包含藉由耦接部件1730耦接在一起的IC封裝1726和IC封裝1732，使得IC封裝1726設置在電路板1702和IC封裝1732之間。耦接部件1728和1730可以採用上面討論的耦接部件1716的任何實施例的形式，而IC封裝1726和1732可以採用上面討論的IC封裝1720的任何實施例的形式。可以根據本領域中已知的任何堆疊式封裝結構來配置堆疊式封裝結構1734。
圖11是根據本文揭露的任何實施例的範例電子裝置1800的方塊圖，該電子裝置1800可以包含一或多個裝置層互連102、IC結構100或3D IC 400。例如，電子裝置1800的任何合適的部件可包含本文揭露的IC封裝1650、IC裝置1600或晶粒1502中的一或多個。圖11中顯示如包含在電子裝置1800中的許多部件，但是可以省略或複製這些部件中的任何一或多個，以適合於該應用。在一些實施例中，電子裝置1800中包含的一些或所有部件可以附接到一或多個主機板。在一些實施例中，這些部件中的一些或全部被製造到單一系統單晶片(SoC)晶粒上。
此外，在各種實施例中，電子裝置1800可以不包含圖11中所示的部件中的一或多個，但電子裝置1800可以包含用於耦接到一或多個部件的介面電路。例如，電子裝置1800可以不包含顯示裝置1806，但是可以包含顯示裝置1806可以耦接到的顯示裝置介面電路(例如，連接器和驅動器電路)。在另一組範例中，電子裝置1800可以不包含音訊輸入裝置1824或音訊輸出裝置1808，但是可以包含音訊輸入裝置1824或音訊輸出裝置1808可以耦接到的音訊輸入或輸出裝置介面電路(例如，連接器和支援電路)。
電子裝置1800可以包含處理裝置1802(例如，一或多個處理裝置)。如這裡所使用的，用語「處理裝置」或「處理器」可以指處理來自暫存器和/或記憶體的電子資料以將所述電子資料轉換成可以儲存在暫存器和/或記憶體中的其它電子資料的任何裝置或裝置的一部分。處理裝置1802可以包含一或多個數位訊號處理器(DSP)、特殊應用積體電路(ASIC)、中央處理單元(CPU)、圖形處理單元(GPU)、加密處理器(在硬體內執行加密演算法的專用處理器)、伺服器處理器或任何其它合適的處理裝置。電子裝置1800可以包含記憶體1804，其本身可以包含一或多個記憶體裝置，諸如揮發性記憶體(例如，動態隨機存取記憶體(DRAM))、非揮發性記憶體(例如，唯讀記憶體(ROM))、快閃記憶體、固態記憶體和/或硬碟。在一些實施例中，記憶體1804可以包含與處理裝置1802共用晶粒的記憶體。此記憶體可以用作快取記憶體，並且可以包含嵌入式動態隨機存取記憶體(eDRAM)或自旋轉移力矩磁性隨機存取記憶體(STT-MRAM)。
在一些實施例中，電子裝置1800可以包含通訊晶片1812(例如，一或多個通訊晶片)。例如，通訊晶片1812可以被配置用於管理用於向電子裝置1800傳送資料和從電子裝置1800傳送資料的無線通訊。用語「無線」及其衍生詞可以用於描述可以透過非固定媒體使用調變電磁輻射來傳送資料的電路、裝置、系統、方法、技術、通訊通道等。該用語並不暗示相關裝置不包含任何佈線，儘管在一些實施例中它們可能不包含任何佈線。
通訊晶片1812可以實現多種無線標準或協定中的任何一種，包含但不限於電子和電機工程師協會(IEEE)標準，其包含Wi-Fi(IEEE 802.11系列)、IEEE 802.16標準(例如，IEEE 802.16-2005修訂版)、長期演進(LTE)計畫以及任何修訂版、更新版和/或再版(例如，高階LTE計畫、超行動寬帶(UMB)計畫(也稱為「3GPP2」)等)。IEEE 802.16相容寬帶無線存取(BWA)網路通常被稱為WiMAX網路，其代表全球微波連接互通，其是通過IEEE 802.16標準的一致性和互操作性測試的產品的認證符號。通訊晶片1812可以根據全球行動通訊系統(GSM)、通用封包無線電服務(GPRS)、通用行動電信系統(UMTS)、高速封包存取(HSPA)、演進的HSPA(E-HSPA)或LTE網路來操作。通訊晶片1812可以根據用於GSM演進的增強資料(EDGE)、GSM EDGE無線電存取網路(GERAN)、通用地面無線電存取網路(UTRAN)或演進UTRAN(E-UTRAN)來操作。通訊晶片1812可以根據分碼多重存取(CDMA)、分時多重存取(TDMA)、數位增強無線電信(DECT)、演進資料最佳化(EV-DO)及其衍生物，以及被指定為3G、4G、5G等的任何其它無線協定。在其它實施例中，通訊晶片1812可以根據其它無線協定來操作。電子裝置1800可以包含天線1822以促進無線通訊和/或接收其它無線通訊(諸如AM或FM無線電傳輸)。
在一些實施例中，通訊晶片1812可以管理有線通訊，諸如電、光或任何其它合適的通訊協定(例如，乙太網路)。如上所述，通訊晶片1812可以包含多個通訊晶片。例如，第一通訊晶片1812可以專用於諸如Wi-Fi或藍牙的短程無線通訊，而第二通訊晶片1812可以專用於諸如全球定位系統(GPS)、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO或其它的遠程無線通訊。在一些實施例中，第一通訊晶片1812可以專用於無線通訊，而第二通訊晶片1812可以專用於有線通訊。
電子裝置1800可包含電池/電源電路1814。電池/電源電路1814可包含一或多個能量儲存裝置(例如，電池或電容器)和/或用於將電子裝置1800的部件耦接到與電子裝置1800分開的能量源(例如，AC線路電源)的電路。
電子裝置1800可包含顯示裝置1806(或對應的介面電路，如上文所討論的)。顯示裝置1806可以包含任何視覺指示器，諸如抬頭顯示器、電腦監視器、投影機、觸控螢幕顯示器、液晶顯示器(LCD)、發光二極體顯示器或平板顯示器。
電子裝置1800可包含音訊輸出裝置1808(或對應的介面電路，如上文所討論的)。音訊輸出裝置1808可以包含產生可聽指示器的任何裝置，諸如揚聲器、頭戴式耳機或耳塞式耳機。
電子裝置1800可包含音訊輸入裝置1824(或對應的介面電路，如上文所討論的)。音訊輸入裝置1824可以包含產生表示聲音的訊號的任何裝置，諸如麥克風、麥克風陣列或數位儀器(例如，具有樂器數位介面(MIDI)輸出的儀器)。
電子裝置1800可以包含GPS裝置1818(或對應的介面電路，如上文所討論的)。GPS裝置1818可以與基於衛星的系統進行通訊，並且可以接收電子裝置1800的位置，如本領域中已知的。
電子裝置1800可包含其它輸出裝置1810(或對應的介面電路，如上文所討論的)。其它輸出裝置1810的範例可以包含音訊編解碼器、視訊編解碼器、印表機、用於向其它裝置提供資訊的有線或無線發送器，或額外的儲存裝置。
電子裝置1800可包含其它輸入裝置1820(或對應的介面電路，如上文所討論的)。其它輸入裝置1820的範例可以包含加速度計、陀螺儀、羅盤、影像拍攝裝置、鍵盤，諸如滑鼠的游標控制裝置、觸控筆、觸摸板、條碼讀取器、快速響應(QR)代碼閱讀器、任何感測器或射頻識別(RFID)閱讀器。
電子裝置1800可具有任何所需的形狀因子，諸如手持式或行動電子裝置(例如，蜂巢式電話、智慧型電話、行動網際網路裝置、音樂播放器、平板電腦、膝上型電腦、小筆電、超輕薄筆電、個人數位助理(PDA)、超行動個人電腦等)、桌上型電子裝置、伺服器或其它聯網計算部件、印表機、掃描器、監視器、機上盒、娛樂控制單元、車輛控制單元、數位相機、數位視訊記錄器或可穿戴電子裝置。在一些實施例中，電子裝置1800可以是處理資料的任何其它電子裝置。
下面的段落提供了本文揭露的實施例的各種的範例。
範例1是積體電路(IC)晶粒，包含：含有電晶體陣列的裝置層；該裝置層的背側上的背側互連；以及該裝置層中的裝置層互連，其電耦接到該背側互連，其中該裝置層互連係在該裝置層互連的第一表面與第一源極/汲極區域導電接觸並且在該裝置層互連的第二、相對表面與第二源極/汲極區域導電接觸。
範例2包含範例1的標的，並且進一步指明該第一源極/汲極區域係在半導體鰭的第一部分中，而該第二源極/汲極區域係在該半導體鰭的第二部分中。
範例3包含範例2的標的，並且進一步指明該裝置層互連延伸穿過該半導體鰭。
範例4包含範例1至3中任意者的標的，並且進一步指明該裝置層互連具有錐形輪廓。
範例5包含範例1至4中任意者的標的，並且進一步指明該裝置層互連的該第一表面與源極/汲極電極接觸。
範例6包含範例1至5中任意者的標的，並且進一步指明該裝置層互連的頂表面與源極/汲極電極接觸。
範例7包含範例1至6中任意者的標的，並且進一步指明該裝置層互連係在該電晶體陣列的虛設閘極區域中。
範例8包含範例1至7中任意者的標的，並且進一步指明該裝置層互連係在第一虛設閘極和第二虛設閘極之間。
範例9包含範例1至8中任意者的標的，並且進一步指明該裝置層互連係在第一隔離溝槽和第二隔離溝槽之間。
範例10包含範例1至9中任意者的標的，並且進一步指明該裝置層互連係穿過第一半導體鰭的第一裝置層互連，該IC晶粒還包含穿過第二半導體鰭的第二裝置層互連，而該第一半導體鰭係與該第二半導體鰭相鄰。
範例11包含範例10的標的，並且進一步指明該第一裝置層互連係耦接到正電壓平面，而該第二裝置層互連係耦接到負電壓平面。
範例12包含範例1至11中任意者的標的，並且進一步指明該裝置層互連延伸穿過複數個相鄰的半導體鰭。
範例13包含範例1至12中任意者的標的，並且還包含：在該裝置層的前側上的前側互連；其中該裝置層互連係用以將該前側互連與該背側互連電耦接。
範例14包含範例13的標的，並且還包含用以將該裝置層互連電耦接到該前側互連的通孔。
範例15是一種製造積體電路(IC)結構的方法，包含：沿著半導體鰭形成電晶體陣列；以及在該電晶體陣列中形成裝置層互連，其中該裝置層互連係與該電晶體陣列的多個不同的源極/汲極區域電接觸。
範例16包含範例15的標的，並且進一步指明形成該裝置層互連包含形成穿過該半導體鰭的溝槽並且用金屬填充該溝槽。
範例17包含範例16的標的，並且還包含：在形成該溝槽之前，形成與該多個不同的源極/汲極區域接觸的多個不同的源極/汲極電極。
範例18包含範例16的標的，並且還包含：在用金屬填充該溝槽之後，形成與該多個不同的源極/汲極區域及該金屬接觸的源極/汲極電極。
範例19包含範例16至18中任意者的標的，並且進一步指明該溝槽具有在100奈米和200奈米之間的深度。
範例20包含範例15至19中任意者的標的，並且還包含：在形成該裝置層互連之前，橫跨該半導體鰭的一部分形成隔離溝槽。
範例21包含範例15至20中任意者的標的，並且還包含：在形成該裝置層互連之後，在該裝置層互連上方形成一組互連。
範例22包含範例21的標的，並且進一步指明該組互連是第一組互連，並且該方法還包含：在形成第一組互連之後，移除該半導體鰭下方的半導體材料；以及在移除該半導體材料之後，形成該裝置層互連下方的第二組互連，其中該裝置層互連將該第一組互連中的至少一個互連與該第二組互連中的至少一個互連電耦接。
範例23是一種計算裝置，包含：電路板；以及耦接到該電路板的積體電路(IC)晶粒，其中該IC晶粒包含含有沿著半導體鰭的電晶體陣列的裝置層，以及該電晶體陣列中的裝置層互連，其中該裝置層互連係與該電晶體陣列的多個不同的源極/汲極區域電接觸。
範例24包含範例23的標的，並且進一步包含一或多個天線、顯示器或耦接到該IC晶粒的記憶體裝置。
範例25包含範例23至24中任意者的標的，並且還包含：該裝置層的背側上的背側互連；其中該裝置層互連係與該背側互連導電接觸。
範例26包含範例25的標的，並且還包含：在該裝置層的前側上的前側互連；其中該裝置層互連係用以將該前側互連與該背側互連電耦接。
範例27包含範例23至26中任意者的標的，並且還指明了該裝置層互連穿過該半導體鰭延伸。
範例28包含範例23至27中任意者的標的，並且進一步指明該裝置層互連具有錐形輪廓。
範例29包含範例23至28中任意者的標的，並且進一步指明該裝置層互連的頂部表面係與源極/汲極電極接觸。
範例30包含範例23至29中任意者的標的，並且進一步指明該裝置層互連係在該電晶體陣列的虛設閘極區域中。
範例31包含範例23至30中任意者的標的，並且進一步指明該裝置層互連係在第一虛設閘極和第二虛設閘極之間。
範例32包含範例23至31中任意者的標的，並且進一步指明該裝置層互連係在第一隔離溝槽和第二隔離溝槽之間。
範例33包含範例23至32中任意者的標的，並且進一步指明該裝置層互連係穿過第一半導體鰭的第一裝置層互連，該IC晶粒還包含穿過第二半導體鰭的第二裝置層互連，而該第一半導體鰭係與該第二半導體鰭相鄰。
範例34包含範例33的標的，並且進一步指明該第一裝置層互連係耦接到正電壓平面，而該第二裝置層互連係耦接到負電壓平面。
範例35包含範例23至34中任意者的標的，並且進一步指明該裝置層互連穿過相鄰的複數個半導體鰭延伸。
範例36是一種積體電路(IC)封裝，包含：封裝基板；以及耦接到該封裝基板的IC晶粒，其中該IC晶粒包含裝置層、該裝置層的背側上的背側互連，以及該裝置層中的裝置層互連，其電耦接到該背側互連，其中該裝置層互連係與兩個不同的源極/汲極區域導電接觸。
範例37包含範例36的標的，並且進一步指明該IC晶粒係藉由焊料耦接到該封裝基板。
範例38包含範例36至37中任意者的標的，並且還包含該IC晶粒周圍的模製材料。
100:IC結構 102:裝置層互連 104:鰭 106:閘極堆疊 108:S/D電極 126:介電質 128:前側互連 130:背側互連 132:通孔 103:裝置層 105:介電質材料 112:閘極電極層 114:閘極電極層 116:閘極電極層 118:閘極介電質 120:S/D電極層 122:S/D電極層 124:間隔件 134:第一部分 136:第二部分 133:隔離材料 135:S/D區域 101A:電晶體 101B:電晶體 102A:裝置層互連 102B:裝置層互連 107-1:邏輯單元 107-2:邏輯單元 128A:互連 128B:互連 128A-1:互連 128B-1:互連 128A-2:互連 128B-2:互連 400:3D IC 450:通孔 452:晶片級接點 M1、M2、M3、M4、M5:互連層 M-1、M-2、M-3:背側互連層 1500:晶圓 1502:晶粒 1650:IC封裝 1652:封裝基板 1654:導電接點 1656:晶粒 1658:第一級互連 1660:導電接點 1662:導電通路 1664:導電接點 1666:底部填充材料 1668:模製化合物 1670:第二級互連 1672:第一表面 1674:第二表面 1700:IC裝置組件 1702:電路板 1704:中介層 1706:穿矽通孔（TSV） 1708:金屬互連 1710:通孔 1714:嵌入式裝置 1716:耦接部件 1718:耦接部件 1720:IC封裝 1722:耦接部件 1724:IC封裝 1726:IC封裝 1728:耦接部件 1730:耦接部件 1732:IC封裝 1734:堆疊式封裝結構 1736:中介層上封裝結構 1740:第一表面 1742:第二表面 1800:電子裝置 1802:處理裝置 1804:記憶體 1806:顯示裝置 1808:音訊輸出裝置 1810:其它輸出裝置 1812:通訊晶片 1814:電池/電源電路 1818:GPS裝置 1820:其它輸入裝置 1822:天線 1824:音訊輸入裝置
圖1A至1C是根據各種實施例的包含積體電路(IC)結構的裝置層中的裝置層互連的IC結構的各種視圖。
圖2A至2C是根據各種實施例的包含IC結構的裝置層中的裝置層互連的另一IC結構的各種視圖。
圖3A至3C是根據各種實施例的包含IC結構的裝置層中的裝置層互連的另一IC結構的各種視圖。
圖4A至4C是根據各種實施例的包含IC結構的裝置層中的裝置層互連的另一IC結構的各種視圖。
圖5A至5C是根據各種實施例的包含IC結構的裝置層中的裝置層互連的另一IC結構的各種視圖。
圖6是根據各種實施例的包含IC結構的裝置層中的裝置層互連的另一IC結構的上視圖。
圖7顯示根據各種實施例的三維(3D)IC的橫截面側視圖，其包含在3D IC的裝置層中的裝置層互連，以電耦接3D IC的前側互連與背側互連。
圖8是根據本文揭露的任何實施例的可以包含裝置層互連的晶圓和晶粒的上視圖。
圖9是根據各種實施例的可以包含裝置層互連的IC封裝的橫截面側視圖。
圖10是根據本文揭露的任何實施例的可以包含裝置層互連的IC裝置組件的橫截面側視圖。
圖11是根據本文揭露的任何實施例的可以包含裝置層互連的範例電子裝置的方塊圖。
100:IC結構
102:裝置層互連
104:鰭
106:閘極堆疊
108:S/D電極
126:介電質
128:前側互連
130:背側互連
132:通孔

Claims (11)

  1. 一種積體電路(IC)晶粒，包含：含有電晶體陣列的裝置層；互連層中的背側互連，該互連層在該裝置層的背側上；以及該裝置層中的裝置層互連，其電耦接到該背側互連，其中該裝置層互連係在該裝置層互連的第一表面與第一源極/汲極區域導電接觸並且在該裝置層互連的第二表面與第二源極/汲極區域導電接觸，該裝置層互連的該第二表面與該裝置層互連的該第一表面相對。
  2. 如申請專利範圍第1項的IC晶粒，其中該第一源極/汲極區域係在半導體鰭的第一部分中，而該第二源極/汲極區域係在該半導體鰭的第二部分中。
  3. 如申請專利範圍第2項的IC晶粒，其中該裝置層互連延伸穿過該半導體鰭。
  4. 如申請專利範圍第1項的IC晶粒，其中該裝置層互連具有錐形輪廓。
  5. 如申請專利範圍第1項的IC晶粒，其中該裝置層互連的該第一表面與源極/汲極電極接觸。
  6. 如申請專利範圍第1項的IC晶粒，其中該裝置層互連的頂表面與源極/汲極電極接觸。
  7. 如申請專利範圍第1項的IC晶粒，其中該裝置層互連係在該電晶體陣列的虛設閘極區域中。
  8. 如申請專利範圍第1項的IC晶粒，其中該裝置層互連係在第一隔離溝槽和第二隔離溝槽之間。
  9. 如申請專利範圍第1項的IC晶粒，其中該裝置層互連係穿過第一半導體鰭的第一裝置層互連，該IC晶粒還包含穿過第二半導體鰭的第二裝置層互連，而該第一半導體鰭係與該第二半導體鰭相鄰。
  10. 如申請專利範圍第9項的IC晶粒，其中該第一裝置層互連係耦接到正電壓平面，而該第二裝置層互連係耦接到負電壓平面。
  11. 如申請專利範圍第1項的IC晶粒，其中該裝置層互連延伸穿過複數個相鄰的半導體鰭。
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3514833B1 (en) * 2018-01-22 2022-05-11 GLOBALFOUNDRIES U.S. Inc. A semiconductor device and a method
JP2020031149A (ja) * 2018-08-23 2020-02-27 キオクシア株式会社 半導体メモリ及び半導体メモリの製造方法
KR102904447B1 (ko) * 2019-07-23 2025-12-29 삼성전자주식회사 반도체 장치
JP2021052376A (ja) * 2019-09-20 2021-04-01 株式会社村田製作所 高周波モジュールおよび通信装置
JP2021048565A (ja) * 2019-09-20 2021-03-25 株式会社村田製作所 高周波モジュールおよび通信装置
US11296040B2 (en) * 2019-12-19 2022-04-05 Intel Corporation Electrostatic discharge protection in integrated circuits
US20210202472A1 (en) * 2019-12-27 2021-07-01 Intel Corporation Integrated circuit structures including backside vias
DE102020129842A1 (de) * 2020-03-31 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Finfet-vorrichtungen mit rückseitiger stromschiene und rückseitiger selbstjustierender durchkontaktierung
US11362213B2 (en) * 2020-03-31 2022-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing a FinFET device with a backside power rail and a backside self-aligned via by etching an extended source trench
DE102020122823B4 (de) 2020-05-12 2022-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtungen mit entkopplungskondensatoren
DE102021100627B4 (de) * 2020-05-15 2024-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Integrierte schaltungsvorrichtung und verfahren
US12021033B2 (en) 2020-05-15 2024-06-25 Taiwan Semiconductor Manufacturing Ltd. Integrated circuit device having active region coupled to metal layers on opposite sides of substrate, and method
US11437379B2 (en) 2020-09-18 2022-09-06 Qualcomm Incorporated Field-effect transistors (FET) circuits employing topside and backside contacts for topside and backside routing of FET power and logic signals, and related complementary metal oxide semiconductor (CMOS) circuits
US11404374B2 (en) * 2020-09-30 2022-08-02 Qualcomm Incorporated Circuits employing a back side-front side connection structure for coupling back side routing to front side routing, and related complementary metal oxide semiconductor (CMOS) circuits and methods
EP4002471A1 (en) * 2020-11-12 2022-05-25 Commissariat à l'Energie Atomique et aux Energies Alternatives Hybrid resistive memory
US12464771B2 (en) * 2021-01-22 2025-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing thereof
CN114823888B (zh) * 2021-01-22 2025-10-03 联华电子股份有限公司 高电子迁移率晶体管及其制作方法
US12261115B2 (en) 2021-01-27 2025-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing thereof
US12317551B2 (en) * 2021-03-26 2025-05-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices including backside power rails and methods of manufacture
KR20220147922A (ko) * 2021-04-28 2022-11-04 삼성전자주식회사 반도체 패키지
US20220406773A1 (en) * 2021-06-21 2022-12-22 Intel Corporation Integrated circuit structures with backside self-aligned conductive pass-through contact
US12506078B2 (en) * 2021-08-30 2025-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices with front side to backside conductive paths and methods of fabrication thereof
US20230197612A1 (en) * 2021-12-20 2023-06-22 Intel Corporation Backside power delivery network and signal routing
US20230299068A1 (en) * 2022-03-21 2023-09-21 Apple Inc. Control Signal Route Through Backside Layers for High Performance Standard Cells
US20230299001A1 (en) * 2022-03-21 2023-09-21 Apple Inc. Dual Contact and Power Rail for High Performance Standard Cells
JP2025509792A (ja) * 2022-03-21 2025-04-11 アップル インコーポレイテッド 高性能スタンダードセルのためのデュアルコンタクト及び電力レール
US12543555B2 (en) 2022-03-21 2026-02-03 Apple Inc. Backside routing implementation in SRAM arrays
US12438085B2 (en) * 2022-05-11 2025-10-07 International Business Machines Corporation Via to backside power rail through active region
US12511463B2 (en) 2022-08-31 2025-12-30 Apple Inc. Backside contacts for signal routing
US20240112916A1 (en) * 2022-09-30 2024-04-04 Intel Corporation Metal gate cut formed after source and drain contacts
US20250096075A1 (en) * 2023-09-18 2025-03-20 Qualcomm Incorporated Memory cell structures using full backside connectivity

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150179766A1 (en) * 2013-12-20 2015-06-25 Globalfoundries Inc. Buried local interconnect in finfet structure
US9711501B1 (en) * 2016-09-26 2017-07-18 International Business Machines Corporation Interlayer via
TW201735180A (zh) * 2015-12-23 2017-10-01 英特爾股份有限公司 藉由背面揭露摻雜半導體結構之子鰭區域的方法與相關裝置
EP3324436A1 (en) * 2016-11-21 2018-05-23 IMEC vzw An integrated circuit chip with power delivery network on the backside of the chip

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7563713B2 (en) * 2005-02-23 2009-07-21 Teledyne Scientific & Imaging, Llc Semiconductor devices having plated contacts, and methods of manufacturing the same
JP5096669B2 (ja) * 2005-07-06 2012-12-12 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
KR100655664B1 (ko) * 2005-07-08 2006-12-08 삼성전자주식회사 스택형 반도체 장치 및 그 제조 방법
KR100806339B1 (ko) * 2006-10-11 2008-02-27 삼성전자주식회사 3차원적으로 배열된 메모리 셀들을 구비하는 낸드 플래시메모리 장치 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150179766A1 (en) * 2013-12-20 2015-06-25 Globalfoundries Inc. Buried local interconnect in finfet structure
TW201735180A (zh) * 2015-12-23 2017-10-01 英特爾股份有限公司 藉由背面揭露摻雜半導體結構之子鰭區域的方法與相關裝置
US9711501B1 (en) * 2016-09-26 2017-07-18 International Business Machines Corporation Interlayer via
EP3324436A1 (en) * 2016-11-21 2018-05-23 IMEC vzw An integrated circuit chip with power delivery network on the backside of the chip

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