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TWI816165B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

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TWI816165B
TWI816165B TW110129503A TW110129503A TWI816165B TW I816165 B TWI816165 B TW I816165B TW 110129503 A TW110129503 A TW 110129503A TW 110129503 A TW110129503 A TW 110129503A TW I816165 B TWI816165 B TW I816165B
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新居雅人
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日商鎧俠股份有限公司
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Abstract

實施方式提供一種能夠較先前更小型化的半導體裝置。實施方式的半導體裝置10包括：設置在基板20的上方的絕緣層21、設置在絕緣層21內的導電體110、設置在絕緣層21內且在和基板20的表面平行的第一方向上與導電體110相向的導電體120、以及設置在導電體110與導電體120之間的絕緣膜130。第一方向上的絕緣膜130的厚度小於第一方向上的導電體110的厚度及第一方向上的導電體120的厚度的任一者。絕緣膜130的相對介電常數高於絕緣層21的相對介電常數。導電體110與導電體120在與第一方向交叉且與基板20平行的第二方向上延伸。

Description

半導體裝置及其製造方法
本發明的實施方式有關於一種半導體裝置及其製造方法。
在例如反及閘（NAND）型快閃記憶體般的半導體裝置中，在覆蓋基板表面的絕緣層的內側，形成包括電晶體或電容元件、以及配線層的電路。
所述電路中包括的電容元件為了確保符合設計值的電容，需要一定程度的大小。在使半導體裝置小型化時，電容元件的形狀或配置有時會成為其阻礙。
本發明要解決的課題在於提供一種能夠較先前更小型化的半導體裝置。
實施方式的半導體裝置包括：設置在基板的上方的絕緣層、設置在絕緣層內的第一導電體、設置在絕緣層內且在與基板的表面平行的第一方向上與第一導電體相向的第二導電體、以及形成在第一導電體與第二導電體之間的第一絕緣膜。第一方向上的第一絕緣膜的厚度小於第一方向上的第一導電體的厚度及所述第一方向上的第二導電體的厚度的任一者。第一絕緣膜的相對介電常數高於絕緣層的相對介電常數。第一導電體與第二導電體在和第一方向交叉且和基板平行的第二方向上延伸。
以下，參照圖式對本實施方式進行說明。為了容易理解說明，在各圖式中對同一構成要素盡可能標注同一符號，並省略重覆的說明。
對第一實施方式進行說明。本實施方式的半導體裝置10是構成為NAND型快閃記憶體的非揮發性的記憶裝置。圖1中以框圖的形式示出包括半導體裝置10的記憶體系統的結構例。該記憶體系統包括記憶體控制器1及半導體裝置10。再者，在圖1的記憶體系統中實際上設置有多個半導體裝置10，但是在圖1中只圖示了其中的一個。關於半導體裝置10的具體結構將在後面說明。該記憶體系統可與未圖示的主機連接。主機例如是個人電腦或可攜式終端等電子設備。
記憶體控制器1按照來自主機的寫入請求來控制向半導體裝置10的資料的寫入。另外，記憶體控制器1按照來自主機的讀出請求來控制自半導體裝置10的資料的讀出。
在記憶體控制器1與半導體裝置10之間，發送接收晶片賦能訊號/CE（Chip Enable）、就緒忙碌訊號/RB（Ready Busy）、命令鎖存賦能訊號CLE（Command Latch Enable）、位址鎖存賦能訊號ALE（Address Latch Enable）、寫入賦能訊號/WE（Write Enable）、讀取賦能訊號RE（Read Enable）、/RE、寫入保護訊號/WP（Write Protect）、作為資料的訊號DQ＜7：0＞、資料選通訊號DQS、/DQS的各訊號。
晶片賦能訊號/CE是用於使半導體裝置10賦能的訊號。就緒忙碌訊號/RB是用於表示半導體裝置10是就緒狀態還是忙碌狀態的訊號。「就緒狀態」是指接收來自外部的命令的狀態。「忙碌狀態」是指不接收來自外部的命令的狀態。命令鎖存賦能訊號CLE是表示訊號DQ＜7：0＞為命令的訊號。位址鎖存賦能訊號ALE是表示訊號DQ＜7：0＞為位址的訊號。寫入賦能訊號/WE是用於將接收到的訊號取入半導體裝置10的訊號，在每次由記憶體控制器1接收命令、位址、及資料時被斷言。記憶體控制器1指示半導體裝置10在訊號/WE為「L（Low）」（低）電平的期間取入訊號DQ＜7：0＞。
讀取賦能訊號RE、/RE是用於記憶體控制器1自半導體裝置10讀出資料的訊號。該些例如用於控制輸出訊號DQ＜7：0＞時的半導體裝置10的運作定時。寫入保護訊號/WP是用於對半導體裝置10指示禁止資料寫入及刪除的訊號。訊號DQ＜7：0＞是在半導體裝置10與記憶體控制器1之間被發送接收的資料的實體，包含命令、位址、及資料。資料選通訊號DQS、/DQS是用於控制訊號DQ＜7：0＞的輸入輸出的定時的訊號。
記憶體控制器1包括隨機存取記憶體（Random Access Memory，RAM）301、處理器302、主機介面303、錯誤檢查及校正（Error Check and Correct，ECC）電路304、及記憶體介面305。RAM 301、處理器302、主機介面303、ECC電路304以及記憶體介面305彼此藉由內部匯流排306而連接。
主機介面303將自主機接收到的請求、用戶資料（寫入資料）等輸出到內部匯流排306。另外，主機介面303將自半導體裝置10讀出的用戶資料、來自處理器302的響應等發送給主機。
記憶體介面305基於處理器302的指示，控制將用戶資料等寫入半導體裝置10的處理、及自半導體裝置10讀出的處理。
處理器302統括性地控制記憶體控制器1。處理器302例如是中央處理單元（Central Processing Unit，CPU）或微處理單元（Micro Processing Unit，MPU）等。在自主機經由主機介面303接收到請求的情況下，處理器302進行按照該請求的控制。例如，處理器302按照來自主機的請求，對記憶體介面305指示向半導體裝置10寫入用戶資料及同位。另外，處理器302按照來自主機的請求，對記憶體介面305指示自半導體裝置10讀出用戶資料及同位。
處理器302針對蓄積在RAM 301中的用戶資料，決定半導體裝置10上的保存區域（記憶體區域）。用戶資料經由內部匯流排306保存於RAM 301。處理器302對作為寫入單位的頁單位的資料（頁資料）實施記憶體區域的決定。以下，將保存在半導體裝置10的一頁中的用戶資料亦稱為「單位（unit）資料」。單位資料一般被編碼而作為碼字保存在半導體裝置10中。在本實施方式中，編碼並非必須。記憶體控制器1可不編碼而將單位資料保存在半導體裝置10中，但圖1示出了作為一個結構例而進行編碼的結構。在記憶體控制器1不進行編碼的情況下，頁資料與單位資料一致。另外，可基於一個單位資料生成一個碼字，亦可基於分割了單位資料的分割資料生成一個碼字。另外，亦可使用多個單位資料來生成一個碼字。
處理器302對每個單位資料決定寫入目標的半導體裝置10的記憶體區域。對半導體裝置10的記憶體區域分配有物理位址。處理器302使用物理位址來管理單位資料的寫入目標的記憶體區域。處理器302指定所決定的記憶體區域（物理位址），並指示記憶體介面305將用戶資料寫入半導體裝置10。處理器302管理用戶資料的邏輯位址（主機管理的邏輯位址）與物理位址的對應。處理器302在接收到來自主機的包含邏輯位址的讀出請求時，確定與邏輯位址對應的物理位址，指定物理位址並向記憶體介面305指示用戶資料的讀出。
ECC電路304對保存在RAM 301中的用戶資料進行編碼，生成碼字。另外，ECC電路304對自半導體裝置10讀出的碼字進行解碼。
RAM 301將自主機接收到的用戶資料暫時保存至記憶在半導體裝置10為止，或者將自半導體裝置10讀出的資料暫時保存至發送到主機為止。RAM 301例如是靜態隨機存取記憶體（Static Random Access Memory，SRAM）或動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）等通用記憶體。
圖1中示出了記憶體控制器1分別包括ECC電路304及記憶體介面305的結構例。但是，ECC電路304可內置在記憶體介面305中。另外，ECC電路304亦可內置在半導體裝置10中。對圖1所示的各要素的具體結構或配置並無特別限定。
在自主機接收到寫入請求時，圖1的記憶體系統按如下方式運作。處理器302將作為寫入對象的資料暫時記憶在RAM 301中。處理器302讀出儲存在RAM 301中的資料，並輸入到ECC電路304。ECC電路304對輸入的資料進行編碼，並將碼字輸入到記憶體介面305。記憶體介面305將所輸入的碼字寫入半導體裝置10。
在自主機接收到的讀出請求時，圖1的記憶體系統按如下方式運作。記憶體介面305將自半導體裝置10讀出的碼字輸入到ECC電路304。ECC電路304對輸入的碼字進行解碼，並將解碼後的資料儲存在RAM 301中。處理器302將儲存在RAM 301中的資料經由主機介面303發送至主機。
說明半導體裝置10的結構。如圖2所示，半導體裝置10包括記憶體單元陣列430、感測放大器440、列解碼器450、輸入輸出電路401、邏輯控制電路402、定序器421、寄存器422、電壓生成電路423、輸入輸出用焊墊群411、邏輯控制用焊墊群412、及電源輸入用端子群413。
記憶體單元陣列430是記憶資料的部分。記憶體單元陣列430具有與多條位元線BL及多條字線WL相關聯的多個記憶體單元電晶體MT。各個記憶體單元電晶體MT作為用於記憶資訊的記憶體單元發揮作用。稍後將參照圖3至圖6說明記憶體單元陣列430的具體結構。
感測放大器440是用於調整施加到位元線BL的電壓、或者讀出位元線BL的電壓並將其轉換為資料的電路。感測放大器440在資料的讀出時，獲取自記憶體單元電晶體MT讀出到位元線BL的讀出資料，將獲取的讀出資料傳送到輸入輸出電路401。感測放大器440在資料的寫入時，將經由位元線BL寫入的寫入資料傳送到記憶體單元電晶體MT。感測放大器440的運作由定序器421控制。
列解碼器450是用於向字線WL的每一條施加電壓的、構成為未圖示的開關組的電路。列解碼器450自寄存器422接收區塊位址及列位址，基於該區塊位址選擇對應的區塊，並且基於該列位址選擇對應的字線WL。列解碼器450切換所述開關組的開閉，以將來自電壓生成電路423的電壓施加到所選擇的字線WL。列解碼器450的運作由定序器421控制。
輸入輸出電路401與記憶體控制器1之間發送接收訊號DQ＜7：0＞及資料選通訊號DQS、/DQS。輸入輸出電路401將訊號DQ＜7：0＞內的命令及位址傳送到寄存器422。另外，輸入輸出電路401與感測放大器440之間發送接收寫入資料及讀出資料。
邏輯控制電路402自記憶體控制器1接收晶片賦能訊號/CE、命令鎖存賦能訊號CLE、位址鎖存賦能訊號ALE、寫入賦能訊號/WE、讀出賦能訊號RE、/RE、及寫入保護訊號/WP。另外，邏輯控制電路402將就緒忙碌訊號/RB傳送到記憶體控制器1，向外部通知半導體裝置10的狀態。
定序器421基於自記憶體控制器1輸入到輸入輸出電路401及邏輯控制電路402的控制訊號，控制包括記憶體單元陣列430在內的各部的運作。
寄存器422是暫時保持命令或位址的部分。在寄存器422中保持指示寫入動作或讀出動作、及刪除動作等的命令。該命令在自記憶體控制器1輸入到輸入輸出電路401後，自輸入輸出電路401傳送並保持到寄存器422。
另外，寄存器422亦保持與所述命令相對應的位址。該位址在自記憶體控制器1輸入到輸入輸出電路401後，自輸入輸出電路401傳送並保持到寄存器422。
再者，寄存器422亦保持表示半導體裝置10的運作狀態的狀態資訊。狀態資訊由定序器421根據記憶體單元陣列430等的運作狀態每次進行更新。響應於來自記憶體控制器1的要求，狀態資訊作為狀態訊號自輸入輸出電路401輸出至記憶體控制器1。
電壓生成電路423是生成記憶體單元陣列430中的資料的寫入動作、讀出動作及刪除動作各自所需的電壓的部分。此種電壓包括例如施加到各條字線WL的電壓或施加到各條位元線BL的電壓等。電壓生成電路423的運作由定序器421控制。
輸入輸出用焊墊組411是用於在記憶體控制器1與輸入輸出電路401之間進行各訊號的發送接收的、設置有多個端子（焊墊）的部分。各個端子分別與訊號DQ＜7：0＞及資料選通訊號DQS、/DQS的各者對應地設置。
邏輯控制用焊墊組412是用於在記憶體控制器1與邏輯控制電路402之間進行各訊號的發送接收的、設置有多個端子（焊墊）的部分。各個端子分別與晶片賦能訊號/CE、命令鎖存賦能訊號CLE、位址鎖存賦能訊號ALE、寫入賦能訊號/WE、讀取賦能訊號RE、/RE、寫入保護訊號/WP、及就緒忙碌訊號/RB的各個對應地設置。
電源輸入用端子組413是用於接收半導體裝置10的運作所需的各電壓的施加的、設置有多個端子的部分。施加到各個端子的電壓包括電源電壓Vcc、電源電壓VccQ、電源電壓Vpp、及接地電壓Vss。
電源電壓Vcc是作為運作電源自外部提供的電路電源電壓，例如為3.3 V左右的電壓。電源電壓VccQ例如是1.2 V的電壓。電源電壓VccQ是在記憶體控制器1與半導體裝置10之間發送接收訊號時使用的電壓。電源電壓Vpp是較電源電壓Vcc更高壓的電源電壓，例如為12 V的電壓。
對記憶體單元陣列430的具體結構進行說明。圖3以等效電路圖的形式示出了記憶體單元陣列430的結構。如該圖所示，記憶體單元陣列430包括多個串單元SU0～SU3。各個串單元SU0～SU3包括多個NAND串SR。而且，各個NAND串SR例如包括8個記憶體單元電晶體MT0～記憶體單元電晶體MT7、以及2個選擇電晶體STD、選擇電晶體STS。包括在NAND串SR中的記憶體單元電晶體或選擇電晶體的數量可與圖3的示例不同。
多個串單元SU0～SU3整體構成一個區塊，在記憶體單元陣列430中設置有多個此種區塊。在圖3中，僅圖示了單個區塊，而省略了其他區塊的圖示。
在以下說明中，有時不區分串單元SU0～串單元SU3各者而均記為「串單元SU」。同樣，有時不區分記憶體單元電晶體MT0～記憶體單元電晶體MT7各者而均記為「記憶體單元電晶體MT」。
在各個串單元SU中包括與設置有N條的位元線BL0～BL（N-1）相同數量的NAND串SR。N是正整數。包括在NAND串SR中的記憶體單元電晶體MT0～記憶體單元電晶體MT7在選擇電晶體STD的源極與選擇電晶體STS的汲極之間串聯配置。選擇電晶體STD的汲極連接到任意一條位元線BL0等。選擇電晶體STS的源極連接於源極線SL。在以下的說明中，有時不區分位元線BL1～位元線BL（N-1）各者而均記為「位元線BL」。
如後所說明般，各個記憶體單元電晶體MT構成為在閘極部分具有電荷蓄積層的電晶體。該電荷蓄積層中蓄積的電荷量對應於記憶體單元電晶體MT中保持的資料。記憶體單元電晶體MT可為例如使用氮化矽膜等作為電荷蓄積層的電荷捕捉型電晶體，亦可為例如使用矽膜等作為電荷蓄積層的浮動閘極型電晶體。
包括在串單元SU0中的多個選擇電晶體STD的閘極均連接於選擇閘極線SGD0。選擇閘極線SGD0是施加用於切換各選擇電晶體STD的開閉的電壓的線。對於串單元SU1～串單元SU3亦同樣，對應於各個串單元SU，設置有用於向選擇電晶體STD施加電壓的選擇閘極線SGD1～選擇閘極線SGD3。
包括在串單元SU0中的多個選擇電晶體STS的閘極均連接於選擇閘極線SGS0。選擇閘極線SGS0是施加用於切換各選擇電晶體STS的開閉的電壓的線。對於串單元SU1～串單元SU3亦同樣，對應於各個串單元SU，設置有用於向選擇電晶體STS施加電壓的選擇閘極線SGS1～選擇閘極線SGS3。再者，亦可在構成一個區塊的串單元SU0～串單元SU3之間共享選擇閘極線SGS，串單元SU0～串單元SU3中包括的所有選擇電晶體ST2的閘極可連接於共通的選擇閘極線SGS。
記憶體單元電晶體MT0～記憶體單元電晶體MT7的各者的閘極連接於字線WL0～字線WL7。字線WL0～字線WL7是出於切換記憶體單元電晶體MT0～記憶體單元電晶體MT7的開閉、或者使蓄積在記憶體單元電晶體MT0～記憶體單元電晶體MT7的各電荷蓄積層中的電荷量變化等目的而被施加電壓的線。
半導體裝置10中的資料的寫入及讀出對任意串單元SU中的與任意字線WL連接的多個記憶體單元電晶體MT，按被稱為「頁」的單位統一進行。另一方面，半導體裝置10中的資料刪除是對區塊中包括的所有記憶體單元電晶體MT一併進行。作為用於進行此種資料的寫入、讀取及刪除的具體方法，可採用公知的各種方法，因此省略其詳細說明。
圖4以示意性立體圖示出了半導體裝置10的記憶體單元陣列430及其附近部分的結構。如該圖所示，半導體裝置10包括基板20、絕緣層21、半導體層22、多個絕緣體層30及導電體層40。
基板20是在圖4的z方向側具有平坦的面的板狀的構件，例如是矽晶圓。以下說明的絕緣層21、半導體層22、絕緣體層30、及導電體層40等為例如藉由化學氣相沈積（chemical vapor deposition，CVD）成膜形成在基板20的上表面側的多層的膜。
絕緣層21是由例如氧化矽之類的絕緣性材料形成的層，形成為覆蓋基板20的表面。在絕緣層21的內部形成有例如包括電晶體Tr或配線220等的周邊電路。電晶體Tr設置在基板20的表面上。該周邊電路構成圖2所示的感測放大器440或列解碼器450等，作為用於驅動記憶體單元的驅動器而發揮作用。絕緣層21覆蓋該些周邊電路的整體。
半導體層22是作為圖3的源極線SL發揮功能的層。半導體層22例如由如摻雜有雜質的多晶矽般的、包含矽的材料形成。半導體層22在成為記憶體單元陣列430的下方側的部分嵌入所述絕緣層21中。
再者，半導體層22的整體可由矽之類的半導體材料形成，但是如圖4的例子所示，亦可成為包括半導體層22a及導電層22b的雙層結構。半導體層22a是由例如矽之類的半導體材料形成的層，導電層22b是由例如鎢之類的金屬材料形成的層。
絕緣體層30及導電體層40在半導體層22的上方側分別形成有多個，且配置成沿著圖4的z方向交替排列。
導電體層40是例如由含鎢的材料形成的具有導電性的層。各個導電體層40用作圖3中的字線WL0～字線WL7或選擇閘極線SGS0、選擇閘極線SGD0等。絕緣體層30配置在相互相鄰的導電體層40之間的位置，使兩者之間電絕緣。絕緣體層30例如由包含氧化矽的材料形成。
在多個絕緣體層30及導電體層40沿著z方向積層的區域中，以沿著z方向貫通該些的方式形成有多個記憶體孔MH，在記憶體孔MH的內側形成有記憶體柱50。各個記憶體柱50形成在自位於最靠z方向側的絕緣體層30至半導體層22的範圍內。再者，各個記憶體柱50對應於圖3所示的NAND串SR。
圖5示出了藉由穿過沿著其長度方向的中心軸的面（y-z平面）切斷記憶體柱50時的剖面。另外，圖6示出了藉由相對於其中心軸垂直的面（x-y平面），且穿過導電體層40的面切斷記憶體柱50時的剖面。
如圖6所示，記憶體柱50具有圓形或橢圓形的剖面形狀。記憶體柱50具有主體51及積層膜52。
主體51具有芯部51a及半導體部51b。半導體部51b例如由包含非晶矽的材料形成，是形成記憶體單元電晶體MT等的通道的部分。芯部51a例如由氧化矽之類的絕緣性材料形成，並且設置在半導體部51b的內側。再者，亦可採用主體51的整體為半導體部51b，未設置內側的芯部51a的結構。
積層膜52是以覆蓋主體51的外周的方式形成的多層膜。積層膜52例如包括隧道絕緣膜52a及電荷捕獲膜52b。隧道絕緣膜52a是形成在最內側的膜。隧道絕緣膜52a例如包含矽氧化物、或矽氧化物與矽氮化物。隧道絕緣膜52a是主體51與電荷捕獲膜52b之間的勢壘。例如，在自主體51向電荷捕獲膜52b注入電子時（寫入動作）、以及自主體51向電荷捕獲膜52b注入電洞時（擦除動作），電子及電洞分別通過（隧穿）隧道絕緣膜52a的勢壘。
電荷捕獲膜52b是形成為覆蓋隧道絕緣膜52a的外側的膜。電荷捕獲膜52b例如包含矽氮化物，具有在膜中捕捉電荷的捕捉位點。電荷捕獲膜52b中夾在作為字線WL的導電體層40與主體51之間的部分作為前面所述的電荷蓄積層，構成記憶體單元電晶體MT的記憶區域。記憶體單元電晶體MT的臨限值電壓根據電荷捕獲膜52b中電荷的有無、或者該電荷的量而變化。藉此，記憶體單元電晶體MT保持資訊。
如圖5所示，作為字線WL的導電體層40的外周面被阻隔膜45及阻擋絕緣膜46覆蓋。阻隔膜45是用於提高導電體層40與阻擋絕緣膜46的密接性的膜。例如，當導電體層40是鎢時，阻隔膜45選擇氮化鈦與鈦的積層結構膜。
阻擋絕緣膜46是用於抑制自導電體層40向積層膜52側的電荷的反向隧穿的膜。阻擋絕緣膜46例如是矽氧化物膜或金屬氧化物膜。金屬氧化物的一個例子是鋁氧化物。
在絕緣體層30與電荷捕獲膜52b之間設置有覆蓋絕緣膜31。覆蓋絕緣膜31例如包含矽氧化物。覆蓋絕緣膜31是用於在將犧牲層替換為導電體層40的更換步驟中，保護電荷捕獲膜52b不被蝕刻的膜。在導電體層40的形成中不利用更換步驟的情況下，亦可不存在覆蓋絕緣膜31。
如上所述，記憶體柱50中連接有各個導電體層40的部分的內側作為電晶體發揮作用。即，在各個記憶體柱50中，處於沿著其長度方向串聯連接多個電晶體的狀態。各個導電體層40經由積層膜52連接於各電晶體的閘極。位於電晶體內側的半導體部51b作為該電晶體的通道發揮作用。
如上所述，沿著記憶體柱50的長度方向串聯排列的各個電晶體的一部分作為圖3中的多個記憶體單元電晶體MT發揮作用。另外，在串聯排列的多個記憶體單元電晶體MT的兩側形成的電晶體作為圖3中的選擇電晶體STD、選擇電晶體STS發揮作用。
返回圖4繼續說明。如該圖所示，在各個記憶體柱50的上方側設有多條位元線BL。各條位元線BL形成為沿圖4的x方向延伸的直線狀的配線，且配置成沿著該圖的y方向排列。記憶體柱50的上端經由觸頭（contact）Cb連接於任意一條位元線BL。藉此，各記憶體柱50的半導體部51b與位元線BL電連接。
積層的導電體層40及絕緣體層30被狹縫ST分割為多個。狹縫ST是形成為沿圖4的y方向延伸的直線狀的槽，例如形成為到達半導體層22的深度。
另外，所積層的導電體層40及絕緣體層30的上方側部分被狹縫SHE分割。狹縫SHE是形成為沿著圖4的y方向延伸的淺槽。狹縫SHE形成至僅將多個導電體層40中作為選擇閘極線SGD設置的導電體層分割的深度。
在記憶體柱50中的下方側的端部，除去積層膜52，半導體部51b連接於半導體層22。藉此，作為源極線SL發揮作用的半導體層22與各電晶體的通道電連接。
配置在絕緣層21內部的周邊電路除了圖4所示的電晶體Tr等之外，亦包括電容元件100。電容元件100例如作為用於調整特定節點的電位變化的時間常數的電容器發揮作用。
以下，使用圖4所示的x方向、y方向、z方向，說明各部的結構。z方向是自下方朝向上方的方向，是積層有多個導電體層40的方向。z方向是與基板20的表面垂直的方向。x方向是與z方向交叉的方向，且是各條位元線BL延伸的方向。y方向是與z方向及x方向雙方交叉的方向，且是多條位元線BL排列的方向。x方向及y方向均為與基板20的表面平行的方向。
參照圖7及圖8，說明電容元件100的結構。圖7示出沿著與基板20的表面平行的x-y平面切斷電容元件100及其周邊的部分時的剖面。圖8示出圖7的VIII-VIII剖面。電容元件100包括一對導電體110、120及絕緣膜130。另外，在電容元件100的附近設置有沿著y方向延伸的直線狀的導電體210。導電體210是作為構成周邊電路的一部分的配線層而設置的導電體。
如上所述，電容元件100配置在絕緣層21的內部。因此，基板20與記憶體單元之間的z方向的距離較基板20與導電體110之間的z方向的距離大。
導電體110、導電體120均由具有導電性的材料形成。作為該材料，例如可使用鎢等金屬材料。導電體110的材料與導電體120的材料可為相互相同的材料，亦可為相互不同的材料。
如圖7所示，導電體110具有多個朝向y方向側呈直線狀延伸的直線部111，所述多個直線部111形成為在x方向上排列多個。另外，導電體120具有多個朝向-y方向側呈直線狀延伸的直線部121，所述多個直線部121形成為在x方向上排列多個。導電體110的直線部111與導電體120的直線部121沿著x方向相互相向，並配置成沿著同方向交替排列。
導電體110包括直線部111，且配置在其整體俯視時成為導電體120的內側的位置。絕緣膜130形成為嵌入在彼此相鄰的導電體110與導電體120之間。即，絕緣膜130與導電體110及導電體120兩者相接觸。絕緣膜130是由絕緣性材料形成的膜。作為絕緣膜130的材料，例如可使用氧化鉿、或氧化鉭、氮化矽等相對介電常數較高的材料。藉由此種結構，電容元件100作為電容器發揮作用。絕緣膜130除了所述各材料中的任意一種以外，亦可包含其他材料。
作為絕緣膜130材料，較佳使用其相對介電常數較絕緣層21的相對介電常數高的材料。但是，在能夠充分確保電容元件100的電容的情況下，亦可藉由與絕緣層21相同的材料（例如氧化矽）形成絕緣膜130。
再者，在本實施方式中，由於之後說明的製造方法，不僅在導電體110與導電體120之間，在導電體120的外周側亦形成有絕緣膜130。絕緣膜130相當於本實施方式中的「第一絕緣膜」。
導電體110的外周面的一部分、以及導電體120的外周面的一部分被阻隔金屬BM覆蓋。在圖7及圖8中，被阻隔金屬BM覆蓋的部分的剖面用粗線表示。阻隔金屬BM是為了防止導電體110、導電體120的材料與周圍的構件反應或向周圍擴散而形成的導電性的薄膜。作為阻隔金屬BM的材料，例如可使用鈦或氮化鈦等。
導電體110包括覆蓋其外周面的一部分的阻隔金屬BM，相當於本實施方式中的「第一導電體」。另外，導電體120包括覆蓋其外周面的一部分的阻隔金屬BM，相當於本實施方式中的「第二導電體」。
導電體110（第一導電體）及導電體120（第二導電體）中的圖8所示的部分均沿著y方向延伸。y方向相當於本實施方式中的「第二方向」。
在圖8的剖面中，z方向的導電體110的厚度大於導電體110與導電體120之間的最小距離。此處所說的「最小距離」是指例如在圖8的剖面中，相互相鄰的直線部111與直線部121之間的x方向上的距離中最小的距離。
如圖8所示，自下方側延伸的觸頭150的一端連接於導電體110。觸頭150的另一端連接於構成周邊電路的配線220。自上方側延伸的觸頭230的一端連接於導電體120。觸頭230的另一端連接於構成周邊電路的未圖示的配線。觸頭150、觸頭230均設置為用於電連接電容元件100與周邊配線的通孔，並且在與基板20的表面垂直的方向（即，z方向）上延伸。再者，在圖8的例子中，在電容元件100的下方側形成有兩條配線220。其中一條如上所述經由觸頭150連接於導電體110，另一條經由觸頭240連接於基板20。
觸頭150例如藉由雙鑲嵌（dual damascene）法而與導電體110一體地形成。同樣，觸頭230亦與位於上方側的未圖示的配線一體地形成。觸頭150、觸頭230的外周面被阻隔金屬BM覆蓋。觸頭150等的形成例如可利用單鑲嵌（single damascene）法等其他方法進行。
觸頭150中基板20側的端部的位置較導電體120（第二導電體）中基板20側的端部的位置位於更靠基板20側處。即，觸頭150延伸到較導電體120的下端更靠下方側的位置。
如上所述，本實施方式的半導體裝置10包括：設置在基板20的上方的絕緣層21、設置在絕緣層21內的導電體110（第一導電體）、設置在絕緣層21內且在與基板20的表面平行的方向（例如圖8的x方向）上與導電體110相向的導電體120（第二導電體）、及設置在導電體110與導電體120之間的絕緣膜130（第一絕緣膜），由導電體110、導電體120、及絕緣膜130構成電容元件100。絕緣層21與導電體120相互相向的方向即x方向相當於本實施方式中的「第一方向」。再者，絕緣層21可如本實施方式般直接覆蓋基板20的表面，但亦可例如經由其他膜間接地覆蓋基板20的表面。
絕緣膜130藉由後面說明的方法，成為在導電體110的側面成膜的非常薄的膜。因此，如圖8所示，導電體110、絕緣膜130、及導電體120排列的方向（在圖8中為x方向）的絕緣膜130的厚度小於該方向的導電體110的厚度、及該方向的導電體120的厚度中的任一者。
電容元件100的電容C可藉由以下的式（1）算出。 C=ε rε 0×S/d=ε rε 0×(L×H)/d ···（1）
在式（1）中，ε r是絕緣膜130的相對介電常數，ε 0是真空的介電常數。S是導電體110中與導電體120相向的部分整體的表面積。d是絕緣膜130的厚度。L是在圖7般的俯視下，導電體110中與導電體120相向的部分整體的長度。H是導電體110中與導電體120相向的部分的高度（即，沿著z方向的尺寸）。
為了使半導體裝置10的整體尺寸小型化，較佳為藉由增大式（1）所示的電容C的值，而盡可能增大每單位面積的電容元件100的電容。在本實施方式中，藉由將絕緣膜130形成為相對於基板20的表面垂直配置的薄膜，與先前相比減小了式（1）中的d的值。藉此，可增大每單位面積的電容元件100的電容，並且可使包括電容元件100的半導體裝置10小型化。
另外，在本實施方式中，如圖7所示，藉由設為多個直線部111與直線部121交替排列的形狀，增大了式（1）中的L的值。例如，根據圖7的結構，若進一步減小直線部111與直線部121的配置間距，則L的值變得更大，電容C的值變得更大。如此，藉由調整導電體110或導電體120的形狀，能夠使半導體裝置10進一步小型化。
進而，在本實施方式中，藉由使用其相對介電常數較絕緣層21的相對介電常數高的材料作為絕緣膜130的材料，增大了式（1）中的ε r的值。藉此，能夠使半導體裝置10進一步小型化。
式（1）中的ε r、d、L、H成為用於調整電容元件100的電容C的參數。該些可作為彼此獨立的參數個別地進行調整，故可根據電容元件100所要求的電容值來適當設定。
圖25示意性地示出比較例的電容元件100A的結構。該圖所示的導電體110A、導電體110B、導電體110C、導電體110D均作為周邊電路中的配線而形成在絕緣層21的內部，並形成為沿著圖25的y方向延伸。在該比較例中，作為配線而引出的導電體110A等的一部分兼用作電容元件100A。再者，在圖25的示例中，觸頭150A自上方連接於導電體110A，設置觸頭150A的位置可與圖25所示的位置不同。
在此種結構中，作為電容元件100A，例如可使用沿著上下方向相互相向的導電體110A、導電體110C之間的電容成分。在此種情況下，為了增大每單位面積的電容，需要減小導電體110A、導電體110C之間的距離。但是，由於該些兼用作配線，故若兩者的距離過小，則在與圖25所示的範圍不同的部分中，相互接近且交叉的導體間的電容變得大到無法忽視的程度，周邊電路有可能變得不能按照設計進行運作。另外，作為上層側的配線的導電體110A與作為下層側的配線的導電體110C在互不相同的定時藉由微影形成，因此有時在兩者之間例如產生沿著x方向的位置偏移。其結果，電容元件100A的電容亦可能會偏離設計值。
與此相對，在本實施方式中，作為與周邊電路的配線不同的獨立結構要素而設置電容元件100，故即使使導電體110與導電體120的距離接近，其他部分的導體間的電容亦不會變大。另外，藉由用後面說明的方法形成絕緣膜130或導電體120，亦能夠抑制因形成時的位置偏移引起的電容的變化。
再者，如所述比較例所示，作為將成為電容元件100A的一對導電體配置成在上下方向上排列的結構，例如亦可考慮如金屬氧化物半導體（metal oxide semiconductor，MOS）電容器般，使與基板20的表面平行的板狀導電體（電極）在上下方向上相向的結構。然而，在此種情況下，上下配置的導電體中相互相向的部分的面積直接成為俯視時的電容元件100A的面積。其結果，俯視時的電容元件100A的面積變得非常大，每單位面積的電容變小。與此相對，在本實施方式中，絕緣膜130形成為配置在與基板20的表面垂直的面上的薄膜，故即使導電體110、導電體120中相互相向的部分的面積變大，俯視時的電容元件100A的面積亦不會變大。
作為圖25的電容元件100A，例如亦可使用沿著左右方向相互相向的導電體110A、導電體110B之間的電容成分。在此種情況下，為了增大每單位面積的電容，亦需要減小導電體110A、導電體110B之間的距離。然而，由於兩者的距離依賴於微影的圖案精度，故難以如本實施方式的絕緣膜130般變小，變為與導電體110A等的寬度（沿著圖25中的x方向的尺寸）相同程度的距離。
與此相對，在本實施方式中，藉由用後面說明的方法形成絕緣膜130，可將絕緣膜130形成為非常薄的膜。其結果，如上所述，可使導電體110、絕緣膜130、及導電體120排列方向上的絕緣膜130的厚度小於該方向上的導電體110的厚度、及該方向上的導電體120的厚度中的任一者。
在圖8的剖面中，在沿著x方向位於導電體110兩側的位置分別經由絕緣膜130設置有導電體120。著眼於圖8的剖面中表示為多個的直線部111中的一個，導電體120中配置在該直線部111兩側的各個直線部121相當於本實施方式中的「第一部」及「第二部」。將直線部111夾在中間的各個直線部121（即第一部及第二部）均在y方向上延伸，將直線部111夾在中間在x方向上相互相鄰。
另外，絕緣膜130中配置在所述第一部與直線部111之間的部分相當於本實施方式中的「第三部」。絕緣膜130中配置在所述第二部與直線部111之間的部分相當於本實施方式中的「第四部」。
x方向上的第三部的厚度小於x方向上的直線部111的厚度、及x方向上的第一部的厚度中的任一者。另外，x方向上的第四部的厚度小於x方向上的直線部111的厚度及x方向上的第二部的厚度中的任一者。
以下，對半導體裝置10的製造方法中，特別是形成電容元件100或其周邊部分的方法進行說明。
＜絕緣層形成步驟＞在作為最初步驟的絕緣層形成步驟中，首先，在作為矽晶圓的基板20的表面上形成圖4所示的電晶體Tr等作為周邊電路的一部分的電路元件。然後，經由CVD成膜及微影等步驟形成覆蓋基板20表面的絕緣層21、以及嵌入在其內部的配線220或觸頭240等。圖9表示絕緣層形成步驟完成的狀態。圖9中省略了在基板20的表面上形成的電晶體Tr等電路元件的圖示。再者，在絕緣層形成步驟中，不是形成圖4所示的最終的絕緣層21的整體，而是只形成除了其上方側部分的一部分。
如上所述，絕緣層形成步驟成為在基板20的上方形成絕緣層21的步驟。再者，絕緣層形成步驟中形成的絕緣層21不是圖8所示的絕緣層21中的整體，而僅是一部分。絕緣層21中的在絕緣層形成步驟中形成的部分相當於本實施方式中的「第一部分」。
＜凹部形成步驟＞在繼絕緣層形成步驟之後的凹部形成步驟中，例如藉由RIE（Reactive Ion Etching：反應離子蝕刻）在絕緣層21上形成接觸孔152。如圖10所示，接觸孔152是沿z方向延伸的孔，形成為到達配線220中的一條。接觸孔152是用於在後面的步驟中，在其內側形成觸頭150（參照圖8）的孔。
在形成接觸孔152之後，藉由進一步的RIE在絕緣層21的上表面形成凹部112及凹部212。圖11表示凹部形成步驟完成的狀態。形成凹部112的範圍是在俯視下形成圖7的導電體110的範圍。圖11的剖面中所示的各個凹部112對應於圖8中形成各個直線部111的部分。如圖11所示，凹部形成步驟完成後，凹部112成為與先前形成的接觸孔152連接的狀態。
在俯視下，形成凹部212的範圍是形成有圖7的導電體210的範圍。在本實施方式中，如上所述，例如藉由RIE同時形成對應於圖7的導電體110的凹部112及對應於圖7的導電體210的凹部212。因此，凹部112與凹部212形成在彼此相同高度的位置。
＜第一導電體形成步驟＞在繼凹部形成步驟之後的第一導電體形成步驟中，首先以覆蓋包含凹部112或凹部212等的絕緣層21的整個表面的方式形成阻隔金屬BM的層。其後，以覆蓋整個阻隔金屬BM的方式形成導電體110的層。阻隔金屬BM及導電體110例如藉由CVD形成。圖12示出第一導電體形成步驟完成的狀態。如該圖所示，第一導電體形成步驟完成後，接觸孔152、凹部112以及凹部212的內側整體成為經由阻隔金屬BM被導電體110填埋的狀態。填埋凹部112的內側的導電體110最終會作為圖7等所示的導電體110而殘留。另外，填埋凹部212的內側的導電體110最終會作為圖7等所示的導電體210而殘留。進而，填埋接觸孔152的內側的導電體110最終成為觸頭150。如上所述，第一導電體形成步驟是同時形成導電體110及位於其下方的觸頭150的步驟，使用現有的雙鑲嵌法進行。
如上所述，第一導電體形成步驟成為在絕緣層21的內部形成導電體110（第一導電體）的步驟。
＜遮罩形成步驟＞在繼第一導電體形成步驟之後的遮罩形成步驟中，以覆蓋導電體110的表面的方式形成蝕刻遮罩90。其後，在蝕刻遮罩90的一部分上形成開口91。圖13示出遮罩形成步驟完成的狀態。如該圖所示，開口91形成在成為圖8中形成有電容元件100的部分的正上方的範圍內。凹部212的正上方的部分成為被蝕刻遮罩90覆蓋的狀態。
＜露出步驟＞在繼遮罩形成步驟之後的露出步驟中，藉由經由蝕刻遮罩90的各向異性蝕刻，除去在開口91露出的導電體110的一部分。如圖14所示，該蝕刻進行到絕緣層21的表面露出為止。凹部112及凹部212的內側仍然被導電體110填埋。
其後，藉由使用除去絕緣層21且不除去導電體110般的具有選擇性的氣體的各向異性蝕刻，除去位於開口91正下方的絕緣層21的一部分。如圖15所示，該蝕刻進行到填埋了凹部112的內側的導電體110的側面110S整體露出的狀態為止。在圖15中，對藉由該蝕刻在絕緣層21上形成的凹部的底面標注了符號「21B」。以下亦將該底面稱為「底面21B」。在本實施方式中，以底面21B的高度位置與導電體110的下端的高度位置成為相同的位置的方式進行所述蝕刻。
如上所述，露出步驟是除去絕緣層21的一部分而使導電體110（第一導電體）的側面110S露出的步驟。當露出步驟完成時，自絕緣層21的表面除去蝕刻遮罩90。
＜絕緣膜形成步驟＞在繼露出步驟之後的絕緣膜形成步驟中，以覆蓋包含導電體110的絕緣層21的整個表面的方式，例如藉由CVD形成絕緣膜130。圖16示出絕緣膜130的形成完成的狀態。在圖16的狀態下，導電體110的表面、即，包括藉由露出步驟露出的側面110S在內的表面整體被絕緣膜130覆蓋。
其後，例如藉由RIE除去絕緣膜130中的覆蓋底面21B的部分及覆蓋導電體110的上表面的部分的各者。圖17示出絕緣膜的一部分如此般被除去的狀態。如該圖所示，絕緣膜130成為僅殘留覆蓋各部分的側面（即，與基板20的表面垂直的面）的部分的狀態。
如上所述，絕緣膜形成步驟成為在露出的導電體110（第一導電體）的側面110S形成絕緣膜130S的步驟。
＜第二導電體形成步驟＞在繼絕緣膜形成步驟之後的第二導電體形成步驟中，首先形成阻隔金屬BM的層，以覆蓋包括導電體110或絕緣膜130等在內的絕緣層21的整個表面。其後，以覆蓋該阻隔金屬BM整體的方式形成導電體120的層。阻隔金屬BM及導電體120例如藉由CVD形成。圖18示出第二導電體形成步驟完成的狀態。如該圖所示，第二導電體形成步驟完成後，在側面110S形成有絕緣膜130的導電體110的周圍整體經由阻隔金屬BM成為被導電體120填埋的狀態。導電體120的一部分形成在與導電體110之間隔著絕緣膜130而相向的位置。在該位置形成的導電體120最終會作為圖7等所示的導電體120而殘留。
如上所述，第二導電體形成步驟成為在與導電體110（第一導電體）之間隔著絕緣膜130而相向的位置形成導電體120（第二導電體）的步驟。
＜研磨步驟＞在繼第二導電體形成步驟之後的研磨步驟中，在絕緣層21的上方側形成的導電體110或導電體120的一部分例如藉由化學機械研磨（Chemical Mechanical Polishing，CMP）進行研磨並除去。該研磨進行到絕緣層21的上表面露出為止。圖19示出研磨步驟完成的狀態。當進行研磨步驟時，導電體120的整體成為隔著絕緣膜130而與導電體110相向的狀態。
＜上層形成步驟＞在繼研磨步驟之後的上層形成步驟中，以自上方覆蓋在研磨步驟中被研磨的表面的整體的方式追加形成絕緣層21。被追加的絕緣層21相當於圖4所示的絕緣層21中的上層側的部分。圖20示出上層形成步驟完成的狀態。上層形成步驟完成後，構成電容元件100的導電體110及導電體120成為其整體嵌入絕緣層21內部的狀態。圖8所示的絕緣層21中的在上層形成步驟中追加形成的部分相當於本實施方式中的「第二部分」。即，在上層形成步驟中，在導電體110與導電體120的上方形成絕緣層21的第二部分。
＜接頭形成步驟＞在繼上層形成步驟之後的觸頭形成步驟中，在絕緣層21中成為導電體120的正上方的部分形成接觸孔，在該接觸孔的內側經由阻隔金屬BM形成觸頭230。阻隔金屬BM及觸頭230例如藉由CVD形成。藉此，完成了圖8等所示的電容元件100。
如上所述，半導體裝置10的製造方法包括：形成覆蓋基板20的表面的絕緣層21的步驟、在絕緣層21的內部形成導電體110的步驟、除去絕緣層21的一部分而使導電體110的側面（具體而言是包含阻隔金屬BM的第一導電體的側面）露出的步驟、在露出的導電體110的側面形成絕緣膜130的步驟、及在與導電體110之間隔著絕緣膜130而相向的位置形成導電體120的步驟。根據該方法，由於絕緣膜130藉由CVD成膜而形成在導電體110的側面，因此與導電體110或導電體120的厚度相比可形成為非常薄的膜。其結果，式（1）中的d變小，因此能夠使每單位面積的電容元件100的電容較先前更大。
另外，絕緣膜130的材料可根據CVD中的氣體種類自由變更，因此可根據所要求的電容值適當選擇。即，如參照圖25說明的比較例般，不需要使用絕緣層21作為電極間的絕緣膜，可自由選擇介電常數較絕緣層21高的材料。
在圖13所示的遮罩形成步驟中，蝕刻遮罩90上的開口91的形成位置有可能相對於目標位置向x方向或y方向偏移。然而，即使暫時產生此種位置偏移，導電體110與導電體120彼此相向的部分的面積亦不會變化，絕緣膜130的厚度亦不會變化。即，在以上說明的製造方法中，即使發生開口91的位置偏移等，亦將進行自對準，從而可高精度地確保電容元件100的電容與最初的設計值相對應。
在圖12所示的第一導電體形成步驟中，在凹部112的內部形成導電體110的同時，在位於相同高度位置的凹部212的內部亦形成導電體110。在凹部212的內部形成的導電體110最終成為作為配線層的導電體210。導電體210包括覆蓋其外周面的一部分的阻隔金屬BM，相當於本實施方式中的「第三導電體」。
如此，在第一導電體形成步驟中，在絕緣層21的內部中與電容元件100的導電體110（第一導電體）相同高度的位置上形成導電體210（第三導電體）。所述的「相同高度的位置」是指在沿著與基板20的表面平行的方向觀察的情況下，電容元件100的導電體110與導電體210在至少一部分相互重疊的位置。例如，導電體110的下端與導電體210的下端可如本實施方式般為同一高度位置，亦可為彼此不同的高度位置。即，導電體110的一部分在z方向上位於與導電體210的一部分相同的位置即可。
藉此，本實施方式的半導體裝置10構成為，在絕緣層21的內部中特定的高度位置，在成為未形成配線（導電體210）的空閒空間的部分配置有電容元件100。藉由使電容元件100小型化，進而配置在空閒空間中，實現半導體裝置10的進一步小型化。
另外，電容元件100形成在與作為配線的導電體210相同的高度位置，並且沿著x方向遠離導電體210的位置。因此，能夠將導電體210與電容元件100之間產生的電容成分抑制得足夠小。在此種結構中，與導電體210之間產生的電容成分不會妨礙電容元件100的結構或配置。
對第二實施方式進行說明。以下主要說明與第一實施方式不同的方面，對與第一實施方式共通的方面適當省略說明。
在圖21中，本實施方式中的電容元件100的結構以與圖8相同的視點及方法來示出。如圖21所示，在本實施方式中，構成為導電體120（第二導電體）較導電體110（第一導電體）向基板20側延伸到更深的位置。即，導電體120設置在z方向上較導電體110更靠近基板20的位置。
在圖21的剖面中示出多個的直線部111中，與觸頭150接觸的直線部相當於本實施方式中的導電體110的「第五部」。在圖21的剖面中示出多個的直線部111中，將直線部121夾在中間而與所述第五部在x方向上相鄰的直線部相當於本實施方式中的導電體110的「第六部」。第六部設置於在z方向上較導電體120的直線部121淺的位置。
圖22示出在進行了用於形成本實施方式的電容元件100的製造步驟中的曝光步驟之後的狀態。對比圖22與圖15（第一實施方式）可知，在本實施方式的露出步驟中，進行絕緣層21的蝕刻，直到底面21B的高度位置較導電體110的下端的高度位置更靠下方側。即，絕緣層21被除去到朝向基板20側較導電體110（第一導電體）更深的位置。之後進行的步驟與第一實施方式相同。
在第一實施方式的露出步驟（圖15）中，假設絕緣層21的蝕刻未被高精度地進行，底面21B的高度位置成為較導電體110的下端的高度位置更靠上方側的情況下，導電體110與導電體120相互相向的部分的面積變小。其結果，電容元件100的電容較當初的設計值小。如此，在第一實施方式的結構中，根據絕緣層21的蝕刻精度，電容元件100的電容有可能產生偏差。
與此相對，在本實施方式的露出步驟（圖22）中，如上所述，進行絕緣層21的蝕刻直至底面21B的高度位置較導電體110的下端的高度位置更靠下方側。即使絕緣層21的蝕刻未被高精度地進行，底面21B的高度位置自圖22的位置上下變動，導電體110與導電體120彼此相向的部分的面積亦不會變動。如上所述，在本實施方式的結構中，能夠抑制絕緣層21的蝕刻精度引起的電容的偏差，故能夠將電容元件100的電容高精度地確保為與當初的設計值相符的值。
對第三實施方式進行說明。以下主要說明與第一實施方式的不同的方面，對與第一實施方式共通的方面適當省略說明。
在圖23中，以與圖7相同的視點及方法示出了本實施方式中電容元件100的結構。如圖23所示，在本實施方式的電容元件100中，構成為導電體120被分成多個，並且各個導電體120配置在成為導電體110的內側的位置。即，以包圍多個導電體120各者的周圍的方式配置有導電體110。與各個導電體120對應地設置有多個觸頭230。即使在此種結構中，亦能夠發揮與在第一實施方式中說明的效果相同的效果。
在本實施方式中，亦與第二實施方式同樣，亦可採用導電體120（第二導電體）較導電體110（第一導電體）朝向基板20側延伸到更深的位置的結構。
對第四實施方式進行說明。以下主要說明與第一實施方式不同的方面，對與第一實施方式共通的方面適當省略說明。
在圖24中，以與圖7相同的視點及方法示出了本實施方式中的電容元件100的結構。如圖24所示，在本實施方式的電容元件100中，構成為導電體110被分成多個，且各個導電體110配置在成為導電體120的內側的位置。即，與所述第三實施方式相反，導電體120被配置成包圍多個導電體110各者的周圍。與各個導電體110對應地設置有多個觸頭150。即使在此種結構中，亦能夠發揮與在第一實施方式中說明的效果相同的效果。
在本實施方式中，亦與第二實施方式同樣，亦可採用導電體120（第二導電體）較導電體110（第一導電體）朝向基板20側延伸到更深的位置的結構。
以上，說明了半導體裝置10是構成為NAND型快閃記憶體的非揮發性半導體記憶裝置的情況的例子。但是，以上說明的結構不限於半導體記憶裝置，亦能夠適用於其他種類的設備。
以上，參照具體例對本實施方式進行了說明。然而，本揭示不限於該些具體例。本領域技術人員適當地對該些具體例進行了設計變更，只要具備本揭示的特徵，亦包括在本揭示的範圍內。所述各具體例包括的各要素及其配置、條件、形狀等並不限定於例示者，可適當變更。所述各具體例所包括的各要素只要不產生技術上的矛盾，就可適當改變組合。
1:記憶體控制器 10:半導體裝置 20:基板 21:絕緣層 21B:底面/符號 22、22a:半導體層 22b:導電層 30:絕緣體層 31:覆蓋絕緣膜 40:導電體層 45:阻隔膜 46:阻擋絕緣膜 50:記憶體柱 51:主體 51a:芯部 51b:半導體部 52:積層膜 52a:隧道絕緣膜 52b:電荷捕獲膜 90:蝕刻遮罩 91:開口 100、100A:電容元件 110、110A、110B、110C、110D、120、210:導電體 110S:側面 111、121:直線部 112、212:凹部 130:絕緣膜 150、150A、230、240、Cb:觸頭 152:接觸孔 220:配線 301:隨機存取記憶體（RAM） 302:處理器 303:主機介面 304:錯誤檢查及校正（ECC）電路 305:記憶體介面 306:內部匯流排 401:輸入輸出電路 402:邏輯控制電路 411:輸入輸出用焊墊群/輸入輸出用焊墊組 412:邏輯控制用焊墊群/邏輯控制用焊墊組 413:電源輸入用端子群/電源輸入用端子組 421:定序器 422:寄存器 423:電壓生成電路 430:記憶體單元陣列 440:感測放大器 450:列解碼器 ALE:位址鎖存賦能訊號 BL、BL0、BL1～BL（N-1）:位元線 BM:阻隔金屬 /CE:晶片賦能訊號 CLE:命令鎖存賦能訊號 DQ＜7：0＞:訊號 DQS、/DQS:資料選通訊號 MH:記憶體孔 MT、MT0~MT7:記憶體單元電晶體 /RB:就緒忙碌訊號 RE、/RE:讀取賦能訊號/讀出賦能訊號 SGD、SGD0~SGD3、SGS、SGS0~SGS3:選擇閘極線 SHE、ST:狹縫 SL:源極線 SR:NAND串 STD、STS:選擇電晶體 SU、SU0～SU3:串單元 Tr:電晶體 Vcc、VccQ、Vpp:電源電壓 Vss:接地電壓 /WE:寫入賦能訊號/訊號 WL、WL0～WL7:字線 /WP:寫入保護訊號
圖1是表示第一實施方式的記憶體系統的結構例的框圖。 圖2是表示第一實施方式的半導體裝置的結構的框圖。 圖3是表示第一實施方式的半導體裝置的等效電路的圖。 圖4是表示第一實施方式的半導體裝置的結構的圖。 圖5是表示第一實施方式的半導體裝置的結構的剖面圖。 圖6是表示第一實施方式的半導體裝置的結構的剖面圖。 圖7是表示第一實施方式的半導體裝置的結構的剖面圖。 圖8是表示圖7的VIII-VIII剖面的圖。 圖9是用於說明第一實施方式的半導體裝置的製造方法的圖。 圖10是用於說明第一實施方式的半導體裝置的製造方法的圖。 圖11是用於說明第一實施方式的半導體裝置的製造方法的圖。 圖12是用於說明第一實施方式的半導體裝置的製造方法的圖。 圖13是用於說明第一實施方式的半導體裝置的製造方法的圖。 圖14是用於說明第一實施方式的半導體裝置的製造方法的圖。 圖15是用於說明第一實施方式的半導體裝置的製造方法的圖。 圖16是用於說明第一實施方式的半導體裝置的製造方法的圖。 圖17是用於說明第一實施方式的半導體裝置的製造方法的圖。 圖18是用於說明第一實施方式的半導體裝置的製造方法的圖。 圖19是用於說明第一實施方式的半導體裝置的製造方法的圖。 圖20是用於說明第一實施方式的半導體裝置的製造方法的圖。 圖21是表示第二實施方式的半導體裝置的結構的剖面圖。 圖22是用於說明第二實施方式的半導體裝置的製造方法的圖。 圖23是表示第三實施方式的半導體裝置的結構的剖面圖。 圖24是表示第四實施方式的半導體裝置的結構的剖面圖。 圖25是示意性表示比較例的半導體裝置的結構的剖面圖。
21:絕緣層
100:電容元件
110、120、210:導電體
111、121:直線部
130:絕緣膜
150、230:觸頭
BM:阻隔金屬

Claims (16)

  1. 一種半導體裝置，包括：絕緣層，設置在基板的上方；第一導電體，設置在所述絕緣層內，所述第一導電體包括直線部；第二導電體，設置在所述絕緣層內，在與所述基板的表面平行的第一方向上與所述第一導電體相向，所述第一導電體的所述直線部配置在整體俯視時成為所述第二導電體的內側的位置；以及第一絕緣膜，設置在所述第一導電體與所述第二導電體之間，且設置在所述第二導電體的外周側，所述第一導電體、所述第二導電體以及所述第一絕緣膜構成電容元件；所述第一方向上的所述第一絕緣膜的厚度小於所述第一方向上的所述第一導電體的厚度及所述第一方向上的所述第二導電體的厚度中的任一者，所述第一絕緣膜的相對介電常數高於所述絕緣層的相對介電常數，所述第一導電體與所述第二導電體在與所述第一方向交叉且與所述基板平行的第二方向上延伸。
  2. 如請求項1所述的半導體裝置，其中，所述第二導電體在與所述第一方向及所述第二方向均交叉的第三方向上設置在較所述第一導電體更靠近所述基板的位置。
  3. 如請求項2所述的半導體裝置，其中，所述第一導電體包括第五部及與所述第五部之間隔著所述第二導電體而在所述第一方向上相鄰的第六部，所述第五部與所述第六部在所述第二方向上延伸，所述第五部與觸頭相接觸，所述第六部在所述第三方向上設置在較第二導電體淺的位置。
  4. 如請求項1或請求項2所述的半導體裝置，其更包括設置在所述絕緣層內的第三導電體，所述第一導電體的一部分在與所述第一方向及所述第二方向均交叉的第三方向上，位於與所述第三導電體的一部分相同的位置。
  5. 如請求項1所述的半導體裝置，其中，所述第二導電體包括：第一部、及與所述第一部在所述第一方向上相鄰的第二部，所述第一部與所述第二部在所述第二方向上延伸，所述第一導電體設置在所述第一部與所述第二部之間，所述第一絕緣膜包括第三部及第四部，所述第三部設置在所述第一導電體與所述第一部之間，所述第四部設置在所述第一導電體與所述第二部之間，所述第一方向上的所述第三部的厚度小於所述第一方向上的所述第一導電體的厚度及所述第一方向上的所述第一部的厚度中 的任一者，所述第一方向上的所述第四部的厚度小於所述第一方向上的所述第一導電體的厚度及所述第一方向上的所述第二部的厚度中的任一者。
  6. 如請求項1所述的半導體裝置，其更包括在與所述第一方向及所述第二方向均交叉的第三方向上延伸的觸頭，所述第一導電體與所述觸頭一體地形成。
  7. 如請求項6所述的半導體裝置，其中所述觸頭中所述基板側的端部的位置位於較所述第二導電體中所述基板側的端部的位置更靠基板側處。
  8. 如請求項1所述的半導體裝置，其中，與所述第一方向及所述第二方向均交叉的第三方向上的所述第一導電體的厚度大於所述第一導電體與所述第二導電體之間的最小距離。
  9. 如請求項1所述的半導體裝置，其中，所述第一導電體和所述第二導電體與所述第一絕緣膜相接觸。
  10. 如請求項1所述的半導體裝置，其中，所述第一絕緣膜包含氧化鉿、氧化鉭、氮化矽中的任一者。
  11. 如請求項1所述的半導體裝置，其中，所述半導體裝置更包括記憶體單元及驅動器，所述驅動器包括用於驅動所述記憶體單元的電晶體，所述電晶體設置在所述基板上，所述基板與所述記憶體單元之間的距離大於所述基板與所述 第一導電體之間的距離。
  12. 一種半導體裝置的製造方法，其中，在基板的上方形成絕緣層的第一部分，在所述絕緣層的內部形成第一導電體，除去所述絕緣層的一部分而使所述第一導電體的側面露出，在露出的所述第一導電體的側面形成絕緣膜，形成與所述第一導電體之間隔著所述絕緣膜而相向的第二導電體。
  13. 如請求項12所述的半導體裝置的製造方法，其中，在除去所述絕緣層的一部分而使所述第一導電體的側面露出時，所述絕緣層被除去至朝向所述基板側較所述第一導電體更深的位置。
  14. 如請求項12或請求項13所述的半導體裝置的製造方法，其中，在所述絕緣層的內部形成第一導電體時，在所述絕緣層的內部形成第三導電體，所述第一導電體的一部分與所述第三導電體的一部分在垂直於所述基板的表面的方向上位於相同的位置。
  15. 如請求項12所述的半導體裝置的製造方法，其中，在形成所述第一導電體與所述第二導電體之後，在所述第一導電體與所述第二導電體的上方形成所述絕緣層的第二部分。
  16. 如請求項12所述的半導體裝置的製造方法，其 中，所述第一導電體與所述第二導電體排列的第一方向上的所述絕緣膜的厚度小於所述第一方向上的所述第一導電體的厚度、及所述第一方向上的所述第二導電體的厚度中的任一者。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201532125A (zh) * 2013-09-25 2015-08-16 英特爾股份有限公司 形成埋入垂直電容的方法及由其形成的結構
TW201606992A (zh) * 2014-06-25 2016-02-16 瑞薩電子股份有限公司 半導體裝置
CN108475681A (zh) * 2016-02-18 2018-08-31 桑迪士克科技有限责任公司 三维存储器阵列之下的字线解码器电路
TW201836159A (zh) * 2017-03-17 2018-10-01 日商東芝記憶體股份有限公司 記憶裝置及電容元件
TW201903974A (zh) * 2017-04-28 2019-01-16 日商瑞薩電子股份有限公司 半導體裝置
TW202010055A (zh) * 2018-08-30 2020-03-01 日商東芝記憶體股份有限公司 半導體記憶體裝置
CN112310087A (zh) * 2019-07-30 2021-02-02 爱思开海力士有限公司 半导体存储器装置
CN112310112A (zh) * 2019-08-01 2021-02-02 三星电子株式会社 非易失性存储器装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6228707B1 (en) 1999-06-21 2001-05-08 Philips Semiconductors, Inc. Semiconductor arrangement having capacitive structure and manufacture thereof
JP4574145B2 (ja) 2002-09-13 2010-11-04 ローム・アンド・ハース・エレクトロニック・マテリアルズ，エル．エル．シー． エアギャップ形成
JP4559757B2 (ja) 2004-03-18 2010-10-13 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
DE102004033825B4 (de) 2004-07-13 2009-05-14 Infineon Technologies Ag Verfahren zur Herstellung einer Kondensatoranordnung sowie zugehörige Kondensatoranordnung
KR101603731B1 (ko) * 2009-09-29 2016-03-16 삼성전자주식회사 버티칼 낸드 전하 트랩 플래시 메모리 디바이스 및 제조방법
JP2015146362A (ja) 2014-01-31 2015-08-13 株式会社東芝 半導体装置及びその製造方法
JP6244967B2 (ja) 2014-02-19 2017-12-13 株式会社ソシオネクスト キャパシタアレイおよびａｄ変換器
US11538748B2 (en) 2020-06-04 2022-12-27 Mediatek Singapore Pte. Ltd. Semiconductor device with capacitor element

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201532125A (zh) * 2013-09-25 2015-08-16 英特爾股份有限公司 形成埋入垂直電容的方法及由其形成的結構
TW201606992A (zh) * 2014-06-25 2016-02-16 瑞薩電子股份有限公司 半導體裝置
CN108475681A (zh) * 2016-02-18 2018-08-31 桑迪士克科技有限责任公司 三维存储器阵列之下的字线解码器电路
TW201836159A (zh) * 2017-03-17 2018-10-01 日商東芝記憶體股份有限公司 記憶裝置及電容元件
TW201903974A (zh) * 2017-04-28 2019-01-16 日商瑞薩電子股份有限公司 半導體裝置
TW202010055A (zh) * 2018-08-30 2020-03-01 日商東芝記憶體股份有限公司 半導體記憶體裝置
CN112310087A (zh) * 2019-07-30 2021-02-02 爱思开海力士有限公司 半导体存储器装置
CN112310112A (zh) * 2019-08-01 2021-02-02 三星电子株式会社 非易失性存储器装置

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